(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023177983
(43)【公開日】2023-12-14
(54)【発明の名称】Ａ／Ｄ変換回路及び半導体装置
(51)【国際特許分類】
H03M 1/38 20060101AFI20231207BHJP
H03M 1/10 20060101ALI20231207BHJP
【ＦＩ】
H03M1/38
H03M1/10 A
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2022090982
(22)【出願日】2022-06-03
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】河口 巧
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022BA01
5J022BA05
5J022CA10
5J022CB02
5J022CB07
5J022CE02
5J022CE08
5J022CF01
(57)【要約】
【課題】Ａ／Ｄ変換精度を向上させることができるＡ／Ｄ変換回路及び半導体装置を提供する。
【解決手段】一実施の形態によれば、Ａ／Ｄ変換回路１０は、複数の逐次比較アルゴリズムを記憶する逐次比較アルゴリズム設定レジスタ４１と、複数の逐次比較アルゴリズムから所定の逐次比較アルゴリズムを選択するアルゴリズム選択部４３と、選択された所定の逐次比較アルゴリズムに基づいて比較値を生成する制御回路１４と、比較値から比較電圧を生成するＤＡＣ１２と、アナログ入力電圧Ｖｉｎと比較電圧との比較を行う比較器１３と、を備え、制御回路１４は、選択された所定の逐次比較アルゴリズムに基づいて比較器１３が行う比較結果から比較値を生成し、比較器１３が少なくともデジタル信号Ｄｏｕｔのビット数の回数行った比較結果から、アナログ入力電圧Ｖｉｎをデジタル信号Ｄｏｕｔに変換する。
【選択図】図７
【解決手段】一実施の形態によれば、Ａ／Ｄ変換回路１０は、複数の逐次比較アルゴリズムを記憶する逐次比較アルゴリズム設定レジスタ４１と、複数の逐次比較アルゴリズムから所定の逐次比較アルゴリズムを選択するアルゴリズム選択部４３と、選択された所定の逐次比較アルゴリズムに基づいて比較値を生成する制御回路１４と、比較値から比較電圧を生成するＤＡＣ１２と、アナログ入力電圧Ｖｉｎと比較電圧との比較を行う比較器１３と、を備え、制御回路１４は、選択された所定の逐次比較アルゴリズムに基づいて比較器１３が行う比較結果から比較値を生成し、比較器１３が少なくともデジタル信号Ｄｏｕｔのビット数の回数行った比較結果から、アナログ入力電圧Ｖｉｎをデジタル信号Ｄｏｕｔに変換する。
【選択図】図７
【特許請求の範囲】
【請求項1】
複数の逐次比較アルゴリズムを記憶する逐次比較アルゴリズム設定レジスタと、
前記複数の逐次比較アルゴリズムから所定の逐次比較アルゴリズムを選択するアルゴリズム選択部と、
選択された前記所定の逐次比較アルゴリズムに基づいて比較値を生成する制御回路と、
前記比較値から比較電圧を生成するＤＡＣと、
アナログ入力電圧と前記比較電圧との比較を行う比較器と、
を備え、
前記制御回路は、
選択された前記所定の逐次比較アルゴリズムに基づいて前記比較器が行う前記比較の結果から前記比較値を生成し、
前記比較器が少なくともデジタル信号のビット数の回数行った前記比較の前記結果から、前記アナログ入力電圧を前記デジタル信号に変換する、
Ａ／Ｄ変換回路。
前記複数の逐次比較アルゴリズムから所定の逐次比較アルゴリズムを選択するアルゴリズム選択部と、
選択された前記所定の逐次比較アルゴリズムに基づいて比較値を生成する制御回路と、
前記比較値から比較電圧を生成するＤＡＣと、
アナログ入力電圧と前記比較電圧との比較を行う比較器と、
を備え、
前記制御回路は、
選択された前記所定の逐次比較アルゴリズムに基づいて前記比較器が行う前記比較の結果から前記比較値を生成し、
前記比較器が少なくともデジタル信号のビット数の回数行った前記比較の前記結果から、前記アナログ入力電圧を前記デジタル信号に変換する、
Ａ／Ｄ変換回路。
【請求項2】
動作タイミングを示すクロックの周波数情報を出力するクロック設定レジスタをさらに備え、
前記アルゴリズム選択部は、前記クロック設定レジスタから出力された前記周波数情報に基づいて前記所定の逐次比較アルゴリズムを選択する、
請求項１に記載のＡ／Ｄ変換回路。
前記アルゴリズム選択部は、前記クロック設定レジスタから出力された前記周波数情報に基づいて前記所定の逐次比較アルゴリズムを選択する、
請求項１に記載のＡ／Ｄ変換回路。
【請求項3】
前記逐次比較アルゴリズム設定レジスタに記憶された前記複数の逐次比較アルゴリズムは、記憶装置に予め書き込まれることにより前記複数の逐次比較アルゴリズム及び各逐次比較アルゴリズムに対応付けられた各周波数の組み合わせを記憶した前記記憶装置から転送されたものである、
請求項２に記載のＡ／Ｄ変換回路。
請求項２に記載のＡ／Ｄ変換回路。
【請求項4】
評価される評価用逐次比較アルゴリズムを記憶する評価用逐次比較アルゴリズム設定レジスタと、
評価モードを設定する評価モード設定情報を出力する評価モード設定レジスタと、
評価モード設定レジスタから出力された評価モード設定情報に基づいて、前記評価用逐次比較アルゴリズム、及び、前記アルゴリズム選択部により選択された前記所定の逐次比較アルゴリズムのいずれかを選択するモード選択部と、
をさらに備え、
前記評価用逐次比較アルゴリズムは、前記複数の逐次比較アルゴリズムに対応付けられた各周波数に渡って評価され、
前記制御回路は、前記モード選択部によって前記評価用逐次比較アルゴリズムが選択された場合には、選択された前記評価用逐次比較アルゴリズムに基づいて前記比較器の前記比較の前記結果から前記比較値を生成する、
請求項２に記載のＡ／Ｄ変換回路。
評価モードを設定する評価モード設定情報を出力する評価モード設定レジスタと、
評価モード設定レジスタから出力された評価モード設定情報に基づいて、前記評価用逐次比較アルゴリズム、及び、前記アルゴリズム選択部により選択された前記所定の逐次比較アルゴリズムのいずれかを選択するモード選択部と、
をさらに備え、
前記評価用逐次比較アルゴリズムは、前記複数の逐次比較アルゴリズムに対応付けられた各周波数に渡って評価され、
前記制御回路は、前記モード選択部によって前記評価用逐次比較アルゴリズムが選択された場合には、選択された前記評価用逐次比較アルゴリズムに基づいて前記比較器の前記比較の前記結果から前記比較値を生成する、
請求項２に記載のＡ／Ｄ変換回路。
【請求項5】
前記複数の逐次比較アルゴリズムに対応付けられた各周波数に渡って用いられる周波数対応逐次比較アルゴリズムを記憶する周波数対応逐次比較アルゴリズム設定レジスタと、
モードを設定するモード設定情報を出力するモード設定レジスタと、
前記モード設定レジスタから出力された前記モード設定情報に基づいて、前記周波数対応逐次比較アルゴリズム、及び、前記アルゴリズム選択部により選択された前記所定の逐次比較アルゴリズムのいずれかを選択するモード選択部と、
をさらに備え、
前記制御回路は、前記モード選択部によって前記周波数対応逐次比較アルゴリズムが選択された場合には、選択された前記周波数対応逐次比較アルゴリズムに基づいて前記比較器の比較結果から前記比較値を生成する、
請求項２に記載のＡ／Ｄ変換回路。
モードを設定するモード設定情報を出力するモード設定レジスタと、
前記モード設定レジスタから出力された前記モード設定情報に基づいて、前記周波数対応逐次比較アルゴリズム、及び、前記アルゴリズム選択部により選択された前記所定の逐次比較アルゴリズムのいずれかを選択するモード選択部と、
をさらに備え、
前記制御回路は、前記モード選択部によって前記周波数対応逐次比較アルゴリズムが選択された場合には、選択された前記周波数対応逐次比較アルゴリズムに基づいて前記比較器の比較結果から前記比較値を生成する、
請求項２に記載のＡ／Ｄ変換回路。
【請求項6】
前記逐次比較アルゴリズム設定レジスタは、前記複数の逐次比較アルゴリズム及び各逐次比較アルゴリズムに対応付けられた各周波数の組み合わせを、ユーザの設定で動作するプロセッサによって書き込まれた、
請求項２に記載のＡ／Ｄ変換回路。
請求項２に記載のＡ／Ｄ変換回路。
【請求項7】
クロック制御装置が制御する前記クロックの周波数の変化を検出し、検出した前記周波数に基づいて、前記周波数情報を出力するクロック制御部をさらに備え、
前記アルゴリズム選択部は、前記クロック制御部から出力された前記周波数情報に基づいて前記所定の逐次比較アルゴリズムを選択する、
請求項２に記載のＡ／Ｄ変換回路。
前記アルゴリズム選択部は、前記クロック制御部から出力された前記周波数情報に基づいて前記所定の逐次比較アルゴリズムを選択する、
請求項２に記載のＡ／Ｄ変換回路。
【請求項8】
前記複数の逐次比較アルゴリズムは、
前記デジタル信号の前記ビット数の前記回数行う前記比較において、前記比較値を順次変化させる変化量を前記デジタル信号の最大値の１／２から１／２ずつ順次変化させ、前記比較器の前記比較の前記結果により、前記比較値に前記変化量を加算又は減算を行う二分探索アルゴリズムと、
前記二分探索アルゴリズムにおける前記ビット数の前記回数行う前記比較と前記比較との間、及び、前記ビット数の前記回数行う前記比較の後の少なくともいずれかに、直前の前記比較と同じ冗長な比較を挿入する冗長アルゴリズムと、
のうち少なくともいずれかを含む、
請求項１に記載のＡ／Ｄ変換回路。
前記デジタル信号の前記ビット数の前記回数行う前記比較において、前記比較値を順次変化させる変化量を前記デジタル信号の最大値の１／２から１／２ずつ順次変化させ、前記比較器の前記比較の前記結果により、前記比較値に前記変化量を加算又は減算を行う二分探索アルゴリズムと、
前記二分探索アルゴリズムにおける前記ビット数の前記回数行う前記比較と前記比較との間、及び、前記ビット数の前記回数行う前記比較の後の少なくともいずれかに、直前の前記比較と同じ冗長な比較を挿入する冗長アルゴリズムと、
のうち少なくともいずれかを含む、
請求項１に記載のＡ／Ｄ変換回路。
【請求項9】
前記複数の逐次比較アルゴリズムは、複数の前記冗長アルゴリズムを含み、
各冗長アルゴリズムは、前記冗長な比較が配置された位置及び個数の少なくともいずれかが相互に異なる、
請求項８に記載のＡ／Ｄ変換回路。
各冗長アルゴリズムは、前記冗長な比較が配置された位置及び個数の少なくともいずれかが相互に異なる、
請求項８に記載のＡ／Ｄ変換回路。
【請求項10】
Ａ／Ｄ変換回路を備え、
前記Ａ／Ｄ変換回路は、
複数の逐次比較アルゴリズムを記憶する逐次比較アルゴリズム設定レジスタと、
前記複数の逐次比較アルゴリズムから所定の逐次比較アルゴリズムを選択するアルゴリズム選択部と、
選択された前記所定の逐次比較アルゴリズムに基づいて比較値を生成する制御回路と、
前記比較値から比較電圧を生成するＤＡＣと、
アナログ入力電圧と前記比較電圧との比較を行う比較器と、
を有し、
前記制御回路は、
選択された前記所定の逐次比較アルゴリズムに基づいて前記比較器が行う前記比較の結果から前記比較値を生成し、
前記比較器が少なくともデジタル信号のビット数の回数行った前記比較の前記結果から、前記アナログ入力電圧を前記デジタル信号に変換する、
半導体装置。
前記Ａ／Ｄ変換回路は、
複数の逐次比較アルゴリズムを記憶する逐次比較アルゴリズム設定レジスタと、
前記複数の逐次比較アルゴリズムから所定の逐次比較アルゴリズムを選択するアルゴリズム選択部と、
選択された前記所定の逐次比較アルゴリズムに基づいて比較値を生成する制御回路と、
前記比較値から比較電圧を生成するＤＡＣと、
アナログ入力電圧と前記比較電圧との比較を行う比較器と、
を有し、
前記制御回路は、
選択された前記所定の逐次比較アルゴリズムに基づいて前記比較器が行う前記比較の結果から前記比較値を生成し、
前記比較器が少なくともデジタル信号のビット数の回数行った前記比較の前記結果から、前記アナログ入力電圧を前記デジタル信号に変換する、
半導体装置。
【請求項11】
前記Ａ／Ｄ変換回路は、動作タイミングを示すクロックの周波数情報を出力するクロック設定レジスタをさらに有し、
前記アルゴリズム選択部は、前記クロック設定レジスタから出力された前記周波数情報に基づいて前記所定の逐次比較アルゴリズムを選択する、
請求項１０に記載の半導体装置。
前記アルゴリズム選択部は、前記クロック設定レジスタから出力された前記周波数情報に基づいて前記所定の逐次比較アルゴリズムを選択する、
請求項１０に記載の半導体装置。
【請求項12】
予め書き込まれることにより前記複数の逐次比較アルゴリズム及び各逐次比較アルゴリズムに対応付けられた各周波数の組み合わせを記憶した記憶部をさらに備え、
前記逐次比較アルゴリズム設定レジスタに記憶された前記複数の逐次比較アルゴリズムは、前記記憶部から転送されたものである、
請求項１１に記載の半導体装置。
前記逐次比較アルゴリズム設定レジスタに記憶された前記複数の逐次比較アルゴリズムは、前記記憶部から転送されたものである、
請求項１１に記載の半導体装置。
【請求項13】
前記Ａ／Ｄ変換回路は、
評価される評価用逐次比較アルゴリズムを記憶する評価用逐次比較アルゴリズム設定レジスタと、
評価モードを設定する評価モード設定情報を出力する評価モード設定レジスタと、
評価モード設定レジスタから出力された評価モード設定情報に基づいて、前記評価用逐次比較アルゴリズム、及び、前記アルゴリズム選択部により選択された前記所定の逐次比較アルゴリズムのいずれかを選択するモード選択部と、
をさらに有し、
前記評価用逐次比較アルゴリズムは、前記複数の逐次比較アルゴリズムに対応付けられた各周波数に渡って評価され、
前記制御回路は、前記モード選択部によって前記評価用逐次比較アルゴリズムが選択された場合には、選択された前記評価用逐次比較アルゴリズムに基づいて前記比較器の前記比較の前記結果から前記比較値を生成する、
請求項１１に記載の半導体装置。
評価される評価用逐次比較アルゴリズムを記憶する評価用逐次比較アルゴリズム設定レジスタと、
評価モードを設定する評価モード設定情報を出力する評価モード設定レジスタと、
評価モード設定レジスタから出力された評価モード設定情報に基づいて、前記評価用逐次比較アルゴリズム、及び、前記アルゴリズム選択部により選択された前記所定の逐次比較アルゴリズムのいずれかを選択するモード選択部と、
をさらに有し、
前記評価用逐次比較アルゴリズムは、前記複数の逐次比較アルゴリズムに対応付けられた各周波数に渡って評価され、
前記制御回路は、前記モード選択部によって前記評価用逐次比較アルゴリズムが選択された場合には、選択された前記評価用逐次比較アルゴリズムに基づいて前記比較器の前記比較の前記結果から前記比較値を生成する、
請求項１１に記載の半導体装置。
【請求項14】
前記Ａ／Ｄ変換回路は、
前記複数の逐次比較アルゴリズムに対応付けられた各周波数に渡って用いられる周波数対応逐次比較アルゴリズムを記憶する周波数対応逐次比較アルゴリズム設定レジスタと、
モードを設定するモード設定情報を出力するモード設定レジスタと、
前記モード設定レジスタから出力された前記モード設定情報に基づいて、前記周波数対応逐次比較アルゴリズム、及び、前記アルゴリズム選択部により選択された前記所定の逐次比較アルゴリズムのいずれかを選択するモード選択部と、
をさらに有し、
前記制御回路は、前記モード選択部によって前記周波数対応逐次比較アルゴリズムが選択された場合には、選択された前記周波数対応逐次比較アルゴリズムに基づいて前記比較器の比較結果から前記比較値を生成する、
請求項１１に記載の半導体装置。
前記複数の逐次比較アルゴリズムに対応付けられた各周波数に渡って用いられる周波数対応逐次比較アルゴリズムを記憶する周波数対応逐次比較アルゴリズム設定レジスタと、
モードを設定するモード設定情報を出力するモード設定レジスタと、
前記モード設定レジスタから出力された前記モード設定情報に基づいて、前記周波数対応逐次比較アルゴリズム、及び、前記アルゴリズム選択部により選択された前記所定の逐次比較アルゴリズムのいずれかを選択するモード選択部と、
をさらに有し、
前記制御回路は、前記モード選択部によって前記周波数対応逐次比較アルゴリズムが選択された場合には、選択された前記周波数対応逐次比較アルゴリズムに基づいて前記比較器の比較結果から前記比較値を生成する、
請求項１１に記載の半導体装置。
【請求項15】
ユーザの設定で動作するプロセッサをさらに備え、
前記プロセッサは、前記複数の逐次比較アルゴリズム及び各逐次比較アルゴリズムに対応付けられた各周波数の組み合わせを、前記逐次比較アルゴリズム設定レジスタに書き込む、
請求項１１に記載の半導体装置。
前記プロセッサは、前記複数の逐次比較アルゴリズム及び各逐次比較アルゴリズムに対応付けられた各周波数の組み合わせを、前記逐次比較アルゴリズム設定レジスタに書き込む、
請求項１１に記載の半導体装置。
【請求項16】
前記クロックの周波数を制御するクロック制御回路をさらに備え、
前記Ａ／Ｄ変換回路は、
前記クロックの前記周波数の変化を検出し、検出した前記周波数に基づいて、前記周波数情報を出力するクロック制御部をさらに有し、
前記アルゴリズム選択部は、前記クロック制御部から出力された前記周波数情報に基づいて前記所定の逐次比較アルゴリズムを選択する、
請求項１１に記載の半導体装置。
前記Ａ／Ｄ変換回路は、
前記クロックの前記周波数の変化を検出し、検出した前記周波数に基づいて、前記周波数情報を出力するクロック制御部をさらに有し、
前記アルゴリズム選択部は、前記クロック制御部から出力された前記周波数情報に基づいて前記所定の逐次比較アルゴリズムを選択する、
請求項１１に記載の半導体装置。
【請求項17】
前記複数の逐次比較アルゴリズムは、
前記デジタル信号の前記ビット数の前記回数行う前記比較において、前記比較値を順次変化させる変化量を前記デジタル信号の最大値の１／２から１／２ずつ順次変化させ、前記比較器の前記比較の前記結果により、前記比較値に前記変化量を加算又は減算を行う二分探索アルゴリズムと、
前記二分探索アルゴリズムにおける前記ビット数の前記回数行う前記比較と前記比較との間、及び、前記ビット数の前記回数行う前記比較の後の少なくともいずれかに、直前の前記比較と同じ冗長な比較を挿入する冗長アルゴリズムと
のうち少なくともいずれかを含む、
請求項１０に記載の半導体装置。
前記デジタル信号の前記ビット数の前記回数行う前記比較において、前記比較値を順次変化させる変化量を前記デジタル信号の最大値の１／２から１／２ずつ順次変化させ、前記比較器の前記比較の前記結果により、前記比較値に前記変化量を加算又は減算を行う二分探索アルゴリズムと、
前記二分探索アルゴリズムにおける前記ビット数の前記回数行う前記比較と前記比較との間、及び、前記ビット数の前記回数行う前記比較の後の少なくともいずれかに、直前の前記比較と同じ冗長な比較を挿入する冗長アルゴリズムと
のうち少なくともいずれかを含む、
請求項１０に記載の半導体装置。
【請求項18】
前記複数の逐次比較アルゴリズムは、複数の前記冗長アルゴリズムを含み、
各冗長アルゴリズムは、前記冗長な比較が配置された位置及び個数の少なくともいずれかが相互に異なる、
請求項１７に記載の半導体装置。
各冗長アルゴリズムは、前記冗長な比較が配置された位置及び個数の少なくともいずれかが相互に異なる、
請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、Ａ／Ｄ変換回路及び半導体装置に関する。
【背景技術】
【0002】
特許文献１には、逐次比較型Ａ／Ｄ変換回路が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００３－２８３３３６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
Ａ／Ｄ変換回路によるＡ／Ｄ変換精度を向上させることが所望されている。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施の形態によれば、Ａ／Ｄ変換回路は、複数の逐次比較アルゴリズムを記憶する逐次比較アルゴリズム設定レジスタと、前記複数の逐次比較アルゴリズムから所定の逐次比較アルゴリズムを選択するアルゴリズム選択部と、選択された前記所定の逐次比較アルゴリズムに基づいて比較値を生成する制御回路と、前記比較値から比較電圧を生成するＤＡＣと、アナログ入力電圧と前記比較電圧との比較を行う比較器と、を備え、前記制御回路は、選択された前記所定の逐次比較アルゴリズムに基づいて前記比較器が行う前記比較の結果から前記比較値を生成し、前記比較器が少なくともデジタル信号のビット数の回数行った前記比較の前記結果から、前記アナログ入力電圧を前記デジタル信号に変換する。
【0007】
一実施の形態によれば、半導体装置は、Ａ／Ｄ変換回路を備え、前記Ａ／Ｄ変換回路は、複数の逐次比較アルゴリズムを記憶する逐次比較アルゴリズム設定レジスタと、前記複数の逐次比較アルゴリズムから所定の逐次比較アルゴリズムを選択するアルゴリズム選択部と、選択された前記逐次比較アルゴリズムに基づいて比較値を生成する制御回路と、前記比較値から比較電圧を生成するＤＡＣと、アナログ入力電圧と前記比較電圧との比較を行う比較器と、を有し、前記制御回路は、選択された前記逐次比較アルゴリズムに基づいて前記比較器が行う前記比較の結果から前記比較値を生成し、前記比較器が少なくともデジタル信号のビット数の回数行った前記比較の前記結果から、前記アナログ入力電圧を前記デジタル信号に変換する。
【発明の効果】
【0008】
前記一実施の形態によれば、Ａ／Ｄ変換精度を向上させることができるＡ／Ｄ変換回路及び半導体装置を提供することができる。
【図面の簡単な説明】
【0009】
【図1】比較例１に係るＡ／Ｄ変換回路を例示したブロック図である。
【図2】比較例１に係るＡ／Ｄ変換回路において、二分探索アルゴリズムにより算出したＡ／Ｄ変換結果を例示した図である。
【図3】比較例２に係るＡ／Ｄ変換回路において、途中の比較で誤判定がある場合の二分探索により算出したＡ／Ｄ変換結果を例示した図である。
【図4】比較例２に係るＡ／Ｄ変換回路において、挿入した冗長サイクルによって誤判定を修正する逐次比較アルゴリズムにより算出したＡ／Ｄ変換結果を例示した図である。
【図5】逐次比較アルゴリズムによって、クロックにおけるＡ／Ｄ変換精度を例示したグラフであり、横軸は、クロックの周波数を示し、縦軸は、Ａ／Ｄ変換精度を示す。
【図6】逐次比較アルゴリズムによって、クロックにおけるＡ／Ｄ変換精度を例示したグラフであり、横軸は、クロックの振動数を示し、縦軸は、Ａ／Ｄ変換精度を示す。
【図7】実施形態の概要に係るＡ／Ｄ変換回路を含む半導体装置を例示したブロック図である。
【図8】実施形態の概要に係るＡ／Ｄ変換回路において、設定するクロックによって、逐次比較アルゴリズムを切り替えた場合のＡ／Ｄ変換精度を例示したグラフであり、横軸は、クロックの周波数を示し、縦軸は、Ａ／Ｄ変換精度を示す。
【図9】実施形態１に係るＡ／Ｄ変換回路を含む半導体装置において、記憶部に記憶された設定テーブルを例示した図である。
【図10】実施形態１に係るＡ／Ｄ変換回路を含む半導体装置を例示したブロック図である。
【図11】実施形態２に係るＡ／Ｄ変換回路を含む半導体装置を例示したブロック図である。
【図12】実施形態２の変形例に係るＡ／Ｄ変換回路を含む半導体装置を例示したブロック図である。
【図13】実施形態３に係るＡ／Ｄ変換回路を含む半導体装置を例示したブロック図である。
【発明を実施するための形態】
【0010】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【0011】
まず、比較例１及び比較例２に係るアナログ／デジタル変換回路（Ａ／Ｄ変換回路と呼ぶ。）及びこれに対して発明者が発見した課題を説明する。その後、実施形態に係るＡ／Ｄ変換回路及び半導体装置を説明する。なお、比較例１及び比較例２に係るＡ／Ｄ変換回路及び課題も、実施形態の技術思想の範囲に含まれる。
【0012】
（比較例１：逐次比較型Ａ／Ｄ変換回路）
図１は、比較例１に係るＡ／Ｄ変換回路を例示したブロック図である。図１に示すように、比較例のＡ／Ｄ変換回路１１０は、サンプルホールド回路１１１、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）１１２、比較器１１３、及び、制御回路１１４を備えている。制御回路１１４は、逐次比較レジスタ１１５、及び、加減算回路１１６を有している。Ａ／Ｄ変換回路１１０は、アナログ入力電圧ＶｉｎをＤＡＣ１１２で生成した比較電圧と逐次比較することによってデジタル信号Ｄｏｕｔを出力する。
図１は、比較例１に係るＡ／Ｄ変換回路を例示したブロック図である。図１に示すように、比較例のＡ／Ｄ変換回路１１０は、サンプルホールド回路１１１、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）１１２、比較器１１３、及び、制御回路１１４を備えている。制御回路１１４は、逐次比較レジスタ１１５、及び、加減算回路１１６を有している。Ａ／Ｄ変換回路１１０は、アナログ入力電圧ＶｉｎをＤＡＣ１１２で生成した比較電圧と逐次比較することによってデジタル信号Ｄｏｕｔを出力する。
【0013】
サンプルホールド回路１１１は、入力されたアナログ入力電圧Ｖｉｎを保持し、標本化する。サンプルホールド回路１１１は、標本化されたアナログ入力電圧Ｖｉｎを比較器１１３に出力する。ＤＡＣ１１２は、制御回路１１４から出力された比較対象となるデジタル値の比較値をアナログ値に変換して比較電圧を生成する。ＤＡＣ１１２は、生成した比較電圧を比較器１１３に出力する。
【0014】
比較器１１３は、サンプルホールド回路１１１から出力されたアナログ入力電圧Ｖｉｎと、ＤＡＣ１１２から出力された比較電圧とを比較する。比較器１１３は、比較結果を制御回路１１４に出力する。制御回路１１４は、逐次比較アルゴリズムに基づいて比較値を生成する。また、制御回路１１４は、逐次比較アルゴリズムに基づいて比較器１１３の比較結果から比較値を生成する。さらに、制御回路１１４は、逐次比較アルゴリズムに基づいてデジタル信号Ｄｏｕｔのビット数の回数行った比較結果から、アナログ入力電圧Ｖｉｎをデジタル信号Ｄｏｕｔに変換する。
【0015】
逐次比較アルゴリズムは、制御回路１１４が生成する比較値の生成方法を示す。例えば、一般的な逐次比較アルゴリズムは、比較値に加減算を行う変化量Ｌを、デジタル信号Ｄｏｕｔの最大値の１／２から１／２ずつ順次変化させる。このような逐次比較アルゴリズムを、二分探索アルゴリズムと呼ぶ。
【0016】
加減算回路１１６は、比較器１１３の比較結果に基づいて比較値に変化量Ｌの加減算を行う。逐次比較レジスタ１１５は、加減算回路１１６によって変化量Ｌが加減算された比較値を、逐次、ＤＡＣ１１２に出力する。これにより、ＤＡＣ１１２は、逐次、比較値を比較電圧に変換する。よって、比較器１１３は、アナログ入力電圧Ｖｉｎと比較電圧とを比較する。このような比較及び比較値の加減算を、デジタル信号Ｄｏｕｔのビット数の回数繰り返す。
【0017】
図２は、比較例１に係るＡ／Ｄ変換回路１１０において、二分探索アルゴリズムにより算出したＡ／Ｄ変換結果を例示した図である。図２に示すように、Ａ／Ｄ変換回路１１０がアナログ入力電圧Ｖｉｎを４ビットのデジタル信号Ｄｏｕｔに変換する場合には、比較器１１３は、アナログ入力電圧Ｖｉｎと比較電圧との比較を比較Ｃ１～比較Ｃ２の４回行う。
【0018】
まず、１回目の比較Ｃ１では、加減算回路１１６は、比較値の初期値に対する変化量Ｌ１を加算する。初期値に対する変化量Ｌ１は、デジタル信号Ｄｏｕｔの最大値の１／２である。よって、逐次比較レジスタ１１５は、比較値として、デジタル信号Ｄｏｕｔの最大値の１／２を生成する。例えば、４ビットのデジタル信号Ｄｏｕｔの場合には、逐次比較レジスタ１１５は、最上位ビットを「１」としたデジタル値を生成する。ＤＡＣ１１２は、逐次比較レジスタ１１５から出力された比較値を比較電圧に変換する。ＤＡＣ１１２は、比較電圧として、例えば、８［Ｖ］を比較器１１３に出力する。比較器１１３は、アナログ入力電圧Ｖｉｎと、比較電圧８［Ｖ］とを比較する。図に示すように、比較Ｃ１では、アナログ入力電圧Ｖｉｎの方が大きい。よって、加減算回路１１６は、このような比較器１１３の比較結果に基づいて、次の変化量Ｌ２を比較値に加算する。次の変化量Ｌ２は、デジタル信号Ｄｏｕｔの最大値の１／４である。また、逐次比較レジスタ１１５は、最上位ビットを「１」で確定する。
【0019】
次に、２回目の比較Ｃ２では、逐次比較レジスタ１１５は、変化量Ｌ２を加算させた比較値を生成する。例えば、４ビットのデジタル信号Ｄｏｕｔの場合には、逐次比較レジスタ１１５は、最上位から２番目のビットを「１」としたデジタル値を生成する。ＤＡＣ１１２は、逐次比較レジスタ１１５から出力された比較値を比較電圧に変換する。ＤＡＣ１１２は、比較電圧として、変化量Ｌ２を加算（＋４）した１２［Ｖ］を比較器１１３に出力する。比較器１１３は、アナログ入力電圧Ｖｉｎと、比較電圧１２［Ｖ］とを比較する。図に示すように、比較Ｃ２では、アナログ入力電圧Ｖｉｎの方が小さい。よって、加減算回路１１６は、このような比較器１１３の比較結果に基づいて、次の変化量Ｌ３を比較値から減算する。次の変化量Ｌ３は、デジタル信号Ｄｏｕｔの最大値の１／８である。また、逐次比較レジスタ１１５は、最上位から２番目のビットを「０」で確定する。
【0020】
次に、３回目の比較Ｃ３では、逐次比較レジスタ１１５は、変化量Ｌ３を減算させた比較値を生成する。例えば、４ビットのデジタル信号Ｄｏｕｔの場合には、逐次比較レジスタ１１５は、最上位から３番目のビットを「１」としたデジタル値を生成する。ＤＡＣ１１２は、逐次比較レジスタ１１５から出力された比較値を比較電圧に変換する。ＤＡＣ１１２は、比較電圧として、変化量Ｌ３を減算（－２）した１０［Ｖ］を比較器１１３に出力する。比較器１１３は、アナログ入力電圧Ｖｉｎと、比較電圧１０［Ｖ］とを比較する。図に示すように、比較Ｃ３では、アナログ入力電圧Ｖｉｎの方が大きい。よって、加減算回路１１６は、このような比較器１１３の比較結果に基づいて、次の変化量Ｌ４を比較値に加算する。次の変化量Ｌ４は、デジタル信号Ｄｏｕｔの最大値の１／１６である。また、逐次比較レジスタ１１５は、最上位から３番目のビットを「１」で確定する。
【0021】
次に、４回目の比較Ｃ４では、逐次比較レジスタ１１５は、変化量Ｌ４を加算させた比較値を生成する。例えば、４ビットのデジタル信号Ｄｏｕｔの場合には、逐次比較レジスタ１１５は、最上位から４番目のビットを「１」としたデジタル値を生成する。ＤＡＣ１１２は、逐次比較レジスタ１１５から出力された比較値を比較電圧に変換する。ＤＡＣ１１２は、比較電圧として、変化量Ｌ４を加算（＋１）した１１［Ｖ］を比較器１１３に出力する。比較器１１３は、アナログ入力電圧Ｖｉｎと、比較電圧１１［Ｖ］とを比較する。図に示すように、比較Ｃ４では、アナログ入力電圧Ｖｉｎの方が大きい。よって、このような比較器１１３の比較結果に基づいて、逐次比較レジスタ１１５は、最上位から４番目のビットを「１」で確定する。よって、逐次比較レジスタ１１５は、デジタル信号Ｄｏｕｔとして、１０１１を出力する。
【0022】
このように、比較例１のＡ／Ｄ変換回路１１０は、二分探索アルゴリズムに基づいて、サンプルホールド回路１１１で保持したアナログ入力電圧Ｖｉｎと、ＤＡＣ１１２で生成された比較電圧との比較を繰り返す。これにより、アナログ入力電圧Ｖｉｎをデジタル値Ｄｏｕｔに変換する。ＤＡＣ１１２に設定する比較値は、逐次比較レジスタ１１５で設定される。
【0023】
二分探索アルゴリズムは、デジタル信号Ｄｏｕｔのビット数の回数行う比較において、比較値を順次変化させる変化量Ｌをデジタル信号Ｄｏｕｔの最大値の１／２から１／２ずつ順次変化させる。そして、比較器１１３の比較の結果により、比較値に変化量を加算又は減算を行う。すなわち、二分探索アルゴリズムは、デジタル信号Ｄｏｕｔのビット数に等しい予め設定された回数だけアナログ入力電圧Ｖｉｎを比較電圧と比較し、各比較において、比較電圧を基本電圧幅の所定倍数ずつ所定のシーケンスで低減させる。
【0024】
（比較例２：冗長な逐次比較の挿入）
次に、比較例２に係るＡ／Ｄ変換回路を説明する。本比較例のＡ／Ｄ変換回路は、冗長な逐次比較が挿入されている。図３は、比較例２に係るＡ／Ｄ変換回路において、途中の比較で誤判定がある場合の二分探索により算出したＡ／Ｄ変換結果を例示した図である。
次に、比較例２に係るＡ／Ｄ変換回路を説明する。本比較例のＡ／Ｄ変換回路は、冗長な逐次比較が挿入されている。図３は、比較例２に係るＡ／Ｄ変換回路において、途中の比較で誤判定がある場合の二分探索により算出したＡ／Ｄ変換結果を例示した図である。
【0025】
図３に示すように、本比較例の二分探索アルゴリズムによるＡ／Ｄ変換では、比較Ｃ２～Ｃ３において、誤判定を含んでいる。比較Ｃ２では、アナログ入力電圧Ｖｉｎの方が比較電圧よりも小さいので、本来は、変化量Ｌ３は－２となるところ、変化量Ｌ３は＋２となっている。このように、途中の比較で誤判定がある場合には、比較Ｃ１～比較Ｃ４を経たときに誤差Ｅｒｒｏｒが大きくなる。
【0026】
図４は、比較例２に係るＡ／Ｄ変換回路において、挿入した冗長な比較を含むサイクルによって誤判定を修正する逐次比較アルゴリズムにより算出したＡ／Ｄ変換結果を例示した図である。図４に示すように、本比較例の逐次比較アルゴリズムにおいて、Ａ／Ｄ変換の途中で挿入された比較Ｃ３は、冗長な比較ＣＲとされている。
【0027】
比較Ｃ２では、比較器１１３は、アナログ入力電圧Ｖｉｎと、比較電圧とを比較する。図に示すように、比較Ｃ２では、アナログ入力電圧Ｖｉｎの方が小さい。よって、加減算回路１１６は、本来は、このような比較器１１３の比較結果に基づいて、次の変化量Ｌ３を比較値から減算する。しかしながら、誤判定により、加減算回路１１６は、次の変化量Ｌ３を加算させている。
【0028】
一方、冗長な比較Ｃ３（ＣＲ）では、比較器１１３は、再度、アナログ入力電圧Ｖｉｎと、比較電圧とを比較する。図に示すように、冗長な比較Ｃ３（ＣＲ）では、アナログ入力電圧Ｖｉｎの方が小さい。そして、加減算回路１１６は、このような比較器１１３の比較結果に基づいて、次の変化量Ｌ４（＝Ｌ３）を比較値から減算する。よって、誤判定を修正することができる。
【0029】
このように、比較例２では、比較Ｃ２と比較Ｃ４との間に冗長な比較ＣＲを挿入されている。冗長な比較ＣＲは、直前の比較と同じ比較とされている。こうして、冗長な比較ＣＲを挿入することにより、Ａ／Ｄ変換における比較の誤判定を修正し、Ａ／Ｄ変換精度を向上させることができる。なお、冗長な比較ＣＲは、比較と比較との間に限らず、一連の比較の後に挿入されてもよい。
【0030】
このような冗長な比較ＣＲを挿入するアルゴリズムを、冗長アルゴリズムと呼ぶ。冗長アルゴリズムは、二分探索アルゴリズムにおけるデジタル信号Ｄｏｕｔのビット数の回数行う比較と比較との間、及び、デジタル信号Ｄｏｕｔのビット数の回数行う比較の後の少なくともいずれかに、直前の比較と同じ冗長な比較を挿入する。冗長アルゴリズムにおいて、挿入される冗長な比較ＣＲの位置は、比較Ｃ１と比較Ｃ２との間、比較Ｃ２と比較Ｃ３との間、比較Ｃ３と比較Ｃ４との間、比較Ｃ４の後等でもよく、限定されない。また、冗長アルゴリズムは、１個の冗長な比較ＣＲを挿入されてもよいし、複数個の冗長な比較ＣＲを挿入されてもよい。
【0031】
（発明者が新たに見出した課題）
発明者は、例えば、比較例１及び比較例２に係るＡ／Ｄ変換回路において、Ａ／Ｄ変換精度評価を行うと、Ａ／Ｄ変換回路の動作のタイミングを設定するクロックＡＤＣＬＫの周波数に依存して、Ａ／Ｄ変換精度が悪化することを見出した。この原因としては、例えば、特定の周波数のクロックＡＤＣＬＫ時に発生する自己ノイズ等があげられる。
発明者は、例えば、比較例１及び比較例２に係るＡ／Ｄ変換回路において、Ａ／Ｄ変換精度評価を行うと、Ａ／Ｄ変換回路の動作のタイミングを設定するクロックＡＤＣＬＫの周波数に依存して、Ａ／Ｄ変換精度が悪化することを見出した。この原因としては、例えば、特定の周波数のクロックＡＤＣＬＫ時に発生する自己ノイズ等があげられる。
【0032】
図５及び図６は、逐次比較アルゴリズムによって、クロックＡＤＣＬＫにおけるＡ／Ｄ変換精度を例示したグラフであり、横軸は、クロックＡＤＣＬＫの周波数を示し、縦軸は、Ａ／Ｄ変換精度を示す。図５と図６とは、相互に異なる逐次比較アルゴリズムを用いてＡ／Ｄ変換した場合を示している。
【0033】
図５及び図６に示すように、相互に異なる逐次比較アルゴリズムを切り替えることにより、一部のクロックＡＤＣＬＫの周波数におけるＡ／Ｄ変換精度を改善させることができる。例えば、図５に示す逐次比較アルゴリズムＡ１を用いた場合には、周波数が６０［МＨｚ］付近で、Ａ／Ｄ変換精度は、１．５［ＬＳＢ］のスペックを満たすことができる。しかしながら、周波数が５０［МＨｚ］付近で、Ａ／Ｄ変換精度は、１．５［ＬＳＢ］のスペックよりも大きく悪化する。
【0034】
一方、図６に示すように、逐次比較アルゴリズムＡ２を用いた場合では、周波数が５０［МＨｚ］付近で、Ａ／Ｄ変換精度は、１．５［ＬＳＢ］のスペックを満たすことができる。しかしながら、クロックの周波数が６０ＭＨｚ付近で、Ａ／Ｄ変換精度は、１．５［ＬＳＢ］のスペックよりも大きく悪化する。
【0035】
このように、逐次比較アルゴリズムＡ１及びＡ２の設定変更で、クロックＡＤＣＬＫの一部の周波数におけるＡ／Ｄ変換精度は向上するが、クロックＡＤＣＬＫの別の周波数におけるＡ／Ｄ変換精度は悪化する。逐次比較アルゴリズムＡ１及びＡ２によって、Ａ／Ｄ変換精度のクロックＡＤＣＬＫの周波数に対する依存性は変化する。
【0036】
（実施形態の概要：Ａ／Ｄ変換回路及び半導体装置）
次に、実施形態の概要に係るＡ／Ｄ変換回路及び半導体装置を説明する。本実施形態のＡ／Ｄ変換回路は、設定するクロックＡＤＣＬＫの周波数によって逐次比較アルゴリズムを切り替える機能を有している。図７は、実施形態の概要に係るＡ／Ｄ変換回路を含む半導体装置を例示したブロック図である。図７に示すように、半導体装置１は、Ａ／Ｄ変換回路１０、記憶部２０、プロセッサ３０、端子１９を備えている。Ａ／Ｄ変換回路１０は、アナログ入力電圧ＶｉｎをＤＡＣ１２で生成した比較電圧と逐次比較することによってデジタル信号Ｄｏｕｔを出力する。
次に、実施形態の概要に係るＡ／Ｄ変換回路及び半導体装置を説明する。本実施形態のＡ／Ｄ変換回路は、設定するクロックＡＤＣＬＫの周波数によって逐次比較アルゴリズムを切り替える機能を有している。図７は、実施形態の概要に係るＡ／Ｄ変換回路を含む半導体装置を例示したブロック図である。図７に示すように、半導体装置１は、Ａ／Ｄ変換回路１０、記憶部２０、プロセッサ３０、端子１９を備えている。Ａ／Ｄ変換回路１０は、アナログ入力電圧ＶｉｎをＤＡＣ１２で生成した比較電圧と逐次比較することによってデジタル信号Ｄｏｕｔを出力する。
【0037】
Ａ／Ｄ変換回路１０は、サンプルホールド回路１１、ＤＡＣ１２、比較器１３、制御回路１４、Ａ／Ｄ変換制御レジスタ１７、データレジスタ１８を備えている。制御回路１４は、逐次比較レジスタ１５を有している。Ａ／Ｄ変換制御レジスタ１７は、逐次比較アルゴリズム設定レジスタ４１、クロック設定レジスタ４２、アルゴリズム選択部４３、評価用逐次比較アルゴリズム設定レジスタ４４、評価モード設定レジスタ４５、モード選択部４６を有している。
【0038】
サンプルホールド回路１１には、端子１９を介して半導体装置１に入力されたアナログ入力電圧Ｖｉｎが入力される。サンプルホールド回路１１は、入力されたアナログ入力電圧Ｖｉｎを保持し、標本化する。サンプルホールド回路１１は、標本化されたアナログ入力電圧Ｖｉｎを比較器１３に出力する。
【0039】
ＤＡＣ１２は、制御回路１４から出力された比較対象となるデジタル値の比較値をアナログ値に変換して比較電圧を生成する。つまり、ＤＡＣ１２は、比較値から比較電圧を生成する。ＤＡＣ１１２は、生成した比較電圧を比較器１３に出力する。
【0040】
比較器１３は、サンプルホールド回路１１から出力されたアナログ入力電圧Ｖｉｎと、ＤＡＣ１２から出力された比較電圧との比較を行う。比較器１３は、比較結果を制御回路１４に出力する。
【0041】
制御回路１４は、逐次比較アルゴリズムに基づいて比較値を生成する。また、制御回路１４は、逐次比較アルゴリズムに基づいて、比較器１３が行う比較の結果から比較値を生成する。制御回路１４は、生成した比較値をＤＡＣ１２に出力する。さらに、制御回路１４は、比較器１３が少なくともデジタル信号Ｄｏｕｔのビット数の回数行った比較の結果から、アナログ入力電圧Ｖｉｎをデジタル信号Ｄｏｕｔに変換する。制御回路１４は、変換したデジタル信号Ｄｏｕｔを、データレジスタ１８を介して出力する。データレジスタ１８は、一時的にデジタル信号Ｄｏｕｔを保持した後に、プロセッサ３０に出力する。デジタル信号Ｄｏｕｔは、所望の処理が行われる。
【0042】
例えば、制御回路１４の逐次比較レジスタ１５は、逐次比較アルゴリズムに基づいて比較値を生成し、生成した比較値をＤＡＣ１２に出力してもよい。また、逐次比較レジスタ１５は、逐次比較した結果から、デジタル信号Ｄｏｕｔを出力してもよい。
【0043】
逐次比較アルゴリズム設定レジスタ４１は、複数の逐次比較アルゴリズムを記憶する。複数の逐次比較アルゴリズムは、相互に異なる複数の逐次比較アルゴリズムを記憶してもよいし、さらに、同じ逐次比較アルゴリズムを記憶してもよい。例えば、逐次比較アルゴリズム設定レジスタ４１は、所定の周波数範囲のクロックＡＤＣＬＫでＡ／Ｄ変換精度を向上させる逐次比較アルゴリズムＡ１及びＡ２等を含んでもよい。
【0044】
例示として、逐次比較アルゴリズム設定レジスタ４１は、４５～４９［ＭＨｚ］でＡ／Ｄ変換精度を向上させる逐次比較アルゴリズムＡ１、及び、４０～４４［ＭＨｚ］でＡ／Ｄ変換精度を向上させる逐次比較アルゴリズムＡ２を記憶してもよい。逐次比較アルゴリズムＡ１と逐次比較アルゴリズムＡ２とは相互に異なっている。具体的には、逐次比較アルゴリズムＡ１がＡ／Ｄ変換精度を向上させるクロックＡＤＣＬＫの周波数範囲と、逐次比較アルゴリズムＡ２がＡ／Ｄ変換精度を向上させるクロックＡＤＣＬＫの周波数範囲とは異なっている。
【0045】
また、逐次比較アルゴリズム設定レジスタ４１は、４５～４９［ＭＨｚ］でＡ／Ｄ変換精度を向上させる逐次比較アルゴリズムＡ１及び６０～６４［ＭＨｚ］でＡ／Ｄ変換精度を向上させる逐次比較アルゴリズムＡ１を記憶してもよい。逐次比較アルゴリズム設定レジスタ４１は、２つの周波数範囲でＡ／Ｄ変換精度を向上させる同一の逐次比較アルゴリズムＡ１を重複して記憶してもよい。
【0046】
逐次比較アルゴリズム設定レジスタ４１に記憶された複数の逐次比較アルゴリズムは、二分探索アルゴリズムと、冗長アルゴリズムと、のうち少なくともいずれかを含んでもよい。また、複数の逐次比較アルゴリズムは、複数の冗長アルゴリズムを含み、各冗長アルゴリズムは、冗長な比較ＣＲが配置された位置及び個数の少なくともいずれかが相互に異なってもよい。
【0047】
クロック設定レジスタ４２は、例えば、Ａ／Ｄ変換回路１０の動作タイミングを示すクロックＡＤＣＬＫの周波数情報を出力する。クロック設定レジスタ４２は、クロックＡＤＣＬＫの周波数情報をアルゴリズム選択部４３に出力する。
【0048】
アルゴリズム選択部４３は、逐次比較アルゴリズム設定レジスタ４１に記憶された複数の逐次比較アルゴリズムから所定の逐次比較アルゴリズムを選択する。よって、制御回路１４は、アルゴリズム選択部４３によって選択された所定の逐次比較アルゴリズムに基づいて比較値を生成する。
【0049】
アルゴリズム選択部４３は、クロック設定レジスタ４２から出力された周波数情報に基づいて所定の逐次比較アルゴリズムを選択してもよい。このような構成とすることにより、Ａ／Ｄ変換回路１０は、設定するクロックＡＤＣＬＫの周波数に依存して自動的に逐次比較アルゴリズムを切り替え可能とすることができる。
【0050】
アルゴリズム選択部４３は、選択した逐次比較アルゴリズムをモード選択部４６に出力する。なお、モード選択部４６がＡ／Ｄ変換モードを選択している場合には、アルゴリズム選択部４３は、選択した逐次比較アルゴリズムを、モード選択部４６を通して制御回路１４に出力してもよい。
【0051】
評価用逐次比較アルゴリズム設定レジスタ４４は、評価される評価用逐次比較アルゴリズムを記憶する。評価用逐次比較アルゴリズムは、Ａ／Ｄ変換回路１０で用いられるクロックＡＤＣＬＫの全周波数に渡って評価されるために、クロックＡＤＣＬＫの周波数に依存させずに評価される。すなわち、評価用逐次比較アルゴリズムは、逐次比較アルゴリズム設定レジスタ４１に記憶された複数の逐次比較アルゴリズムにおける各逐次比較アルゴリズムに対応付けられた各周波数に渡って評価される。評価用逐次比較アルゴリズム設定レジスタ４４は、評価用逐次比較アルゴリズムをモード選択部４６に出力する。
【0052】
評価モード設定レジスタ４５は、Ａ／Ｄ変換精度の評価を行う場合に、評価モードを設定する評価モード設定情報をモード選択部４６に出力する。
【0053】
モード選択部４６は、評価モード設定レジスタ４５から出力された評価モード設定情報に基づいて、Ａ／Ｄ変換モード及び評価モードのいずれかを選択する。具体的には、モード選択部４６は、評価モード設定レジスタ４５から評価モード設定情報を受信した場合には、評価モードを選択する。よって、その場合には、モード選択部４６は、評価用逐次比較アルゴリズムを選択して制御回路１４に出力する。制御回路１４は、モード選択部４６によって評価用逐次比較アルゴリズムが選択された場合には、選択された評価用逐次比較アルゴリズムに基づいて比較器１３の比較結果から比較値を生成する。
【0054】
一方、モード選択部４６は、評価モード設定レジスタ４５から評価モード設定情報を受信しない場合には、Ａ／Ｄ変換モードを選択する。よって、モード選択部４６は、アルゴリズム選択部４３から出力された逐次比較アルゴリズムを制御回路１４に出力する。制御回路１４は、アルゴリズム選択部４３によって選択された逐次比較アルゴリズムに基づいて比較器１３の比較結果から比較値を生成する。
【0055】
このように、モード選択部４６は、評価モード設定レジスタ４５から出力された評価モード設定情報に基づいて、評価用逐次比較アルゴリズム、及び、アルゴリズム選択部４３により選択された所定の逐次比較アルゴリズムのいずれかを選択する。
【0056】
記憶部２０は、例えば、不揮発性メモリであり、Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ（ＲＯＭ）、フラッシュメモリ、Ｓｏｌｉｄ－Ｓｔａｔｅ Ｄｒｉｖｅ（ＳＳＤ）又はその他のメモリ技術を含むが、これらに限らない。記憶部２０は、ＣＤ－ＲＯＭ、Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）、Ｂｌｕ－ｒａｙ（登録商標）ディスク又はその他の光ディスクストレージ、磁気カセット、磁気テープ、磁気ディスクストレージ又はその他の磁気ストレージデバイスを含んでもよい。
【0057】
プロセッサ３０は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）であるが、これに限らない。プロセッサ３０は、ＦＰＧＡ（Ｆｉｅｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、量子プロセッサ（量子コンピュータ制御チップ）等を含んでもよい。
【0058】
図８は、実施形態の概要に係るＡ／Ｄ変換回路１０において、設定するクロックＡＤＣＬＫの周波数によって、逐次比較アルゴリズムを切り替えた場合のＡ／Ｄ変換精度を例示したグラフであり、横軸は、クロックＡＤＣＬＫの周波数を示し、縦軸は、Ａ／Ｄ変換精度を示す。図８に示すように、クロックＡＤＣＬＫの周波数の範囲Ｉは、所定の逐次比較アルゴリズムＡ１に設定されている。この場合には、当該周波数の範囲Ｉにおいて、Ａ／Ｄ変換精度は、１．５［ＬＳＢ］のスペックを満たすことができる。よって、Ａ／Ｄ変換精度の悪化を抑制することができる。クロックＡＤＣＬＫの周波数の範囲ＩＩの場合には、逐次比較アルゴリズムＡ２に設定されている。この場合には、当該周波数の範囲ＩＩにおいて、Ａ／Ｄ変換精度は、１．５［ＬＳＢ］のスペックを満たすことができる。よって、Ａ／Ｄ変換精度の悪化を抑制することができる。したがって、図に示す周波数の範囲に渡って、Ａ／Ｄ変換精度は、１．５［ＬＳＢ］のスペックを満たすことができるので、Ａ／Ｄ変換精度を向上させることができる。
【0059】
このように、本実施形態によれば、クロックＡＤＣＬＫの周波数によって、最適な逐次比較アルゴリズムに切り替えるので、使用するクロックＡＤＣＬＫの周波数全域に渡って、Ａ／Ｄ変換精度を向上させることができる。
【0060】
（実施形態１）
次に、実施形態１に係るＡ／Ｄ変換回路及び半導体装置を説明する。本実施形態のＡ／Ｄ変換回路において、逐次比較アルゴリズム設定レジスタ４１に記憶された複数の逐次比較アルゴリズムは、記憶部２０から転送されたものである。
次に、実施形態１に係るＡ／Ｄ変換回路及び半導体装置を説明する。本実施形態のＡ／Ｄ変換回路において、逐次比較アルゴリズム設定レジスタ４１に記憶された複数の逐次比較アルゴリズムは、記憶部２０から転送されたものである。
【0061】
図９は、実施形態１に係るＡ／Ｄ変換回路１０を含む半導体装置１において、記憶部２０に記憶された設定テーブルを例示した図である。図９に示すように、記憶部２０は、複数の逐次比較アルゴリズムを記憶している。各逐次比較アルゴリズムは、Ａ／Ｄ変換精度の評価モードで、クロックＡＤＣＬＫの周波数に対する依存性を評価されている。そして、各逐次比較アルゴリズムは、評価結果に応じて、クロックＡＤＣＬＫの最適な周波数と対応付けられている。
【0062】
例えば、クロックＡＤＣＬＫの周波数が４０～４４［ＭＨｚ］の範囲には、Ａ／Ｄ変換精度の劣化を抑制する最適な逐次比較アルゴリズムＡ２が対応付けられている。同様に、クロックＡＤＣＬＫの周波数が４５～４９［ＭＨｚ］の範囲には、逐次比較アルゴリズムＡ１が対応付けられている。クロックＡＤＣＬＫの周波数が５０～５４［ＭＨｚ］の範囲には、逐次比較アルゴリズムＡ３が対応付けられている。クロックＡＤＣＬＫの周波数が５５～５９［ＭＨｚ］の範囲には、逐次比較アルゴリズムＡ４が対応付けられている。クロックＡＤＣＬＫの周波数が６０～６４［ＭＨｚ］の範囲には、逐次比較アルゴリズムＡ１が対応付けられている。
【0063】
このように、記憶部２０は、予め書き込まれることにより複数の逐次比較アルゴリズム及び各逐次比較アルゴリズムに対応付けられた各周波数の組み合わせを記憶している。すなわち、記憶部２０は、Ａ／Ｄ変換回路１０の評価結果から最適な逐次比較アルゴリズムをテーブル化して記憶している。なお、記憶部２０を、単体として機能する記憶装置とも呼ぶ。
【0064】
図１０は、実施形態１に係るＡ／Ｄ変換回路を含む半導体装置を例示したブロック図である。図１０に示すように、逐次比較アルゴリズム設定レジスタ４１に記憶された複数の逐次比較アルゴリズムは、記憶部２０から転送されたものでもよい。よって、ユーザが設定したクロックＡＤＣＬＫの周波数に連動して、予め当該周波数に最適なアルゴリズムとして対応付けられた逐次比較アルゴリズムに自動的に切り替わるようにすることができる。これにより、Ａ／Ｄ変換精度を向上させることができる。
【0065】
また、半導体装置１及びＡ／Ｄ変換回路１０等の製品によって、Ａ／Ｄ変換精度を向上させるクロックＡＤＣＬＫの周波数依存性が異なっていても、製品毎に記憶部２０から最適な複数の逐次比較アルゴリズムの組み合わせを転送することにより、Ａ／Ｄ変換精度を向上させることができる。
【0066】
（実施形態２）
次に、実施形態２に係るＡ／Ｄ変換回路及び半導体装置を説明する。本実施形態のＡ／Ｄ変換回路において、逐次比較アルゴリズム設定レジスタ４１に記憶される複数の逐次比較アルゴリズム及びそれらに対応した各周波数は、ユーザが評価して決定する。
次に、実施形態２に係るＡ／Ｄ変換回路及び半導体装置を説明する。本実施形態のＡ／Ｄ変換回路において、逐次比較アルゴリズム設定レジスタ４１に記憶される複数の逐次比較アルゴリズム及びそれらに対応した各周波数は、ユーザが評価して決定する。
【0067】
図１１は、実施形態２に係るＡ／Ｄ変換回路を含む半導体装置を例示したブロック図である。図１１に示すように、例えば、ユーザは、半導体装置２のＡ／Ｄ変換回路１０において、評価モード設定レジスタ４５から評価モード設定情報を出力させ、モード選択部４６を評価モードにする。これにより、ユーザは、ユーザの実使用環境におけるクロックＡＤＣＬＫの各周波数に最適な逐次比較アルゴリズムの組み合わせを決定してもよい。そして、ユーザは、図９に示すような逐次比較アルゴリズムのテーブルを決定してもよい。ユーザは、プロセッサ３０を動作させ、決定した逐次比較アルゴリズムの組み合わせを逐次比較アルゴリズム設定レジスタ４１に書き込みさせてもよい。プロセッサ３０は、複数の逐次比較アルゴリズム及び各逐次比較アルゴリズムに対応付けられた各周波数の組み合わせを、逐次比較アルゴリズム設定レジスタに書き込む。
【0068】
したがって、本実施形態の逐次比較アルゴリズム設定レジスタ４１は、複数の逐次比較アルゴリズム及び各周波数の組み合わせを、ユーザの設定で動作するプロセッサ３０によって書き込まれている。本実施形態によれば、Ａ／Ｄ変換回路１０の逐次比較アルゴリズムをユーザの実使用環境に合わせることができる。よって、顧客等のユーザの実使用環境における最適な逐次比較アルゴリズムを適用することができ、Ａ／Ｄ変換精度を向上させることができる。
【0069】
（変形例）
なお、モード選択部４６は、Ａ／Ｄ変換モード及び評価モードに切り替えるだけでなく、全周波数対応モードに切り替えてもよい。全周波数対応モードは、評価モードのように、逐次比較アルゴリズムをクロックＡＤＣＬＫの周波数に依存させることなく、周波数に無関係に用いる。つまり、逐次比較アルゴリズムを、使用するクロックＡＤＣＬＫの全周波数において用いる。
なお、モード選択部４６は、Ａ／Ｄ変換モード及び評価モードに切り替えるだけでなく、全周波数対応モードに切り替えてもよい。全周波数対応モードは、評価モードのように、逐次比較アルゴリズムをクロックＡＤＣＬＫの周波数に依存させることなく、周波数に無関係に用いる。つまり、逐次比較アルゴリズムを、使用するクロックＡＤＣＬＫの全周波数において用いる。
【0070】
図１２は、実施形態２の変形例に係るＡ／Ｄ変換回路を含む半導体装置を例示したブロック図である。図１２に示すように、半導体装置２ａは、Ａ／Ｄ変換回路１０ａ、記憶部２０、プロセッサ３０及び端子１９を備えている。Ａ／Ｄ変換回路１０ａは、Ａ／Ｄ変換回路１０における評価用逐次比較アルゴリズム設定レジスタ４４及び評価モード設定レジスタ４５の代わりに、周波数対応逐次比較アルゴリズム設定レジスタ４４ａ及びモード設定レジスタ４５ａを有している。
【0071】
周波数対応逐次比較アルゴリズム設定レジスタ４４ａは、使用するクロックＡＤＣＬＫの全周波数に対応させる周波数対応逐次比較アルゴリズムを記憶する。すなわち、周波数対応逐次比較アルゴリズム設定レジスタ４４ａは、複数の逐次比較アルゴリズムに対応付けられた各周波数に渡って用いられる周波数対応逐次比較アルゴリズムを記憶する。
【0072】
モード設定レジスタ４５ａは、周波数対応逐次比較アルゴリズムに、クロックＡＤＣＬＫの周波数に無関係に、全周波数に対応させるモードを設定するモード設定情報を出力する。モード選択部４６ａは、モード設定レジスタ４５ａから出力されたモード設定情報に基づいて、周波数対応逐次比較アルゴリズム、及び、アルゴリズム選択部４３により選択された所定の逐次比較アルゴリズムのいずれかを選択する。制御回路１４は、モード選択部４６ａによって周波数対応逐次比較アルゴリズムが選択された場合には、選択された周波数対応逐次比較アルゴリズムに基づいて比較器１３の比較結果から比較値を生成する。
【0073】
本変形例によれば、クロックＡＤＣＬＫの周波数に依存させて選択された逐次比較アルゴリズムを用いてＡ／Ｄ変換するモードと、クロックＡＤＣＬＫの周波数とは無関係に特定の逐次比較アルゴリズムを用いてＡ／Ｄ変換するモードとに切り替えることができる。よって、クロックＡＤＣＬＫの周波数に依存した逐次比較アルゴリズムの切り替えを有効、または、無効にすることができる。これ以外の構成及び効果は、実施形態１の記載に含まれている。
【0074】
（実施形態３）
次に、実施形態３に係るＡ／Ｄ変換回路及び半導体装置を説明する。本実施形態の半導体装置は、クロックＡＤＣＬＫの周波数を制御するクロック制御回路を備えている。図１３は、実施形態３に係るＡ／Ｄ変換回路を含む半導体装置を例示したブロック図である。
次に、実施形態３に係るＡ／Ｄ変換回路及び半導体装置を説明する。本実施形態の半導体装置は、クロックＡＤＣＬＫの周波数を制御するクロック制御回路を備えている。図１３は、実施形態３に係るＡ／Ｄ変換回路を含む半導体装置を例示したブロック図である。
【0075】
図１３に示すように、半導体装置３は、Ａ／Ｄ変換回路１０ｂ、記憶部２０、プロセッサ３０及び端子１９に加えて、さらに、クロック制御回路５０を備えている。クロック制御回路５０を、単体として機能するクロック制御装置とも呼ぶ。クロック制御回路５０は、Ａ／Ｄ変換回路１０を含む半導体装置３のクロックＡＤＣＬＫの周波数を制御する。クロック制御回路５０は、予め半導体装置３に設定された条件に基づいて自動的にクロックＡＤＣＬＫの周波数を変化させてもよい。
【0076】
Ａ／Ｄ変換回路１０ｂは、Ａ／Ｄ変換回路１０におけるＡ／Ｄ変換制御レジスタ１７の代わりに、Ａ／Ｄ変換制御レジスタ１７ａを有している。Ａ／Ｄ変換制御レジスタ１７ａは、Ａ／Ｄ変換制御レジスタ１７におけるクロック設定レジスタ４２の代わりに、クロック制御部５１を有している。クロック制御部５１は、クロックＡＤＣＬＫの周波数の変化を検出し、検出した周波数に基づいて、周波数情報をアルゴリズム選択部４３に出力する。アルゴリズム選択部４３は、クロック制御部５１から出力された周波数情報に基づいて逐次比較アルゴリズムを選択する。
【0077】
本実施形態よれば、Ａ／Ｄ変換回路１０ｂは、クロック制御部５１を有しているので、自動的にクロックＡＤＣＬＫの周波数が変化する場合でも、クロックＡＤＣＬＫの周波数の変化を検出することができる。よって、アルゴリズム選択部４３は、周波数の変化に応じて、逐次比較アルゴリズムを切り替えることができる。これにより、Ａ／Ｄ変換精度を向上させることができる。これ以外の構成及び効果は、実施形態１及び２の記載に含まれている。
【0078】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、実施形態１～３及び変形例の各構成を組み合わせたものも、技術的思想の範囲である。
【符号の説明】
【0079】
１、２、２ａ、３ 半導体装置
１０、１０a、１０ｂ Ａ／Ｄ変換回路
１１ サンプルホールド回路
１２ ＤＡＣ
１３ 比較器
１４ 制御回路
１５ 逐次比較レジスタ
１７ Ａ／Ｄ変換制御レジスタ
１７ａ Ａ／Ｄ変換制御レジスタ
１８ データレジスタ
１９ 端子
２０ 記憶部
３０ プロセッサ
４１ 逐次比較アルゴリズム設定レジスタ
４２ クロック設定レジスタ
４３ アルゴリズム選択部
４４ 評価用逐次比較アルゴリズム設定レジスタ
４４ａ 周波数対応逐次比較アルゴリズム設定レジスタ
４５ 評価モード設定レジスタ
４５ａ モード設定レジスタ
４６、４６ａ モード選択部
５０ クロック制御回路
５１ クロック制御部
１１０ Ａ／Ｄ変換回路
１１１ サンプルホールド回路
１１２ ＤＡＣ
１１３ 比較器
１１４ 制御回路
１１５ 逐次比較レジスタ
１１６ 加減算回路
Ｃ１、Ｃ２、Ｃ３、Ｃ４ 比較
ＣＲ 冗長な比較
Ｄｏｕｔ デジタル信号
Ｌ、Ｌ１、Ｌ２、Ｌ３、Ｌ４ 変化量
Ｖｉｎ アナログ入力電圧
１０、１０a、１０ｂ Ａ／Ｄ変換回路
１１ サンプルホールド回路
１２ ＤＡＣ
１３ 比較器
１４ 制御回路
１５ 逐次比較レジスタ
１７ Ａ／Ｄ変換制御レジスタ
１７ａ Ａ／Ｄ変換制御レジスタ
１８ データレジスタ
１９ 端子
２０ 記憶部
３０ プロセッサ
４１ 逐次比較アルゴリズム設定レジスタ
４２ クロック設定レジスタ
４３ アルゴリズム選択部
４４ 評価用逐次比較アルゴリズム設定レジスタ
４４ａ 周波数対応逐次比較アルゴリズム設定レジスタ
４５ 評価モード設定レジスタ
４５ａ モード設定レジスタ
４６、４６ａ モード選択部
５０ クロック制御回路
５１ クロック制御部
１１０ Ａ／Ｄ変換回路
１１１ サンプルホールド回路
１１２ ＤＡＣ
１１３ 比較器
１１４ 制御回路
１１５ 逐次比較レジスタ
１１６ 加減算回路
Ｃ１、Ｃ２、Ｃ３、Ｃ４ 比較
ＣＲ 冗長な比較
Ｄｏｕｔ デジタル信号
Ｌ、Ｌ１、Ｌ２、Ｌ３、Ｌ４ 変化量
Ｖｉｎ アナログ入力電圧
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】