特開 2023-178097 表示パネル、及び、表示パネルの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023178097

(43)【公開日】2023-12-14

(54)【発明の名称】表示パネル、及び、表示パネルの製造方法

(51)【国際特許分類】

   G09F 9/30 20060101AFI20231207BHJP

   G09F 9/00 20060101ALI20231207BHJP

   H01L 29/786 20060101ALI20231207BHJP

   H01L 21/822 20060101ALI20231207BHJP

   H01L 21/336 20060101ALI20231207BHJP

   H10K 59/10 20230101ALI20231207BHJP

   H10K 50/10 20230101ALI20231207BHJP

【ＦＩ】

G09F9/30 338

G09F9/00 342

H01L29/78 618B

H01L29/78 623A

H01L27/04 H

H01L29/78 612Z

H01L27/32

H05B33/14 A

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2022091163

(22)【出願日】2022-06-03

(71)【出願人】

【識別番号】514188173

【氏名又は名称】株式会社ＪＯＬＥＤ

(71)【出願人】

【識別番号】515203228

【氏名又は名称】ティーシーエル チャイナスター オプトエレクトロニクス テクノロジー カンパニー リミテッド

【氏名又は名称原語表記】ＴＣＬ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．９－２，Ｔａｎｇｍｉｎｇ Ｒｄ，Ｇｕａｎｇｍｉｎｇ Ｎｅｗ Ｄｉｓｔｒｉｃｔ，Ｓｈｅｎｚｈｅｎ，Ｇｕａｎｇｄｏｎｇ，Ｃｈｉｎａ ５１８１３２

(74)【代理人】

【識別番号】100189430

【弁理士】

【氏名又は名称】吉川 修一

(74)【代理人】

【識別番号】100190805

【弁理士】

【氏名又は名称】傍島 正朗

(72)【発明者】

【氏名】村井 淳人

(72)【発明者】

【氏名】林 宏

【テーマコード（参考）】

3K107

5C094

5F038

5F110

5G435

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107CC33

3K107CC42

3K107EE04

3K107FF04

3K107FF15

5C094AA31

5C094BA03

5C094DA15

5C094DB04

5C094EA10

5C094FB14

5F038AV04

5F038AV06

5F038BH04

5F038BH07

5F038BH13

5F038CA02

5F038DF20

5F110AA21

5F110AA22

5F110BB01

5F110CC01

5F110CC07

5F110DD01

5F110DD02

5F110DD03

5F110DD13

5F110DD14

5F110DD17

5F110EE01

5F110EE02

5F110EE03

5F110EE04

5F110EE06

5F110EE14

5F110EE30

5F110FF02

5F110FF03

5F110FF04

5F110FF09

5F110GG01

5F110HJ30

5F110HL01

5F110HL02

5F110HL03

5F110HL04

5F110HL06

5F110HL11

5F110NN22

5F110NN23

5F110NN24

5F110NN71

5G435AA16

5G435HH13

5G435KK05

(57)【要約】

【課題】製造工程中の絶縁破壊を抑制できる表示パネルなどを提供する。
【解決手段】表示パネル１０は、複数の画素１２を有する表示部１１と、保護素子１５とを備え、絶縁性の基板２０と、下部金属層３０と、下部金属層３０の上方に配置される第一層間絶縁膜４０と、第一層間絶縁膜４０の上方に配置される半導体層５０と、半導体層５０の上方に配置されるゲート絶縁膜６０と、ゲート絶縁膜６０の上方に配置されるゲート金属層７０と、ゲート金属層７０の上方に配置される第二層間絶縁膜８０と、第二層間絶縁膜８０の上方に配置されるソース・ドレイン金属層９０とを備え、複数の画素１２の各々は、半導体層５０、ゲート金属層７０、及び、ソース・ドレイン金属層９０の各々の一部を含む薄膜トランジスタ１９を有し、保護素子１５は、下部金属層３０、半導体層５０、及び、ゲート金属層７０の各々の他の一部を含む薄膜トランジスタ型ダイオードを有する。
【選択図】図４

【特許請求の範囲】

【請求項1】

複数の画素を有する表示部と、保護素子とを備える表示パネルであって、
絶縁性の基板と、
前記基板の上方に配置される下部金属層と、
前記下部金属層の上方に配置される第一層間絶縁膜と、
前記第一層間絶縁膜の上方に配置される半導体層と、
前記半導体層の上方に配置されるゲート絶縁膜と、
前記ゲート絶縁膜の上方に配置されるゲート金属層と、
前記ゲート金属層の上方に配置される第二層間絶縁膜と、
前記第二層間絶縁膜の上方に配置されるソース・ドレイン金属層とを備え、
前記複数の画素の各々は、前記半導体層、前記ゲート金属層、及び、前記ソース・ドレイン金属層の各々の一部を含む薄膜トランジスタを有し、
前記保護素子は、前記下部金属層、前記半導体層、及び、前記ゲート金属層の各々の他の一部を含む薄膜トランジスタ型ダイオードを有する
表示パネル。

【請求項2】

前記下部金属層は、
第一下部電極と、
前記第一層間絶縁膜を介して前記第一下部電極と隣り合う位置に配置される第二下部電極とを有し、
前記ゲート金属層は、第一ゲート電極、第二ゲート電極、及び第三ゲート電極を有し、
前記第二ゲート電極は、前記第一ゲート電極、及び前記第三ゲート電極の各々と、前記第二層間絶縁膜を介して隣り合う位置に配置され、
前記第一下部電極は、前記第一ゲート電極、及び前記第二ゲート電極の各々に接続され、
前記第二下部電極は、前記第三ゲート電極に接続される
請求項１に記載の表示パネル。

【請求項3】

前記第一ゲート電極は、前記第一下部電極と対向する位置に配置される第一ゲート領域を有し、
前記第二ゲート電極は、前記第一下部電極と対向する位置に配置される第二ゲート領域を有し、
前記第三ゲート電極は、前記第二下部電極と対向する位置に配置される第三ゲート領域を有する
請求項２に記載の表示パネル。

【請求項4】

前記第一ゲート電極は、前記第一ゲート領域において、前記第一下部電極、及び前記半導体層に接続され、
前記第二ゲート電極は、前記第二ゲート領域において、前記第一下部電極、及び前記半導体層に接続され、
前記第三ゲート電極は、前記第三ゲート領域において、前記第二下部電極、及び前記半導体層に接続される
請求項３に記載の表示パネル。

【請求項5】

前記半導体層は、
前記第一ゲート電極の前記第一ゲート領域と前記第一下部電極との間に位置する、高抵抗領域、及び、前記高抵抗領域より抵抗が低い低抵抗領域を有し、
前記低抵抗領域は、前記第一ゲート電極に接続され、
前記高抵抗領域は、前記低抵抗領域に接続され、かつ、前記ゲート絶縁膜の下方に位置する
請求項４に記載の表示パネル。

【請求項6】

前記半導体層は、酸化物半導体を含む
請求項１～５のいずれか１項に記載の表示パネル。

【請求項7】

前記ゲート絶縁膜は、前記ゲート金属層と同一の形状にパターニングされている
請求項６に記載の表示パネル。

【請求項8】

複数の画素を有する表示部と、保護素子とを備える表示パネルの製造方法であって、
絶縁性の基板を準備する工程と、
前記基板の上方に下部金属層を形成する工程と、
前記下部金属層の上方に第一層間絶縁膜を形成する工程と、
前記第一層間絶縁膜の上方に半導体層を形成する工程と、
前記半導体層の上方にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上方にゲート金属層を形成する工程と、
前記ゲート金属層の上方に第二層間絶縁膜を形成する工程と、
前記第二層間絶縁膜の上方にソース・ドレイン金属層を形成する工程とを含み、
前記複数の画素の各々は、前記半導体層、前記ゲート金属層、及び、前記ソース・ドレイン金属層の各々の一部を含む薄膜トランジスタを有し、
前記保護素子は、前記下部金属層、前記半導体層、及び、前記ゲート金属層の各々の他の一部を含む薄膜トランジスタ型ダイオードを有する
表示パネルの製造方法。

【請求項9】

前記下部金属層は、
第一下部電極と、
前記第一下部電極と前記第一層間絶縁膜を介して隣り合う位置に配置される第二下部電極とを有し、
前記ゲート金属層は、第一ゲート電極、第二ゲート電極、及び第三ゲート電極を有し、
前記第二ゲート電極は、前記第一ゲート電極、及び前記第三ゲート電極の各々と、前記第二層間絶縁膜を介して隣り合う位置に配置され、
前記第一下部電極は、前記第一ゲート電極、及び前記第二ゲート電極の各々に接続され、
前記第二下部電極は、前記第三ゲート電極に接続される
請求項８に記載の表示パネルの製造方法。

【請求項10】

前記第一ゲート電極は、前記第一下部電極と対向する位置に配置される第一ゲート領域を有し、
前記第二ゲート電極は、前記第一下部電極と対向する位置に配置される第二ゲート領域を有し、
前記第三ゲート電極は、前記第二下部電極と対向する位置に配置される第三ゲート領域を有する
請求項９に記載の表示パネルの製造方法。

【請求項11】

前記第一ゲート電極は、前記第一ゲート領域において、前記第一下部電極、及び前記半導体層に接続され、
前記第二ゲート電極は、前記第二ゲート領域において、前記第一下部電極、及び前記半導体層に接続され、
前記第三ゲート電極は、前記第三ゲート領域において、前記第二下部電極、及び前記半導体層に接続される
請求項１０に記載の表示パネルの製造方法。

【請求項12】

前記半導体層は、
前記第一ゲート電極の前記第一ゲート領域と前記第一下部電極との間に位置する、高抵抗領域、及び、前記高抵抗領域より抵抗が低い低抵抗領域を有し、
前記低抵抗領域は、前記第一ゲート電極に接続され、
前記高抵抗領域は、前記低抵抗領域に接続され、かつ、前記ゲート絶縁膜の下方に位置する
請求項１１に記載の表示パネルの製造方法。

【請求項13】

前記半導体層は、酸化物半導体を含む
請求項８～１２のいずれか１項に記載の表示パネルの製造方法。

【請求項14】

前記ゲート絶縁膜は、前記ゲート金属層をマスクとしたドライエッチングによってパターニングされる
請求項１３に記載の表示パネルの製造方法。

【請求項15】

前記保護素子は、前記ソース・ドレイン金属層を形成する工程より前に形成される
請求項８～１２のいずれか１項に記載の表示パネルの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、表示パネル、及び表示パネルの製造方法に関する。

【背景技術】

【0002】

表示装置に用いられる表示パネルとして、複数の画素がマトリクス状に配置された有機ＥＬ（Electro Luminescence）表示パネルが知られている。例えばトップエミッション構造を有する有機ＥＬ表示パネルは、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などを有する回路基板と、回路基板上に設けられたＥＬデバイス層とを備える。薄膜トランジスタは、基板上に複数の絶縁膜、及び複数の配線層などが積層されることで形成される。

【0003】

近年の表示装置の大型化に伴って表示パネルの帯電量が大きくなる。このため、表示パネルの製造工程中に発生する絶縁破壊による歩留り低下が、問題となっている。

【0004】

このような絶縁破壊を抑制するために、表示パネルに帯電した電荷を放電するための薄膜トランジスタ型ダイオードなど保護素子を備える表示パネルが知られている（例えば、特許文献１など）。特許文献１に記載された保護素子は、複数の画素に含まれる薄膜トランジスタと同様の構成を有する薄膜トランジスタのドレインとゲートとを接続することで形成されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１０－１８６１８５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、表示装置の大型化に伴い、表示パネルに含まれる配線長が長くなる。これにより、表示パネルの、保護素子が形成されるより前の製造工程における、各配線と絶縁膜との間に溜まる電荷量が大きくなる。このため、例えば、薄膜トランジスタが形成される基板を移動するために、基板の裏面を金属製の昇降ピンなどで押し上げる際に、基板のうち、昇降ピンの上方に位置する領域に電荷が集中し、絶縁破壊が発生し得る。

【0007】

本開示は、上記の問題を解決するためになされたものであり、製造工程中の絶縁破壊を抑制できる表示パネルなどを提供することを目的とする。

【課題を解決するための手段】

【0008】

上記目的を達成するために、本開示の一態様に係る表示パネルは、複数の画素を有する表示部と、保護素子とを備える表示パネルであって、絶縁性の基板と、前記基板の上方に配置される下部金属層と、前記下部金属層の上方に配置される第一層間絶縁膜と、前記第一層間絶縁膜の上方に配置される半導体層と、前記半導体層の上方に配置されるゲート絶縁膜と、前記ゲート絶縁膜の上方に配置されるゲート金属層と、前記ゲート金属層の上方に配置される第二層間絶縁膜と、前記第二層間絶縁膜の上方に配置されるソース・ドレイン金属層とを備え、前記複数の画素の各々は、前記半導体層、前記ゲート金属層、及び、前記ソース・ドレイン金属層の各々の一部を含む薄膜トランジスタを有し、前記保護素子は、前記下部金属層、前記半導体層、及び、前記ゲート金属層の各々の他の一部を含む薄膜トランジスタ型ダイオードを有する。

【0009】

上記目的を達成するために、本開示の一態様に係る表示パネルの製造方法は、複数の画素を有する表示部と、保護素子とを備える表示パネルの製造方法であって、絶縁性の基板を準備する工程と、前記基板の上方に下部金属層を形成する工程と、前記下部金属層の上方に第一層間絶縁膜を形成する工程と、前記第一層間絶縁膜の上方に半導体層を形成する工程と、前記半導体層の上方にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上方にゲート金属層を形成する工程と、前記ゲート金属層の上方に第二層間絶縁膜を形成する工程と、前記第二層間絶縁膜の上方にソース・ドレイン金属層を形成する工程とを含み、前記複数の画素の各々は、前記半導体層、前記ゲート金属層、及び、前記ソース・ドレイン金属層の各々の一部を含む薄膜トランジスタを有し、前記保護素子は、前記下部金属層、前記半導体層、及び、前記ゲート金属層の各々の他の一部を含む薄膜トランジスタ型ダイオードを有する。

【発明の効果】

【0010】

本開示によれば、製造工程中の絶縁破壊を抑制できる表示パネルなどを提供できる。

【図面の簡単な説明】

【0011】

【図1】実施の形態に係る表示パネルの構成を示す模式的な平面図

【図2】実施の形態に係る保護素子の等価回路を示す回路図

【図3】実施の形態に係る表示パネルの画素が有する薄膜トランジスタの詳細構成を示す模式的な断面図

【図4】実施の形態に係る表示パネルの保護素子の詳細構成を示す模式図

【図5】実施の形態に係る薄膜トランジスタの製造方法の第一工程を示す模式的な断面図

【図6】実施の形態に係る保護素子の製造方法の第一工程を示す模式図

【図7】実施の形態に係る薄膜トランジスタの製造方法の第二工程を示す模式的な断面図

【図8】実施の形態に係る保護素子の製造方法の第二工程を示す模式図

【図9】実施の形態に係る薄膜トランジスタの製造方法の第三工程を示す模式的な断面図

【図10】実施の形態に係る保護素子の製造方法の第三工程を示す模式図

【図11】実施の形態に係る薄膜トランジスタの製造方法の第四工程を示す模式的な断面図

【図12】実施の形態に係る保護素子の製造方法の第四工程を示す模式図

【図13】実施の形態に係る保護素子の製造方法の第五工程を示す模式図

【図14】実施の形態に係る薄膜トランジスタの製造方法の第五工程を示す模式的な断面図

【図15】実施の形態に係る保護素子の製造方法の第六工程を示す模式図

【図16】実施の形態に係る薄膜トランジスタの製造方法の第六工程を示す模式的な断面図

【図17】実施の形態に係る保護素子の製造方法の第七工程を示す模式図

【図18】実施の形態に係る薄膜トランジスタの製造方法の第七工程を示す模式的な断面図

【発明を実施するための形態】

【0012】

以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

【0013】

また、各図は模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺などは必ずしも一致していない。なお、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。

【0014】

また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに接する状態で配置される場合にも適用される。

【0015】

（実施の形態）
実施の形態に係る表示パネル及びその製造方法について説明する。

【0016】

［１．表示パネルの構成］
本実施の形態に係る表示パネルの構成について図１を用いて説明する。図１は、本実施の形態に係る表示パネル１０の構成を示す模式的な平面図である。

【0017】

図１に示される表示パネル１０は、複数の画素１２を有する表示部１１と、保護素子１５とを備える。本実施の形態では、表示パネル１０は、周縁領域１３と、引き出し配線１４と、共通電極１６と、信号配線１７と、電源配線１８とをさらに備える。

【0018】

表示部１１は、表示パネル１０において画像が表示される部分である。表示部１１には、複数の画素１２がマトリクス状に配置されている。

【0019】

周縁領域１３は、表示部１１の周縁に位置する領域であり、引き出し配線１４、共通電極１６、保護素子１５などが配置される。

【0020】

複数の画素１２は、表示部１１に画像を表示するために用いられる。複数の画素１２の各々は、一つ以上の薄膜トランジスタを有する。一つ以上の薄膜トランジスタによって画素回路が形成される。薄膜トランジスタの構成については、後述する。

【0021】

信号配線１７は、複数の画素の各々に信号を送信するための配線である。本実施の形態では、複数の信号配線１７が、表示部１１において、複数の画素１２の行方向（つまり、図１の横方向）に延在する。複数の信号配線１７の各々が、各行に配置される画素１２に信号を送信する。なお、図面が煩雑となることを回避するために図示しないが、複数の信号配線１７は、表示部１１において、複数の画素１２の列方向（つまり、図１の縦方向）にも延在してもよい。

【0022】

電源配線１８は、複数の画素１２の各々に電圧を供給するための配線である。本実施の形態では、複数の電源配線１８が、表示部１１において、複数の画素１２の列方向に延在する。複数の電源配線１８の各々が、各列に配置される画素１２に電圧を供給する。なお、図面が煩雑となることを回避するために図示しないが、複数の電源配線１８は、表示部１１において、複数の画素１２の行方向にも延在してもよい。

【0023】

引き出し配線１４は、周縁領域１３に配置され、信号配線１７及び電源配線１８の各々に接続される配線である。複数の引き出し配線１４が、それぞれ、複数の信号配線１７に接続される。複数の引き出し配線１４が、それぞれ、複数の電源配線１８に接続される。

【0024】

共通電極１６は、周縁領域１３に配置され、静電気を放電するための電極である。本実施の形態では、共通電極１６は、表示部１１を囲む矩形環状の形状を有する。

【0025】

保護素子１５は、表示パネル１０における絶縁破壊を抑制するための素子である。保護素子１５は、周縁領域１３に配置され、共通電極１６と、信号配線１７又は電源配線１８との間に接続される。本実施の形態では、保護素子１５は、引き出し配線１４を介して信号配線１７又は電源配線１８に接続される。保護素子１５の機能構成について、図２を用いて説明する。図２は、本実施の形態に係る保護素子１５の等価回路を示す回路図である。図２に示されるように、保護素子１５は、１つ以上のダイオードを有する。本実施の形態では、保護素子１５は、薄膜トランジスタ型ダイオードを有する。つまり、保護素子１５は、薄膜トランジスタのゲートとドレインとを接続することで形成されたダイオードである。また、本実施の形態では、保護素子１５は、直列接続された複数の双方向ダイオードを有する。これにより、共通電極１６に対して、信号配線１７又は電源配線１８が高電位になった場合にも、低電位になった場合にも、保護素子１５によって、静電気を放電することができる。

【0026】

続いて、画素１２が有する薄膜トランジスタ、及び、保護素子１５の詳細構成について、図３及び図４を用いて説明する。図３は、本実施の形態に係る表示パネル１０の画素１２が有する薄膜トランジスタ１９の詳細構成を示す模式的な断面図である。図４は、本実施の形態に係る表示パネル１０の保護素子１５の詳細構成を示す模式図である。図４には、保護素子１５の平面図（ａ）、及び断面図（ｂ）が示されている。図４の断面図（ｂ）には、図４の平面図（ａ）のＩＶ－ＩＶ線における断面が示されている。図４の平面図（ａ）には、下部金属層３０、半導体層５０、及びゲート金属層７０の輪郭が示されている。

【0027】

図３及び図４に示されるように、表示パネル１０は、基板２０と、下部金属層３０と、第一層間絶縁膜４０と、半導体層５０と、ゲート絶縁膜６０と、ゲート金属層７０と、第二層間絶縁膜８０と、ソース・ドレイン金属層９０とを備える。

【0028】

基板２０は、表示パネル１０の回路基板の基台となる絶縁性の板状部材である。例えば、基板２０は、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料で構成されるガラス基板である。また、基板２０は、リジッド基板ではなく、フレキシブルガラス基板又はフレキシブル樹脂基板等のシート状、又はフィルム状の可撓性を有するフレキシブル基板であってもよい。フレキシブル樹脂基板としては、例えば、ポリイミドやポリエチレンテレフタレート、ポリエチレンナフタレート等のフィルム材料の単層又は積層で構成された基板を用いることができる。なお、基板２０の表面に絶縁性材料からなるアンダーコート層を形成してもよい。例えば、アンダーコート膜は、基板２０に近い位置から順にＳｉＮ_ｘ膜、及びＳｉＯ_２膜が積層された積層膜であってもよい。これにより、基板２０の上方に、基板２０が含有する物質（例えばナトリウムイオン）が移動することを防ぐことができる。

【0029】

下部金属層３０は、基板２０の上方に配置される導電層である。下部金属層３０として、任意の金属膜を用いることができる。本実施の形態では、下部金属層３０として、Ｔｉ膜、Ｃｕ膜、及びＣｕＭｎ膜からなる積層膜を用いる。下部金属層３０として、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）等の金属、又は、これらの中から選ばれる金属の積層膜、又はこれらの中から選ばれる金属の合金を用いてもよい。下部金属層３０は、図３に示されるように下部電極３５を有する。また、下部金属層３０は、図４に示されるように、第一下部電極３１と、第二下部電極３２とを有する。第二下部電極３２は、第一層間絶縁膜４０を介して第一下部電極３１と隣り合う位置に配置される。

【0030】

第一層間絶縁膜４０は、下部金属層３０の上方に配置される絶縁膜である。第一層間絶縁膜４０は、下部金属層３０を覆う。本実施の形態では、第一層間絶縁膜４０として、ＳｉＮ_ｘ膜、ＳｉＯ_２膜からなる積層膜を用いる。第一層間絶縁膜４０として、例えば、ＳｉＮ_ｘ膜、ＳｉＯ_２膜、ＳｉＯＮ膜、又はこれらの中から選ばれる絶縁膜の積層膜を用いることができる。

【0031】

半導体層５０は、第一層間絶縁膜４０の上方に配置される半導体層である。本実施の形態では、半導体層５０は、酸化物半導体を含む。半導体層５０は、例えば、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ、Ｔｉ、及びＮｂのうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体から構成されている。半導体層５０として、例えば、ＩＴＺＯ（酸化インジウムスズ亜鉛）、ＩＧＺＯ（ＩｎＧａＺｎＯ）、ＺｎＯ、ＩＺＯ（酸化インジウム亜鉛）、ＩＧＯ（酸化インジウムガリウム）、ＩＴＯ（酸化インジウムスズ）、ＩｎＯなどを用いることができる。

【0032】

半導体層５０は、図３に示されるように高抵抗領域５５ａと、低抵抗領域５５ｂとを有する。また、半導体層５０は、図４に示されるように、高抵抗領域５１ａ、５２ａ、及び５３ａと、低抵抗領域５１ｂ、５２ｂ、及び５３ｂとを有する。各低抵抗領域は、例えば、半導体層５０上に配置されるゲート絶縁膜６０をドライエッチングによって除去する際に、プラズマダメージにより形成された領域であり、実質的に導体として機能する。

【0033】

ゲート絶縁膜６０は、半導体層５０の上方に配置される絶縁膜である。ゲート絶縁膜６０として、例えば、ＳｉＯ_２膜を用いることができる。本実施の形態では、ゲート絶縁膜６０は、ゲート金属層７０と同一の形状にパターニングされている。言い換えると、ゲート絶縁膜６０の平面視における輪郭が、ゲート金属層７０の平面視における輪郭と同一となる。なお、ここで、同一の形状、又は、同一の輪郭との記載が意味する状態は、形状、又は輪郭が完全に一致する状態だけに限定されず、実質的に一致する状態も含む。同一の形状、又は、同一の輪郭との記載が意味する状態は、例えば、ゲート絶縁膜６０の輪郭と、ゲート金属層７０の輪郭のずれの大きさが、ゲート金属層７０の寸法の２０％以下である状態も含む。

【0034】

ゲート金属層７０は、ゲート絶縁膜６０の上方に配置される導電層である。ゲート金属層７０として、例えば、任意の金属膜を用いることができる。ゲート金属層７０として、下部金属層３０と同じ構成の金属膜を用いてもよい。本実施の形態では、ゲート金属層７０として、Ｔｉ膜、Ｃｕ膜、及びＣｕＭｎ膜からなる積層膜を用いる。ゲート金属層７０として、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）等の金属、又は、これらの中から選ばれる金属の積層膜、又はこれらの中から選ばれる金属の合金を用いてもよい。ゲート金属層７０は、図３に示されるように、ゲート電極７５を有する。また、ゲート金属層７０は、図４に示されるように、第一ゲート電極７１、第二ゲート電極７２、及び第三ゲート電極７３を有する。第二ゲート電極７２は、第一ゲート電極７１、及び第三ゲート電極７３の各々と、第二層間絶縁膜８０を介して隣り合う位置に配置される。

【0035】

第一ゲート電極７１は、第一下部電極３１と対向する位置に配置される第一ゲート領域７１ａを有する。第二ゲート電極７２は、第一下部電極３１と対向する位置に配置される第二ゲート領域７２ａを有する。第三ゲート電極７３は、第二下部電極３２と対向する位置に配置される第三ゲート領域７３ａを有する。

【0036】

下部金属層３０の第一下部電極３１は、第一ゲート電極７１、及び第二ゲート電極７２の各々にコンタクトホール６０ｈを介して接続される。下部金属層３０の第二下部電極３２は、第三ゲート電極７３にコンタクトホール６０ｈを介して接続される。

【0037】

第一ゲート電極７１は、第一ゲート領域７１ａにおいて、第一下部電極３１、及び半導体層５０に接続される。第二ゲート電極７２は、第二ゲート領域７２ａにおいて、第一下部電極３１、及び半導体層５０に接続される。第三ゲート電極７３は、第三ゲート領域７３ａにおいて、第二下部電極３２、及び半導体層５０に接続される。

【0038】

第二層間絶縁膜８０は、ゲート金属層７０の上方に配置される絶縁膜である。本実施の形態では、第二層間絶縁膜８０として、ＳｉＯ_２膜を用いる。第二層間絶縁膜８０として、例えば、ＳｉＮ_ｘ膜、ＳｉＯＮ膜、Ａｌ_２Ｏ_３膜などの無機絶縁膜、感光性を有するポリイミド、アクリル樹脂などの有機絶縁膜、又は、これらの積層膜を用いてもよい。

【0039】

ソース・ドレイン金属層９０は、第二層間絶縁膜８０の上方に配置される導電層である。ソース・ドレイン金属層９０として、例えば、任意の金属膜を用いることができる。ソース・ドレイン金属層９０として、ゲート金属層７０と同じ構成の金属膜を用いてもよい。本実施の形態では、ソース・ドレイン金属層９０として、Ｔｉ膜、Ｃｕ膜、及びＣｕＭｎ膜からなる積層膜を用いる。ソース・ドレイン金属層９０として、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）等の金属、又は、これらの中から選ばれる金属の積層膜、又はこれらの中から選ばれる金属の合金を用いてもよい。ソース・ドレイン金属層９０は、図３に示されるように、ソース・ドレイン電極９５ａ、及び９５ｂを有する。ソース・ドレイン電極９５ａ、及び９５ｂは、コンタクトホールを介して半導体層５０の低抵抗領域５５ｂに接続される。

【0040】

図３に示されるように、薄膜トランジスタ１９は、半導体層５０、ゲート金属層７０、及び、ソース・ドレイン金属層９０の各々の一部を含む。より詳しくは、薄膜トランジスタ１９は、半導体層５０の高抵抗領域５５ａ、及び低抵抗領域５５ｂと、ゲート金属層７０のゲート電極７５と、ソース・ドレイン金属層９０のソース・ドレイン電極９５ａ、及び９５ｂとを含む。薄膜トランジスタ１９は、シールド電極として下部電極３５をさらに有してもよい。

【0041】

図４に示されるように、保護素子１５は、下部金属層３０、半導体層５０、及び、ゲート金属層７０の各々の他の一部を含む。より詳しくは、保護素子１５は、下部金属層３０の第一下部電極３１、及び第二下部電極３２と、半導体層５０の高抵抗領域５１ａ、５２ａ、及び５３ａ、並びに、低抵抗領域５１ｂ、５２ｂ、及び５３ｂと、ゲート金属層７０の第一ゲート電極７１、第二ゲート電極７２、及び第三ゲート電極７３とを含む。このように、保護素子１５は、ソース・ドレイン金属層９０を含まない。

【0042】

図４の断面図（ｂ）に示される保護素子１５は、ゲートが第二ゲート電極７２であり、ドレインが第一ゲート電極７１であり、ソースが第三ゲート電極７３である薄膜トランジスタとして機能する。ゲートである第二ゲート電極７２は、第一下部電極３１によって、ドレインである第一ゲート電極７１に接続されている。これにより、保護素子１５が薄膜トランジスタ型ダイオードとして機能する。

【0043】

なお、保護素子１５は、半導体層５０の高抵抗領域５１ａ、及び５２ａが低抵抗化されることで、トランジスタとして機能する。高抵抗領域５１ａ、及び５２ａの低抵抗化については、後述する。

【0044】

［２．表示パネルの製造方法］
本実施の形態に係る表示パネル１０の製造方法について説明する。ここでは、表示パネル１０の薄膜トランジスタ１９、及び保護素子１５の製造方法について図３～図１８を用いて説明する。図５、図７、図９、図１１、図１４、図１６、及び図１８は、本実施の形態に係る薄膜トランジスタ１９の製造方法の各工程を示す模式的な断面図である。図６、図８、図１０、図１２、図１３、図１５、及び図１７は、本実施の形態に係る保護素子１５の製造方法の各工程を示す模式図である。図６、図８、図１０、図１２、図１３、図１５、及び図１７の各々には、保護素子１５の平面図（ａ）、及び断面図（ｂ）が示されている。図６、図８、図１０、図１２、図１３、図１５、及び図１７の断面図（ｂ）には、それぞれ、図６の平面図（ａ）のＶＩ－ＶＩ線、図８の平面図（ａ）のＶＩＩＩ－ＶＩＩＩ線、図１０の平面図（ａ）のＸ－Ｘ線、図１２の平面図（ａ）のＸＩＩ－ＸＩＩ線、図１３の平面図（ａ）のＸＩＩＩ－ＸＩＩＩ線、図１５の平面図（ａ）のＸＶ－ＸＶ線、及び図１７の平面図（ａ）のＸＶＩＩ－ＸＶＩＩ線における断面が示されている。

【0045】

まず、図５、及び図６に示されるように、絶縁性の基板２０を準備する。続いて、基板２０の上方に下部金属層３０を形成する。本実施の形態では、スパッタ法を用いて、膜厚３０ｎｍのＴｉ膜、膜厚８００ｎｍのＣｕ膜、及び膜厚５０ｎｍのＣｕＭｎ膜を、この順で基板２０上に成膜する。下部金属層３０は、フォトリソグラフィ法、ウェットエッチング、及び、ドライエッチングにより所定形状に加工することができる。具体的には、まず、下部金属層３０上にレジストを形成して、所定形状の領域にレジストを残すように当該レジストを加工する。そして、レジストが形成されていない領域における下部金属層３０を構成するＣｕ膜、及びＣｕＭｎ膜をウェットエッチングによって除去する。なお、ウェットエッチング液としては、例えば過酸化水素（Ｈ_２Ｏ_２）を含む強酸を用いてよい。続けて、レジストが形成されていない領域の下部金属層３０を構成するＴｉ膜をドライエッチングによって除去する。なお、ドライエッチングには、Ｃｌ系のガスを用いてよい。これにより、下部金属層３０を所定形状に加工し、下部電極３５、第一下部電極３１、及び第二下部電極３２を形成する。なお、下部金属層３０は、保護素子１５と、共通電極１６又は引き出し配線１４とを接続するための配線として用いられてもよい。

【0046】

続いて、図７、及び図８に示されるように、下部金属層３０の上方に第一層間絶縁膜４０を形成する。本実施の形態では、基板２０上、及び下部金属層３０上に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、膜厚１００ｎｍのＳｉＮ_ｘ膜、及び膜厚２００ｎｍのＳｉＯ_２膜をこの順に成膜する。具体的には、ＳｉＮ_ｘ膜を、例えば、シランガス（ＳｉＨ_４）、アンモニアガス（ＮＨ_３）及び窒素ガス（Ｎ_２）を導入ガスに用いて、プラズマＣＶＤ法によって成膜する。続けて、ＳｉＯ_２膜を、シランガス（ＳｉＨ_４）及び亜酸化窒素ガス（Ｎ_２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によって成膜する。

【0047】

続いて、図９、及び図１０に示されるように、第一層間絶縁膜４０の上方に半導体層５０を形成する。本実施の形態では、Ｉｎ、Ｇａ、及びＺｎを含む膜厚３０ｎｍの酸化物半導体膜をスパッタ法により成膜する。具体的には、スパッタリングターゲットとして、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）を用いて、真空チャンバー内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして酸素（Ｏ_２）を含むガスを流入し、所定のパワー密度の電圧をターゲット材に印加しスパッタリングすることで酸化物半導体膜を成膜する。続いて、酸化物半導体膜を、フォトリソグラフィ法、及びウェットエッチングにより、所定の形状にパターニングする。この時、酸化物半導体膜のキャリア濃度調整などの目的で、適宜酸素を含む雰囲気などでアニール処理を行ってもよい。

【0048】

続いて、図１１及び図１２に示されるように、半導体層５０の上方にゲート絶縁膜６０を形成する。本実施の形態では、第一層間絶縁膜４０上、及び半導体層５０上に、ＣＶＤ法により、膜厚２００ｎｍのＳｉＯ_２膜を成膜する。

【0049】

続いて、図１３に示されるように、保護素子１５を形成する領域において、下部金属層３０、及び半導体層５０に、ゲート金属層７０を接続するためのコンタクトホール６０ｈを形成する。本実施の形態では、フォトリソグラフィ法、及び、ＣＦ系のガスを用いたドライエッチングにより、ゲート絶縁膜６０、半導体層５０、及び第一層間絶縁膜４０を貫通するコンタクトホール６０ｈを形成する。ここで、コンタクトホール６０ｈの一部は、ゲート絶縁膜６０だけが除去された領域を有する。つまり、コンタクトホール６０ｈのうち、一部は、ゲート絶縁膜６０の上面から半導体層５０の上面までの範囲だけに形成されている。これにより、半導体層５０の一部の上面が露出する。このように、ゲート絶縁膜６０をＣＦ系のガスを用いてドライエッチングする際に、半導体層５０の一部が露出するため、半導体層５０の露出した領域がプラズマダメージより低抵抗化される。これにより、図１３に示されるように、半導体層５０に、低抵抗領域５１ｂ、及び５３ｂが形成される。

【0050】

続いて、図１４、及び図１５に示されるように、ゲート絶縁膜６０の上方にゲート金属層７０を形成する。本実施の形態では、ゲート絶縁膜６０上、及びコンタクトホール６０ｈの内部に、スパッタ法により、金属膜として、膜厚３０ｎｍのＴｉ膜、膜厚４００ｎｍのＣｕ膜、及び膜厚５０ｎｍのＣｕＭｎ膜をこの順に成膜する。続いて、フォトリソグラフィ法、ゲート金属層７０を構成するＣｕ膜とＣｕＭｎ膜のウェットエッチング、及び、ゲート金属層７０を構成するＴｉ膜のドライエッチングにより、ゲート金属層７０を所定の形状にパターニングする。これにより、図１４に示されるゲート電極７５、及び、図１５に示される第一ゲート電極７１、第二ゲート電極７２、及び第三ゲート電極７３を形成する。ここで、第一ゲート電極７１は、半導体層５０の低抵抗領域５１ｂに接続され、第三ゲート電極７３は、半導体層５０の低抵抗領域５３ｂに接続される。

【0051】

続いて、図１６及び図１７に示されるように、ゲート絶縁膜６０をパターニングする。本実施の形態では、ゲート金属層７０をマスクとしてゲート絶縁膜６０をドライエッチングによってパターニングする。ドライエッチングにおいては、例えば、ＣＦ系ガスを用いることができる。これにより、ゲート絶縁膜６０は、ゲート金属層７０と同一の形状にパターニングされる。

【0052】

また、ゲート絶縁膜６０をドライエッチングによって除去し、半導体層５０を露出させることで、露出した領域の半導体層５０を、ドライエッチングのプラズマダメージにより低抵抗化することができる。これにより、図１６に示される低抵抗領域５５ｂ、及び、図１７に示される低抵抗領域５２ｂが形成される。なお、半導体層５０のうちプラズマダメージを受けない領域（図１６に示される高抵抗領域５５ａ、並びに、図１７に示される高抵抗領域５１ａ、５２ａ、及び５３ａ）は、低抵抗化されない。

【0053】

続いて、図１８、及び図４に示されるように、ゲート金属層７０の上方に第二層間絶縁膜８０を形成する。本実施の形態では、ゲート金属層７０上、半導体層５０上、及び第一層間絶縁膜４０上に、ＣＶＤ法により膜厚５００ｎｍのＳｉＯ_２膜を成膜する。これにより、図４に示されるような保護素子１５を、ソース・ドレイン金属層９０を形成する工程より前に形成することができる。

【0054】

続いて、図３に示されるように、第二層間絶縁膜８０の上方にソース・ドレイン金属層９０を形成する。本実施の形態では、第二層間絶縁膜８０に半導体層５０の低抵抗領域５５ｂまで到達するコンタクトホールを形成した後、第二層間絶縁膜８０上、及びコンタクトホールの内部に、スパッタ法により、金属膜として、膜厚３０ｎｍのＴｉ膜、膜厚８００ｎｍのＣｕ膜、及び、膜厚５０ｎｍのＣｕＭｎ膜をこの順に成膜する。続いて、フォトリソグラフィ法、ソース・ドレイン金属層９０を構成するＣｕ膜とＣｕＭｎ膜のウェットエッチング、及び、ソース・ドレイン金属層９０を構成するＴｉ膜のドライエッチングにより、ソース・ドレイン金属層９０を所定の形状にパターニングする。これにより、図３に示されるソース・ドレイン電極９５ａ、及び９５ｂを有するソース・ドレイン金属層９０を形成する。なお、ソース・ドレイン金属層９０は、保護素子１５と、共通電極１６又は引き出し配線１４とを接続するための配線として用いられてもよい。

【0055】

以上のように、薄膜トランジスタ１９、及び保護素子１５を備える表示パネル１０を製造することができる。

【0056】

［３．効果］
本実施の形態に係る表示パネル１０及びその製造方法の効果について説明する。

【0057】

上述したように、本実施の形態に係る表示パネル１０は、保護素子１５を備える。図４などに示されるように、保護素子１５に含まれる半導体層５０は、第一ゲート電極７１の第一ゲート領域７１ａと第一下部電極３１との間に位置する、高抵抗領域５１ａ、及び、高抵抗領域５１ａより抵抗が低い低抵抗領域５１ｂを有する。低抵抗領域５１ｂは、第一ゲート電極７１に接続され、高抵抗領域５１ａは、低抵抗領域５１ｂに接続され、かつ、ゲート絶縁膜６０の下方に位置する。

【0058】

また、保護素子１５に含まれる半導体層５０は、第三ゲート電極７３の第三ゲート領域７３ａと第二下部電極３２との間に位置する、高抵抗領域５３ａ、及び、高抵抗領域５３ａより抵抗が低い低抵抗領域５３ｂを有する。低抵抗領域５３ｂは、第三ゲート電極７３に接続され、高抵抗領域５３ａは、低抵抗領域５３ｂに接続され、かつ、ゲート絶縁膜６０の下方に位置する。

【0059】

このように、第一ゲート電極７１に接続される低抵抗領域５１ｂと、低抵抗領域５２ｂ（図４参照）との間に、高抵抗領域５１ａが配置される。また、第三ゲート電極７３に接続される低抵抗領域５３ｂと、低抵抗領域５２ｂとの間に、高抵抗領域５３ａが配置される。このため、このままでは、保護素子１５は、トランジスタとして機能しない。しかしながら、本実施の形態に係る保護素子１５においては、例えば、第二下部電極３２に高電圧が印加された場合に、第二下部電極３２によって生成される電界によって、半導体層５０の高抵抗領域５３ａにおいて反転層が形成される。したがって、高抵抗領域５３ａが低抵抗化される。半導体層５０の高抵抗領域５１ａにおいても同様に反転層が形成される。これにより、保護素子１５が、第一ゲート電極７１がドレインであり、第二ゲート電極７２がゲートであり、第三ゲート電極７３がソースである薄膜トランジスタとして機能し得る。また、第一ゲート電極７１と第二ゲート電極７２とが第一下部電極３１によって接続されているため、保護素子１５は、薄膜トランジスタ型ダイオードとして機能する。これにより、表示パネル１０に帯電した電荷を、保護素子１５を介して、共通電極１６に放電することができる。よって、表示パネル１０の製造工程中の絶縁破壊を抑制できる。

【0060】

また、上述したように、本実施の形態に係る表示パネル１０の製造方法においては、保護素子１５は、ソース・ドレイン金属層９０を形成する工程より前に形成される。したがって、ソース・ドレイン金属層９０を形成する工程より前であっても、保護素子１５によって、製造途中の表示パネル１０における絶縁破壊を抑制できる。

【0061】

例えば、ゲート金属層７０、及びゲート絶縁膜６０のドライエッチングによる加工の際に、電気的に浮いている（フローティング状態である）ゲート金属層７０に電荷が溜まり得る。また、第二層間絶縁膜８０の成膜中にも、第二層間絶縁膜８０の表面、及びゲート金属層７０に電荷が溜まり得る。これらの状況において、本実施の形態に係る保護素子１５は、すでに完成されているため、ゲート金属層７０から共通電極１６へ電荷を放電することができる。このように、本実施の形態に係る保護素子１５によれば、ソース・ドレイン金属層９０を形成する工程より前であっても、絶縁破壊を抑制できる。

【0062】

さらに、本実施の形態では、保護素子１５において、下部金属層３０を用いることで、ソース・ドレイン金属層９０を用いることなく、薄膜トランジスタ型ダイオードを形成している。つまり、表示パネルにおいて、シールド電極として使用されている金属層を、保護素子１５の電極として兼用している。したがって、特に、保護素子１５専用の金属層を追加することなく、保護素子１５を形成できる。

【0063】

（その他の実施の形態）
以上、本開示に係る表示パネル１０などについて、実施の形態に基づいて説明したが、本開示に係る表示パネル１０などは、上記実施の形態に限定されるものではない。実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例も本開示に含まれる。

【産業上の利用可能性】

【0064】

本開示は、特に大型の表示パネルを備える表示装置などに有用である。

【符号の説明】

【0065】

１０ 表示パネル
１１ 表示部
１２ 画素
１３ 周縁領域
１４ 引き出し配線
１５ 保護素子
１６ 共通電極
１７ 信号配線
１８ 電源配線
１９ 薄膜トランジスタ
２０ 基板
３０ 下部金属層
３１ 第一下部電極
３２ 第二下部電極
３５ 下部電極
４０ 第一層間絶縁膜
５０ 半導体層
５１ａ、５２ａ、５３ａ、５５ａ 高抵抗領域
５１ｂ、５２ｂ、５３ｂ、５５ｂ 低抵抗領域
６０ ゲート絶縁膜
６０ｈ コンタクトホール
７０ ゲート金属層
７１ 第一ゲート電極
７１ａ 第一ゲート領域
７２ 第二ゲート電極
７２ａ 第二ゲート領域
７３ 第三ゲート電極
７３ａ 第三ゲート領域
７５ ゲート電極
８０ 第二層間絶縁膜
９０ ソース・ドレイン金属層
９５ａ、９５ｂ ソース・ドレイン電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】