特開 2023-178662 半導体装置、および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023178662

(43)【公開日】2023-12-18

(54)【発明の名称】半導体装置、および半導体装置の製造方法

(51)【国際特許分類】

   H01L 27/088 20060101AFI20231211BHJP

   H01L 21/8234 20060101ALI20231211BHJP

   H01L 29/06 20060101ALI20231211BHJP

   H01L 21/76 20060101ALI20231211BHJP

【ＦＩ】

H01L27/088 331A

H01L27/06 102A

H01L27/088 A

H01L27/088 331B

H01L29/06 301F

H01L29/06 301D

H01L21/76 M

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022091467

(22)【出願日】2022-06-06

(71)【出願人】

【識別番号】000002037

【氏名又は名称】新電元工業株式会社

(74)【代理人】

【識別番号】110001427

【氏名又は名称】弁理士法人前田特許事務所

(72)【発明者】

【氏名】神田 良

(72)【発明者】

【氏名】土田 健祐

(72)【発明者】

【氏名】川村 明広

【テーマコード（参考）】

5F032

5F048

【Ｆターム（参考）】

5F032AA12

5F032AB02

5F032BA05

5F032BA08

5F032BB01

5F032CA17

5F032CA24

5F032DA42

5F048AA04

5F048AA05

5F048AB10

5F048AC01

5F048AC06

5F048AC10

5F048BA01

5F048BC03

5F048BC07

5F048BG15

5F048BH02

5F048BH05

(57)【要約】

【課題】絶縁層により分離された領域を容易に形成できるようにする。
【解決手段】
Ｐ型基板２２１（基板）に平行な面内において分離拡散層２１３（絶縁層）によりレベルシフトＭＯＳ１１２ａ（高耐圧トランジスタ）が形成された領域と他の領域とが分離された半導体装置１１０は、上記絶縁層が、上記基板と同じ導電型を有し、上記基板に達する深さで形成されるとともに、上記絶縁層に沿って離散したドットパターンの領域を中心に不純物が拡散した形状を有している。
【選択図】図４

【特許請求の範囲】

【請求項1】

基板に平行な面内において絶縁層により高耐圧トランジスタが形成された領域と他の領域とが分離された半導体装置であって、
上記絶縁層は、上記基板と同じ導電型を有し、上記基板に達する深さで形成されるとともに、上記絶縁層に沿って離散したドットパターンの領域を中心に不純物が拡散した形状を有していることを特徴とする半導体装置。

【請求項2】

請求項１の半導体装置であって、
上記高耐圧トランジスタは、バックゲートの拡散層を含むＭＯＳトランジスタであるとともに、上記絶縁層と上記バックゲートの拡散層とが異なる不純物濃度を有していることを特徴とする半導体装置。

【請求項3】

請求項２の半導体装置であって、
上記ＭＯＳトランジスタによってレベルシフト回路が構成されていることを特徴とする半導体装置。

【請求項4】

請求項３の半導体装置であって、
さらに、上記他の領域に形成されたハイサイドトランジスタの駆動回路を有し、上記ＭＯＳトランジスタは、上記駆動回路を制御するように構成されていることを特徴とする半導体装置。

【請求項5】

基板に平行な面内において絶縁層により高耐圧トランジスタが形成された領域と他の領域とが分離された半導体装置の製造方法であって、
上記基板上に、上記基板と異なる導電型を有する領域を形成する工程と、
上記基板と異なる導電型を有する領域中に、上記基板に達する深さで上記基板と同じ導電型の上記絶縁層を形成する工程とを有し、
上記絶縁層は、上記絶縁層に沿って離散したドットパターンの領域を中心に不純物を拡散させることにより形成されることを特徴とする半導体装置の製造方法。

【請求項6】

請求項５の半導体装置の製造方法であって、
上記高耐圧トランジスタは、バックゲートの拡散層を含むＭＯＳトランジスタであり、上記ＭＯＳトランジスタによってレベルシフト回路が構成されていることを特徴とする半導体装置の製造方法。

【請求項7】

請求項６の半導体装置の製造方法であって、
上記絶縁層は、上記ＭＯＳトランジスタのバックゲートの拡散層と同じ工程で形成されることを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、および半導体装置の製造方法に関する。

【背景技術】

【0002】

例えばレベルシフト機能を有する半導体装置では、絶縁層により分離された領域を形成して、レベルシフトＭＯＳトランジスタやハイサイド駆動回路のドレインを分離する技術が知られている（例えば、特許文献１参照。）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平９－２８３７１６－号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ここで、上記絶縁層は、不純物濃度が高すぎると、十分な分離が困難になりがちである一方、不純物濃度が低すぎると、分離耐圧が低くなりがちである。ところが、適切な不純物濃度の絶縁層を形成するために、そのような絶縁層を専用の工程によって形成するとすると、製造工程の複雑化や製造コストの増大を招くことになる。

【0005】

そこで本発明は、上記した問題を解決するためになされたものであり、絶縁層により分離された領域を容易に形成できるようにすることを目的とする。

【課題を解決するための手段】

【0006】

上記の目的を達成するために、
第１の発明は、
基板に平行な面内において絶縁層により高耐圧トランジスタが形成された領域と他の領域とが分離された半導体装置であって、
上記絶縁層は、上記基板と同じ導電型を有し、上記基板に達する深さで形成されるとともに、上記絶縁層に沿って離散したドットパターンの領域を中心に不純物が拡散した形状を有していることを特徴とする。

【0007】

第２の発明は、
第１の発明の半導体装置であって、
上記高耐圧トランジスタは、バックゲートの拡散層を含むＭＯＳトランジスタであるとともに、上記絶縁層と上記バックゲートの拡散層とが異なる不純物濃度を有していることを特徴とする。

【0008】

第３の発明は、
第２の発明の半導体装置であって、
上記ＭＯＳトランジスタによってレベルシフト回路が構成されていることを特徴とする。

【0009】

第４の発明は、
第３の発明の半導体装置であって、
さらに、上記他の領域に形成されたハイサイドトランジスタの駆動回路を有し、上記ＭＯＳトランジスタは、上記駆動回路を制御するように構成されていることを特徴とする。

【0010】

第５の発明は、
基板に平行な面内において絶縁層により高耐圧トランジスタが形成された領域と他の領域とが分離された半導体装置の製造方法であって、
上記基板上に、上記基板と異なる導電型を有する領域を形成する工程と、
上記基板と異なる導電型を有する領域中に、上記基板に達する深さで上記基板と同じ導電型の上記絶縁層を形成する工程とを有し、
上記絶縁層は、上記絶縁層に沿って離散したドットパターンの領域を中心に不純物を拡散させることにより形成されることを特徴とする。

【0011】

第６の発明は、
第５の発明の半導体装置の製造方法であって、
上記高耐圧トランジスタは、バックゲートの拡散層を含むＭＯＳトランジスタであり、上記ＭＯＳトランジスタによってレベルシフト回路が構成されていることを特徴とする。

【0012】

第７の発明は、
第６の発明の半導体装置の製造方法であって、
上記絶縁層は、上記ＭＯＳトランジスタのバックゲートの拡散層と同じ工程で形成されることを特徴とする。

【発明の効果】

【0013】

本発明の半導体装置によれば、絶縁層により分離された領域を容易に形成できる。

【図面の簡単な説明】

【0014】

【図1】インバータ回路１００の例を示す回路図である。

【図2】半導体装置１１０の要部の構成を模式的に示す平面図である。

【図3】半導体装置１１０の要部の構成を模式的に示す図２のＩＩＩ－ＩＩＩ線断面図である。

【図4】分離拡散層２１３の構成を模式的に示す拡大平面図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施形態として、直流を交流に変換するインバータ回路に用いられる半導体装置（ＩＣ）の例を図面に基づいて詳細に説明する。

【0016】

（インバータ回路１００の回路構成について）
まず、インバータ回路１００の構成について、図１を参照して説明する。

【0017】

インバータ回路１００には、直流電源に直列接続されたハイサイドスイッチング素子１２１、およびローサイドスイッチング素子１２２と、これらのスイッチング素子１２１・１２２を駆動する半導体装置１１０とが設けられている。

【0018】

半導体装置１１０は、入力回路１１１と、レベルシフト回路１１２と、ハイサイド駆動回路１１３と、ローサイド駆動回路１１４とを有している。

【0019】

入力回路１１１は、外部から端子ＩＮに入力される制御信号に応じて、スイッチング素子１２１・１２２のオン／オフタイミングを制御する信号を出力するようになっている。

【0020】

レベルシフト回路１１２は、直列に接続されたレベルシフトＭＯＳ１１２ａと、抵抗１１２ｂとを有し、ハイサイド駆動回路１１３の出力端子ＨＯから出力される駆動信号の電位がオフセット電源端子ＶＳを基準とした電位になるようにレベルシフトするようになっている。

【0021】

ハイサイド駆動回路１１３、およびローサイド駆動回路１１４は、それぞれ、レベルシフト回路１１２、または入力回路１１１から出力される制御信号に応じて、出力端子ＨＯ・ＬＯから、スイッチング素子１２１・１２２を交互にオン／オフする駆動信号を出力するようになっている。

【0022】

（半導体装置１１０の構造について）
半導体装置１１０は、要部の平面図を図２に示すように、半導体基板上に、例えば
高耐圧リサーフ構造で形成された領域で囲まれた高耐圧分離部２１１が設けられて成っている。高耐圧分離部２１１の内側の領域には、ハイサイド回路エリア２１２が形成されている。また、高耐圧分離部２１１の外側の領域には、図示しないローサイド回路エリアが形成されている。

【0023】

高耐圧分離部２１１の一部には、Ｐ型基板２２１と同じ導電型を有し、Ｐ型基板２２１に達する深さで形成された分離拡散層２１３で絶縁されてドレインが分離されたレベルシフトＭＯＳ１１２ａが形成されている。より詳しくは、図３に模式的に示すように、レベルシフトＭＯＳ１１２ａは、Ｐ型基板２２１（Ｐ－）上にバックゲート拡散層２２２、Ｎ型のソース拡散層２２３、およびＮ型のドレイン拡散層２２４（Ｎ－）が形成されるとともに、上記ドレイン拡散層２２４の端部が分離拡散層２１３により分離されて設けられている。ソース拡散層２２３には、ソースコンタクト２２６が接続され、ソース・バックゲートメタル電極２４２が形成されている。上記ソース・バックゲートメタル電極２４２は、また、バックゲートコンタクト拡散層２３３を介してバックゲート拡散層２２２に接続されている。また、ドレイン拡散層２２４には、ドレインコンタクト拡散層２２５（Ｎ＋）を介して、ドレインコンタクト２２７が接続され、ドレインメタル電極２４３が形成されている。

【0024】

ソース拡散層２２３からドレイン拡散層２２４に亘る領域には、ゲート酸化膜２２９を介して、ポリシリコンから成るゲート電極２３０が形成されている。上記ゲート電極２３０は、ゲートコンタクト２３１を介して、ゲートメタルフィールドプレート電極２４１に接続されるとともに、ドレイン拡散層２２４上に形成されたシリコン酸化膜から成る絶縁層２２８上に延び、フィールドプレートとしても作用するようになっている。絶縁層２２８上には、また、ポリシリコンから成るドレインポリシリコンフィールドプレート２３２が形成されている。

【0025】

なお、図３においては、本質的でない層間絶縁膜などは、簡素化のため省略して描かれている。

【0026】

上記分離拡散層２１３は、図２に符号Ａで示す部分の拡大図を図４に示すように、分離拡散層２１３に沿って離散したドットパターン２５１の領域を中心に不純物が拡散した形状を有している。すなわち、上記ドットパターン２５１に対応するマスクパターンを用いて不純物をドープし、拡散させることにより、分離拡散層２１３が形成されている。この場合、例えば連続したストライプ形状などの領域に対して拡散させるのに比べて、ドットのサイズや間隔を調整することにより、不純物濃度を設定することが容易にできる。そこで、例えばバックゲート拡散層２２２と同じ工程で分離拡散層２１３を形成する場合でも、それぞれの領域の不純物濃度を最適化することが可能となり、したがって、工程数やマスク枚数を低減することが容易にできる。ここで、上記ドットの形状や向きなどは特に限定されず、形成される不純物拡散層の濃度等に応じた所定の間隔で離散していればよい。

【0027】

上記のように、例えば、高圧側および低圧側の２つのパワースイッチングデバイスにおいて、上記高圧側のパワースイッチングデバイスを駆動するハイサイドの駆動回路を構成するレベルシフトＭＯＳトランジスタの分離拡散層を、ドットパターンのマスクを用いて、すなわちドットパターンで配置する拡散領域の形成により、ドットのサイズおよび／または間隔を調整して、不純物濃度を調整することができるので、例えばバックゲートの拡散層と同じ工程で分離拡散層を形成する場合でも、それぞれの領域の不純物濃度を互いに異なる濃度に最適化することなどが可能となる。

【0028】

それゆえ、分離拡散層の濃度調整の自由度が高くなり、専用の工程を設けることなくバックゲートの形成と同じ工程で形成することにより、工程数やマスク枚数を低減することができ、コストダウンを図ることができる。

【符号の説明】

【0029】

１００ インバータ回路
１１０ 半導体装置
１１１ 入力回路
１１２ レベルシフト回路
１１２ａ レベルシフトＭＯＳ（高耐圧トランジスタ）
１１２ｂ 抵抗
１１３ ハイサイド駆動回路
１１４ ローサイド駆動回路
１２１ ハイサイドスイッチング素子（ハイサイドトランジスタ）
１２２ ローサイドスイッチング素子（ローサイドトランジスタ）
２１１ 高耐圧分離部
２１２ ハイサイド回路エリア
２１３ 分離拡散層（絶縁層）
２２１ Ｐ型基板
２２２ バックゲート拡散層
２２３ ソース拡散層
２２４ ドレイン拡散層
２２５ ドレインコンタクト拡散層
２２６ ソースコンタクト
２２７ ドレインコンタクト
２２８ 絶縁層
２２９ ゲート酸化膜
２３０ ゲート電極
２３１ ゲートコンタクト
２３２ ドレインポリシリコンフィールドプレート
２３３ バックゲートコンタクト拡散層
２４１ ゲートメタルフィールドプレート電極
２４２ ソース・バックゲートメタル電極
２４３ ドレインメタル電極
２５１ ドットパターン

【図1】

【図2】

【図3】

【図4】