(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023178679
(43)【公開日】2023-12-18
(54)【発明の名称】電圧比較回路
(51)【国際特許分類】
H03K 5/153 20060101AFI20231211BHJP
H03K 5/08 20060101ALI20231211BHJP
【ＦＩ】
H03K5/153 A
H03K5/08 P
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022091499
(22)【出願日】2022-06-06
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】橋本 健
【テーマコード（参考）】
5J039
【Ｆターム（参考）】
5J039DA09
5J039DA11
5J039DB06
5J039KK09
5J039KK10
5J039KK13
5J039KK18
5J039KK20
(57)【要約】
【課題】電力消費の増大を抑制しつつ応答速度を向上させる。
【解決手段】電圧比較回路（１）は、バイアス電流を用いて入力電圧（Ｖｉｎ）を基準電圧（Ｖｒｅｆ）と比較し且つ比較結果を示す信号（Ｖｏｕｔ）を出力するよう構成されたメインコンパレータ（１０）と、基準電圧より高い第１判定電圧（Ｖｄ１）及び基準電圧より低い第２判定電圧（Ｖｄ２）を夫々に入力電圧と比較し、入力電圧が第１判定電圧から第２判定電圧までの電圧範囲内に収まる期間の少なくとも一部において、他の期間よりもバイアス電流を増大させるよう構成されたブースト制御回路（２０）と、備える。
【選択図】図３
【解決手段】電圧比較回路（１）は、バイアス電流を用いて入力電圧（Ｖｉｎ）を基準電圧（Ｖｒｅｆ）と比較し且つ比較結果を示す信号（Ｖｏｕｔ）を出力するよう構成されたメインコンパレータ（１０）と、基準電圧より高い第１判定電圧（Ｖｄ１）及び基準電圧より低い第２判定電圧（Ｖｄ２）を夫々に入力電圧と比較し、入力電圧が第１判定電圧から第２判定電圧までの電圧範囲内に収まる期間の少なくとも一部において、他の期間よりもバイアス電流を増大させるよう構成されたブースト制御回路（２０）と、備える。
【選択図】図３
【特許請求の範囲】
【請求項1】
バイアス電流を用いて入力電圧を基準電圧と比較し且つ比較結果を示す信号を出力するよう構成されたメインコンパレータと、
前記基準電圧より高い第１判定電圧及び前記基準電圧より低い第２判定電圧を夫々に前記入力電圧と比較し、前記入力電圧が前記第１判定電圧から前記第２判定電圧までの電圧範囲内に収まる期間の少なくとも一部において、他の期間よりも前記バイアス電流を増大させるよう構成されたブースト制御回路と、備える
、電圧比較回路。
前記基準電圧より高い第１判定電圧及び前記基準電圧より低い第２判定電圧を夫々に前記入力電圧と比較し、前記入力電圧が前記第１判定電圧から前記第２判定電圧までの電圧範囲内に収まる期間の少なくとも一部において、他の期間よりも前記バイアス電流を増大させるよう構成されたブースト制御回路と、備える
、電圧比較回路。
【請求項2】
前記ブースト制御回路は、
前記第１判定電圧を前記入力電圧と比較し、前記第１判定電圧が前記入力電圧よりも高いときにアサート状態となる第１信号を出力するよう構成された第１サブコンパレータと、
前記第２判定電圧を前記入力電圧と比較し、前記入力電圧が前記第２判定電圧よりも高いときにアサート状態となる第２信号を出力するよう構成された第２サブコンパレータと、を有し、
前記第１信号及び前記第２信号に基づき、前記入力電圧が前記電圧範囲内に収まる期間の少なくとも一部において、前記バイアス電流を増大させる
、請求項１に記載の電圧比較回路。
前記第１判定電圧を前記入力電圧と比較し、前記第１判定電圧が前記入力電圧よりも高いときにアサート状態となる第１信号を出力するよう構成された第１サブコンパレータと、
前記第２判定電圧を前記入力電圧と比較し、前記入力電圧が前記第２判定電圧よりも高いときにアサート状態となる第２信号を出力するよう構成された第２サブコンパレータと、を有し、
前記第１信号及び前記第２信号に基づき、前記入力電圧が前記電圧範囲内に収まる期間の少なくとも一部において、前記バイアス電流を増大させる
、請求項１に記載の電圧比較回路。
【請求項3】
前記ブースト制御回路は、前記第１信号及び前記第２信号に基づきブースト信号を生成するよう構成されたブースト信号生成回路を更に有し、
前記ブースト信号生成回路は、前記入力電圧が前記電圧範囲内に収まる期間の少なくとも一部において、前記ブースト信号をアサート状態とし、
前記バイアス電流は、前記ブースト信号がアサート状態となるブースト期間において、そうでない期間よりも、大きい
、請求項２に記載の電圧比較回路。
前記ブースト信号生成回路は、前記入力電圧が前記電圧範囲内に収まる期間の少なくとも一部において、前記ブースト信号をアサート状態とし、
前記バイアス電流は、前記ブースト信号がアサート状態となるブースト期間において、そうでない期間よりも、大きい
、請求項２に記載の電圧比較回路。
【請求項4】
前記ブースト信号生成回路は、前記第１信号及び前記第２信号と、前記メインコンパレータの出力信号と、に基づき、前記ブースト信号を生成する
、請求項３に記載の電圧比較回路。
、請求項３に記載の電圧比較回路。
【請求項5】
前記メインコンパレータの出力信号は、前記入力電圧が前記基準電圧よりも低いときに第１レベルを有し、前記入力電圧が前記基準電圧よりも高いときに第２レベルを有し、
前記ブースト信号生成回路は、
前記入力電圧が前記第１判定電圧よりも高い状態から前記第１判定電圧よりも低い状態へ遷移することで前記第１信号がネゲート状態からアサート状態に切り替わったことを契機に、前記ブースト信号をネゲート状態からアサート状態に切り替え、その後、前記メインコンパレータの出力信号レベルが前記第２レベルから前記第１レベルに切り替わったことを契機に、前記ブースト信号をアサート状態からネゲート状態に切り替え、且つ、
前記入力電圧が前記第２判定電圧よりも低い状態から前記第２判定電圧よりも高い状態へ遷移することで前記第２信号がネゲート状態からアサート状態に切り替わったことを契機に、前記ブースト信号をネゲート状態からアサート状態に切り替え、その後、前記メインコンパレータの出力信号レベルが前記第１レベルから前記第２レベルに切り替わったことを契機に、前記ブースト信号をアサート状態からネゲート状態に切り替える
、請求項４に記載の電圧比較回路。
前記ブースト信号生成回路は、
前記入力電圧が前記第１判定電圧よりも高い状態から前記第１判定電圧よりも低い状態へ遷移することで前記第１信号がネゲート状態からアサート状態に切り替わったことを契機に、前記ブースト信号をネゲート状態からアサート状態に切り替え、その後、前記メインコンパレータの出力信号レベルが前記第２レベルから前記第１レベルに切り替わったことを契機に、前記ブースト信号をアサート状態からネゲート状態に切り替え、且つ、
前記入力電圧が前記第２判定電圧よりも低い状態から前記第２判定電圧よりも高い状態へ遷移することで前記第２信号がネゲート状態からアサート状態に切り替わったことを契機に、前記ブースト信号をネゲート状態からアサート状態に切り替え、その後、前記メインコンパレータの出力信号レベルが前記第１レベルから前記第２レベルに切り替わったことを契機に、前記ブースト信号をアサート状態からネゲート状態に切り替える
、請求項４に記載の電圧比較回路。
【請求項6】
前記ブースト信号生成回路は、前記メインコンパレータの出力信号の遅延信号に基づき、前記ブースト信号のアサート状態からネゲート状態への切り替えを行う
、請求項５に記載の電圧比較回路。
、請求項５に記載の電圧比較回路。
【請求項7】
前記ブースト信号生成回路は、前記第１信号及び前記第２信号の論理積に基づき、前記ブースト信号を生成する
、請求項３に記載の電圧比較回路。
、請求項３に記載の電圧比較回路。
【請求項8】
前記ブースト信号生成回路は、前記第１信号及び前記第２信号がともにアサート状態である期間を前記ブースト期間に設定する
、請求項７に記載の電圧比較回路。
、請求項７に記載の電圧比較回路。
【請求項9】
前記ブースト信号生成回路は、
前記入力電圧が前記第１判定電圧よりも高い状態から前記第１判定電圧よりも低い状態へ遷移することで前記第１信号がネゲート状態からアサート状態に切り替わったことを契機に、前記ブースト信号を第１時間だけアサート状態とし、且つ、
前記入力電圧が前記第２判定電圧よりも低い状態から前記第２判定電圧よりも高い状態へ遷移することで前記第２信号がネゲート状態からアサート状態に切り替わったことを契機に、前記ブースト信号を第２時間だけアサート状態とする
、請求項３に記載の電圧比較回路。
前記入力電圧が前記第１判定電圧よりも高い状態から前記第１判定電圧よりも低い状態へ遷移することで前記第１信号がネゲート状態からアサート状態に切り替わったことを契機に、前記ブースト信号を第１時間だけアサート状態とし、且つ、
前記入力電圧が前記第２判定電圧よりも低い状態から前記第２判定電圧よりも高い状態へ遷移することで前記第２信号がネゲート状態からアサート状態に切り替わったことを契機に、前記ブースト信号を第２時間だけアサート状態とする
、請求項３に記載の電圧比較回路。
【請求項10】
前記入力電圧は、前記第１判定電圧よりも高い上側電圧と前記第２判定電圧よりも低い下側電圧との間で変動する
、請求項１～９の何れかに記載の電圧比較回路。
、請求項１～９の何れかに記載の電圧比較回路。
【請求項11】
前記入力電圧は、前記上側電圧から前記下側電圧に向けて単調減少した後、前記下側電圧から前記上側電圧に向けて単調増加する変動を周期的に繰り返す
、請求項１０に記載の電圧比較回路。
、請求項１０に記載の電圧比較回路。
【請求項12】
前記ブースト制御回路は、前記第１判定電圧及び前記第２判定電圧を、前記入力電圧の周波数及び振幅の内の少なくとも一方に応じて、可変設定する
、請求項１１に記載の電圧比較回路。
、請求項１１に記載の電圧比較回路。
【請求項13】
前記メインコンパレータは、
前記入力電圧及び前記基準電圧を受け、前記入力電圧及び前記基準電圧間の高低関係に応じた信号を第１バイアス電流を用いて出力するよう構成された差動入力段と、
前記差動入力段の出力信号に基づき第２バイアス電流を用いて前記メインコンパレータの出力信号を生成するよう構成された出力段と、を有し、
前記ブースト制御回路は、前記入力電圧が前記電圧範囲内に収まる期間の少なくとも一部において、前記第１バイアス電流及び前記第２バイアス電流を増大させる
、請求項１～９の何れかに記載の電圧比較回路。
前記入力電圧及び前記基準電圧を受け、前記入力電圧及び前記基準電圧間の高低関係に応じた信号を第１バイアス電流を用いて出力するよう構成された差動入力段と、
前記差動入力段の出力信号に基づき第２バイアス電流を用いて前記メインコンパレータの出力信号を生成するよう構成された出力段と、を有し、
前記ブースト制御回路は、前記入力電圧が前記電圧範囲内に収まる期間の少なくとも一部において、前記第１バイアス電流及び前記第２バイアス電流を増大させる
、請求項１～９の何れかに記載の電圧比較回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電圧比較回路に関する。
【背景技術】
【0002】
電圧比較回路では、バイアス電流を用いて電圧比較動作を行い、その結果を出力する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－４０２５７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
電圧比較回路において応答速度を高めることは重要である。基本的にバイアス電流を増大させることで応答速度が高まるが、バイアス電流の増大は消費電力の増大を招く。応答速度向上と低消費電力を両立できる技術の開発が期待される。
【0005】
本開示は、応答速度向上及び低消費電力の両立に寄与する電圧比較回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る電圧比較回路は、バイアス電流を用いて入力電圧を基準電圧と比較し且つ比較結果を示す信号を出力するよう構成されたメインコンパレータと、前記基準電圧より高い第１判定電圧及び前記基準電圧より低い第２判定電圧を夫々に前記入力電圧と比較し、前記入力電圧が前記第１判定電圧から前記第２判定電圧までの電圧範囲内に収まる期間の少なくとも一部において、前記バイアス電流を増大させるよう構成されたブースト制御回路と、備える。
【発明の効果】
【0007】
本開示によれば、応答速度向上及び低消費電力の両立に寄与する電圧比較回路を提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“Ｖｄ１”によって参照される第１判定電圧は（図１参照）、第１判定電圧Ｖｄ１と表記されることもあるし、判定電圧Ｖｄ１又は単に電圧Ｖｄ１と略記されることもあり得るが、それらは全て同じものを指す。
【0010】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
【0011】
レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。任意の注目した信号について、当該信号がハイレベルであるとき、当該信号の反転信号はローレベルをとり、当該信号がローレベルであるとき、当該信号の反転信号はハイレベルをとる。
【0012】
任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。アップエッジをライジングエッジに読み替えて良い。同様に、任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。ダウンエッジをフォーリングエッジに読み替えて良い。
【0013】
ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。
【0014】
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。任意のスイッチを１以上のＦＥＴ（電界効果トランジスタ）にて構成することができ、或るスイッチがオン状態のときには当該スイッチの両端間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端間が非導通となる。以下、任意のトランジスタ又はスイッチについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。
【0015】
任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0016】
図１に本開示の実施形態に係る電圧比較回路１の概略全体構成を示す。電圧比較回路１は、メインコンパレータ１０と、ブースト制御回路２０と、を備える。ブースト制御回路２０は、サブコンパレータ２１及び２２と、ブースト信号生成回路２３と、を備える。
【0017】
電圧比較回路１はグランドに接続されると共に電源電圧ＶＤＤが加わる端子に接続される。電圧比較回路１はグランド電位を基準に電源電圧ＶＤＤに基づいて動作する。従って、メインコンパレータ１０、サブコンパレータ２１及び２２並びにブースト信号生成回路２３はグランド電位を基準に電源電圧ＶＤＤに基づいて動作する。電源電圧ＶＤＤは正の直流電圧である。
【0018】
電圧比較回路１は、入力電圧Ｖｉｎを基準電圧Ｖｒｅｆと比較することで、入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆ間の比較結果を示す信号Ｖｏｕｔを生成及び出力する。信号Ｖｏｕｔ並びに後述の信号ＳＥＴ１、ＳＥＴ２及びＢＳＴは、何れも二値信号である。任意の二値信号はハイレベル又はローレベルの信号レベルを有する。電圧比較回路１における任意の二値信号について、ハイレベルは実質的に電源電圧ＶＤＤのレベルを有し、ローレベルはグランドのレベルを有する。尚、信号Ｖｏｕｔは、以下、比較結果信号Ｖｏｕｔと称されることもあるし、メインコンパレータ１０の出力信号Ｖｏｕｔと称されることもある。
【0019】
メインコンパレータ１０並びにサブコンパレータ２１及び２２は、夫々に、非反転入力端子、反転入力端子及び出力端子を備える。
【0020】
メインコンパレータ１０の非反転入力端子に対して入力電圧Ｖｉｎが供給され、メインコンパレータ１０の反転入力端子に対して基準電圧Ｖｒｅｆが供給される。入力電圧Ｖｉｎの値は様々に変化するのに対し、基準電圧Ｖｒｅｆは所定の直流電圧値にて固定される。メインコンパレータ１０において、非反転入力端子での入力電圧Ｖｉｎと反転入力端子での基準電圧Ｖｒｅｆが比較される。そして、入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆ間の高低関係を示す信号が比較結果信号Ｖｏｕｔとしてメインコンパレータ１０にて生成され、メインコンパレータ１０の出力端子から比較結果信号Ｖｏｕｔが出力される。
【0021】
“Ｖｉｎ＞Ｖｒｅｆ”であるとき、即ち入力電圧Ｖｉｎが基準電圧Ｖｒｅｆより高いとき、比較結果信号Ｖｏｕｔはハイレベルを有する。“Ｖｉｎ＜Ｖｒｅｆ”であるとき、即ち入力電圧Ｖｉｎが基準電圧Ｖｒｅｆより低いとき、比較結果信号Ｖｏｕｔはローレベルを有する。“Ｖｉｎ＝Ｖｒｅｆ”であるとき、即ち入力電圧Ｖｉｎの値が基準電圧Ｖｒｅｆの値とちょうど一致するとき、比較結果信号Ｖｏｕｔはハイレベル又はローレベルを有する。
【0022】
サブコンパレータ２１の非反転入力端子に対して第１判定電圧Ｖｄ１が供給され、サブコンパレータ２１の反転入力端子に対して入力電圧Ｖｉｎが供給される。第１判定電圧Ｖｄ１は、基準電圧Ｖｒｅｆよりも電圧ΔＶ１だけ高い電圧である。電圧ΔＶ１は正の直流電圧値を有する。サブコンパレータ２１において、非反転入力端子での第１判定電圧Ｖｄ１と反転入力端子での入力電圧Ｖｉｎが比較される。そして、第１判定電圧Ｖｄ１と入力電圧Ｖｉｎとの高低関係を示す信号ＳＥＴ１がサブコンパレータ２１にて生成され、サブコンパレータ２１の出力端子から信号ＳＥＴ１が出力される。
【0023】
“Ｖｄ１＞Ｖｉｎ”であるとき、即ち第１判定電圧Ｖｄ１が入力電圧Ｖｉｎより高いとき、信号ＳＥＴ１はハイレベルを有する。“Ｖｄ１＜Ｖｉｎ”であるとき、即ち第１判定電圧Ｖｄ１が入力電圧Ｖｉｎより低いとき、信号ＳＥＴ１はローレベルを有する。“Ｖｄ１＝Ｖｉｎ”であるとき、即ち第１判定電圧Ｖｄ１の値が入力電圧Ｖｉｎの値とちょうど一致するとき、信号ＳＥＴ１はハイレベル又はローレベルを有する。本実施形態において、ハイレベルの信号ＳＥＴ１はアサート状態の信号ＳＥＴ１（“１”の論理値を有する信号ＳＥＴ１）に相当し、ローレベルの信号ＳＥＴ１はネゲート状態の信号ＳＥＴ１（“０”の論理値を有する信号ＳＥＴ１）に相当する。
【0024】
サブコンパレータ２２の非反転入力端子に対して入力電圧Ｖｉｎが供給され、サブコンパレータ２２の反転入力端子に対して第２判定電圧Ｖｄ２が供給される。第２判定電圧Ｖｄ２は、基準電圧Ｖｒｅｆよりも電圧ΔＶ２だけ低い電圧である。電圧ΔＶ２は正の直流電圧値を有する。サブコンパレータ２２において、非反転入力端子での入力電圧Ｖｉｎと反転入力端子での第２判定電圧Ｖｄ２が比較される。そして、入力電圧Ｖｉｎと第２判定電圧Ｖｄ２との高低関係を示す信号ＳＥＴ２がサブコンパレータ２２にて生成され、サブコンパレータ２２の出力端子から信号ＳＥＴ２が出力される。
【0025】
“Ｖｉｎ＞Ｖｄ２”であるとき、即ち入力電圧Ｖｉｎが第２判定電圧Ｖｄ２より高いとき、信号ＳＥＴ２はハイレベルを有する。“Ｖｉｎ＜Ｖｄ２”であるとき、即ち入力電圧Ｖｉｎが第２判定電圧Ｖｄ２より低いとき、信号ＳＥＴ２はローレベルを有する。“Ｖｉｎ＝Ｖｄ２”であるとき、即ち入力電圧Ｖｉｎの値が第２判定電圧Ｖｄ２の値とちょうど一致するとき、信号ＳＥＴ２はハイレベル又はローレベルを有する。本実施形態において、ハイレベルの信号ＳＥＴ２はアサート状態の信号ＳＥＴ２（“１”の論理値を有する信号ＳＥＴ２）に相当し、ローレベルの信号ＳＥＴ２はネゲート状態の信号ＳＥＴ２（“０”の論理値を有する信号ＳＥＴ２）に相当する。
【0026】
図２に、入力電圧Ｖｉｎと、基準電圧Ｖｒｅｆと、第１判定電圧Ｖｄ１と、第２判定電圧Ｖｄ２と、の関係を示す。電圧ΔＶ１の大きさと電圧ΔＶ２の大きさは、典型的には互いに同じであるが、互いに異なっていても良い。入力電圧Ｖｉｎは第１判定電圧Ｖｄ１よりも高い上側電圧Ｖｍａｘと第２判定電圧Ｖｄ２よりも低い下側電圧Ｖｍｉｎとの間で変動する。より具体的には例えば、入力電圧Ｖｉｎは、上側電圧Ｖｍａｘから下側電圧Ｖｍｉｎに向けて単調減少した後、下側電圧Ｖｍｉｎから上側電圧Ｖｍａｘに向けて単調増加する変動を周期的に繰り返す。入力電圧Ｖｉｎの単調減少とは、時間経過と共に入力電圧Ｖｉｎが単調に低下することを指し、入力電圧Ｖｉｎの単調増加とは、時間経過と共に入力電圧Ｖｉｎが単調に上昇することを指す。
【0027】
本実施形態では、以下、入力電圧Ｖｉｎは基準電圧Ｖｒｅｆを中心に周期的に変動する電圧（脈流電圧）であるとし、正弦波形状の波形を有するものとする。そうすると、電圧Ｖｍａｘ及びＶｒｅｆ間の差、並びに、電圧Ｖｍｉｎ及びＶｒｅｆ間の差は、入力電圧Ｖｉｎの振幅に相当する。基準電圧Ｖｒｅｆの電位を基準にとれば入力電圧Ｖｉｎは交流電圧であると解される。入力電圧Ｖｉｎの１周期分の期間を単位期間と称する。但し、ここでは、説明の便宜上、入力電圧Ｖｉｎが上側電圧Ｖｍａｘと一致している状態から、入力電圧Ｖｉｎの単調減少及び単調増加を経て上側電圧Ｖｍａｘに戻るまでの期間を、１単位期間と捉える。
【0028】
ブースト信号生成回路２３は、信号ＳＥＴ１及びＳＥＴ１に基づきブースト信号ＢＳＴを生成及び出力する。メインコンパレータ１０には常時バイアス電流が供給されており、メインコンパレータ１０は、バイアス電流を用いて入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆ間の比較動作と比較結果信号Ｖｏｕｔの生成及び出力動作を行う。
【0029】
ブースト制御回路２０はメインコンパレータ１０のバイアス電流（以下、単にバイアス電流と称され得る）を制御する回路であり、ブースト信号ＢＳＴはメインコンパレータ１０のバイアス電流の増大を指示する信号として機能する。但し、本実施形態では、ハイレベルのブースト信号ＢＳＴがアサート状態のブースト信号ＢＳＴ（“１”の論理値を有するブースト信号ＢＳＴ）に相当し、ローレベルのブースト信号ＢＳＴはネゲート状態のブースト信号ＢＳＴ（“０”の論理値を有するブースト信号ＢＳＴ）に相当する。このため、ブースト信号ＢＳＴのハイレベル期間においてのみメインコンパレータ１０のバイアス電流の増大が指示される。以下、ブースト信号ＢＳＴのハイレベル期間はブースト期間と称され得る。ブースト期間におけるバイアス電流をブースト状態のバイアス電流と称し、それ以外の期間（即ちブースト信号ＢＳＴのローレベル期間）におけるバイアス電流を通常状態のバイアス電流と称する。ブースト状態のバイアス電流は通常状態のバイアス電流よりも大きい。
【0030】
メインコンパレータ１０の応答速度は、メインコンパレータ１０の出力段の負荷容量を駆動する能力及び出力段の前段の負荷容量を駆動する能力に依存し、それらの駆動能力はバイアス電流（回路電流）が大きいほど高まる。つまり、バイアス電流の増大により応答速度が高まるが、常時、大きなバイアス電流を供給することは消費電力の増大に繋がる。一方で、高い応答速度が必要となるのは、比較結果信号Ｖｏｕｔがハイレベル及びローレベル間で切り替わるタイミング周辺である。
【0031】
これらを考慮し、ブースト信号生成回路２３は、信号ＳＥＴ１及びＳＥＴ２に基づき、入力電圧Ｖｉｎが第１判定電圧Ｖｄ１から第２判定電圧Ｖｄ２までの電圧範囲に収まる期間の少なくとも一部においてブースト信号ＢＳＴをハイレベルとし、これによってバイアス電流を増大させ、それ以外の期間においてブースト信号ＢＳＴをローレベルとする。入力電圧Ｖｉｎが上記電圧範囲に収まる期間において比較結果信号Ｖｏｕｔのレベル切り替えが生じるため、当該期間にてバイアス電流を高めることで必要な応答速度の向上が見込める。一方で、ブースト期間を限定することにより消費電力の増大が抑制される。入力電圧Ｖｉｎが上記電圧範囲を逸脱する期間では、比較結果信号Ｖｏｕｔのレベルを維持すれば足るため、バイアス電流は小さくて良い。
【0032】
以下、複数の実施例の中で、電圧比較回路１に関わる幾つかの具体的な構成例、動作例、応用技術及び変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0033】
＜＜第１実施例＞＞
第１実施例を説明する。図３は第１実施例に係る電圧比較回路１の回路図である。第１実施例に係る電圧比較回路１はブースト信号生成回路２３としてブースト信号生成回路２３Ａを備える。ブースト信号生成回路２３Ａは、ＦＦ２３１及び２３２とＯＲ回路２３３と両エッジ検出回路２３９とを備える。
第１実施例を説明する。図３は第１実施例に係る電圧比較回路１の回路図である。第１実施例に係る電圧比較回路１はブースト信号生成回路２３としてブースト信号生成回路２３Ａを備える。ブースト信号生成回路２３Ａは、ＦＦ２３１及び２３２とＯＲ回路２３３と両エッジ検出回路２３９とを備える。
【0034】
ＦＦ２３１及び２３２の夫々は、ポジティブエッジトリガ型のＤフリップフロップであり、データ入力端子（Ｄ）、クロック入力端子、データ出力端子（Ｑ）及びリセット入力端子（Ｒ）を備える。ＦＦ２３１及び２３２におけるリセット入力端子（Ｒ）は正論理のリセット入力端子である。
【0035】
ＦＦ２３１及び２３２は電源電圧ＶＤＤに基づいて動作し、電源電圧ＶＤＤのレベルはＦＦ２３１及び２３２にとってハイレベルに相当する。ＦＦ２３１及び２３２の各データ入力端子（Ｄ）に対し、電源電圧ＶＤＤが入力される、即ちハイレベルの信号が入力される。ＦＦ２３１のクロック入力端子に信号ＳＥＴ１が入力され、ＦＦ２３２のクロック入力端子に信号ＳＥＴ２が入力される。図３の構成において、両エッジ検出回路２３９から出力される信号ＲＳＴがＦＦ２３１及び２３２の各リセット入力端子（Ｒ）に入力される。ＦＦ２３１のデータ出力端子（Ｑ）からＦＦ２３１の出力信号Ｑ１が出力される。ＦＦ２３２のデータ出力端子（Ｑ）からＦＦ２３２の出力信号Ｑ２が出力される。
【0036】
ＯＲ回路２３３は２入力の論理和回路であり、第１入力端子、第２入力端子及び出力端子を有する。ＯＲ回路２３３の第１入力端子にＦＦ２３１の出力信号Ｑ１が入力され、ＯＲ回路２３３の第２入力端子にＦＦ２３２の出力信号Ｑ２が入力される。ＯＲ回路２３３の出力端子から、信号Ｑ１及びＱ２の論理和信号がブースト信号ＢＳＴとして出力される。
【0037】
ＦＦ２３１の出力信号Ｑ１がローレベルである状態を起点にＦＦ２３１の動作を説明する。ＦＦ２３１のリセット入力端子への入力信号がハイレベルであることを前提に、信号ＳＥＴ１にアップエッジが生じると、ＦＦ２３１は信号Ｑ１にアップエッジを生じさせ、以後、ＦＦ２３１のリセット入力端子への入力信号がハイレベルになるまで、信号Ｑ１をハイレベルに維持する。ＦＦ２３１のリセット入力端子への入力信号にアップエッジが生じると、ＦＦ２３１は信号Ｑ１にダウンエッジを生じさせ、以後、信号ＳＥＴ１に次回のアップエッジが生じるまで信号Ｑ１をローレベルに維持する。
【0038】
ＦＦ２３２の出力信号Ｑ２がローレベルである状態を起点にＦＦ２３２の動作を説明する。ＦＦ２３２のリセット入力端子への入力信号がローレベルであることを前提に、信号ＳＥＴ２にアップエッジが生じると、ＦＦ２３２は信号Ｑ２にアップエッジを生じさせ、以後、ＦＦ２３２のリセット入力端子への入力信号がハイレベルになるまで、信号Ｑ２をハイレベルに維持する。ＦＦ２３２のリセット入力端子への入力信号にアップエッジが生じると、ＦＦ２３２は信号Ｑ２にダウンエッジを生じさせ、以後、信号ＳＥＴ２に次回のアップエッジが生じるまで信号Ｑ２をローレベルに維持する。
【0039】
ＯＲ回路２３３は、信号Ｑ１及びＱ２の双方がローレベルであるときに限り、ブースト信号ＢＳＴをローレベルとし、信号Ｑ１及びＱ２の内、少なくとも一方がハイレベルであればブースト信号ＢＳＴをハイレベルとする。
【0040】
図４に両エッジ検出回路２３９の内部構成を示す。図５に両エッジ検出回路２３９に関わる信号波形を示す。両エッジ検出回路２３９は原則として信号ＲＳＴをローレベルとする。両エッジ検出回路２３９は比較結果信号Ｖｏｕｔのアップエッジ及びダウンエッジを検出し、比較結果信号Ｖｏｕｔのアップエッジの発生を契機に微小時間だけ信号ＲＳＴをハイレベルとし、且つ、比較結果信号Ｖｏｕｔのダウンエッジの発生を契機に微小時間だけ信号ＲＳＴをハイレベルとする。
【0041】
両エッジ検出回路２３９は、インバータ回路２３９ａ及び２３９ｄと、抵抗２３９ｂと、コンデンサ２３９ｃと、ＸＯＲ回路２３９ｅと、を備える。インバータ回路２３９ａはメインコンパレータ１０からの比較結果信号Ｖｏｕｔを受け、比較結果信号Ｖｏｕｔの反転信号を自身の出力端子から出力する。インバータ回路２３９ａの出力端子は抵抗２３９ｂの一端に接続され、抵抗２３９ｂの他端はインバータ回路２３９ｄの入力端子に接続されると共にコンデンサ２３９ｃを介してグランドに接続される。インバータ回路２３９ｄは、自身の入力端子への入力信号の反転信号を信号Ｖｏｕｔ’として出力する。
【0042】
ＸＯＲ回路２３９ｅは２入力の排他的論理和回路である。ＸＯＲ回路２３９ｅの第１入力端子に比較結果信号Ｖｏｕｔが入力され、ＸＯＲ回路２３９ｅの第２入力端子に信号Ｖｏｕｔ’が入力される。ＸＯＲ回路２３９ｅは、信号Ｖｏｕｔ及びＶｏｕｔ’の排他的論理和信号を出力する。ＸＯＲ回路２３９ｅの出力信号が両エッジ検出回路２３９の出力信号ＲＳＴである。ＸＯＲ回路２３９ｅは、信号Ｖｏｕｔ及びＶｏｕｔ’の内、一方の信号がハイレベルを有し且つ他方の信号がローレベルを有しているときにのみハイレベルの信号ＲＳＴを出力し、それ以外のときにはローレベルの信号ＲＳＴを出力する。
【0043】
インバータ回路２３９ａ及び２３９ｄと抵抗２３９ｂとコンデンサ２３９ｃとにより比較結果信号Ｖｏｕｔを所定の微小時間だけ遅延させる遅延回路が構成される。信号Ｖｏｕｔ’は比較結果信号Ｖｏｕｔを所定の微小時間だけ遅延させた信号に相当する。このため、信号ＲＳＴは原則としてローレベルであり、信号Ｖｏｕｔのアップエッジタイミングから上記微小時間だけ信号Ｖｏｕｔ、Ｖｏｕｔ’が夫々ハイレベル、ローレベルとなることで信号ＲＳＴがハイレベルとなり、且つ、信号Ｖｏｕｔのダウンエッジタイミングから上記微小時間だけ信号Ｖｏｕｔ、Ｖｏｕｔ’が夫々ローレベル、ハイレベルとなることで信号ＲＳＴがハイレベルとなる。尚、上記微小時間は信号Ｖｏｕｔのハイレベル期間の長さ及び信号Ｖｏｕｔのローレベル期間の長さよりも十分に短いものとする。
【0044】
図６に、図３の電圧比較回路１におけるタイミングチャートを示す。時刻ｔ１から時刻ｔ９までの単位期間（図２参照）に注目する。時間の経過と共に、時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７、ｔ８及びｔ９が、この順番で訪れる。入力電圧Ｖｉｎは、時刻ｔ１から時刻ｔ５にかけて上側電圧Ｖｍａｘから下側電圧Ｖｍｉｎへと単調減少し、その後、時刻ｔ５から時刻ｔ９にかけて下側電圧Ｖｍｉｎから上側電圧Ｖｍａｘへと単調増加する（図６では電圧Ｖｍａｘ及びＶｍｉｎの図示を省略）。
【0045】
時刻ｔ１において“Ｖｉｎ＞Ｖｄ１”であるため、信号ＳＥＴ１、ＳＥＴ２、Ｖｏｕｔは、夫々、ローレベル、ハイレベル、ハイレベルである。また、時刻ｔ１から始まる単位期間の直前の単位期間中の動作により、時刻ｔ１においてブースト信号ＢＳＴはローレベルであり、また時刻ｔ１において信号ＲＳＴはローレベルである。時刻ｔ１を起点とする入力電圧Ｖｉｎの単調減少により、時刻ｔ２を境に“Ｖｉｎ＞Ｖｄ１”から“Ｖｉｎ＜Ｖｄ１”に遷移する。このため、時刻ｔ２にて信号ＳＥＴ１にアップエッジが生じ、信号ＳＥＴ１のアップエッジに同期してブースト信号ＢＳＴにもアップエッジが生じる。その後、時刻ｔ３を境に“Ｖｉｎ＞Ｖｒｅｆ”から“Ｖｉｎ＜Ｖｒｅｆ”に遷移する。このため、時刻ｔ３にて比較結果信号Ｖｏｕｔにダウンエッジが生じる。比較結果信号Ｖｏｕｔのダウンエッジにより信号ＲＳＴにアップエッジが生じることでＦＦ２３１がリセットされる。即ち、時刻ｔ３における比較結果信号Ｖｏｕｔのダウンエッジに同期して、信号Ｑ１にダウンエッジが生じることでブースト信号ＢＳＴにもダウンエッジが生じる。
【0046】
次いで、時刻ｔ４を境に“Ｖｉｎ＞Ｖｄ２”から“Ｖｉｎ＜Ｖｄ２”に遷移する。このため、時刻ｔ４にて信号ＳＥＴ２にダウンエッジが生じる。その後、時刻ｔ５を境に入力電圧Ｖｉｎの変化方向が低下方向から上昇方向に転じ、時刻ｔ６を境に“Ｖｉｎ＜Ｖｄ２”から“Ｖｉｎ＞Ｖｄ２”に遷移する。このため、時刻ｔ６にて信号ＳＥＴ２にアップエッジが生じ、信号ＳＥＴ２のアップエッジに同期してブースト信号ＢＳＴにもアップエッジが生じる。その後、時刻ｔ７を境に“Ｖｉｎ＜Ｖｒｅｆ”から“Ｖｉｎ＞Ｖｒｅｆ”に遷移する。このため、時刻ｔ７にて比較結果信号Ｖｏｕｔにアップエッジが生じる。比較結果信号Ｖｏｕｔのアップエッジにより信号ＲＳＴにアップエッジが生じることでＦＦ２３２がリセットされる。即ち、時刻ｔ７における比較結果信号Ｖｏｕｔのアップエッジに同期して、信号Ｑ２にダウンエッジが生じることでブースト信号ＢＳＴにもダウンエッジが生じる。
【0047】
次いで、時刻ｔ８を境に“Ｖｉｎ＜Ｖｄ１”から“Ｖｉｎ＞Ｖｄ１”に遷移する。このため、時刻ｔ８にて信号ＳＥＴ１にダウンエッジが生じる。その後、時刻ｔ９まで入力電圧Ｖｉｎの単調増加が継続する。
【0048】
このように ブースト信号生成回路２３Ａは、“Ｖｉｎ＞Ｖｄ１”から“Ｖｉｎ＜Ｖｄ１”へ遷移することで信号ＳＥＴ１にアップエッジ（ネゲート状態からアサート状態への切り替わり）が生じたことを契機に、ブースト信号ＢＳＴをローレベル（ネゲート状態）からハイレベル（アサート状態）に切り替え、その後、比較結果信号Ｖｏｕｔのダウンエッジを契機に、ブースト信号ＢＳＴをハイレベル（アサート状態）からローレベル（ネゲート状態）に切り替える（時刻ｔ２及びｔ３）。
また、ブースト信号生成回路２３Ａは、“Ｖｉｎ＜Ｖｄ２”から“Ｖｉｎ＞Ｖｄ２”へ遷移することで信号ＳＥＴ２にアップエッジ（ネゲート状態からアサート状態への切り替わり）が生じたことを契機に、ブースト信号ＢＳＴをローレベル（ネゲート状態）からハイレベル（アサート状態）に切り替え、その後、比較結果信号Ｖｏｕｔのアップエッジを契機に、ブースト信号ＢＳＴをハイレベル（アサート状態）からローレベル（ネゲート状態）に切り替える（時刻ｔ６及びｔ７）。
また、ブースト信号生成回路２３Ａは、“Ｖｉｎ＜Ｖｄ２”から“Ｖｉｎ＞Ｖｄ２”へ遷移することで信号ＳＥＴ２にアップエッジ（ネゲート状態からアサート状態への切り替わり）が生じたことを契機に、ブースト信号ＢＳＴをローレベル（ネゲート状態）からハイレベル（アサート状態）に切り替え、その後、比較結果信号Ｖｏｕｔのアップエッジを契機に、ブースト信号ＢＳＴをハイレベル（アサート状態）からローレベル（ネゲート状態）に切り替える（時刻ｔ６及びｔ７）。
【0049】
このため、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆに接近してきて入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆ間の高低関係が逆転する近辺においてのみ、バイアス電流がブースト状態のバイアス電流へと増大されることになる。比較結果信号Ｖｏｕｔにレベル反転が生じるとバイアス電流を通常状態のバイアス電流へと戻す。これにより、高速応答を確保しつつ消費電力を極力抑えることが可能である。
【0050】
図３の構成から両エッジ検出回路２３９を削除することも可能である。図３の構成から両エッジ検出回路２３９を削除する場合、ＦＦ２３１におけるリセット入力端子（Ｒ）を負論理のリセット入力端子とする一方でＦＦ２３２におけるリセット入力端子（Ｒ）を正論理のリセット入力端子とした上で、比較結果信号ＶｏｕｔをＦＦ２３１及び２３２の夫々のリセット入力端子に入力すれば良い。
【0051】
尚、比較結果信号Ｖｏｕｔのレベル反転を契機に、即時に、バイアス電流を通常状態のバイアス電流へと戻す場合、メインコンパレータ１０の構成等によっては比較結果信号Ｖｏｕｔが不安定になる可能性がある。これを考慮し、図７に示す如く、ブースト信号生成回路２３Ａに対して遅延回路２３４を追加する変形を施しても良い。図７の構成において、遅延回路２３４はメインコンパレータ１０の出力端子と両エッジ検出回路２３９の入力端子との間に挿入される。遅延回路２３４は比較結果信号Ｖｏｕｔの遅延信号Ｖｏｕｔ＿ｄｌｙを両エッジ検出回路２３９に入力する。遅延信号Ｖｏｕｔ＿ｄｌｙは、比較結果信号Ｖｏｕｔを所定の遅延時間ＴＤＬＹだけ遅延させた信号である。即ち、比較結果信号Ｖｏｕｔにアップエッジが生じると比較結果信号Ｖｏｕｔのアップエッジタイミングから遅延時間ＴＤＬＹが経過した後に遅延信号Ｖｏｕｔ＿ｄｌｙにアップエッジが生じ、比較結果信号Ｖｏｕｔにダウンエッジが生じると比較結果信号Ｖｏｕｔのダウンエッジタイミングから遅延時間ＴＤＬＹが経過した後に遅延信号Ｖｏｕｔ＿ｄｌｙにダウンエッジが生じる。図７の構成が採用される場合、図４のインバータ回路２３９ａの入力端子及びＸＯＲ回路２３９ｅの第１入力端子には比較結果信号Ｖｏｕｔの代わりに遅延信号Ｖｏｕｔ＿ｄｌｙが入力される。このため、図７の構成が採用される場合、両エッジ検出回路２３９は、信号ＲＳＴを原則としてローレベルとしつつ遅延信号Ｖｏｕｔ＿ｄｌｙのアップエッジ及びダウンエッジを検出し、遅延信号Ｖｏｕｔ＿ｄｌｙのアップエッジの発生を契機に微小時間だけ信号ＲＳＴをハイレベルとし、且つ、遅延信号Ｖｏｕｔ＿ｄｌｙのダウンエッジの発生を契機に微小時間だけ信号ＲＳＴをハイレベルとする。
【0052】
遅延回路２３４を挿入する変形が適用された場合、遅延信号Ｖｏｕｔ＿ｄｌｙに基づきブースト信号ＢＳＴにダウンエッジ（アサート状態からネゲート状態への切り替え）が生じることになる。即ち、時刻ｔ３から遅延時間ＴＤＬＹだけ後にＦＦ２３１がリセットされてブースト信号ＢＳＴにダウンエッジが生じ、且つ、時刻ｔ７から遅延時間ＴＤＬＹだけ後にＦＦ２３２がリセットされてブースト信号ＢＳＴにダウンエッジが生じることになる。
【0053】
図３の構成から両エッジ検出回路２３９を削除可能であるのと同様に、図７の構成から両エッジ検出回路２３９を削除することも可能である。図７の構成から両エッジ検出回路２３９を削除する場合、ＦＦ２３１におけるリセット入力端子（Ｒ）を負論理のリセット入力端子とする一方でＦＦ２３２におけるリセット入力端子（Ｒ）を正論理のリセット入力端子とした上で、遅延信号Ｖｏｕｔ＿ｄｌｙをＦＦ２３１及び２３２の夫々のリセット入力端子に入力すれば良い。
【0054】
＜＜第２実施例＞＞
第２実施例を説明する。図８は第２実施例に係る電圧比較回路１の回路図である。第２実施例に係る電圧比較回路１はブースト信号生成回路２３としてブースト信号生成回路２３Ｂを備える。ブースト信号生成回路２３ＢはＡＮＤ回路２３５を備える。
第２実施例を説明する。図８は第２実施例に係る電圧比較回路１の回路図である。第２実施例に係る電圧比較回路１はブースト信号生成回路２３としてブースト信号生成回路２３Ｂを備える。ブースト信号生成回路２３ＢはＡＮＤ回路２３５を備える。
【0055】
ＡＮＤ回路２３５は２入力の論理積回路であり、第１入力端子、第２入力端子及び出力端子を有する。ＡＮＤ回路２３５の第１、第２入力端子に、夫々、信号ＳＥＴ１、ＳＥＴ２が入力される。ＡＮＤ回路２３５の出力端子から、信号ＳＥＴ１及びＳＥＴ２の論理積信号がブースト信号ＢＳＴとして出力される。故に、ＡＮＤ回路２３５は、信号ＳＥＴ１及びＳＥＴ２が共にハイレベルであるときに限りハイレベルのブースト信号ＢＳＴを出力し、信号ＳＥＴ１及びＳＥＴ２の内の少なくとも一方がローレベルであればローレベルのブースト信号ＢＳＴを出力する。つまり、ブースト信号生成回路２３Ｂは、信号ＳＥＴ１及びＳＥＴ２が共にハイレベル（アサート状態）である期間をブースト期間に設定する。
【0056】
従って、第２実施例では、図９に示す如く、時刻ｔ１から時刻ｔ９までの単位期間の内、時刻ｔ２及びｔ４間の期間と時刻ｔ６及びｔ８間の期間とにおいてブースト信号ＢＳＴはハイレベルとなり、他の期間においてブースト信号ＢＳＴはローレベルとなる。
【0057】
第２実施例によっても、高速応答を確保しつつ消費電力を抑えることが可能である。第２実施例では、第１実施例と比べて、バイアス電流がブースト状態とされる時間が幾分長くなるが、回路構成が簡素である。
【0058】
＜＜第３実施例＞＞
第３実施例を説明する。図１０は第３実施例に係る電圧比較回路１の回路図である。第３実施例に係る電圧比較回路１はブースト信号生成回路２３としてブースト信号生成回路２３Ｃを備える。ブースト信号生成回路２３Ｃは、ワンショットパルス発生回路２３６及び２３７とＯＲ回路２３８を備える。
第３実施例を説明する。図１０は第３実施例に係る電圧比較回路１の回路図である。第３実施例に係る電圧比較回路１はブースト信号生成回路２３としてブースト信号生成回路２３Ｃを備える。ブースト信号生成回路２３Ｃは、ワンショットパルス発生回路２３６及び２３７とＯＲ回路２３８を備える。
【0059】
ワンショットパルス発生回路２３６は、インバータ回路２３６ａ、遅延回路２３６ｂ及びＡＮＤ回路２３６ｃを備え、信号ＳＥＴ１のアップエッジに同期して単一のパルスを発生させる。発生パルスを含む信号ＯＳＨＴ１が回路２３６から出される。ワンショットパルス発生回路２３７は、インバータ回路２３７ａ、遅延回路２３７ｂ及びＡＮＤ回路２３７ｃを備え、信号ＳＥＴ２のアップエッジに同期して単一のパルスを発生させる。発生パルスを含む信号ＯＳＨＴ２が回路２３７から出される。図１１に、第３実施例に係る信号ＳＥＴ１、ＳＥＴ２、ＯＳＨＴ１、ＯＳＨＴ２及びＢＳＴの波形を示す。
【0060】
インバータ回路２３６ａは信号ＳＥＴ１を受け、信号ＳＥＴ１の反転信号を出力する。遅延回路２３６ｂはインバータ回路２３６ａの出力信号の遅延信号ＳＥＴ１Ｂ＿ｄｌｙを生成及び出力する。遅延信号ＳＥＴ１Ｂ＿ｄｌｙは、インバータ回路２３６ａの出力信号を、設定された遅延時間ＴＤＬＹ１だけ遅延させた信号である。即ち、インバータ回路２３６ａの出力信号にアップエッジが生じてから遅延時間ＴＤＬＹ１が経過すると遅延信号ＳＥＴ１Ｂ＿ｄｌｙにアップエッジが生じ、インバータ回路２３６ａの出力信号にダウンエッジが生じてから遅延時間ＴＤＬＹ１が経過すると遅延信号ＳＥＴ１Ｂ＿ｄｌｙにダウンエッジが生じる。
【0061】
ＡＮＤ回路２３６ｃは２入力の論理積回路である。ＡＮＤ回路２３６ｃは信号ＳＥＴ１と遅延信号ＳＥＴ１Ｂ＿ｄｌｙを受け、信号ＳＥＴ１と遅延信号ＳＥＴ１Ｂ＿ｄｌｙの論理積信号を信号ＯＳＨＴ１として出力する。ＡＮＤ回路２３６ｃは、信号ＳＥＴ１及びＳＥＴ１Ｂ＿ｄｌｙが共にハイレベルであるときに限りハイレベルの信号ＯＳＨＴ１を出力し、信号ＳＥＴ１及びＳＥＴ１Ｂ＿ｄｌｙの内の少なくとも一方がローレベルであればローレベルの信号ＯＳＨＴ１を出力する。このため、図１１に示す如く、信号ＳＥＴ１のアップエッジに同期して信号ＯＳＨＴ１にアップエッジが生じ、信号ＳＥＴ１のアップエッジから遅延時間ＴＤＬＹ１後に信号ＯＳＨＴ１にダウンエッジが生じる。遅延時間ＴＤＬＹ１は、信号ＯＳＨＴ１に含まれるパルスのパルス幅に相当する。
【0062】
インバータ回路２３７ａは信号ＳＥＴ２を受け、信号ＳＥＴ２の反転信号を出力する。遅延回路２３７ｂはインバータ回路２３７ａの出力信号の遅延信号ＳＥＴ２Ｂ＿ｄｌｙを生成及び出力する。遅延信号ＳＥＴ２Ｂ＿ｄｌｙは、インバータ回路２３７ａの出力信号を、設定された遅延時間ＴＤＬＹ２だけ遅延させた信号である。即ち、インバータ回路２３７ａの出力信号にアップエッジが生じてから遅延時間ＴＤＬＹ２が経過すると遅延信号ＳＥＴ２Ｂ＿ｄｌｙにアップエッジが生じ、インバータ回路２３７ａの出力信号にダウンエッジが生じてから遅延時間ＴＤＬＹ２が経過すると遅延信号ＳＥＴ２Ｂ＿ｄｌｙにダウンエッジが生じる。
【0063】
ＡＮＤ回路２３７ｃは２入力の論理積回路である。ＡＮＤ回路２３７ｃは信号ＳＥＴ２と遅延信号ＳＥＴ２Ｂ＿ｄｌｙを受け、信号ＳＥＴ２と遅延信号ＳＥＴ２Ｂ＿ｄｌｙの論理積信号を信号ＯＳＨＴ２として出力する。ＡＮＤ回路２３７ｃは、信号ＳＥＴ２及びＳＥＴ２Ｂ＿ｄｌｙが共にハイレベルであるときに限りハイレベルの信号ＯＳＨＴ２を出力し、信号ＳＥＴ２及びＳＥＴ２Ｂ＿ｄｌｙの内の少なくとも一方がローレベルであればローレベルの信号ＯＳＨＴ２を出力する。このため、図１１に示す如く、信号ＳＥＴ２のアップエッジに同期して信号ＯＳＨＴ２にアップエッジが生じ、信号ＳＥＴ２のアップエッジから遅延時間ＴＤＬＹ２後に信号ＯＳＨＴ２にダウンエッジが生じる。遅延時間ＴＤＬＹ２は、信号ＯＳＨＴ２に含まれるパルスのパルス幅に相当する
【0064】
ＯＲ回路２３８は２入力の論理和回路である。ＯＲ回路２３８は信号ＯＳＨＴ１及びＯＳＨＴ２を受け、信号ＯＳＨＴ１及びＯＳＨＴ２の論理和信号をブースト信号ＢＳＴとして出力する。このため、信号ＯＳＨＴ１及びＯＳＨＴ２の少なくとも一方がハイレベルであればブースト信号ＢＳＴはハイレベルとなり、信号ＯＳＨＴ１及びＯＳＨＴ２の双方がローレベルであればブースト信号ＢＳＴはローレベルとなる。
【0065】
尚、遅延時間ＴＤＬＹ１及びＴＤＬＹ２に対し典型的には互いに同じ時間が設定されるが、互いに異なる時間が設定されても構わない。時刻ｔ１から時刻ｔ９までの単位期間に注目した場合（図６参照）、遅延時間ＴＤＬＹ１の長さが時刻ｔ２及びｔ３間の長さ以上となるよう、且つ、遅延時間ＴＤＬＹ２の長さが時刻ｔ６及びｔ７間の長さ以上となるよう、入力電圧Ｖｉｎの周波数等を考慮して遅延時間ＴＤＬＹ１及びＴＤＬＹ２が予め設定されれば良い。この際、時刻ｔ２及びｔ３間の長さと遅延時間ＴＤＬＹ１の長さとの差をなるだけ小さくすることが好ましい。同様に、時刻ｔ６及びｔ７間の長さと遅延時間ＴＤＬＹ２の長さとの差をなるだけ小さくすることが好ましい。
【0066】
遅延時間ＴＤＬＹ１の長さが時刻ｔ２及びｔ３間の長さと一致し且つ遅延時間ＴＤＬＹ２の長さが時刻ｔ６及びｔ７間の長さと一致すると仮定したならば、第３実施例に係る電圧比較回路１のタイミングチャートは図６のそれと同じとなり、第１実施例と同様の作用及び効果が奏される。
【0067】
このように、ブースト信号生成回路２３Ｃは、“Ｖｉｎ＞Ｖｄ１”から“Ｖｉｎ＜Ｖｄ１”へ遷移することで信号ＳＥＴ１にアップエッジ（ネゲート状態からアサート状態への切り替わり）が生じたことを契機に、ブースト信号ＢＳＴを遅延時間ＴＤＬＹ１だけハイレベル（アサート状態）とし、且つ、“Ｖｉｎ＜Ｖｄ２”から“Ｖｉｎ＞Ｖｄ２”へ遷移することで信号ＳＥＴ２にアップエッジ（ネゲート状態からアサート状態への切り替わり）が生じたことを契機に、ブースト信号ＢＳＴを遅延時間ＴＤＬＹ２だけハイレベル（アサート状態）とする。
【0068】
第３実施例に係る電圧比較回路１は、入力電圧Ｖｉｎの特性（周波数及び振幅）が既知であるときに好適である。信号ＯＳＨＴ１におけるパルス幅（遅延時間ＴＤＬＹ１）及び信号ＯＳＨＴ２におけるパルス幅（遅延時間ＴＤＬＹ２）を、入力電圧Ｖｉｎの特性（周波数及び振幅）に応じて可変設定する回路（不図示）を、ブースト信号生成回路２３Ｃに設けておいても良い。
【0069】
＜＜第４実施例＞＞
第４実施例を説明する。
第４実施例を説明する。
【0070】
バイアス電流を増大させるべき状態に至った後、実際にバイアス電流を所望電流まで増大させるためには或る程度の時間がかかる。故に、入力電圧Ｖｉｎの周波数が相当に高いとき、電圧ΔＶ１及びΔＶ２（図２参照）を相応に大きくしなければバイアス電流の増大制御が間に合わない可能性がある。逆に、入力電圧Ｖｉｎの周波数が十分に低いときには電圧ΔＶ１及びΔＶ２は比較的小さくて足る。
【0071】
これらを考慮し、ブースト制御回路２０は入力電圧Ｖｉｎの周波数に応じて判定電圧Ｖｄ１及びＶｄ２を可変設定して良い（換言すれば電圧ΔＶ１及びΔＶ２を可変設定して良い）。具体的には、入力電圧Ｖｉｎの周波数が高くなるほど電圧ΔＶ１及びΔＶ２の大きさを増大させ、入力電圧Ｖｉｎの周波数が低くなるほど電圧ΔＶ１及びΔＶ２の大きさを減少させれば良い。この際、電圧ΔＶ１及びΔＶ２の大きさに上限及び下限を設けておいても良い。入力電圧Ｖｉｎの周波数に応じて判定電圧Ｖｄ１及びＶｄ２を可変設定（換言すれば電圧ΔＶ１及びΔＶ２を可変設定）する電圧設定回路（不図示）が、ブースト制御回路２０に設けられ得ると解して良い。
【0072】
また、電圧ΔＶ１及びΔＶ２の大きさが過度に小さい状態又は過度に大きい状態は好ましくない。電圧ΔＶ１及びΔＶ２の大きさが過度に小さければ、バイアス電流を増大させるべきときにバイアス電流の増大制御が間に合わない可能性があるからであり、電圧ΔＶ１及びΔＶ２の大きさが過度に大きければ、ブースト期間が過度に長くなって消費電力削減効果が減退するからである。一方、電圧ΔＶ１及びΔＶ２の適正な大きさは入力電圧Ｖｉｎの振幅に依存する。
【0073】
これらを考慮し、ブースト制御回路２０は入力電圧Ｖｉｎの振幅に応じて判定電圧Ｖｄ１及びＶｄ２を可変設定して良い（換言すれば電圧ΔＶ１及びΔＶ２を可変設定して良い）。具体的には、入力電圧Ｖｉｎの振幅が大きくなるほど電圧ΔＶ１及びΔＶ２の大きさを増大させ、入力電圧Ｖｉｎの振幅が小さくなるほど電圧ΔＶ１及びΔＶ２の大きさを減少されれば良い。この際、電圧ΔＶ１及びΔＶ２の大きさに上限及び下限を設けておいても良い。入力電圧Ｖｉｎの振幅に応じて判定電圧Ｖｄ１及びＶｄ２を可変設定（換言すれば電圧ΔＶ１及びΔＶ２を可変設定）する電圧設定回路（不図示）が、ブースト制御回路２０に設けられ得ると解して良い。
【0074】
＜＜第５実施例＞＞
第５実施例を説明する。図１２にメインコンパレータ１０の概略内部ブロック図を示す。図１２のメインコンパレータ１０は差動入力段１０ａ及び出力段１０ｂを備える。差動入力段１０ａは、入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆを受け、入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆ間の高低関係に応じた信号を第１バイアス電流を用いて生成及び出力する。出力段１０ｂは、差動入力段１０ａの出力信号に基づき第２バイアス電流を用いてメインコンパレータ１０の出力信号Ｖｏｕｔを生成及び出力する。
第５実施例を説明する。図１２にメインコンパレータ１０の概略内部ブロック図を示す。図１２のメインコンパレータ１０は差動入力段１０ａ及び出力段１０ｂを備える。差動入力段１０ａは、入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆを受け、入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆ間の高低関係に応じた信号を第１バイアス電流を用いて生成及び出力する。出力段１０ｂは、差動入力段１０ａの出力信号に基づき第２バイアス電流を用いてメインコンパレータ１０の出力信号Ｖｏｕｔを生成及び出力する。
【0075】
ブースト信号ＢＳＴがメインコンパレータ１０に供給される。差動入力段１０ａはブースト信号ＢＳＴに基づき第１バイアス電流を可変設定し、出力段１０ｂはブースト信号ＢＳＴに基づき第２バイアス電流を可変設定する。換言すれば、ブースト制御回路２０はブースト信号ＢＳＴの出力を通じて第１及び第２バイアス電流の大きさを制御する。差動入力段１０ａにおいて、ブースト信号ＢＳＴのハイレベル期間での第１バイアス電流は、ブースト信号ＢＳＴのローレベル期間での第１バイアス電流よりも大きく設定される。出力段１０ｂにおいて、ブースト信号ＢＳＴのハイレベル期間での第２バイアス電流は、ブースト信号ＢＳＴのローレベル期間での第２バイアス電流よりも大きく設定される。これにより、差動入力段１０ａの応答速度及び出力段１０ｂの応答速度が向上し、メインコンパレータ１０の全体の応答速度が向上する。
【0076】
図１３にメインコンパレータ１０の内部回路の一例を示す。図１３のメインコンパレータ１０はトランジスタ１１１～１２３を備えて構成される。図１３に示されるトランジスタ１００は、メインコンパレータ１０並びにサブコンパレータ２１及び２２にて共用されるトランジスタであって良い。トランジスタ１００がメインコンパレータ１０の構成要素に含まれると解しても構わない。
【0077】
トランジスタ１００、１１５～１１７及び１１９～１２２は、Ｐチャネル型のＭＯＳＦＥＴにて構成される。トランジスタ１１１～１１４、１１８及び１２３は、Ｎチャネル型のＭＯＳＦＥＴにて構成される。配線１４１には電源電圧ＶＤＤが加わる。
【0078】
トランジスタ１００、１１５、１１６、１１９、１２０及び１２２の各ソースは配線１４１に接続される。トランジスタ１００、１１５、１１６、１１９及び１２０の各ゲートは配線１４２に接続される。トランジスタ１００のドレインも配線１４２に接続される。トランジスタ１１６のドレインはトランジスタ１１７のソースに接続される。トランジスタ１１５及び１１７の各ドレイン並びにトランジスタ１１１及び１１２の各ソースはノード１４３にて共通接続される。トランジスタ１１１のゲートは端子ＩＮＰに接続されて入力電圧Ｖｉｎを受ける。トランジスタ１１２のゲートは端子ＩＮＮに接続されて基準電圧Ｖｒｅｆを受ける。端子ＩＮＰ、ＩＮＮは、夫々、メインコンパレータ１０の非反転入力端子、反転入力端子に相当する。尚、トランジスタ１１１及び１１２の各バックゲートには電源電圧ＶＤＤが加わる。
【0079】
トランジスタ１１１のドレインは、トランジスタ１１３のドレイン及びゲートとトランジスタ１１４のゲートに接続される。トランジスタ１１２及び１１４の各ドレイン並びにトランジスタ１１８のゲートはノード１４４にて共通接続される。トランジスタ１１３、１１４、１１８及び１２３の各ソースは配線１４６に接続される。図１３の構成において配線１４６はグランドに接続される。
【0080】
トランジスタ１１８、１１９及び１２１の各ドレインとトランジスタ１２２及び１２３の各ゲートはノード１４５にて共通接続される。トランジスタ１２０のドレインはトランジスタ１２１のソースに接続される。トランジスタ１２２及び１２３の各ドレインは端子ＯＵＴにて共通接続される。端子ＯＵＴはメインコンパレータ１０の出力端子に相当し、端子ＯＵＴから比較結果信号Ｖｏｕｔが出力される。
【0081】
配線１４２に対して電源電圧ＶＤＤよりも低い正のバイアス電圧が供給され、バイアス電圧に応じたドレイン電流がトランジスタ１００に流れる。トランジスタ１００、１１５、１１６、１１９及び１２０によりカレントミラー回路が形成され、トランジスタ１００のドレイン電流に比例する電流が、トランジスタ１１５、１１６、１１９及び１２０の各ドレインに流れる。但し、トランジスタ１１５及び１１９には常にドレイン電流が流れるのに対し、トランジスタ１１６のドレイン電流はスイッチとして機能するトランジスタ１１７がオンであるときにのみ流れ、且つ、トランジスタ１２０のドレイン電流はスイッチとして機能するトランジスタ１２１がオンであるときにのみ流れる。トランジスタ１１７及び１２１の各ゲートにはブースト信号ＢＳＴの反転信号である信号ＢＳＴＢが供給される。このため、ブースト信号ＢＳＴのハイレベル期間においてトランジスタ１１７及び１２１がオンとなり、ブースト信号ＢＳＴのローレベル期間においてトランジスタ１１７及び１２１がオフとなる。以下、トランジスタ１１５、１１６、１１９、１２０の各ドレイン電流を、夫々、記号“Ｉ１＿ｒｅｆ”、“Ｉ１＿ｂｓｔ”、“Ｉ２＿ｒｅｆ”、Ｉ２＿ｂｓｔ”にて参照する。電流Ｉ１＿ｂｓｔは第１ブースト電流に相当し、電流Ｉ２＿ｂｓｔは第２ブースト電流に相当する。
【0082】
トランジスタ１１５及び１１７の各ドレインからノード１４３に向けて供給される電流Ｉｂｉａｓ１が、第１バイアス電流である。トランジスタ１１５～１１７は第１バイアス電流を生成する第１バイアス電流生成回路１３１を形成する。ブースト信号ＢＳＴのローレベル期間において、電流Ｉｂｉａｓ１はトランジスタ１１５のドレイン電流Ｉ１＿ｒｅｆと一致する。ブースト信号ＢＳＴのハイレベル期間（即ちブースト期間）において、電流Ｉｂｉａｓ１はトランジスタ１１５のドレイン電流Ｉ１＿ｒｅｆとトランジスタ１１６のドレイン電流Ｉ１＿ｂｓｔとの和である。つまり、ブースト信号ＢＳＴのローレベル期間における電流Ｉｂｉａｓ１から見て、ブースト信号ＢＳＴのハイレベル期間では電流Ｉｂｉａｓ１に第１ブースト電流（Ｉ１＿ｂｓｔ）が加算される。
【0083】
トランジスタ１１１及び１１２により差動入力対が形成され、入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆの高低関係に応じた信号がノード１４４に現れる。ノード１４４に生じる信号が差動入力段１０ａの出力信号に相当する。図１３の回路において差動入力段１０ａはトランジスタ１１１～１１４を構成要素として含む。第１バイアス電流生成回路１３１は差動入力段１０ａの構成要素に含まれると解して良い。但し、回路１３１が差動入力段１０ａとは別に設けられて、回路１３１が差動入力段１０ａに第１バイアス電流を供給する、という解釈も採用できる。
【0084】
トランジスタ１１９及び１２１の各ドレインからノード１４５に向けて供給される電流Ｉｂｉａｓ２が、第２バイアス電流である。トランジスタ１１９～１２１は第２バイアス電流を生成する第２バイアス電流生成回路１３２を形成する。ブースト信号ＢＳＴのローレベル期間において、電流Ｉｂｉａｓ２はトランジスタ１１９のドレイン電流Ｉ２＿ｒｅｆと一致する。ブースト信号ＢＳＴのハイレベル期間（即ちブースト期間）において、電流Ｉｂｉａｓ２はトランジスタ１１９のドレイン電流Ｉ２＿ｒｅｆとトランジスタ１２０のドレイン電流Ｉ２＿ｂｓｔとの和である。つまり、ブースト信号ＢＳＴのローレベル期間における電流Ｉｂｉａｓ２から見て、ブースト信号ＢＳＴのハイレベル期間では電流Ｉｂｉａｓ２に第２ブースト電流（Ｉ２＿ｂｓｔ）が加算される。
【0085】
図１３の回路において出力段１０ｂはトランジスタ１１８、１２２及び１２３を構成要素として含む。第２バイアス電流生成回路１３２は出力段１０ｂの構成要素に含まれると解して良い。但し、回路１３２が出力段１０ｂとは別に設けられて、回路１３２が出力段１０ｂに第２バイアス電流を供給する、という解釈も採用できる。
【0086】
図１３のメインコンパレータ１０において、トランジスタ１１１及び１１２は互いに同一の構造及び同一の電気的特性を有する。トランジスタ１１３及び１１４はカレントミラー回路を形成し、トランジスタ１１３及び１１４のドレイン電流値が互いに同じとなるように動作する。従って、“Ｖｉｎ＞Ｖｒｅｆ”であるとき、トランジスタ１１２のドレイン電流がトランジスタ１１１のドレイン電流よりも大きくなることでノード１４４の電位が上昇し、トランジスタ１１８がオンとなる。結果、トランジスタ１２２がオン且つトランジスタ１２３がオフとなることで、比較結果信号Ｖｏｕｔはハイレベルとなる。逆に、“Ｖｉｎ＜Ｖｒｅｆ”であるとき、トランジスタ１１２のドレイン電流がトランジスタ１１１のドレイン電流よりも小さくなることでノード１４４の電位が低下し、トランジスタ１１８がオフとなる。結果、トランジスタ１２２がオフ且つトランジスタ１２３がオンとなることで、比較結果信号Ｖｏｕｔはローレベルとなる。
【0087】
入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆの高低関係が逆転するときにおける、ノード１４４及び１４５の電位変化速度並びに比較結果信号Ｖｏｕｔの電位変化速度は、バイアス電流（Ｉｂｉａｓ１及びＩｂｉａｓ２）が大きいほど高くなる。このため、上記逆転が生じる時刻を含むブースト期間においてバイアス電流を増大させることで応答速度が向上する。
【0088】
尚、図１３の回路は一例に過ぎず、メインコンパレータ１０の内部回路構成は様々に変形可能である。即ち例えば、スイッチとしてのトランジスタ１１７を配線１４１とトランジスタ１１６との間に挿入する変形を採用でき、同様に、スイッチとしてのトランジスタ１２１を配線１４１とトランジスタ１２０との間に挿入する変形を採用できる。また例えば、トランジスタ１１６のソース、ドレインを夫々配線１４１、ノード１４３に接続した上で、ブースト期間においてのみトランジスタ１１６にドレイン電流Ｉ１＿ｂｓｔが流れるよう、トランジスタ１１６のゲート電位を制御するようにしても良い。同様に、トランジスタ１２０のソース、ドレインを夫々配線１４１、ノード１４５に接続した上で、ブースト期間においてのみトランジスタ１２０にドレイン電流Ｉ２＿ｂｓｔが流れるよう、トランジスタ１２０のゲート電位を制御するようにしても良い。
【0089】
＜＜第６実施例＞＞
第６実施例を説明する。第６実施例では上述の電圧比較回路１の利用例を説明する。図１４は第６実施例に係る発振回路５００の回路図である。発振回路５００は、電圧比較回路５０１、共振回路５０２、電流供給回路５０３及びスイッチ５０４を備える。電圧比較回路５０１として上述の電圧比較回路１を用いられる。
第６実施例を説明する。第６実施例では上述の電圧比較回路１の利用例を説明する。図１４は第６実施例に係る発振回路５００の回路図である。発振回路５００は、電圧比較回路５０１、共振回路５０２、電流供給回路５０３及びスイッチ５０４を備える。電圧比較回路５０１として上述の電圧比較回路１を用いられる。
【0090】
共振回路５０２はコイル５０２Ｌ及びコンデンサ５０２Ｃの並列回路である。コイル５０２Ｌ及びコンデンサ５０２Ｃの各一端はノード５０５にて共通接続され、コイル５０２Ｌ及びコンデンサ５０２Ｃの各他端はノード５０６にて共通接続される。ノード５０６から見てノード５０５に加わる電圧を電圧ＶＬＣと称する。図１４においてノード５０６はグランド電位を有するが、ノード５０６の電位は任意の固定電位であって良い。
【0091】
電流供給回路５０３は電源電圧ＶＣＣに基づいて動作し、電流ＩＬＣを発生させる。電流ＩＬＣは定電流であって良い。発生した電流ＩＬＣは共振回路５０２に供給される。但し、電流供給回路５０３とノード５０５との間にスイッチ５０４が挿入されているため、電流供給回路５０３は、スイッチ５０４がオンであるときのみ、スイッチ５０４を介しノード５０５に向けて電流ＩＬＣを供給する。スイッチ５０４がオフであるとき、共振回路５０２への電流ＩＬＣの供給は遮断される。電圧比較回路５０１は、ノード５０５における電圧ＶＬＣを入力電圧Ｖｉｎとして受ける。電圧比較回路５０１は、電圧ＶＬＣとしての入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとの比較結果信号Ｖｏｕｔを出力する。図１４では基準電圧Ｖｒｅｆがグランド電位を有することが想定されている。
【0092】
このため、図１５に示す如く、電圧ＶＬＣが正であれば比較結果信号Ｖｏｕｔはハイレベルを有し、電圧ＶＬＣが負であれば比較結果信号Ｖｏｕｔはローレベルを有する。スイッチ５０４のオン、オフ状態は、電圧比較回路５０１からの比較結果信号Ｖｏｕｔに基づいて制御される。比較結果信号Ｖｏｕｔのハイレベル期間においてスイッチ５０４はオンに制御され、比較結果信号Ｖｏｕｔのローレベル期間においてスイッチ５０４はオフに制御される。
【0093】
電圧ＶＬＣが正であるときにスイッチ５０４をオンとし、共振回路５０２に電流ＩＬＣを供給する。このため、正帰還により共振回路５０２が発振し、正弦波状の波形を有する発振電圧が電圧ＶＬＣとして得られる。
【0094】
電圧比較回路５０１では、電圧ＶＬＣの正負間の切り替わり時に、極力短い遅延で、比較結果信号Ｖｏｕｔのレベルをハイレベル及びローレベル間で変化させることが要求される。上述の電圧比較回路１を電圧比較回路５０１に適用することにより、低消費電力で当該要求に応えることが可能である。
【0095】
発振電圧を必要とする任意の装置（例えば高周波発振型のクロック生成回路）に発振回路５００を適用できる。電圧比較回路の適用例として発振回路を挙げたが、本開示に係る電圧比較回路の適用範囲は発振回路に限定されない。電圧比較動作が必要な任意の装置に本開示に係る電圧比較回路を適用でき、特に低消費電力及び高速動作が求められる用途（例えばセンサＩＣ、液晶駆動用のソースドライバ、携帯型電子機器）において本開示に係る電圧比較回路は有益である。
【0096】
＜＜第７実施例＞＞
第７実施例を説明する。第７実施例では、上述した各事項に対する補足事項等を説明する。
第７実施例を説明する。第７実施例では、上述した各事項に対する補足事項等を説明する。
【0097】
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。任意の二値信号において、ハイレベル及びローレベルの内、何れをアサート状態に対応付け、何れをネゲート状態に対応付けるのかは任意である。
【0098】
各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。
【0099】
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【0100】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0101】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0102】
本開示の一側面に係る電圧比較回路（１）は、バイアス電流を用いて入力電圧（Ｖｉｎ）を基準電圧（Ｖｒｅｆ）と比較し且つ比較結果を示す信号（Ｖｏｕｔ）を出力するよう構成されたメインコンパレータ（１０）と、前記基準電圧より高い第１判定電圧（Ｖｄ１）及び前記基準電圧より低い第２判定電圧（Ｖｄ２）を夫々に前記入力電圧と比較し、前記入力電圧が前記第１判定電圧から前記第２判定電圧までの電圧範囲内に収まる期間の少なくとも一部において、他の期間よりも前記バイアス電流を増大させるよう構成されたブースト制御回路（２０）と、備える構成（第１の構成）である。
【0103】
これにより、応答速度向上及び低消費電力を両立できる（電力消費の増大を抑制しつつ応答速度を向上させることができる）。
【0104】
上記第１の構成に係る電圧比較回路において、前記ブースト制御回路は、前記第１判定電圧を前記入力電圧と比較し、前記第１判定電圧が前記入力電圧よりも高いときにアサート状態となる第１信号（ＳＥＴ１）を出力するよう構成された第１サブコンパレータ（２１）と、前記第２判定電圧を前記入力電圧と比較し、前記入力電圧が前記第２判定電圧よりも高いときにアサート状態となる第２信号（ＳＥＴ２）を出力するよう構成された第２サブコンパレータ（２２）と、を有し、前記第１信号及び前記第２信号に基づき、前記入力電圧が前記電圧範囲内に収まる期間の少なくとも一部において、前記バイアス電流を増大させる構成（第２の構成）であっても良い。
【0105】
上記第２の構成に係る電圧比較回路において、前記ブースト制御回路は、前記第１信号及び前記第２信号に基づきブースト信号（ＢＳＴ）を生成するよう構成されたブースト信号生成回路（２３）を更に有し、前記ブースト信号生成回路は、前記入力電圧が前記電圧範囲内に収まる期間の少なくとも一部において、前記ブースト信号をアサート状態とし、前記バイアス電流は、前記ブースト信号がアサート状態となるブースト期間において、そうでない期間よりも、大きい構成（第３の構成）であっても良い。
【0106】
上記第３の構成に係る電圧比較回路において（図３～図７参照）、前記ブースト信号生成回路は、前記第１信号及び前記第２信号と、前記メインコンパレータの出力信号（Ｖｏｕｔ）と、に基づき、前記ブースト信号を生成する構成（第４の構成）であっても良い。
【0107】
これにより、応答速度の向上を図りつつ電力消費を極力抑えることが可能となる。
【0108】
上記第４の構成に係る電圧比較回路において（図６参照）、前記メインコンパレータの出力信号は、前記入力電圧が前記基準電圧よりも低いときに第１レベルを有し、前記入力電圧が前記基準電圧よりも高いときに第２レベルを有し、前記ブースト信号生成回路は、前記入力電圧が前記第１判定電圧よりも高い状態から前記第１判定電圧よりも低い状態へ遷移することで前記第１信号がネゲート状態からアサート状態に切り替わったことを契機に、前記ブースト信号をネゲート状態からアサート状態に切り替え（ｔ２）、その後、前記メインコンパレータの出力信号レベルが前記第２レベルから前記第１レベルに切り替わったことを契機に、前記ブースト信号をアサート状態からネゲート状態に切り替え（ｔ３）、且つ、前記入力電圧が前記第２判定電圧よりも低い状態から前記第２判定電圧よりも高い状態へ遷移することで前記第２信号がネゲート状態からアサート状態に切り替わったことを契機に、前記ブースト信号をネゲート状態からアサート状態に切り替え（ｔ６）、その後、前記メインコンパレータの出力信号レベルが前記第１レベルから前記第２レベルに切り替わったことを契機に、前記ブースト信号をアサート状態からネゲート状態に切り替える（ｔ７）構成（第５の構成）であっても良い。
【0109】
これにより、応答速度の向上を図りつつ電力消費を極力抑えることが可能となる。尚、図１に示された電圧比較回路の例において、上記第１レベルはローレベルに対応し且つ上記第２レベルはハイレベルに対応するが、それらの関係を逆にすることも可能である。
【0110】
上記第５の構成に係る電圧比較回路において（図７参照）、前記ブースト信号生成回路は、前記メインコンパレータの出力信号の遅延信号（Ｖｏｕｔ＿ｄｌｙ）に基づき、前記ブースト信号のアサート状態からネゲート状態への切り替えを行う構成（第６の構成）であっても良い。
【0111】
これにより、メインコンパレータの出力信号レベルの反転時において当該出力信号が不安定になる可能性を排除できる。
【0112】
【0113】
これにより、簡素な構成にて応答速度向上及び低消費電力を両立できる。
【0114】
上記第７の構成に係る電圧比較回路において、前記ブースト信号生成回路は、前記第１信号及び前記第２信号がともにアサート状態である期間を前記ブースト期間に設定する構成（第８の構成）であっても良い。
【0115】
上記第３の構成に係る電圧比較回路において（図１０及び図１１参照）、前記ブースト信号生成回路は、前記入力電圧が前記第１判定電圧よりも高い状態から前記第１判定電圧よりも低い状態へ遷移することで前記第１信号がネゲート状態からアサート状態に切り替わったことを契機に、前記ブースト信号を第１時間（ＴＤＬＹ１）だけアサート状態とし、且つ、前記入力電圧が前記第２判定電圧よりも低い状態から前記第２判定電圧よりも高い状態へ遷移することで前記第２信号がネゲート状態からアサート状態に切り替わったことを契機に、前記ブースト信号を第２時間（ＴＤＬＹ２）だけアサート状態とする構成（第９の構成）であっても良い。
【0116】
上記第１～第９の構成の何れかに係る電圧比較回路において、前記入力電圧は、前記第１判定電圧よりも高い上側電圧（Ｖｍａｘ）と前記第２判定電圧よりも低い下側電圧（Ｖｍｉｎ）との間で変動する構成（第１０の構成）であっても良い。
【0117】
上記第１０の構成に係る電圧比較回路において、前記入力電圧は、前記上側電圧から前記下側電圧に向けて単調減少した後、前記下側電圧から前記上側電圧に向けて単調増加する変動を周期的に繰り返す構成（第１１の構成）であっても良い。
【0118】
上記第１１の構成に係る電圧比較回路において、前記ブースト制御回路は、前記第１判定電圧及び前記第２判定電圧を、前記入力電圧の周波数及び振幅の内の少なくとも一方に応じて、可変設定する構成（第１２の構成）であっても良い。
【0119】
これにより、入力電圧の特性に応じて第１判定電圧及び第２判定電圧を適正化することができる。
【0120】
上記第１～第１２の構成の何れかに係る電圧比較回路において（図１２及び図１３参照）、前記メインコンパレータは、前記入力電圧及び前記基準電圧を受け、前記入力電圧及び前記基準電圧間の高低関係に応じた信号を第１バイアス電流（Ｉｂｉａｓ１）を用いて出力するよう構成された差動入力段（１０ａ）と、前記差動入力段の出力信号に基づき第２バイアス電流（Ｉｂｉａｓ２）を用いて前記メインコンパレータの出力信号を生成するよう構成された出力段（１０ｂ）と、を有し、前記ブースト制御回路は、前記入力電圧が前記電圧範囲内に収まる期間の少なくとも一部において、前記第１バイアス電流及び前記第２バイアス電流を増大させる構成（第１３の構成）であっても良い。
【符号の説明】
【0121】
１ 電圧比較回路
１０ メインコンパレータ
２０ ブースト制御回路
２１、２２ サブコンパレータ
２３、２３Ａ～２３Ｃ ブースト信号生成回路
２３１、２３３ ＦＦ
２３３ ＯＲ回路
２３４ 遅延回路
２３５ ＡＮＤ回路
２３６、２３７ ワンショットパルス発生回路
２３６ａ、２３７ａ インバータ回路
２３６ｂ、２３７ｂ 遅延回路
２３６ｃ、２３７ｃ ＡＮＤ回路
２３９ 両エッジ検出回路
１０ａ 差動入力段
１０ｂ 出力段
１００、１１１～１２３ トランジスタ
Ｖｉｎ 入力電圧
Ｖｒｅｆ 基準電圧
Ｖｄ１ 第１判定電圧
Ｖｄ２ 第２判定電圧
Ｖｏｕｔ 比較結果信号
ＳＥＴ１、ＳＥＴ２ 信号
ＢＳＴ ブースト信号
Ｉｂｉａｓ１、Ｉｂｉａｓ２ バイアス電流
１０ メインコンパレータ
２０ ブースト制御回路
２１、２２ サブコンパレータ
２３、２３Ａ～２３Ｃ ブースト信号生成回路
２３１、２３３ ＦＦ
２３３ ＯＲ回路
２３４ 遅延回路
２３５ ＡＮＤ回路
２３６、２３７ ワンショットパルス発生回路
２３６ａ、２３７ａ インバータ回路
２３６ｂ、２３７ｂ 遅延回路
２３６ｃ、２３７ｃ ＡＮＤ回路
２３９ 両エッジ検出回路
１０ａ 差動入力段
１０ｂ 出力段
１００、１１１～１２３ トランジスタ
Ｖｉｎ 入力電圧
Ｖｒｅｆ 基準電圧
Ｖｄ１ 第１判定電圧
Ｖｄ２ 第２判定電圧
Ｖｏｕｔ 比較結果信号
ＳＥＴ１、ＳＥＴ２ 信号
ＢＳＴ ブースト信号
Ｉｂｉａｓ１、Ｉｂｉａｓ２ バイアス電流
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】