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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023178935
(43)【公開日】2023-12-18
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H10B 43/27 20230101AFI20231211BHJP
   H10B 43/50 20230101ALI20231211BHJP
   H01L 21/336 20060101ALI20231211BHJP
【FI】
H10B43/27
H10B43/50
H01L29/78 371
【審査請求】未請求
【請求項の数】20
【出願形態】OL
(21)【出願番号】P 2022203481
(22)【出願日】2022-12-20
(31)【優先権主張番号】P 2022091833
(32)【優先日】2022-06-06
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100124372
【弁理士】
【氏名又は名称】山ノ井 傑
(72)【発明者】
【氏名】村田 威史
(72)【発明者】
【氏名】山部 和治
【テーマコード(参考)】
5F083
5F101
【Fターム(参考)】
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA37
5F083JA56
5F083MA06
5F083MA16
5F083MA19
5F083PR40
5F083ZA01
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】電極層を分断するための絶縁膜を好適に配置可能な半導体装置を提供する。
【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板の上方に設けられ、第1方向に互いに離間した複数の電極層を含む積層膜とを備える。前記装置はさらに、前記基板上に設けられ、前記複数の電極層を構成する複数のワード線および複数の選択線を有するメモリセルアレイを含むアレイ領域を備える。前記装置はさらに、前記基板上に設けられ、前記アレイ領域の第2方向に位置し、前記複数の選択線のうちの第1選択線に電気的に接続された第1コンタクトプラグを含む第1プラグ領域を備える。前記装置はさらに、前記基板上に設けられ、前記第1プラグ領域の前記第2方向に位置し、前記複数のワード線のうちの第1ワード線に電気的に接続された第2コンタクトプラグを含む第2プラグ領域を備える。
【選択図】図8
【特許請求の範囲】
【請求項1】
基板と、
前記基板の上方に設けられ、第1方向に互いに離間した複数の電極層を含む積層膜と、
前記基板上に設けられ、前記複数の電極層を構成する複数のワード線および複数の選択線を有するメモリセルアレイを含むアレイ領域と、
前記基板上に設けられ、前記アレイ領域の第2方向に位置し、前記複数の選択線のうちの第1選択線に電気的に接続された第1コンタクトプラグを含む第1プラグ領域と、
前記基板上に設けられ、前記第1プラグ領域の前記第2方向に位置し、前記複数のワード線のうちの第1ワード線に電気的に接続された第2コンタクトプラグを含む第2プラグ領域と、
を備える半導体装置。
【請求項2】
前記基板上に設けられ、前記第2プラグ領域の前記第2方向に位置し、前記第1選択線と異なる第2選択線に電気的に接続された第3コンタクトプラグを含む第3プラグ領域をさらに備える、請求項1に記載の半導体装置。
【請求項3】
前記複数のワード線は、前記第2方向に延びている、請求項1に記載の半導体装置。
【請求項4】
前記第1プラグ領域は、
前記積層膜内に設けられ、前記第2方向に延びている複数の第1絶縁膜と、
前記積層膜内に設けられ、前記第1絶縁膜間で線状に延びている複数の第2絶縁膜と、
をさらに含む、請求項1に半導体装置。
【請求項5】
前記複数の第2絶縁膜の各々は、いずれかの前記第1絶縁膜に接しているか、または、いずれかの前記第1絶縁膜下の金属層に接している、請求項4に記載の半導体装置。
【請求項6】
前記複数の第1絶縁膜のうちの少なくとも1つの第1絶縁膜は、
前記第2方向に延びる第1部分と、
前記第1部分に接しており、前記第1部分に対して第3方向に突出した第2部分と、
前記第2部分に接しており、前記第1部分に対して前記第3方向の逆側に突出した第3部分と、
を含む、請求項4に記載の半導体装置。
【請求項7】
前記第2および第3部分は、S字形の形状を有する、請求項6に記載の半導体装置。
【請求項8】
前記第2および第3部分は、前記第1プラグ領域内に設けられており、
前記第2および第3部分と前記アレイ領域との距離は、前記第2および第3部分と前記第2プラグ領域との距離よりも短い、請求項6に記載の半導体装置。
【請求項9】
前記複数の第1絶縁膜のうちの第3方向に互いに隣接する2つの第1絶縁膜は、
前記2つの絶縁膜間の幅が第1値である部分と、
前記2つの絶縁膜間の幅が前記第1値よりも小さい第2値である部分と、
前記2つの絶縁膜間の幅が前記第1値よりも大きい第3値である部分と、
を含む、請求項4に記載の半導体装置。
【請求項10】
前記2つの第1絶縁膜間の領域内に設けられた前記第2プラグ領域は、前記2つの第1絶縁膜間の領域外に設けられた前記第1プラグ領域の前記第3方向に設けられている、請求項9に記載の半導体装置。
【請求項11】
前記複数の第2絶縁膜のうちの少なくとも1つの第2絶縁膜は、前記アレイ領域内において、電荷蓄積層および半導体層を含む柱状部下に設けられており、
前記柱状部内の前記電荷蓄積層および前記半導体層における、前記少なくとも1つの第2絶縁膜の側面に面する部分は、メモリセルを構成している、請求項4に記載の半導体装置。
【請求項12】
前記複数の電極層は、前記第1ワード線を含む第1電極層を含み、
前記第2コンタクトプラグは、前記基板と前記第1電極層との間に設けられた電極層を貫通している、請求項1に記載の半導体装置。
【請求項13】
基板と、
前記基板の上方に設けられ、第1方向に互いに離間した複数の電極層を含む積層膜と、
前記基板上に設けられ、前記複数の電極層を構成する第1ワード線を有する第1メモリセルアレイを含む第1アレイ領域と、
前記基板上に設けられ、前記第1アレイ領域の第2方向に位置し、複数のコンタクトプラグを含むプラグ領域と、
前記基板上に設けられ、前記プラグ領域の前記第2方向に位置し、前記複数の電極層を構成する第2ワード線を有する第2メモリセルアレイを含む第2アレイ領域とを備え、
前記コンタクトプラグは、前記第1ワード線に電気的に接続された第1プラグと、前記第2ワード線に電気的に接続された第2プラグとを含む、半導体装置。
【請求項14】
前記プラグ領域は、
前記第1アレイ領域の前記第2方向に位置し、前記第1プラグを含む第1領域と、
前記第1プラグ領域の前記第2方向に位置し、前記第2プラグを含む第2領域と、
を含む、請求項13に記載の半導体装置。
【請求項15】
前記第1ワード線および前記第2ワード線は、前記第2方向に延びている、請求項13に記載の半導体装置。
【請求項16】
前記プラグ領域は、
前記積層膜内に設けられ、前記第2方向に延びている複数の第1絶縁膜と、
前記積層膜内に設けられ、前記第1絶縁膜間で線状に延びている複数の第2絶縁膜と、
をさらに含む、請求項13に記載の半導体装置。
【請求項17】
前記複数の第2絶縁膜の各々は、いずれかの前記第1絶縁膜に接しているか、または、いずれかの前記第1絶縁膜下の金属層に接している、請求項16に記載の半導体装置。
【請求項18】
前記複数の電極層は、前記第1ワード線を含む第1電極層と、前記第2ワード線を含む第2電極層とを含み、
前記第1プラグは、前記基板と前記第1電極層との間に設けられた電極層を貫通しており、前記第2プラグは、前記基板と前記第2電極層との間に設けられた電極層を貫通している、請求項13に記載の半導体装置。
【請求項19】
基板と、
前記基板の上方に設けられ、第1方向に互いに離間した複数の電極層を含む積層膜と、
前記積層膜内に設けられ、第2方向に延びている複数の第1絶縁膜と、
前記積層膜内に設けられ、前記第1絶縁膜間で線状に延びている複数の第2絶縁膜と、
前記第1絶縁膜下に設けられ、いずれかの前記第2絶縁膜に接している金属層と、
を備える半導体装置。
【請求項20】
前記基板上に設けられ、前記複数の電極層を構成する複数のワード線および複数の選択線を有するメモリセルアレイを含むアレイ領域と、
前記基板上に設けられ、前記複数の選択線のうちの第1選択線に電気的に接続された第1コンタクトプラグを含む第1プラグ領域と、
前記基板上に設けられ、前記複数のワード線のうちの第1ワード線に電気的に接続された第2コンタクトプラグを含む第2プラグ領域とをさらに備え、
前記金属層は、前記第1プラグ領域内に設けられている、請求項19に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
3次元半導体メモリにおいては、電極層を形成するための積層膜内に複数のスリットを形成し、電極層を分断するための絶縁膜をスリット間に形成する場合、絶縁膜を配置するスペースが不足する可能性がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009-016400号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
電極層を分断するための絶縁膜を好適に配置可能な半導体装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態によれば、半導体装置は、基板と、前記基板の上方に設けられ、第1方向に互いに離間した複数の電極層を含む積層膜とを備える。前記装置はさらに、前記基板上に設けられ、前記複数の電極層を構成する複数のワード線および複数の選択線を有するメモリセルアレイを含むアレイ領域を備える。前記装置はさらに、前記基板上に設けられ、前記アレイ領域の第2方向に位置し、前記複数の選択線のうちの第1選択線に電気的に接続された第1コンタクトプラグを含む第1プラグ領域を備える。前記装置はさらに、前記基板上に設けられ、前記第1プラグ領域の前記第2方向に位置し、前記複数のワード線のうちの第1ワード線に電気的に接続された第2コンタクトプラグを含む第2プラグ領域を備える。
【図面の簡単な説明】
【0006】
図1】第1実施形態の半導体装置の構造を示す断面図である。
図2】第1実施形態の柱状部およびコンタクトプラグの構造を示す断面図である。
図3】第1実施形態の半導体装置の製造方法を示す断面図(1/2)である。
図4】第1実施形態の半導体装置の製造方法を示す断面図(2/2)である。
図5】第1実施形態の電極層やコンタクトプラグのレイアウトを示す平面図である。
図6】第1実施形態の比較例の半導体装置の構造を示す断面図である。
図7】第1実施形態の半導体装置の構造を模式的に示す平面図である。
図8】第1実施形態の半導体装置の構造を示す別の平面図である。
図9】第1実施形態の半導体装置の構造と、第1実施形態の第1変形例の半導体装置の構造とを示す平面図である。
図10】第1実施形態の第2変形例の半導体装置の構造を示す平面図である。
図11】第1実施形態の第3変形例の半導体装置の構造を示す平面図である。
図12】第1実施形態の第3変形例の半導体装置の構造を示す断面図である。
図13】第2実施形態の半導体装置の構造を示す平面図である。
図14】第2実施形態の半導体装置の構造を示す拡大平面図である。
図15】第2実施形態の第1変形例の半導体装置の構造を示す平面図である。
図16】第2実施形態の第2変形例の半導体装置の構造を示す平面図である。
図17】第2実施形態の第3変形例の半導体装置の構造を示す平面図である。
図18】第2実施形態の第4変形例の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【0007】
以下、本発明の実施形態を、図面を参照して説明する。図1図18において、同一の構成には同一の符号を付し、重複する説明は省略する。
【0008】
(第1実施形態)
図1は、第1実施形態の半導体装置の構造を示す断面図である。
【0009】
本実施形態の半導体装置は、例えば3次元半導体メモリを備えている。本実施形態の半導体装置は、後述するように、回路チップ1を含む回路ウェハと、アレイチップ2を含むアレイウェハとを貼り合わせることで製造される。図1は、回路チップ1とアレイチップ2との貼合面Sを示している。
【0010】
回路チップ1は、基板11と、複数のトランジスタ12と、層間絶縁膜13と、複数のプラグ14a~14fと、複数の配線層15a~15eと、複数の金属パッド16とを備えている。各トランジスタ12は、ゲート絶縁膜12aと、ゲート電極12bと、拡散層12c、12dとを含んでいる。
【0011】
アレイチップ2は、層間絶縁膜21と、積層膜22と、層間絶縁膜23と、パッシベーション膜24と、複数の金属パッド25と、複数のプラグ26a~26dと、複数の配線層27a~27dと、複数のコンタクトプラグ28a~28cと、複数の柱状部29とを備えている。積層膜22は、複数の電極層31と、複数の絶縁膜32とを含んでいる。各柱状部29は、メモリ絶縁膜33と、チャネル半導体層34と、コア絶縁膜35と、コア半導体層36とを含んでいる。アレイチップ2はさらに、各コンタクトプラグ28b用の絶縁膜37と、各コンタクトプラグ28c用の絶縁膜38とを備えている。
【0012】
基板11は例えば、Si(シリコン)基板などの半導体基板である。図1は、基板11の表面に平行で互いに垂直なX方向およびY方向と、基板11の表面に垂直なZ方向とを示している。X方向、Y方向、およびZ方向は、互いに交差している。この明細書では、+Z方向を上方向として取り扱い、-Z方向を下方向として取り扱う。-Z方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。Z方向は第1方向の例であり、X方向は第2方向の例であり、Y方向は第3方向の例である。
【0013】
図1はさらに、基板11上の2つのアレイ領域R1と、1つのプラグ領域R2と、1つのパッド領域R3とを例示している。図1はさらに、これらのアレイ領域R1内の1つの部分領域R1aと、2つの部分領域R1bとを例示している。
【0014】
各アレイ領域R1は、メモリセルアレイを含む領域であり、具体的には、複数の柱状部29や、これらの柱状部29に電気的に接続された複数のコンタクトプラグ28aを含んでいる。図1は、これらのコンタクトプラグ28aのうちの2つを例示している。なお、本実施形態の半導体装置内のアレイ領域R1の個数は、2つ以外でもよい。
【0015】
プラグ領域R2は、ワード線や選択線用のコンタクトプラグを含む領域であり、具体的には、複数の電極層31に電気的に接続された複数のコンタクトプラグ28bを含んでいる。図1は、これらのコンタクトプラグ28bのうちの1つを例示している。なお、本実施形態の半導体装置内のプラグ領域R2の個数は、1つ以外でもよい。
【0016】
パッド領域R3は、本実施形態の半導体装置のボンディングパッドを含む領域であり、具体的には、ボンディングパッドを露出させる開口部Pや、ボンディングパッドやその他の配線に電気的に接続された複数のコンタクトプラグ28cを含んでいる。図1は、これらのコンタクトプラグ28cのうちの3つを例示している。なお、本実施形態の半導体装置内のパッド領域R3の個数は、1つ以外でもよい。
【0017】
部分領域R1aは、S/A(センスアンプ)領域であり、具体的には、センスアンプ用の複数のトランジスタ12を含んでいる。部分領域R1a内の各トランジスタ12は、コンタクトプラグ28aと電気的に接続されている。なお、本実施形態の半導体装置内の部分領域R1aの個数は、1つ以外でもよい。
【0018】
各部分領域R1bは、WLSW(ワード線スイッチ)領域であり、具体的には、ワード線や選択線用の複数のトランジスタ12を含んでいる。部分領域R1b内の各トランジスタ12は、コンタクトプラグ28bと電気的に接続されている。なお、本実施形態の半導体装置内の部分領域R1bの個数は、2つ以外でもよい。
【0019】
各トランジスタ12は、基板11上に順に形成されたゲート絶縁膜12aおよびゲート電極12bと、基板11内に形成された拡散層12c、12dとを含んでいる。拡散層12c、12dの一方はソース領域として機能し、拡散層12c、12dの他方はドレイン領域として機能する。回路チップ1は、基板11上に複数のトランジスタ12を備えており、これらのトランジスタ12は例えば、アレイチップ2内のメモリセルアレイの動作を制御する制御回路(論理回路)を構成している。
【0020】
層間絶縁膜13は、基板11上に形成されており、これらのトランジスタ12を覆っている。層間絶縁膜13は例えば、SiO膜(シリコン酸化膜)と、その他の絶縁膜とを含む積層膜である。
【0021】
プラグ14a~14fおよび配線層15a~15eは、基板11上やトランジスタ12上に、プラグ14a、配線層15a、プラグ14b、配線層15b、プラグ14c、配線層15c、プラグ14d、配線層15d、プラグ14e、配線層15e、プラグ14fの順に形成されている。プラグ14aはコンタクトプラグに相当し、プラグ14b~14fはビアプラグに相当する。配線層15a~15eの各々は、1つの配線層内に複数の配線を含んでいる。プラグ14a~14fおよび配線層15a~15eは、層間絶縁膜13内に設けられている。
【0022】
上記複数の金属パッド16は、層間絶縁膜13内にて、プラグ14f上に配置されている。これらの金属パッド16や層間絶縁膜13は、回路チップ1の上面を形成しており、アレイチップ2の下面に接している。各金属パッド16は例えば、Cu(銅)層を含んでいる。
【0023】
層間絶縁膜21は、層間絶縁膜13上に形成されている。層間絶縁膜21は例えば、層間絶縁膜13と同様に、SiO膜と、その他の絶縁膜とを含む積層膜である。
【0024】
積層膜22は、層間絶縁膜21上に交互に設けられた複数の電極層31および複数の絶縁膜32を含んでいる。これらの電極層31は、Z方向に互いに離間している。これらの電極層31は例えば、各アレイ領域R1内に、X方向に延びる複数のワード線および複数の選択線を含んでいる。各電極層31は例えば、W(タングステン)層を含んでいる。各絶縁膜32は例えば、SiO膜である。
【0025】
層間絶縁膜23は、積層膜22上に形成されている。層間絶縁膜23は例えば、層間絶縁膜13、21と同様に、SiO膜と、その他の絶縁膜とを含む積層膜である。
【0026】
パッシベーション膜24は、層間絶縁膜23上に形成されている。パッシベーション膜24は例えば、SiO膜と、SiN膜(シリコン窒化膜)と、その他の絶縁膜とを含む積層膜である。図1は、パッシベーション膜24および層間絶縁膜23内に形成された開口部Pを示している。
【0027】
上記複数の金属パッド25は、層間絶縁膜21内にて、金属パッド16上に配置されている。これらの金属パッド26や層間絶縁膜21は、アレイチップ2の下面を形成しており、回路チップ1の上面に接している。各金属パッド26は例えば、Cu(銅)層を含んでいる。
【0028】
プラグ26a~26dおよび配線層27a~27dは、層間絶縁膜21内で金属パッド25上にプラグ26a、配線層27a、プラグ26b、配線層27b、プラグ26cの順に形成されており、層間絶縁膜23内で積層膜22上に配線層27c、プラグ26d、配線層27dの順に形成されている。プラグ26a、26bはビアプラグに相当し、プラグ26cはコンタクトプラグに相当する。配線層27a~27dの各々は、1つの配線層内に複数の配線を含んでいる。各アレイ領域R1内の配線層27bは、Y方向に延びる複数の配線を含んでおり、これらの配線はビット線に相当する。また、パッド領域R3内の配線層27dは、開口部Pに露出した配線を含んでおり、この配線はボンディングパッドに相当する。
【0029】
各コンタクトプラグ28aは、アレイ領域R1内のプラグ26c上に配置されており、いずれかの柱状部29と電気的に接続されている。各コンタクトプラグ28bは、プラグ領域R2内のプラグ26c上に配置されており、いずれかの電極層31と電気的に接続されている。各コンタクトプラグ28bの一部は、積層膜22内に絶縁膜37を介して形成されている。各コンタクトプラグ28cは、パッド領域R3内のプラグ26c上に配置されており、いずれかのプラグ26dと電気的に接続されている。各コンタクトプラグ28cの一部は、積層膜22内に絶縁膜38を介して形成されている。
【0030】
図1に例示されたコンタクトプラグ28bは、下から7番目の電極層31と電気的に接続されており、下から1番目から6番目の電極層31を貫通している。同様に、本実施形態の各コンタクトプラグ28bは、下からN番目(Nは2以上の整数)の電極層31と電気的に接続されている場合、下から1番目からN-1番目の電極層31を貫通している。本実施形態の各コンタクトプラグ28bのさらなる詳細については、後述する。一方、本実施形態の各コンタクトプラグ28aは、積層膜22内に配置されておらず、本実施形態の各コンタクトプラグ28cは、積層膜22を貫通している。
【0031】
各柱状部29は、積層膜22内に形成されており、Z方向に延びる柱状の形状を有している。各柱状部29は、積層膜22内に順に設けられたメモリ絶縁膜33、チャネル半導体層34、およびコア絶縁膜35と、コア絶縁膜35下に設けられたコア半導体層36とを含んでいる。チャネル半導体層34は例えば、ポリシリコン層である。コア絶縁膜35は例えば、SiO膜である。コア半導体層36は例えば、ポリシリコン層である。コア半導体層36は、チャネル半導体層34と電気的に接続されている。また、チャネル半導体層34は、配線層27c内の配線(ソース線)と電気的に接続されており、コア半導体層36は、コンタクトプラグ28aを介して、配線層27b内の配線(ビット線)と電気的に接続されている。
【0032】
図2は、第1実施形態の柱状部29およびコンタクトプラグ28bの構造を示す断面図である。
【0033】
図2は、図1に示す複数の柱状部29のうちの1つを示している。図2に示す柱状部29は、メモリ絶縁膜33、チャネル半導体層34、コア絶縁膜35、およびコア半導体層36(不図示)を含んでおり、メモリ絶縁膜33は、積層膜22内に順に設けられたブロック絶縁膜33a、電荷蓄積層33b、およびトンネル絶縁膜33cを含んでいる。ブロック絶縁膜33aは例えば、SiO膜である。電荷蓄積層33bは例えば、SiN膜である。トンネル絶縁膜33cは例えば、SiO膜である。
【0034】
図2はさらに、図1と同様に、積層膜22内に含まれる複数の電極層31および複数の絶縁膜32を示している。図2では、アレイ領域R1内の積層膜22が、これらの電極層31として、複数本のワード線WLと、ソース側選択線SGSと、ドレイン側選択線SGDとを含んでいる。これらのワード線WLは、メモリ絶縁膜33やチャネル半導体層34と共に、複数のメモリセルを形成している。ソース側選択線SGSは、これらのワード線WLの上方に配置されており、ドレイン側選択線SGDは、これらのワード線WLの下方に配置されている。なお、図2では、これらのワード線WLの上方に、2本以上のソース側選択線SGSが配置されていてもよいし、これらのワード線WLの下方に、2本以上のドレイン側選択線SGDが配置されていてもよい。
【0035】
図2はさらに、図1に示す複数のコンタクトプラグ28bのうちの1つを示している。図2に示すコンタクトプラグ28bは、積層膜22内に絶縁膜37を介して設けられており、対応するワード線WLと電気的に接続されている。
【0036】
ある電極層31がワード線WLを含んでいる場合、この電極層31は、アレイ領域R1内にこのワード線WLを含み、パッド領域R2内にこのワード線WL用のパッド部を含んでいる。パッド部は、ワード線と電気的に接続されており、かつ、コンタクトプラグ28bと電気的に接続されている。その結果、ワード線WLが、パッド部を介して、コンタクトプラグ28bと電気的に接続されている。なお、ワード線WLという用語は、パッド部をワード線WLの一部とみなすことで、ワード線WLとそのパッド部とを含むよう用いる場合がある。以上は、ソース側選択線SGS用のパッド部や、ドレイン側選択線SGD用のパッド部についても同様である。
【0037】
図3および図4は、第1実施形態の半導体装置の製造方法を示す断面図である。
【0038】
図3は、回路チップ1を含む回路ウェハW1と、アレイチップ2を含むアレイウェハW2とを示している。図3に示すアレイチップ2(アレイウェハW2)の向きは、図1に示すアレイチップ2の向きと逆向きになっている。本実施形態の半導体装置は、上述のように、回路ウェハW1とアレイウェハW2とを貼り合わせることで製造される。図3は、貼合のために向きを反転される前のアレイウェハW2を示し、図4は、貼合のために向きを反転されて回路ウェハW1と貼り合わされた後のアレイウェハW2を示している。
【0039】
図3はさらに、回路ウェハW1の上面S1と、アレイウェハW2の上面S2とを示している。図3に示すアレイウェハW2は、基板41と、基板41上に形成された犠牲層42と、犠牲層43上に形成された犠牲層43とを備えている。積層膜22は、犠牲層43上に形成されており、各柱状部29や各コンタクトプラグ28cの一部は、犠牲層43内に形成されている。基板41は例えば、Si基板などの半導体基板である。犠牲層42は例えば、ポリシリコン層である。犠牲層43は例えば、SiN膜である。
【0040】
本実施形態の半導体装置は例えば、次のように製造される。まず、基板11上に、複数のトランジスタ12、層間絶縁膜13、複数のプラグ14a~14f、複数の配線層15a~15e、および複数の金属パッド16を形成する(図3)。また、基板41上に、犠牲層42、犠牲層43、層間絶縁膜21、積層膜22、複数の金属パッド25、複数のプラグ26a~26c、複数の配線層27a、27b、複数のコンタクトプラグ28a~28c、および複数の柱状部29を形成する(図3)。
【0041】
次に、図4に示すように、回路ウェハW1とアレイウェハW2とを機械的圧力により貼り合わせる。これにより、層間絶縁膜13と層間絶縁膜21とが接着される。次に、回路ウェハW1およびアレイウェハW2をアニールする。これにより、金属パッド16と金属パッド25とが接合される。
【0042】
その後、基板11をCMP(Chemical Mechanical Polishing)により薄膜化し、基板41をCMPにより除去する。さらには、犠牲層42、43を除去して積層膜22を露出させ、積層膜22上に層間絶縁膜23、パッシベーション膜24、複数のプラグ26d、および複数の配線層27c、27dを形成する(図1参照)。そして、回路ウェハW1およびアレイウェハW2を複数のチップに切断する。このようにして、図1に示す半導体装置が製造される。
【0043】
なお、図1は、層間絶縁膜13と層間絶縁膜21との境界面や、金属パッド16と金属パッド25との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、金属パッド16の側面の傾きや、金属パッド25の側面の傾きや、金属パッド16と金属パッド25との位置ずれを検出することで推定することができる。
【0044】
図5は、第1実施形態の電極層31やコンタクトプラグ28bのレイアウトを示す平面図である。
【0045】
図5は、図1に示すアレイチップ2を下から上に見た様子を示している。図5は、上記複数の電極層31に含まれる電極層31-1~31-8と、上記複数のコンタクトプラグ28bに含まれるコンタクトプラグ28b-1~28b-8とを示している。電極層31-1~31-8は、基板11の上方において電極層31-1~31-8の順に積層されている。コンタクトプラグ28b-1~28b-8はそれぞれ、電極層31-1~31-8と電気的に接続されている。図1に例示されているコンタクトプラグ28bは、コンタクトプラグ28b-1~28b-8のうちの1つである。
【0046】
本実施形態の電極層31やコンタクトプラグ28bは例えば、図5に示すレイアウトで配置されてもよい。図5では、電極層31-8の下面の一部が電極層31-7から露出しており、電極層31-7の下面の一部が電極層31-6から露出している。さらには、電極層31-6の下面の一部が電極層31-5から露出しており、電極層31-5の下面の一部が電極層31-4から露出している。さらには、電極層31-4の下面の一部が電極層31-3から露出しており、電極層31-3の下面の一部が電極層31-2から露出しており、電極層31-2の下面の一部が電極層31-1から露出している。
【0047】
コンタクトプラグ28b-8~28b-2はそれぞれ、電極層31-8~31-2の露出部分下に配置されている。同様に、コンタクトプラグ28b-1は、電極層31-1下に配置されている。図5では、コンタクトプラグ28b-1~28b-8が、平面視において一直線上に配置されている。
【0048】
図6は、第1実施形態の比較例の半導体装置の構造を示す断面図である。
【0049】
本比較例の半導体装置(図6)は、第1実施形態の半導体装置(図1)とおおむね同様の構造を有している。ただし、本比較例の半導体装置は、プラグ領域R2の代わりにプラグ領域R2’を備えており、複数のコンタクトプラグ28bの代わりに複数のコンタクトプラグ28b’を備えている。図5は、これらのコンタクトプラグ28b’のうちの1つを例示している。
【0050】
本比較例の積層膜22は、プラグ領域R2’内に階段構造を有しており、積層膜22の階段構造下に層間絶縁膜21が設けられている。その結果、図6に示すコンタクトプラグ28b’は、図1に示すコンタクトプラグ28bと同様に1つの電極層31と接しているが、図1に示すコンタクトプラグ28bとは異なり他の電極層31を貫通していない。
【0051】
ここで、本実施形態と本比較例とを比較する。本実施形態によれば、本比較例のような階段構造を形成する必要がなくなることで、プラグ領域R2をプラグ領域R2’に比べて簡単に形成することが可能となる。一方、本実施形態の各コンタクトプラグ28bは、積層膜22内に絶縁膜37を介して形成される。そのため、本実施形態のプラグ領域R2では、積層膜22内に複数のスリット(後述するST)を形成し、電極層31を分断するための絶縁膜(後述する52)をスリット間に形成する場合、この絶縁膜を配置するスペースが不足する可能性がある。理由は、プラグ領域R2内に積層膜22だけでなく絶縁膜37も配置されるからである。しかしながら、本実施形態によれば、後述するような構造のプラグ領域R2を採用することで、このようなスペース不足の問題に対処することが可能となる。
【0052】
図7は、第1実施形態の半導体装置の構造を模式的に示す平面図である。
【0053】
図7(a)は、本実施形態の半導体装置内の8つのアレイ領域R1と、8つのプラグ領域R2とを示している。図7に示すアレイ領域R1およびプラグ領域R2はそれぞれ、図1に示すアレイ領域R1およびプラグ領域R2と同じ構造を有している。
【0054】
図7(a)は、左上のエリア、左下のエリア、右上のエリア、および右下のエリアという4つのエリアを示している。各エリアは、2つのアレイ領域R1と2つのプラグ領域R2とを含んでいる。各エリアでは、左側のプラグ領域R2と右側のプラグ領域R2が、X方向に互いに隣接しており、これらのプラグ領域R2が、左側のアレイ領域R1と右側のアレイ領域R1との間に挟まれている。これらのアレイ領域R1およびプラグ領域R2は、X方向に互いに隣接している。各アレイ領域R1は、符号「S/A」で示されている1つのセンスアンプ領域と、符号「Peri」で示されている2つの周辺回路領域とを含んでいる。
【0055】
図7(b)は、図7(a)における1つのエリアを示している。図7(b)では、各プラグ領域R2が、1つの部分領域R2aと、2つの部分領域R2bと、1つの部分領域R2cとを含んでいる。各プラグ領域R2において、一方の部分領域R2bは第1プラグ領域の例であり、部分領域R2aは第2プラグ領域の例であり、他方の部分領域R2cは第3プラグ領域の例である。また、図7(b)に示すエリアにおいて、一方のアレイ領域R1は第1アレイ領域の例であり、他方のアレイ領域R1は第2アレイ領域の例であり、一方のプラグ領域R2は第1領域の例であり、他方のプラグ領域R2は第2領域の例である。
【0056】
部分領域R2aは、ワード線WLやソース側選択線SGS用のコンタクトプラグ28bを含む領域であり(図1および図2)、WL/SGS CC領域と呼ぶ。部分領域R2a内の各コンタクトプラグ28bは、ワード線WLまたはソース側選択線SGSと電気的に接続されている。このワード線WLは、第1ワード線の例である。例えば、図7(b)に示すエリアでは、左側のプラグ領域R2内の部分領域R2aに設けられた各コンタクトプラグ28bが、左側および右側のアレイ領域R1内のワード線WLまたはソース側選択線SGSと電気的に接続されており、右側のプラグ領域R2内の部分領域R2aに設けられた各コンタクトプラグ28bが、右側および左側のアレイ領域R1内のワード線WLまたはソース側選択線SGSと電気的に接続されている。これらのワード線WLは、第1ワード線および第2ワード線の例である。
【0057】
各部分領域R2bは、ドレイン側選択線SGD用のコンタクトプラグ28bを含む領域であり(図1および図2)、SGD CC領域と呼ぶ。各部分領域R2b内の各コンタクトプラグ28bは、ドレイン側選択線SGDと電気的に接続されている。このドレイン側選択線SGDは、第1または第2選択線の例である。例えば、図7(b)に示す左側のプラグ領域R2では、左側の部分領域R2bに設けられた各コンタクトプラグ28bが、左側のアレイ領域R1内のドレイン側選択線SGDと電気的に接続されており、右側の部分領域R2bに設けられた各コンタクトプラグ28bが、右側のアレイ領域R1内のドレイン側選択線SGSと電気的に接続されている。これらのドレイン側選択線SGDは、第1および第2選択線の例である。一方、図7(b)に示す右側のプラグ領域R2では、右側の部分領域R2bに設けられた各コンタクトプラグ28bが、右側のアレイ領域R1内のドレイン側選択線SGDと電気的に接続されており、左側の部分領域R2bに設けられた各コンタクトプラグ28bが、左側のアレイ領域R1内のドレイン側選択線SGSと電気的に接続されている。これらのドレイン側選択線SGDも、第1および第2選択線の例である。
【0058】
部分領域R2cは、ダミー領域と呼び、コンタクトプラグ28bを含んでいても含んでいなくてもよい(図1)。各プラグ領域R2では、一方の部分領域R2bが、部分領域2aの+X方向に位置し、他方の部分領域R2bが、部分領域2aの-X方向に位置し、部分領域R2cが、これらの部分領域R2a、R2bの+Y方向または-Y方向に位置している。図7(b)に示すエリアでは、左側のプラグ領域R2内の部分領域R2cが、左側のプラグ領域R2内の部分領域R2a、R2bの+Y方向に位置し、右側のプラグ領域R2内の部分領域R2cが、右側のプラグ領域R2内の部分領域R2a、R2bの-Y方向に位置している。
【0059】
図8は、第1実施形態の半導体装置の構造を示す別の平面図である。
【0060】
図8は、図7におけるアレイ領域R1と、プラグ領域R2内の部分領域R2a、R2bとを示している。これらの領域は、同じエリア内に配置され、アレイ領域R1、部分領域R2b、部分領域R2aの順でX方向に互いに隣接している。
【0061】
図8はさらに、アレイ領域R1内に設けられた複数の柱状部29と、プラグ領域R2内に設けられた複数のコンタクトプラグ28bとを示している。図8はさらに、積層膜22内の1つの電極層31を示している。図8に示す各コンタクトプラグ28bは、この電極層31を貫通しているか、この電極層31の下面に接しているか、この電極層31の下面に接していない。この電極層31の下面に接しているコンタクトプラグ28bは、この電極層31に電気的に接続されている。一方、この電極層31を貫通しているか、この電極層31の下面に接していないコンタクトプラグ28bは、この電極層31に電気的に接続されておらず、積層膜22内の別の電極層31に電気的に接続されている。各コンタクトプラグ28bは、積層膜22内のいずれかの電極層31と電気的に接続されている。
【0062】
図8に示すように、本実施形態の半導体装置は、積層膜22内に、複数のスリットSTと、複数の絶縁膜51と、複数の絶縁膜52と、複数の梁部53とを備えている。絶縁膜51、52は、アレイ領域R1およびプラグ領域R2内に設けられており、梁部53は、プラグ領域R2内に設けられている。絶縁膜51は、第1絶縁膜の例である。絶縁膜52は、第2絶縁膜の例である。
【0063】
上記複数のスリットSTは、積層膜22内をX方向およびZ方向に延びており、積層膜22を貫通している。これらのスリットSTは、積層膜22内の複数の犠牲層を複数の電極層31に置き換える際に使用される(リプレイス工程)。これらの犠牲層は例えば、SiN膜である。リプレイス工程では、複数の犠牲層と複数の絶縁膜32とを交互に含む積層膜22を形成し、積層膜22内にこれらのスリットSTを形成し、これらのスリットSTから犠牲層を除去し、犠牲層の除去により形成された複数の空洞内に複数の電極層31を形成する。その結果、複数の電極層31と複数の絶縁膜32とを交互に含む積層膜22が形成される。図8は、これらのスリットSTのうちの2本を例示している。
【0064】
上記複数の絶縁膜51はそれぞれ、上記複数のスリットST内に埋め込まれている。そのため、これらの絶縁膜51は、積層膜22内をX方向およびZ方向に延びており、積層膜22を貫通している。これらの絶縁膜51は例えば、SiO膜である。図8は、これらの絶縁膜51のうちの2つを例示している。図8に示す各スリットSTは、絶縁膜51のみを含んでいるが、後述するように絶縁膜51とその他の膜(例えば配線層)とを含んでいてもよい。
【0065】
上記複数の絶縁膜52は、絶縁膜51と同様に、積層膜22内をX方向およびZ方向に延びている。ただし、各絶縁膜51が、平面視で直線状に延びているのに対し、各絶縁膜52は、プラグ領域R2内において平面視で曲線状に延びている。各絶縁膜52は、図8に示すように、絶縁膜51間で線状に延びている。図8は、2つの絶縁膜51と、これらの絶縁膜51間で線状に延びる5つの絶縁膜52とを例示している。これらの絶縁膜52は例えば、SiO膜である。図8では、これらの絶縁膜52が、互いに接しないように延びているが、各絶縁膜52が、2つの絶縁膜51の一方に接しており、この絶縁膜51で終端している。
【0066】
本実施形態では、これらの絶縁膜52が、ドレイン側選択線SGDを含む電極層31内に配置されている。図8では、部分領域R2b内の電極層31が、これらの絶縁膜52により、複数の部分PSGに分断されている。各部分PSGは、コンタクトプラグ28bと電気的に接続されることで、ドレイン側選択線SGDとコンタクトプラグ28bとを電気的に接続するパッド部として機能する。図8では、部分領域R2b内の電極層31が、5つの絶縁膜52により、6つの部分PSGに分断されている。これらの部分PSGのうちの1つは、部分PWLとつながっている。
【0067】
図8では、部分領域R2a内の電極層31が、部分PWLを含んでいる。部分PWLを貫通している各コンタクトプラグ28bは、ワード線WLまたはソース側選択線SGSを含む電極層31までZ方向に延びており、ワード線WLまたはソース側選択線SGSと電気的に接続されている。この場合、この電極層31における部分領域R2a内の部分は、ワード線WLまたはソース側選択線SGSとコンタクトプラグ28bとを電気的に接続するパッド部として機能する。
【0068】
上記複数の梁部53は、プラグ領域R2内の積層膜22内に設けられており、積層膜22内をZ方向に延びている。これらの梁部53は、積層膜22の変形を抑制するために配置されている。これらの梁部53は例えば、SiO膜である。
【0069】
以上のように、上記複数の絶縁膜52は、絶縁膜51間にて線状に延びており、いずれかの絶縁膜51に接することで部分領域R2b内で終端している。これにより、部分領域R2b内の電極層31を、好適な形状の複数の部分PSGに分断することが可能となる。具体的には、これらの部分PSGの形状を、これらの部分PSG内にコンタクトプラグ28bを配置しやすい形状に設定することが可能となる。
【0070】
例えば、各絶縁膜52が部分領域R2b内にてX方向に直線状に延びていると、各部分PSGの形状が、X方向に延びる細長い形状となり、各部分PSG内にコンタクトプラグ28bを配置しにくくなる。そのため、絶縁膜51間の距離を広げたり、絶縁膜51間の絶縁膜52の本数を減らしたりする必要が生じてしまう。一方、本実施形態によれば、各部分PSGの形状を、細長くない形状に近付けることが可能となり、各部分PSG内にコンタクトプラグ28bを配置しやすくなる。別の言い方をすると、本実施形態によれば、部分領域R2b内に多数のコンタクトプラグ28bを配置しても、部分領域R2b内に絶縁膜52を配置する十分なスペースを確保することが可能となる。図8では、各部分PSG内に複数のコンタクトプラグ28bを配置することが可能となっており(多連配置)、具体的には、各部分PSG内に4つのコンタクトプラグ28bが配置されている。
【0071】
次に、本実施形態の第1~第3変形例の半導体装置について説明する。
【0072】
(1)第1変形例
図9は、第1実施形態の半導体装置の構造と、第1実施形態の第1変形例の半導体装置の構造とを示す平面図である。
【0073】
図9(a)は、本実施形態の半導体装置を示している。図9(a)は、2つのアレイ領域R1と、これらのアレイ領域R1間の1つのプラグ領域R2とを示している。このプラグ領域R2は、1つの部分領域R2aと、2つの部分領域R2bとを含んでいる。なお、図9(a)は、部分領域R2cの図示を省略している。これは、後述する図9(b)や図10でも同様である。
【0074】
図9(a)に示すアレイ領域R1およびプラグ領域R2の構造は、図7(a)、図7(b)、および図8に示すアレイ領域R1およびプラグ領域R2の構造と同様である。ただし、図9(a)は、図面を見やすくするために、梁部53の図示を省略している。これは、後述する図9(b)や図10でも同様である。
【0075】
図9(b)は、本実施形態の第1変形例の半導体装置を示している。図9(b)は、図9(a)と同様に、2つの絶縁膜51間を線状に延びる複数の絶縁膜52を示している。ただし、図9(a)に示す複数の絶縁膜51がすべて、部分領域R2b内の一方の絶縁膜51で終端しているのに対し、図9(b)に示す複数の絶縁膜51のうちの1つは、いずれの絶縁膜51でも終端しておらず、いずれの絶縁膜51にも接していない。その結果、図9(b)に示す部分領域R2a内の電極層31が、この絶縁膜52により、2つの部分PWLに分断されている。
【0076】
このように、絶縁膜51間を線状に延びる複数の絶縁膜52は、いずれの絶縁膜51にも接しない絶縁膜52を含んでいてもよい。
【0077】
(2)第2変形例
図10は、第1実施形態の第2変形例の半導体装置の構造を示す平面図である。
【0078】
本変形例の半導体装置は、図9(b)に示す1つのプラグ領域R2を、2つのプラグ領域R2に分割した構造を有している。その結果、本変形例の半導体装置は、図9(b)に示す2つのアレイ領域R1と、上記2つのプラグ領域R2間に設けられた更なる1つのアレイ領域R1とを含んでいる。本変形例では、図9(b)に示す1つのプラグ領域R2内の複数のコンタクトプラグ28bが、図10に示す2つのプラグ領域R2内に分散して配置されている。これらのコンタクトプラグ28bの配置に関し、図9(b)に示す配置を集中配置と呼び、図10に示す配置を分散配置と呼ぶ。
【0079】
図10は、1つの電極層31を、点K1側の部分と点K2側の部分とに分けて図示している。点K1と点K2は、同じアレイ領域R1内に位置している。本変形例の点K2側のパッド領域R2では、一方の部分領域R2bが、単なる境界領域である部分領域R2b’に置き換えられている。本変形例のコンタクトプラグ28bは、部分領域R2b’内には配置されていない。
【0080】
(3)第3変形例
図11は、第1実施形態の第3変形例の半導体装置の構造を示す平面図である。
【0081】
図11は、図8と同様に、アレイ領域R1と、プラグ領域R2内の部分領域R2a、R2bとを示している。ただし、図8は、アレイ領域R1の右側のプラグ領域R2を示しているのに対し、図11は、アレイ領域R1の左側のプラグ領域R2を示している。
【0082】
図11は、図8と同様に、2つの絶縁膜51間を線状に延びる複数の絶縁膜52を示している。本変形例の半導体装置は、図8に示す構成要素に加えて、平面視で一方の絶縁膜51と重なる位置に設けられた複数の架橋部54を備えている。図11では、これらの架橋部54が、部分領域R2b内に配置されている。本変形例の各絶縁膜52は、いずれかの架橋部54で終端しており、架橋部54に接している。各架橋部54は例えば、金属層である。
【0083】
図12は、第1実施形態の第3変形例の半導体装置の構造を示す断面図である。
【0084】
図12は、図11に示す部分領域R2bのYZ断面を示している。本変形例の半導体装置は、図11に示す構成要素に加えて、スリットST内に絶縁膜51を介して形成された配線層55を備えている。配線層55は例えば、ポリシリコン層または金属層である。図12はさらに、積層膜22を貫通する複数の梁部53と、積層膜22内に絶縁膜37を介して設けられたコンタクトプラグ28bとを示している。
【0085】
本変形例の各架橋部54は、図12に示すように、絶縁膜51および配線層55の下面に配置されている。本変形例の各架橋部54は、ドレイン側選択線SGDや部分PSGの変形を抑制するために設けられている。本変形例では、配線層55はW(タングステン)層を含んでおり、各架橋部54はW層以外の材料を含んでいる。各架橋部54は例えば、金属酸化膜などの絶縁性の金属化合物膜を含んでいる。
【0086】
図12はさらに、架橋部54に接する絶縁膜52を示している。絶縁膜52はさらに、絶縁膜51にも接していてもよい。
【0087】
以上のように、本実施形態の上記複数の絶縁膜52は、絶縁膜51間にて線状に延びており、いずれかの絶縁膜51に接することで部分領域R2b内で終端している。よって、本実施形態によれば、これらの絶縁膜52を好適に配置することが可能となる。例えば、部分領域R2b内の電極層31を、これらの絶縁膜52により、好適な形状の複数の部分PSGに分断することが可能となり、その結果、これらの部分PSG内にコンタクトプラグ28bを配置しやすくなる。
【0088】
(第2実施形態)
図13は、第2実施形態の半導体装置の構造を示す平面図である。
【0089】
図13は、図8と同様に、積層膜22内の複数のスリットST、複数の絶縁膜51、複数の絶縁膜52、複数の梁部53などを示している。第1実施形態と同様に、本実施形態の各絶縁膜52は、少なくともいずれかの絶縁膜51に接しており、各部分PSGは、1つ以上(ここでは2つ)のコンタクトプラグ28bと電気的に接続されている。コンタクトプラグ28b上の梁部53は、破線で示されている。
【0090】
図13は、3つの絶縁膜51を例示している。これらの絶縁膜51のうち、最も+Y方向側に位置する絶縁膜51を「上側の絶縁膜51」と呼び、最も-Y方向側に位置する絶縁膜51を「下側の絶縁膜51」と呼び、残りの絶縁膜51を「中央の絶縁膜51」と呼ぶことにする。図13では、中央の絶縁膜51が、部分領域R2b内において、平面視でS字形の形状を有する部分を含んでいる。
【0091】
図14は、第2実施形態の半導体装置の構造を示す拡大平面図である。
【0092】
図14は、中央の絶縁膜51を示している。中央の絶縁膜51は、部分領域R2b内に2つの部分51a、1つの部分51b、および1つの部分51cを含んでいる。部分51a、51b、51cはそれぞれ、第1、第2、および第3部分の例である。
【0093】
各部分51aは、X方向に直線状に延びている。部分51bは、左の部分51aに接しており、各部分51aに対して+Y方向に突出している。部分51cは、部分51bと右の部分51aとに接しており、各部分51aに対して-Y方向に突出している。これにより、部分51bと部分51cは、平面視でS字形の形状を有するS字形部分61を形成している。
【0094】
図14はさらに、S字形部分61に隣接する2つの部分PSGと、これらの部分PSGと電気的に接続された4つのコンタクトプラグ28bと、各コンタクトプラグ28bの直径Dとを示している。各コンタクトプラグ28bの直径Dは、例えば750~800nmである。図14はさらに、X方向に延びる直線La、Lb、Lcとを示している。直線Lbは、直線Laよりも距離Eだけ+Y方向に位置し、直線Lcは、直線Laよりも距離Eだけ-Y方向に位置している。距離Eは、例えば400nm以上である。
【0095】
本実施形態では、各部分51aの中心線が、直線La上に位置している。部分51bの中心線は、直線Laの+Y方向に位置し、部分51cの中心線は、直線Laの-Y方向に位置している。図14では、部分51bの大部分の中心線が、直線Lb上に位置し、部分51cの大部分の中心線が、直線Lc上に位置している。なお、直線La、Lb間の距離Eは、直線La、Lc間の距離Eと異なっていてもよい。
【0096】
ここで、図13の「中央の絶縁膜51の部分51a」と「上側の絶縁膜51」との間の幅をWで表すことにする。この場合、図13の「中央の絶縁膜51の部分51b」と「上側の絶縁膜51」との間の幅は、おおむねW-Eとなり、図13の「中央の絶縁膜51の部分51c」と「上側の絶縁膜51」との間の幅は、おおむねW+Eとなる。その結果、これらの絶縁膜51は、絶縁膜51間の幅がWである部分と、絶縁膜51間の幅がW-Eである部分と、絶縁膜51間の幅がW+Eである部分とを含むことになる。これは、図13の「中央の絶縁膜51」と「下側の絶縁膜51」との間の幅についても同様であり、さらには、Y方向に互いに隣接する任意の2つの絶縁膜51についても同様である。幅W、W-E、W+Eはそれぞれ、第1、第2、および第3幅の例である。
【0097】
図14のS字形部分61は、図13においてアレイ領域R1付近に配置されている。そのため、S字形部分61とアレイ領域R1との距離は、S字形部分61と部分領域R2aとの距離よりも短くなっている。すなわち、部分51cの右端とアレイ領域R1との距離は、部分51bの左端と部分領域R2aとの距離よりも短くなっている。
【0098】
各部分PSGのY方向の幅は、アレイ領域R1付近で広く設定しにくい。理由は、アレイ領域R1付近には、多くの絶縁膜52が配置されているからである。そこで、本実施形態のS字形部分61は、アレイ領域R1付近に配置されている。これにより、各部分PSGのY方向の幅を、アレイ領域R1付近で広く設定することが可能となる。その結果、アレイ領域R1付近の部分PSGにも、直径Dの大きいコンタクトプラグ28bを配置することが可能となる。本実施形態では、アレイ領域R1付近の部分PSGにコンタクトプラグ28bを配置しやすくするため、距離Eを、直径Dの1/2程度に設定することが望ましい(E≒D/2)。コンタクトプラグ28bごとに直径Dが異なる場合には、距離Eは、アレイ領域R1付近の部分PSGに配置されるコンタクトプラグ28bの直径Dの1/2程度に設定することが望ましい。
【0099】
(1)第1変形例
図15は、第2実施形態の第1変形例の半導体装置の構造を示す平面図である。
【0100】
本変形例の半導体装置(図15)は、第2実施形態の半導体装置(図13)と同様の構造を有している。ただし、図13に示すアレイ領域R1は、Y方向に隣接する2つの絶縁膜51間に、4つの絶縁膜52を含んでいるのに対し、図15に示すアレイ領域R1は、Y方向に隣接する2つの絶縁膜51間に、5つの絶縁膜52を含んでいる。その結果、図13に示す部分領域R2bは、Y方向に隣接する2つの絶縁膜51間に、5つの部分PSGを含んでいるのに対し、図15に示す部分領域R2bは、Y方向に隣接する2つの絶縁膜51間に、6つの部分PSGを含んでいる。このように、部分領域R2b内の部分PSGの個数は、いくつでもよい。
【0101】
(2)第2変形例
図16は、第2実施形態の第2変形例の半導体装置の構造を示す平面図である。
【0102】
本変形例の半導体装置(図16)は、第1変形例の半導体装置(図15)と同様の構造を有している。ただし、図16に示す複数の絶縁膜52の形状は、図15に示す複数の絶縁膜52の形状と異なっている。その結果、図16に示す複数の部分PSGの形状は、図15に示す複数の部分PSGの形状と異なっている。このように、各部分PSGの形状は、どのような形状でもよい。
【0103】
(3)第3変形例
図17は、第2実施形態の第3変形例の半導体装置の構造を示す平面図である。
【0104】
図17は、7つの絶縁膜51と、これらの絶縁膜51に含まれる6つのS字形部分61とを示している。図17は、絶縁膜52や梁部53の図示は省略している。図17では、3つの絶縁膜51の各々が、2つのS字形部分61を含み、4つの絶縁膜51が、S字形部分61を含んでいない。前者の3つの絶縁膜51と、後者の4つの絶縁膜51は、Y方向に交互に配置されている。すなわち、本変形例の半導体装置は、S字形部分61を含む複数の絶縁膜51と、S字形部分61を含まない複数の絶縁膜51とを、Y方向に交互に含んでいる。これにより、Y方向に互いに隣接する任意の2つの絶縁膜51は、絶縁膜51間の幅がWである部分と、絶縁膜51間の幅がW-Eである部分と、絶縁膜51間の幅がW+Eである部分とを含むことになる。
【0105】
図17では、Y方向に互いに隣接する任意の2つの絶縁膜51間の領域が、2つのアレイ領域R1間に、1つの部分領域R2aと、2つの部分領域R2bとを含んでいる。符号ORは、Y方向に部分領域R2aと部分領域R2bとがオーバーラップするオーバーラップ領域を示している。図17は、左側のオーバーラップ領域ORと、右側のオーバーラップ領域ORという、2つの左側のオーバーラップ領域ORを示している。
【0106】
ここで、Y方向に互いに隣接する任意の2つの絶縁膜51間の領域を、スリット間領域と呼ぶことにする。図17は、6つのスリット間領域を示している。あるスリット間領域では、左側のオーバーラップ領域OR内に部分領域R2aを含む。別のスリット間領域では、左側のオーバーラップ領域OR内に部分領域R2bを含む。後者の部分領域R2bは前者の部分領域R2aの+Y方向または-Y方向に位置している。このような関係は、右側のオーバーラップ領域ORでも成り立つ。
【0107】
本変形例によれば、オーバーラップ領域ORを設けることで、部分PSGの形状を自由に設定することが可能となる。図13に示すように、各スリット間領域内で必要とされる部分領域R2bのX方向の長さは、部分PSGの形状によって異なる。よって、部分領域R2bのX方向の長さは、部分領域R2bごとに異なることが望ましい。本変形例によれば、オーバーラップ領域ORを設けることで、部分領域R2b同士のX方向の長さの違いを、オーバーラップ領域ORに吸収させることが可能となる。これにより、本変形例の半導体装置の面積効率を向上させることが可能となる。
【0108】
(4)第4変形例
図18は、第2実施形態の第4変形例の半導体装置の構造を示す断面図である。
【0109】
図18は、図13に示すアレイ領域R1のYZ断面を示している。図18は、2つの柱状部29下に形成された1つの絶縁膜52を示している。図18に示す各柱状部29は、絶縁膜52の上面より上に位置する上方部分と、絶縁膜52の上面より下に位置する下方部分とを含んでいる。本変形例の上方部分は、平面視で円形の形状を有する。一方、本変形例の下方部分は、絶縁膜52の影響により、平面視で半円形の形状を有する。下方部分は、絶縁膜52の側面に面している。図18に示す5つの電極層31は、例えばワード線である。
【0110】
本変形例の各柱状部29内のメモリ絶縁膜33、チャネル半導体層34、およびコア絶縁膜35は、上方部分内でメモリセルを構成するだけでなく、下方部分内でもメモリセルを構成する。すなわち、本変形例では、絶縁膜52の影響でその形状が円形から半円形になった下方部分も、メモリセルとして使用する。これにより、本変形例の半導体装置内のメモリセルの個数を増やすことが可能となる。
【0111】
以上のように、本実施形態の上記複数の絶縁膜52は、絶縁膜51間にて線状に延びており、いずれかの絶縁膜51に接することで部分領域R2b内で終端している。よって、本実施形態によれば、これらの絶縁膜52を好適に配置することが可能となる。例えば、部分領域R2b内の電極層31を、これらの絶縁膜52により、好適な形状の複数の部分PSGに分断することが可能となり、その結果、これらの部分PSG内にコンタクトプラグ28bを配置しやすくなる。
【0112】
さらに、本実施形態の上記複数の絶縁膜51は、S字形部分61を有する絶縁膜51を含んでいる。これにより、各部分PSG内にコンタクトプラグ28bをさらに配置しやすくすることが可能となる。
【0113】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【0114】
1:回路チップ、2:アレイチップ、
11:基板、12:トランジスタ、12a:ゲート絶縁膜、12b:ゲート電極、
12c:拡散層、12d:拡散層、13:層間絶縁膜、
14a、14b、14c、14d、14e、14f:プラグ、
15a、15b、15c、15d、15e:配線層、16:金属パッド、
21:層間絶縁膜、22:積層膜、23:層間絶縁膜、24:パッシベーション膜、
25:金属パッド、26a、26b、26c、26d:プラグ、
27a、27b、27c、27d:配線層、
28a、28b、28b’、28c、:コンタクトプラグ、29:柱状部、
31:電極層、32:絶縁膜、33、メモリ絶縁膜、33a:ブロック絶縁膜、
33b:電荷蓄積層、33c:トンネル絶縁膜、34:チャネル半導体層、
35:コア絶縁膜、36:コア半導体層、37:絶縁膜、38:絶縁膜、
41:基板、42:犠牲層、43:犠牲層、
51:絶縁膜、51a:部分、51b:部分、51c:部分、52:絶縁膜、
53:梁部、54:架橋部、55:配線層、61:S字形部分
図1
図2
図3
図4
図5
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図8
図9
図10
図11
図12
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図18