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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023178935
(43)【公開日】2023-12-18
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20231211BHJP
H10B 43/50 20230101ALI20231211BHJP
H01L 21/336 20060101ALI20231211BHJP
【ＦＩ】
H10B43/27
H10B43/50
H01L29/78 371
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022203481
(22)【出願日】2022-12-20
(31)【優先権主張番号】P 2022091833
(32)【優先日】2022-06-06
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100124372
【弁理士】
【氏名又は名称】山ノ井 傑
(72)【発明者】
【氏名】村田 威史
(72)【発明者】
【氏名】山部 和治
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA37
5F083JA56
5F083MA06
5F083MA16
5F083MA19
5F083PR40
5F083ZA01
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】電極層を分断するための絶縁膜を好適に配置可能な半導体装置を提供する。
【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板の上方に設けられ、第１方向に互いに離間した複数の電極層を含む積層膜とを備える。前記装置はさらに、前記基板上に設けられ、前記複数の電極層を構成する複数のワード線および複数の選択線を有するメモリセルアレイを含むアレイ領域を備える。前記装置はさらに、前記基板上に設けられ、前記アレイ領域の第２方向に位置し、前記複数の選択線のうちの第１選択線に電気的に接続された第１コンタクトプラグを含む第１プラグ領域を備える。前記装置はさらに、前記基板上に設けられ、前記第１プラグ領域の前記第２方向に位置し、前記複数のワード線のうちの第１ワード線に電気的に接続された第２コンタクトプラグを含む第２プラグ領域を備える。
【選択図】図８
【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板の上方に設けられ、第１方向に互いに離間した複数の電極層を含む積層膜とを備える。前記装置はさらに、前記基板上に設けられ、前記複数の電極層を構成する複数のワード線および複数の選択線を有するメモリセルアレイを含むアレイ領域を備える。前記装置はさらに、前記基板上に設けられ、前記アレイ領域の第２方向に位置し、前記複数の選択線のうちの第１選択線に電気的に接続された第１コンタクトプラグを含む第１プラグ領域を備える。前記装置はさらに、前記基板上に設けられ、前記第１プラグ領域の前記第２方向に位置し、前記複数のワード線のうちの第１ワード線に電気的に接続された第２コンタクトプラグを含む第２プラグ領域を備える。
【選択図】図８
【特許請求の範囲】
【請求項1】
基板と、
前記基板の上方に設けられ、第１方向に互いに離間した複数の電極層を含む積層膜と、
前記基板上に設けられ、前記複数の電極層を構成する複数のワード線および複数の選択線を有するメモリセルアレイを含むアレイ領域と、
前記基板上に設けられ、前記アレイ領域の第２方向に位置し、前記複数の選択線のうちの第１選択線に電気的に接続された第１コンタクトプラグを含む第１プラグ領域と、
前記基板上に設けられ、前記第１プラグ領域の前記第２方向に位置し、前記複数のワード線のうちの第１ワード線に電気的に接続された第２コンタクトプラグを含む第２プラグ領域と、
を備える半導体装置。
前記基板の上方に設けられ、第１方向に互いに離間した複数の電極層を含む積層膜と、
前記基板上に設けられ、前記複数の電極層を構成する複数のワード線および複数の選択線を有するメモリセルアレイを含むアレイ領域と、
前記基板上に設けられ、前記アレイ領域の第２方向に位置し、前記複数の選択線のうちの第１選択線に電気的に接続された第１コンタクトプラグを含む第１プラグ領域と、
前記基板上に設けられ、前記第１プラグ領域の前記第２方向に位置し、前記複数のワード線のうちの第１ワード線に電気的に接続された第２コンタクトプラグを含む第２プラグ領域と、
を備える半導体装置。
【請求項2】
前記基板上に設けられ、前記第２プラグ領域の前記第２方向に位置し、前記第１選択線と異なる第２選択線に電気的に接続された第３コンタクトプラグを含む第３プラグ領域をさらに備える、請求項１に記載の半導体装置。
【請求項3】
前記複数のワード線は、前記第２方向に延びている、請求項１に記載の半導体装置。
【請求項4】
前記第１プラグ領域は、
前記積層膜内に設けられ、前記第２方向に延びている複数の第１絶縁膜と、
前記積層膜内に設けられ、前記第１絶縁膜間で線状に延びている複数の第２絶縁膜と、
をさらに含む、請求項１に半導体装置。
前記積層膜内に設けられ、前記第２方向に延びている複数の第１絶縁膜と、
前記積層膜内に設けられ、前記第１絶縁膜間で線状に延びている複数の第２絶縁膜と、
をさらに含む、請求項１に半導体装置。
【請求項5】
前記複数の第２絶縁膜の各々は、いずれかの前記第１絶縁膜に接しているか、または、いずれかの前記第１絶縁膜下の金属層に接している、請求項４に記載の半導体装置。
【請求項6】
前記複数の第１絶縁膜のうちの少なくとも１つの第１絶縁膜は、
前記第２方向に延びる第１部分と、
前記第１部分に接しており、前記第１部分に対して第３方向に突出した第２部分と、
前記第２部分に接しており、前記第１部分に対して前記第３方向の逆側に突出した第３部分と、
を含む、請求項４に記載の半導体装置。
前記第２方向に延びる第１部分と、
前記第１部分に接しており、前記第１部分に対して第３方向に突出した第２部分と、
前記第２部分に接しており、前記第１部分に対して前記第３方向の逆側に突出した第３部分と、
を含む、請求項４に記載の半導体装置。
【請求項7】
前記第２および第３部分は、Ｓ字形の形状を有する、請求項６に記載の半導体装置。
【請求項8】
前記第２および第３部分は、前記第１プラグ領域内に設けられており、
前記第２および第３部分と前記アレイ領域との距離は、前記第２および第３部分と前記第２プラグ領域との距離よりも短い、請求項６に記載の半導体装置。
前記第２および第３部分と前記アレイ領域との距離は、前記第２および第３部分と前記第２プラグ領域との距離よりも短い、請求項６に記載の半導体装置。
【請求項9】
前記複数の第１絶縁膜のうちの第３方向に互いに隣接する２つの第１絶縁膜は、
前記２つの絶縁膜間の幅が第１値である部分と、
前記２つの絶縁膜間の幅が前記第１値よりも小さい第２値である部分と、
前記２つの絶縁膜間の幅が前記第１値よりも大きい第３値である部分と、
を含む、請求項４に記載の半導体装置。
前記２つの絶縁膜間の幅が第１値である部分と、
前記２つの絶縁膜間の幅が前記第１値よりも小さい第２値である部分と、
前記２つの絶縁膜間の幅が前記第１値よりも大きい第３値である部分と、
を含む、請求項４に記載の半導体装置。
【請求項10】
前記２つの第１絶縁膜間の領域内に設けられた前記第２プラグ領域は、前記２つの第１絶縁膜間の領域外に設けられた前記第１プラグ領域の前記第３方向に設けられている、請求項９に記載の半導体装置。
【請求項11】
前記複数の第２絶縁膜のうちの少なくとも１つの第２絶縁膜は、前記アレイ領域内において、電荷蓄積層および半導体層を含む柱状部下に設けられており、
前記柱状部内の前記電荷蓄積層および前記半導体層における、前記少なくとも１つの第２絶縁膜の側面に面する部分は、メモリセルを構成している、請求項４に記載の半導体装置。
前記柱状部内の前記電荷蓄積層および前記半導体層における、前記少なくとも１つの第２絶縁膜の側面に面する部分は、メモリセルを構成している、請求項４に記載の半導体装置。
【請求項12】
前記複数の電極層は、前記第１ワード線を含む第１電極層を含み、
前記第２コンタクトプラグは、前記基板と前記第１電極層との間に設けられた電極層を貫通している、請求項１に記載の半導体装置。
前記第２コンタクトプラグは、前記基板と前記第１電極層との間に設けられた電極層を貫通している、請求項１に記載の半導体装置。
【請求項13】
基板と、
前記基板の上方に設けられ、第１方向に互いに離間した複数の電極層を含む積層膜と、
前記基板上に設けられ、前記複数の電極層を構成する第１ワード線を有する第１メモリセルアレイを含む第１アレイ領域と、
前記基板上に設けられ、前記第１アレイ領域の第２方向に位置し、複数のコンタクトプラグを含むプラグ領域と、
前記基板上に設けられ、前記プラグ領域の前記第２方向に位置し、前記複数の電極層を構成する第２ワード線を有する第２メモリセルアレイを含む第２アレイ領域とを備え、
前記コンタクトプラグは、前記第１ワード線に電気的に接続された第１プラグと、前記第２ワード線に電気的に接続された第２プラグとを含む、半導体装置。
前記基板の上方に設けられ、第１方向に互いに離間した複数の電極層を含む積層膜と、
前記基板上に設けられ、前記複数の電極層を構成する第１ワード線を有する第１メモリセルアレイを含む第１アレイ領域と、
前記基板上に設けられ、前記第１アレイ領域の第２方向に位置し、複数のコンタクトプラグを含むプラグ領域と、
前記基板上に設けられ、前記プラグ領域の前記第２方向に位置し、前記複数の電極層を構成する第２ワード線を有する第２メモリセルアレイを含む第２アレイ領域とを備え、
前記コンタクトプラグは、前記第１ワード線に電気的に接続された第１プラグと、前記第２ワード線に電気的に接続された第２プラグとを含む、半導体装置。
【請求項14】
前記プラグ領域は、
前記第１アレイ領域の前記第２方向に位置し、前記第１プラグを含む第１領域と、
前記第１プラグ領域の前記第２方向に位置し、前記第２プラグを含む第２領域と、
を含む、請求項１３に記載の半導体装置。
前記第１アレイ領域の前記第２方向に位置し、前記第１プラグを含む第１領域と、
前記第１プラグ領域の前記第２方向に位置し、前記第２プラグを含む第２領域と、
を含む、請求項１３に記載の半導体装置。
【請求項15】
前記第１ワード線および前記第２ワード線は、前記第２方向に延びている、請求項１３に記載の半導体装置。
【請求項16】
前記プラグ領域は、
前記積層膜内に設けられ、前記第２方向に延びている複数の第１絶縁膜と、
前記積層膜内に設けられ、前記第１絶縁膜間で線状に延びている複数の第２絶縁膜と、
をさらに含む、請求項１３に記載の半導体装置。
前記積層膜内に設けられ、前記第２方向に延びている複数の第１絶縁膜と、
前記積層膜内に設けられ、前記第１絶縁膜間で線状に延びている複数の第２絶縁膜と、
をさらに含む、請求項１３に記載の半導体装置。
【請求項17】
前記複数の第２絶縁膜の各々は、いずれかの前記第１絶縁膜に接しているか、または、いずれかの前記第１絶縁膜下の金属層に接している、請求項１６に記載の半導体装置。
【請求項18】
前記複数の電極層は、前記第１ワード線を含む第１電極層と、前記第２ワード線を含む第２電極層とを含み、
前記第１プラグは、前記基板と前記第１電極層との間に設けられた電極層を貫通しており、前記第２プラグは、前記基板と前記第２電極層との間に設けられた電極層を貫通している、請求項１３に記載の半導体装置。
前記第１プラグは、前記基板と前記第１電極層との間に設けられた電極層を貫通しており、前記第２プラグは、前記基板と前記第２電極層との間に設けられた電極層を貫通している、請求項１３に記載の半導体装置。
【請求項19】
基板と、
前記基板の上方に設けられ、第１方向に互いに離間した複数の電極層を含む積層膜と、
前記積層膜内に設けられ、第２方向に延びている複数の第１絶縁膜と、
前記積層膜内に設けられ、前記第１絶縁膜間で線状に延びている複数の第２絶縁膜と、
前記第１絶縁膜下に設けられ、いずれかの前記第２絶縁膜に接している金属層と、
を備える半導体装置。
前記基板の上方に設けられ、第１方向に互いに離間した複数の電極層を含む積層膜と、
前記積層膜内に設けられ、第２方向に延びている複数の第１絶縁膜と、
前記積層膜内に設けられ、前記第１絶縁膜間で線状に延びている複数の第２絶縁膜と、
前記第１絶縁膜下に設けられ、いずれかの前記第２絶縁膜に接している金属層と、
を備える半導体装置。
【請求項20】
前記基板上に設けられ、前記複数の電極層を構成する複数のワード線および複数の選択線を有するメモリセルアレイを含むアレイ領域と、
前記基板上に設けられ、前記複数の選択線のうちの第１選択線に電気的に接続された第１コンタクトプラグを含む第１プラグ領域と、
前記基板上に設けられ、前記複数のワード線のうちの第１ワード線に電気的に接続された第２コンタクトプラグを含む第２プラグ領域とをさらに備え、
前記金属層は、前記第１プラグ領域内に設けられている、請求項１９に記載の半導体装置。
前記基板上に設けられ、前記複数の選択線のうちの第１選択線に電気的に接続された第１コンタクトプラグを含む第１プラグ領域と、
前記基板上に設けられ、前記複数のワード線のうちの第１ワード線に電気的に接続された第２コンタクトプラグを含む第２プラグ領域とをさらに備え、
前記金属層は、前記第１プラグ領域内に設けられている、請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
３次元半導体メモリにおいては、電極層を形成するための積層膜内に複数のスリットを形成し、電極層を分断するための絶縁膜をスリット間に形成する場合、絶縁膜を配置するスペースが不足する可能性がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００９－０１６４００号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
電極層を分断するための絶縁膜を好適に配置可能な半導体装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態によれば、半導体装置は、基板と、前記基板の上方に設けられ、第１方向に互いに離間した複数の電極層を含む積層膜とを備える。前記装置はさらに、前記基板上に設けられ、前記複数の電極層を構成する複数のワード線および複数の選択線を有するメモリセルアレイを含むアレイ領域を備える。前記装置はさらに、前記基板上に設けられ、前記アレイ領域の第２方向に位置し、前記複数の選択線のうちの第１選択線に電気的に接続された第１コンタクトプラグを含む第１プラグ領域を備える。前記装置はさらに、前記基板上に設けられ、前記第１プラグ領域の前記第２方向に位置し、前記複数のワード線のうちの第１ワード線に電気的に接続された第２コンタクトプラグを含む第２プラグ領域を備える。
【図面の簡単な説明】
【0006】
【図1】第１実施形態の半導体装置の構造を示す断面図である。
【図2】第１実施形態の柱状部およびコンタクトプラグの構造を示す断面図である。
【図3】第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図4】第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図5】第１実施形態の電極層やコンタクトプラグのレイアウトを示す平面図である。
【図6】第１実施形態の比較例の半導体装置の構造を示す断面図である。
【図7】第１実施形態の半導体装置の構造を模式的に示す平面図である。
【図8】第１実施形態の半導体装置の構造を示す別の平面図である。
【図9】第１実施形態の半導体装置の構造と、第１実施形態の第１変形例の半導体装置の構造とを示す平面図である。
【図10】第１実施形態の第２変形例の半導体装置の構造を示す平面図である。
【図11】第１実施形態の第３変形例の半導体装置の構造を示す平面図である。
【図12】第１実施形態の第３変形例の半導体装置の構造を示す断面図である。
【図13】第２実施形態の半導体装置の構造を示す平面図である。
【図14】第２実施形態の半導体装置の構造を示す拡大平面図である。
【図15】第２実施形態の第１変形例の半導体装置の構造を示す平面図である。
【図16】第２実施形態の第２変形例の半導体装置の構造を示す平面図である。
【図17】第２実施形態の第３変形例の半導体装置の構造を示す平面図である。
【図18】第２実施形態の第４変形例の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【0007】
【0008】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【0009】
本実施形態の半導体装置は、例えば３次元半導体メモリを備えている。本実施形態の半導体装置は、後述するように、回路チップ１を含む回路ウェハと、アレイチップ２を含むアレイウェハとを貼り合わせることで製造される。図１は、回路チップ１とアレイチップ２との貼合面Ｓを示している。
【0010】
回路チップ１は、基板１１と、複数のトランジスタ１２と、層間絶縁膜１３と、複数のプラグ１４ａ～１４ｆと、複数の配線層１５ａ～１５ｅと、複数の金属パッド１６とを備えている。各トランジスタ１２は、ゲート絶縁膜１２ａと、ゲート電極１２ｂと、拡散層１２ｃ、１２ｄとを含んでいる。
【0011】
アレイチップ２は、層間絶縁膜２１と、積層膜２２と、層間絶縁膜２３と、パッシベーション膜２４と、複数の金属パッド２５と、複数のプラグ２６ａ～２６ｄと、複数の配線層２７ａ～２７ｄと、複数のコンタクトプラグ２８ａ～２８ｃと、複数の柱状部２９とを備えている。積層膜２２は、複数の電極層３１と、複数の絶縁膜３２とを含んでいる。各柱状部２９は、メモリ絶縁膜３３と、チャネル半導体層３４と、コア絶縁膜３５と、コア半導体層３６とを含んでいる。アレイチップ２はさらに、各コンタクトプラグ２８ｂ用の絶縁膜３７と、各コンタクトプラグ２８ｃ用の絶縁膜３８とを備えている。
【0012】
基板１１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図１は、基板１１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１１の表面に垂直なＺ方向とを示している。Ｘ方向、Ｙ方向、およびＺ方向は、互いに交差している。この明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。Ｚ方向は第１方向の例であり、Ｘ方向は第２方向の例であり、Ｙ方向は第３方向の例である。
【0013】
図１はさらに、基板１１上の２つのアレイ領域Ｒ１と、１つのプラグ領域Ｒ２と、１つのパッド領域Ｒ３とを例示している。図１はさらに、これらのアレイ領域Ｒ１内の１つの部分領域Ｒ１ａと、２つの部分領域Ｒ１ｂとを例示している。
【0014】
各アレイ領域Ｒ１は、メモリセルアレイを含む領域であり、具体的には、複数の柱状部２９や、これらの柱状部２９に電気的に接続された複数のコンタクトプラグ２８ａを含んでいる。図１は、これらのコンタクトプラグ２８ａのうちの２つを例示している。なお、本実施形態の半導体装置内のアレイ領域Ｒ１の個数は、２つ以外でもよい。
【0015】
プラグ領域Ｒ２は、ワード線や選択線用のコンタクトプラグを含む領域であり、具体的には、複数の電極層３１に電気的に接続された複数のコンタクトプラグ２８ｂを含んでいる。図１は、これらのコンタクトプラグ２８ｂのうちの１つを例示している。なお、本実施形態の半導体装置内のプラグ領域Ｒ２の個数は、１つ以外でもよい。
【0016】
パッド領域Ｒ３は、本実施形態の半導体装置のボンディングパッドを含む領域であり、具体的には、ボンディングパッドを露出させる開口部Ｐや、ボンディングパッドやその他の配線に電気的に接続された複数のコンタクトプラグ２８ｃを含んでいる。図１は、これらのコンタクトプラグ２８ｃのうちの３つを例示している。なお、本実施形態の半導体装置内のパッド領域Ｒ３の個数は、１つ以外でもよい。
【0017】
部分領域Ｒ１ａは、Ｓ／Ａ（センスアンプ）領域であり、具体的には、センスアンプ用の複数のトランジスタ１２を含んでいる。部分領域Ｒ１ａ内の各トランジスタ１２は、コンタクトプラグ２８ａと電気的に接続されている。なお、本実施形態の半導体装置内の部分領域Ｒ１ａの個数は、１つ以外でもよい。
【0018】
各部分領域Ｒ１ｂは、ＷＬＳＷ（ワード線スイッチ）領域であり、具体的には、ワード線や選択線用の複数のトランジスタ１２を含んでいる。部分領域Ｒ１ｂ内の各トランジスタ１２は、コンタクトプラグ２８ｂと電気的に接続されている。なお、本実施形態の半導体装置内の部分領域Ｒ１ｂの個数は、２つ以外でもよい。
【0019】
各トランジスタ１２は、基板１１上に順に形成されたゲート絶縁膜１２ａおよびゲート電極１２ｂと、基板１１内に形成された拡散層１２ｃ、１２ｄとを含んでいる。拡散層１２ｃ、１２ｄの一方はソース領域として機能し、拡散層１２ｃ、１２ｄの他方はドレイン領域として機能する。回路チップ１は、基板１１上に複数のトランジスタ１２を備えており、これらのトランジスタ１２は例えば、アレイチップ２内のメモリセルアレイの動作を制御する制御回路（論理回路）を構成している。
【0020】
層間絶縁膜１３は、基板１１上に形成されており、これらのトランジスタ１２を覆っている。層間絶縁膜１３は例えば、ＳｉＯ２膜（シリコン酸化膜）と、その他の絶縁膜とを含む積層膜である。
【0021】
プラグ１４ａ～１４ｆおよび配線層１５ａ～１５ｅは、基板１１上やトランジスタ１２上に、プラグ１４ａ、配線層１５ａ、プラグ１４ｂ、配線層１５ｂ、プラグ１４ｃ、配線層１５ｃ、プラグ１４ｄ、配線層１５ｄ、プラグ１４ｅ、配線層１５ｅ、プラグ１４ｆの順に形成されている。プラグ１４ａはコンタクトプラグに相当し、プラグ１４ｂ～１４ｆはビアプラグに相当する。配線層１５ａ～１５ｅの各々は、１つの配線層内に複数の配線を含んでいる。プラグ１４ａ～１４ｆおよび配線層１５ａ～１５ｅは、層間絶縁膜１３内に設けられている。
【0022】
上記複数の金属パッド１６は、層間絶縁膜１３内にて、プラグ１４ｆ上に配置されている。これらの金属パッド１６や層間絶縁膜１３は、回路チップ１の上面を形成しており、アレイチップ２の下面に接している。各金属パッド１６は例えば、Ｃｕ（銅）層を含んでいる。
【0023】
層間絶縁膜２１は、層間絶縁膜１３上に形成されている。層間絶縁膜２１は例えば、層間絶縁膜１３と同様に、ＳｉＯ２膜と、その他の絶縁膜とを含む積層膜である。
【0024】
積層膜２２は、層間絶縁膜２１上に交互に設けられた複数の電極層３１および複数の絶縁膜３２を含んでいる。これらの電極層３１は、Ｚ方向に互いに離間している。これらの電極層３１は例えば、各アレイ領域Ｒ１内に、Ｘ方向に延びる複数のワード線および複数の選択線を含んでいる。各電極層３１は例えば、Ｗ（タングステン）層を含んでいる。各絶縁膜３２は例えば、ＳｉＯ２膜である。
【0025】
層間絶縁膜２３は、積層膜２２上に形成されている。層間絶縁膜２３は例えば、層間絶縁膜１３、２１と同様に、ＳｉＯ２膜と、その他の絶縁膜とを含む積層膜である。
【0026】
パッシベーション膜２４は、層間絶縁膜２３上に形成されている。パッシベーション膜２４は例えば、ＳｉＯ２膜と、ＳｉＮ膜（シリコン窒化膜）と、その他の絶縁膜とを含む積層膜である。図１は、パッシベーション膜２４および層間絶縁膜２３内に形成された開口部Ｐを示している。
【0027】
上記複数の金属パッド２５は、層間絶縁膜２１内にて、金属パッド１６上に配置されている。これらの金属パッド２６や層間絶縁膜２１は、アレイチップ２の下面を形成しており、回路チップ１の上面に接している。各金属パッド２６は例えば、Ｃｕ（銅）層を含んでいる。
【0028】
プラグ２６ａ～２６ｄおよび配線層２７ａ～２７ｄは、層間絶縁膜２１内で金属パッド２５上にプラグ２６ａ、配線層２７ａ、プラグ２６ｂ、配線層２７ｂ、プラグ２６ｃの順に形成されており、層間絶縁膜２３内で積層膜２２上に配線層２７ｃ、プラグ２６ｄ、配線層２７ｄの順に形成されている。プラグ２６ａ、２６ｂはビアプラグに相当し、プラグ２６ｃはコンタクトプラグに相当する。配線層２７ａ～２７ｄの各々は、１つの配線層内に複数の配線を含んでいる。各アレイ領域Ｒ１内の配線層２７ｂは、Ｙ方向に延びる複数の配線を含んでおり、これらの配線はビット線に相当する。また、パッド領域Ｒ３内の配線層２７ｄは、開口部Ｐに露出した配線を含んでおり、この配線はボンディングパッドに相当する。
【0029】
各コンタクトプラグ２８ａは、アレイ領域Ｒ１内のプラグ２６ｃ上に配置されており、いずれかの柱状部２９と電気的に接続されている。各コンタクトプラグ２８ｂは、プラグ領域Ｒ２内のプラグ２６ｃ上に配置されており、いずれかの電極層３１と電気的に接続されている。各コンタクトプラグ２８ｂの一部は、積層膜２２内に絶縁膜３７を介して形成されている。各コンタクトプラグ２８ｃは、パッド領域Ｒ３内のプラグ２６ｃ上に配置されており、いずれかのプラグ２６ｄと電気的に接続されている。各コンタクトプラグ２８ｃの一部は、積層膜２２内に絶縁膜３８を介して形成されている。
【0030】
図１に例示されたコンタクトプラグ２８ｂは、下から７番目の電極層３１と電気的に接続されており、下から１番目から６番目の電極層３１を貫通している。同様に、本実施形態の各コンタクトプラグ２８ｂは、下からＮ番目（Ｎは２以上の整数）の電極層３１と電気的に接続されている場合、下から１番目からＮ－１番目の電極層３１を貫通している。本実施形態の各コンタクトプラグ２８ｂのさらなる詳細については、後述する。一方、本実施形態の各コンタクトプラグ２８ａは、積層膜２２内に配置されておらず、本実施形態の各コンタクトプラグ２８ｃは、積層膜２２を貫通している。
【0031】
各柱状部２９は、積層膜２２内に形成されており、Ｚ方向に延びる柱状の形状を有している。各柱状部２９は、積層膜２２内に順に設けられたメモリ絶縁膜３３、チャネル半導体層３４、およびコア絶縁膜３５と、コア絶縁膜３５下に設けられたコア半導体層３６とを含んでいる。チャネル半導体層３４は例えば、ポリシリコン層である。コア絶縁膜３５は例えば、ＳｉＯ２膜である。コア半導体層３６は例えば、ポリシリコン層である。コア半導体層３６は、チャネル半導体層３４と電気的に接続されている。また、チャネル半導体層３４は、配線層２７ｃ内の配線（ソース線）と電気的に接続されており、コア半導体層３６は、コンタクトプラグ２８ａを介して、配線層２７ｂ内の配線（ビット線）と電気的に接続されている。
【0032】
図２は、第１実施形態の柱状部２９およびコンタクトプラグ２８ｂの構造を示す断面図である。
【0033】
図２は、図１に示す複数の柱状部２９のうちの１つを示している。図２に示す柱状部２９は、メモリ絶縁膜３３、チャネル半導体層３４、コア絶縁膜３５、およびコア半導体層３６（不図示）を含んでおり、メモリ絶縁膜３３は、積層膜２２内に順に設けられたブロック絶縁膜３３ａ、電荷蓄積層３３ｂ、およびトンネル絶縁膜３３ｃを含んでいる。ブロック絶縁膜３３ａは例えば、ＳｉＯ２膜である。電荷蓄積層３３ｂは例えば、ＳｉＮ膜である。トンネル絶縁膜３３ｃは例えば、ＳｉＯ２膜である。
【0034】
図２はさらに、図１と同様に、積層膜２２内に含まれる複数の電極層３１および複数の絶縁膜３２を示している。図２では、アレイ領域Ｒ１内の積層膜２２が、これらの電極層３１として、複数本のワード線ＷＬと、ソース側選択線ＳＧＳと、ドレイン側選択線ＳＧＤとを含んでいる。これらのワード線ＷＬは、メモリ絶縁膜３３やチャネル半導体層３４と共に、複数のメモリセルを形成している。ソース側選択線ＳＧＳは、これらのワード線ＷＬの上方に配置されており、ドレイン側選択線ＳＧＤは、これらのワード線ＷＬの下方に配置されている。なお、図２では、これらのワード線ＷＬの上方に、２本以上のソース側選択線ＳＧＳが配置されていてもよいし、これらのワード線ＷＬの下方に、２本以上のドレイン側選択線ＳＧＤが配置されていてもよい。
【0035】
図２はさらに、図１に示す複数のコンタクトプラグ２８ｂのうちの１つを示している。図２に示すコンタクトプラグ２８ｂは、積層膜２２内に絶縁膜３７を介して設けられており、対応するワード線ＷＬと電気的に接続されている。
【0036】
ある電極層３１がワード線ＷＬを含んでいる場合、この電極層３１は、アレイ領域Ｒ１内にこのワード線ＷＬを含み、パッド領域Ｒ２内にこのワード線ＷＬ用のパッド部を含んでいる。パッド部は、ワード線と電気的に接続されており、かつ、コンタクトプラグ２８ｂと電気的に接続されている。その結果、ワード線ＷＬが、パッド部を介して、コンタクトプラグ２８ｂと電気的に接続されている。なお、ワード線ＷＬという用語は、パッド部をワード線ＷＬの一部とみなすことで、ワード線ＷＬとそのパッド部とを含むよう用いる場合がある。以上は、ソース側選択線ＳＧＳ用のパッド部や、ドレイン側選択線ＳＧＤ用のパッド部についても同様である。
【0037】
【0038】
図３は、回路チップ１を含む回路ウェハＷ１と、アレイチップ２を含むアレイウェハＷ２とを示している。図３に示すアレイチップ２（アレイウェハＷ２）の向きは、図１に示すアレイチップ２の向きと逆向きになっている。本実施形態の半導体装置は、上述のように、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせることで製造される。図３は、貼合のために向きを反転される前のアレイウェハＷ２を示し、図４は、貼合のために向きを反転されて回路ウェハＷ１と貼り合わされた後のアレイウェハＷ２を示している。
【0039】
図３はさらに、回路ウェハＷ１の上面Ｓ１と、アレイウェハＷ２の上面Ｓ２とを示している。図３に示すアレイウェハＷ２は、基板４１と、基板４１上に形成された犠牲層４２と、犠牲層４３上に形成された犠牲層４３とを備えている。積層膜２２は、犠牲層４３上に形成されており、各柱状部２９や各コンタクトプラグ２８ｃの一部は、犠牲層４３内に形成されている。基板４１は例えば、Ｓｉ基板などの半導体基板である。犠牲層４２は例えば、ポリシリコン層である。犠牲層４３は例えば、ＳｉＮ膜である。
【0040】
本実施形態の半導体装置は例えば、次のように製造される。まず、基板１１上に、複数のトランジスタ１２、層間絶縁膜１３、複数のプラグ１４ａ～１４ｆ、複数の配線層１５ａ～１５ｅ、および複数の金属パッド１６を形成する（図３）。また、基板４１上に、犠牲層４２、犠牲層４３、層間絶縁膜２１、積層膜２２、複数の金属パッド２５、複数のプラグ２６ａ～２６ｃ、複数の配線層２７ａ、２７ｂ、複数のコンタクトプラグ２８ａ～２８ｃ、および複数の柱状部２９を形成する（図３）。
【0041】
次に、図４に示すように、回路ウェハＷ１とアレイウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜２１とが接着される。次に、回路ウェハＷ１およびアレイウェハＷ２をアニールする。これにより、金属パッド１６と金属パッド２５とが接合される。
【0042】
その後、基板１１をＣＭＰ（Chemical Mechanical Polishing）により薄膜化し、基板４１をＣＭＰにより除去する。さらには、犠牲層４２、４３を除去して積層膜２２を露出させ、積層膜２２上に層間絶縁膜２３、パッシベーション膜２４、複数のプラグ２６ｄ、および複数の配線層２７ｃ、２７ｄを形成する（図１参照）。そして、回路ウェハＷ１およびアレイウェハＷ２を複数のチップに切断する。このようにして、図１に示す半導体装置が製造される。
【0043】
なお、図１は、層間絶縁膜１３と層間絶縁膜２１との境界面や、金属パッド１６と金属パッド２５との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、金属パッド１６の側面の傾きや、金属パッド２５の側面の傾きや、金属パッド１６と金属パッド２５との位置ずれを検出することで推定することができる。
【0044】
図５は、第１実施形態の電極層３１やコンタクトプラグ２８ｂのレイアウトを示す平面図である。
【0045】
図５は、図１に示すアレイチップ２を下から上に見た様子を示している。図５は、上記複数の電極層３１に含まれる電極層３１－１～３１－８と、上記複数のコンタクトプラグ２８ｂに含まれるコンタクトプラグ２８ｂ－１～２８ｂ－８とを示している。電極層３１－１～３１－８は、基板１１の上方において電極層３１－１～３１－８の順に積層されている。コンタクトプラグ２８ｂ－１～２８ｂ－８はそれぞれ、電極層３１－１～３１－８と電気的に接続されている。図１に例示されているコンタクトプラグ２８ｂは、コンタクトプラグ２８ｂ－１～２８ｂ－８のうちの１つである。
【0046】
本実施形態の電極層３１やコンタクトプラグ２８ｂは例えば、図５に示すレイアウトで配置されてもよい。図５では、電極層３１－８の下面の一部が電極層３１－７から露出しており、電極層３１－７の下面の一部が電極層３１－６から露出している。さらには、電極層３１－６の下面の一部が電極層３１－５から露出しており、電極層３１－５の下面の一部が電極層３１－４から露出している。さらには、電極層３１－４の下面の一部が電極層３１－３から露出しており、電極層３１－３の下面の一部が電極層３１－２から露出しており、電極層３１－２の下面の一部が電極層３１－１から露出している。
【0047】
コンタクトプラグ２８ｂ－８～２８ｂ－２はそれぞれ、電極層３１－８～３１－２の露出部分下に配置されている。同様に、コンタクトプラグ２８ｂ－１は、電極層３１－１下に配置されている。図５では、コンタクトプラグ２８ｂ－１～２８ｂ－８が、平面視において一直線上に配置されている。
【0048】
図６は、第１実施形態の比較例の半導体装置の構造を示す断面図である。
【0049】
本比較例の半導体装置（図６）は、第１実施形態の半導体装置（図１）とおおむね同様の構造を有している。ただし、本比較例の半導体装置は、プラグ領域Ｒ２の代わりにプラグ領域Ｒ２’を備えており、複数のコンタクトプラグ２８ｂの代わりに複数のコンタクトプラグ２８ｂ’を備えている。図５は、これらのコンタクトプラグ２８ｂ’のうちの１つを例示している。
【0050】
本比較例の積層膜２２は、プラグ領域Ｒ２’内に階段構造を有しており、積層膜２２の階段構造下に層間絶縁膜２１が設けられている。その結果、図６に示すコンタクトプラグ２８ｂ’は、図１に示すコンタクトプラグ２８ｂと同様に１つの電極層３１と接しているが、図１に示すコンタクトプラグ２８ｂとは異なり他の電極層３１を貫通していない。
【0051】
ここで、本実施形態と本比較例とを比較する。本実施形態によれば、本比較例のような階段構造を形成する必要がなくなることで、プラグ領域Ｒ２をプラグ領域Ｒ２’に比べて簡単に形成することが可能となる。一方、本実施形態の各コンタクトプラグ２８ｂは、積層膜２２内に絶縁膜３７を介して形成される。そのため、本実施形態のプラグ領域Ｒ２では、積層膜２２内に複数のスリット（後述するＳＴ）を形成し、電極層３１を分断するための絶縁膜（後述する５２）をスリット間に形成する場合、この絶縁膜を配置するスペースが不足する可能性がある。理由は、プラグ領域Ｒ２内に積層膜２２だけでなく絶縁膜３７も配置されるからである。しかしながら、本実施形態によれば、後述するような構造のプラグ領域Ｒ２を採用することで、このようなスペース不足の問題に対処することが可能となる。
【0052】
図７は、第１実施形態の半導体装置の構造を模式的に示す平面図である。
【0053】
図７(ａ)は、本実施形態の半導体装置内の８つのアレイ領域Ｒ１と、８つのプラグ領域Ｒ２とを示している。図７に示すアレイ領域Ｒ１およびプラグ領域Ｒ２はそれぞれ、図１に示すアレイ領域Ｒ１およびプラグ領域Ｒ２と同じ構造を有している。
【0054】
図７(ａ)は、左上のエリア、左下のエリア、右上のエリア、および右下のエリアという４つのエリアを示している。各エリアは、２つのアレイ領域Ｒ１と２つのプラグ領域Ｒ２とを含んでいる。各エリアでは、左側のプラグ領域Ｒ２と右側のプラグ領域Ｒ２が、Ｘ方向に互いに隣接しており、これらのプラグ領域Ｒ２が、左側のアレイ領域Ｒ１と右側のアレイ領域Ｒ１との間に挟まれている。これらのアレイ領域Ｒ１およびプラグ領域Ｒ２は、Ｘ方向に互いに隣接している。各アレイ領域Ｒ１は、符号「Ｓ／Ａ」で示されている１つのセンスアンプ領域と、符号「Ｐｅｒｉ」で示されている２つの周辺回路領域とを含んでいる。
【0055】
図７(ｂ)は、図７(ａ)における１つのエリアを示している。図７(ｂ)では、各プラグ領域Ｒ２が、１つの部分領域Ｒ２ａと、２つの部分領域Ｒ２ｂと、１つの部分領域Ｒ２ｃとを含んでいる。各プラグ領域Ｒ２において、一方の部分領域Ｒ２ｂは第１プラグ領域の例であり、部分領域Ｒ２ａは第２プラグ領域の例であり、他方の部分領域Ｒ２ｃは第３プラグ領域の例である。また、図７(ｂ)に示すエリアにおいて、一方のアレイ領域Ｒ１は第１アレイ領域の例であり、他方のアレイ領域Ｒ１は第２アレイ領域の例であり、一方のプラグ領域Ｒ２は第１領域の例であり、他方のプラグ領域Ｒ２は第２領域の例である。
【0056】
部分領域Ｒ２ａは、ワード線ＷＬやソース側選択線ＳＧＳ用のコンタクトプラグ２８ｂを含む領域であり（図１および図２）、ＷＬ／ＳＧＳ ＣＣ領域と呼ぶ。部分領域Ｒ２ａ内の各コンタクトプラグ２８ｂは、ワード線ＷＬまたはソース側選択線ＳＧＳと電気的に接続されている。このワード線ＷＬは、第１ワード線の例である。例えば、図７(ｂ)に示すエリアでは、左側のプラグ領域Ｒ２内の部分領域Ｒ２ａに設けられた各コンタクトプラグ２８ｂが、左側および右側のアレイ領域Ｒ１内のワード線ＷＬまたはソース側選択線ＳＧＳと電気的に接続されており、右側のプラグ領域Ｒ２内の部分領域Ｒ２ａに設けられた各コンタクトプラグ２８ｂが、右側および左側のアレイ領域Ｒ１内のワード線ＷＬまたはソース側選択線ＳＧＳと電気的に接続されている。これらのワード線ＷＬは、第１ワード線および第２ワード線の例である。
【0057】
各部分領域Ｒ２ｂは、ドレイン側選択線ＳＧＤ用のコンタクトプラグ２８ｂを含む領域であり（図１および図２）、ＳＧＤ ＣＣ領域と呼ぶ。各部分領域Ｒ２ｂ内の各コンタクトプラグ２８ｂは、ドレイン側選択線ＳＧＤと電気的に接続されている。このドレイン側選択線ＳＧＤは、第１または第２選択線の例である。例えば、図７(ｂ)に示す左側のプラグ領域Ｒ２では、左側の部分領域Ｒ２ｂに設けられた各コンタクトプラグ２８ｂが、左側のアレイ領域Ｒ１内のドレイン側選択線ＳＧＤと電気的に接続されており、右側の部分領域Ｒ２ｂに設けられた各コンタクトプラグ２８ｂが、右側のアレイ領域Ｒ１内のドレイン側選択線ＳＧＳと電気的に接続されている。これらのドレイン側選択線ＳＧＤは、第１および第２選択線の例である。一方、図７(ｂ)に示す右側のプラグ領域Ｒ２では、右側の部分領域Ｒ２ｂに設けられた各コンタクトプラグ２８ｂが、右側のアレイ領域Ｒ１内のドレイン側選択線ＳＧＤと電気的に接続されており、左側の部分領域Ｒ２ｂに設けられた各コンタクトプラグ２８ｂが、左側のアレイ領域Ｒ１内のドレイン側選択線ＳＧＳと電気的に接続されている。これらのドレイン側選択線ＳＧＤも、第１および第２選択線の例である。
【0058】
部分領域Ｒ２ｃは、ダミー領域と呼び、コンタクトプラグ２８ｂを含んでいても含んでいなくてもよい（図１）。各プラグ領域Ｒ２では、一方の部分領域Ｒ２ｂが、部分領域２ａの＋Ｘ方向に位置し、他方の部分領域Ｒ２ｂが、部分領域２ａの－Ｘ方向に位置し、部分領域Ｒ２ｃが、これらの部分領域Ｒ２ａ、Ｒ２ｂの＋Ｙ方向または－Ｙ方向に位置している。図７(ｂ)に示すエリアでは、左側のプラグ領域Ｒ２内の部分領域Ｒ２ｃが、左側のプラグ領域Ｒ２内の部分領域Ｒ２ａ、Ｒ２ｂの＋Ｙ方向に位置し、右側のプラグ領域Ｒ２内の部分領域Ｒ２ｃが、右側のプラグ領域Ｒ２内の部分領域Ｒ２ａ、Ｒ２ｂの－Ｙ方向に位置している。
【0059】
図８は、第１実施形態の半導体装置の構造を示す別の平面図である。
【0060】
図８は、図７におけるアレイ領域Ｒ１と、プラグ領域Ｒ２内の部分領域Ｒ２ａ、Ｒ２ｂとを示している。これらの領域は、同じエリア内に配置され、アレイ領域Ｒ１、部分領域Ｒ２ｂ、部分領域Ｒ２ａの順でＸ方向に互いに隣接している。
【0061】
図８はさらに、アレイ領域Ｒ１内に設けられた複数の柱状部２９と、プラグ領域Ｒ２内に設けられた複数のコンタクトプラグ２８ｂとを示している。図８はさらに、積層膜２２内の１つの電極層３１を示している。図８に示す各コンタクトプラグ２８ｂは、この電極層３１を貫通しているか、この電極層３１の下面に接しているか、この電極層３１の下面に接していない。この電極層３１の下面に接しているコンタクトプラグ２８ｂは、この電極層３１に電気的に接続されている。一方、この電極層３１を貫通しているか、この電極層３１の下面に接していないコンタクトプラグ２８ｂは、この電極層３１に電気的に接続されておらず、積層膜２２内の別の電極層３１に電気的に接続されている。各コンタクトプラグ２８ｂは、積層膜２２内のいずれかの電極層３１と電気的に接続されている。
【0062】
図８に示すように、本実施形態の半導体装置は、積層膜２２内に、複数のスリットＳＴと、複数の絶縁膜５１と、複数の絶縁膜５２と、複数の梁部５３とを備えている。絶縁膜５１、５２は、アレイ領域Ｒ１およびプラグ領域Ｒ２内に設けられており、梁部５３は、プラグ領域Ｒ２内に設けられている。絶縁膜５１は、第１絶縁膜の例である。絶縁膜５２は、第２絶縁膜の例である。
【0063】
上記複数のスリットＳＴは、積層膜２２内をＸ方向およびＺ方向に延びており、積層膜２２を貫通している。これらのスリットＳＴは、積層膜２２内の複数の犠牲層を複数の電極層３１に置き換える際に使用される（リプレイス工程）。これらの犠牲層は例えば、ＳｉＮ膜である。リプレイス工程では、複数の犠牲層と複数の絶縁膜３２とを交互に含む積層膜２２を形成し、積層膜２２内にこれらのスリットＳＴを形成し、これらのスリットＳＴから犠牲層を除去し、犠牲層の除去により形成された複数の空洞内に複数の電極層３１を形成する。その結果、複数の電極層３１と複数の絶縁膜３２とを交互に含む積層膜２２が形成される。図８は、これらのスリットＳＴのうちの２本を例示している。
【0064】
上記複数の絶縁膜５１はそれぞれ、上記複数のスリットＳＴ内に埋め込まれている。そのため、これらの絶縁膜５１は、積層膜２２内をＸ方向およびＺ方向に延びており、積層膜２２を貫通している。これらの絶縁膜５１は例えば、ＳｉＯ２膜である。図８は、これらの絶縁膜５１のうちの２つを例示している。図８に示す各スリットＳＴは、絶縁膜５１のみを含んでいるが、後述するように絶縁膜５１とその他の膜（例えば配線層）とを含んでいてもよい。
【0065】
上記複数の絶縁膜５２は、絶縁膜５１と同様に、積層膜２２内をＸ方向およびＺ方向に延びている。ただし、各絶縁膜５１が、平面視で直線状に延びているのに対し、各絶縁膜５２は、プラグ領域Ｒ２内において平面視で曲線状に延びている。各絶縁膜５２は、図８に示すように、絶縁膜５１間で線状に延びている。図８は、２つの絶縁膜５１と、これらの絶縁膜５１間で線状に延びる５つの絶縁膜５２とを例示している。これらの絶縁膜５２は例えば、ＳｉＯ２膜である。図８では、これらの絶縁膜５２が、互いに接しないように延びているが、各絶縁膜５２が、２つの絶縁膜５１の一方に接しており、この絶縁膜５１で終端している。
【0066】
本実施形態では、これらの絶縁膜５２が、ドレイン側選択線ＳＧＤを含む電極層３１内に配置されている。図８では、部分領域Ｒ２ｂ内の電極層３１が、これらの絶縁膜５２により、複数の部分ＰＳＧに分断されている。各部分ＰＳＧは、コンタクトプラグ２８ｂと電気的に接続されることで、ドレイン側選択線ＳＧＤとコンタクトプラグ２８ｂとを電気的に接続するパッド部として機能する。図８では、部分領域Ｒ２ｂ内の電極層３１が、５つの絶縁膜５２により、６つの部分ＰＳＧに分断されている。これらの部分ＰＳＧのうちの１つは、部分ＰＷＬとつながっている。
【0067】
図８では、部分領域Ｒ２ａ内の電極層３１が、部分ＰＷＬを含んでいる。部分ＰＷＬを貫通している各コンタクトプラグ２８ｂは、ワード線ＷＬまたはソース側選択線ＳＧＳを含む電極層３１までＺ方向に延びており、ワード線ＷＬまたはソース側選択線ＳＧＳと電気的に接続されている。この場合、この電極層３１における部分領域Ｒ２ａ内の部分は、ワード線ＷＬまたはソース側選択線ＳＧＳとコンタクトプラグ２８ｂとを電気的に接続するパッド部として機能する。
【0068】
上記複数の梁部５３は、プラグ領域Ｒ２内の積層膜２２内に設けられており、積層膜２２内をＺ方向に延びている。これらの梁部５３は、積層膜２２の変形を抑制するために配置されている。これらの梁部５３は例えば、ＳｉＯ２膜である。
【0069】
以上のように、上記複数の絶縁膜５２は、絶縁膜５１間にて線状に延びており、いずれかの絶縁膜５１に接することで部分領域Ｒ２ｂ内で終端している。これにより、部分領域Ｒ２ｂ内の電極層３１を、好適な形状の複数の部分ＰＳＧに分断することが可能となる。具体的には、これらの部分ＰＳＧの形状を、これらの部分ＰＳＧ内にコンタクトプラグ２８ｂを配置しやすい形状に設定することが可能となる。
【0070】
例えば、各絶縁膜５２が部分領域Ｒ２ｂ内にてＸ方向に直線状に延びていると、各部分ＰＳＧの形状が、Ｘ方向に延びる細長い形状となり、各部分ＰＳＧ内にコンタクトプラグ２８ｂを配置しにくくなる。そのため、絶縁膜５１間の距離を広げたり、絶縁膜５１間の絶縁膜５２の本数を減らしたりする必要が生じてしまう。一方、本実施形態によれば、各部分ＰＳＧの形状を、細長くない形状に近付けることが可能となり、各部分ＰＳＧ内にコンタクトプラグ２８ｂを配置しやすくなる。別の言い方をすると、本実施形態によれば、部分領域Ｒ２ｂ内に多数のコンタクトプラグ２８ｂを配置しても、部分領域Ｒ２ｂ内に絶縁膜５２を配置する十分なスペースを確保することが可能となる。図８では、各部分ＰＳＧ内に複数のコンタクトプラグ２８ｂを配置することが可能となっており（多連配置）、具体的には、各部分ＰＳＧ内に４つのコンタクトプラグ２８ｂが配置されている。
【0071】
次に、本実施形態の第１～第３変形例の半導体装置について説明する。
【0072】
（１）第１変形例
図９は、第１実施形態の半導体装置の構造と、第１実施形態の第１変形例の半導体装置の構造とを示す平面図である。
図９は、第１実施形態の半導体装置の構造と、第１実施形態の第１変形例の半導体装置の構造とを示す平面図である。
【0073】
図９(ａ)は、本実施形態の半導体装置を示している。図９(ａ)は、２つのアレイ領域Ｒ１と、これらのアレイ領域Ｒ１間の１つのプラグ領域Ｒ２とを示している。このプラグ領域Ｒ２は、１つの部分領域Ｒ２ａと、２つの部分領域Ｒ２ｂとを含んでいる。なお、図９(ａ)は、部分領域Ｒ２ｃの図示を省略している。これは、後述する図９(ｂ)や図１０でも同様である。
【0074】
図９(ａ)に示すアレイ領域Ｒ１およびプラグ領域Ｒ２の構造は、図７(ａ)、図７(ｂ)、および図８に示すアレイ領域Ｒ１およびプラグ領域Ｒ２の構造と同様である。ただし、図９(ａ)は、図面を見やすくするために、梁部５３の図示を省略している。これは、後述する図９(ｂ)や図１０でも同様である。
【0075】
図９(ｂ)は、本実施形態の第１変形例の半導体装置を示している。図９(ｂ)は、図９(ａ)と同様に、２つの絶縁膜５１間を線状に延びる複数の絶縁膜５２を示している。ただし、図９(ａ)に示す複数の絶縁膜５１がすべて、部分領域Ｒ２ｂ内の一方の絶縁膜５１で終端しているのに対し、図９(ｂ)に示す複数の絶縁膜５１のうちの１つは、いずれの絶縁膜５１でも終端しておらず、いずれの絶縁膜５１にも接していない。その結果、図９(ｂ)に示す部分領域Ｒ２ａ内の電極層３１が、この絶縁膜５２により、２つの部分ＰＷＬに分断されている。
【0076】
このように、絶縁膜５１間を線状に延びる複数の絶縁膜５２は、いずれの絶縁膜５１にも接しない絶縁膜５２を含んでいてもよい。
【0077】
（２）第２変形例
図１０は、第１実施形態の第２変形例の半導体装置の構造を示す平面図である。
図１０は、第１実施形態の第２変形例の半導体装置の構造を示す平面図である。
【0078】
本変形例の半導体装置は、図９(ｂ)に示す１つのプラグ領域Ｒ２を、２つのプラグ領域Ｒ２に分割した構造を有している。その結果、本変形例の半導体装置は、図９(ｂ)に示す２つのアレイ領域Ｒ１と、上記２つのプラグ領域Ｒ２間に設けられた更なる１つのアレイ領域Ｒ１とを含んでいる。本変形例では、図９(ｂ)に示す１つのプラグ領域Ｒ２内の複数のコンタクトプラグ２８ｂが、図１０に示す２つのプラグ領域Ｒ２内に分散して配置されている。これらのコンタクトプラグ２８ｂの配置に関し、図９(ｂ)に示す配置を集中配置と呼び、図１０に示す配置を分散配置と呼ぶ。
【0079】
図１０は、１つの電極層３１を、点Ｋ１側の部分と点Ｋ２側の部分とに分けて図示している。点Ｋ１と点Ｋ２は、同じアレイ領域Ｒ１内に位置している。本変形例の点Ｋ２側のパッド領域Ｒ２では、一方の部分領域Ｒ２ｂが、単なる境界領域である部分領域Ｒ２ｂ’に置き換えられている。本変形例のコンタクトプラグ２８ｂは、部分領域Ｒ２ｂ’内には配置されていない。
【0080】
（３）第３変形例
図１１は、第１実施形態の第３変形例の半導体装置の構造を示す平面図である。
図１１は、第１実施形態の第３変形例の半導体装置の構造を示す平面図である。
【0081】
図１１は、図８と同様に、アレイ領域Ｒ１と、プラグ領域Ｒ２内の部分領域Ｒ２ａ、Ｒ２ｂとを示している。ただし、図８は、アレイ領域Ｒ１の右側のプラグ領域Ｒ２を示しているのに対し、図１１は、アレイ領域Ｒ１の左側のプラグ領域Ｒ２を示している。
【0082】
図１１は、図８と同様に、２つの絶縁膜５１間を線状に延びる複数の絶縁膜５２を示している。本変形例の半導体装置は、図８に示す構成要素に加えて、平面視で一方の絶縁膜５１と重なる位置に設けられた複数の架橋部５４を備えている。図１１では、これらの架橋部５４が、部分領域Ｒ２ｂ内に配置されている。本変形例の各絶縁膜５２は、いずれかの架橋部５４で終端しており、架橋部５４に接している。各架橋部５４は例えば、金属層である。
【0083】
図１２は、第１実施形態の第３変形例の半導体装置の構造を示す断面図である。
【0084】
図１２は、図１１に示す部分領域Ｒ２ｂのＹＺ断面を示している。本変形例の半導体装置は、図１１に示す構成要素に加えて、スリットＳＴ内に絶縁膜５１を介して形成された配線層５５を備えている。配線層５５は例えば、ポリシリコン層または金属層である。図１２はさらに、積層膜２２を貫通する複数の梁部５３と、積層膜２２内に絶縁膜３７を介して設けられたコンタクトプラグ２８ｂとを示している。
【0085】
本変形例の各架橋部５４は、図１２に示すように、絶縁膜５１および配線層５５の下面に配置されている。本変形例の各架橋部５４は、ドレイン側選択線ＳＧＤや部分ＰＳＧの変形を抑制するために設けられている。本変形例では、配線層５５はＷ（タングステン）層を含んでおり、各架橋部５４はＷ層以外の材料を含んでいる。各架橋部５４は例えば、金属酸化膜などの絶縁性の金属化合物膜を含んでいる。
【0086】
図１２はさらに、架橋部５４に接する絶縁膜５２を示している。絶縁膜５２はさらに、絶縁膜５１にも接していてもよい。
【0087】
以上のように、本実施形態の上記複数の絶縁膜５２は、絶縁膜５１間にて線状に延びており、いずれかの絶縁膜５１に接することで部分領域Ｒ２ｂ内で終端している。よって、本実施形態によれば、これらの絶縁膜５２を好適に配置することが可能となる。例えば、部分領域Ｒ２ｂ内の電極層３１を、これらの絶縁膜５２により、好適な形状の複数の部分ＰＳＧに分断することが可能となり、その結果、これらの部分ＰＳＧ内にコンタクトプラグ２８ｂを配置しやすくなる。
【0088】
（第２実施形態）
図１３は、第２実施形態の半導体装置の構造を示す平面図である。
図１３は、第２実施形態の半導体装置の構造を示す平面図である。
【0089】
図１３は、図８と同様に、積層膜２２内の複数のスリットＳＴ、複数の絶縁膜５１、複数の絶縁膜５２、複数の梁部５３などを示している。第１実施形態と同様に、本実施形態の各絶縁膜５２は、少なくともいずれかの絶縁膜５１に接しており、各部分ＰＳＧは、１つ以上（ここでは２つ）のコンタクトプラグ２８ｂと電気的に接続されている。コンタクトプラグ２８ｂ上の梁部５３は、破線で示されている。
【0090】
図１３は、３つの絶縁膜５１を例示している。これらの絶縁膜５１のうち、最も＋Ｙ方向側に位置する絶縁膜５１を「上側の絶縁膜５１」と呼び、最も－Ｙ方向側に位置する絶縁膜５１を「下側の絶縁膜５１」と呼び、残りの絶縁膜５１を「中央の絶縁膜５１」と呼ぶことにする。図１３では、中央の絶縁膜５１が、部分領域Ｒ２ｂ内において、平面視でＳ字形の形状を有する部分を含んでいる。
【0091】
図１４は、第２実施形態の半導体装置の構造を示す拡大平面図である。
【0092】
図１４は、中央の絶縁膜５１を示している。中央の絶縁膜５１は、部分領域Ｒ２ｂ内に２つの部分５１ａ、１つの部分５１ｂ、および１つの部分５１ｃを含んでいる。部分５１ａ、５１ｂ、５１ｃはそれぞれ、第１、第２、および第３部分の例である。
【0093】
各部分５１ａは、Ｘ方向に直線状に延びている。部分５１ｂは、左の部分５１ａに接しており、各部分５１ａに対して＋Ｙ方向に突出している。部分５１ｃは、部分５１ｂと右の部分５１ａとに接しており、各部分５１ａに対して－Ｙ方向に突出している。これにより、部分５１ｂと部分５１ｃは、平面視でＳ字形の形状を有するＳ字形部分６１を形成している。
【0094】
図１４はさらに、Ｓ字形部分６１に隣接する２つの部分ＰＳＧと、これらの部分ＰＳＧと電気的に接続された４つのコンタクトプラグ２８ｂと、各コンタクトプラグ２８ｂの直径Ｄとを示している。各コンタクトプラグ２８ｂの直径Ｄは、例えば７５０～８００ｎｍである。図１４はさらに、Ｘ方向に延びる直線Ｌａ、Ｌｂ、Ｌｃとを示している。直線Ｌｂは、直線Ｌａよりも距離Ｅだけ＋Ｙ方向に位置し、直線Ｌｃは、直線Ｌａよりも距離Ｅだけ－Ｙ方向に位置している。距離Ｅは、例えば４００ｎｍ以上である。
【0095】
本実施形態では、各部分５１ａの中心線が、直線Ｌａ上に位置している。部分５１ｂの中心線は、直線Ｌａの＋Ｙ方向に位置し、部分５１ｃの中心線は、直線Ｌａの－Ｙ方向に位置している。図１４では、部分５１ｂの大部分の中心線が、直線Ｌｂ上に位置し、部分５１ｃの大部分の中心線が、直線Ｌｃ上に位置している。なお、直線Ｌａ、Ｌｂ間の距離Ｅは、直線Ｌａ、Ｌｃ間の距離Ｅと異なっていてもよい。
【0096】
ここで、図１３の「中央の絶縁膜５１の部分５１ａ」と「上側の絶縁膜５１」との間の幅をＷで表すことにする。この場合、図１３の「中央の絶縁膜５１の部分５１ｂ」と「上側の絶縁膜５１」との間の幅は、おおむねＷ－Ｅとなり、図１３の「中央の絶縁膜５１の部分５１ｃ」と「上側の絶縁膜５１」との間の幅は、おおむねＷ＋Ｅとなる。その結果、これらの絶縁膜５１は、絶縁膜５１間の幅がＷである部分と、絶縁膜５１間の幅がＷ－Ｅである部分と、絶縁膜５１間の幅がＷ＋Ｅである部分とを含むことになる。これは、図１３の「中央の絶縁膜５１」と「下側の絶縁膜５１」との間の幅についても同様であり、さらには、Ｙ方向に互いに隣接する任意の２つの絶縁膜５１についても同様である。幅Ｗ、Ｗ－Ｅ、Ｗ＋Ｅはそれぞれ、第１、第２、および第３幅の例である。
【0097】
図１４のＳ字形部分６１は、図１３においてアレイ領域Ｒ１付近に配置されている。そのため、Ｓ字形部分６１とアレイ領域Ｒ１との距離は、Ｓ字形部分６１と部分領域Ｒ２ａとの距離よりも短くなっている。すなわち、部分５１ｃの右端とアレイ領域Ｒ１との距離は、部分５１ｂの左端と部分領域Ｒ２ａとの距離よりも短くなっている。
【0098】
各部分ＰＳＧのＹ方向の幅は、アレイ領域Ｒ１付近で広く設定しにくい。理由は、アレイ領域Ｒ１付近には、多くの絶縁膜５２が配置されているからである。そこで、本実施形態のＳ字形部分６１は、アレイ領域Ｒ１付近に配置されている。これにより、各部分ＰＳＧのＹ方向の幅を、アレイ領域Ｒ１付近で広く設定することが可能となる。その結果、アレイ領域Ｒ１付近の部分ＰＳＧにも、直径Ｄの大きいコンタクトプラグ２８ｂを配置することが可能となる。本実施形態では、アレイ領域Ｒ１付近の部分ＰＳＧにコンタクトプラグ２８ｂを配置しやすくするため、距離Ｅを、直径Ｄの１／２程度に設定することが望ましい（Ｅ≒Ｄ／２）。コンタクトプラグ２８ｂごとに直径Ｄが異なる場合には、距離Ｅは、アレイ領域Ｒ１付近の部分ＰＳＧに配置されるコンタクトプラグ２８ｂの直径Ｄの１／２程度に設定することが望ましい。
【0099】
（１）第１変形例
図１５は、第２実施形態の第１変形例の半導体装置の構造を示す平面図である。
図１５は、第２実施形態の第１変形例の半導体装置の構造を示す平面図である。
【0100】
本変形例の半導体装置（図１５）は、第２実施形態の半導体装置（図１３）と同様の構造を有している。ただし、図１３に示すアレイ領域Ｒ１は、Ｙ方向に隣接する２つの絶縁膜５１間に、４つの絶縁膜５２を含んでいるのに対し、図１５に示すアレイ領域Ｒ１は、Ｙ方向に隣接する２つの絶縁膜５１間に、５つの絶縁膜５２を含んでいる。その結果、図１３に示す部分領域Ｒ２ｂは、Ｙ方向に隣接する２つの絶縁膜５１間に、５つの部分ＰＳＧを含んでいるのに対し、図１５に示す部分領域Ｒ２ｂは、Ｙ方向に隣接する２つの絶縁膜５１間に、６つの部分ＰＳＧを含んでいる。このように、部分領域Ｒ２ｂ内の部分ＰＳＧの個数は、いくつでもよい。
【0101】
（２）第２変形例
図１６は、第２実施形態の第２変形例の半導体装置の構造を示す平面図である。
図１６は、第２実施形態の第２変形例の半導体装置の構造を示す平面図である。
【0102】
本変形例の半導体装置（図１６）は、第１変形例の半導体装置（図１５）と同様の構造を有している。ただし、図１６に示す複数の絶縁膜５２の形状は、図１５に示す複数の絶縁膜５２の形状と異なっている。その結果、図１６に示す複数の部分ＰＳＧの形状は、図１５に示す複数の部分ＰＳＧの形状と異なっている。このように、各部分ＰＳＧの形状は、どのような形状でもよい。
【0103】
（３）第３変形例
図１７は、第２実施形態の第３変形例の半導体装置の構造を示す平面図である。
図１７は、第２実施形態の第３変形例の半導体装置の構造を示す平面図である。
【0104】
図１７は、７つの絶縁膜５１と、これらの絶縁膜５１に含まれる６つのＳ字形部分６１とを示している。図１７は、絶縁膜５２や梁部５３の図示は省略している。図１７では、３つの絶縁膜５１の各々が、２つのＳ字形部分６１を含み、４つの絶縁膜５１が、Ｓ字形部分６１を含んでいない。前者の３つの絶縁膜５１と、後者の４つの絶縁膜５１は、Ｙ方向に交互に配置されている。すなわち、本変形例の半導体装置は、Ｓ字形部分６１を含む複数の絶縁膜５１と、Ｓ字形部分６１を含まない複数の絶縁膜５１とを、Ｙ方向に交互に含んでいる。これにより、Ｙ方向に互いに隣接する任意の２つの絶縁膜５１は、絶縁膜５１間の幅がＷである部分と、絶縁膜５１間の幅がＷ－Ｅである部分と、絶縁膜５１間の幅がＷ＋Ｅである部分とを含むことになる。
【0105】
図１７では、Ｙ方向に互いに隣接する任意の２つの絶縁膜５１間の領域が、２つのアレイ領域Ｒ１間に、１つの部分領域Ｒ２ａと、２つの部分領域Ｒ２ｂとを含んでいる。符号ＯＲは、Ｙ方向に部分領域Ｒ２ａと部分領域Ｒ２ｂとがオーバーラップするオーバーラップ領域を示している。図１７は、左側のオーバーラップ領域ＯＲと、右側のオーバーラップ領域ＯＲという、２つの左側のオーバーラップ領域ＯＲを示している。
【0106】
ここで、Ｙ方向に互いに隣接する任意の２つの絶縁膜５１間の領域を、スリット間領域と呼ぶことにする。図１７は、６つのスリット間領域を示している。あるスリット間領域では、左側のオーバーラップ領域ＯＲ内に部分領域Ｒ２ａを含む。別のスリット間領域では、左側のオーバーラップ領域ＯＲ内に部分領域Ｒ２ｂを含む。後者の部分領域Ｒ２ｂは前者の部分領域Ｒ２ａの＋Ｙ方向または－Ｙ方向に位置している。このような関係は、右側のオーバーラップ領域ＯＲでも成り立つ。
【0107】
本変形例によれば、オーバーラップ領域ＯＲを設けることで、部分ＰＳＧの形状を自由に設定することが可能となる。図１３に示すように、各スリット間領域内で必要とされる部分領域Ｒ２ｂのＸ方向の長さは、部分ＰＳＧの形状によって異なる。よって、部分領域Ｒ２ｂのＸ方向の長さは、部分領域Ｒ２ｂごとに異なることが望ましい。本変形例によれば、オーバーラップ領域ＯＲを設けることで、部分領域Ｒ２ｂ同士のＸ方向の長さの違いを、オーバーラップ領域ＯＲに吸収させることが可能となる。これにより、本変形例の半導体装置の面積効率を向上させることが可能となる。
【0108】
（４）第４変形例
図１８は、第２実施形態の第４変形例の半導体装置の構造を示す断面図である。
図１８は、第２実施形態の第４変形例の半導体装置の構造を示す断面図である。
【0109】
図１８は、図１３に示すアレイ領域Ｒ１のＹＺ断面を示している。図１８は、２つの柱状部２９下に形成された１つの絶縁膜５２を示している。図１８に示す各柱状部２９は、絶縁膜５２の上面より上に位置する上方部分と、絶縁膜５２の上面より下に位置する下方部分とを含んでいる。本変形例の上方部分は、平面視で円形の形状を有する。一方、本変形例の下方部分は、絶縁膜５２の影響により、平面視で半円形の形状を有する。下方部分は、絶縁膜５２の側面に面している。図１８に示す５つの電極層３１は、例えばワード線である。
【0110】
本変形例の各柱状部２９内のメモリ絶縁膜３３、チャネル半導体層３４、およびコア絶縁膜３５は、上方部分内でメモリセルを構成するだけでなく、下方部分内でもメモリセルを構成する。すなわち、本変形例では、絶縁膜５２の影響でその形状が円形から半円形になった下方部分も、メモリセルとして使用する。これにより、本変形例の半導体装置内のメモリセルの個数を増やすことが可能となる。
【0111】
以上のように、本実施形態の上記複数の絶縁膜５２は、絶縁膜５１間にて線状に延びており、いずれかの絶縁膜５１に接することで部分領域Ｒ２ｂ内で終端している。よって、本実施形態によれば、これらの絶縁膜５２を好適に配置することが可能となる。例えば、部分領域Ｒ２ｂ内の電極層３１を、これらの絶縁膜５２により、好適な形状の複数の部分ＰＳＧに分断することが可能となり、その結果、これらの部分ＰＳＧ内にコンタクトプラグ２８ｂを配置しやすくなる。
【0112】
さらに、本実施形態の上記複数の絶縁膜５１は、Ｓ字形部分６１を有する絶縁膜５１を含んでいる。これにより、各部分ＰＳＧ内にコンタクトプラグ２８ｂをさらに配置しやすくすることが可能となる。
【0113】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【0114】
１：回路チップ、２：アレイチップ、
１１：基板、１２：トランジスタ、１２ａ：ゲート絶縁膜、１２ｂ：ゲート電極、
１２ｃ：拡散層、１２ｄ：拡散層、１３：層間絶縁膜、
１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ：プラグ、
１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ：配線層、１６：金属パッド、
２１：層間絶縁膜、２２：積層膜、２３：層間絶縁膜、２４：パッシベーション膜、
２５：金属パッド、２６ａ、２６ｂ、２６ｃ、２６ｄ：プラグ、
２７ａ、２７ｂ、２７ｃ、２７ｄ：配線層、
２８ａ、２８ｂ、２８ｂ’、２８ｃ、：コンタクトプラグ、２９：柱状部、
３１：電極層、３２：絶縁膜、３３、メモリ絶縁膜、３３ａ：ブロック絶縁膜、
３３ｂ：電荷蓄積層、３３ｃ：トンネル絶縁膜、３４：チャネル半導体層、
３５：コア絶縁膜、３６：コア半導体層、３７：絶縁膜、３８：絶縁膜、
４１：基板、４２：犠牲層、４３：犠牲層、
５１：絶縁膜、５１ａ：部分、５１ｂ：部分、５１ｃ：部分、５２：絶縁膜、
５３：梁部、５４：架橋部、５５：配線層、６１：Ｓ字形部分
１１：基板、１２：トランジスタ、１２ａ：ゲート絶縁膜、１２ｂ：ゲート電極、
１２ｃ：拡散層、１２ｄ：拡散層、１３：層間絶縁膜、
１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ：プラグ、
１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ：配線層、１６：金属パッド、
２１：層間絶縁膜、２２：積層膜、２３：層間絶縁膜、２４：パッシベーション膜、
２５：金属パッド、２６ａ、２６ｂ、２６ｃ、２６ｄ：プラグ、
２７ａ、２７ｂ、２７ｃ、２７ｄ：配線層、
２８ａ、２８ｂ、２８ｂ’、２８ｃ、：コンタクトプラグ、２９：柱状部、
３１：電極層、３２：絶縁膜、３３、メモリ絶縁膜、３３ａ：ブロック絶縁膜、
３３ｂ：電荷蓄積層、３３ｃ：トンネル絶縁膜、３４：チャネル半導体層、
３５：コア絶縁膜、３６：コア半導体層、３７：絶縁膜、３８：絶縁膜、
４１：基板、４２：犠牲層、４３：犠牲層、
５１：絶縁膜、５１ａ：部分、５１ｂ：部分、５１ｃ：部分、５２：絶縁膜、
５３：梁部、５４：架橋部、５５：配線層、６１：Ｓ字形部分
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
