特開 2023-179165 電流検出回路、過電流保護回路、リニア電源

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023179165

(43)【公開日】2023-12-19

(54)【発明の名称】電流検出回路、過電流保護回路、リニア電源

(51)【国際特許分類】

   H02M 1/00 20070101AFI20231212BHJP

   G05F 1/56 20060101ALI20231212BHJP

   G01R 19/00 20060101ALI20231212BHJP

   H03K 17/08 20060101ALI20231212BHJP

【ＦＩ】

H02M1/00 H

G05F1/56 320C

G01R19/00 B

H03K17/08 C

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022092295

(22)【出願日】2022-06-07

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】安坂 信

【テーマコード（参考）】

2G035

5H430

5H740

5J055

【Ｆターム（参考）】

2G035AB02

2G035AD03

2G035AD10

2G035AD11

2G035AD23

2G035AD56

5H430BB01

5H430BB09

5H430BB12

5H430EE04

5H430FF08

5H430FF13

5H430HH01

5H430LA07

5H740AA08

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740KK01

5H740MM12

5J055AX03

5J055AX08

5J055BX16

5J055CX07

5J055DX14

5J055EX05

5J055EY01

5J055EY21

5J055EZ03

5J055EZ10

(57)【要約】

【課題】検出精度の高い電流検出回路を提供する。
【解決手段】電流検出回路１１は、監視対象電流Ｉｏｕｔに応じたセンス電流Ｉｓを流すように構成された第１トランジスタＭ１と、センス電流Ｉｓが流れる経路上に設けられており、その両端間電圧が電流検出信号Ｖｓとして引き出されるように構成された第２トランジスタＭ２と、制御端が第２トランジスタＭ２の制御端に接続されており、第２トランジスタＭ２よりも高いオン閾値電圧Ｖｔｈ［Ｍ３］を持ち、第２トランジスタＭ２を線形領域で駆動するように構成された第３トランジスタＭ３と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

監視対象電流に応じたセンス電流を流すように構成された第１トランジスタと、
前記センス電流が流れる経路上に設けられており、その両端間電圧が電流検出信号として引き出されるように構成された第２トランジスタと、
制御端が前記第２トランジスタの制御端に接続されており、前記第２トランジスタよりも高いオン閾値電圧を持ち、前記第２トランジスタを線形領域で駆動するように構成された第３トランジスタと、
を備える、電流検出回路。

【請求項2】

前記第２トランジスタ及び前記第３トランジスタは、いずれも同一構造のＭＯＳＦＥＴであって、それぞれのゲート電極の極性が異なる、請求項１に記載の電流検出回路。

【請求項3】

前記第２トランジスタは、Ｐ型ポリシリコンで形成されたゲート電極を持つＰＭＯＳＦＥＴであり、前記第３トランジスタは、Ｎ型ポリシリコンで形成されたゲート電極を持つＰＭＯＳＦＥＴである、請求項２に記載の電流検出回路。

【請求項4】

前記第２トランジスタは、Ｎ型ポリシリコンで形成されたゲート電極を持つＮＭＯＳＦＥＴであり、前記第３トランジスタは、Ｐ型ポリシリコンで形成されたゲート電極を持つＮＭＯＳＦＥＴである、請求項２に記載の電流検出回路。

【請求項5】

前記第２トランジスタは、デプレッション型ＮＭＯＳＦＥＴであり、前記第３トランジスタは、エンハンスメント型ＮＭＯＳＦＥＴである、請求項１に記載の電流検出回路。

【請求項6】

請求項１～５のいずれか一項に記載の電流検出回路と、
前記電流検出信号に基づいて前記監視対象電流を上限値以下に制限するための過電流保護信号を生成するように構成された保護信号生成回路と、
を備える、過電流保護回路。

【請求項7】

前記保護信号生成回路は、前記電流検出信号と検出閾値との差分に応じて前記過電流保護信号を生成するように構成されたアンプを含む、請求項６に記載の過電流保護回路。

【請求項8】

前記保護信号生成回路は、ゲート・ソース間に印加される前記電流検出信号に応じて前記過電流保護信号を生成するように構成されたトランジスタを含む、請求項６に記載の過電流保護回路。

【請求項9】

入力電圧の印加端と出力電圧の印加端との間に接続されるように構成された出力トランジスタと、
前記出力電圧又はこれに応じた帰還電圧が基準電圧と一致するように前記出力トランジスタを駆動するように構成されたドライバと、
前記出力トランジスタに流れる出力電流を前記監視対象電流とする請求項６に記載の過電流保護回路と、
を備える、リニア電源。

【請求項10】

前記過電流保護回路は、前記入力電圧の印加端と前記出力電圧の印加端との間に接続されている、請求項９に記載のリニア電源。

【請求項11】

前記過電流保護回路は、前記入力電圧の印加端と接地端との間に接続されている、請求項９に記載のリニア電源。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電流検出回路及びこれを用いた過電流保護回路並びにリニア電源に関する。

【背景技術】

【0002】

監視対象電流を検出する電流検出回路は、様々な用途（例えば出力トランジスタに流れる出力電流を所定の上限値以下に制限する過電流保護回路）として利用されている。

【0003】

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００６－１１５６４６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来の電流検出回路は、その検出精度について改善の余地があった。

【課題を解決するための手段】

【0006】

例えば、本明細書中に開示されている電流検出回路は、監視対象電流に応じたセンス電流を流すように構成された第１トランジスタと、前記センス電流が流れる経路上に設けられており、その両端間電圧が電流検出信号として引き出されるように構成された第２トランジスタと、制御端が前記第２トランジスタの制御端に接続されており、前記第２トランジスタよりも高いオン閾値電圧を持ち、前記第２トランジスタを線形領域で駆動するように構成された第３トランジスタと、を備える。

【0007】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0008】

本開示によれば、検出精度の高い電流検出回路及びこれを用いた過電流保護回路並びにリニア電源を提供することが可能となる。

【図面の簡単な説明】

【0009】

【図1】図１は、リニア電源の比較例を示す図である。

【図2】図２は、リニア電源の第１実施形態を示す図である。

【図3】図３は、ＭＯＳＦＥＴのＲｏｎ－Ｖｇｓ特性を示す図である。

【図4】図４は、ＭＯＳＦＥＴのＲｏｎ－Ｖｔｈばらつき特性を示す図である。

【図5】図５は、ＭＯＳＦＥＴのＶｄｓ－Ｉｄ特性を示す図である。

【図6】図６は、比較例における過電流上限値のばらつきを示す図である。

【図7】図７は、第１実施形態における過電流上限値のばらつきを示す図である。

【図8】図８は、リニア電源の第２実施形態を示す図である。

【図9】図９は、リニア電源の第３実施形態を示す図である。

【図10】図１０は、リニア電源の第４実施形態を示す図である。

【図11】図１１は、リニア電源の第５実施形態を示す図である。

【図12】図１２は、リニア電源の第６実施形態を示す図である。

【図13】図１３は、リニア電源の第７実施形態を示す図である。

【図14】図１４は、リニア電源の第８実施形態を示す図である。

【図15】図１５は、リニア電源の第９実施形態を示す図である。

【図16】図１６は、リニア電源の第１０実施形態を示す図である。

【発明を実施するための形態】

【0010】

＜リニア電源（比較例）＞
図１は、リニア電源の比較例（＝後出の実施形態と対比される一般的な回路構成の例）を示す図である。本比較例のリニア電源１は、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成して出力端子ＯＵＴに接続された負荷２に供給する。例えば、リニア電源１は、ＬＤＯ［low drop out］レギュレータであってもよい。

【0011】

本図に即して述べると、リニア電源１は、出力トランジスタＭ０と、過電流保護回路１０と、ドライバ２０と、帰還電圧生成回路３０と、基準電圧生成回路４０とを備える。なお、これらの構成要素は、その一部又は全部が半導体装置に集積化されていてもよい。

【0012】

出力トランジスタＭ０は、入力電圧Ｖｉｎの印加端と出力電圧Ｖｏｕｔの印加端との間に接続されている。本図に即して述べると、出力トランジスタＭ０は、例えばＰＭＯＳＦＥＴ［P-channel type metal oxide semiconductor field effect transistor］であってもよい。この場合、出力トランジスタＭ０のソースが入力電圧Ｖｉｎの印加端に接続されて、出力トランジスタＭ０のドレインが出力電圧Ｖｏｕｔの印加端に接続される。

【0013】

過電流保護回路１０は、入力電圧Ｖｉｎの印加端と出力電圧Ｖｏｕｔの印加端との間に接続されており、出力トランジスタＭ０に流れる出力電流Ｉｏｕｔを監視対象電流として過電流保護信号ＯＣＰを生成する（詳細は後述）。

【0014】

ドライバ２０は、出力トランジスタＭ０の駆動制御を行う。本図に即して述べると、ドライバ２０は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂが反転入力端（－）に入力される基準電圧Ｖｒｅｆと一致するように、出力トランジスタＭ０のゲート信号Ｇ０を生成するオペアンプである。ゲート信号Ｇ０は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに低下して、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに上昇する。なお、ドライバ２０は、過電流保護信号ＯＣＰに応じて出力電流Ｉｏｕｔを過電流上限値Ｉｏｃｐ以下に制限するようにゲート信号Ｇ０を調整する機能を備えていてもよい。

【0015】

帰還電圧生成回路３０は、出力端子ＯＵＴと接地端との間に直列接続された抵抗３１及び３２を含み、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成する。なお、帰還電圧生成回路３０を省略して出力電圧Ｖｏｕｔをドライバ２０に直接入力してもよい。

【0016】

基準電圧生成回路４０は、入力電圧Ｖｉｎ及び周囲温度の影響を受け難い基準電圧Ｖｒｅｆを生成してドライバ２０の反転入力端（－）に出力する。

【0017】

＜過電流保護回路＞
引き続き、図１を参照しながら、過電流保護回路１０について詳述する。本比較例の過電流保護回路１０は、電流検出回路１１と、保護信号生成回路１２と、を含む。

【0018】

電流検出回路１１は、トランジスタＭ１とセンス抵抗Ｒｓを含み、出力電流Ｉｏｕｔに応じた電流検出信号Ｖｓを生成する。

【0019】

トランジスタＭ１（例えばＰＭＯＳＦＥＴ）のソースは、センス抵抗Ｒｓを介して出力トランジスタＭ０のソースに接続されている。トランジスタＭ１のドレインは、出力トランジスタＭ０のドレインに接続されている。トランジスタＭ１のゲートは、出力トランジスタＭ０のゲート（＝ゲート信号Ｇ０の印加端）に接続されている。

【0020】

このように接続されたトランジスタＭ１のオン抵抗（導通度）は、出力トランジスタＭ０のオン抵抗（導通度）と同一の挙動で制御される。従って、トランジスタＭ１には、出力電流Ｉｏｕｔに比例したセンス電流Ｉｓ（＝Ｉｏｕｔ／ｍ、ただしｍ＞１）が流れる。なお、センス電流Ｉｓは、入力電圧Ｖｉｎの印加端からセンス抵抗Ｒｓ及びトランジスタＭ１を介して出力電圧Ｖｏｕｔの印加端に至る電流経路に流れる。

【0021】

センス抵抗Ｒｓは、センス電流Ｉｓが流れる経路上に設けられており、その両端間電圧が電流検出信号Ｖｓ（＝Ｉｓ×Ｒｓ）として引き出される。

【0022】

保護信号生成回路１２は、電流検出信号Ｖｓに基づいて出力電流Ｉｏｕｔを過電流上限値Ｉｏｃｐ以下に制限するための過電流保護信号ＯＣＰを生成する。なお、過電流保護回路１０は、過電流保護信号ＯＣＰに応じてドライバ２０を制御してもよいしゲート信号Ｇ０を直接調整してもよい。

【0023】

このような過電流保護回路１０を備える構成であれば、負荷２に異常が生じて過大な出力電流Ｉｏｕｔが流れ得る状況であっても、出力電流Ｉｏｕｔに制限を掛けることができる。従って、リニア電源１及びその周辺回路を保護することが可能となる。

【0024】

＜電流検出精度に関する考察＞
ところで、電流検出回路１１の検出精度に影響を及ぼし得る要因としては、出力トランジスタＭ０とトランジスタＭ１とのペア比ばらつき、センス抵抗Ｒｓの絶対値ばらつき、及び、保護信号生成回路１２の入力オフセットばらつきが考えられる。

【0025】

特に、半導体装置への集積化を鑑みると、ミスマッチばらつきよりも絶対値ばらつきのほうが大きくなることが一般的である。すなわち、上記した諸要因のうち、センス抵抗Ｒｓの絶対値ばらつきが電流検出回路１１の検出精度に大きく影響すると考えられる。

【0026】

以下では、上記の考察に鑑み、電流検出回路１１の検出精度を高めることのできる種々の実施形態を提案する。

【0027】

＜リニア電源（第１実施形態）＞
図２は、リニア電源の第１実施形態を示す図である。第１実施形態のリニア電源１は、先出の比較例（図１）を基本としつつ、センス抵抗Ｒｓに代えて、トランジスタＭ２及びＭ３（例えばいずれもＰＭＯＳＦＥＴ）と電流源ＣＳ１を含む。

【0028】

トランジスタＭ２のソースは、出力トランジスタＭ０のソース（＝入力電圧Ｖｉｎの印加端）に接続されている。トランジスタＭ２のドレインは、トランジスタＭ１のソースに接続されている。トランジスタＭ１のドレインは、出力トランジスタＭ０のドレイン（＝出力電圧Ｖｏｕｔの印加端）に接続されている。

【0029】

トランジスタＭ３のソースは、出力トランジスタＭ０のソースに接続されている。トランジスタＭ２及びＭ３それぞれのゲートは、いずれもトランジスタＭ３のドレインに接続されている。トランジスタＭ３のドレインは、電流源ＣＳ１の第１端に接続されている。電流源ＣＳ１の第２端は、接地端に接続されている。

【0030】

トランジスタＭ１は、出力電流Ｉｏｕｔに応じたセンス電流Ｉｓを流すように構成された第１トランジスタに相当する。

【0031】

トランジスタＭ２は、センス電流Ｉｓが流れる経路上に設けられており、その両端間電圧（＝ドレイン・ソース間電圧Ｖｄｓ）が電流検出信号Ｖｓとして引き出されるように構成された第２トランジスタに相当する。

【0032】

トランジスタＭ３は、トランジスタＭ２よりも高いオン閾値電圧Ｖｔｈ［Ｍ３］を持ちトランジスタＭ２を線形領域で駆動するように構成された第３トランジスタに相当する。

【0033】

このように、電流検出回路１１を形成する第２トランジスタ及び第３トランジスタは、第１トランジスタのソース側に設けてもよい。例えば、Ｐチャネル型であるトランジスタＭ１のソース側に第２トランジスタ及び第３トランジスタを設ける場合には、第２トランジスタ及び第３トランジスタとして、それぞれＰチャネル型のトランジスタＭ２及びＭ３を用いればよい。

【0034】

ところで、トランジスタＭ２は、高濃度のＰ型ポリシリコンで形成されたゲート電極を持つＰＭＯＳＦＥＴである。以下では、通常のＰＭＯＳＦＥＴと区別するために「ＰゲートＰＭＯＳＦＥＴ」と表記する場合がある。一方、トランジスタＭ３は、高濃度のＮ型ポリシリコンで形成されたゲート電極を持つ通常のＰＭＯＳＦＥＴである。すなわち、トランジスタＭ２及びＭ３は、いずれも同一構造のＰＭＯＳＦＥＴであって、それぞれのゲート電極の極性が異なる。

【0035】

ＰゲートＰＭＯＳＦＥＴは、ゲート電極の極性を変えることにより、オン閾値電圧Ｖｔｈを変化させたＰＭＯＳＦＥＴである。通常のＰＭＯＳＦＥＴは、約０．７Ｖのオン閾値電圧Ｖｔｈを持つ。一方、ＰゲートＰＭＯＳＦＥＴでは、オン閾値電圧Ｖｔｈが－０．１５Ｖ程度となる。

【0036】

なお、ＰゲートＰＭＯＳＦＥＴと通常のＰＭＯＳＦＥＴは、ゲート電極の極性が違うだけでそれぞれのデバイス構造は全く同一である。そのため、共通のシリコン基板上に形成されている限り、それぞれの素子特性（オン閾値電圧Ｖｔｈ及びオン抵抗Ｒｏｎなど）のばらつき方は同じになる。

【0037】

また、先にも述べたように、トランジスタＭ２及びＭ３それぞれのゲートは、いずれもトランジスタＭ３のドレインに接続されている。そして、トランジスタＭ３のドレインには、電流源ＣＳ１で生成される基準電流Ｉｒｅｆが流されている。従って、トランジスタＭ３のゲート・ソース間には、トランジスタＭ３のオン閾値電圧Ｖｔｈ［Ｍ３］（≒０．７Ｖ）に相当する電位差が生じている。

【0038】

トランジスタＭ３のオン閾値電圧Ｖｔｈ［Ｍ３］は、トランジスタＭ２のオン閾値電圧Ｖｔｈ［Ｍ２］（≒－０．１５Ｖ）よりも遥かに高い。そのため、トランジスタＭ２は、十分に線形領域で駆動される。線形領域では、トランジスタＭ２のドレイン・ソース間が抵抗と同等の特性になる。すなわち、トランジスタＭ２のドレイン・ソース間から引き出される電流検出信号Ｖｓは、トランジスタＭ１に流れるセンス電流Ｉｓに比例する。

【0039】

第１実施形態のリニア電源１であれば、先出の比較例（図１）と異なり、センス抵抗Ｒｓの絶対値ばらつきを考慮する必要がない。従って、電流検出回路１１の検出精度を高めることが可能となり、延いては、過電流上限値Ｉｏｃｐのばらつきを小さく抑えることが可能となる。以下、図面を参照しながら詳細に説明する。

【0040】

図３は、ＭＯＳＦＥＴのＲｏｎ－Ｖｇｓ特性（＝オン抵抗Ｒｏｎとゲート・ソース間電圧Ｖｇｓとの相関関係）を示す図である。

【0041】

本図で示すように、ＭＯＳＦＥＴのオン抵抗Ｒｏｎは、ＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓが高いほど小さくなる。ここで、ＭＯＳＦＥＴのゲート・ソース間電圧ＶｇｓがＭＯＳＦＥＴのオン閾値電圧Ｖｔｈよりも十分に高く、ＭＯＳＦＥＴが線形領域で駆動されるときには、ＭＯＳＦＥＴのドレイン・ソース間が抵抗と同等の特性になる。

【0042】

図４は、ＭＯＳＦＥＴのＲｏｎ－Ｖｔｈばらつき特性（＝オン抵抗Ｒｏｎのばらつきとオン閾値電圧Ｖｔｈのばらつきとの相関関係）を示す図である。

【0043】

本図で示すように、ＭＯＳＦＥＴのオン抵抗Ｒｏｎのばらつきとオン閾値電圧Ｖｔｈのばらつきとの間には正の相関がある。つまり、オン閾値電圧Ｖｔｈが低くなる方向にばらついたときにはオン抵抗値Ｒｏｎが小さくなる方向にばらつく。逆に、オン閾値電圧Ｖｔｈが高くなる方向にばらついたときにはオン抵抗値Ｒｏｎが大きくなる方向にばらつく。

【0044】

図５は、ＭＯＳＦＥＴのＶｄｓ－Ｉｄ特性（＝ドレイン・ソース間電圧Ｖｄｓとドレイン電流Ｉｄとの相関関係、ゲート・ソース間電圧Ｖｇｓは固定）を示す図である。なお、本図の実線は第１実施形態（図２）の挙動を示している。また、本図の破線は比較例（図１）の挙動を示している。

【0045】

先にも述べたように、第１実施形態のリニア電源１において、トランジスタＭ２（＝ＰゲートＰＭＯＳＦＥＴ）と、トランジスタＭ３（＝通常のＰＭＯＳＦＥＴ）は、ゲート電極の極性が違うだけで、それぞれのデバイス構造は全く同一である。従って、共通のシリコン基板上に形成されている限り、それぞれの素子特性（オン閾値電圧Ｖｔｈ［Ｍ２］並びにＶｔｈ［Ｍ３］、及び、オン抵抗Ｒｏｎ［Ｍ２］並びにＲｏｎ［Ｍ３］など）のばらつき方は同じになる。

【0046】

例えば、トランジスタＭ２のオン抵抗Ｒｏｎ［Ｍ２］が大きくなる方向にばらついたとき、オン抵抗Ｒｏｎ［Ｍ２］と正の相関を持つオン閾値電圧Ｖｔｈ［Ｍ２］は、高くなる方向にばらつく（先出の図４を参照）。このとき、トランジスタＭ２と同一構造を持つトランジスタＭ３のオン閾値電圧Ｖｔｈ［Ｍ３］も高くなる方向にばらつくことになる。その結果、トランジスタＭ２のゲートに印加される電圧が高くなるので、トランジスタＭ２のオン抵抗Ｒｏｎ［Ｍ２］が引き下げられる。反対に、トランジスタＭ２のオン抵抗Ｒｏｎ［Ｍ２］が小さくなる方向にばらついたときには、上記と逆の作用が働き、トランジスタＭ２のオン抵抗Ｒｏｎ［Ｍ２］が引き上げられる。

【0047】

このように、第１実施形態のリニア電源１であれば、トランジスタＭ２のオン抵抗Ｒｏｎ［Ｍ２］のばらつきが補正されるので、電流検出信号Ｖｓのばらつきが小さくなる。

【0048】

本図に即して述べると、先出の比較例（図１）では、ドレイン電流Ｉｄ（＝センス電流Ｉｓ）に対するドレイン・ソース間電圧Ｖｄｓ（＝電流検出信号Ｖｓ）のばらつきがｄ１となる。このばらつきｄ１は、主にセンス抵抗Ｒｓの絶対値ばらつきにより決定される。

【0049】

一方、第１実施形態のリニア電源１であれば、先に説明したオン抵抗Ｒｏｎ［Ｍ２］の補正作用により、ドレイン電流Ｉｄ（＝センス電流Ｉｓ）に対するドレイン・ソース間電圧Ｖｄｓ（＝電流検出信号Ｖｓ）のばらつきがｄ２（＜ｄ１）に抑えられる。

【0050】

図６は、比較例（図１）における過電流上限値Ｉｏｃｐのばらつきを示す図である。なお、本図の横軸は出力電流Ｉｏｕｔを示しており、本図の縦軸は出力電圧Ｖｏｕｔを示している。先出の比較例（図１）では、センス抵抗Ｒｓの絶対値ばらつきの影響を受けるので、過電流上限値Ｉｏｃｐのばらつきｄ３が数十％（例えば±３０％）となる。

【0051】

図７は、第１実施形態（図２）における過電流上限値Ｉｏｃｐのばらつきを示す図である。なお、先出の図６と同じく、本図の横軸は出力電流Ｉｏｕｔを示しており、本図の縦軸は出力電圧Ｖｏｕｔを示している。第１実施形態のリニア電源１であれば、センス抵抗Ｒｓの絶対値ばらつきの影響を受けないので、過電流上限値Ｉｏｃｐのばらつきｄ４が数％（例えば±５％）に低減され得る。

【0052】

＜リニア電源（第２実施形態）＞
図８は、リニア電源の第２実施形態を示す図である。第２実施形態のリニア電源１は、先出の第１実施形態（図２）を基本としつつ、保護信号生成回路１２の構成要素として、アンプＡ１と、電圧源Ｅ１と、トランジスタＭ４（例えばＰＭＯＳＦＥＴ）と、を含む。

【0053】

アンプＡ１の反転入力端（－）は、トランジスタＭ２のソースに接続されている。アンプＡ１の非反転入力端（＋）は、電圧源Ｅ１の正極端に接続されている。電圧源Ｅ１の負極端は、トランジスタＭ２のドレインに接続されている。アンプＡ１の出力端は、トランジスタＭ４のゲートに接続されている。トランジスタＭ４のソースは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタＭ４のドレインは、ドライバ２０の出力端に接続されている。

【0054】

アンプＡ１は、電圧源Ｅ１の負極端を基準電位端とし、非反転入力端（＋）に入力されるオフセット電圧Ｖｏｆｓ（＝検出閾値に相当）と、反転入力端（－）に入力される電流検出信号Ｖｓとの差分（＝Ｖｏｆｓ－Ｖｓ）に応じてトランジスタＭ４のオン抵抗（導通度）を制御するようにゲート信号Ｇ１を生成する。

【0055】

電流検出信号Ｖｓ（＝Ｉｓ×Ｒｓ）がオフセット電圧Ｖｏｆｓよりも低いときには、アンプＡ１から出力されるゲート信号Ｇ１がハイレベルに張り付いた状態となる。従って、トランジスタＭ４がフルオフ状態となるので、出力トランジスタＭ０のゲート・ソース間がオープン状態となる。その結果、出力トランジスタＭ０のオン抵抗が引き上げられることはなく、出力トランジスタＭ０に流れる出力電流Ｉｏｕｔには何ら制限が掛からない状態（＝過電流保護動作が解除された状態）となる。

【0056】

一方、出力異常等により出力電流Ｉｏｕｔが増大して、電流検出信号Ｖｓがオフセット電圧Ｖｏｆｓよりも高くなると、両電圧の差分値に応じてアンプＡ１から出力されるゲート信号Ｇ１がハイレベルから低下する。従って、トランジスタＭ４がオン状態となって出力トランジスタＭ０のゲート・ソース間に駆動電流Ｉｄｒｖ（＝過電流保護信号ＯＣＰに相当）が流れるので、ゲート信号Ｇ０が上昇して出力トランジスタＭ０のゲート・ソース間電圧が引き下げられる。その結果、出力トランジスタＭ０のオン抵抗が上昇し、出力電流Ｉｏｕｔに制限が掛かった状態（＝過電流保護動作が発動された状態）となる。最終的には、電流検出信号Ｖｓとオフセット電圧Ｖｏｆｓとがイマジナリショートする状態でトランジスタＭ４のゲート制御が平衡する。

【0057】

＜リニア電源（第３実施形態）＞
図９はリニア電源の第３実施形態を示す図である。第３実施形態のリニア電源１では、先出の第２実施形態（図８）を基本としつつ、過電流保護回路１０の回路構成に変更が加えられている。

【0058】

本図に即して具体的に述べると、電流検出回路１１は、先出のトランジスタＭ２及びＭ３と電流源ＣＳ１に代えて、トランジスタＭ２’及びＭ３’（例えばいずれもＮＭＯＳＦＥＴ［N-channel type MOSFET］）と電流源ＣＳ２を含む。

【0059】

また、保護信号生成回路１２は、先出のアンプＡ１、電圧源Ｅ１及びトランジスタＭ４に代えて、アンプＡ２、電圧源Ｅ２、トランジスタＭ５（例えばＮＭＯＳＦＥＴ）、及びトランジスタＭ６並びにＭ７（例えばいずれもＰＭＯＳＦＥＴ）を含む。

【0060】

トランジスタＭ１のソースは、出力トランジスタＭ０のソース（＝入力電圧Ｖｉｎの印加端）に接続されている。トランジスタＭ１のドレインは、トランジスタＭ２’のドレインに接続されている。トランジスタＭ２’のソースは、出力トランジスタＭ０のドレイン（＝出力電圧Ｖｏｕｔの印加端）に接続されている。

【0061】

トランジスタＭ３’のソースは、出力トランジスタＭ０のドレインに接続されている。トランジスタＭ２’及びＭ３’それぞれのゲートは、いずれも、トランジスタＭ３’のドレインに接続されている。トランジスタＭ３’のドレインは、電流源ＣＳ２の第１端に接続されている。電流源ＣＳ２の第２端は、入力電圧Ｖｉｎの印加端に接続されている。

【0062】

トランジスタＭ１は、出力電流Ｉｏｕｔに応じたセンス電流Ｉｓを流すように構成された第１トランジスタに相当する。

【0063】

トランジスタＭ２’は、センス電流Ｉｓが流れる経路上に設けられており、その両端間電圧（＝ドレイン・ソース間電圧Ｖｄｓ）が電流検出信号Ｖｓとして引き出されるように構成された第２トランジスタに相当する。

【0064】

トランジスタＭ３’は、トランジスタＭ２’よりも高いオン閾値電圧Ｖｔｈ［Ｍ３’］を持ち、トランジスタＭ２’を線形領域で駆動するように構成された第３トランジスタに相当する。

【0065】

このように、電流検出回路１１を形成する第２トランジスタ及び第３トランジスタは、第１トランジスタのドレイン側に設けてもよい。例えば、Ｐチャネル型であるトランジスタＭ１のドレイン側に第２トランジスタ及び第３トランジスタを設ける場合には、第２トランジスタ及び第３トランジスタとして、それぞれＮチャネル型のトランジスタＭ２’及びＭ３’を用いればよい。

【0066】

アンプＡ２の反転入力端（－）は、トランジスタＭ２’のソースに接続されている。アンプＡ２の非反転入力端（＋）は、電圧源Ｅ２の負極端に接続されている。電圧源Ｅ２の正極端は、トランジスタＭ２’のドレインに接続されている。アンプＡ２の出力端は、トランジスタＭ５のゲートに接続されている。トランジスタＭ５のソースは、出力電圧Ｖｏｕｔの印加端に接続されている。トランジスタＭ５のドレインは、トランジスタＭ７のドレインに接続されている。

【0067】

トランジスタＭ６及びＭ７それぞれのソースは、いずれも入力電圧Ｖｉｎの印加端に接続されている。トランジスタＭ６及びＭ７それぞれのゲートは、いずれもトランジスタＭ７のドレインに接続されている。トランジスタＭ６のドレインは、ドライバ２０の出力端に接続されている。このように接続されたトランジスタＭ６及びＭ７は、トランジスタＭ５のドレイン電流をミラーして、出力トランジスタＭ０のゲート・ソース間に流れる駆動電流Ｉｄｒｖを生成するカレントミラーとして機能する。

【0068】

アンプＡ２は、電圧源Ｅ２の正極端を基準電位端とし、非反転入力端（＋）に入力されるオフセット電圧Ｖｏｆｓ（＝検出閾値に相当）と、反転入力端（－）に入力される電流検出信号Ｖｓとの差分（＝Ｖｓ－Ｖｏｆｓ）に応じてトランジスタＭ５のオン抵抗（導通度）を制御するようにゲート信号Ｇ２を生成する。

【0069】

電流検出信号Ｖｓ（＝Ｉｓ×Ｒｓ）がオフセット電圧Ｖｏｆｓよりも低いときには、アンプＡ２から出力されるゲート信号Ｇ２がローレベルに張り付いた状態となる。従って、トランジスタＭ５がフルオフ状態となるので、トランジスタＭ６及びＭ７から成るカレントミラーは動作せず、出力トランジスタＭ０のゲート・ソース間がオープン状態となる。その結果、出力トランジスタＭ０のオン抵抗が引き上げられることはなく、出力トランジスタＭ０に流れる出力電流Ｉｏｕｔには何ら制限が掛からない状態（＝過電流保護動作が解除された状態）となる。

【0070】

一方、出力異常等により出力電流Ｉｏｕｔが増大して、電流検出信号Ｖｓがオフセット電圧Ｖｏｆｓよりも高くなると、両電圧の差分値に応じてアンプＡ２から出力されるゲート信号Ｇ２がローレベルから上昇する。従って、トランジスタＭ５がオン状態となって出力トランジスタＭ０のゲート・ソース間に駆動電流Ｉｄｒｖ（＝過電流保護信号ＯＣＰに相当）が流れるので、ゲート信号Ｇ０が上昇して出力トランジスタＭ０のゲート・ソース間電圧が引き下げられる。その結果、出力トランジスタＭ０のオン抵抗が上昇し、出力電流Ｉｏｕｔに制限が掛かった状態（＝過電流保護動作が発動された状態）となる。最終的には、電流検出信号Ｖｓとオフセット電圧Ｖｏｆｓとがイマジナリショートする状態でトランジスタＭ５のゲート制御が平衡する。

【0071】

ところで、トランジスタＭ２’は、高濃度のＮ型ポリシリコンで形成されたゲート電極を持つＮＭＯＳＦＥＴである。以下では、通常のＮＭＯＳＦＥＴと区別するために「ＮゲートＮＭＯＳＦＥＴ」と表記する場合がある。一方、トランジスタＭ３’は、高濃度のＰ型ポリシリコンで形成されたゲート電極を持つ通常のＮＭＯＳＦＥＴである。すなわち、トランジスタＭ２’及びＭ３’は、いずれも同一構造のＮＭＯＳＦＥＴであって、それぞれのゲート電極の極性が異なる。

【0072】

ＮゲートＮＭＯＳＦＥＴは、ゲート電極の極性を変えることにより、オン閾値電圧Ｖｔｈを変化させたＮＭＯＳＦＥＴである。通常のＮＭＯＳＦＥＴは、約０．７Ｖのオン閾値電圧Ｖｔｈを持つ。一方、ＮゲートＮＭＯＳＦＥＴでは、オン閾値電圧Ｖｔｈが－０．１５Ｖ程度となる。

【0073】

なお、ＮゲートＮＭＯＳＦＥＴと通常のＮＭＯＳＦＥＴは、ゲート電極の極性が違うだけでそれぞれのデバイス構造は全く同一である。そのため、共通のシリコン基板上に形成されている限り、それぞれの素子特性（オン閾値電圧Ｖｔｈ及びオン抵抗Ｒｏｎなど）のばらつき方は同じになる。

【0074】

また、先にも述べたように、トランジスタＭ２’及びＭ３’それぞれのゲートは、いずれもトランジスタＭ３’のドレインに接続されている。そして、トランジスタＭ３’のドレインには、電流源ＣＳ２で生成される基準電流Ｉｒｅｆが流されている。従って、トランジスタＭ３’のゲート・ソース間には、トランジスタＭ３’のオン閾値電圧Ｖｔｈ［Ｍ３’］（≒０．７Ｖ）に相当する電位差が生じている。

【0075】

トランジスタＭ３’のオン閾値電圧Ｖｔｈ［Ｍ３’］は、トランジスタＭ２’のオン閾値電圧Ｖｔｈ［Ｍ２’］（≒－０．１５Ｖ）よりも遥かに高い。そのため、トランジスタＭ２’は、十分に線形領域で駆動される。なお、線形領域では、トランジスタＭ２’のドレイン・ソース間が抵抗と同等の特性になる。すなわち、トランジスタＭ２’のドレイン・ソース間から引き出される電流検出信号Ｖｓは、トランジスタＭ１に流れるセンス電流Ｉｓに比例する。

【0076】

第３実施形態のリニア電源１であれば、先出の第１実施形態（図２）及び第２実施形態（図８）と同じく、センス抵抗Ｒｓの絶対値ばらつきを考慮する必要がない。従って、電流検出回路１１の検出精度を高めることが可能となり、延いては、過電流上限値Ｉｏｃｐのばらつきを小さく抑えることが可能となる。

【0077】

ただし、第３実施形態のリニア電源１では、過電流保護回路１０が入力電圧Ｖｉｎの印加端と出力電圧Ｖｏｕｔの印加端との間に接続されている。従って、過電流保護動作に支障を来さないためには、入出力電圧差（＝Ｖｉｎ－Ｖｏｕｔ）がトランジスタＭ７のオン閾値電圧Ｖｔｈ［Ｍ７］よりも高くなければならない点に留意が必要である。

【0078】

なお、第３実施形態のリニア電源１では、トランジスタＭ２’をＮゲートＮＭＯＳＦＥＴとして、トランジスタＭ３’を通常のＮＭＯＳＦＥＴとした例を挙げたが、第２トランジスタ及び第３トランジスタの組み合わせは、何ら上記に限定されない。例えば、トランジスタＭ２’をデプレッション型ＮＭＯＳＦＥＴとし、トランジスタＭ３’をエンハンスメント型ＮＭＯＳＦＥＴとしてもよい。

【0079】

＜リニア電源（第４実施形態）＞
図１０は、リニア電源の第４実施形態を示す図である。第４実施形態のリニア電源１では、先出の第３実施形態（図９）を基本としつつ、保護信号生成回路１２の構成要素のうち、先出のアンプＡ２及び電圧源Ｅ２が省略されている。

【0080】

本図に即して述べると、トランジスタＭ５のゲートは、トランジスタＭ２’のドレインに接続されている。このように接続されたトランジスタＭ５は、そのゲート・ソース間に印加される電流検出信号Ｖｓがオン閾値電圧Ｖｔｈ［Ｍ５］よりも高いか否かに応じて、駆動電流Ｉｄｒｖ（＝過電流保護信号ＯＣＰ）を生成するように動作する。

【0081】

第４実施形態のリニア電源１であれば、先出の第３実施形態（図９）と比べて、回路規模を縮小することができる。

【0082】

ただし、第４実施形態のリニア電源１では、先出の第３実施形態（図９）と同様、過電流保護回路１０が入力電圧Ｖｉｎの印加端と出力電圧Ｖｏｕｔの印加端との間に接続されている。従って、過電流保護動作に支障を来さないためには、入出力電圧差（＝Ｖｉｎ－Ｖｏｕｔ）がトランジスタＭ５及びＭ７それぞれの合算オン閾値電圧（＝Ｖｔｈ［Ｍ５］＋Ｖｔｈ［Ｍ７］）よりも高くなければならない。

【0083】

また、第４実施形態のリニア電源１では、トランジスタＭ５のオン閾値ばらつき及び温度特性の影響を受けやすい。従って、先出の第３実施形態（図９）と比べて、過電流上限値Ｉｏｃｐのばらつき抑制効果が小さくなり得る点にも留意すべきである。

【0084】

＜リニア電源（第５実施形態）＞
図１１は、リニア電源の第５実施形態を示す図である。第５実施形態のリニア電源１では、先の第３実施形態（図９）を基本としつつ、トランジスタＭ２’、Ｍ３’及びＭ５それぞれのソースがいずれも出力電圧Ｖｏｕｔの印加端ではなく接地端に接続されている。

【0085】

つまり、第５実施形態のリニア電源１では、過電流保護回路１０が入力電圧Ｖｉｎの印加端と接地端との間に接続されている。従って、先出の第３実施形態（図９）と異なり、入力出力電圧差（＝Ｖｉｎ－Ｖｏｕｔ）を気にする必要がなくなる。

【0086】

＜リニア電源（第６実施形態）＞
図１２は、リニア電源の第６実施形態を示す図である。第６実施形態のリニア電源１では、先出の第４実施形態（図１０）を基本としつつ、トランジスタＭ２’、Ｍ３’及びＭ５それぞれのソースがいずれも出力電圧Ｖｏｕｔの印加端ではなく接地端に接続されている。或いは、第６実施形態のリニア電源１では、先出の第５実施形態（図１１）を基本としつつ、保護信号生成回路１２の構成要素のうち、先出のアンプＡ２及び電圧源Ｅ２が省略されていると理解することもできる。

【0087】

第６実施形態のリニア電源１であれば、先出の第４実施形態（図１０）と異なり、入力出力電圧差（＝Ｖｉｎ－Ｖｏｕｔ）を気にする必要がなくなる。また、先出の第５実施形態（図１１）と比べて、回路規模を縮小することもできる。ただし、過電流上限値Ｉｏｃｐのばらつき抑制効果が小さくなり得る点には留意が必要である。

【0088】

＜リニア電源（第７実施形態）＞
図１３は、リニア電源の第７実施形態を示す図である。第７実施形態のリニア電源１では、先出の第３実施形態（図９）を基本としつつ、Ｐチャネル型の出力トランジスタＭ０及びトランジスタＭ１がそれぞれＮチャネル型の出力トランジスタＭ０’及びトランジスタＭ１’（例えばいずれもＮＭＯＳＦＥＴ）に置換されている。

【0089】

本図に即して述べると、出力トランジスタＭ０’及びトランジスタＭ１’それぞれのドレインは、入力電圧Ｖｉｎの印加端に接続されている。出力トランジスタＭ０’のソースは、出力電圧Ｖｏｕｔの印加端に接続されている。トランジスタＭ１’のソースは、トランジスタＭ２’のドレインに接続されている。出力トランジスタＭ０’及びトランジスタＭ１’それぞれのゲートは、いずれもドライバ２０の出力端に接続されている。

【0090】

トランジスタＭ１’は、出力電流Ｉｏｕｔに応じたセンス電流Ｉｓを流すように構成された第１トランジスタに相当する。

【0091】

トランジスタＭ２’は、センス電流Ｉｓが流れる経路上に設けられており、その両端間電圧（＝ドレイン・ソース間電圧Ｖｄｓ）が電流検出信号Ｖｓとして引き出されるように構成された第２トランジスタに相当する。

【0092】

トランジスタＭ３’は、トランジスタＭ２’よりも高いオン閾値電圧Ｖｔｈ［Ｍ３’］を持ち、トランジスタＭ２’を線形領域で駆動するように構成された第３トランジスタに相当する。

【0093】

このように、電流検出回路１１を形成する第２トランジスタ及び第３トランジスタは、第１トランジスタのソース側に設けてもよい。例えば、Ｎチャネル型であるトランジスタＭ１’のソース側に第２トランジスタ及び第３トランジスタを設ける場合には、第２トランジスタ及び第３トランジスタとして、それぞれＮチャネル型のトランジスタＭ２’及びＭ３’を用いればよい。

【0094】

また、第７実施形態のリニア電源１では、上記の変更に伴い、ドライバ２０の入力極性が反転されている。本図に即して述べると、ドライバ２０は、反転入力端（－）に入力される帰還電圧Ｖｆｂが非反転入力端（＋）に入力される基準電圧Ｖｒｅｆと一致するように、出力トランジスタＭ０’のゲート信号Ｇ０を生成するオペアンプである。ゲート信号Ｇ０は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに低下する。

【0095】

さらに、第７実施形態のリニア電源１では、保護信号生成回路１２の構成要素のうち、トランジスタＭ６及びＭ７が省略されている。本図に即して述べると、トランジスタＭ５のドレインは、ドライバ２０の出力端に接続されている。

【0096】

電流検出信号Ｖｓ（＝Ｉｓ×Ｒｓ）がオフセット電圧Ｖｏｆｓよりも低いときには、アンプＡ２から出力されるゲート信号Ｇ２がローレベルに張り付いた状態となる。従って、トランジスタＭ５がフルオフ状態となるので、出力トランジスタＭ０’のゲート・ソース間がオープン状態となる。その結果、出力トランジスタＭ０’のオン抵抗が引き上げられることはなく、出力トランジスタＭ０’に流れる出力電流Ｉｏｕｔには何ら制限が掛からない状態（＝過電流保護動作が解除された状態）となる。

【0097】

一方、出力異常等により出力電流Ｉｏｕｔが増大して、電流検出信号Ｖｓがオフセット電圧Ｖｏｆｓよりも高くなると、両電圧の差分値に応じてアンプＡ２から出力されるゲート信号Ｇ２がローレベルから上昇する。従って、トランジスタＭ５がオン状態となって出力トランジスタＭ０’のゲート・ソース間に駆動電流Ｉｄｒｖ（＝過電流保護信号ＯＣＰに相当）が流れるので、ゲート信号Ｇ０が低下して出力トランジスタＭ０’のゲート・ソース間電圧が引き下げられる。その結果、出力トランジスタＭ０’のオン抵抗が上昇し、出力電流Ｉｏｕｔに制限が掛かった状態（＝過電流保護動作が発動された状態）となる。最終的には、電流検出信号Ｖｓとオフセット電圧Ｖｏｆｓとがイマジナリショートする状態でトランジスタＭ５のゲート制御が平衡する。

【0098】

このように、出力トランジスタＭ０’及びトランジスタＭ１’がそれぞれＮＭＯＳＦＥＴである場合でも、センス抵抗Ｒｓを用いない電流検出回路１１を適用することが可能である。従って、電流検出回路１１の検出精度を高めることが可能となり、延いては、過電流上限値Ｉｏｃｐのばらつきを小さく抑えることが可能となる。

【0099】

＜リニア電源（第８実施形態）＞
図１４は、リニア電源の第８実施形態を示す図である。第８実施形態のリニア電源１では、先出の第７実施形態（図１３）を基本としつつ、過電流保護回路１０の回路構成に変更が加えられている。

【0100】

本図に即して具体的に述べると、電流検出回路１１は、先出のトランジスタＭ２’及びＭ３’と電流源ＣＳ２に代えて、トランジスタＭ２及びＭ３と電流源ＣＳ１（例えば図８を参照）を含む。

【0101】

また、保護信号生成回路１２は、先出のアンプＡ２、電圧源Ｅ２及びトランジスタＭ５に代えて、アンプＡ１、電圧源Ｅ１及びトランジスタＭ４（例えば図８を参照）と、トランジスタＭ８及びＭ９（例えばいずれもＮＭＯＳＦＥＴ）と、を含む。

【0102】

トランジスタＭ１’のソースは、出力トランジスタＭ０’のソース（＝出力電圧Ｖｏｕｔの印加端）に接続されている。トランジスタＭ１’のドレインは、トランジスタＭ２のドレインに接続されている。トランジスタＭ２のソースは、出力トランジスタＭ０’のドレイン（＝入力電圧Ｖｉｎの印加端）に接続されている。トランジスタＭ２及びＭ３と電流源ＣＳ１の接続関係については、先出の第２実施形態（図８）と同一なので、重複した説明を省略する。

【0103】

トランジスタＭ１’は、出力電流Ｉｏｕｔに応じたセンス電流Ｉｓを流すように構成された第１トランジスタに相当する。

【0104】

トランジスタＭ２は、センス電流Ｉｓが流れる経路上に設けられており、その両端間電圧（＝ドレイン・ソース間電圧Ｖｄｓ）が電流検出信号Ｖｓとして引き出されるように構成された第２トランジスタに相当する。

【0105】

トランジスタＭ３は、トランジスタＭ２よりも高いオン閾値電圧Ｖｔｈ［Ｍ３］を持ちトランジスタＭ２を線形領域で駆動するように構成された第３トランジスタに相当する。

【0106】

このように、電流検出回路１１を形成する第２トランジスタ及び第３トランジスタは、第１トランジスタのドレイン側に設けてもよい。例えば、Ｎチャネル型であるトランジスタＭ１’のドレイン側に第２トランジスタ及び第３トランジスタを設ける場合には、第２トランジスタ及び第３トランジスタとして、それぞれＰチャネル型のトランジスタＭ２及びＭ３を用いればよい。

【0107】

アンプＡ１、電圧源Ｅ１及びトランジスタＭ４の接続関係については、先出の第２実施形態（図８）と同一なので、重複した説明を省略する。トランジスタＭ４のドレインは、トランジスタＭ９のドレインに接続されている。

【0108】

トランジスタＭ８及びＭ９それぞれのソースは、いずれも出力電圧Ｖｏｕｔの印加端に接続されている。トランジスタＭ８及びＭ９それぞれのゲートは、いずれもトランジスタＭ９のドレインに接続されている。トランジスタＭ８のドレインは、ドライバ２０の出力端に接続されている。このように接続されたトランジスタＭ８及びＭ９は、トランジスタＭ４のドレイン電流をミラーして、出力トランジスタＭ０’のゲート・ソース間に流れる駆動電流Ｉｄｒｖを生成するカレントミラーとして機能する。

【0109】

電流検出信号Ｖｓ（＝Ｉｓ×Ｒｓ）がオフセット電圧Ｖｏｆｓよりも低いときには、アンプＡ１から出力されるゲート信号Ｇ１がハイレベルに張り付いた状態となる。従って、トランジスタＭ４がフルオフ状態となるので、トランジスタＭ８及びＭ９から成るカレントミラーは動作せず出力トランジスタＭ０’のゲート・ソース間がオープン状態となる。その結果、出力トランジスタＭ０’のオン抵抗が引き上げられることはなく、出力トランジスタＭ０’に流れる出力電流Ｉｏｕｔには何ら制限が掛からない状態（＝過電流保護動作が解除された状態）となる。

【0110】

一方、出力異常等により出力電流Ｉｏｕｔが増大して、電流検出信号Ｖｓがオフセット電圧Ｖｏｆｓよりも高くなると、両電圧の差分値に応じてアンプＡ１から出力されるゲート信号Ｇ１がハイレベルから低下する。従って、トランジスタＭ４がオン状態となって出力トランジスタＭ０’のゲート・ソース間に駆動電流Ｉｄｒｖ（＝過電流保護信号ＯＣＰに相当）が流れるので、ゲート信号Ｇ０が低下して出力トランジスタＭ０’のゲート・ソース間電圧が引き下げられる。その結果、出力トランジスタＭ０’のオン抵抗が上昇し、出力電流Ｉｏｕｔに制限が掛かった状態（＝過電流保護動作が発動された状態）となる。最終的には、電流検出信号Ｖｓとオフセット電圧Ｖｏｆｓとがイマジナリショートする状態でトランジスタＭ４のゲート制御が平衡する。

【0111】

第８実施形態のリニア電源１であれば、先出の第７実施形態（図１３）と同じく、電流検出回路１１の検出精度を高めることが可能となり、延いては、過電流上限値Ｉｏｃｐのばらつきを小さく抑えることが可能となる。

【0112】

ただし、第８実施形態のリニア電源１では、過電流保護回路１０が入力電圧Ｖｉｎの印加端と出力電圧Ｖｏｕｔの印加端との間に接続されている。従って、過電流保護動作に支障を来さないためには、入出力電圧差（＝Ｖｉｎ－Ｖｏｕｔ）がトランジスタＭ９のオン閾値電圧Ｖｔｈ［Ｍ９］よりも高くなければならない点に留意が必要である。

【0113】

＜リニア電源（第９実施形態）＞
図１５は、リニア電源の第９実施形態を示す図である。第９実施形態のリニア電源１では、先の第８実施形態（図１４）を基本としつつ、トランジスタＭ８及びＭ９それぞれのソースがいずれも出力電圧Ｖｏｕｔの印加端ではなく接地端に接続されている。

【0114】

すなわち、第９実施形態のリニア電源１では、過電流保護回路１０が入力電圧Ｖｉｎの印加端と接地端との間に接続されている。従って、先出の第８実施形態（図１４）と異なり、入力出力電圧差（＝Ｖｉｎ－Ｖｏｕｔ）を気にする必要がなくなる。

【0115】

＜リニア電源（第１０実施形態）＞
図１６は、リニア電源の第１０実施形態を示す図である。第１０実施形態のリニア電源１は、先出の第８実施形態（図１４）を基本としつつ、保護信号生成回路１２の構成要素のうち、先出のアンプＡ１及び電圧源Ｅ１が省略されている。

【0116】

本図に即して述べると、トランジスタＭ４のゲートは、トランジスタＭ２のドレインに接続されている。このように接続されたトランジスタＭ４は、そのゲート・ソース間に印加される電流検出信号Ｖｓがオン閾値電圧Ｖｔｈ［Ｍ４］よりも高いか否かに応じて、駆動電流Ｉｄｒｖ（＝過電流保護信号ＯＣＰ）を生成するように動作する。

【0117】

第１０実施形態のリニア電源１であれば、先出の第８実施形態（図１４）と比べて、回路規模を縮小することができる。

【0118】

＜実施形態の組み合わせ＞
なお、これまでに説明してきた第１～第１０実施形態は、矛盾のない限り、適宜組み合わせて実施してもよい。例えば、改めて図示はしないが、第９実施形態（図１５）と第１０実施形態（図１６）を組み合わせることにより、アンプＡ１及び電圧源Ｅ１を省略しつつ、トランジスタＭ８及びＭ９それぞれのソースを接地端に接続してもよい。

【0119】

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

【0120】

例えば、本明細書中に開示されている電流検出回路は、監視対象電流に応じたセンス電流を流すように構成された第１トランジスタと、前記センス電流が流れる経路上に設けられており、その両端間電圧が電流検出信号として引き出されるように構成された第２トランジスタと、制御端が前記第２トランジスタの制御端に接続されており、前記第２トランジスタよりも高いオン閾値電圧を持ち、前記第２トランジスタを線形領域で駆動するように構成された第３トランジスタと、を備える構成（第１の構成）とされている。

【0121】

なお、上記第１の構成による電流検出回路において、前記第２トランジスタ及び前記第３トランジスタは、いずれも同一構造のＭＯＳＦＥＴであって、それぞれのゲート電極の極性が異なる構成（第２の構成）としてもよい。

【0122】

また、上記第２の構成による電流検出回路において、前記第２トランジスタは、Ｐ型ポリシリコンで形成されたゲート電極を持つＰＭＯＳＦＥＴであり、前記第３トランジスタは、Ｎ型ポリシリコンで形成されたゲート電極を持つＰＭＯＳＦＥＴである構成（第３の構成）にしてもよい。

【0123】

また、上記第２の構成による電流検出回路において、前記第２トランジスタは、Ｎ型ポリシリコンで形成されたゲート電極を持つＮＭＯＳＦＥＴであり、前記第３トランジスタは、Ｐ型ポリシリコンで形成されたゲート電極を持つＮＭＯＳＦＥＴである構成（第４の構成）にしてもよい。

【0124】

また、上記第１の構成による電流検出回路において、前記第２トランジスタは、デプレッション型ＮＭＯＳＦＥＴであり、前記第３トランジスタは、エンハンスメント型ＮＭＯＳＦＥＴである構成（第５の構成）にしてもよい。

【0125】

また、例えば、本明細書中に開示されている過電流保護回路は、上記第１～第５いずれかの構成による電流検出回路と、前記電流検出信号に基づいて前記監視対象電流を上限値以下に制限するための過電流保護信号を生成するように構成された保護信号生成回路と、を備える構成（第６の構成）とされている。

【0126】

なお、上記第６の構成による過電流保護回路において、前記保護信号生成回路は、前記電流検出信号と検出閾値との差分に応じて前記過電流保護信号を生成するように構成されたアンプを含む構成（第７の構成）としてもよい。

【0127】

また、上記第６の構成による過電流保護回路において、前記保護信号生成回路は、ゲート・ソース間に印加される前記電流検出信号に応じて前記過電流保護信号を生成するように構成されたトランジスタを含む構成（第８の構成）としてもよい。

【0128】

また、例えば、本明細書中に開示されているリニア電源は、入力電圧の印加端と出力電圧の印加端との間に接続されるように構成された出力トランジスタと、前記出力電圧又はこれに応じた帰還電圧が基準電圧と一致するように前記出力トランジスタを駆動するように構成されたドライバと、前記出力トランジスタに流れる出力電流を前記監視対象電流とする、上記第６～第８いずれかの構成による過電流保護回路を備える構成（第９の構成）とされている。

【0129】

なお、上記第９の構成によるリニア電源において、前記過電流保護回路は、前記入力電圧の印加端と前記出力電圧の印加端との間に接続されている構成（第１０の構成）としてもよい。

【0130】

また、上記第９の構成によるリニア電源において、前記過電流保護回路は、前記入力電圧の印加端と接地端との間に接続されている構成（第１１の構成）にしてもよい。

【0131】

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0132】

１ リニア電源
２ 負荷
１０ 過電流保護回路
１１ 電流検出回路
１２ 保護信号生成回路
２０ ドライバ
３０ 帰還電圧生成回路
３１、３２ 抵抗
４０ 基準電圧生成回路
Ａ１、Ａ２ アンプ
ＣＳ１、ＣＳ２ 電流源
Ｅ１、Ｅ２ 電圧源
Ｍ０ 出力トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ０’ 出力トランジスタ（ＮＭＯＳＦＥＴ）
Ｍ１ トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ１’ トランジスタ（ＮＭＯＳＦＥＴ）
Ｍ２ トランジスタ（ＰゲートＰＭＯＳＦＥＴ）
Ｍ２’ トランジスタ（ＮゲートＮＭＯＳＦＥＴ）
Ｍ３ トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ３’ トランジスタ（ＮＭＯＳＦＥＴ）
Ｍ４ トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ５ トランジスタ（ＮＭＯＳＦＥＴ）
Ｍ６、Ｍ７ トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ８、Ｍ９ トランジスタ（ＮＭＯＳＦＥＴ）
ＯＵＴ 出力端子
Ｒｓ センス抵抗

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】