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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023179270
(43)【公開日】2023-12-19
(54)【発明の名称】電源装置及び電源装置の制御方法
(51)【国際特許分類】
H02M 3/28 20060101AFI20231212BHJP
【ＦＩ】
H02M3/28 P
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2022092495
(22)【出願日】2022-06-07
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】郭 中為
(72)【発明者】
【氏名】鎌倉 輝男
(72)【発明者】
【氏名】小林 貴之
(72)【発明者】
【氏名】木下 孝志
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA14
5H730AS01
5H730BB27
5H730BB57
5H730BB66
5H730DD04
5H730DD16
5H730EE04
5H730EE07
5H730EE13
5H730EE59
5H730FD01
5H730FD11
5H730FF06
5H730FF09
5H730FG05
(57)【要約】
【課題】コスト上昇を抑制し、高精度且つ安定動作を可能とする。
【解決手段】電源装置は、第１ブリッジ回路と、変圧器と、第２ブリッジ回路と、制御部と、を備える。制御部は、第１ブリッジ回路の複数のスイッチング素子に出力する複数の第１駆動パルスと、第２ブリッジ回路の複数のスイッチング素子に出力する複数の第２駆動パルスと、の間の位相差を制御することにより、第２ブリッジ回路の出力電圧、出力電流又は出力電力を制御する。制御部は、位相差指令値信号の内の分解能未満の部分を切り捨て又は切り上げることにより、位相差制御信号の時間平均が位相差指令値信号となるように位相差制御信号を算出し、位相差制御信号に応じた位相差で、複数の第１駆動パルス及び前記複数の第２駆動パルスを出力する。
【選択図】図１
【解決手段】電源装置は、第１ブリッジ回路と、変圧器と、第２ブリッジ回路と、制御部と、を備える。制御部は、第１ブリッジ回路の複数のスイッチング素子に出力する複数の第１駆動パルスと、第２ブリッジ回路の複数のスイッチング素子に出力する複数の第２駆動パルスと、の間の位相差を制御することにより、第２ブリッジ回路の出力電圧、出力電流又は出力電力を制御する。制御部は、位相差指令値信号の内の分解能未満の部分を切り捨て又は切り上げることにより、位相差制御信号の時間平均が位相差指令値信号となるように位相差制御信号を算出し、位相差制御信号に応じた位相差で、複数の第１駆動パルス及び前記複数の第２駆動パルスを出力する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１ブリッジ回路と、
前記第１ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、
前記変圧器の前記第２巻線から出力される交流電圧を直流電圧に変換して出力する、第２ブリッジ回路と、
前記第１ブリッジ回路の複数のスイッチング素子に出力する複数の第１駆動パルスと、前記第２ブリッジ回路の複数のスイッチング素子に出力する複数の第２駆動パルスと、の間の位相差を制御することにより、前記第２ブリッジ回路の出力電圧、出力電流又は出力電力を制御する、制御部と、
を備え、
前記制御部は、位相差指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、位相差制御信号の時間平均が前記位相差指令値信号となるように前記位相差制御信号を算出し、前記位相差制御信号に応じた位相差で、前記複数の第１駆動パルス及び前記複数の第２駆動パルスを出力する、
ことを特徴とする、電源装置。
前記第１ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、
前記変圧器の前記第２巻線から出力される交流電圧を直流電圧に変換して出力する、第２ブリッジ回路と、
前記第１ブリッジ回路の複数のスイッチング素子に出力する複数の第１駆動パルスと、前記第２ブリッジ回路の複数のスイッチング素子に出力する複数の第２駆動パルスと、の間の位相差を制御することにより、前記第２ブリッジ回路の出力電圧、出力電流又は出力電力を制御する、制御部と、
を備え、
前記制御部は、位相差指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、位相差制御信号の時間平均が前記位相差指令値信号となるように前記位相差制御信号を算出し、前記位相差制御信号に応じた位相差で、前記複数の第１駆動パルス及び前記複数の第２駆動パルスを出力する、
ことを特徴とする、電源装置。
【請求項2】
前記制御部は、前記位相差指令値信号と前記位相差制御信号との差を誤差として記録し、前記誤差を次回の制御インターバルで次回の位相差指令値信号に加算する、
請求項１に記載の電源装置。
請求項１に記載の電源装置。
【請求項3】
第１ブリッジ回路と、前記第１ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、前記変圧器の前記第２巻線から出力される交流電圧を直流電圧に変換して出力する、第２ブリッジ回路と、を備える電源装置の制御方法であって、
前記第１ブリッジ回路の複数のスイッチング素子に出力する複数の第１駆動パルスと、前記第２ブリッジ回路の複数のスイッチング素子に出力する複数の第２駆動パルスと、の間の位相差を制御することにより、前記第２ブリッジ回路の出力電圧、出力電流又は出力電力を制御し、
位相差指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、位相差制御信号の時間平均が前記位相差指令値信号となるように前記位相差制御信号を算出し、前記位相差制御信号に応じた位相差で、前記複数の第１駆動パルス及び前記複数の第２駆動パルスを出力する、
ことを特徴とする、電源装置の制御方法。
前記第１ブリッジ回路の複数のスイッチング素子に出力する複数の第１駆動パルスと、前記第２ブリッジ回路の複数のスイッチング素子に出力する複数の第２駆動パルスと、の間の位相差を制御することにより、前記第２ブリッジ回路の出力電圧、出力電流又は出力電力を制御し、
位相差指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、位相差制御信号の時間平均が前記位相差指令値信号となるように前記位相差制御信号を算出し、前記位相差制御信号に応じた位相差で、前記複数の第１駆動パルス及び前記複数の第２駆動パルスを出力する、
ことを特徴とする、電源装置の制御方法。
【請求項4】
ブリッジ回路と、
前記ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、
前記変圧器の前記第２巻線から出力される交流電圧を整流して出力する、整流回路と、
前記ブリッジ回路の複数のスイッチング素子に出力する複数の駆動パルスの周波数を制御することにより、前記整流回路の出力電圧、出力電流又は出力電力を制御する、制御部と、
を備え、
前記制御部は、周波数指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、周波数制御信号の時間平均が前記周波数指令値信号となるように前記周波数制御信号を算出し、前記周波数制御信号に応じた周波数で、前記複数の駆動パルスを出力する、
ことを特徴とする、電源装置。
前記ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、
前記変圧器の前記第２巻線から出力される交流電圧を整流して出力する、整流回路と、
前記ブリッジ回路の複数のスイッチング素子に出力する複数の駆動パルスの周波数を制御することにより、前記整流回路の出力電圧、出力電流又は出力電力を制御する、制御部と、
を備え、
前記制御部は、周波数指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、周波数制御信号の時間平均が前記周波数指令値信号となるように前記周波数制御信号を算出し、前記周波数制御信号に応じた周波数で、前記複数の駆動パルスを出力する、
ことを特徴とする、電源装置。
【請求項5】
ブリッジ回路と、
前記ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、
前記変圧器の前記第２巻線から出力される交流電圧を整流して出力する、整流回路と、
前記ブリッジ回路の複数のスイッチング素子に出力する複数の駆動パルスの周波数を制御することにより、前記整流回路の出力電圧、出力電流又は出力電力を制御する、制御部と、
を備え、
前記制御部は、周波数指令値信号よりＰＷＭ周期指令値信号を算出し、前記ＰＷＭ周期指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、ＰＷＭ周期制御信号の時間平均が前記ＰＷＭ周期指令値信号となるように前記ＰＷＭ周期制御信号を算出し、前記ＰＷＭ周期制御信号に応じたＰＷＭ周期で、前記複数の駆動パルスを出力する、
ことを特徴とする、電源装置。
前記ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、
前記変圧器の前記第２巻線から出力される交流電圧を整流して出力する、整流回路と、
前記ブリッジ回路の複数のスイッチング素子に出力する複数の駆動パルスの周波数を制御することにより、前記整流回路の出力電圧、出力電流又は出力電力を制御する、制御部と、
を備え、
前記制御部は、周波数指令値信号よりＰＷＭ周期指令値信号を算出し、前記ＰＷＭ周期指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、ＰＷＭ周期制御信号の時間平均が前記ＰＷＭ周期指令値信号となるように前記ＰＷＭ周期制御信号を算出し、前記ＰＷＭ周期制御信号に応じたＰＷＭ周期で、前記複数の駆動パルスを出力する、
ことを特徴とする、電源装置。
【請求項6】
前記制御部は、前記ＰＷＭ周期指令値信号と前記ＰＷＭ周期制御信号との差を誤差として記録し、前記誤差を次回の制御インターバルで次回のＰＷＭ周期指令値信号に加算する、
ことを特徴とする、請求項５に記載の電源装置。
ことを特徴とする、請求項５に記載の電源装置。
【請求項7】
ブリッジ回路と、前記ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、前記変圧器の前記第２巻線から出力される交流電圧を整流して出力する、整流回路と、を備える電源装置の制御方法であって、
前記ブリッジ回路の複数のスイッチング素子に出力する複数の駆動パルスの周波数を制御することにより、前記整流回路の出力電圧、出力電流又は出力電力を制御し、
周波数指令値信号よりＰＷＭ周期指令値信号を算出し、前記ＰＷＭ周期指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、ＰＷＭ周期制御信号の時間平均が前記ＰＷＭ周期指令値信号となるように前記ＰＷＭ周期制御信号を算出し、前記ＰＷＭ周期制御信号に応じたＰＷＭ周期で、前記複数の駆動パルスを出力する、
ことを特徴とする、電源装置の制御方法。
前記ブリッジ回路の複数のスイッチング素子に出力する複数の駆動パルスの周波数を制御することにより、前記整流回路の出力電圧、出力電流又は出力電力を制御し、
周波数指令値信号よりＰＷＭ周期指令値信号を算出し、前記ＰＷＭ周期指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、ＰＷＭ周期制御信号の時間平均が前記ＰＷＭ周期指令値信号となるように前記ＰＷＭ周期制御信号を算出し、前記ＰＷＭ周期制御信号に応じたＰＷＭ周期で、前記複数の駆動パルスを出力する、
ことを特徴とする、電源装置の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電源装置及び電源装置の制御方法に関する。
【背景技術】
【0002】
特許文献１及び２には、絶縁型ＤＡＢ（Dual Active Bridge）双方向コンバータが記載されている。ＤＡＢコンバータは、１次側ブリッジ回路と２次側ブリッジ回路との間の位相差を制御することにより、出力電圧、出力電流又は出力電力を制御できる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１０２９３３号公報
【特許文献2】特開２０２０－１５０５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
１次側ブリッジ回路及び２次側ブリッジ回路を制御する制御回路として、ディジタルＰＷＭ（Pulse Width Modulation）回路を内蔵したＤＳＰ（Digital Signal Processor）が用いられる。ディジタルＰＷＭ回路は、発振器から出力されるクロック信号をカウントして動作する。従って、１次側スイッチング信号と２次側スイッチング信号との間の位相差は、クロック周期の整数倍しか取れず、位相差制御の分解能は１クロック周期となる。このため、ＤＡＢコンバータの出力特性は、階段状になってしまう。これにより、出力制御に必要な電流を出力できない場合は、フィードバック制御の結果により、ＤＡＢコンバータの出力電圧、出力電流又は出力電力は、低周期で変動してしまう。
【0005】
その対策として、高分解能ディジタルＰＷＭ回路を内蔵するＤＳＰを使用することが考えられる。しかしながら、３相ＤＡＢコンバータでは、１２本のＰＷＭ信号が必要であり、１２個の高分解能ディジタルＰＷＭ回路を内蔵するＤＳＰは高価となる。
【0006】
本開示は、コスト上昇を抑制し、高精度且つ安定動作を可能とする電源装置及び電源装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本開示の電源装置は、
第１ブリッジ回路と、
前記第１ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、
前記変圧器の前記第２巻線から出力される交流電圧を直流電圧に変換して出力する、第２ブリッジ回路と、
前記第１ブリッジ回路の複数のスイッチング素子に出力する複数の第１駆動パルスと、前記第２ブリッジ回路の複数のスイッチング素子に出力する複数の第２駆動パルスと、の間の位相差を制御することにより、前記第２ブリッジ回路の出力電圧、出力電流又は出力電力を制御する、制御部と、
を備え、
前記制御部は、位相差指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、位相差制御信号の時間平均が前記位相差指令値信号となるように前記位相差制御信号を算出し、前記位相差制御信号に応じた位相差で、前記複数の第１駆動パルス及び前記複数の第２駆動パルスを出力する、
ことを特徴とする。
第１ブリッジ回路と、
前記第１ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、
前記変圧器の前記第２巻線から出力される交流電圧を直流電圧に変換して出力する、第２ブリッジ回路と、
前記第１ブリッジ回路の複数のスイッチング素子に出力する複数の第１駆動パルスと、前記第２ブリッジ回路の複数のスイッチング素子に出力する複数の第２駆動パルスと、の間の位相差を制御することにより、前記第２ブリッジ回路の出力電圧、出力電流又は出力電力を制御する、制御部と、
を備え、
前記制御部は、位相差指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、位相差制御信号の時間平均が前記位相差指令値信号となるように前記位相差制御信号を算出し、前記位相差制御信号に応じた位相差で、前記複数の第１駆動パルス及び前記複数の第２駆動パルスを出力する、
ことを特徴とする。
【0008】
本開示の電源装置において、
前記制御部は、前記位相差指令値信号と前記位相差制御信号との差を誤差として記録し、前記誤差を次回の制御インターバルで次回の位相差指令値信号に加算する、
ことを特徴とする。
前記制御部は、前記位相差指令値信号と前記位相差制御信号との差を誤差として記録し、前記誤差を次回の制御インターバルで次回の位相差指令値信号に加算する、
ことを特徴とする。
【0009】
本開示の電源装置の制御方法は、
第１ブリッジ回路と、前記第１ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、前記変圧器の前記第２巻線から出力される交流電圧を直流電圧に変換して出力する、第２ブリッジ回路と、を備える電源装置の制御方法であって、
前記第１ブリッジ回路の複数のスイッチング素子に出力する複数の第１駆動パルスと、前記第２ブリッジ回路の複数のスイッチング素子に出力する複数の第２駆動パルスと、の間の位相差を制御することにより、前記第２ブリッジ回路の出力電圧、出力電流又は出力電力を制御し、
位相差指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、位相差制御信号の時間平均が前記位相差指令値信号となるように前記位相差制御信号を算出し、前記位相差制御信号に応じた位相差で、前記複数の第１駆動パルス及び前記複数の第２駆動パルスを出力する、
ことを特徴とする。
第１ブリッジ回路と、前記第１ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、前記変圧器の前記第２巻線から出力される交流電圧を直流電圧に変換して出力する、第２ブリッジ回路と、を備える電源装置の制御方法であって、
前記第１ブリッジ回路の複数のスイッチング素子に出力する複数の第１駆動パルスと、前記第２ブリッジ回路の複数のスイッチング素子に出力する複数の第２駆動パルスと、の間の位相差を制御することにより、前記第２ブリッジ回路の出力電圧、出力電流又は出力電力を制御し、
位相差指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、位相差制御信号の時間平均が前記位相差指令値信号となるように前記位相差制御信号を算出し、前記位相差制御信号に応じた位相差で、前記複数の第１駆動パルス及び前記複数の第２駆動パルスを出力する、
ことを特徴とする。
【0010】
本開示の電源装置は、
ブリッジ回路と、
前記ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、
前記変圧器の前記第２巻線から出力される交流電圧を整流して出力する、整流回路と、
前記ブリッジ回路の複数のスイッチング素子に出力する複数の駆動パルスの周波数を制御することにより、前記整流回路の出力電圧、出力電流又は出力電力を制御する、制御部と、
を備え、
前記制御部は、周波数指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、周波数制御信号の時間平均が前記周波数指令値信号となるように前記周波数制御信号を算出し、前記周波数制御信号に応じた周波数で、前記複数の駆動パルスを出力する、
ことを特徴とする。
ブリッジ回路と、
前記ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、
前記変圧器の前記第２巻線から出力される交流電圧を整流して出力する、整流回路と、
前記ブリッジ回路の複数のスイッチング素子に出力する複数の駆動パルスの周波数を制御することにより、前記整流回路の出力電圧、出力電流又は出力電力を制御する、制御部と、
を備え、
前記制御部は、周波数指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、周波数制御信号の時間平均が前記周波数指令値信号となるように前記周波数制御信号を算出し、前記周波数制御信号に応じた周波数で、前記複数の駆動パルスを出力する、
ことを特徴とする。
【0011】
本開示の電源装置は、
ブリッジ回路と、
前記ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、
前記変圧器の前記第２巻線から出力される交流電圧を整流して出力する、整流回路と、
前記ブリッジ回路の複数のスイッチング素子に出力する複数の駆動パルスの周波数を制御することにより、前記整流回路の出力電圧、出力電流又は出力電力を制御する、制御部と、
を備え、
前記制御部は、周波数指令値信号よりＰＷＭ周期指令値信号を算出し、前記ＰＷＭ周期指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、ＰＷＭ周期制御信号の時間平均が前記ＰＷＭ周期指令値信号となるように前記ＰＷＭ周期制御信号を算出し、前記ＰＷＭ周期制御信号に応じたＰＷＭ周期で、前記複数の駆動パルスを出力する、
ことを特徴とする。
ブリッジ回路と、
前記ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、
前記変圧器の前記第２巻線から出力される交流電圧を整流して出力する、整流回路と、
前記ブリッジ回路の複数のスイッチング素子に出力する複数の駆動パルスの周波数を制御することにより、前記整流回路の出力電圧、出力電流又は出力電力を制御する、制御部と、
を備え、
前記制御部は、周波数指令値信号よりＰＷＭ周期指令値信号を算出し、前記ＰＷＭ周期指令値信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、ＰＷＭ周期制御信号の時間平均が前記ＰＷＭ周期指令値信号となるように前記ＰＷＭ周期制御信号を算出し、前記ＰＷＭ周期制御信号に応じたＰＷＭ周期で、前記複数の駆動パルスを出力する、
ことを特徴とする。
【0012】
本開示の電源装置において、
前記制御部は、前記ＰＷＭ周期指令値信号と前記ＰＷＭ周期制御信号との差を誤差として記録し、前記誤差を次回の制御インターバルで次回のＰＷＭ周期指令値信号に加算する、
ことを特徴とする。
前記制御部は、前記ＰＷＭ周期指令値信号と前記ＰＷＭ周期制御信号との差を誤差として記録し、前記誤差を次回の制御インターバルで次回のＰＷＭ周期指令値信号に加算する、
ことを特徴とする。
【0013】
本開示の電源装置の制御方法は、
ブリッジ回路と、前記ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、前記変圧器の前記第２巻線から出力される交流電圧を整流して出力する、整流回路と、を備える電源装置の制御方法であって、
前記ブリッジ回路の複数のスイッチング素子に出力する複数の駆動パルスの周波数を制御することにより、前記整流回路の出力電圧、出力電流又は出力電力を制御し、
周波数指令値信号よりＰＷＭ周期指令信号を算出し、前記ＰＷＭ周期指令信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、ＰＷＭ周期制御信号の時間平均が前記周期指令値信号となるように前記周期制御信号を算出し、前記ＰＷＭ周期制御信号に応じたＰＷＭ周期で、前記複数の駆動パルスを出力する、
ことを特徴とする。
ブリッジ回路と、前記ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、前記変圧器の前記第２巻線から出力される交流電圧を整流して出力する、整流回路と、を備える電源装置の制御方法であって、
前記ブリッジ回路の複数のスイッチング素子に出力する複数の駆動パルスの周波数を制御することにより、前記整流回路の出力電圧、出力電流又は出力電力を制御し、
周波数指令値信号よりＰＷＭ周期指令信号を算出し、前記ＰＷＭ周期指令信号の内の予め定められた分解能未満の部分を切り捨て又は切り上げることにより、ＰＷＭ周期制御信号の時間平均が前記周期指令値信号となるように前記周期制御信号を算出し、前記ＰＷＭ周期制御信号に応じたＰＷＭ周期で、前記複数の駆動パルスを出力する、
ことを特徴とする。
【発明の効果】
【0014】
本開示によれば、コスト上昇を抑制し、高精度且つ安定動作を可能とすることができる。
【図面の簡単な説明】
【0015】
【発明を実施するための形態】
【0016】
以下、添付図面を参照して、本開示に係る実施形態を詳細に説明する。なお、この実施形態により本開示が限定されるものではなく、また、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
【0017】
【0018】
第１の実施形態では、電源装置１が３相ＤＡＢ方式の電源装置としたが、本開示はこれに限定されない。電源装置１は、単相ＤＡＢ方式の電源装置であっても良い。
【0019】
電源装置１は、直流電源２から出力されコンデンサ３により平滑化された１次側電圧Ｖ１を受ける。電源装置１から出力された直流電圧は、コンデンサ４により平滑化され、２次側電圧Ｖ２が負荷５に入力される。
【0020】
電源装置１は、第１ブリッジ回路１０と、第２ブリッジ回路２０と、リアクトル３１と、リアクトル３２と、リアクトル３３と、トランス部４０と、制御部５０と、を含む。
【0021】
第１ブリッジ回路１０は、第１アーム１０ａと、第２アーム１０ｂと、第３アーム１０ｃと、を含む。第１ブリッジ回路１０は、３個のアームを含む３相のブリッジ回路である。第１アーム１０ａは、Ｕ相のアームである。第２アーム１０ｂは、Ｖ相のアームである。第３アーム１０ｃは、Ｗ相のアームである。第１アーム１０ａと、第２アーム１０ｂとの間の位相差は、１２０度である。第２アーム１０ｂと、第３アーム１０ｃとの間の位相差は、１２０度である。第３アーム１０ｃと、第１アーム１０ａとの間の位相差は、１２０度である。
【0022】
第１アーム１０ａは、スイッチング素子１１と、スイッチング素子１２と、を含む。第２アーム１０ｂは、スイッチング素子１３と、スイッチング素子１４と、を含む。第３アーム１０ｃは、スイッチング素子１５と、スイッチング素子１６と、を含む。
【0023】
スイッチング素子１１と、スイッチング素子１３と、スイッチング素子１５とは、ハイサイドのスイッチング素子である。スイッチング素子１２と、スイッチング素子１４と、スイッチング素子１６とは、ローサイドのスイッチング素子である。
【0024】
本開示では、各トランジスタがＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であることとしたが、これに限定されない。各トランジスタは、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイスなどでも良い。
【0025】
各トランジスタは、積極的に電流を流すことができる寄生ダイオード（ボディダイオード）を有する、又は、逆並列にダイオードが接続されている。寄生ダイオードとは、ＭＯＳＦＥＴのバックゲートとソース及びドレインとの間のｐｎ接合である。ダイオードは、トランジスタのオフ時の過渡的な逆起電力を逃すためのフリーホイールダイオードとして利用可能である。
【0026】
スイッチング素子１１のソース端子は、スイッチング素子１２のドレイン端子に電気的に接続されている。スイッチング素子１１のドレイン端子は、スイッチング素子１３のドレイン端子に電気的に接続されている。スイッチング素子１２のソース端子は、スイッチング素子１４のソース端子に電気的に接続されている。
【0027】
スイッチング素子１３のソース端子は、スイッチング素子１４のドレイン端子に電気的に接続されている。スイッチング素子１３のドレイン端子は、スイッチング素子１５のドレイン端子に電気的に接続されている。スイッチング素子１４のソース端子は、スイッチング素子１６のソース端子に電気的に接続されている。
【0028】
スイッチング素子１５のソース端子は、スイッチング素子１６のドレイン端子に電気的に接続されている。
【0029】
スイッチング素子１１のドレイン端子と、スイッチング素子１３のドレイン端子と、スイッチング素子１５のドレイン端子との接続点Ｎ１は、電源装置１の一方の入力端子である。スイッチング素子１２のソース端子と、スイッチング素子１４のソース端子と、スイッチング素子１６のソース端子との接続点Ｎ２は、電源装置１の他方の入力端子である。
【0030】
接続点Ｎ１は、コンデンサ３の高電位側端に電気的に接続されている。接続点Ｎ２は、コンデンサ３の低電位側端に電気的に接続されている。接続点Ｎ１と、接続点Ｎ２との間には、コンデンサ３により平滑化された１次側電圧Ｖ１が入力される。
【0031】
スイッチング素子１１のソース端子と、スイッチング素子１２のドレイン端子との接続点Ｎ３は、第１ブリッジ回路１０の１個目の出力端子である。スイッチング素子１３のソース端子と、スイッチング素子１４のドレイン端子との接続点Ｎ４は、第１ブリッジ回路１０の２個目の出力端子である。スイッチング素子１５のソース端子と、スイッチング素子１６のドレイン端子との接続点Ｎ５は、第１ブリッジ回路１０の３個目の出力端子である。
【0032】
第２ブリッジ回路２０は、第１アーム２０ａと、第２アーム２０ｂと、第３アーム２０ｃと、を含む。第２ブリッジ回路２０は、３個のアームを含む３相のブリッジ回路である。第１アーム２０ａは、Ｕ相のアームである。第２アーム２０ｂは、Ｖ相のアームである。第３アーム２０ｃは、Ｗ相のアームである。第１アーム２０ａと、第２アーム２０ｂとの位相差は、１２０度である。第２アーム２０ｂと、第３アーム２０ｃとの位相差は、１２０度である。第３アーム２０ｃと、第１アーム２０ａとの位相差は、１２０度である。
【0033】
第１アーム２０ａは、スイッチング素子２１と、スイッチング素子２２と、を含む。第２アーム２０ｂは、スイッチング素子２３と、スイッチング素子２４と、を含む。第３アーム２０ｃは、スイッチング素子２５と、スイッチング素子２６と、を含む。
【0034】
スイッチング素子２１と、スイッチング素子２３と、スイッチング素子２５とは、ハイサイドのスイッチング素子である。スイッチング素子２２と、スイッチング素子２４と、スイッチング素子２６とは、ローサイドのスイッチング素子である。
【0035】
スイッチング素子２１のソース端子は、スイッチング素子２２のドレイン端子に電気的に接続されている。スイッチング素子２１のドレイン端子は、スイッチング素子２３のドレイン端子に電気的に接続されている。スイッチング素子２２のソース端子は、スイッチング素子２４のソース端子に電気的に接続されている。
【0036】
スイッチング素子２３のソース端子は、スイッチング素子２４のドレイン端子に電気的に接続されている。スイッチング素子２３のドレイン端子は、スイッチング素子２５のドレイン端子に電気的に接続されている。スイッチング素子２４のソース端子は、スイッチング素子２６のソース端子に電気的に接続されている。
【0037】
スイッチング素子２５のソース端子は、スイッチング素子２６のドレイン端子に電気的に接続されている。
【0038】
スイッチング素子２１のソース端子と、スイッチング素子２２のドレイン端子との接続点Ｎ６は、第２ブリッジ回路２０の１個目の入力端子である。スイッチング素子２３のソース端子と、スイッチング素子２４のドレイン端子との接続点Ｎ７は、第２ブリッジ回路２０の２個目の入力端子である。スイッチング素子２５のソース端子と、スイッチング素子２６のドレイン端子との接続点Ｎ８は、第２ブリッジ回路２０の３個目の入力端子である。
【0039】
スイッチング素子２１のドレイン端子と、スイッチング素子２３のドレイン端子と、スイッチング素子２５のドレイン端子との接続点Ｎ９は、電源装置１の一方の出力端子である。スイッチング素子２２のソース端子と、スイッチング素子２４のソース端子と、スイッチング素子２６のソース端子との接続点Ｎ１０は、電源装置１の他方の出力端子である。
【0040】
接続点Ｎ９は、コンデンサ４の高電位側端に電気的に接続されている。接続点Ｎ１０は、コンデンサ４の低電位側端に電気的に接続されている。コンデンサ４の２次側電圧Ｖ２が、電源装置１の出力電圧となる。
【0041】
電圧センサ６は、２次側電圧Ｖ２を表す信号Ｓ１を、制御部５０に出力する。
【0042】
コンデンサ４の高電位側端は、負荷５の高電位側端に電気的に接続されている。コンデンサ４の低電位側端は、負荷５の低電位側端に電気的に接続されている。
【0043】
リアクトル３１の一端は、接続点Ｎ３に電気的に接続されている。リアクトル３１の他端は、トランス部４０に電気的に接続されている。
【0044】
リアクトル３２の一端は、接続点Ｎ４に電気的に接続されている。リアクトル３２の他端は、トランス部４０に電気的に接続されている。
【0045】
リアクトル３３の一端は、接続点Ｎ５に電気的に接続されている。リアクトル３３の他端は、トランス部４０に電気的に接続されている。
【0046】
実施形態では、リアクトル３１からリアクトル３３までが１次側に設けられていることとしたが、本開示はこれに限定されない。リアクトル３１からリアクトル３３までは、２次側に設けられても良い。或いは、リアクトルは、１次側及び２次側の両側に設けられても良い。
【0047】
トランス部４０は、第１巻線と、第２巻線と、コアと、を含む。トランス部４０は、変圧器の一種である。
【0048】
図２は、第１の実施形態に係る電源装置のトランス部の構成を示す図である。
【0049】
図２に示すように、トランス部４０は、トランス４０ａと、トランス４０ｂと、トランス４０ｃと、を含む。実施形態において、トランス部４０は、３相変圧器である。図２に示す例では、トランス部４０は、Ｙ（スター）結線方式の３相変圧器である。図２では、トランス部４０は、Ｙ結線方式の３相変圧器であるものとして示しているが、本開示はこれに限定されない。例えば、トランス部４０は、Δ（デルタ）結線方式の３相変圧器であってもよい。
【0050】
トランス４０ａは、第１巻線４１ａと、第２巻線４２ａと、コア４３ａと、第１端子４４ａと、第２端子４５ａと、を含む。トランス４０ａは、Ｕ相のトランスである。
【0051】
第１巻線４１ａは、１次側の巻線である。第２巻線４２ａは、２次側の巻線である。第１巻線４１ａと、第２巻線４２ａとは、コア４３ａに巻かれている。第１巻線４１ａの一端は、第１端子４４ａに電気的に接続されている。第１端子４４ａは、リアクトル３１の他端に電気的に接続されている。第２巻線４２ａの一端は、第２端子４５ａに電気的に接続されている。第２端子４５ａは、接続点Ｎ６に電気的に接続されている。
【0052】
トランス４０ｂは、第１巻線４１ｂと、第２巻線４２ｂと、コア４３ｂと、第１端子４４ｂと、第２端子４５ｂと、を含む。トランス４０ｂは、Ｖ相のトランスである。
【0053】
第１巻線４１ｂは、１次側の巻線である。第２巻線４２ｂは、２次側の巻線である。第１巻線４１ｂと、第２巻線４２ｂとは、コア４３ｂに巻かれている。第１巻線４１ｂの一端は、第１端子４４ｂに電気的に接続されている。第１端子４４ｂは、リアクトル３２の他端に電気的に接続されている。第２巻線４２ｂの一端は、第２端子４５ｂに電気的に接続されている。第２端子４５ｂは、接続点Ｎ７に電気的に接続されている。
【0054】
トランス４０ｃは、第１巻線４１ｃと、第２巻線４２ｃと、コア４３ｃと、第１端子４４ｃと、第２端子４５ｃと、を含む。トランス４０ｃは、Ｗ相のトランスである。
【0055】
第１巻線４１ｃは、１次側の巻線である。第２巻線４２ｃは、２次側の巻線である。第１巻線４１ｃと、第２巻線４２ｃとは、コア４３ｃに巻かれている。第１巻線４１ｃの一端は、第１端子４４ｃに電気的に接続されている。第１端子４４ｃは、リアクトル３３の他端に電気的に接続されている。第２巻線４２ｃの一端は、第２端子４５ｃに電気的に接続されている。第２端子４５ｃは、接続点Ｎ８に電気的に接続されている。
【0056】
第１巻線４１ａの他端と、第１巻線４１ｂの他端と、第１巻線４１ｃの他端とは、それぞれ、電気的に接続されている。第２巻線４２ａの他端と、第２巻線４２ｂの他端と、第２巻線４２ｃの他端とは、それぞれ、電気的に接続されている。
【0057】
再び図１を参照すると、制御部５０は、第１ブリッジ回路１０および第２ブリッジ回路２０を制御する。制御部５０は、例えば、ディジタルＰＷＭ（Pulse Width Modulation）回路を内蔵したＤＳＰ（Digital Signal Processor）、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）などの情報処理装置と、ＲＡＭ（Random Access Memory）又はＲＯＭ（Read Only Memory）などの記憶装置とを有する。制御部５０は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）等の集積回路により実現されてもよい。制御部５０は、ハードウェアと、ソフトウェアとの組み合わせで実現されてもよい。
【0058】
制御部５０は、１次側駆動パルスＰ１を第１ブリッジ回路１０に出力することで、スイッチング素子１１からスイッチング素子１６のオン状態とオフ状態とを切り替える。具体的には、制御部５０は、ハイレベルの１次側駆動パルスＰ１をスイッチング素子１１からスイッチング素子１６のゲート端子に出力することで、スイッチング素子１１からスイッチング素子１６をオン状態に切り替える。制御部５０は、ローレベルの１次側駆動パルスＰ１をスイッチング素子１１からスイッチング素子１６のゲート端子に出力することで、スイッチング素子１１からスイッチング素子１６をオフ状態に切り替える。
【0059】
制御部５０は、２次側駆動パルスＰ２を第２ブリッジ回路２０に出力することで、スイッチング素子２１からスイッチング素子２６のオン状態とオフ状態とを切り替える。具体的には、制御部５０は、ハイレベルの２次側駆動パルスＰ２をスイッチング素子２１からスイッチング素子２６のゲート端子に出力することで、スイッチング素子２１からスイッチング素子２６をオン状態に切り替える。制御部５０は、ローレベルの２次側駆動パルスＰ２をスイッチング素子２１からスイッチング素子２６のゲート端子に出力することで、スイッチング素子２１からスイッチング素子２６をオフ状態に切り替える。
【0060】
（比較例）
第１の実施形態を説明する前に、比較例について説明する。
第１の実施形態を説明する前に、比較例について説明する。
【0061】
図３は、比較例の１次側駆動パルス及び２次側駆動パルスの一例を示す図である。波形２０１は、スイッチング素子１１（１次側Ｕ相ハイサイド）のゲートに入力される１次側駆動パルスＰ１を表す。波形２０２は、スイッチング素子２１（２次側Ｕ相ハイサイド）のゲートに入力される２次側駆動パルスＰ２を表す。
【0062】
ディジタルＰＷＭ回路は、１次側駆動パルスＰ１（波形２０１）と２次側駆動パルスＰ２（波形２０２）との間の位相差２０３をクロック周期の整数倍にしかできず、位相差２０３の最小値は、１クロック周期となる。
【0063】
【0064】
上記したように、ディジタルＰＷＭ回路は、１次側駆動パルスＰ１（波形２０１）と２次側駆動パルスＰ２（波形２０２）との間の位相差２０３をクロック周期の整数倍にしかできず、位相差２０３の最小値は、１クロック周期となる。従って、図４の波形２０４に示すように、比較例の出力特性は、階段状になってしまう。このため、出力制御に必要な電流を出力できない場合は、フィードバック制御の結果により、比較例の出力電圧、出力電流又は出力電力は、低周期で変動してしまう。
【0065】
（実施形態）
図５は、第１の実施形態の電源装置の制御部の制御ブロックを示す図である。
図５は、第１の実施形態の電源装置の制御部の制御ブロックを示す図である。
【0066】
制御部５０は、減算器５１と、位相差算出部５２と、位相差クロック数算出部５３と、駆動パルス生成部５４と、１次側パルス駆動部５５と、２次側パルス駆動部５６と、を含む。
【0067】
減算器５１、位相差算出部５２及び位相差クロック数算出部５３は、ＤＳＰとソフトウェアで実現することが例示される。駆動パルス生成部５４は、ＤＳＰに内蔵されているディジタルＰＷＭ回路で実現することが例示される。１次側パルス駆動部５５及び２次側パルス駆動部５６は、電圧レベルを変換するレベルシフト回路で実現することが例示される。
【0068】
減算器５１は、電圧制御指令値Ｖｒｅｆから信号Ｓ１を減算し、電圧偏差を表す信号Ｓ１１を、位相差算出部５２に出力する。
【0069】
なお、実施形態では、減算器５１が電圧偏差を表す信号Ｓ１１を出力することとし、制御部５０が電圧制御することとしたが、本開示はこれに限定されない。減算器５１が電流制御指令値から２次側出力電流を表す信号を減算することとし、制御部５０が電流制御することとしても良い。或いは、減算器５１が電力制御指令値から２次側出力電力を表す信号を減算することとし、制御部５０が電力制御することとしても良い。
【0070】
位相差算出部５２は、信号Ｓ１１に基づいて、位相差φを算出し、位相差クロック数算出部５３に出力する。例えば、位相差算出部５２は、信号Ｓ１１にＰＩＤ（比例積分微分）演算を行って、位相差φを算出することが例示されるが、本開示はこれに限定されない。位相差φは、ディジタルＰＷＭ回路の分解能未満の部分（例えば、小数点以下の部分）を含んでいて良い。位相差φの単位は、ラジアンであっても良いし、度（degree）であっても良い。
【0071】
位相差クロック数算出部５３は、位相差φに基づいて、ディジタルＰＷＭ回路が位相差にすることが可能なクロック数φｃｎｔを算出し、駆動パルス生成部５４に出力する。例えば、位相差クロック数算出部５３は、位相差φの中のディジタルＰＷＭ回路の分解能未満の部分を切り捨て、切り上げ又は四捨五入してクロック数φｃｎｔを算出することが例示されるが、本開示はこれに限定されない。
【0072】
駆動パルス生成部５４は、ディジタルＰＷＭ回路が例示される。駆動パルス生成部５４は、クロック数φｃｎｔに基づいて、１次側パルス信号Ｓ１２を１次側パルス駆動部５５に出力し、２次側パルス信号Ｓ１３を２次側パルス駆動部５６に出力する。駆動パルス生成部５４は、１次側パルス信号Ｓ１２と２次側パルス信号Ｓ１３との間の位相差を、クロック数φｃｎｔに応じた位相差とする。
【0073】
１次側パルス駆動部５５は、１次側パルス信号Ｓ１２の電圧レベルを変換した１次側駆動パルスＰ１を第１ブリッジ回路１０に出力する。
【0074】
２次側パルス駆動部５６は、２次側パルス信号Ｓ１３の電圧レベルを変換した２次側駆動パルスＰ２を第２ブリッジ回路２０に出力する。
【0075】
【0076】
位相差算出部５２は、信号Ｓ１１に基づいて、位相差φを算出する（ステップＳ１００）。先に説明したように、位相差φは、ディジタルＰＷＭ回路の分解能未満の部分（例えば、小数点以下の部分）を含んでいて良い。
【0077】
位相差クロック数算出部５３は、位相差φをクロック数φｃｎｔｆ１に換算する（ステップＳ１０２）。例えば、位相差クロック数算出部５３は、次の式（１）によって、位相差φをクロック数φｃｎｔｆ１に換算することができる。式（１）において、Ｔｓｗは、スイッチング周期であり、Ｔｃｌｋは、クロック周期である。なお、式（１）は、位相差φの単位がラジアンの場合であるが、位相差φの単位が度の場合は、「２π」の部分を「３６０」（度）に置き換えれば良い。
【0078】
φｃｎｔｆ１＝φ／（２π）×Ｔｓｗ／Ｔｃｌｋ ・・・（１）
【0079】
クロック数φｃｎｔｆ１は、ディジタルＰＷＭ回路の分解能未満の部分（例えば、小数点以下の部分）を含んでいて良い。
【0080】
位相差クロック数算出部５３は、クロック数φｃｎｔｆ１に、前回の制御インターバルで算出された丸め誤差Ｅｒｒを加算して、クロック数φｃｎｔｆ２を算出する（ステップＳ１０４）。丸め誤差Ｅｒｒは、後で説明するステップＳ１０８で算出される。クロック数φｃｎｔｆ２は、前回の丸め誤差Ｅｒｒを加味して、今回の制御インターバルで１次側駆動パルスＰ１と２次側駆動パルスＰ２との間の位相差としたいクロック数である。クロック数φｃｎｔｆ２は、ディジタルＰＷＭ回路の分解能未満の部分（例えば、小数点以下の部分）を含んでいて良い。
【0081】
例えば、位相差クロック数算出部５３は、次の式（２）によって、クロック数φｃｎｔｆ２を算出することができる。
【0082】
φｃｎｔｆ２＝φｃｎｔｆ１＋Ｅｒｒ ・・・（２）
【0083】
丸め誤差Ｅｒｒが、本開示の誤差の一例に相当する。クロック数φｃｎｔｆ１が、誤差を加算する前の、本開示の位相差指令値信号の一例に相当する。クロック数φｃｎｔｆ２が、誤差を加算した後の、本開示の位相差指令値信号の一例に相当する。
【0084】
位相差クロック数算出部５３は、クロック数φｃｎｔｆ２から整数のクロック数φｃｎｔを算出する（ステップＳ１０６）。例えば、位相差クロック数算出部５３は、クロック数φｃｎｔｆ２の中のディジタルＰＷＭ回路の分解能未満の部分を切り捨て、切り上げ又は四捨五入してクロック数φｃｎｔを算出することができる。クロック数φｃｎｔは、ディジタルＰＷＭ回路の分解能未満の部分（例えば、小数点以下の部分）を含まない。クロック数φｃｎｔは、今回の制御インターバルで実際に１次側駆動パルスＰ１と２次側駆動パルスＰ２との間の位相差となるクロック数である。
【0085】
例えば、位相差クロック数算出部５３は、次の式（３）によって、クロック数φｃｎｔを算出することができる。式（３）において、ｒｏｕｎｄ関数は、引数の小数点以下の部分を四捨五入する関数である。
【0086】
φｃｎｔ＝ｒｏｕｎｄ（φｃｎｔｆ２） ・・・（３）
【0087】
クロック数φｃｎｔが、本開示の位相差制御信号の一例に相当する。
【0088】
位相差クロック数算出部５３は、クロック数φｃｎｔｆ２からクロック数φｃｎｔを減算して、今回の制御インターバルでの丸め誤差Ｅｒｒを算出する（ステップＳ１０８）。位相差クロック数算出部５３は、算出した丸め誤差Ｅｒｒを、次の制御インターバルで使用するために、記録媒体（例えば、メモリ）に記録する。
【0089】
例えば、位相差クロック数算出部５３は、次の式（４）によって、丸め誤差Ｅｒｒを算出することができる。
【0090】
Ｅｒｒ＝φｃｎｔｆ２－φｃｎｔ ・・・（４）
【0091】
駆動パルス生成部５４は、クロック数φｃｎｔを、１次側パルス信号Ｓ１２と２次側パルス信号Ｓ１３との間の位相差に設定する（ステップＳ１１０）。その後、制御部５０は、今回の制御インターバルでの演算を終了する。
【0092】
（実施形態の第１制御例）
例えば、ディジタルＰＷＭ回路の分解能が１度（クロック数φｃｎｔを度に換算した値）であり、位相差φが１１６．１度で一定であり、丸めの方法として切り捨てを採用した場合を仮定して、検討する。
例えば、ディジタルＰＷＭ回路の分解能が１度（クロック数φｃｎｔを度に換算した値）であり、位相差φが１１６．１度で一定であり、丸めの方法として切り捨てを採用した場合を仮定して、検討する。
【0093】
第１制御インターバルから第９制御インターバルまででは、クロック数φｃｎｔを度に換算した値は１１６度となり、第１０制御インターバルでは、クロック数φｃｎｔを度に換算した値は１１７度となる。クロック数φｃｎｔを度に換算した値の、第１制御インターバルから第１０制御インターバルまでの時間平均は、１１６．１度となる。換言すると、制御部５０は、実際の位相差の時間平均を、目標の位相差φに制御することができる。
【0094】
なお、この例では、クロック数φｃｎｔを度に換算した値は１１６度又は１１７度に変動することになるが、スイッチング周波数に近い高周波での変動であるので、２次側電圧Ｖ２の変動は、出力フィルタ回路（例えば、コンデンサ４）で抑制される。
【0095】
（実施形態の第２制御例）
図７は、第１の実施形態の電源装置の制御例の波形を示す図である。図７において、横軸は、時間を表す。波形２０５は、位相差φを表し、波形２０６は、実際の位相差（クロック数φｃｎｔを度に換算した値）を表す。
図７は、第１の実施形態の電源装置の制御例の波形を示す図である。図７において、横軸は、時間を表す。波形２０５は、位相差φを表し、波形２０６は、実際の位相差（クロック数φｃｎｔを度に換算した値）を表す。
【0096】
図７に示す例では、位相差φ（波形２０５）は、約１１５度から約１１７度まで直線状に変化している。位相差φ（波形２０５）は、タイミングｔ０において、１１６度となっている。
【0097】
タイミングｔ０よりも前の期間２０７では、位相差φ（波形２０５）が１１５度と１１６度との間の値であるので、クロック数φｃｎｔを度に換算した値（波形２０６）は、１１５度又は１１６度となる。
【0098】
タイミングｔ０よりも後の期間２０８では、位相差φ（波形２０５）が１１６度と１１７度との間の値であるので、クロック数φｃｎｔを度に換算した値（波形２０６）は、１１６度又は１１７度となる。
【0099】
このように、制御部５０は、クロック数φｃｎｔを度に換算した値の時間平均を、目標の位相差φに制御することができる。換言すると、制御部５０は、実際の位相差の時間平均を、目標の位相差φに制御することができる。
【0100】
なお、この例では、クロック数φｃｎｔを度に換算した値は１１５度、１１６度又は１１７度に変動することになるが、スイッチング周波数に近い高周波での変動であるので、２次側電圧Ｖ２の変動は、出力フィルタ回路（例えば、コンデンサ４）で抑制される。
【0101】
【0102】
制御部５０は、クロック数φｃｎｔの時間平均を、目標のクロック数φｃｎｔｆ１に制御することができる。換言すると、制御部５０は、実際の位相差の時間平均を、目標の位相差φに制御することができる。従って、電源装置１の出力特性は、図８の波形２０９に示すように、略直線状になる。
【0103】
これにより、電源装置１は、高分解能ディジタルＰＷＭ回路を必要としないで、高精度且つ安定動作が可能となる。
【0104】
＜第２の実施形態＞
第１の実施形態では、実際の位相差の時間平均を目標の位相差φに制御する場合について説明したが、本開示はこれに限定されない。実際の周波数の時間平均を目標の周波数ｆに制御することとしてもよい。
第１の実施形態では、実際の位相差の時間平均を目標の位相差φに制御する場合について説明したが、本開示はこれに限定されない。実際の周波数の時間平均を目標の周波数ｆに制御することとしてもよい。
【0105】
図９は、第２の実施形態の電源装置の構成を示す図である。電源装置１０１は、ＬＬＣ共振を利用した電流共振コンバータ（ＬＬＣコンバータ）である。
【0106】
第２の実施形態では、電源装置１０１がフルブリッジ方式の電源装置としたが、本開示はこれに限定されない。電源装置１０１は、ハーフブリッジ方式の電源装置であっても良い。
【0107】
電源装置１０１は、直流電源２から出力されコンデンサ３により平滑化された１次側電圧Ｖ１を受ける。電源装置１０１から出力された直流電圧は、コンデンサ４により平滑化され、２次側電圧Ｖ２が負荷５に入力される。
【0108】
電源装置１０１は、ブリッジ回路１１０と、整流回路１２０と、トランス１４０と、コンデンサ１４１と、インダクタ１４２と、制御部１５０と、を含む。
【0109】
ブリッジ回路１１０は、第１アーム１１０ａと、第２アーム１１０ｂと、を含む。ブリッジ回路１１０は、２個のアームを含む単相のブリッジ回路である。
【0110】
【0111】
トランス１４０は、１次巻線１４０ａと、２次巻線１４０ｂと、コア１４０ｃと、を含む。１次巻線１４０ａ及び２次巻線１４０ｂは、コア１４０ｃに巻回されている。
【0112】
１次巻線１４０ａは、励磁インダクタンス１４０ｄを含む。１次巻線１４０ａの一端は、インダクタ１４２及びコンデンサ１４１を介して、接続点Ｎ３に電気的に接続されている。１次巻線１４０ａの他端は、接続点Ｎ４に電気的に接続されている。なお、励磁インダクタンス１４０ｄでは不足の場合は、インダクタンス素子を更に付加しても良い。
【0113】
励磁インダクタンス１４０ｄ、インダクタ１４２及びコンデンサ１４１は、ＬＬＣ共振回路を構成する。
【0114】
なお、本開示では、ＬＬＣ共振回路が１次巻線１４０ａの側にあることとしたが、これに限定されない。ＬＬＣ共振回路は、２次巻線１４０ｂの側にあっても良い。また、ＬＬＣ共振回路は、１次巻線１４０ａの側と、２次巻線１４０ｂの側と、の両側にあっても良い。
【0115】
整流回路１２０は、ブリッジダイオードである。整流回路１２０は、ダイオード１２１からダイオード１２４までを含む。
【0116】
ダイオード１２１のアノードは、ダイオード１２２のカソードに電気的に接続されている。ダイオード１２１のカソードは、ダイオード１２３のカソードに電気的に接続されている。ダイオード１２３のアノードは、ダイオード１２４のカソードに電気的に接続されている。ダイオード１２２のアノードは、ダイオード１２４のアノードに電気的に接続されている。
【0117】
ダイオード１２１のアノードとダイオード１２２のカソードとの接続点Ｎ１１が、整流回路１２０の一方の入力端子である。ダイオード１２３のアノードとダイオード１２４のカソードとの接続点Ｎ１２が、整流回路１２０の他方の入力端子である。ダイオード１２１のカソードとダイオード１２３のカソードとの接続点Ｎ９が、整流回路１２０の一方（高電位側）の出力端子である。ダイオード１２２のアノードとダイオード１２４のアノードとの接続点Ｎ１０が、整流回路１２０の他方（低電位側）の出力端子である。
【0118】
整流回路１２０の一方の入力端子である接続点Ｎ１１は、トランス１４０の２次巻線１４０ｂの一端に電気的に接続されている。整流回路１２０の他方の入力端子である接続点Ｎ１２は、トランス１４０の２次巻線１４０ｂの他端に電気的に接続されている。
【0119】
整流回路１２０の一方（高電位側）の出力端子である接続点Ｎ９は、コンデンサ４の一端（高電位側端）に電気的に接続されている。整流回路１２０の他方（低電位側）の出力端子である接続点Ｎ１０は、コンデンサ４の他端（低電位側端）に電気的に接続されている。
【0120】
整流回路１２０は、２次巻線１４０ｂに励磁される電圧を全波整流して、コンデンサ４に出力する。コンデンサ４は、整流回路１２０で全波整流された電圧を平滑化する。
【0121】
制御部１５０は、ブリッジ回路１１０を制御する。制御部１５０は、駆動パルスＰ１１をブリッジ回路１１０に出力することで、スイッチング素子１１からスイッチング素子１４のオン状態とオフ状態とを切り替える。制御部１５０は、駆動パルスＰ１１の周波数を制御することにより、電源装置１０１の出力電圧、出力電流又は出力電力を制御できる。
【0122】
図１０は、第２の実施形態の電源装置の制御部の制御ブロックを示す図である。
【0123】
制御部１５０は、減算器１５１と、周波数算出部１５２と、クロック数算出部１５３と、駆動パルス生成部１５４と、パルス駆動部１５５と、を含む。
【0124】
減算器１５１、周波数算出部１５２及びクロック数算出部１５３は、ＤＳＰとソフトウェアで実現することが例示される。駆動パルス生成部１５４は、ＤＳＰに内蔵されているディジタルＰＷＭ回路で実現することが例示される。パルス駆動部１５５は、電圧レベルを変換するレベルシフト回路で実現することが例示される。
【0125】
減算器１５１は、電圧制御指令値Ｖｒｅｆから信号Ｓ１を減算し、電圧偏差を表す信号Ｓ２１を、周波数算出部１５２に出力する。
【0126】
なお、実施形態では、減算器１５１が電圧偏差を表す信号Ｓ２１を出力することとし、制御部１５０が電圧制御することとしたが、本開示はこれに限定されない。減算器１５１が電流制御指令値から２次側出力電流を表す信号を減算することとし、制御部１５０が電流制御することとしても良い。或いは、減算器１５１が電力制御指令値から２次側出力電力を表す信号を減算することとし、制御部１５０が電力制御することとしても良い。
【0127】
周波数算出部１５２は、信号Ｓ２１に基づいて、周波数ｆを算出し、クロック数算出部１５３に出力する。例えば、周波数算出部１５２は、信号Ｓ２１にＰＩＤ（比例積分微分）演算を行って、周波数ｆを算出することが例示されるが、本開示はこれに限定されない。周波数ｆは、ディジタルＰＷＭ回路の分解能未満の部分を含んでいて良い。
【0128】
周波数ｆが、本開示の周波数指令値信号の一例に相当する。
【0129】
クロック数算出部１５３は、周波数ｆに基づいて、ディジタルＰＷＭ回路が周波数とすることが可能な、パルス信号Ｓ２２の１周期のクロック数Ｔｃｎｔを算出し、駆動パルス生成部１５４に出力する。
【0130】
駆動パルス生成部１５４は、ディジタルＰＷＭ回路が例示される。駆動パルス生成部１５４は、クロック数Ｔｃｎｔに基づいて、パルス信号Ｓ２２をパルス駆動部１５５に出力する。
【0131】
パルス駆動部１５５は、パルス信号Ｓ２２の電圧レベルを変換した駆動パルスＰ１１をブリッジ回路１１０に出力する。
【0132】
【0133】
周波数算出部１５２は、信号Ｓ２１に基づいて、周波数ｆを算出する（ステップＳ２００）。先に説明したように、周波数ｆは、ディジタルＰＷＭ回路の分解能未満の部分を含んでいて良い。
【0134】
周波数ｆが、本開示の周波数指令値信号の一例に相当する。
【0135】
クロック数算出部１５３は、周波数ｆの１周期をクロック数Ｔｃｎｔｆ１に換算する（ステップＳ２０２）。例えば、クロック数算出部１５３は、次の式（５）によって、周波数ｆの１周期をクロック数Ｔｃｎｔｆ１に換算することができる。式（５）において、Ｔｃｌｋは、クロック周期である。
【0136】
Ｔｃｎｔｆ１＝１／ｆ×１／Ｔｃｌｋ ・・・（５）
【0137】
クロック数Ｔｃｎｔｆ１は、ディジタルＰＷＭ回路の分解能未満の部分（例えば、小数点以下の部分）を含んでいて良い。
【0138】
クロック数算出部１５３は、クロック数Ｔｃｎｔｆ１に、前回の制御インターバルで算出された丸め誤差Ｅｒｒを加算して、クロック数Ｔｃｎｔｆ２を算出する（ステップＳ２０４）。丸め誤差Ｅｒｒは、後で説明するステップＳ２０８で算出される。クロック数Ｔｃｎｔｆ２は、前回の丸め誤差Ｅｒｒを加味して、今回の制御インターバルで駆動パルスＰ１１の１周期（＝１／ｆ）としたいクロック数である。クロック数Ｔｃｎｔｆ２は、ディジタルＰＷＭ回路の分解能未満の部分（例えば、小数点以下の部分）を含んでいて良い。
【0139】
例えば、クロック数算出部１５３は、先に説明した式（２）によって、クロック数Ｔｃｎｔｆ２を算出することができる。
【0140】
丸め誤差Ｅｒｒが、本開示の誤差の一例に相当する。クロック数Ｔｃｎｔｆ１が、誤差を加算する前の、本開示のＰＷＭ周期指令値信号の一例に相当する。クロック数Ｔｃｎｔｆ２が、誤差を加算した後の、本開示のＰＷＭ周期指令値信号の一例に相当する。
【0141】
クロック数算出部１５３は、クロック数Ｔｃｎｔｆ２から整数のクロック数Ｔｃｎｔを算出する（ステップＳ２０６）。例えば、クロック数算出部１５３は、クロック数Ｔｃｎｔｆ２の中のディジタルＰＷＭ回路の分解能未満の部分を切り捨て、切り上げ又は四捨五入してクロック数Ｔｃｎｔを算出することができる。クロック数Ｔｃｎｔは、ディジタルＰＷＭ回路の分解能未満の部分（例えば、小数点以下の部分）を含まない。クロック数Ｔｃｎｔは、今回の制御インターバルで実際に駆動パルスＰ１１の１周期となるクロック数である。
【0142】
例えば、クロック数算出部１５３は、先に説明した式（３）によって、クロック数Ｔｃｎｔを算出することができる。
【0143】
クロック数Ｔｃｎｔが、本開示のＰＷＭ周期制御信号の一例に相当する。
【0144】
クロック数算出部１５３は、クロック数Ｔｃｎｔｆ２からクロック数Ｔｃｎｔを減算して、今回の制御インターバルでの丸め誤差Ｅｒｒを算出する（ステップＳ２０８）。クロック数算出部１５３は、算出した丸め誤差Ｅｒｒを、次の制御インターバルで使用するために、記録媒体（例えば、メモリ）に記録する。
【0145】
例えば、クロック数算出部１５３は、先に説明した式（４）によって、丸め誤差Ｅｒｒを算出することができる。
【0146】
駆動パルス生成部１５４は、クロック数Ｔｃｎｔを、パルス信号Ｓ２２の１周期のクロック数に設定する（ステップＳ２１０）。その後、制御部１５０は、今回の制御インターバルでの演算を終了する。
【0147】
制御部１５０は、クロック数Ｔｃｎｔの時間平均を目標の周期に制御することができる。つまり、制御部１５０は、パルス信号Ｓ２２の周波数の時間平均を、目標の周波数ｆに制御することができる。これにより、電源装置１０１は、高分解能ディジタルＰＷＭ回路を必要としないで、高精度且つ安定動作が可能となる。
【0148】
（変形例）
第２の実施形態では、制御部１５０がクロック数Ｔｃｎｔｆ１、Ｔｃｎｔｆ２、及び、Ｔｃｎｔを用いて実際の周波数を制御することとしたが、本開示はこれに限定されない。制御部１５０は、クロック数Ｔｃｎｔｆ１、Ｔｃｎｔｆ２、及び、Ｔｃｎｔを用いて実際の周波数を制御することに代えて、周波数を直接用いて制御することとしても良い。例えば、制御部１５０は、次の式（６）から式（９）によって、周波数を直接制御できる。ｆｃｌｋは、クロック周波数である。
第２の実施形態では、制御部１５０がクロック数Ｔｃｎｔｆ１、Ｔｃｎｔｆ２、及び、Ｔｃｎｔを用いて実際の周波数を制御することとしたが、本開示はこれに限定されない。制御部１５０は、クロック数Ｔｃｎｔｆ１、Ｔｃｎｔｆ２、及び、Ｔｃｎｔを用いて実際の周波数を制御することに代えて、周波数を直接用いて制御することとしても良い。例えば、制御部１５０は、次の式（６）から式（９）によって、周波数を直接制御できる。ｆｃｌｋは、クロック周波数である。
【0149】
ｆｃｎｔｆ１＝ｆ ・・・（６）
ｆｃｎｔｆ２＝ｆｃｎｔｆ１＋Ｅｒｒ ・・・（７）
ｆｃｎｔ＝１／ｒｏｕｎｄ（ｆｃｌｋ／ｆｃｎｔｆ２） ・・・（８）
Ｅｒｒ＝ｆｃｎｔｆ２－ｆｃｎｔ ・・・（９）
ｆｃｎｔｆ２＝ｆｃｎｔｆ１＋Ｅｒｒ ・・・（７）
ｆｃｎｔ＝１／ｒｏｕｎｄ（ｆｃｌｋ／ｆｃｎｔｆ２） ・・・（８）
Ｅｒｒ＝ｆｃｎｔｆ２－ｆｃｎｔ ・・・（９）
【0150】
周波数ｆｃｎｔｆ１が、誤差を加算する前の、本開示の周波数指令値信号の一例に相当する。周波数ｆｃｎｔｆ２が、誤差を加算した後の、本開示の周波数指令値信号の一例に相当する。周波数ｆｃｎｔが、本開示の周波数制御信号の一例に相当する。
【0151】
以上、本開示の実施形態を説明したが、これら実施形態の内容により本開示が限定されるものではない。また、前述した構成要素には、当業者が容易に想定できるもの、実質的に同一のもの、いわゆる均等の範囲のものが含まれる。さらに、前述した構成要素は適宜組み合わせることが可能である。さらに、前述した実施形態の要旨を逸脱しない範囲で構成要素の種々の省略、置換又は変更を行うことができる。
【符号の説明】
【0152】
１、１０１ 電源装置
２ 直流電源
３、４、１４１ コンデンサ
５ 負荷
６ 電圧センサ
１０ 第１ブリッジ回路
１０ａ 第１アーム
１０ｂ 第２アーム
１０ｃ 第３アーム
１１、１２、１３、１４、１５、１６、２１、２２、２３、２４、２５、２６ スイッチング素子
２０ 第２ブリッジ回路
３１、３２、３３ リアクトル
４０ トランス部
４０ａ、４０ｂ、４０ｃ トランス
４１ａ、４１ｂ、４１ｃ 第１巻線
４２ａ、４２ｂ、４２ｃ 第２巻線
４３ａ、４３ｂ、４３ｃ コア
４４ａ、４４ｂ、４４ｃ 第１端子
４５ａ、４５ｂ、４５ｃ 第２端子
５０、１５０ 制御部
５１、１５１ 減算器
５２ 位相差算出部
５３ 位相差クロック数算出部
５４、１５４ 駆動パルス生成部
５５ １次側パルス駆動部
５６ ２次側パルス駆動部
１１０ ブリッジ回路
１２０ 整流回路
１４０ トランス
１４２ インダクタ
１４０ａ １次巻線
１４０ｂ ２次巻線
１４０ｃ コア
１４０ｄ 励磁インダクタンス
１２１、１２２、１２３、１２４ ダイオード
１５２ 周波数算出部
１５３ クロック数算出部
１５５ パルス駆動部
２ 直流電源
３、４、１４１ コンデンサ
５ 負荷
６ 電圧センサ
１０ 第１ブリッジ回路
１０ａ 第１アーム
１０ｂ 第２アーム
１０ｃ 第３アーム
１１、１２、１３、１４、１５、１６、２１、２２、２３、２４、２５、２６ スイッチング素子
２０ 第２ブリッジ回路
３１、３２、３３ リアクトル
４０ トランス部
４０ａ、４０ｂ、４０ｃ トランス
４１ａ、４１ｂ、４１ｃ 第１巻線
４２ａ、４２ｂ、４２ｃ 第２巻線
４３ａ、４３ｂ、４３ｃ コア
４４ａ、４４ｂ、４４ｃ 第１端子
４５ａ、４５ｂ、４５ｃ 第２端子
５０、１５０ 制御部
５１、１５１ 減算器
５２ 位相差算出部
５３ 位相差クロック数算出部
５４、１５４ 駆動パルス生成部
５５ １次側パルス駆動部
５６ ２次側パルス駆動部
１１０ ブリッジ回路
１２０ 整流回路
１４０ トランス
１４２ インダクタ
１４０ａ １次巻線
１４０ｂ ２次巻線
１４０ｃ コア
１４０ｄ 励磁インダクタンス
１２１、１２２、１２３、１２４ ダイオード
１５２ 周波数算出部
１５３ クロック数算出部
１５５ パルス駆動部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】