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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023179690
(43)【公開日】2023-12-19
(54)【発明の名称】SiC半導体装置
(51)【国際特許分類】
   H01L 29/78 20060101AFI20231212BHJP
   H01L 29/12 20060101ALI20231212BHJP
   H01L 29/06 20060101ALI20231212BHJP
   H01L 21/336 20060101ALI20231212BHJP
   H01L 29/872 20060101ALI20231212BHJP
   H01L 29/861 20060101ALI20231212BHJP
   H01L 29/739 20060101ALI20231212BHJP
   H01L 21/8234 20060101ALI20231212BHJP
【FI】
H01L29/78 652D
H01L29/78 652T
H01L29/78 653A
H01L29/78 652K
H01L29/78 652Q
H01L29/78 652F
H01L29/78 652H
H01L29/78 652M
H01L29/78 652N
H01L29/78 652J
H01L29/78 653C
H01L29/78 652P
H01L29/06 301G
H01L29/06 301V
H01L29/06 301M
H01L29/78 658J
H01L29/78 657A
H01L29/86 301D
H01L29/86 301F
H01L29/91 C
H01L29/91 F
H01L29/06 301D
H01L29/78 655A
H01L27/06 102A
H01L27/088 E
【審査請求】有
【請求項の数】25
【出願形態】OL
(21)【出願番号】P 2023177150
(22)【出願日】2023-10-13
(62)【分割の表示】P 2020535763の分割
【原出願日】2019-08-05
(31)【優先権主張番号】P 2018148646
(32)【優先日】2018-08-07
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】中野 佑紀
(72)【発明者】
【氏名】明田 正俊
(72)【発明者】
【氏名】坂口 拓生
(72)【発明者】
【氏名】南園 悠一郎
(57)【要約】      (修正有)
【課題】ゲート閾値電圧Vthの経時劣化を抑制できるSiC半導体装置を提供する。
【解決手段】SiC半導体装置1は、SiC半導体層2と、第1主面3に形成されたゲートトレンチ32と、ゲートトレンチの内壁に形成されたゲート絶縁層37と、ゲート絶縁層を挟んでゲートトレンチに埋設されたゲート電極38と、第1主面の表層部においてゲートトレンチの側方に形成された第1導電型のソース領域41と、第1主面の表層部においてソース領域に対して第2主面4側の領域に形成された第2導電型のボディ領域31と、SiC半導体層においてボディ領域に対して第2主面側の領域に形成された第1導電型のドリフト領域25と、1.0×1020cm-3以下の第2導電型不純物濃度を有し、第1主面の表層部においてソース領域に対してゲートトレンチとは反対側の領域に形成された第2導電型のコンタクト領域42と、を含む。
【選択図】図7
【特許請求の範囲】
【請求項1】
一方側の第1主面および他方側の第2主面を有するSiC半導体層と、
前記第1主面に形成されたトレンチと、
前記トレンチの内壁に形成されたゲート絶縁層と、
前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、
前記第1主面の表層部において前記トレンチの側方に形成された第1導電型のソース領域と、
前記第1主面の表層部において前記ソース領域に対して前記第2主面側の領域に形成された第2導電型のボディ領域と、
前記SiC半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第1導電型のドリフト領域と、
1.0×1020cm-3以下の第2導電型不純物濃度を有し、前記第1主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成された第2導電型のコンタクト領域と、を含む、SiC半導体装置。
【請求項2】
一方側の第1主面および他方側の第2主面を有するSiC半導体層と、
前記第1主面に形成されたトレンチと、
前記トレンチの内壁に形成されたゲート絶縁層と、
前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、
前記第1主面の表層部において前記トレンチの側方に形成された第1導電型のソース領域と、
前記第1主面の表層部において前記ソース領域に対して前記第2主面側の領域に形成された第2導電型のボディ領域と、
前記SiC半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第1導電型のドリフト領域と、
前記第1主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成され、第1導電型不純物および第2導電型不純物を含み、前記第2導電型不純物の一部が前記第1導電型不純物によって相殺補償された第2導電型のコンタクト領域と、を含む、SiC半導体装置。
【請求項3】
一方側の第1主面および他方側の第2主面を有するSiC半導体層と、
前記第1主面に形成されたトレンチと、
前記トレンチの内壁に形成されたゲート絶縁層と、
前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、
前記第1主面の表層部において前記トレンチの側方に形成された第1導電型のソース領域と、
前記第1主面の表層部において前記ソース領域に対して前記第2主面側の領域に形成された第2導電型のボディ領域と、
前記SiC半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第1導電型のドリフト領域と、
前記第1主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成された第2導電型のコンタクト領域と、
前記第1主面の上に形成され、前記ソース領域との間でオーミック接触を形成し、前記コンタクト領域との間でショットキー接合を形成する電極層と、を含む、SiC半導体装置。
【請求項4】
前記SiC半導体層は、六方晶からなるSiC単結晶を含む、請求項1~3のいずれか一項に記載のSiC半導体装置。
【請求項5】
前記SiC半導体層は、2H(Hexagonal)-SiC単結晶、4H-SiC単結晶または6H-SiC単結晶を含む、請求項4に記載のSiC半導体装置。
【請求項6】
前記第1主面は、前記SiC単結晶のc面に面している、請求項4または5に記載のSiC半導体装置。
【請求項7】
前記トレンチは、前記SiC単結晶のm面に面する側壁、前記SiC単結晶のa面に面する側壁および前記SiC単結晶のc面に面する底壁を有している、請求項4~6のいずれか一項に記載のSiC半導体装置。
【請求項8】
前記ソース領域は、前記トレンチにおいて前記SiC単結晶のa面に面する側壁から露出しており、
前記ボディ領域は、前記トレンチにおいて前記SiC単結晶のa面に面する側壁から露出している、請求項7に記載のSiC半導体装置。
【請求項9】
前記第1主面は、前記SiC単結晶のc面に対して0°以上10°以下の角度で傾斜したオフ角を有している、請求項4~8のいずれか一項に記載のSiC半導体装置。
【請求項10】
前記オフ角は、5°以下の角度である、請求項9に記載のSiC半導体装置。
【請求項11】
前記オフ角は、0°を超えて4°未満の角度である、請求項9または10に記載のSiC半導体装置。
【請求項12】
前記トレンチから間隔を空けて前記第1主面に形成された第2トレンチをさらに含み、
前記コンタクト領域は、前記第2トレンチの側方に形成されている、請求項1~11のいずれか一項に記載のSiC半導体装置。
【請求項13】
前記第2トレンチに埋設されたソース電極層をさらに含む、請求項12に記載のSiC半導体装置。
【請求項14】
前記コンタクト領域は、前記第2トレンチの側壁から露出している、請求項12または13に記載のSiC半導体装置。
【請求項15】
前記コンタクト領域は、前記第2トレンチの側壁および底壁から露出している、請求項12~14のいずれか一項に記載のSiC半導体装置。
【請求項16】
前記トレンチは、平面視において格子状に形成されており、
前記第2トレンチは、平面視において前記トレンチに取り囲まれた領域に形成されている、請求項12~15のいずれか一項に記載のSiC半導体装置。
【請求項17】
前記トレンチは、平面視において帯状に延びており、
前記第2トレンチは、平面視において前記トレンチに沿って帯状に延びている、請求項12~15のいずれか一項に記載のSiC半導体装置。
【請求項18】
前記第2トレンチは、前記トレンチよりも深い、請求項12~17のいずれか一項に記載のSiC半導体装置。
【請求項19】
前記SiC半導体層は、アクティブ領域および前記アクティブ領域外の外側領域を含み、
前記トレンチ、前記ソース領域、前記ボディ領域、前記ドリフト領域および前記コンタクト領域は、前記アクティブ領域に形成されている、請求項1~18のいずれか一項に記載のSiC半導体装置。
【請求項20】
前記外側領域において前記第1主面の表層部に形成された第2導電型の不純物領域をさらに含む、請求項19に記載のSiC半導体装置。
【請求項21】
前記ドリフト領域は、前記アクティブ領域および前記外側領域に形成されており、
前記不純物領域は、前記外側領域において前記ドリフト領域との間でpn接合ダイオードを形成している、請求項20に記載のSiC半導体装置。
【請求項22】
前記不純物領域は、前記コンタクト領域の第2導電型不純物濃度と等しい第2導電型不純物濃度を有している、請求項20または21に記載のSiC半導体装置。
【請求項23】
前記不純物領域は、前記コンタクト領域の第2導電型不純物濃度を超える第2導電型不純物濃度を有している、請求項20または21に記載のSiC半導体装置。
【請求項24】
前記不純物領域は、前記アクティブ領域に沿って帯状に延びている、請求項20~23のいずれか一項に記載のSiC半導体装置。
【請求項25】
前記不純物領域は、前記アクティブ領域を取り囲んでいる、請求項20~24のいずれか一項に記載のSiC半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、SiC半導体装置に関する。
【背景技術】
【0002】
特許文献1は、n型のSiC半導体層、トレンチ、ゲート絶縁層、ゲート電極、p型のボディ領域、n型のソース領域およびp型のコンタクト領域を含むSiC半導体装置を開示している。トレンチは、SiC半導体層の主面に形成されている。ゲート電極は、ゲート絶縁層を挟んでトレンチに埋設されている。ボディ領域は、主面の表層部においてトレンチの側方に形成されている。ソース領域は、ボディ領域の表層部においてトレンチの側方に形成されている。コンタクト領域は、ボディ領域の表層部においてソース領域に対してトレンチとは反対側の領域に形成されている。コンタクト領域は、ボディ領域のp型不純物濃度を超えるp型不純物濃度を有している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2008-235546号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
SiC半導体装置は、長期間の使用に起因するゲート閾値電圧Vthの経時劣化の問題を有している。本願発明者らは、コンタクト領域の不純物濃度を研究していたところ、コンタクト領域の不純物濃度に応じてゲート閾値電圧Vthの経時特性が変動することを発見した。
【0005】
本発明の一実施形態は、ゲート閾値電圧Vthの経時劣化を抑制できるSiC半導体装置を提供する。
【課題を解決するための手段】
【0006】
本発明の一実施形態は、一方側の第1主面および他方側の第2主面を有するSiC半導体層と、前記第1主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第1主面の表層部において前記トレンチの側方に形成された第1導電型のソース領域と、前記第1主面の表層部において前記ソース領域に対して前記第2主面側の領域に形成された第2導電型のボディ領域と、前記SiC半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第1導電型のドリフト領域と、1.0×1020cm-3以下の第2導電型不純物濃度を有し、前記第1主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成された第2導電型のコンタクト領域と、を含む、SiC半導体装置を提供する。
【0007】
本発明の一実施形態は、一方側の第1主面および他方側の第2主面を有するSiC半導体層と、前記第1主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第1主面の表層部において前記トレンチの側方に形成された第1導電型のソース領域と、前記第1主面の表層部において前記ソース領域に対して前記第2主面側の領域に形成された第2導電型のボディ領域と、前記SiC半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第1導電型のドリフト領域と、前記第1主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成され、第1導電型不純物および第2導電型不純物を含み、前記第2導電型不純物の一部が前記第1導電型不純物によって相殺補償された第2導電型のコンタクト領域と、を含む、SiC半導体装置を提供する。
【0008】
本発明の一実施形態は、一方側の第1主面および他方側の第2主面を有するSiC半導体層と、前記第1主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第1主面の表層部において前記トレンチの側方に形成された第1導電型のソース領域と、前記第1主面の表層部において前記ソース領域に対して前記第2主面側の領域に形成された第2導電型のボディ領域と、前記SiC半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第1導電型のドリフト領域と、前記第1主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成された第2導電型のコンタクト領域と、前記第1主面の上に形成され、前記ソース領域との間でオーミック接触を形成し、前記コンタクト領域との間でショットキー接合を形成する電極層と、を含む、SiC半導体装置を提供する。
【0009】
これらのSiC半導体装置によれば、ゲート閾値電圧Vthの経時劣化を抑制できる。
【0010】
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
【図面の簡単な説明】
【0011】
図1図1は、4H-SiC単結晶の単位セルを示す図である。
図2図2は、図1に示す単位セルのシリコン面を示す平面図である。
図3図3は、本発明の第1実施形態に係るSiC半導体装置を示す平面図である。
図4図4は、図3から樹脂層を取り除いた平面図である。
図5図5は、図4に示す領域Vの拡大図であって、SiC半導体層の第1主面の構造を説明するための拡大図である。
図6図6は、図5に示す領域VIの断面斜視図であって、SiC半導体層の第1主面の上の構造を取り除き、ゲートトレンチの構造を説明するための断面斜視図である。
図7図7は、図5に示すVII-VII線に沿う断面図である。
図8図8は、図3に示すVIII-VIII線に沿う断面図である。
図9A図9Aは、図7に示すコンタクト領域のp型不純物濃度の第1例を説明するためのグラフである。
図9B図9Bは、参考例に係るコンタクト領域のp型不純物濃度を説明するためのグラフである。
図10図10は、ゲート閾値電圧Vthの経時特性を説明するためのグラフである。
図11図11は、図7に示すコンタクト領域のp型不純物濃度の第2例を説明するためのグラフである。
図12図12は、ゲート閾値電圧Vthの経時特性を説明するためのグラフである。
図13図13は、図5に対応する領域の平面図であって、本発明の第2実施形態に係るSiC半導体装置を示す平面図である。
図14図14は、図5に対応する領域の平面図であって、本発明の第3実施形態に係るSiC半導体装置を示す平面図である。
図15図15は、図14に示すXV-XV線に沿う断面図である。
図16図16は、図14に対応する領域の平面図であって、本発明の第4実施形態に係るSiC半導体装置を示す平面図である。
図17図17は、図15に対応する領域の断面図であって、本発明の第5実施形態に係るSiC半導体装置を示す断面図である。
図18図18は、図14に対応する領域の平面図であって、本発明の第6実施形態に係るSiC半導体装置を示す平面図である。
図19図19は、図18に示すXIX-XIX線に沿う断面図である。
図20図20は、図18に示すXX-XX線に沿う断面図である。
図21図21は、図19に対応する領域の断面図であって、本発明の第7実施形態に係るSiC半導体装置を示す断面図である。
図22図22は、本発明の第8実施形態に係るSiC半導体装置を示す平面図である。
図23図23は、図22から樹脂層を取り除いた平面図である。
図24図24は、図23に示す領域XXIVの拡大図であって、SiC半導体層の第1主面の構造を説明するための図である。
図25図25は、図24に示すXXV-XXV線に沿う断面図である。
図26図26は、図24に示すXXVI-XXVI線に沿う断面図である。
図27図27は、図25に示す領域XXVIIの拡大図である。
図28図28は、図23に示すXXVIII-XXVIII線に沿う断面図である。
図29図29は、図28に示す領域XXIXの拡大図である。
図30図30は、シート抵抗を説明するためのグラフである。
図31図31は、図24に対応する領域の拡大図であって、本発明の第9実施形態に係るSiC半導体装置を示す拡大図である。
図32図32は、図31に示すXXXII-XXXII線に沿う断面図である。
図33図33は、図27に対応する領域の拡大図であって、本発明の第10実施形態に係るSiC半導体装置を示す拡大図である。
図34図34は、図24に対応する領域の拡大図であって、本発明の第11実施形態に係るSiC半導体装置を示す拡大図である。
【発明を実施するための形態】
【0012】
図1は、4H-SiC単結晶の単位セル(以下、単に「単位セル」という。)を示す図である。図2は、図1に示す単位セルのシリコン面を示す平面図である。
【0013】
本発明の実施形態では、六方晶からなるSiC単結晶の一例として4H-SiC単結晶が適用された例について説明する。六方晶からなるSiC単結晶は、原子配列の周期に応じて、2H(Hexagonal)-SiC単結晶、4H-SiC単結晶および6H-SiC単結晶を含む複数種のポリタイプを有している。本発明の実施形態は、4H-SiC単結晶以外のポリタイプを除外するものではない。
【0014】
図1および図2を参照して、単位セルは、1つのSi原子に対して4つのC原子が四面体配列の関係で結合された四面体構造を含む。単位セルは、四面体構造が4層周期で積層された原子配列を有している。単位セルは、六角形のシリコン面、六角形のカーボン面、ならびに、シリコン面およびカーボン面を接続する6つの側面を有する六角柱構造を有している。
【0015】
シリコン面は、Si原子によって終端された終端面である。シリコン面では、六角形の6つの頂点に1つのSi原子がそれぞれ位置し、六角形の中心に1つのSi原子が位置している。カーボン面は、C原子によって終端された終端面である。カーボン面では、六角形の6つの頂点に1つのC原子がそれぞれ位置し、六角形の中心に1つのC原子が位置している。
【0016】
単位セルの結晶面は、a1軸、a2軸、a3軸およびc軸を含む4つの座標軸(a1,a2,a3,c)によって定義される。4つの座標軸のうちのa3の値は、-(a1+a2)の値をとる。以下、シリコン面を基準に、4H-SiC単結晶の構造を説明する。
【0017】
a1軸、a2軸およびa3軸は、シリコン面をc軸から見た平面視において、中心に位置するSi原子を基準に、最近接するSi原子の配列方向(以下、単に「最近接原子方向」という。)に沿ってそれぞれ設定されている。a1軸、a2軸およびa3軸は、それぞれ、Si原子の配列に倣って120°ずつ角度をずらして設定されている。
【0018】
c軸は、中心に位置するSi原子を基準に、シリコン面の法線方向に設定されている。シリコン面は、(0001)面である。カーボン面は、(000-1)面である。六角柱の側面は、シリコン面をc軸から見た平面視において、最近接原子方向に沿う6つの結晶面を含む。六角柱の側面は、より具体的には、最近接するSi原子によって形成された6つの結晶面を含む。
【0019】
単位セルの側面は、シリコン面をc軸から見た平面視において、a1軸の先端から時計回りに(1-100)面、(0-110)面、(-1010)面、(-1100)面、(01-10)面および(10-10)面を含む。
【0020】
単位セルにおいて中心を通らない対角面は、シリコン面をc軸から見た平面視において最近接原子方向の交差方向に沿う6つの結晶面を含む。中心に位置するSi原子を基準に見たとき、最近接原子方向の交差方向は、最近接原子方向の直交方向となる。六角柱において中心を通らない対角面は、より具体的には、最近接しないSi原子によって形成された6つの結晶面を含む。
【0021】
単位セルにおいて中心を通らない対角面は、シリコン面をc軸から見た平面視において、(11-20)面、(1-210)面、(-2110)面、(-1-120)面、(-12-10)面および(2-1-10)面を含む。
【0022】
単位セルの結晶方向は、結晶面の法線方向によって定義される。(1-100)面の法線方向は[1-100]方向である。(0-110)面の法線方向は[0-110]方向である。(-1010)面の法線方向は[-1010]方向である。(-1100)面の法線方向は[-1100]方向である。(01-10)面の法線方向は[01-10]方向である。(10-10)面の法線方向は[10-10]方向である。
【0023】
(11-20)面の法線方向は[11-20]方向である。(1-210)面の法線方向は[1-210]方向である。(-2110)面の法線方向は[-2110]方向である。(-1-120)面の法線方向は[-1-120]方向である。(-12-10)面の法線方向は[-12-10]方向である。(2-1-10)面の法線方向は[2-1-10]方向である。
【0024】
六方晶は6回対称であり、60°毎に等価な結晶面および等価な結晶方向を有している。たとえば、(1-100)面、(0-110)面、(-1010)面、(-1100)面、(01-10)面および(10-10)面は、等価な結晶面を形成している。また、(11-20)面、(1-210)面、(-2110)面、(-1-120)面、(-12-10)面および(2-1-10)面は、等価な結晶面を形成している。
【0025】
また、[1-100]方向、[0-110]方向、[-1010]方向、[-1100]方向、[01-10]方向および[10-10]方向は、等価な結晶方向を形成している。また、[11-20]方向、[1-210]方向、[-2110]方向、[-1-120]方向、[-12-10]方向および[2-1-10]方向は、等価な結晶方向を形成している。
【0026】
[0001]方向および[000-1]方向は、c軸と称される。(0001)面および(000-1)面は、c面と称される。[11-20]方向および[-1-120]方向は、a軸と称される。(11-20)面および(-1-120)面は、a面と称される。[1-100]方向および[-1100]方向は、m軸と称される。(1-100)面および(-1100)面は、m面と称される。
【0027】
図3は、本発明の第1実施形態に係るSiC半導体装置1を示す平面図である。図4は、図3から樹脂層17を取り除いた平面図である。
【0028】
図3および図4を参照して、SiC半導体装置1は、SiC半導体層2を含む。SiC半導体層2は、六方晶からなるSiC単結晶の一例としての4H-SiC単結晶を含む。SiC半導体層2は、直方体形状のチップ状に形成されている。
【0029】
SiC半導体層2は、一方側の第1主面3、他方側の第2主面4、ならびに、第1主面3および第2主面4を接続する側面5A,5B,5C,5Dを有している。第1主面3および第2主面4は、この形態(this embodiment)では、それらの法線方向Zから見た平面視(以下、単に「平面視」という。)において四角形状(より具体的には正方形状)に形成されている。
【0030】
第1主面3は、半導体素子が形成された素子形成面である。第2主面4は、研削痕を有する研削面からなってもよい。第1主面3および第2主面4は、この形態では、SiC単結晶のc面に面している。第1主面3は、(0001)面(シリコン面)に面している。第2主面4は、SiC単結晶の(000-1)面(カーボン面)に面している。第1主面3は、SiC単結晶の(0001)面に対して[11-20]方向に10°以下の角度で傾斜したオフ角θを有している。法線方向Zは、SiC単結晶のc軸([0001]方向)に対してオフ角θ分だけ傾斜している。
【0031】
オフ角θは、0°以上5.0°以下であってもよい。オフ角θは、0°以上1.0°以下、1.0°以上1.5°以下、1.5°以上2.0°以下、2.0°以上2.5°以下、2.5°以上3.0°以下、3.0°以上3.5°以下、3.5°以上4.0°以下、4.0°以上4.5°以下、または、4.5°以上5.0°以下の角度の範囲に設定されてもよい。オフ角θは、0°を超えて4.0°未満であってもよい。
【0032】
オフ角θは、3.0°以上4.5°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、3.0°以上3.5°以下、または、3.5°以上4.0°以下の角度の範囲に設定されていることが好ましい。オフ角θは、1.5°以上3.0°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、1.5°以上2.0°以下、または、2.0°以上2.5°以下の角度の範囲に設定されていることが好ましい。
【0033】
側面5A~5Dは、より具体的には、第1側面5A、第2側面5B、第3側面5Cおよび第4側面5Dを含む。第1側面5Aおよび第3側面5Cは、この形態では、第1方向Xに沿って延び、第1方向Xに交差する第2方向Yに対向している。第2側面5Bおよび第4側面5Dは、この形態では、第2方向Yに沿って延び、第1方向Xに対向している。第2方向Yは、より具体的には第1方向Xに直交する方向である。側面5A~5Dの長さは、それぞれ、1mm以上10mm以下(たとえば2mm以上5mm以下)であってもよい。
【0034】
側面5A~5Dは、SiC単結晶の結晶面に面する平滑な劈開面からそれぞれなってもよい。側面5A~5Dは、研削痕を有する研削面からそれぞれなってもよい。第1方向Xは、この形態では、SiC単結晶のm軸方向([1-100]方向)に設定されている。第2方向Yは、SiC単結晶のa軸方向([11-20]方向)に設定されている。
【0035】
つまり、第1側面5Aおよび第3側面5Cは、SiC単結晶のa面によって形成され、a軸方向に対向している。第1側面5Aは、SiC単結晶の(-1-120)面によって形成されている。第3側面5Cは、SiC単結晶の(11-20)面によって形成されている。また、第2側面5Bおよび第4側面5Dは、SiC単結晶のm面によって形成され、m軸方向に対向している。第2側面5Bは、SiC単結晶の(-1100)面によって形成されている。第4側面5Dは、SiC単結晶の(1-100)面によって形成されている。
【0036】
第1側面5Aおよび第3側面5Cは、第1主面3の法線を基準にしたとき、法線に対してSiC単結晶のc軸方向([0001]方向)に向けて傾斜した傾斜面を形成していてもよい。つまり、第1側面5Aおよび第3側面5Cは、第1主面3の法線を0°としたとき、法線に対してオフ角θに応じた角度で傾斜していてもよい。オフ角θに応じた角度は、オフ角θと等しくてもよいし、0°を超えてオフ角θ未満の角度であってもよい。
【0037】
SiC半導体層2は、アクティブ領域6および外側領域7を含む。アクティブ領域6は、縦型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)が形成された領域である。アクティブ領域6は、平面視において、側面5A~5Dから内方領域に間隔を空けてSiC半導体層2の中央部に形成されている。アクティブ領域6は、平面視において側面5A~5Dに平行な4辺を有する四角形状に形成されている。
【0038】
外側領域7は、アクティブ領域6の外側の領域である。外側領域7は、側面5A~5Dおよびアクティブ領域6の間の領域に形成されている。外側領域7は、平面視においてアクティブ領域6を取り囲む無端状(この形態では四角環状)に形成されている。
【0039】
SiC半導体装置1は、第1主面3の上に形成された第1主面電極層の1つのとしてのゲート主面電極層8を含む。ゲート主面電極層8には、ゲート電圧が印加される。ゲート電圧は、10V以上50V以下(たとえば30V程度)であってもよい。ゲート主面電極層8は、ゲートパッド9およびゲートフィンガー10を含む。ゲートパッド9およびゲートフィンガー10は、アクティブ領域6に配置されている。
【0040】
ゲートパッド9は、平面視において第1側面5Aに沿う領域に形成されている。ゲートパッド9は、この形態では、平面視において第1側面5Aの中央部に沿う領域に形成されている。ゲートパッド9は、平面視において四角形状に形成されていてもよい。ゲートパッド9は、平面視において側面5A~5Dのうちの任意の2つを接続する角部に沿う領域に形成されていてもよい。
【0041】
ゲートフィンガー10は、ゲートパッド9から引き出されており、アクティブ領域6の周縁に沿って帯状に延びている。ゲートフィンガー10は、この形態では、3つの側面5A,5B,5Dに沿って形成され、アクティブ領域6の内方領域を3方向から区画している。ゲートフィンガー10は、一対の開放端部11,12を有している。一対の開放端部11,12は、アクティブ領域6の内方領域を挟んでゲートパッド9と対向する領域に形成されている。一対の開放端部11,12は、この形態では、第3側面5Cに沿う領域に形成されている。
【0042】
SiC半導体装置1は、第1主面3の上に形成された第1主面電極層の1つのとしてのソース主面電極層13を含む。ソース主面電極層13には、ソース電圧が印加される。ソース電圧は、基準電圧(たとえばGND電圧)であってもよい。ソース主面電極層13は、この形態では、ソースパッド14、ソース引き回し配線15およびソース接続部16を含む。
【0043】
ソースパッド14は、ゲート主面電極層8から間隔を空けてアクティブ領域6に形成されている。ソースパッド14は、ゲートパッド9およびゲートフィンガー10によって区画されたC字形状(図3および図4では逆C字形状)の領域を被覆している。ソースパッド14は、平面視においてC字形状(図3および図4では逆C字形状)に形成されている。
【0044】
ソース引き回し配線15は、外側領域7に形成されている。ソース引き回し配線15は、アクティブ領域6に沿って帯状に延びている。ソース引き回し配線15は、この形態では、平面視においてアクティブ領域6を取り囲む無端状(この形態では四角環状)に形成されている。ソース引き回し配線15は、外側領域7においてSiC半導体層2に電気的に接続されている。
【0045】
ソース接続部16は、ソースパッド14およびソース引き回し配線15を接続している。ソース接続部16は、ゲートフィンガー10の一対の開放端部11,12の間の領域に設けられている。ソース接続部16は、ソースパッド14からアクティブ領域6および外側領域7の間の境界領域を横切り、ソース引き回し配線15に接続されている。
【0046】
アクティブ領域6に形成されたMISFETは、その構造上、npn型の寄生バイポーラトランジスタを含む。外側領域7で生じたアバランシェ電流がアクティブ領域6に流れ込むと、寄生バイポーラトランジスタがオン状態となる。この場合、たとえばラッチアップにより、MISFETの制御が不安定になる可能性がある。
【0047】
そこで、SiC半導体装置1では、ソース主面電極層13の構造を利用して、外側領域7で生じたアバランシェ電流を吸収するアバランシェ電流吸収構造を形成している。より具体的には、外側領域7で生じたアバランシェ電流は、ソース引き回し配線15によって吸収される。ソース引き回し配線15によって吸収されたアバランシェ電流は、ソース接続部16を介してソースパッド14に至る。
【0048】
ソースパッド14に外部接続用の導線(たとえばボンディングワイヤ)が接続されている場合、アバランシェ電流は、この導線によって取り出される。これにより、外側領域7で生じた不所望な電流によって寄生バイポーラトランジスタがオン状態になるのを抑制できる。よって、ラッチアップを抑制できるから、MISFETの制御の安定性を高めることができる。
【0049】
SiC半導体装置1は、第1主面3の上に形成された樹脂層17を含む。図3では、樹脂層17がハッチングによって示されている。樹脂層17は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。樹脂層17は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。樹脂層17は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。
【0050】
樹脂層17は、ゲート主面電極層8およびソース主面電極層13を選択的に被覆している。樹脂層17は、ゲートパッド開口18およびソースパッド開口19を含む。ゲートパッド開口18は、ゲートパッド9を露出させている。ソースパッド開口19は、ソースパッド14を露出させている。
【0051】
樹脂層17の周縁部17aは、側面5A~5Dから内方領域に間隔を空けて形成されている。これにより、樹脂層17の周縁部17aは、平面視において側面5A~5Dとの間でSiC半導体層2の周縁部を露出させるダイシングストリートDSを区画している。ダイシングストリートDSによれば、樹脂層17を物理的に切断する必要がなくなる。したがって、一枚のSiC半導体ウエハからSiC半導体装置1を円滑に切り出すことができる。また、側面5A~5Dからの絶縁距離を増加させることができる。
【0052】
ダイシングストリートDSの幅は、1μm以上25μm以下であってもよい。ダイシングストリートDSの幅は、ダイシングストリートDSが延びる方向に直交する方向の幅である。ダイシングストリートDSの幅は、1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、または、20μm以上25μm以下であってもよい。
【0053】
図5は、図4に示す領域Vの拡大図であって、第1主面3の構造を説明するための拡大図である。図6は、第1主面3の上の構造を取り除き、ゲートトレンチ32の構造を説明するための断面斜視図である。図7は、図5に示すVII-VII線に沿う断面図である。図8は、図3に示すVIII-VIII線に沿う断面図である。
【0054】
図5図8を参照して、SiC半導体層2は、この形態では、n型のSiC半導体基板21およびn型のSiCエピタキシャル層22を含む積層構造を有している。SiC半導体基板21は、MISFETのドレイン領域24として形成されている。SiCエピタキシャル層22は、MISFETのドリフト領域25として形成されている。SiC半導体基板21によって、第2主面4が形成されている。SiCエピタキシャル層22によって、第1主面3が形成されている。SiC半導体基板21およびSiCエピタキシャル層22によって、側面5A~5Dが形成されている。
【0055】
SiCエピタキシャル層22のn型不純物濃度は、SiC半導体基板21のn型不純物濃度以下である。SiCエピタキシャル層22のn型不純物濃度は、より具体的には、SiC半導体基板21のn型不純物濃度未満である。SiC半導体基板21のn型不純物濃度は、1.0×1018cm-3以上1.0×1021cm-3以下であってもよい。SiCエピタキシャル層22のn型不純物濃度は、1.0×1015cm-3以上1.0×1018cm-3以下であってもよい。
【0056】
SiC半導体基板21の厚さは、1μm以上1000μm未満であってもよい。SiC半導体基板21の厚さは、1μm以上50μm以下、50μm以上100μm以下、100μm以上150μm以下、150μm以上200μm以下、200μm以上250μm以下、250μm以上300μm以下、300μm以上400μm以下、400μm以上500μm以下、500μm以上600μm以下、600μm以上700μm以下、700μm以上800μm以下、800μm以上900μm以下、または、900μm以上1000μm以下であってもよい。SiC半導体基板21の厚さは、10μm以上150μm以下であることが好ましい。SiC半導体基板21の薄化によって、電流経路の短縮による抵抗値の低減を図ることができる。
【0057】
SiCエピタキシャル層22の厚さは、1μm以上100μm以下であってもよい。SiCエピタキシャル層22の厚さは、1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、25μm以上30μm以下、30μm以上40μm以下、40μm以上50μm以下、50μm以上60μm以下、60μm以上70μm以下、70μm以上80μm以下、80μm以上90μm以下、または、90μm以上100μm以下であってもよい。SiCエピタキシャル層22の厚さは、SiC半導体基板21の厚さ未満であることが好ましい。SiCエピタキシャル層22の厚さは、5μm以上15μm以下であることが好ましい。
【0058】
SiC半導体装置1は、第2主面4の上に形成された第2主面電極層としてのドレイン電極層23を含む。ドレイン電極層23は、第2主面4との間でオーミック接触を形成している。ドレイン電極層23には、ドレイン電圧が印加される。オフ時においてソース主面電極層13およびドレイン電極層23の間に印加可能な最大電圧は、1000V以上10000V以下であってもよい。
【0059】
ドレイン電極層23は、Ti層、Ni層、Au層、Ag層およびAl層のうちの少なくとも1つを含んでいてもよい。ドレイン電極層23は、Ti層、Ni層、Au層、Ag層またはAl層を含む単層構造を有していてもよい。ドレイン電極層23は、Ti層、Ni層、Au層、Ag層およびAl層のうちの少なくとも2つを任意の態様で積層させた積層構造を有していてもよい。ドレイン電極層23は、第2主面4からこの順に積層されたTi層、Ni層、Au層およびAg層を含む積層構造を有していてもよい。
【0060】
SiC半導体装置1は、アクティブ領域6において第1主面3の表層部に形成されたp型のボディ領域31を含む。ボディ領域31は、この形態では、第1主面3においてアクティブ領域6を形成する領域の全域に形成されている。つまり、ボディ領域31は、アクティブ領域6を画定している。
【0061】
ボディ領域31のp型不純物濃度のピーク値は、1.0×1017cm-3以上1.0×1019cm-3以下であってもよい。ピーク値は、濃度勾配の最大値を意味する(以下、同じ。)。濃度勾配に複数の極大値が現れている場合、ピーク値は、複数の極大値のうちの最も数値の高い極大値を意味する。ボディ領域31のp型不純物濃度のピーク値の下限は、1.0×1018cm-3以上であることが好ましい。
【0062】
図5図7を参照して、SiC半導体装置1は、アクティブ領域6において第1主面3に形成されたゲートトレンチ32(トレンチ)を含む。ゲートトレンチ32は、この形態では、平面視において格子形状に形成されている。ゲートトレンチ32は、ボディ領域31を貫通し、ドリフト領域25に至っている。
【0063】
ゲートトレンチ32は、側壁および底壁を含む。ゲートトレンチ32の側壁は、SiC単結晶のm面およびa面によって形成されている。つまり、ゲートトレンチ32の側壁は、(11-20)面、(1-100)面、(-1-120)面および(-1100)面によって形成されている。
【0064】
ゲートトレンチ32は、より具体的には、複数の第1ゲートトレンチ33および複数の第2ゲートトレンチ34を含む。複数の第1ゲートトレンチ33は、第1方向X(SiC単結晶のm軸方向)に沿って延びる帯状にそれぞれ形成され、第2方向Y(SiC単結晶のa軸方向)に間隔を空けて形成されている。複数の第1ゲートトレンチ33は、平面視において第1方向Xに沿って延びるストライプ状に形成されている。
【0065】
各第1ゲートトレンチ33において長辺を形成する側壁は、SiC単結晶のa面によって形成されている。各第1ゲートトレンチ33において短辺を形成する側壁は、SiC単結晶のm面によって形成されている。
【0066】
複数の第2ゲートトレンチ34は、第1方向X(SiC単結晶のm軸方向)に間隔を空けて形成され、第2方向Y(SiC単結晶のa軸方向)に沿って延びる帯状にそれぞれ形成されている。複数の第2ゲートトレンチ34は、平面視において第2方向Yに沿って延びるストライプ状に形成されている。
【0067】
各第2ゲートトレンチ34において長辺を形成する側壁は、SiC単結晶のm面によって形成されている。各第2ゲートトレンチ34において短辺を形成する側壁は、SiC単結晶のa面によって形成されている。
【0068】
複数の第2ゲートトレンチ34は、複数の第1ゲートトレンチ33に交差している。これにより、平面視において格子形状の1つのゲートトレンチ32が形成されている。ゲートトレンチ32は、平面視において格子形状の一態様としてのハニカム形状に形成されていてもよい。
【0069】
ゲートトレンチ32の側壁は、法線方向Zに沿って延びていてもよい。ゲートトレンチ32の側壁は、第1主面3に対してほぼ垂直に形成されていてもよい。SiC半導体層2内においてゲートトレンチ32の側壁が第1主面3に対して成す角度は、90°以上95°以下(たとえば91°以上93°以下)であってもよい。ゲートトレンチ32は、底面積が開口面積未満の先細り形状に形成されていてもよい。
【0070】
ゲートトレンチ32の底壁は、ドリフト領域25(SiCエピタキシャル層22)に位置している。ゲートトレンチ32の底壁は、SiC単結晶のc面に面している。ゲートトレンチ32の底壁は、SiC単結晶の(0001)面に対して[11-20]方向に傾斜したオフ角θを有している。ゲートトレンチ32の底壁は、第1主面3に対して平行に形成されていてもよい。ゲートトレンチ32の底壁は、第2主面4に向かう凸湾曲状に形成されていてもよい。
【0071】
図6および図7を参照して、ゲートトレンチ32の開口エッジ部35は、第1主面3からゲートトレンチ32の内方に向かって下り傾斜した傾斜部36を含む。ゲートトレンチ32の開口エッジ部35は、第1主面3およびゲートトレンチ32の側壁を接続する角部である。傾斜部36は、この形態では、ゲートトレンチ32内に向かう凸湾曲状に形成されている。傾斜部36は、SiC半導体層2内に向かう凹湾曲状に形成されていてもよい。傾斜部36は、開口エッジ部35に対する電界集中を緩和する。
【0072】
法線方向Zに関して、各ゲートトレンチ32の深さは、0.5μm以上3.0μm以下であってもよい。ゲートトレンチ32の深さは、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下、1.5μm以上2.0μm以下、2.0μm以上2.5μm以下、または、2.5μm以上3.0μm以下であってもよい。
【0073】
ゲートトレンチ32の幅は、0.1μm以上2μm以下であってもよい。ゲートトレンチ32の幅は、0.1μm以上0.5μm以下、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下、または、1.5μm以上2μm以下であってもよい。
【0074】
SiC半導体装置1は、ゲートトレンチ32の内壁に形成されたゲート絶縁層37を含む。また、SiC半導体装置1は、ゲート絶縁層37を挟んでゲートトレンチ32に埋設されたゲート電極層38(ゲート電極)を含む。図5では、ゲート絶縁層37およびゲート電極層38がハッチングによって示されている。
【0075】
ゲート絶縁層37は、ゲートトレンチ32の内壁に沿って膜状に形成され、ゲートトレンチ32内においてリセス空間を区画している。ゲート絶縁層37は、第1領域37a、第2領域37bおよび第3領域37cを含む。第1領域37aは、ゲートトレンチ32の側壁に沿って形成されている。第2領域37bは、ゲートトレンチ32の底壁に沿って形成されている。第3領域37cは、第1主面3に沿って形成されている。
【0076】
第1領域37aの厚さTaは、第2領域37bの厚さTbおよび第3領域37cの厚さTc未満である。第1領域37aの厚さTaに対する第2領域37bの厚さTbの比Tb/Taは、2以上5以下であってもよい。第1領域37aの厚さTaに対する第3領域37cの厚さTcの比Tc/Taは、2以上5以下であってもよい。第1領域37aの厚さTaは、0.01μm以上0.2μm以下であってもよい。第2領域37bの厚さTbは、0.05μm以上0.5μm以下であってもよい。第3領域37cの厚さTcは、0.05μm以上0.5μm以下であってもよい。
【0077】
第1領域37aの薄化によって、ボディ領域31においてゲートトレンチ32の側壁近傍の領域に誘起されるキャリアの増加を抑制できる。これにより、チャネル抵抗の増加を抑制できる。第2領域37bの厚化によって、ゲートトレンチ32の底壁に対する電界集中を緩和できる。
【0078】
第3領域37cの厚化によって、ゲートトレンチ32の開口エッジ部35近傍におけるゲート絶縁層37の耐圧を向上できる。また、第3領域37cの厚化によって、エッチング法に起因する第3領域37cの消失を抑制できる。これにより、エッチング法に起因する第1領域37aのさらなる消失を抑制できる。よって、ゲート電極層38を、ゲート絶縁層37を挟んでSiC半導体層2(ボディ領域31)に適切に対向させることができる。
【0079】
ゲート絶縁層37は、開口エッジ部35においてゲートトレンチ32内に向けて膨出した膨出部37dをさらに含む。膨出部37dは、第1領域37aおよび第3領域37cを接続する角部に形成されている。膨出部37dは、ゲートトレンチ32の内方に向かって凸湾曲状に張り出している。
【0080】
膨出部37dは、開口エッジ部35においてゲートトレンチ32の開口を狭めている。膨出部37dは、開口エッジ部35において、ゲート絶縁層37の絶縁耐圧を高めている。膨出部37dを有さないゲート絶縁層37が形成されていてもよい。また、一様な厚さを有するゲート絶縁層37が形成されていてもよい。
【0081】
ゲート絶縁層37は、酸化シリコン(SiO)層、窒化シリコン(SiN)層、酸化アルミニウム(Al)層、酸化ジルコニウム(ZrO)層および酸化タンタル(Ta)層のうちの少なくとも1種を含む。ゲート絶縁層37は、第1主面3側からこの順に積層されたSiN層およびSiO層を含む積層構造を有していてもよい。
【0082】
ゲート絶縁層37は、第1主面3側からこの順に積層されたSiO層およびSiN層を含む積層構造を有していてもよい。ゲート絶縁層37は、SiO層またはSiN層からなる単層構造を有していてもよい。ゲート絶縁層37は、この形態では、SiO層からなる単層構造を有している。
【0083】
ゲート電極層38は、ゲートトレンチ32内においてゲート絶縁層37によって区画されたリセス空間に埋め込まれている。ゲート電極層38は、ゲート電圧によって制御される。
【0084】
ゲート電極層38は、導電性ポリシリコンを含んでいてもよい。ゲート電極層38は、導電性ポリシリコンの一例としてのn型ポリシリコンまたはp型ポリシリコンを含んでいてもよい。ゲート電極層38は、導電性ポリシリコンに代えてまたはこれに加えて、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種を含んでいてもよい。
【0085】
図5図7を参照して、SiC半導体装置1は、ゲートトレンチ32によって取り囲まれた領域に区画された複数のセル領域39を含む。複数のセル領域39は、平面視において第1方向Xおよび第2方向Yに間隔を空けて行列状に配列されている。複数のセル領域39は、平面視において四角形状に形成されている。
【0086】
ゲートトレンチ32が平面視においてハニカム状に形成されている場合、複数のセル領域39は平面視において六角形状に形成されていてもよい。この場合、複数のセル領域39は、第1方向Xおよび第2方向Yに間隔を空けて千鳥状に配列されていてもよい。
【0087】
各セル領域39に係るボディ領域31は、ゲートトレンチ32の側壁から露出している。各セル領域39に係るボディ領域31は、ゲートトレンチ32においてSiC単結晶のm面およびa面によって形成された側壁から露出している。
【0088】
SiC半導体装置1は、各セル領域39においてボディ領域31の表層部に形成されたn型のソース領域41を含む。ソース領域41は、ボディ領域31の表層部においてゲートトレンチ32の側壁に沿う領域に形成されている。ソース領域41は、平面視においてゲートトレンチ32の側壁に沿って延びる帯状に形成されている。ソース領域41は、より具体的には、平面視において各セル領域39の内方領域を取り囲む無端状(この形態では四角環状)に形成されている。
【0089】
ソース領域41は、ゲートトレンチ32の側壁から露出している。ソース領域41は、ゲートトレンチ32においてSiC単結晶のm面およびa面によって形成された側壁から露出している。ソース領域41のn型不純物濃度のピーク値は、1.0×1018cm-3以上1.0×1021cm-3以下であってもよい。ソース領域41のn型不純物濃度のピーク値の下限は、1.0×1020cm-3以上であることが好ましい。ソース領域41のn型不純物は、燐(P)であってもよい。
【0090】
このように、第1主面3の表層部においてゲートトレンチ32の側壁に沿う領域には、第1主面3から第2主面4に向けてソース領域41、ボディ領域31およびドリフト領域25がこの順に形成されている。ボディ領域31においてゲートトレンチ32の側壁に沿う領域に、MISFETのチャネルが形成される。チャネルは、ボディ領域31におけるゲートトレンチ32のSiC単結晶のm面およびa面によって形成された側壁に沿って形成される。チャネルのON/OFFは、ゲート電極層38によって制御される。
【0091】
SiC半導体装置1は、各セル領域39においてボディ領域31の表層部に形成されたp型のコンタクト領域42を含む。各コンタクト領域42は、各セル領域39においてソース領域41に対してゲートトレンチ32とは反対側の領域に形成されている。換言すると、各コンタクト領域42は、各セル領域39においてソース領域41を挟んでゲートトレンチ32に対向する領域に形成されている。
【0092】
各コンタクト領域42は、平面視において各セル領域39の中央部に形成されている。各コンタクト領域42は、より具体的には、各セル領域39においてソース領域41によって取り囲まれた内方領域に形成されている。各コンタクト領域42は、ボディ領域31およびソース領域41に電気的に接続されている。
【0093】
各コンタクト領域42の底部は、この形態では、ボディ領域31の底部およびソース領域41の底部の間の領域に形成されている。各コンタクト領域42の底部は、第1主面3およびソース領域41の底部の間の領域に形成されていてもよい。以下、図9Aを参照して、コンタクト領域42のp型不純物濃度について具体的に説明する。
【0094】
図9Aは、図7に示すコンタクト領域42のp型不純物濃度の第1例を説明するためのグラフである。図9Aにおいて、縦軸はp型不純物濃度を示し、横軸は第1主面3からの距離を表している。
【0095】
図9Aには、SiCエピタキシャル層22(ドリフト領域25)に対するp型不純物の導入によってコンタクト領域42を形成した場合のコンタクト領域42のp型不純物濃度が示されている。コンタクト領域42は、この例では、SiCエピタキシャル層22(ドリフト領域25)に対して1回だけp型不純物を導入することによって形成されている。コンタクト領域42のp型不純物は、アルミニウム(Al)であってもよい。
【0096】
コンタクト領域42のp型不純物濃度は、この形態では、SiC半導体層2の厚さ方向途中部に1つのピーク値Pを有している。ピーク値Pは、1.0×1020cm-3以下である。ピーク値Pは、1.0×1020cm-3未満であることが好ましい。ピーク値Pは、1.0×1017cm-3以上1.0×1020cm-3以下の範囲に位置していることが好ましい。ピーク値Pは、1.0×1017cm-3を超えて1.0×1020cm-3未満の範囲に位置していることがさらに好ましい。ピーク値Pの下限は、1.0×1018cm-3以上であることが好ましい。ピーク値Pの下限は、1.0×1019cm-3以上であることがさらに好ましい。
【0097】
ピーク値Pは、1.0×1017cm-3以上5.0×1017cm-3以下、5.0×1017cm-3以上1.0×1018cm-3以下、1.0×1018cm-3以上5.0×1018cm-3以下、5.0×1018cm-3以上1.0×1019cm-3以下、1.0×1019cm-3以上5.0×1019cm-3以下、または、5.0×1019cm-3以上1.0×1020cm-3未満であってもよい。
【0098】
ピーク値Pは、この形態では、1.0×1019cm-3を超えて3.0×1019cm-3cm-3未満の範囲に位置している。また、ピーク値Pは、この形態では、ボディ領域31のp型不純物濃度のピーク値を超えてソース領域41のn型不純物濃度のピーク値未満の範囲に位置している。
【0099】
p型不純物の導入回数は、コンタクト領域42のp型不純物濃度の極大値の数やピーク値Pの深さ範囲等を制御しているに過ぎない。SiCエピタキシャル層22(ドリフト領域25)の表層部にp型不純物を複数回導入することによってコンタクト領域42が形成されてもよい。この場合、p型不純物は、SiCエピタキシャル層22(ドリフト領域25)の表層部において厚さ方向の異なる領域に導入されてもよい。つまり、コンタクト領域42のp型不純物濃度は、SiC半導体層2の厚さ方向途中部に複数(2つ以上)のピーク値Pを有していてもよい。
【0100】
図8を参照して、SiC半導体装置1は、外側領域7において第1主面3の表層部に形成されたp型のダイオード領域45(不純物領域)を含む。ダイオード領域45は、アクティブ領域6および側面5A~5Dから間隔を空けて形成されている。ダイオード領域45は、平面視においてアクティブ領域6に沿って帯状に延びている。ダイオード領域45は、より具体的には、平面視においてアクティブ領域6を取り囲む無端状(この形態では四角環状)に形成されている。
【0101】
ダイオード領域45は、SiC半導体層2との間でpn接合部を形成する。ダイオード領域45は、より具体的には、SiCエピタキシャル層22内に位置し、SiCエピタキシャル層22との間でpn接合部を形成している。これにより、ダイオード領域45をアノードとし、SiC半導体層2をカソードとして有するpn接合ダイオードDが形成されている。
【0102】
ダイオード領域45は、平面視においてソース引き回し配線15と重なっている。ダイオード領域45は、ソース引き回し配線15に電気的に接続されている。ダイオード領域45は、アバランシェ電流吸収構造の一部を形成している。
【0103】
ダイオード領域45のp型不純物濃度のピーク値は、1.0×1020cm-3以下である。ダイオード領域45のp型不純物濃度のピーク値は、1.0×1017cm-3以上1.0×1020cm-3以下の範囲に位置していることが好ましい。
【0104】
ダイオード領域45の厚さ(深さ)は、コンタクト領域42の厚さ(深さ)とほぼ等しいことが好ましい。ダイオード領域45は、コンタクト領域42のp型不純物濃度と等しいp型不純物濃度を有していることが好ましい。このような構造によれば、同一のマスクを利用して、コンタクト領域42およびダイオード領域45を形成できる。
【0105】
ダイオード領域45は、コンタクト領域42のp型不純物濃度を超えるp型不純物濃度を有していてもよい。ダイオード領域45は、1.0×1020cm-3以下のp型不純物濃度を有しながら、コンタクト領域42のp型不純物濃度を超えるp型不純物濃度を有していてもよい。
【0106】
ダイオード領域45は、1.0×1020cm-3を超えるピーク値を有するp型不純物濃度を有していてもよい。ダイオード領域45のp型不純物濃度のピーク値は、1.0×1020cm-3を超えて1.0×1021cm-3以下の範囲に位置していてもよい。この場合、コンタクト領域42およびダイオード領域45を同時に形成できないが、pn接合ダイオードDの特性に着目した設計を行うことができる。
【0107】
この場合、ダイオード領域45は、コンタクト領域42の厚さ(深さ)とは異なる厚さ(深さ)を有していてもよい。ダイオード領域45の厚さ(深さ)は、コンタクト領域42の厚さ(深さ)以上であってもよし、コンタクト領域42の厚さ(深さ)未満であってもよい。
【0108】
SiC半導体装置1は、外側領域7において第1主面3の表層部に形成されたp型のウェル領域46を含む。ウェル領域46は、アクティブ領域6および側面5A~5Dから間隔を空けて形成されている。ウェル領域46は、この形態では、平面視においてダイオード領域45と重なる領域に形成されている。ウェル領域46は、平面視においてアクティブ領域6に沿って帯状に延びている。
【0109】
ウェル領域46は、より具体的には、平面視においてアクティブ領域6を取り囲む無端状(この形態では四角環状)に形成されている。ウェル領域46の底部は、ダイオード領域45の底部に対して第2主面4側に位置している。ウェル領域46は、この形態では、第2主面4側からダイオード領域45を被覆している。
【0110】
ウェル領域46は、ダイオード領域45を介してソース引き回し配線15に電気的に接続されている。ウェル領域46は、平面視においてソース引き回し配線15と重なっていている。ウェル領域46は、pn接合ダイオードDの一部を形成していてもよい。ウェル領域46は、アバランシェ電流吸収構造の一部を形成していてもよい。
【0111】
ウェル領域46の幅は、ダイオード領域45の幅以上であってもよい。ウェル領域46の幅は、ダイオード領域45の幅を超えていることが好ましい。ウェル領域46の幅は、さらにソース引き回し配線15の幅以上であってもよい。ウェル領域46の幅は、ソース引き回し配線15の幅を超えていることが好ましい。
【0112】
ウェル領域46の幅は、ウェル領域46が延びる方向に直交する方向の幅である。ダイオード領域45の幅は、ダイオード領域45が延びる方向に直交する方向の幅である。ソース引き回し配線15の幅は、ソース引き回し配線15が延びる方向に直交する方向の幅である。
【0113】
ウェル領域46の厚さ(深さ)は、ボディ領域31の厚さ(深さ)とほぼ等しい。ウェル領域46のp型不純物濃度のピーク値は、1.0×1017cm-3以上1.0×1019cm-3以下である。ウェル領域46のp型不純物濃度のピーク値の下限は、1.0×1018cm-3以上であることが好ましい。ウェル領域46は、ボディ領域31のp型不純物濃度と等しいp型不純物濃度を有していてもよい。このような構造によれば、同一のマスクを利用して、ボディ領域31およびウェル領域46を形成できる。
【0114】
図7および図8を参照して、SiC半導体装置1は、第1主面3の上に形成された層間絶縁層51を含む。層間絶縁層51は、アクティブ領域6および外側領域7を選択的に被覆している。層間絶縁層51は、第1主面3に沿って膜状に形成されている。層間絶縁層51の周縁部は、側面5A~5Dに対して面一に形成されていてもよい。
【0115】
層間絶縁層51は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層51は、酸化シリコンの一例としてのPSG(Phosphor Silicate Glass)および/またはBPSG(Boron Phosphor Silicate Glass)を含んでいてもよい。層間絶縁層51は、第1主面3側からこの順に積層されたPSG層およびBPSG層を含む積層構造を有していてもよい。層間絶縁層51は、第1主面3側からこの順に積層されたBPSG層およびPSG層を含む積層構造を有していてもよい。
【0116】
層間絶縁層51は、複数のソースコンタクト孔52を含む。複数のソースコンタクト孔52は、複数のセル領域39を1対1対応の関係で露出させている。各ソースコンタクト孔52は、各セル領域39においてソース領域41およびコンタクト領域42を選択的に露出させている。各ソースコンタクト孔52の開口エッジ部は、ソースコンタクト孔52内に向かう凸湾曲状に形成されている。
【0117】
層間絶縁層51は、ダイオードコンタクト孔53を含む。ダイオードコンタクト孔53は、外側領域7においてダイオード領域45を露出させている。ダイオードコンタクト孔53は、平面視においてダイオード領域45に沿って延びる帯状(より具体的には無端状)に形成されていてもよい。ダイオードコンタクト孔53は、ウェル領域46を露出させていてもよい。ダイオードコンタクト孔53の開口エッジ部は、ダイオードコンタクト孔53内に向かう凸湾曲状に形成されている。
【0118】
図示は省略されるが、層間絶縁層51は、ゲートコンタクト孔をさらに含む。ゲートコンタクト孔は、ゲート電極層38を露出させている。ゲートコンタクト孔は、平面視においてゲートフィンガー10に沿って延びる帯状に形成されていてもよい。ゲートコンタクト孔の開口エッジ部は、ゲートコンタクト孔内に向かう凸湾曲状に形成されている。
【0119】
前述のゲート主面電極層8およびソース主面電極層13は、層間絶縁層51の上に形成されている。ゲート主面電極層8およびソース主面電極層13は、第1主面3側からこの順に積層されたバリア電極層54および主電極層55を含む積層構造をそれぞれ有している。
【0120】
バリア電極層54は、チタン層または窒化チタン層を含む単層構造を有していてもよい。バリア電極層54は、第1主面3側からこの順に積層されたチタン層および窒化チタン層を含む積層構造を有していてもよい。
【0121】
主電極層55の厚さは、バリア電極層54の厚さを超えている。主電極層55は、バリア電極層54の抵抗値未満の抵抗値を有する導電材料を含む。主電極層55は、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1つを含んでいてもよい。主電極層55は、AlSi合金、AlSiCu合金およびAlCu合金のうちの少なくとも1つを含んでいてもよい。主電極層55は、この形態では、AlSiCu合金を含む。
【0122】
ゲート主面電極層8(ゲートフィンガー10)は、層間絶縁層51の上からゲートコンタクト孔(図示せず)に入り込んでいる。ゲート主面電極層8は、ゲートコンタクト孔内において、ゲート電極層38に電気的に接続されている。
【0123】
ソース主面電極層13(ソースパッド14)は、層間絶縁層51の上からソースコンタクト孔52に入り込んでいる。ソース主面電極層13は、ソースコンタクト孔52内において、ソース領域41およびコンタクト領域42に電気的に接続されている。ソース主面電極層13は、より具体的には、ソース領域41との間でオーミック接触を形成している。また、ソース主面電極層13は、この形態では、コンタクト領域42との間でショットキー接合を形成している。
【0124】
ソース主面電極層13(ソース引き回し配線15)は、層間絶縁層51の上からダイオードコンタクト孔53に入り込んでいる。ソース主面電極層13は、ダイオードコンタクト孔53内において、ダイオード領域45に電気的に接続されている。
【0125】
ソース主面電極層13は、ダイオード領域45との間でショットキー接合を形成していてもよい。つまり、ダイオード領域45は、ソース主面電極層13との間でショットキー接合を形成するp型不純物濃度を有していてもよい。この場合、ダイオード領域45は、1.0×1020cm-3以下のピーク値を有するp型不純物濃度を有していてもよい。
【0126】
ソース主面電極層13は、ダイオード領域45との間でオーミック接触を形成していてもよい。つまり、ダイオード領域45は、ソース主面電極層13との間でオーミック接触を形成するp型不純物濃度を有していてもよい。この場合、ダイオード領域45は、1.0×1020cm-3を超えるピーク値を有するp型不純物濃度を有していてもよい。
【0127】
図8を参照して、SiC半導体装置1は、層間絶縁層51の上に形成されたパッシベーション層56を含む。パッシベーション層56は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。パッシベーション層56は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。パッシベーション層56は、層間絶縁層51とは異なる絶縁材料を含むことが好ましい。パッシベーション層56は、この形態では、窒化シリコン層からなる単層構造を有している。
【0128】
パッシベーション層56は、層間絶縁層51に沿って膜状に形成されている。パッシベーション層56は、層間絶縁層51を介してアクティブ領域6および外側領域7を選択的に被覆している。パッシベーション層56は、ゲートサブパッド開口57およびソースサブパッド開口58(図3も併せて参照)を含む。ゲートサブパッド開口57は、ゲートパッド9を露出させている。ソースサブパッド開口58は、ソースパッド14を露出させている。
【0129】
パッシベーション層56の周縁部は、側面5A~5Dに対して面一に形成されていてもよい。パッシベーション層56の周縁部は、側面5A~5Dから内方領域に間隔を空けて形成されていてもよい。パッシベーション層56の周縁部は、平面視において第1主面3(層間絶縁層51)を露出させていてもよい。パッシベーション層56の周縁部は、樹脂層17の周縁部17aに連なっていてもよい。
【0130】
パッシベーション層56の周縁部は、ダイシングストリートDSの一部を区画していてもよい。パッシベーション層56の周縁部から第1主面3を露出させることにより、パッシベーション層56を物理的に切断せずに済む。したがって、一枚のSiC半導体ウエハからSiC半導体装置1を円滑に切り出すことができる。
【0131】
前述の樹脂層17は、パッシベーション層56の上に形成されている。樹脂層17は、パッシベーション層56に沿って膜状に形成されている。樹脂層17は、パッシベーション層56および層間絶縁層51を挟んで、アクティブ領域6および外側領域7を選択的に被覆している。
【0132】
ゲートパッド開口18は、ゲートサブパッド開口57に連通している。ゲートパッド開口18の内壁は、ゲートサブパッド開口57の内壁の外側に位置していてもよい。ゲートパッド開口18の内壁は、ゲートサブパッド開口57の内壁の内側に位置していてもよい。つまり、樹脂層17は、ゲートサブパッド開口57の内壁を被覆していてもよい。
【0133】
ソースパッド開口19は、ソースサブパッド開口58に連通している。ソースパッド開口19の内壁は、ソースサブパッド開口58の内壁の外側に位置していてもよい。ソースパッド開口19の内壁は、ソースサブパッド開口58の内壁の内側に位置していてもよい。つまり、樹脂層17は、ソースサブパッド開口58の内壁を被覆していてもよい。
【0134】
図9Bは、参考例に係るコンタクト領域42のp型不純物濃度を説明するためのグラフである。図9Bにおいて、縦軸はp型不純物濃度を示し、横軸は第1主面3からの距離を表している。
【0135】
図9Bでは、SiCエピタキシャル層22(ドリフト領域25)に対するp型不純物の導入によって参考例に係るコンタクト領域42を形成した場合のコンタクト領域42のp型不純物濃度が示されている。参考例に係るコンタクト領域42のp型不純物濃度のピーク値Pは、1.0×1020cm-3を超えて1.0×1021cm-3以下の範囲に位置している。
【0136】
参考例に係るコンタクト領域42は、SiCエピタキシャル層22(ドリフト領域25)の表層部にp型不純物を複数回(ここでは4回以上)導入することによって形成されている。p型不純物は、SiCエピタキシャル層22(ドリフト領域25)の表層部において厚さ方向の異なる領域に導入されている。
【0137】
参考例に係るコンタクト領域42のp型不純物濃度は、SiC半導体層2の厚さ方向途中部に1つのピーク値Pを有している。p型不純物の導入回数は、参考例に係るコンタクト領域42のp型不純物濃度の極大値の数やピーク値Pの深さ範囲等を制御しているに過ぎない。この例では、p型不純物を複数回導入して参考例に係るコンタクト領域42を形成しているが、p型不純物の導入回数は1回だけであってもよい。
【0138】
図10は、ゲート閾値電圧Vthの経時特性を説明するためのグラフである。図10において縦軸はゲート閾値電圧Vth[V]であり、横軸は時間[h]である。図10は、SiC半導体装置1を数百時間~数千時間動作させた場合のゲート閾値電圧Vthの経時特性をシミュレーションによって調べたグラフである。
【0139】
図10には、第1特性S1(破線参照)および第2特性S2(実線参照)が示されている。第1特性S1は、1.0×1020cm-3を超えるピーク値Pを有する参考例に係るコンタクト領域42が採用された場合のゲート閾値電圧Vthの経時特性を示している。第2特性S2は、1.0×1020cm-3以下のピーク値Pを有する本実施形態に係るコンタクト領域42が採用された場合のゲート閾値電圧Vthの経時特性を示している。
【0140】
第1特性S1を参照して、参考例に係るコンタクト領域42が採用された場合、ゲート閾値電圧Vthは経時的に増加した。これに対して、第2特性S2を参照して、本実施形態に係るコンタクト領域42が採用された場合、第1特性S1に比べてゲート閾値電圧Vthの経時的な増加は抑制された。
【0141】
ゲート閾値電圧Vthの経時劣化は、ピーク値Pを低減させるほど抑制される。ピーク値Pの下限値は、コンタクト領域42の存在意義から、ボディ領域31のp型不純物濃度のピーク値を超える値に設定されることが好ましい。
【0142】
本願発明者らは、Si(珪素)からなるSi半導体装置についてもコンタクト領域42のp型不純物濃度に応じてゲート閾値電圧Vthが経時的に変動するかを鋭意検討した。しかし、Si半導体装置では、コンタクト領域42のp型不純物濃度を変化させたとしても、コンタクト領域42のp型不純物濃度の増減に起因するゲート閾値電圧Vthの経時特性の変動は見受けられなかった。
【0143】
すなわち、コンタクト領域42のp型不純物濃度の増減によってゲート閾値電圧Vthの経時特性が変動する現象は、SiC半導体装置特有の現象であることが分かった。また、ゲート閾値電圧Vthの経時的な増加の背景には、コンタクト領域42を備えたSiC半導体装置特有の課題が存在していることが分かった。
【0144】
以上のように、SiC半導体装置1によれば、ゲート閾値電圧Vthの経時劣化を抑制できる。
【0145】
図11は、図7に示すコンタクト領域42のp型不純物濃度の第2例を説明するためのグラフである。図11において、縦軸はコンタクト領域42のp型不純物濃度を示し、横軸は第1主面3からの距離を表している。
【0146】
前述の図9Aでは、SiCエピタキシャル層22(ドリフト領域25)に対するp型不純物の導入によってコンタクト領域42を形成した場合のコンタクト領域42のp型不純物濃度が示された。
【0147】
これに対して、図11では、n型不純物およびp型不純物を含み、n型不純物によってp型不純物の一部が相殺補償されたコンタクト領域42のp型不純物濃度が示されている。以下、第2例に係るコンタクト領域42を「相殺補償型のコンタクト領域42(a contact region of a compensation type)」という。「相殺補償」は、「相殺」、「補償」、「キャリア相殺」または「キャリア補償」とも称される。
【0148】
以下では、説明の便宜上、相殺補償される前のn型不純物を「ドナー」といい、相殺補償される前のp型不純物を「アクセプタ」という。SiCエピタキシャル層22を形成するn型不純物と同一種からなるn型不純物が、ドナーとして適用されてもよい。SiCエピタキシャル層22を形成するn型不純物とは異なる種からなるn型不純物が、ドナーとして適用されてもよい。
【0149】
ドナーは、SiCエピタキシャル層22(ドリフト領域25)に対してさらに導入され、SiCエピタキシャル層22の導電型を画定するn型不純物から独立して存在する。SiCエピタキシャル層22においてドナーが導入された領域のn型不純物濃度は、SiCエピタキシャル層22(ドリフト領域25)のn型不純物濃度を超える。
【0150】
図11には、第1ラインL1(破線参照)、第2ラインL2(細い実線参照)および第3ラインL3(太い実線参照)が示されている。第1ラインL1は、ドナー濃度を示している。第2ラインL2は、アクセプタ濃度を示している。第3ラインL3は、相殺補償型のコンタクト領域42のp型不純物濃度を示している。相殺補償型のコンタクト領域42は、セル領域39の全域にドナーを導入してソース領域41を形成した後、ソース領域41にアクセプタを導入することによって形成されている。
【0151】
第1ラインL1を参照して、ドナー濃度は、この例では、1.0×1020cm-3以上5.0×1020cm-3以下の範囲にピーク値を有している。ドナー濃度は、ソース領域41のn型不純物濃度に等しい。ソース領域41のn型不純物濃度のピーク値は、1.0×1020cm-3以上1.0×1021cm-3以下の範囲に位置していてもよい。
【0152】
第2ラインL2を参照して、アクセプタ濃度は、ドナー濃度を超えている。アクセプタ濃度は、この例では、5.0×1020cm-3以上1.0×1021cm-3以下の範囲にピーク値を有している。アクセプタ濃度は、ダイオード領域45のp型不純物濃度に等しくてもよい。ダイオード領域45のp型不純物濃度のピーク値は、ソース領域41のn型不純物濃度のピーク値を超えているという条件において、1.0×1020cm-3を超えて1.0×1021cm-3以下の範囲に位置していてもよい。
【0153】
第3ラインL3を参照して、相殺補償型のコンタクト領域42は、この例では、SiCエピタキシャル層22(ドリフト領域25)の表層部にp型不純物を複数回(この例では4回)導入することによって形成されている。p型不純物は、SiCエピタキシャル層22(ドリフト領域25)の表層部において厚さ方向の異なる領域に導入されている。相殺補償型のコンタクト領域42のp型不純物濃度は、SiCエピタキシャル層22の厚さ方向途中部に複数の極大値を有している。
【0154】
p型不純物の導入回数は、相殺補償型のコンタクト領域42のp型不純物濃度の極大値の数やピーク値Pの深さ範囲等を制御しているに過ぎない。この例では、p型不純物が複数回導入されているが、図9Aに示されたようにp型不純物を1回だけ導入することによって、相殺補償型のコンタクト領域42が形成されてもよい。
【0155】
相殺補償型のコンタクト領域42のp型不純物濃度は、この例では、ドナー濃度を超えてアクセプタ濃度未満の範囲に位置するピーク値Pを有している。相殺補償型のコンタクト領域42のp型不純物濃度は、ソース領域41のn型不純物濃度を超えてダイオード領域45のp型不純物濃度未満の範囲にピーク値Pを有していてもよい。
【0156】
ピーク値Pは、この例では、1.0×1020cm-3以上5.0×1020cm-3以下の範囲に位置している。ピーク値Pは、ソース領域41のn型不純物濃度のピーク値を超えてダイオード領域45のp型不純物濃度のピーク値未満という条件において、1.0×1020cm-3以上1.0×1021cm-3以下の範囲に位置していてもよい。
【0157】
ピーク値Pは、1.0×1020cm-3以上2.5×1020cm-3以下、2.5×1020cm-3以上5.0×1020cm-3以下、5.0×1020cm-3以上7.5×1020cm-3以下、または、7.5×1020cm-3以上1.0×1021cm-3以下の範囲に位置していてもよい。
【0158】
第1~第3ラインL1~L3を参照して、相殺補償型のコンタクト領域42の底部は、ソース領域41の底部に対して第2主面4側に位置している。相殺補償型のコンタクト領域42の底部は、より具体的には、この例では、ボディ領域31の底部およびソース領域41の底部の間の領域に形成されている。
【0159】
相殺補償型のコンタクト領域42は、表層領域および底部領域を含む。表層領域は、ソース領域41の底部に対して第1主面3側の領域に位置している。底部領域は、ソース領域41の底部に対して第2主面4側の領域に位置している。
【0160】
表層領域では、アクセプタの一部がドナーによって相殺補償されている。これにより、表層領域では、p型不純物濃度がアクセプタ濃度よりも低下している。一方、底部領域では、アクセプタがドナーに接しないので、アクセプタがドナーによって相殺補償されることが抑制されている。これにより、アクセプタの一部がドナーによって相殺補償された表層領域、および、アクセプタがドナーによって相殺補償されていない底部領域を有する相殺補償型のコンタクト領域42が形成されている。
【0161】
前述のソース主面電極層13(ソースパッド14)は、ソース領域41との間でオーミック接触を形成し、相殺補償型のコンタクト領域42との間でオーミック接触を形成していてもよい。また、ソース主面電極層13(ソースパッド14)は、ダイオード領域との間でオーミック接触を形成していてもよい。
【0162】
ソース領域41のn型不純物濃度(ドナー濃度)のピーク値を超えてダイオード領域45のp型不純物濃度(アクセプタ濃度)のピーク値未満という条件において、相殺補償型のコンタクト領域42は、1.0×1020cm-3未満のp型不純物濃度を有していてもよい。この場合、相殺補償型のコンタクト領域42に対して、第1例に係るコンタクト領域42のp型不純物濃度が適用されてもよい(図9Aも併せて参照)。
【0163】
この場合、前述のソース主面電極層13(ソースパッド14)は、ソース領域41との間でオーミック接触を形成し、相殺補償型のコンタクト領域42との間でショットキー接合を形成していてもよい。また、ソース主面電極層13(ソースパッド14)は、ダイオード領域との間でオーミック接触を形成していてもよいし、ショットキー接合を形成していてもよい。
【0164】
図12は、第2例に係る相殺補償型のコンタクト領域42を採用した場合のゲート閾値電圧Vthの経時特性を説明するためのグラフである。図12において縦軸はゲート閾値電圧Vth[V]であり、横軸は時間[h]である。
【0165】
図12は、SiC半導体装置1を数百時間~数千時間動作させた場合のゲート閾値電圧Vthの経時特性をシミュレーションによって調べたグラフである。図12には、第3特性S3(実線参照)に加えて、前述の第1特性S1(破線参照)が示されている。第3特性S3は、相殺補償型のコンタクト領域42を採用した場合のゲート閾値電圧Vthの経時特性を示している。
【0166】
第3特性S3を参照して、相殺補償型のコンタクト領域42を採用した場合、第1特性S1と比較して、ゲート閾値電圧Vthの経時的な増加が抑制されることが確認された。ゲート閾値電圧Vthの経時劣化は、コンタクト領域42のp型不純物濃度のピーク値Pを低減させるほど抑制される。コンタクト領域42のp型不純物濃度のピーク値Pの下限値は、コンタクト領域42の存在意義から、ボディ領域31のp型不純物濃度のピーク値を超える値に設定されることが好ましい。
【0167】
図9Aに示された相殺補償型ではないコンタクト領域42に対して、図11に示された相殺補償型のコンタクト領域42は比較的高いp型不純物濃度(1.0×1020cm-3以上)を有しているが、ゲート閾値電圧Vthの経時劣化が抑制された。
【0168】
相殺補償型のコンタクト領域42では、ドナー(n型不純物)およびアクセプタ(p型不純物)の相殺補償に起因して結晶欠陥が形成される。相殺補償型のコンタクト領域42では、相殺補償に加えて、この結晶欠陥もゲート閾値電圧Vthの経時的劣化の抑制に寄与していると考えられる。
【0169】
このように、相殺補償型のコンタクト領域42を採用したSiC半導体装置1によっても、ゲート閾値電圧Vthの経時劣化を抑制できる。また、相殺補償型のコンタクト領域42を採用した場合には、コンタクト領域42およびダイオード領域45を同時に形成しながら、pn接合ダイオードDの特性に着目した設計を行うことができる。これにより、ゲート閾値電圧Vthの経時劣化を抑制しながら、外側領域7におけるダイオード特性の向上を図ることができる。
【0170】
図13は、図5に対応する領域の平面図であって、本発明の第2実施形態に係るSiC半導体装置61を示す平面図である。以下では、SiC半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【0171】
図13を参照してSiC半導体装置61は、平面視においてストライプ状に形成されたゲートトレンチ32を含む。つまり、ゲートトレンチ32は、複数の第1ゲートトレンチ33および複数の第2ゲートトレンチ34のいずれか一方だけを含む。ゲートトレンチ32は、この形態では、第2ゲートトレンチ34を含まず、複数の第1ゲートトレンチ33だけを含む。
【0172】
ボディ領域31は、この形態では、隣り合う2つのゲートトレンチ32の間の領域においてゲートトレンチ32に沿って帯状に延びている。ソース領域41は、隣り合う2つのゲートトレンチ32の間の領域においてボディ領域31の表層部に形成されている。ソース領域41は、対応するゲートトレンチ32の側壁に沿って帯状に延びている。MISFETのチャネルは、ボディ領域31においてゲートトレンチ32のSiC単結晶のa面によって形成された側壁に沿う領域に形成される。
【0173】
コンタクト領域42は、隣り合う2つのゲートトレンチ32の間の領域においてボディ領域31の表層部に形成されている。図9Aに示されたコンタクト領域42、または、図11に示された相殺補償型のコンタクト領域42が形成されていてもよい。コンタクト領域42は、平面視においてゲートトレンチ32から間隔を空けてボディ領域31の中央部に形成されている。コンタクト領域42は、この形態では、ゲートトレンチ32に沿って延びる帯状に形成されている。
【0174】
複数のコンタクト領域42が、隣り合う2つのゲートトレンチ32の間の領域に形成されていてもよい。この場合、複数のコンタクト領域42は、ゲートトレンチ32に沿って間隔を空けて形成されていてもよい。ボディ領域31の表層部において隣り合う複数のコンタクト領域42の間の領域には、ソース領域41が介在していてもよい。
【0175】
以上、SiC半導体装置61によってもSiC半導体装置1に対して述べた効果と同様の効果を奏することができる。
【0176】
図14は、図5に対応する領域の平面図であって、本発明の第3実施形態に係るSiC半導体装置62を示す平面図である。図15は、図14に示すXV-XV線に沿う断面図である。以下では、SiC半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【0177】
図14および図15を参照して、SiC半導体装置62は、各セル領域39内に形成されたソーストレンチ63(第2トレンチ)を含む。各ソーストレンチ63は、平面視において各セル領域39の中央部に形成されている。各ソーストレンチ63は、各セル領域39の第1方向Xに沿う切断面に1つ現れるパターンで形成されている。また、各ソーストレンチ63は、各セル領域39の第2方向Yに沿う切断面に1つ現れるパターンで形成されている。
【0178】
各ソーストレンチ63は、より具体的には、平面視において四角形状に形成されている。各ソーストレンチ63の平面形状は任意である。各ソーストレンチ63は、平面視において三角形状、五角形状、六角形状等の多角形状、または、円形状もしくは楕円形状に形成されていてもよい。
【0179】
各ソーストレンチ63は、ボディ領域31を貫通し、ドリフト領域25(SiCエピタキシャル層22)に至っている。各ソーストレンチ63は、側壁および底壁を含む。各ソーストレンチ63の側壁は、SiC単結晶のm面およびa面によって形成されている。
【0180】
各ソーストレンチ63の側壁は、法線方向Zに沿って延びていてもよい。各ソーストレンチ63の側壁は、第1主面3に対してほぼ垂直に形成されていてもよい。SiC半導体層2内において各ソーストレンチ63の側壁が第1主面3に対して成す角度は、90°以上95°以下(たとえば91°以上93°以下)であってもよい。つまり、ソーストレンチ63は、底面積が開口面積未満の先細り形状に形成されていてもよい。
【0181】
各ソーストレンチ63の底壁は、SiC半導体基板21およびSiCエピタキシャル層22の境界に対してSiCエピタキシャル層22側に位置している。各ソーストレンチ63の底壁は、ドリフト領域25(SiCエピタキシャル層22)に位置している。各ソーストレンチ63の底壁は、SiC単結晶のc面に面している。各ソーストレンチ63の底壁は、SiC単結晶の(0001)面に対して[11-20]方向に傾斜したオフ角θを有している。各ソーストレンチ63の底壁は、第1主面3に対して平行に形成されていてもよい。各ソーストレンチ63の底壁は、第2主面4に向かう凸湾曲状に形成されていてもよい。
【0182】
各ソーストレンチ63の開口エッジ部64は、第1主面3から各ソーストレンチ63の内方に向かって下り傾斜した傾斜部65を含む。各ソーストレンチ63の開口エッジ部64は、第1主面3および各ソーストレンチ63の側壁を接続する角部である。傾斜部65は、この形態では、ソーストレンチ63内に向かう凸湾曲状に形成されている。傾斜部65は、SiC半導体層2内に向かう凹湾曲状に形成されていてもよい。傾斜部65は、開口エッジ部64に対する電界集中を緩和する。
【0183】
法線方向Zに関して、各ソーストレンチ63の深さは、0.5μm以上3.0μm以下であってもよい。各ソーストレンチ63の深さは、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下、1.5μm以上2.0μm以下、2.0μm以上2.5μm以下、または、2.5μm以上3.0μm以下であってもよい。各ソーストレンチ63の深さは、ゲートトレンチ32の深さとほぼ等しいことが好ましい。この構造によれば、ゲートトレンチ32および各ソーストレンチ63を同時に形成できる。
【0184】
各ソーストレンチ63の幅は、0.1μm以上2μm以下であってもよい。各ソーストレンチ63の幅は、0.1μm以上0.5μm以下、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下、または、1.5μm以上2μm以下であってもよい。各ソーストレンチ63の幅は、ゲートトレンチ32の幅と等しいことが好ましい。
【0185】
SiC半導体装置62は、各ソーストレンチ63の内壁に形成されたソース絶縁層66を含む。また、SiC半導体装置62は、ソース絶縁層66を挟んで各ソーストレンチ63に埋設されたソース電極層67を含む。図14では、ソース絶縁層66およびソース電極層67がハッチングによって示されている。
【0186】
ソース絶縁層66は、各ソーストレンチ63の内壁に沿って膜状に形成され、各ソーストレンチ63内においてリセス空間を区画している。ソース絶縁層66は、第1領域66aおよび第2領域66bを含む。第1領域66aは、各ソーストレンチ63の側壁に沿って形成されている。第2領域66bは、各ソーストレンチ63の底壁に沿って形成されている。
【0187】
第1領域66aの厚さTsaは、第2領域66bの厚さTsb未満である。第1領域66aの厚さTsaに対する第2領域66bの厚さTsbの比Tsb/Tsaは、2以上5以下であってもよい。第1領域66aの厚さTsaは、0.01μm以上0.2μm以下であってもよい。第2領域66bの厚さTsbは、0.05μm以上0.5μm以下であってもよい。
【0188】
第1領域66aの厚さTsaは、ゲート絶縁層37の第1領域37aの厚さTaとほぼ等しくてもよい。第2領域66bの厚さTsbは、ゲート絶縁層37の第2領域37bの厚さTbとほぼ等しくてもよい。一様な厚さを有するソース絶縁層66が形成されていてもよい。
【0189】
ソース絶縁層66は、酸化シリコン(SiO)層、窒化シリコン(SiN)層、酸化アルミニウム(Al)層、酸化ジルコニウム(ZrO)層および酸化タンタル(Ta)層のうちの少なくとも1種を含む。ソース絶縁層66は、第1主面3側からこの順に積層されたSiN層およびSiO層を含む積層構造を有していてもよい。
【0190】
ソース絶縁層66は、第1主面3側からこの順に積層されたSiO層およびSiN層を含む積層構造を有していてもよい。ソース絶縁層66は、SiO層またはSiN層からなる単層構造を有していてもよい。ソース絶縁層66は、ゲート絶縁層37と同一の絶縁材料を含んでいてもよい。ソース絶縁層66は、この形態では、SiO層からなる単層構造を有している。
【0191】
ソース電極層67は、より具体的には、各ソーストレンチ63においてソース絶縁層66によって区画されたリセス空間に埋め込まれている。ソース電極層67は、ソース電圧によって制御される。ソース電極層67は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種を含んでいてもよい。
【0192】
ソース電極層67は、材質的にSiCに近い性質を有する導電性ポリシリコンを含むことが好ましい。これにより、SiC半導体層2内で生じる応力を低減できる。ソース電極層67は、導電性ポリシリコンの一例としてのn型ポリシリコンまたはp型ポリシリコンを含んでいてもよい。ソース電極層67は、ゲート電極層38と同一の導電材料を含んでいてもよい。
【0193】
各セル領域39に係るコンタクト領域42は、SiC半導体層2の表層部において各ソーストレンチ63の内壁に沿う領域に形成されている。図9Aに示されたコンタクト領域42、または、図11に示された相殺補償型のコンタクト領域42が形成されていてもよい。
【0194】
各コンタクト領域42は、各ソーストレンチ63の側壁を被覆している。各コンタクト領域42は、より具体的には、各ソーストレンチ63の側壁および底壁を被覆している。各コンタクト領域42は、ゲートトレンチ32の底壁に対して第2主面4側に位置する底部を有している。各コンタクト領域42の底部は、各ソーストレンチ63の底壁に対して平行に形成されていてもよい。
【0195】
各コンタクト領域42は、より具体的には、表層領域68および内壁領域69(底部領域)を一体的に含む。表層領域68は、ボディ領域31の表層部において各ソーストレンチ63の側壁に沿う領域に形成されている。表層領域68は、ボディ領域31およびソース領域41に電気的に接続されている。
【0196】
表層領域68は、平面視において各ソーストレンチ63の側壁に沿って帯状に延びている。表層領域68は、より具体的には、平面視において各ソーストレンチ63の側壁を取り囲む無端状(この形態では四角環状)に形成されている。
【0197】
表層領域68は、この形態では、第1主面3に対して平行に延びる底部を有している。表層領域68は、ソース領域41の底部に対して第1主面3側の領域に位置している。表層領域68の底部は、この形態では、第1主面3およびソース領域41の底部の間の領域に位置している。表層領域68の底部は、ボディ領域31の底部およびソース領域41の底部の間の領域に位置していてもよい。
【0198】
表層領域68は、各ソーストレンチ63の側壁からゲートトレンチ32に向けて引き出されている。表層領域68は、各ソーストレンチ63およびゲートトレンチ32の間の中間領域まで引き出されていてもよい。表層領域68の端部は、ソーストレンチ63およびゲートトレンチ32の間の領域に位置している。
【0199】
内壁領域69は、SiC半導体層2において各ソーストレンチ63の内壁に沿う領域に形成されている。内壁領域69は、表層領域68(ソース領域41の底部)に対して第2主面4側の領域に位置している。
【0200】
内壁領域69は、各ソーストレンチ63の側壁を被覆している。内壁領域69は、各ソーストレンチ63の側壁および底壁を接続する角部を被覆している。内壁領域69は、各ソーストレンチ63の側壁から角部を介して各ソーストレンチ63の底壁を被覆している。各コンタクト領域42の底部は、内壁領域69によって形成されている。
【0201】
相殺補償型のコンタクト領域42(図11も併せて参照)が採用される場合、表層領域68のp型不純物(アクセプタ)の一部は、ソース領域41のn型不純物(ドナー)によって相殺補償される。これにより、各コンタクト領域42の表層領域68が相殺補償型となる。
【0202】
一方、各コンタクト領域42の内壁領域69はソース領域41に接しないので、内壁領域69のp型不純物(アクセプタ)がソース領域41のn型不純物(ドナー)によって相殺補償されることが抑制される。これにより、各コンタクト領域42は、表層部側の領域において相殺補償された領域(表層領域68)を有し、底部側の領域において相殺補償されていない領域(内壁領域69)を有している。
【0203】
SiC半導体装置62は、SiC半導体層2において各ソーストレンチ63の内壁に沿う領域に形成されたp型のディープウェル領域70をさらに含む。各ディープウェル領域70は、アクティブ領域6においてSiC半導体層2の耐圧を調整する耐圧調整領域(耐圧保持領域)とも称される。
【0204】
各ディープウェル領域70は、各コンタクト領域42を被覆するように、各ソーストレンチ63の内壁に沿って形成されている。各ディープウェル領域70は、各コンタクト領域42に電気的に接続されている。
【0205】
各ディープウェル領域70は、各ソーストレンチ63の側壁を被覆している。各ディープウェル領域70は、各ソーストレンチ63の側壁および底壁を接続する角部を被覆している。各ディープウェル領域70は、各ソーストレンチ63の側壁から角部を介して各ソーストレンチ63の底壁を被覆している。各ディープウェル領域70は、各ソーストレンチ63の側壁においてボディ領域31に連なっている。
【0206】
各ディープウェル領域70は、ゲートトレンチ32の底壁に対して第2主面4側に位置する底部を有している。各ディープウェル領域70の底部は、各ソーストレンチ63の底壁に対して平行に形成されていてもよい。ソーストレンチ63の底壁およびディープウェル領域70の底部の間の距離は、第1主面3およびボディ領域31の底部の間の距離と等しくてもよい。
【0207】
各ディープウェル領域70のp型不純物濃度のピーク値は、ボディ領域31のp型不純物濃度とほぼ等しくてもよい。各ディープウェル領域70のp型不純物濃度のピーク値は、ボディ領域31のp型不純物濃度のピーク値を超えていてもよい。各ディープウェル領域70のp型不純物濃度のピーク値は、ボディ領域31のp型不純物濃度のピーク値未満であってもよい。
【0208】
各ディープウェル領域70のp型不純物濃度のピーク値は、コンタクト領域42のp型不純物濃度のピーク値P以下であってもよい。各ディープウェル領域70のp型不純物濃度のピーク値は、コンタクト領域42のp型不純物濃度のピーク値P未満であることが好ましい。
【0209】
各ディープウェル領域70のp型不純物濃度のピーク値は、1.0×1017cm-3以上1.0×1019cm-3以下であってもよい。各ディープウェル領域70のp型不純物濃度のピーク値の下限は、1.0×1018cm-3以上であることが好ましい。
【0210】
各ディープウェル領域70は、SiC半導体層2(ドリフト領域25)との間でpn接合部を形成している。このpn接合部から、ゲートトレンチ32に向けて空乏層が拡がる。この空乏層は、ゲートトレンチ32の底壁に対して第2主面4側の領域に向けて拡がる。各ディープウェル領域70から拡がる空乏層は、ゲートトレンチ32の底壁にオーバラップしてもよい。各ディープウェル領域70の底部から拡がる空乏層が、ゲートトレンチ32の底壁にオーバラップしてもよい。
【0211】
pn接合ダイオードだけを備えるSiC半導体装置では、トレンチを備えていないという構造上、SiC半導体層2内における電界集中の問題は少ない。各ディープウェル領域70は、トレンチゲート型のMISFETをpn接合ダイオードの構造に近づける。これにより、トレンチゲート型のMISFETにおいて、SiC半導体層2内における電界を緩和できる。
【0212】
したがって、隣り合う複数のディープウェル領域70の間のピッチを狭めることは、電界集中を緩和する上で有効である。また、ゲートトレンチ32の底壁に対して第2主面4側に底部を有する各ディープウェル領域70によれば、空乏層によってゲートトレンチ32に対する電界集中を適切に緩和できる。
【0213】
各ディープウェル領域70の底部および第2主面4の間の距離は、ほぼ一定であることが好ましい。これにより、各ディープウェル領域70の底部および第2主面4の間の距離にバラツキが生じるのを抑制できる。よって、SiC半導体層2の耐圧(たとえば破壊耐量)が各ディープウェル領域70の形態によって制限されることを抑制できるから、耐圧の向上を適切に図ることができる。
【0214】
前述のソース主面電極層13(ソースパッド14)は、各ソースコンタクト孔52内において、ソース領域41、コンタクト領域42およびソース電極層67に電気的に接続されている。ソース主面電極層13(ソースパッド14)は、ソース領域41との間でオーミック接触を形成している。
【0215】
図9Aに示されたコンタクト領域42が形成される場合、ソース主面電極層13は、コンタクト領域42との間でショットキー接合を形成してもよい。図11に示されたコンタクト領域42が形成される場合、ソース主面電極層13は、コンタクト領域42との間でオーミック接触またはショットキー接合を形成してもよい。
【0216】
以上、SiC半導体装置62によってもSiC半導体装置1に対して述べた効果と同様の効果を奏することができる。
【0217】
図16は、図14に対応する領域の平面図であって、本発明の第4実施形態に係るSiC半導体装置71を示す平面図である。以下では、第3実施形態に係るSiC半導体装置62に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【0218】
図16を参照して、SiC半導体装置71は、平面視においてストライプ状に形成されたゲートトレンチ32を含む。つまり、ゲートトレンチ32は、複数の第1ゲートトレンチ33および複数の第2ゲートトレンチ34のいずれか一方だけを含む。ゲートトレンチ32は、この形態では、第2ゲートトレンチ34を含まず、複数の第1ゲートトレンチ33だけを含む。
【0219】
ボディ領域31は、この形態では、隣り合う2つのゲートトレンチ32の間の領域においてゲートトレンチ32に沿って帯状に延びている。各ソーストレンチ63は、この形態では、隣り合う2つのゲートトレンチ32の間の領域に形成されている。
【0220】
各ソーストレンチ63は、この形態では、ゲートトレンチ32に沿って延びる帯状に形成されている。複数のソーストレンチ63は、平面視において第1方向Xに沿って延びるストライプ状に形成されている。
【0221】
各ソース領域41は、ボディ領域31の表層部においてゲートトレンチ32およびソーストレンチ63の間の領域に形成されている。各ソース領域41は、ゲートトレンチ32に沿って延びる帯状に形成されている。複数のソース領域41は、平面視において第1方向Xに沿って延びるストライプ状に形成されている。
【0222】
各ソース領域41は、ゲートトレンチ32の側壁およびソーストレンチ63の側壁から露出している。MISFETのチャネルは、ボディ領域31においてゲートトレンチ32のSiC単結晶のa面によって形成された側壁に沿う領域に形成される。
【0223】
各コンタクト領域42は、この形態では、ボディ領域31の表層部において各ソーストレンチ63の側壁に沿う領域に形成されている。図9Aに示されたコンタクト領域42、または、図11に示された相殺補償型のコンタクト領域42が形成されていてもよい。この形態では、1つのソーストレンチ63に対して複数のコンタクト領域42が間隔を空けて形成されている。具体的な図示は省略されるが、各コンタクト領域42は、表層領域68および内壁領域69(底部領域)を一体的に含む。
【0224】
各ディープウェル領域70は、この形態では、ボディ領域31の表層部において各ソーストレンチ63の側壁に沿う領域に形成されている。この形態では、複数のソーストレンチ63に対して1対1対応の関係で複数のディープウェル領域70が形成されている。つまり、1つのソーストレンチ63に対して1つのディープウェル領域70が形成されている。
【0225】
各ディープウェル領域70は、平面視において各ソーストレンチ63に沿って延びる帯状に形成されている。各ディープウェル領域70は、隣り合う複数のコンタクト領域42の間の領域において第1主面3から露出していてもよい。
【0226】
以上、SiC半導体装置71によってもSiC半導体装置1に対して述べた効果と同様の効果を奏することができる。
【0227】
図17は、図15に対応する領域の断面図であって、本発明の第5実施形態に係るSiC半導体装置72を示す断面図である。以下では、第3実施形態に係るSiC半導体装置62に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【0228】
図17を参照して、SiC半導体装置72に係る各ソーストレンチ63の深さは、この形態では、ゲートトレンチ32の深さ以上である。各ソーストレンチ63の深さは、より具体的には、ゲートトレンチ32の深さを超えている。各ソーストレンチ63の底壁は、ゲートトレンチ32の底壁に対して第2主面4側に位置している。各ソーストレンチ63の底壁は、SiC半導体基板21およびSiCエピタキシャル層22の境界に対してSiCエピタキシャル層22側に位置している。
【0229】
法線方向Zに関して、各ソーストレンチ63の深さは、0.5μm以上10μm以下であってもよい。ゲートトレンチ32の深さに対する各ソーストレンチ63の深さの比は、1.5以上であってもよい。ゲートトレンチ32の深さに対する各ソーストレンチ63の深さの比は、2以上であることが好ましい。
【0230】
以上、SiC半導体装置72によってもSiC半導体装置1に対して述べた効果と同様の効果を奏することができる。SiC半導体装置72に係るソーストレンチ63の構造は、第4実施形態に係るSiC半導体装置71(図16参照)に適用されてもよい。
【0231】
図18は、図14に対応する領域の平面図であって、本発明の第6実施形態に係るSiC半導体装置75を示す平面図である。図19は、図18に示すXIX-XIX線に沿う断面図である。図20は、図18に示すXX-XX線に沿う断面図である。以下では、SiC半導体装置71に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【0232】
前述の第3実施形態に係るSiC半導体装置62は、各セル領域39の第1方向Xおよび第2方向Yに沿う切断面に1つ現れるパターンで形成されたソーストレンチ63を含む。これに対して、図18図20を参照して、SiC半導体装置75は、各セル領域39の第1方向Xに沿う切断面に2つ現れるパターンで形成されたソーストレンチ63を含む。ソーストレンチ63は、さらに、各セル領域39の第2方向Yに沿う切断面に2つ現れるパターンで形成されている。
【0233】
各ソーストレンチ63は、より具体的には、平面視において各セル領域39の内方領域を区画するように、第1方向Xおよび第2方向Yに沿って延びる無端状(たとえば四角環状)に形成されている。各ソーストレンチ63の内周壁を形成する側壁は、SiC単結晶のm面およびa面によって形成されている。また、各ソーストレンチ63の外周壁を形成する側壁は、SiC単結晶のm面およびa面によって形成されている。
【0234】
各ソーストレンチ63の平面形状は任意である。各ソーストレンチ63は、平面視において三角環状、五角環状、六角環状等の多角環状、または、円環状もしくは楕円環状に形成されていてもよい。
【0235】
各セル領域39は、ゲートトレンチ32および各ソーストレンチ63によって区画されたメサ部76および環状部77を含む。メサ部76および環状部77は、第1主面3をそれぞれ形成している。各メサ部76は、各ソーストレンチ63の内周壁によって区画されている。各メサ部76は、この形態では、平面視において四角形状に区画されている。各メサ部76の平面形状は、各ソーストレンチ63の平面形状に応じて種々の形状を採り得る。
【0236】
各環状部77は、各ソーストレンチ63の外周壁およびゲートトレンチ32の側壁によって区画されている。各環状部77は、平面視において無端状(たとえば四角環状)に区画されている。各メサ部76の平面形状は、ゲートトレンチ32の平面形状および各ソーストレンチ63の平面形状に応じて種々の形状を採り得る。
【0237】
ボディ領域31は、各セル領域39においてメサ部76の表層部および環状部77の表層部にそれぞれ形成されている。ボディ領域31は、各セル領域39においてゲートトレンチ32の側壁、ならびに、ソーストレンチ63の内周壁および外周壁から露出している。
【0238】
各ソース領域41は、各セル領域39において環状部77の表層部に形成されている。ソース領域41は、各セル領域39においてゲートトレンチ32の側壁およびソーストレンチ63の外周壁から露出している。
【0239】
各コンタクト領域42は、SiC半導体層2の表層部において各ソーストレンチ63の内壁に沿う領域に形成されている。図9Aに示されたコンタクト領域42、または、図11に示された相殺補償型のコンタクト領域42が形成されていてもよい。
【0240】
各コンタクト領域42は、各セル領域39においてメサ部76の表層部に形成されている。各コンタクト領域42は、各セル領域39において環状部77の表層部に形成されている。各コンタクト領域42は、SiC半導体層2において各ソーストレンチ63の内壁を被覆する領域に形成されている。各コンタクト領域42の底部は、各ソーストレンチ63の底壁に対して平行に形成されていてもよい。
【0241】
各コンタクト領域42は、より具体的には、内側表層領域78、外側表層領域79および内壁領域80(底部領域)を一体的に含む。内側表層領域78は、メサ部76においてボディ領域31の表層部に形成されている。内側表層領域78は、メサ部76においてボディ領域31の表層部の全域に形成されている。内側表層領域78は、ボディ領域31に電気的に接続されている。
【0242】
内側表層領域78は、この形態では、第1主面3に対して平行に延びる底部を有している。内側表層領域78は、ソーストレンチ63の内周壁から露出している。メサ部76において第1主面3から露出する露出部の全域は、コンタクト領域42によって形成されている。
【0243】
内側表層領域78は、平面視においてソーストレンチ63の内周壁に沿って帯状に延び、メサ部76からボディ領域31を露出させていてもよい。内側表層領域78は、平面視においてソーストレンチ63の内周壁に沿う無端状(たとえば四角環状)に形成されていてもよい。この場合、内側表層領域78は、メサ部76の中央部からボディ領域31を露出させていてもよい。
【0244】
外側表層領域79は、環状部77においてボディ領域31の表層部に形成されている。外側表層領域79は、ボディ領域31およびソース領域41に電気的に接続されている。外側表層領域79は、ボディ領域31の表層部においてソーストレンチ63の外周壁に沿う領域に選択的に形成されている。
【0245】
外側表層領域79は、この形態では、第1主面3に対して平行に延びる底部を有している。外側表層領域79の深さは、内側表層領域78の深さとほぼ等しい。外側表層領域79は、ソース領域41の底部に対して第1主面3側の領域に位置している。外側表層領域79の底部は、この形態では、第1主面3およびソース領域41の底部の間の領域に位置している。外側表層領域79の底部は、ボディ領域31の底部およびソース領域41の底部の間の領域に位置していてもよい。
【0246】
外側表層領域79は、この形態では、ソーストレンチ63の外周壁からゲートトレンチ32に向けて引き出されている。外側表層領域79は、ゲートトレンチ32からソーストレンチ63側に間隔を空けて形成されている。外側表層領域79の端部は、ゲートトレンチ32およびソーストレンチ63の間の領域に位置している。
【0247】
この形態では、複数の外側表層領域79が、ボディ領域31の表層部においてソーストレンチ63の外周壁に沿う領域に選択的に形成されている。複数の外側表層領域79は、ソーストレンチ63の外周壁に沿って間隔を空けて形成されている。この形態では、ソーストレンチ63において第1方向Xに延びる2つの外周壁および第2方向Yに延びる2つの外周壁に対して1つずつ外側表層領域79が形成されている。
【0248】
ソーストレンチ63において第1方向Xに延びる2つの外周壁に沿って形成された2つの外側表層領域79は、第2方向Yに対向している。ソーストレンチ63において第1方向Xに延びる2つの外周壁に沿って形成された2つの外側表層領域79は、第2方向Yに対向しないように第1方向Xにずれて形成されていてもよい。
【0249】
ソーストレンチ63において第2方向Yに延びる2つの外周壁に沿って形成された2つの外側表層領域79は、第1方向Xに対向している。ソーストレンチ63において第2方向Yに延びる2つの外周壁に沿って形成された2つの外側表層領域79は、第1方向Xに対向しないように第2方向Yにずれて形成されていてもよい。
【0250】
複数の外側表層領域79が、各ソーストレンチ63の外周壁に形成されていてもよい。また、ソーストレンチ63の外周壁に沿って帯状に延びる外側表層領域79が形成されていてもよい。また、ソーストレンチ63の外周壁を取り囲む無端状(たとえば四角環状)の外側表層領域79が形成されていてもよい。
【0251】
内壁領域80は、内側表層領域78および外側表層領域79(ソース領域41の底部)に対して第2主面4側の領域に位置している。内壁領域80は、第1領域81および第2領域82を含む。第1領域81は、内側表層領域78に接続され、ソーストレンチ63の内周壁を被覆している。第2領域82は、外側表層領域79に接続され、ソーストレンチ63の外周壁を被覆している。
【0252】
第1領域81は、ソーストレンチ63の内周壁および底壁を接続する角部を被覆している。第1領域81は、ソーストレンチ63の内周壁から角部を介してソーストレンチ63の底壁を被覆している。第1領域81は、ソーストレンチ63の底壁に位置する第1端部を有している。
【0253】
第2領域82は、ソーストレンチ63の外周壁および底壁を接続する角部を被覆している。第2領域82は、ソーストレンチ63の外周壁から角部を介してソーストレンチ63の底壁を被覆している。第2領域82は、ソーストレンチ63の底壁に位置する第2端部を有している。第2領域82の第2端部は、ソーストレンチ63の底壁において第1領域81の第1端部に連なっている。
【0254】
相殺補償型のコンタクト領域42(図11も併せて参照)が採用される場合、内側表層領域78はソース領域41に接しないので、内側表層領域78のp型不純物(アクセプタ)がソース領域41のn型不純物(ドナー)によって相殺補償されることが抑制される。また、内壁領域80はソース領域41に接しないので、内壁領域80のp型不純物(アクセプタ)がソース領域41のn型不純物(ドナー)によって相殺補償されることが抑制される。
【0255】
一方、外側表層領域79のp型不純物(アクセプタ)の一部は、ソース領域41のn型不純物(ドナー)によって相殺補償される。これにより、各コンタクト領域42の外側表層領域79が相殺補償型となる。このように、各コンタクト領域42は、表層部側の領域において相殺補償された領域(外側表層領域79)を有し、底部側の領域において相殺補償されていない領域(内壁領域80)を有している。
【0256】
各ディープウェル領域70は、第3実施形態に係るSiC半導体装置62の場合と同様に、各コンタクト領域42を被覆するように各ソーストレンチ63の内壁に沿って形成されている。
【0257】
以上、SiC半導体装置75によってもSiC半導体装置1に対して述べた効果と同様の効果を奏することができる。
【0258】
図21は、図19に対応する領域の断面図であって、本発明の第7実施形態に係るSiC半導体装置85を示す断面図である。以下では、第6実施形態に係るSiC半導体装置75に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【0259】
図21を参照して、SiC半導体装置85に係る各ソーストレンチ63の深さは、この形態では、ゲートトレンチ32の深さ以上である。各ソーストレンチ63の深さは、より具体的には、ゲートトレンチ32の深さを超えている。各ソーストレンチ63の底壁は、ゲートトレンチ32の底壁に対して第2主面4側に位置している。各ソーストレンチ63の底壁は、SiC半導体基板21およびSiCエピタキシャル層22の境界に対してSiCエピタキシャル層22側に位置している。
【0260】
法線方向Zに関して、各ソーストレンチ63の深さは、0.5μm以上10μm以下であってもよい。ゲートトレンチ32の深さに対する各ソーストレンチ63の深さの比は、1.5以上であってもよい。ゲートトレンチ32の深さに対する各ソーストレンチ63の深さの比は、2以上であることが好ましい。
【0261】
以上、SiC半導体装置85によってもSiC半導体装置1に対して述べた効果と同様の効果を奏することができる。
【0262】
図22は、本発明の第8実施形態に係るSiC半導体装置101を示す平面図である。図23は、図22から樹脂層118を取り除いた平面図である。
【0263】
図22および図23を参照して、SiC半導体装置101は、SiC半導体層102を含む。SiC半導体層102は、六方晶からなるSiC単結晶の一例としての4H-SiC単結晶を含む。SiC半導体層102は、直方体形状のチップ状に形成されている。
【0264】
SiC半導体層102は、一方側の第1主面103、他方側の第2主面104、ならびに、第1主面103および第2主面104を接続する側面105A,105B,105C,105Dを有している。第1主面103および第2主面104は、それらの法線方向Zから見た平面視(以下、単に「平面視」という。)において四角形状(この形態では長方形状)に形成されている。
【0265】
第1主面103は、半導体素子が形成された素子形成面である。第2主面104は、研削痕を有する研削面からなってもよい。第1主面103および第2主面104は、この形態では、SiC単結晶のc面に面している。第1主面103は、(0001)面(シリコン面)に面している。第2主面104は、SiC単結晶の(000-1)面(カーボン面)に面している。第1主面103は、SiC単結晶の(0001)面に対して[11-20]方向に10°以下の角度で傾斜したオフ角θを有している。法線方向Zは、SiC単結晶のc軸([0001]方向)に対してオフ角θ分だけ傾斜している。
【0266】
オフ角θは、0°以上5.0°以下であってもよい。オフ角θは、0°以上1.0°以下、1.0°以上1.5°以下、1.5°以上2.0°以下、2.0°以上2.5°以下、2.5°以上3.0°以下、3.0°以上3.5°以下、3.5°以上4.0°以下、4.0°以上4.5°以下、または、4.5°以上5.0°以下の角度の範囲に設定されてもよい。オフ角θは、0°を超えていることが好ましい。オフ角θは、4.0°未満であってもよい。
【0267】
オフ角θは、3.0°以上4.5°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、3.0°以上3.5°以下、または、3.5°以上4.0°以下の角度の範囲に設定されていることが好ましい。オフ角θは、1.5°以上3.0°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、1.5°以上2.0°以下、または、2.0°以上2.5°以下の角度の範囲に設定されていることが好ましい。
【0268】
側面105A~105Dは、より具体的には、第1側面105A、第3側面105Cおよび第4側面105Dを含む。第1側面105Aおよび第3側面105Cは、この形態では、第1方向Xに沿って延び、第1方向Xに交差する第2方向Yに対向している。第1側面105Aおよび第3側面105Cは、平面視においてSiC半導体層102の短辺を形成している。
【0269】
第2側面105Bおよび第4側面105Dは、この形態では、第2方向Yに沿って延び、第1方向Xに対向している。第2側面105Bおよび第4側面105Dは、平面視においてSiC半導体層102の長辺を形成している。第2方向Yは、より具体的には第1方向Xに直交する方向である。側面105A~105Dの長さは、それぞれ、1mm以上10mm以下(たとえば2mm以上5mm以下)であってもよい。
【0270】
側面105A~105Dは、SiC単結晶の結晶面に面する平滑な劈開面からそれぞれなってもよい。側面105A~105Dは、研削痕を有する研削面からそれぞれなってもよい。第1方向Xは、この形態では、SiC単結晶のm軸方向([1-100]方向)に設定されている。また、第2方向Yは、SiC単結晶のa軸方向([11-20]方向)に設定されている。
【0271】
つまり、第1側面105Aおよび第3側面105Cは、SiC単結晶のa面によって形成され、SiC単結晶のa軸方向に対向している。第1側面105Aは、SiC単結晶の(-1-120)面によって形成されている。第3側面105Cは、SiC単結晶の(11-20)面によって形成されている。また、第2側面105Bおよび第4側面105Dは、SiC単結晶のm面によって形成され、SiC単結晶のm軸方向に対向している。第2側面105Bは、SiC単結晶の(-1100)面によって形成されている。第4側面105Dは、SiC単結晶の(1-100)面によって形成されている。
【0272】
第1側面105Aおよび第3側面105Cは、第1主面103の法線を基準にしたとき、法線に対してSiC単結晶のc軸方向([0001]方向)に向けて傾斜した傾斜面を形成していてもよい。第1側面105Aおよび第3側面105Cは、第1主面103の法線を0°としたとき、第1主面103の法線に対してオフ角θに応じた角度で傾斜していてもよい。オフ角θに応じた角度は、オフ角θと等しくてもよいし、0°を超えてオフ角θ未満の角度であってもよい。
【0273】
SiC半導体層102は、アクティブ領域106および外側領域107を含む。アクティブ領域106は、縦型のMISFETが形成された領域である。アクティブ領域106は、平面視において、側面105A~105Dから内方領域に間隔を空けてSiC半導体層102の中央部に形成されている。アクティブ領域106は、平面視において側面105A~105Dに平行な4辺を有する四角形状(この形態では長方形状)に形成されている。
【0274】
外側領域107は、アクティブ領域106の外側の領域である。外側領域107は、側面105A~105Dおよびアクティブ領域106の間の領域に形成されている。外側領域107は、平面視においてアクティブ領域106を取り囲む無端状(この形態では四角環状)に形成されている。
【0275】
SiC半導体装置101は、第1主面103の上に形成された第1主面電極層の1つのとしてのゲート主面電極層108を含む。ゲート主面電極層108には、ゲート電圧が印加される。ゲート電圧は、10V以上50V以下(たとえば30V程度)であってもよい。ゲート主面電極層108は、ゲートパッド109およびゲートフィンガー110,111を含む。ゲートパッド109およびゲートフィンガー110,111は、アクティブ領域106に配置されている。
【0276】
ゲートパッド109は、平面視において第1側面105Aに沿う領域に形成されている。ゲートパッド109は、この形態では、平面視において第1側面105Aの中央部に沿う領域に形成されている。ゲートパッド109は、平面視において四角形状に形成されていてもよい。ゲートパッド109は、平面視において側面105A~105Dのうちの任意の2つを接続する角部に沿って形成されていてもよい。
【0277】
ゲートフィンガー110,111は、外側ゲートフィンガー110および内側ゲートフィンガー111を含む。外側ゲートフィンガー110は、ゲートパッド109から引き出されており、アクティブ領域106の周縁に沿って帯状に延びている。外側ゲートフィンガー110は、この形態では、3つの側面105A,105B,105Dに沿って形成され、アクティブ領域106の内方領域を3方向から区画している。
【0278】
外側ゲートフィンガー110は、一対の開放端部112,113を有している。一対の開放端部112,113は、アクティブ領域106の内方領域を挟んでゲートパッド109と対向する領域に形成されている。一対の開放端部112,113は、この形態では、第3側面105Cに沿う領域に形成されている。
【0279】
内側ゲートフィンガー111は、ゲートパッド109からアクティブ領域106の内方領域に引き出されている。内側ゲートフィンガー111は、アクティブ領域106の内方領域を帯状に延びている。内側ゲートフィンガー111は、ゲートパッド109から第3側面105Cに向けて延びている。
【0280】
SiC半導体装置101は、第1主面103の上に形成された第1主面電極層の1つのとしてのソース主面電極層114を含む。ソース主面電極層114には、ソース電圧が印加される。ソース電圧は、基準電圧(たとえばGND電圧)であってもよい。ソース主面電極層114は、この形態では、ソースパッド115、ソース引き回し配線116およびソース接続部117を含む。
【0281】
ソースパッド115は、ゲート主面電極層108から間隔を空けてアクティブ領域106に形成されている。ソースパッド115は、ゲートパッド109およびゲートフィンガー110,111によって区画されたC字形状(図22および図23では逆C字形状)の領域を被覆するように、平面視においてC字形状(図22および図23では逆C字形状)に形成されている。
【0282】
ソース引き回し配線116は、外側領域107に形成されている。ソース引き回し配線116は、アクティブ領域106に沿って帯状に延びている。ソース引き回し配線116は、この形態では、平面視においてアクティブ領域106を取り囲む無端状(この形態では四角環状)に形成されている。ソース引き回し配線116は、外側領域107においてSiC半導体層102に電気的に接続されている。
【0283】
ソース接続部117は、ソースパッド115およびソース引き回し配線116を接続している。ソース接続部117は、外側ゲートフィンガー110の一対の開放端部112,113の間の領域に設けられている。ソース接続部117は、ソースパッド115からアクティブ領域106および外側領域107の間の境界領域を横切り、ソース引き回し配線116に接続されている。
【0284】
アクティブ領域106に形成されたMISFETは、その構造上、npn型の寄生バイポーラトランジスタを含む。外側領域107で生じたアバランシェ電流がアクティブ領域106に流れ込むと、寄生バイポーラトランジスタがオン状態となる。この場合、たとえばラッチアップにより、MISFETの制御が不安定になる可能性がある。
【0285】
そこで、SiC半導体装置101では、ソース主面電極層114の構造を利用して、外側領域107で生じたアバランシェ電流を吸収するアバランシェ電流吸収構造を形成している。より具体的には、外側領域107で生じたアバランシェ電流は、ソース引き回し配線116によって吸収される。ソース引き回し配線116によって吸収されたアバランシェ電流は、ソース接続部117を介してソースパッド115に至る。
【0286】
ソースパッド115に外部接続用の導線(たとえばボンディングワイヤ)が接続されている場合、アバランシェ電流は、この導線によって取り出される。これにより、外側領域107で生じた不所望な電流によって寄生バイポーラトランジスタがオン状態になるのを抑制できる。よって、ラッチアップを抑制できるから、MISFETの制御の安定性を高めることができる。
【0287】
SiC半導体装置101は、第1主面103の上に形成された樹脂層118を含む。図22では、樹脂層118がハッチングによって示されている。樹脂層118は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。樹脂層118は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。樹脂層118は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。
【0288】
樹脂層118は、ゲート主面電極層108およびソース主面電極層114を選択的に被覆している。樹脂層118は、ゲートパッド開口119およびソースパッド開口120を含む。ゲートパッド開口119は、ゲートパッド109を露出させている。ソースパッド開口120は、ソースパッド115を露出させている。
【0289】
樹脂層118の周縁部118aは、側面105A~105Dから内方領域に間隔を空けて形成されている。これにより、樹脂層118は、平面視において側面105A~105Dとの間でSiC半導体層102の周縁部を露出させるダイシングストリートDSを区画している。ダイシングストリートDSによれば、樹脂層118を物理的に切断する必要がなくなる。したがって、一枚のSiC半導体ウエハからSiC半導体装置101を円滑に切り出すことができる。また、側面105A~105Dからの絶縁距離を増加させることができる。
【0290】
ダイシングストリートDSの幅は、1μm以上25μm以下であってもよい。ダイシングストリートDSの幅は、ダイシングストリートDSが延びる方向に直交する方向の幅である。ダイシングストリートDSの幅は、1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、または、20μm以上25μm以下であってもよい。
【0291】
図24は、図23に示す領域XXIVの拡大図であって、第1主面103の構造を説明するための図である。図25は、図24に示すXXV-XXV線に沿う断面図である。図26は、図24に示すXXVI-XXVI線に沿う断面図である。図27は、図25に示す領域XXVIIの拡大図である。図28は、図23に示すXXVIII-XXVIII線に沿う断面図である。図29は、図28に示す領域XXIXの拡大図である。
【0292】
図24図28を参照して、SiC半導体層102は、この形態では、n型のSiC半導体基板121およびn型のSiCエピタキシャル層122を含む積層構造を有している。SiC半導体基板121は、MISFETのドレイン領域126として形成されている。SiCエピタキシャル層122は、MISFETのドリフト領域127として形成されている。SiC半導体基板121によって、第2主面104が形成されている。SiCエピタキシャル層122によって、第1主面103が形成されている。SiC半導体基板121およびSiCエピタキシャル層122によって、側面105A~105Dが形成されている。
【0293】
SiC半導体基板121の厚さは、1μm以上1000μm未満であってもよい。SiC半導体基板121の厚さは、1μm以上50μm以下、50μm以上100μm以下、100μm以上150μm以下、150μm以上200μm以下、200μm以上250μm以下、250μm以上300μm以下、300μm以上400μm以下、400μm以上500μm以下、500μm以上600μm以下、600μm以上700μm以下、700μm以上800μm以下、800μm以上900μm以下、または、900μm以上1000μm以下であってもよい。SiC半導体基板121の厚さは、10μm以上150μm以下であることが好ましい。SiC半導体基板121の薄化によって、電流経路の短縮による抵抗値の低減を図ることができる。
【0294】
SiCエピタキシャル層122のn型不純物濃度は、SiC半導体基板121のn型不純物濃度以下である。SiCエピタキシャル層122のn型不純物濃度は、より具体的には、SiC半導体基板121のn型不純物濃度未満である。SiC半導体基板121のn型不純物濃度は、1.0×1018cm-3以上1.0×1021cm-3以下であってもよい。SiCエピタキシャル層122のn型不純物濃度は、1.0×1015cm-3以上1.0×1018cm-3以下であってもよい。
【0295】
SiCエピタキシャル層122は、この形態では、法線方向Zに沿って異なるn型不純物濃度を有する複数の領域を有している。SiCエピタキシャル層122は、より具体的には、n型不純物濃度が比較的高い高濃度領域123、および、高濃度領域123に対してn型不純物濃度が低い低濃度領域124を含む。
【0296】
高濃度領域123のn型不純物濃度は、1.0×1016cm-3以上1.0×1018cm-3以下であってもよい。低濃度領域124のn型不純物濃度は、1.0×1015cm-3以上1.0×1016cm-3以下であってもよい。
【0297】
高濃度領域123は、第1主面103側の領域に形成されている。低濃度領域124は、高濃度領域123に対して第2主面104側の領域に形成されている。高濃度領域123の厚さは、低濃度領域124の厚さ以下である。高濃度領域123の厚さは、より具体的には、低濃度領域124の厚さ未満である。高濃度領域123の厚さは、SiCエピタキシャル層122の総厚さの2分の1未満である。
【0298】
SiCエピタキシャル層122の厚さは、1μm以上100μm以下であってもよい。SiCエピタキシャル層122の厚さは、1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、25μm以上30μm以下、30μm以上40μm以下、40μm以上50μm以下、50μm以上60μm以下、60μm以上70μm以下、70μm以上80μm以下、80μm以上90μm以下、または、90μm以上100μm以下であってもよい。SiCエピタキシャル層122の厚さは、SiC半導体基板121の厚さ未満であることが好ましい。SiCエピタキシャル層122の厚さは、5μm以上15μm以下であることが好ましい。
【0299】
SiC半導体装置101は、第2主面104の上に形成された第2主面電極層としてのドレイン電極層125を含む。ドレイン電極層125は、第2主面104との間でオーミック接触を形成している。ドレイン電極層125には、ドレイン電圧が印加される。オフ時においてソース主面電極層114およびドレイン電極層125の間に印加可能な最大電圧は、1000V以上10000V以下であってもよい。
【0300】
ドレイン電極層125は、Ti層、Ni層、Au層、Ag層およびAl層のうちの少なくとも1つを含んでいてもよい。ドレイン電極層125は、Ti層、Ni層、Au層、Ag層またはAl層を含む単層構造を有していてもよい。ドレイン電極層125は、Ti層、Ni層、Au層、Ag層およびAl層のうちの少なくとも2つを任意の態様で積層させた積層構造を有していてもよい。ドレイン電極層125は、第2主面104からこの順に積層されたTi層、Ni層、Au層およびAg層を含む積層構造を有していてもよい。
【0301】
SiC半導体装置101は、アクティブ領域106において第1主面103の表層部に形成されたp型のボディ領域131を含む。ボディ領域131は、この形態では、第1主面103においてアクティブ領域106を形成する領域の全域に形成されている。つまり、ボディ領域131は、アクティブ領域106を画定している。
【0302】
ボディ領域131のp型不純物濃度のピーク値は、1.0×1017cm-3以上1.0×1019cm-3以下であってもよい。ボディ領域131のp型不純物濃度のピーク値の下限は、1.0×1018cm-3以上であることが好ましい。
【0303】
SiC半導体装置101は、アクティブ領域106において第1主面103の表層部に形成された複数のゲートトレンチ132(トレンチ)を含む。複数のゲートトレンチ132は、第1方向Xに沿って延びる帯状にそれぞれ形成され、第2方向Yに沿って間隔を空けて形成されている。複数のゲートトレンチ132は、平面視において第1方向Xに沿って延びるストライプ状に形成されている。
【0304】
各ゲートトレンチ132の一端部は、アクティブ領域106の一方側の周縁部に位置している。各ゲートトレンチ132の他端部は、アクティブ領域106の他方側の周縁部に位置している。各ゲートトレンチ132は、この形態では、アクティブ領域106において一方側(第2側面105B側)の周縁部から他方側(第4側面105D側)の周縁部に向けて帯状に延びている。各ゲートトレンチ132は、アクティブ領域106において一方側の周縁部および他方側の周縁部の間の中間部を横切っている。
【0305】
各ゲートトレンチ132の長さは、0.5mm以上であってもよい。各ゲートトレンチ132の長さは、図26に示す断面において、各ゲートトレンチ132およびゲートフィンガー110,111の接続部分側の端部から、反対側の端部までの長さである。各ゲートトレンチ132の長さは、この形態では、1mm以上10mm以下(たとえば2mm以上5mm以下)である。単位面積当たりの1つまたは複数のゲートトレンチ132の総延長は、0.5μm/μm以上0.75μm/μm以下であってもよい。
【0306】
各ゲートトレンチ132は、アクティブトレンチ部133およびコンタクトトレンチ部134を一体的に含む。アクティブトレンチ部133は、アクティブ領域106においてMISFETのチャネルに沿う部分である。コンタクトトレンチ部134は、主としてゲートトレンチ132において外側ゲートフィンガー110とのコンタクトを目的とした部分である。
【0307】
コンタクトトレンチ部134は、アクティブトレンチ部133からアクティブ領域106の周縁部に引き出されている。コンタクトトレンチ部134は、外側ゲートフィンガー110の直下の領域に形成されている。コンタクトトレンチ部134の引き出し量は任意である。
【0308】
各ゲートトレンチ132は、ボディ領域131を貫通し、ドリフト領域127(SiCエピタキシャル層122)に至っている。各ゲートトレンチ132は、側壁および底壁を含む。各ゲートトレンチ132の長辺を形成する側壁は、SiC単結晶のa面によって形成されている。各ゲートトレンチ132の短辺を形成する側壁は、SiC単結晶のm面によって形成されている。
【0309】
各ゲートトレンチ132の側壁は、法線方向Zに沿って延びていてもよい。各ゲートトレンチ132の側壁は、第1主面103に対してほぼ垂直に形成されていてもよい。SiC半導体層102内において各ゲートトレンチ132の側壁が第1主面103に対して成す角度は、90°以上95°以下(たとえば91°以上93°以下)であってもよい。各ゲートトレンチ132は、底面積が開口面積未満の先細り形状に形成されていてもよい。
【0310】
各ゲートトレンチ132の底壁は、ドリフト領域127(SiCエピタキシャル層122)に位置している。各ゲートトレンチ132の底壁は、より具体的には、SiCエピタキシャル層122の高濃度領域123に位置している。各ゲートトレンチ132の底壁は、SiC単結晶のc面に面している。各ゲートトレンチ132の底壁は、SiC単結晶の(0001)面に対して[11-20]方向に傾斜したオフ角θを有している。各ゲートトレンチ132の底壁は、第1主面103に対して平行に形成されていてもよい。各ゲートトレンチ132の底壁は、第2主面104に向かう凸湾曲状に形成されていてもよい。
【0311】
法線方向Zに関して、各ゲートトレンチ132の深さは、0.5μm以上3.0μm以下であってもよい。各ゲートトレンチ132の深さは、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下、1.5μm以上2.0μm以下、2.0μm以上2.5μm以下、または、2.5μm以上3.0μm以下であってもよい。
【0312】
各ゲートトレンチ132の第2方向Yに沿う幅は、0.1μm以上2μm以下であってもよい。各ゲートトレンチ132の幅は、0.1μm以上0.5μm以下、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下、または、1.5μm以上2μm以下であってもよい。
【0313】
図27を参照して、各ゲートトレンチ132の開口エッジ部136は、第1主面103から各ゲートトレンチ132の内方に向かって下り傾斜した傾斜部137を含む。各ゲートトレンチ132の開口エッジ部136は、第1主面103および各ゲートトレンチ132の側壁を接続する角部である。
【0314】
傾斜部137は、この形態では、SiC半導体層102の内方に向かう凹湾曲状に形成されている。傾斜部137は、各ゲートトレンチ132の内方に向かう凸湾曲状に形成されていてもよい。傾斜部137は、各ゲートトレンチ132の開口エッジ部136に対する電界集中を緩和する。
【0315】
SiC半導体装置101は、各ゲートトレンチ132の内壁に形成されたゲート絶縁層138を含む。また、SiC半導体装置101は、ゲート絶縁層138を挟んで各ゲートトレンチ132に埋設されたゲート電極層139を含む。図24では、ゲート絶縁層138およびゲート電極層139がハッチングによって示されている。
【0316】
ゲート絶縁層138は、ゲートトレンチ132の内壁面に沿って膜状に形成され、ゲートトレンチ132内においてリセス空間を区画している。ゲート絶縁層138は、第1領域138a、第2領域138bおよび第3領域138cを含む。第1領域138aは、ゲートトレンチ132の側壁に沿って形成されている。第2領域138bは、ゲートトレンチ132の底壁に沿って形成されている。第3領域138cは、第1主面103に沿って形成されている。
【0317】
第1領域138aの厚さTaは、第2領域138bの厚さTbおよび第3領域138cの厚さTc未満である。第1領域138aの厚さTaに対する第2領域138bの厚さTbの比Tb/Taは、2以上5以下であってもよい。第1領域138aの厚さTaに対する第3領域138cの厚さTcの比Tc/Taは、2以上5以下であってもよい。
【0318】
第1領域138aの厚さTaは、0.01μm以上0.2μm以下であってもよい。第2領域138bの厚さTbは、0.05μm以上0.5μm以下であってもよい。第3領域138cの厚さTcは、0.05μm以上0.5μm以下であってもよい。
【0319】
第1領域138aの薄化によって、ボディ領域131において各ゲートトレンチ132の側壁近傍の領域に誘起されるキャリアの増加を抑制できる。これにより、チャネル抵抗の増加を抑制できる。第2領域138bの厚化によって、各ゲートトレンチ132の底壁に対する電界集中を緩和できる。
【0320】
第3領域138cの厚化によって、各ゲートトレンチ132の開口エッジ部136近傍におけるゲート絶縁層138の耐圧を向上できる。また、第3領域138cの厚化によって、エッチング法に起因する第3領域138cの消失を抑制できる。これにより、エッチング法に起因する第1領域138aのさらなる消失を抑制できる。よって、ゲート電極層139を、ゲート絶縁層138を挟んでSiC半導体層102(ボディ領域131)に適切に対向させることができる。
【0321】
ゲート絶縁層138は、さらに、各ゲートトレンチ132の開口エッジ部136において各ゲートトレンチ132内に向けて膨出した膨出部138dを含む。膨出部138dは、ゲート絶縁層138の第1領域138aおよび第3領域138cを接続する角部に形成されている。膨出部138dは、各ゲートトレンチ132の内方に向かって凸湾曲状に張り出している。
【0322】
膨出部138dは、各ゲートトレンチ132の開口エッジ部136において各ゲートトレンチ132の開口を狭めている。膨出部138dは、開口エッジ部136において、ゲート絶縁層138の絶縁耐圧を高めている。膨出部138dを有さないゲート絶縁層138が形成されていてもよい。また、一様な厚さを有するゲート絶縁層138が形成されていてもよい。
【0323】
ゲート絶縁層138は、酸化シリコン(SiO)層、窒化シリコン(SiN)層、酸化アルミニウム(Al)層、酸化ジルコニウム(ZrO)層および酸化タンタル(Ta)層のうちの少なくとも1種を含む。ゲート絶縁層138は、第1主面103側からこの順に積層されたSiN層およびSiO層を含む積層構造を有していてもよい。
【0324】
ゲート絶縁層138は、第1主面103側からこの順に積層されたSiO層およびSiN層を含む積層構造を有していてもよい。ゲート絶縁層138は、SiO層またはSiN層からなる単層構造を有していてもよい。ゲート絶縁層138は、この形態では、SiO層からなる単層構造を有している。
【0325】
ゲート電極層139は、各ゲートトレンチ132においてゲート絶縁層138によって区画されたリセス空間に埋め込まれている。ゲート電極層139は、ゲート電圧によって制御される。ゲート電極層139は、各ゲートトレンチ132の開口側に位置する上端部を有している。ゲート電極層139の上端部は、各ゲートトレンチ132の底壁に向かって窪んだ凹湾曲状に形成されている。ゲート電極層139の上端部は、ゲート絶縁層138の膨出部138dに沿って括れた括れ部を有している。
【0326】
ゲート電極層139の断面積(各ゲートトレンチ132が延びる方向に直交する断面積)は、0.05μm以上0.5μm以下であってもよい。ゲート電極層139の断面積は、ゲート電極層139の深さおよびゲート電極層139の幅の積で定義される。ゲート電極層139の深さは、ゲート電極層139の上端部から下端部までの距離である。ゲート電極層139の幅は、ゲート電極層139の上端部および下端部の間の中間位置におけるゲートトレンチ132の幅である。ゲート電極層139の上端部が曲面(この形態では凹湾曲状)である場合、ゲート電極層139の上端部の位置は、ゲート電極層139の上面の中間位置とする。
【0327】
ゲート電極層139は、p型不純物が添加されたp型ポリシリコンを含む。ゲート電極層139のp型不純物濃度は、ボディ領域131のp型不純物濃度以上である。ゲート電極層139のp型不純物濃度は、より具体的には、ボディ領域131のp型不純物濃度を超えている。
【0328】
ゲート電極層139のp型不純物濃度は、1.0×1018cm-3以上1.0×1022cm-3以下であってもよい。ゲート電極層139のp型不純物は、ホウ素(B)、アルミニウム(Al)、インジウム(In)およびガリウム(Ga)のうちの少なくとも1種を含んでいてもよい。ゲート電極層139のシート抵抗は、10Ω/□以上500Ω/□以下(この形態では200Ω/□程度)であってもよい。
【0329】
図24および図26を参照して、SiC半導体装置101は、アクティブ領域106において第1主面103の上に形成されたゲート配線層140を含む。ゲート配線層140は、より具体的には、ゲート絶縁層138の第3領域138cの上に形成されている。ゲート配線層140は、ゲート電極層139、ゲートパッド109およびゲートフィンガー110,111に電気的に接続される。図26では、ゲート配線層140がハッチングによって示されている。
【0330】
ゲート配線層140は、この形態では、SiC半導体層102の3つの側面105A,105B,105Dに沿って形成され、アクティブ領域106の内方領域を3方向から区画している。ゲート配線層140は、外側ゲートフィンガー110に沿って形成されている。
【0331】
ゲート配線層140は、各ゲートトレンチ132のコンタクトトレンチ部134から露出するゲート電極層139に接続されている。ゲート配線層140は、この形態では、各ゲートトレンチ132から第1主面103の上に引き出されたゲート電極層139の引き出し部によって形成されている。ゲート配線層140の上端部は、ゲート電極層139の上端部に接続されている。
【0332】
図24図25および図27を参照して、SiC半導体装置101は、アクティブ領域106において第1主面103に形成された複数のソーストレンチ145(第2トレンチ)を含む。各ソーストレンチ145は、隣り合う2つのゲートトレンチ132の間の領域に形成されている。複数のソーストレンチ145は、第1方向X(SiC単結晶のm軸方向)に沿って延びる帯状にそれぞれ形成されている。複数のソーストレンチ145は、平面視において第1方向Xに沿って延びるストライプ状に形成されている。第2方向Yに関して、隣り合うソーストレンチ145の中央部間のピッチは、1.5μm以上3μm以下であってもよい。
【0333】
各ソーストレンチ145は、ボディ領域131を貫通し、ドリフト領域127(SiCエピタキシャル層122)に至っている。各ソーストレンチ145は、側壁および底壁を含む。各ソーストレンチ145の長辺を形成する側壁は、SiC単結晶のa面によって形成されている。各ソーストレンチ145の短辺を形成する側壁は、SiC単結晶のm面によって形成されている。
【0334】
各ソーストレンチ145の側壁は、法線方向Zに沿って延びていてもよい。各ソーストレンチ145の側壁は、第1主面103に対してほぼ垂直に形成されていてもよい。SiC半導体層102内において各ソーストレンチ145の側壁が第1主面103に対して成す角度は、90°以上95°以下(たとえば91°以上93°以下)であってもよい。各ソーストレンチ145は、底面積が開口面積未満の先細り形状に形成されていてもよい。
【0335】
各ソーストレンチ145の底壁は、ドリフト領域127(SiCエピタキシャル層122)に位置している。各ソーストレンチ145の底壁は、より具体的には、SiCエピタキシャル層122の高濃度領域123に位置している。各ソーストレンチ145の底壁は、各ゲートトレンチ132の底壁に対して第2主面104側に位置している。各ソーストレンチ145の底壁は、各ゲートトレンチ132の底壁および低濃度領域124の間の領域に位置している。
【0336】
各ソーストレンチ145の底壁は、SiC単結晶のc面に面している。各ソーストレンチ145の底壁は、SiC単結晶の(0001)面に対して[11-20]方向に傾斜したオフ角θを有している。各ソーストレンチ145の底壁は、第1主面103に対して平行に形成されていてもよい。各ソーストレンチ145の底壁は、第2主面104に向かう凸湾曲状に形成されていてもよい。
【0337】
各ソーストレンチ145の深さは、この形態では、各ゲートトレンチ132の深さ以上である。各ソーストレンチ145の深さは、より具体的には、各ゲートトレンチ132の深さを超えている。法線方向Zに関して、各ソーストレンチ145の深さは、0.5μm以上10μm以下(たとえば2μm程度)であってもよい。
【0338】
各ゲートトレンチ132の深さに対する各ソーストレンチ145の深さの比は、1.5以上であってもよい。各ゲートトレンチ132の深さに対する各ソーストレンチ145の深さの比は、2以上であることが好ましい。各ゲートトレンチ132の深さと等しい深さを有するソーストレンチ145が形成されてもよい。
【0339】
各ソーストレンチ145の第1方向幅は、各ゲートトレンチ132の第1方向幅以上であってもよい。各ソーストレンチ145の第1方向幅は、各ゲートトレンチ132の第1方向幅とほぼ等しくてもよい。各ソーストレンチ145の第1方向幅は、0.1μm以上2μm以下(たとえば0.5μm程度)であってもよい。
【0340】
SiC半導体装置101は、各ソーストレンチ145の内壁に形成されたソース絶縁層146を含む。また、SiC半導体装置101は、ソース絶縁層146を挟んで各ソーストレンチ145に埋設されたソース電極層147を含む。図24では、ソース絶縁層146およびソース電極層147がハッチングによって示されている。
【0341】
ソース絶縁層146は、各ソーストレンチ145の内壁面に沿って膜状に形成され、各ソーストレンチ145内においてリセス空間を区画している。ソース絶縁層146は、第1領域146aおよび第2領域146bを含む。第1領域146aは、各ソーストレンチ145の側壁に沿って形成されている。第2領域146bは、各ソーストレンチ145の底壁に沿って形成されている。第1領域146aの厚さTsaは、第2領域146bの厚さTsb未満である。
【0342】
第1領域146aの厚さTsaに対する第2領域146bの厚さTsbの比Tsb/Tsaは、2以上5以下であってもよい。第1領域146aの厚さTsaは、0.01μm以上0.2μm以下であってもよい。第2領域146bの厚さTsbは、0.05μm以上0.5μm以下であってもよい。
【0343】
第1領域146aの厚さTsaは、ゲート絶縁層138の第1領域146aの厚さTaとほぼ等しくてもよい。第2領域146bの厚さTsbは、ゲート絶縁層138の第2領域146bの厚さTbとほぼ等しくてもよい。一様な厚さを有するソース絶縁層146が形成されていてもよい。
【0344】
ソース絶縁層146は、酸化シリコン(SiO)層、窒化シリコン(SiN)層、酸化アルミニウム(Al)層、酸化ジルコニウム(ZrO)層および酸化タンタル(Ta)層のうちの少なくとも1種を含む。ソース絶縁層146は、第1主面103側からこの順に積層されたSiN層およびSiO層を含む積層構造を有していてもよい。
【0345】
ソース絶縁層146は、第1主面103側からこの順に積層されたSiO層およびSiN層を含む積層構造を有していてもよい。ソース絶縁層146は、SiO層またはSiN層からなる単層構造を有していてもよい。ソース絶縁層146は、ゲート絶縁層138と同一の絶縁材料を含んでいてもよい。ソース絶縁層146は、この形態では、SiO層からなる単層構造を有している。
【0346】
ソース電極層147は、各ソーストレンチ145内においてソース絶縁層146によって区画されたリセス空間に埋め込まれている。ソース電極層147は、ソース電圧によって制御される。
【0347】
ソース電極層147は、各ソーストレンチ145の開口側に位置する上端部を有している。ソース電極層147の上端部は、各ソーストレンチ145の底壁に向かって窪んだ凹湾曲状に形成されている。ソース電極層147の上端部は、第1主面103に対して平行に形成されていてもよい。ソース電極層147の厚さは、0.5μm以上10μm以下(たとえば1μm程度)であってもよい。
【0348】
ソース電極層147の上端部は、第1主面103に対して各ソーストレンチ145の底壁側に形成されている。ソース電極層147の上端部は、第1主面103よりも上方に位置していてもよい。ソース電極層147の上端部は、ソース絶縁層146の上端部よりも上方に突出していてもよい。ソース電極層147の上端部は、ソース絶縁層146の上端部よりも下方に位置していてもよい。
【0349】
ソース電極層147は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種を含んでいてもよい。ソース電極層147は、材質的にSiCに近い性質を有する導電性ポリシリコンを含むことが好ましい。これにより、SiC半導体層102内で生じる応力を低減できる。ソース電極層147は、この形態では、p型不純物が添加されたp型ポリシリコンを含む。この場合、ゲート電極層139と同時にソース電極層147を形成できる。
【0350】
ソース電極層147のp型不純物濃度は、ボディ領域131のp型不純物濃度以上である。ソース電極層147のp型不純物濃度は、より具体的には、ボディ領域131のp型不純物濃度を超えている。ソース電極層147のp型不純物濃度は、1.0×1018cm-3以上1.0×1022cm-3以下であってもよい。ソース電極層147のp型不純物濃度は、ゲート電極層139のp型不純物濃度とほぼ等しくてもよい。ソース電極層147のp型不純物は、ホウ素(B)、アルミニウム(Al)、インジウム(In)およびガリウム(Ga)のうちの少なくとも1種を含んでいてもよい。
【0351】
ソース電極層147のシート抵抗は、10Ω/□以上500Ω/□以下(この形態では200Ω/□程度)であってもよい。ソース電極層147のシート抵抗は、ゲート電極層139のシート抵抗とほぼ等しくてもよい。ソース電極層147は、p型ポリシリコンに代えてまたはこれに加えて、n型ポリシリコンを含んでいてもよい。
【0352】
このように、SiC半導体装置101は、複数のトレンチゲート構造151および複数のトレンチソース構造152を有している。各トレンチゲート構造151は、ゲートトレンチ132、ゲート絶縁層138、ゲート電極層139を含む。各トレンチソース構造152は、ソーストレンチ145、ソース絶縁層146およびソース電極層147を含む。
【0353】
SiC半導体装置101は、ボディ領域131の表層部において各ゲートトレンチ132の側壁に沿う領域に形成されたn型のソース領域153を含む。ソース領域153のn型不純物濃度のピーク値は、1.0×1018cm-3以上1.0×1021cm-3以下であってもよい。ソース領域153のn型不純物濃度のピーク値の下限は、1.0×1020cm-3以上であることが好ましい。ソース領域153のn型不純物は、燐(P)であってもよい。
【0354】
この形態では、複数のソース領域153が、各ゲートトレンチ132の一方側の側壁および他方側の側壁に沿って形成されている。複数のソース領域153は、第1方向Xに沿って延びる帯状にそれぞれ形成されている。複数のソース領域153は、平面視において第1方向Xに沿って延びるストライプ状に形成されている。各ソース領域153は、各ゲートトレンチ132の側壁および各ソーストレンチ145の側壁から露出している。
【0355】
このように、第1主面103の表層部においてゲートトレンチ132の側壁に沿う領域には、第1主面103から第2主面104に向けてソース領域153、ボディ領域131およびドリフト領域127がこの順に形成されている。ボディ領域131においてゲートトレンチ132の側壁に沿う領域に、MISFETのチャネルが形成される。チャネルは、ボディ領域131におけるゲートトレンチ132のSiC単結晶のa面によって形成された側壁に沿って形成される。チャネルのON/OFFは、ゲート電極層139によって制御される。
【0356】
SiC半導体装置101は、アクティブ領域106において第1主面103の表層部に形成された複数のp型のコンタクト領域154を含む。各コンタクト領域154のp型不純物濃度のピーク値Pは、ボディ領域131のp型不純物濃度のピーク値を超えている。コンタクト領域154のp型不純物は、アルミニウム(Al)であってもよい。
【0357】
図9Aに示されたコンタクト領域42、または、図11に示された相殺補償型のコンタクト領域42が、コンタクト領域154として形成されてもよい。つまり、各コンタクト領域154は、図9Aに示されたp型不純物濃度を有していてもよいし、図11に示されたp型不純物濃度を有していてもよい。
【0358】
各コンタクト領域154は、平面視において隣り合う2つのゲートトレンチ132の間の領域に形成されている。各コンタクト領域154は、各ソース領域153に対してゲートトレンチ132とは反対側の領域に形成されている。各コンタクト領域154は、各ソーストレンチ145の内壁に沿って形成されている。この形態では、複数のコンタクト領域154が、各ソーストレンチ145の内壁に沿って間隔を空けて形成されている。各コンタクト領域154は、各ゲートトレンチ132から間隔を空けて形成されている。
【0359】
各コンタクト領域154は、各ソーストレンチ145の側壁および底壁を被覆している。各コンタクト領域154の底部は、各ソーストレンチ145の底壁に対して平行に形成されていてもよい。各コンタクト領域154は、より具体的には、第1表層領域154a、第2表層領域154bおよび内壁領域154c(底部領域)を一体的に含む。
【0360】
第1表層領域154aは、ボディ領域131の表層部においてソーストレンチ145の一方側の側壁を被覆している。第1表層領域154aは、ボディ領域131およびソース領域153に電気的に接続されている。第1表層領域154aは、ソース領域153の底部に対して第1主面103側の領域に位置している。第1表層領域154aは、この形態では、第1主面103に対して平行に延びる底部を有している。
【0361】
第1表層領域154aの底部は、この形態では、ボディ領域131の底部およびソース領域153の底部の間の領域に位置している。第1表層領域154aの底部は、第1主面103およびボディ領域131の底部の間の領域に位置していてもよい。
【0362】
第1表層領域154aは、この形態では、ソーストレンチ145から隣り合うゲートトレンチ132に向けて引き出されている。第1表層領域154aは、ゲートトレンチ132およびソーストレンチ145の間の中間領域まで延びていてもよい。第1表層領域154aの端部は、ゲートトレンチ132およびソーストレンチ145の間の領域に位置している。
【0363】
第2表層領域154bは、ボディ領域131の表層部においてソーストレンチ145の他方側の側壁を被覆している。第2表層領域154bは、ボディ領域131およびソース領域153に電気的に接続されている。第2表層領域154bは、ソース領域153の底部に対して第1主面103側の領域に位置している。第2表層領域154bの深さは、第1表層領域154aの深さとほぼ等しい。第2表層領域154bは、この形態では、第1主面103に対して平行に延びる底部を有している。
【0364】
第2表層領域154bの底部は、この形態では、ボディ領域131の底部およびソース領域153の底部の間の領域に位置している。第2表層領域154bの底部は、第1主面103およびボディ領域131の底部の間の領域に位置していてもよい。
【0365】
第2表層領域154bは、この形態では、ソーストレンチ145の他方側の側壁から隣り合うゲートトレンチ132に向けて引き出されている。第2表層領域154bは、ソーストレンチ145およびゲートトレンチ132の間の中間領域まで延びていてもよい。第2表層領域154bの端部は、ゲートトレンチ132およびソーストレンチ145の間の領域に位置している。
【0366】
内壁領域154cは、第1表層領域154aおよび第2表層領域154b(ソース領域153の底部)に対して第2主面104側の領域に位置している。内壁領域154cは、SiC半導体層102においてソーストレンチ145の内壁に沿う領域に形成されている。内壁領域154cは、ソーストレンチ145の側壁を被覆している。
【0367】
内壁領域154cは、ソーストレンチ145の側壁および底壁を接続する角部を被覆している。内壁領域154cは、ソーストレンチ145の側壁から角部を介してソーストレンチ145の底壁を被覆している。コンタクト領域154の底部は、内壁領域154cによって形成されている。
【0368】
相殺補償型のコンタクト領域154(図11も併せて参照)が採用される場合、第1表層領域154aのp型不純物(アクセプタ)の一部は、ソース領域153のn型不純物(ドナー)によって相殺補償される。また、第2表層領域154bのp型不純物(アクセプタ)の一部は、ソース領域153のn型不純物(ドナー)によって相殺補償される。
【0369】
これにより、各コンタクト領域154の第1表層領域154aおよび第2表層領域154bが相殺補償型となる。各コンタクト領域154の内壁領域154cはソース領域153に接しないので、内壁領域154cのp型不純物(アクセプタ)がソース領域153のn型不純物(ドナー)によって相殺補償されることが抑制される。
【0370】
このように、各コンタクト領域154は、表層部側の領域において相殺補償された領域(第1表層領域154aおよび第2表層領域154b)を有し、底部側の領域において相殺補償されていない領域(内壁領域154c)を有している。
【0371】
SiC半導体装置101は、第1主面103の表層部に形成された複数のディープウェル領域155を含む。各ディープウェル領域155は、アクティブ領域106においてSiC半導体層102の耐圧を調整する耐圧調整領域(耐圧保持領域)とも称される。各ディープウェル領域155は、ドリフト領域127(SiCエピタキシャル層122)に形成されている。各ディープウェル領域155は、より具体的には、SiCエピタキシャル層122の高濃度領域123に形成されている。
【0372】
各ディープウェル領域155は、平面視において各ソーストレンチ145に沿って延びる帯状に形成されている。各ディープウェル領域155は、各ソーストレンチ145の側壁を被覆している。各ディープウェル領域155は、各ソーストレンチ145の側壁および底壁を接続する角部を被覆している。
【0373】
各ディープウェル領域155は、各ソーストレンチ145の側壁から角部を介して各ソーストレンチ145の底壁を被覆している。各ディープウェル領域155の底部は、各ソーストレンチ145の底壁に対して平行に形成されていてもよい。各ディープウェル領域155は、各ゲートトレンチ132の底壁に対して第2主面104側に位置する底部を有している。
【0374】
各ディープウェル領域155は、各コンタクト領域154を被覆するように各ソーストレンチ145の内壁に沿って形成されている。各ディープウェル領域155は、各コンタクト領域154に電気的に接続されている。各ディープウェル領域155は、各ソーストレンチ145の側壁においてボディ領域131に連なっている。
【0375】
各ディープウェル領域155のp型不純物濃度のピーク値は、ボディ領域131のp型不純物濃度のピーク値とほぼ等しくてもよい。各ディープウェル領域155のp型不純物濃度のピーク値は、ボディ領域131のp型不純物濃度のピーク値を超えていてもよい。各ディープウェル領域155のp型不純物濃度のピーク値は、ボディ領域131のp型不純物濃度のピーク値未満であってもよい。
【0376】
各ディープウェル領域155のp型不純物濃度のピーク値は、コンタクト領域154のp型不純物濃度のピーク値P以下であってもよい。各ディープウェル領域155のp型不純物濃度のピーク値は、コンタクト領域154のp型不純物濃度のピーク値P未満であってもよい。各ディープウェル領域155のp型不純物濃度のピーク値は、1.0×1017cm-3以上1.0×1019cm-3以下であってもよい。各ディープウェル領域155のp型不純物濃度のピーク値の下限は、1.0×1018cm-3以上であることが好ましい。
【0377】
各ディープウェル領域155は、SiC半導体層102(SiCエピタキシャル層122の高濃度領域123)との間でpn接合部を形成している。このpn接合部からは、隣り合う複数のゲートトレンチ132の間の領域に向けて空乏層が拡がる。この空乏層は、各ゲートトレンチ132の底壁に対して第2主面104側の領域に向けて拡がる。各ディープウェル領域155から拡がる空乏層は、各ゲートトレンチ132の底壁にオーバラップしてもよい。各ディープウェル領域155の底部から拡がる空乏層が、各ゲートトレンチ132の底壁にオーバラップしてもよい。
【0378】
pn接合ダイオードだけを備える半導体装置では、トレンチを備えていないという構造上、SiC半導体層102内における電界集中の問題は少ない。各ディープウェル領域155は、トレンチゲート型のMISFETをpn接合ダイオードの構造に近づける。これにより、トレンチゲート型のMISFETにおいて、SiC半導体層102内における電界を緩和できる。
【0379】
したがって、隣り合う複数のディープウェル領域155の間のピッチを狭めることは、電界集中を緩和する上で有効である。また、各ゲートトレンチ132の底壁に対して第2主面104側に底部を有する各ディープウェル領域155によれば、空乏層によって、各ゲートトレンチ132に対する電界集中を適切に緩和できる。
【0380】
各ディープウェル領域155の底部および第2主面104の間の距離は、ほぼ一定であることが好ましい。これにより、各ディープウェル領域155の底部および第2主面104の間の距離にバラツキが生じるのを抑制できる。よって、SiC半導体層102の耐圧(たとえば破壊耐量)が、各ディープウェル領域155の形態によって制限されることを抑制できるから、耐圧の向上を適切に図ることができる。
【0381】
この形態では、隣り合う複数のディープウェル領域155の間の領域に、SiCエピタキシャル層122の高濃度領域123が介在している。これにより、隣り合う複数のディープウェル領域155の間の領域において、JFET(Junction Field Effect Transistor)抵抗を低減できる。
【0382】
さらに、この形態では、各ディープウェル領域155の底部がSiCエピタキシャル層122の高濃度領域123内に位置している。これにより、各ディープウェル領域155の底部から第1主面103に対して平行な横方向に電流経路を拡張できる。これにより、電流拡がり抵抗を低減できる。SiCエピタキシャル層122の低濃度領域124は、このような構造において、SiC半導体層102の耐圧を高める。
【0383】
ソーストレンチ145を形成することにより、ソーストレンチ145の内壁に対してp型不純物を導入できる。これにより、ソーストレンチ145に対して各ディープウェル領域155をコンフォーマルに形成できるから、各ディープウェル領域155の深さにバラツキが生じるのを適切に抑制できる。また、各ソーストレンチ145を利用することにより、SiC半導体層102の比較的深い領域に、各ディープウェル領域155を適切に形成できる。
【0384】
図24および図26を参照して、SiC半導体装置101は、アクティブ領域106の周縁部に形成されたp型の周縁ディープウェル領域156を含む。周縁ディープウェル領域156は、ドリフト領域127(SiCエピタキシャル層122)に形成されている。周縁ディープウェル領域156は、より具体的には、SiCエピタキシャル層122の高濃度領域123に形成されている。
【0385】
周縁ディープウェル領域156は、各ディープウェル領域155に電気的に接続されている。周縁ディープウェル領域156は、各ディープウェル領域155と同電位を成している。周縁ディープウェル領域156は、この形態では、各ディープウェル領域155と一体的に形成されている。
【0386】
周縁ディープウェル領域156は、アクティブ領域106の周縁部において各ゲートトレンチ132のコンタクトトレンチ部134の内壁に沿う領域に形成されている。周縁ディープウェル領域156は、各コンタクトトレンチ部134の側壁を被覆している。周縁ディープウェル領域156は、各コンタクトトレンチ部134の側壁および底壁を接続する角部を被覆している。
【0387】
周縁ディープウェル領域156は、各コンタクトトレンチ部134の側壁から角部を介して各コンタクトトレンチ部134の底壁を被覆している。各ディープウェル領域155は、各コンタクトトレンチ部134の側壁においてボディ領域131に連なっている。周縁ディープウェル領域156の底部は、各コンタクトトレンチ部134の底壁に対して第2主面104側に位置している。
【0388】
周縁ディープウェル領域156は、平面視においてゲート配線層140に重なっている。周縁ディープウェル領域156は、ゲート絶縁層138(第3領域138c)を挟んでゲート配線層140に対向している。
【0389】
周縁ディープウェル領域156は、各コンタクトトレンチ部134から各アクティブトレンチ部133に引き出された引き出し部156aを含む。引き出し部156aは、SiCエピタキシャル層122の高濃度領域123に形成されている。引き出し部156aは、各アクティブトレンチ部133の側壁に沿って延び、角部を通ってアクティブトレンチ部133の底壁を被覆している。引き出し部156aは、各アクティブトレンチ部133の側壁においてボディ領域131に連なっている。引き出し部156aの底部は、各アクティブトレンチ部133の底壁に対して第2主面104側に位置している。
【0390】
周縁ディープウェル領域156のp型不純物濃度のピーク値は、ボディ領域131のp型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域156のp型不純物濃度のピーク値は、ボディ領域131のp型不純物濃度のピーク値を超えていてもよい。周縁ディープウェル領域156のp型不純物濃度のピーク値は、ボディ領域131のp型不純物濃度のピーク値未満であってもよい。
【0391】
周縁ディープウェル領域156のp型不純物濃度のピーク値は、各ディープウェル領域155のp型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域156のp型不純物濃度のピーク値は、各ディープウェル領域155のp型不純物濃度のピーク値を超えていてもよい。周縁ディープウェル領域156のp型不純物濃度のピーク値は、各ディープウェル領域155のp型不純物濃度のピーク値未満であってもよい。
【0392】
周縁ディープウェル領域156のp型不純物濃度のピーク値は、コンタクト領域154のp型不純物濃度のピーク値P以下であってもよい。周縁ディープウェル領域156のp型不純物濃度のピーク値は、コンタクト領域154のp型不純物濃度のピーク値P未満であってもよい。周縁ディープウェル領域156のp型不純物濃度のピーク値は、1.0×1017cm-3以上1.0×1019cm-3以下であってもよい。周縁ディープウェル領域156のp型不純物濃度のピーク値の下限は、1.0×1018cm-3以上であることが好ましい。
【0393】
図27を参照して、SiC半導体装置101は、ゲート電極層139の上に形成された低抵抗電極層157を含む。低抵抗電極層157は、ゲート電極層139のシート抵抗未満のシート抵抗を有する導電材料を含む。低抵抗電極層157のシート抵抗は、0.01Ω/□以上10Ω/□以下であってもよい。
【0394】
低抵抗電極層157は、各ゲートトレンチ132内においてゲート電極層139の上端部を被覆している。低抵抗電極層157は、膜状に形成されている。低抵抗電極層157は、ゲート電極層139の上端部に接する接続部157aおよびその反対の非接続部157bを有している。接続部157aおよび非接続部157bは、ゲート電極層139の上端部に倣って凹湾曲状に形成されていてもよい。接続部157aおよび非接続部157bは、種々の形態を採り得る。
【0395】
接続部157aの全体が第1主面103よりも上方に位置していてもよい。接続部157aの全体が第1主面103よりも下方に位置していてもよい。接続部157aは、第1主面103よりも上方に位置する部分を含んでいてもよい。接続部157aは、第1主面103よりも下方に位置する部分を含んでいてもよい。たとえば、接続部157aの中央部が第1主面103よりも下方に位置し、接続部157aの周縁部が第1主面103よりも上方に位置していてもよい。
【0396】
非接続部157bの全体が第1主面103よりも上方に位置していてもよい。非接続部157bの全体が第1主面103よりも下方に位置していてもよい。非接続部157bは、第1主面103よりも上方に位置する部分を含んでいてもよい。非接続部157bは、第1主面103よりも下方に位置する部分を含んでいてもよい。たとえば、非接続部157bの中央部が第1主面103よりも下方に位置し、非接続部157bの周縁部が第1主面103よりも上方に位置していてもよい。
【0397】
低抵抗電極層157は、ゲート絶縁層138に接する縁部157cを有している。縁部157cは、ゲート絶縁層138において第1領域138aおよび第2領域138bを接続する角部に接している。縁部157cは、ゲート絶縁層138の第3領域138cに接している。縁部157cは、より具体的には、ゲート絶縁層138の膨出部138dに接している。
【0398】
縁部157cは、ソース領域153の底部に対して第1主面103側の領域に形成されている。縁部157cは、ボディ領域131およびソース領域153の間の境界領域に対して第1主面103側の領域に形成されている。これにより、縁部157cは、ゲート絶縁層138を挟んでソース領域153に対向している。縁部157cは、ゲート絶縁層138を挟んでボディ領域131とは対向していない。
【0399】
このような構造によれば、ゲート絶縁層138における低抵抗電極層157およびボディ領域131の間の領域において電流パスが形成されることを抑制できる。電流パスは、ゲート絶縁層138に対する低抵抗電極層157の電極材料の不所望な拡散によって形成され得る。特に、低抵抗電極層157の縁部157cを、比較的厚いゲート絶縁層138の第3領域138c(ゲート絶縁層138の角部)に接続させる設計は、電流パスが形成されるリスクを低減する上で有効である。
【0400】
法線方向Zに関して、低抵抗電極層157の厚さTRは、ゲート電極層139の厚さTG以下(TR≦TG)である。低抵抗電極層157の厚さTRは、ゲート電極層139の厚さTG未満(TR<TG)であることが好ましい。低抵抗電極層157の厚さTRは、より具体的には、ゲート電極層139の厚さTGの半分以下(TR≦TG/2)であることが好ましい。
【0401】
ゲート電極層139の厚さTGに対する低抵抗電極層157の厚さTRの比TR/TGは、0.01以上1以下である。ゲート電極層139の厚さTGは、0.5μm以上3μm以下であってもよい。低抵抗電極層157の厚さTRは、0.01μm以上3μm以下であってもよい。
【0402】
各ゲートトレンチ132内に供給された電流は、比較的低いシート抵抗を有する低抵抗電極層157を流れ、ゲート電極層139の全体に伝達される。これにより、ゲート電極層139の全体(アクティブ領域106の全域)を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。
【0403】
特に、ミリメートルオーダの長さ(1mm以上の長さ)を有するゲートトレンチ132の場合には、電流の伝達に時間を要するが、低抵抗電極層157によればスイッチング応答の遅延を適切に抑制できる。つまり、低抵抗電極層157は、各ゲートトレンチ132内に電流を拡散する電流拡散電極層として形成されている。
【0404】
また、セル構造の微細化が進むと、ゲート電極層139の幅、深さ、断面積等が小さくなるため、各ゲートトレンチ132内における電気抵抗の増加に起因するスイッチング応答の遅延が懸念される。しかし、低抵抗電極層157によれば、ゲート電極層139の全体を速やかにオフ状態からオン状態に移行させることができるから、微細化に起因するスイッチング応答の遅延を適切に抑制できる。
【0405】
図26を参照して、低抵抗電極層157は、この形態では、ゲート配線層140の上端部も被覆している。低抵抗電極層157においてゲート配線層140の上端部を被覆する部分は、低抵抗電極層157においてゲート電極層139の上端部を被覆する部分と一体的に形成されている。これにより、低抵抗電極層157は、ゲート電極層139の全域およびゲート配線層140の全域を被覆している。
【0406】
したがって、ゲート主面電極層108からゲート配線層140に供給される電流は、比較的低いシート抵抗を有する低抵抗電極層157を介してゲート電極層139およびゲート配線層140の全体に伝達される。これにより、ゲート配線層140を介してゲート電極層139の全体(アクティブ領域106の全域)を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。特に、ミリメートルオーダの長さを有するゲートトレンチ132の場合には、ゲート配線層140の上端部を被覆する低抵抗電極層157によってスイッチング応答の遅延を適切に抑制できる。
【0407】
低抵抗電極層157は、ポリサイド層を含む。ポリサイド層は、ゲート電極層139の表層部を形成する部分が金属材料によってシリサイド化されることによって形成されている。ポリサイド層は、より具体的には、ゲート電極層139(p型ポリシリコン)に添加されたp型不純物を含むp型ポリサイド層からなる。ポリサイド層は、10μΩ・cm以上110μΩ・cm以下の比抵抗を有していることが好ましい。
【0408】
ゲート電極層139および低抵抗電極層157が埋設されたゲートトレンチ132内のシート抵抗は、ゲート電極層139単体のシート抵抗以下である。ゲートトレンチ132内のシート抵抗は、n型不純物が添加されたn型ポリシリコンのシート抵抗以下であることが好ましい。
【0409】
ゲートトレンチ132内のシート抵抗は、低抵抗電極層157のシート抵抗に近似される。つまり、ゲートトレンチ132内のシート抵抗は、0.01Ω/□以上10Ω/□以下であってもよい。ゲートトレンチ132内のシート抵抗は、10Ω/□未満であることが好ましい。
【0410】
低抵抗電極層157は、TiSi、TiSi、NiSi、CoSi、CoSi、MoSiおよびWSiのうちの少なくとも1種を含んでいてもよい。とりわけ、これらの種のうちのNiSi、CoSiおよびTiSiは、比抵抗の値および温度依存性が比較的小さいことから、低抵抗電極層157を形成するポリサイド層として適している。
【0411】
SiC半導体装置101は、第1主面103においてソース電極層147の上端部に沿う領域に形成され、複数のソーストレンチ145にそれぞれ連通する複数のソースサブトレンチ158を含む。各ソースサブトレンチ158は、各ソーストレンチ145の側壁の一部を形成している。ソースサブトレンチ158は、この形態では、平面視においてソース電極層147の上端部を取り囲む無端状(この形態では四角環状)に形成されている。ソースサブトレンチ158は、ソース電極層147の上端部を縁取っている。
【0412】
ソースサブトレンチ158は、ソース絶縁層146の一部を掘り下げることによって形成されている。ソースサブトレンチ158は、底面積が開口面積未満の先細り形状に形成されている。ソースサブトレンチ158の底壁は、第2主面104に向かう凸湾曲状に形成されていてもよい。ソースサブトレンチ158は、より具体的には、第1主面103からソース絶縁層146の上端部およびソース電極層147の上端部を掘り下げることによって形成されている。
【0413】
ソース電極層147の上端部は、ソース電極層147の下端部に対して内側に括れた形状を有している。ソース電極層147の下端部は、ソース電極層147において各ソーストレンチ145の底壁側に位置する部分である。ソース電極層147の上端部の第1方向幅は、ソース電極層147の下端部の第1方向幅未満であってもよい。
【0414】
ソースサブトレンチ158の内壁からは、ソース領域153、コンタクト領域154、ソース絶縁層146およびソース電極層147が露出している。ソースサブトレンチ158の内壁からは、コンタクト領域154の第1表層領域154aおよび第2表層領域154bが露出している。
【0415】
ソースサブトレンチ158の底壁からは、少なくともソース絶縁層146の第1領域146aが露出している。これにより、ソース絶縁層146において第1領域146aの上端部は、第1主面103よりも下方に位置している。
【0416】
各ソーストレンチ145の開口エッジ部159は、第1主面103から各ソーストレンチ145の内方に向かって下り傾斜した傾斜部160を含む。各ソーストレンチ145の開口エッジ部159は、第1主面103および各ソーストレンチ145の側壁を接続する角部である。各ソーストレンチ145の傾斜部160は、ソースサブトレンチ158によって形成されている。
【0417】
傾斜部160は、この形態では、SiC半導体層102の内方に向かう凹湾曲状に形成されている。傾斜部160は、ソースサブトレンチ158の内方に向かう凸湾曲状に形成されていてもよい。傾斜部160は、各ソーストレンチ145の開口エッジ部159に対する電界集中を緩和する。
【0418】
図28および図29を参照して、アクティブ領域106は、第1主面103の一部を形成するアクティブ主面161を有している。外側領域107は、第1主面103の一部を形成する外側主面162を有している。外側主面162は、この形態では、側面105A~105Dに接続されている。
【0419】
アクティブ主面161および外側主面162は、SiC単結晶のc面にそれぞれ面している。また、アクティブ主面161および外側主面162は、SiC単結晶の(0001)面に対して[11-20]方向に傾斜したオフ角θをそれぞれ有している。
【0420】
外側主面162は、アクティブ主面161に対して第2主面104側に位置している。外側領域107は、この形態では、第1主面103を第2主面104側に掘り下げることによって形成されている。したがって、外側主面162は、アクティブ主面161に対して第2主面104側に窪んだ領域に形成されている。
【0421】
外側主面162は、各ゲートトレンチ132の底壁に対して第2主面104側に位置していてもよい。外側主面162は、この形態では、各ソーストレンチ145の底壁とほぼ等しい深さ位置に形成されている。つまり、外側主面162は、各ソーストレンチ145の底壁とほぼ同一平面上に位置している。また、外側主面162および第2主面104の間の距離は、各ソーストレンチ145の底壁および第2主面104の間の距離とほぼ等しくてもよい。
【0422】
外側主面162は、各ソーストレンチ145の底壁に対して第2主面104側に位置していてもよい。外側主面162は、各ソーストレンチ145の底壁に対して、0μm以上1μm以下の範囲で、第2主面104側に位置していてもよい。
【0423】
外側主面162は、SiCエピタキシャル層122を露出させている。外側主面162は、より具体的には、SiCエピタキシャル層122の高濃度領域123を露出させている。外側主面162は、高濃度領域123を挟んで低濃度領域124と対向している。
【0424】
アクティブ領域106は、この形態では、外側領域107によって台地状に区画されている。これにより、アクティブ領域106は、外側領域107よりも上方に向かって突出した台地状のアクティブ台地163として形成されている。アクティブ台地163は、アクティブ主面161および外側主面162を接続するアクティブ側壁164を含む。アクティブ側壁164は、アクティブ領域106および外側領域107の間の境界領域を区画している。第1主面103は、アクティブ主面161、外側主面162およびアクティブ側壁164によって形成されている。
【0425】
アクティブ側壁164は、この形態では、アクティブ主面161(外側主面162)の法線方向Zに沿って延びている。アクティブ側壁164は、SiC単結晶のm面およびa面によって形成されている。アクティブ側壁164は、アクティブ主面161から外側主面162に向かって下り傾斜した傾斜面を有していてもよい。アクティブ側壁164の傾斜角度は、SiC半導体層102内においてアクティブ側壁164がアクティブ主面161との間で形成する角度である。
【0426】
この場合、アクティブ側壁164の傾斜角度は、90°を超えて135°以下であってもよい。アクティブ側壁164の傾斜角度は、90°を超えて95°以下、95°以上100°以下、100°以上110°以下、110°以上120°以下、または、120°以上135°以下であってもよい。アクティブ側壁164の傾斜角度は、90°を超えて95°以下であることが好ましい。
【0427】
アクティブ側壁164は、SiCエピタキシャル層122を露出させている。アクティブ側壁164は、より具体的には、SiCエピタキシャル層122の高濃度領域123を露出させている。アクティブ側壁164は、アクティブ主面161側の領域において少なくともボディ領域131を露出させている。図28および図29では、アクティブ側壁164が、ボディ領域131およびソース領域153を露出させている形態例が示されている。
【0428】
SiC半導体装置101は、外側主面162の表層部に形成されたp型のダイオード領域171(不純物領域)を含む。また、SiC半導体装置101は、外側主面162の表層部に形成されたp型の外側ディープウェル領域172を含む。また、SiC半導体装置101は、外側主面162の表層部に形成されたp型のフィールドリミット構造173を含む。
【0429】
ダイオード領域171は、外側領域107においてアクティブ側壁164および側面105A~105Dの間の領域に形成されている。ダイオード領域171は、アクティブ側壁164および側面105A~105Dから間隔を空けて形成されている。ダイオード領域171は、平面視においてアクティブ領域106に沿って帯状に延びている。ダイオード領域171は、この形態では、平面視においてアクティブ領域106を取り囲む無端状(この形態では四角環状)に形成されている。ダイオード領域171は、平面視においてソース引き回し配線116と重なっている。
【0430】
ダイオード領域171は、SiC半導体層102との間でpn接合部を形成する。ダイオード領域171は、より具体的には、SiCエピタキシャル層122内に位置している。したがって、ダイオード領域171は、SiCエピタキシャル層122との間でpn接合部を形成する。ダイオード領域171は、さらに具体的には、SiCエピタキシャル層122の高濃度領域123内に位置している。したがって、ダイオード領域171は、高濃度領域123との間でpn接合部を形成する。
【0431】
これにより、ダイオード領域171をアノードとし、SiC半導体層102をカソードとして有するpn接合ダイオードDが形成されている。ダイオード領域171は、ソース引き回し配線116に電気的に接続されている。ダイオード領域171は、アバランシェ電流吸収構造の一部を形成している。
【0432】
ダイオード領域171の全体は、各ゲートトレンチ132の底壁に対して第2主面104側に位置している。ダイオード領域171の底部は、各ソーストレンチ145の底壁に対して第2主面104側に位置している。ダイオード領域171の底部は、コンタクト領域154の底部とほぼ等しい深さ位置に形成されていてもよい。ダイオード領域171の底部は、コンタクト領域154の底部とほぼ同一平面上に位置していてもよい。
【0433】
ダイオード領域171の底部および第2主面104の間の距離は、コンタクト領域154の底部および第2主面104の間の距離とほぼ等しくてもよい。ダイオード領域171の底部は、コンタクト領域154の底部に対して第2主面104側に位置していてもよい。ダイオード領域171の底部は、コンタクト領域154の底部に対して、0μm以上1μm以下の範囲で、第2主面104側に位置していてもよい。
【0434】
図9Aに示されたコンタクト領域42がコンタクト領域154として採用された場合、ダイオード領域171は、コンタクト領域154のp型不純物濃度のピーク値Pとほぼ等しいp型不純物濃度のピーク値を有していてもよい。ダイオード領域171のp型不純物濃度のピーク値は、1.0×1020cm-3以下である。ダイオード領域171のp型不純物濃度のピーク値は、1.0×1017cm-3以上1.0×1020cm-3以下の範囲に位置していることが好ましい。
【0435】
ダイオード領域171の厚さ(深さ)は、コンタクト領域154の厚さ(深さ)とほぼ等しいことが好ましい。また、ダイオード領域171は、コンタクト領域154のp型不純物濃度と等しいp型不純物濃度を有していることが好ましい。このような構造によれば、同一のマスクを利用して、コンタクト領域154およびダイオード領域171を形成できる。
【0436】
別のマスクを利用してコンタクト領域154およびダイオード領域171を形成してもよい。この場合、ダイオード領域171は、コンタクト領域154のp型不純物濃度を超えるp型不純物濃度を有していてもよい。ダイオード領域171は、1.0×1020cm-3以下のp型不純物濃度を有しながら、コンタクト領域154のp型不純物濃度を超えるp型不純物濃度を有していてもよい。
【0437】
ダイオード領域171は、1.0×1020cm-3を超えるピーク値を有するp型不純物濃度を有していてもよい。ダイオード領域171のp型不純物濃度のピーク値は、1.0×1020cm-3を超えて1.0×1021cm-3以下の範囲に位置していてもよい。この場合、コンタクト領域154およびダイオード領域171を同時に形成できないが、pn接合ダイオードDの特性に着目した設計を行うことができる。
【0438】
この場合、ダイオード領域171は、コンタクト領域154とは異なる厚さ(深さ)を有していてもよい。ダイオード領域171の厚さ(深さ)は、コンタクト領域154の厚さ(深さ)以上であってもよい。ダイオード領域171の厚さ(深さ)は、コンタクト領域154の厚さ(深さ)未満であってもよい。
【0439】
一方、図11に示された相殺補償型のコンタクト領域42がコンタクト領域154として採用された場合、ダイオード領域171は、コンタクト領域154のp型不純物濃度のピーク値Pを超えるp型不純物濃度のピーク値を有していてもよい。この場合、ダイオード領域171のp型不純物濃度のピーク値は、ソース領域153のn型不純物濃度のピーク値を超えているという条件において、1.0×1020cm-3を超えて1.0×1021cm-3以下の範囲に位置していてもよい。
【0440】
この場合、ダイオード領域171は、コンタクト領域154の厚さ(深さ)と等しい厚さ(深さ)を有していてもよい。このようなダイオード領域171によれば、同一のマスクを利用して、コンタクト領域154およびダイオード領域171を形成できる。また、相殺補償型のコンタクト領域154を採用した場合には、コンタクト領域154およびダイオード領域171を同時に形成しながら、pn接合ダイオードDの特性に着目した設計を行うことができる。
【0441】
外側ディープウェル領域172は、平面視においてアクティブ側壁164およびダイオード領域171の間の領域に形成されている。外側ディープウェル領域172は、この形態では、アクティブ側壁164からダイオード領域171側に向けて間隔を空けて形成されている。外側ディープウェル領域172は、外側領域107においてSiC半導体層102の耐圧を調整する耐圧調整領域(耐圧保持領域)とも称される。
【0442】
外側ディープウェル領域172は、平面視においてアクティブ領域106に沿って帯状に延びている。外側ディープウェル領域172は、この形態では、平面視においてアクティブ領域106を取り囲む無端状(この形態では四角環状)に形成されている。外側ディープウェル領域172は、ダイオード領域171を介してソース引き回し配線116に電気的に接続されている。外側ディープウェル領域172は、pn接合ダイオードDの一部を形成していてもよい。外側ディープウェル領域172は、アバランシェ電流吸収構造の一部を形成していてもよい。
【0443】
外側ディープウェル領域172の全体は、各ゲートトレンチ132の底壁に対して第2主面104側に位置している。外側ディープウェル領域172の底部は、各ソーストレンチ145の底壁に対して第2主面104側に位置している。
【0444】
外側ディープウェル領域172の内周縁は、アクティブ領域106および外側領域107の境界領域近傍まで延びていてもよい。外側ディープウェル領域172は、アクティブ領域106および外側領域107の境界領域を横切っていてもよい。外側ディープウェル領域172の内周縁は、アクティブ側壁164および外側主面162を接続する角部を被覆していてもよい。外側ディープウェル領域172の内周縁は、さらに、アクティブ側壁164に沿って延び、ボディ領域131に接続されていてもよい。
【0445】
外側ディープウェル領域172の外周縁は、この形態では、第2主面104側からダイオード領域171を被覆している。外側ディープウェル領域172は、平面視においてソース引き回し配線116と重なっていてもよい。外側ディープウェル領域172の外周縁は、ダイオード領域171からアクティブ側壁164側に間隔を空けて形成されていてもよい。
【0446】
外側ディープウェル領域172の底部は、ダイオード領域171の底部に対して第2主面104側に位置している。外側ディープウェル領域172の底部は、各ディープウェル領域155の底部とほぼ等しい深さ位置に形成されていてもよい。外側ディープウェル領域172の底部は、各ディープウェル領域155の底部とほぼ同一平面上に位置していてもよい。
【0447】
外側ディープウェル領域172の底部および外側主面162の間の距離は、各ディープウェル領域155の底部および各ソーストレンチ145の底壁の間の距離とほぼ等しくてもよい。外側ディープウェル領域172の底部および第2主面104の間の距離は、各ディープウェル領域155の底部および第2主面104の間の距離とほぼ等しくてもよい。
【0448】
外側ディープウェル領域172の底部は、各ディープウェル領域155の底部に対して第2主面104側に位置していてもよい。外側ディープウェル領域172の底部は、各ディープウェル領域155の底部に対して、0μm以上1μm以下の範囲で、第2主面104側に位置していてもよい。
【0449】
これにより、外側ディープウェル領域172の底部および第2主面104の間の距離と、各ディープウェル領域155の底部および第2主面104の間の距離との間で、バラツキが生じるのを抑制できる。よって、SiC半導体層102の耐圧(たとえば破壊耐量)が、外側ディープウェル領域172の形態および各ディープウェル領域155の形態によって制限されることを抑制できるから、耐圧の向上を適切に図ることができる。
【0450】
外側ディープウェル領域172のp型不純物濃度のピーク値は、ダイオード領域171のp型不純物濃度のピーク値以下であってもよい。外側ディープウェル領域172のp型不純物濃度のピーク値は、ダイオード領域171のp型不純物濃度のピーク値未満であってもよい。外側ディープウェル領域172のp型不純物濃度のピーク値は、各ディープウェル領域155のp型不純物濃度のピーク値とほぼ等しくてもよい。外側ディープウェル領域172のp型不純物濃度のピーク値は、ボディ領域131のp型不純物濃度のピーク値とほぼ等しくてもよい。
【0451】
外側ディープウェル領域172のp型不純物濃度のピーク値は、ボディ領域131のp型不純物濃度のピーク値を超えていてもよい。外側ディープウェル領域172のp型不純物濃度のピーク値は、ボディ領域131のp型不純物濃度のピーク値未満であってもよい。外側ディープウェル領域172のp型不純物濃度のピーク値は、コンタクト領域154のp型不純物濃度のピーク値P以下であってもよい。外側ディープウェル領域172のp型不純物濃度のピーク値は、コンタクト領域154のp型不純物濃度のピーク値P未満であってもよい。
【0452】
外側ディープウェル領域172のp型不純物濃度のピーク値は、1.0×1017cm-3以上1.0×1019cm-3以下であってもよい。外側ディープウェル領域172のp型不純物濃度のピーク値の下限は、1.0×1018cm-3以上であることが好ましい。
【0453】
フィールドリミット構造173は、平面視においてダイオード領域171および側面105A~105Dの間の領域に形成されている。フィールドリミット構造173は、この形態では、側面105A~105Dからダイオード領域171側に向けて間隔を空けて形成されている。
【0454】
フィールドリミット構造173は、1個または複数(たとえば2個以上20個以下)のフィールドリミット領域174を含む。フィールドリミット構造173は、この形態では、複数(5個)のフィールドリミット領域174A,174B,174C,174D,174Eを有するフィールドリミット領域群を含む。
【0455】
フィールドリミット領域174A~174Eは、ダイオード領域171から離れる方向に沿って間隔を空けてこの順に形成されている。フィールドリミット領域174A~174Eは、それぞれ、平面視においてアクティブ領域106の周縁に沿って帯状に延びている。フィールドリミット領域174A~174Eは、より具体的には、平面視においてアクティブ領域106を取り囲む無端状(この形態では四角環状)にそれぞれ形成されている。フィールドリミット領域174A~174Eは、それぞれ、FLR(Field Limiting Ring)領域とも称される。
【0456】
フィールドリミット領域174A~174Eの底部は、この形態では、ダイオード領域171の底部に対して第2主面104側に位置している。フィールドリミット領域174A~174Eのうち最内側のフィールドリミット領域174Aは、この形態では、第2主面104側からダイオード領域171を被覆している。フィールドリミット領域174Aは、平面視において前述のソース引き回し配線116と重なっていてもよい。
【0457】
フィールドリミット領域174Aは、ダイオード領域171を介してソース引き回し配線116に電気的に接続されている。フィールドリミット領域174Aは、pn接合ダイオードDの一部を形成していてもよい。フィールドリミット領域174Aは、アバランシェ電流吸収構造の一部を形成していてもよい。
【0458】
フィールドリミット領域174A~174Eの全体は、各ゲートトレンチ132の底壁に対して第2主面104側に位置している。フィールドリミット領域174A~174Eの底部は、各ソーストレンチ145の底壁に対して第2主面104側に位置している。
【0459】
フィールドリミット領域174A~174Eは、各ディープウェル領域155(外側ディープウェル領域172)とほぼ等しい深さ位置に形成されていてもよい。フィールドリミット領域174A~174Eの底部は、各ディープウェル領域155(外側ディープウェル領域172)の底部とほぼ同一平面上に位置していてもよい。
【0460】
フィールドリミット領域174A~174Eの底部は、各ディープウェル領域155(外側ディープウェル領域172)の底部に対して外側主面162側に位置していてもよい。フィールドリミット領域174A~174Eの底部は、各ディープウェル領域155(外側ディープウェル領域172)の底部に対して第2主面104側に位置していてもよい。
【0461】
隣り合うフィールドリミット領域174A~174Eの間の幅は、異なっていてもよい。隣り合うフィールドリミット領域174A~174Eの間の幅は、アクティブ領域106から離れる方向に大きくなっていてもよい。隣り合うフィールドリミット領域174A~174Eの間の幅は、アクティブ領域106から離れる方向に小さくなっていてもよい。
【0462】
フィールドリミット領域174A~174Eの厚さ(深さ)は、異なっていてもよい。フィールドリミット領域174A~174Eの厚さ(深さ)は、アクティブ領域106から離れる方向に小さくなっていてもよい。フィールドリミット領域174A~174Eの厚さ(深さ)は、アクティブ領域106から離れる方向に大きくなっていてもよい。
【0463】
フィールドリミット領域174A~174Eのp型不純物濃度のピーク値は、ダイオード領域171のp型不純物濃度のピーク値以下であってもよい。フィールドリミット領域174A~174Eのp型不純物濃度のピーク値は、ダイオード領域171のp型不純物濃度のピーク値未満であってもよい。
【0464】
フィールドリミット領域174A~174Eのp型不純物濃度のピーク値は、外側ディープウェル領域172のp型不純物濃度のピーク値以下であってもよい。フィールドリミット領域174A~174Eのp型不純物濃度のピーク値は、外側ディープウェル領域172のp型不純物濃度のピーク値未満であってもよい。
【0465】
フィールドリミット領域174A~174Eのp型不純物濃度のピーク値は、外側ディープウェル領域172のp型不純物濃度のピーク値以上であってもよい。フィールドリミット領域174A~174Eのp型不純物濃度のピーク値は、外側ディープウェル領域172のp型不純物濃度のピーク値を超えていてもよい。
【0466】
フィールドリミット領域174A~174Eのp型不純物濃度のピーク値は、1.0×1015cm-3以上1.0×1018cm-3以下であってもよい。ダイオード領域171のp型不純物濃度のピーク値>外側ディープウェル領域172のp型不純物濃度のピーク値>フィールドリミット領域174A~174Eのp型不純物濃度のピーク値であることが好ましい。
【0467】
フィールドリミット構造173は、外側領域107において電界集中を緩和する。フィールドリミット領域174の個数、幅、深さ、p型不純物濃度等は、緩和すべき電界に応じて種々の値を取り得る。
【0468】
この形態では、フィールドリミット構造173が、平面視においてダイオード領域171および側面105A~105Dの間の領域に形成された1つまたは複数のフィールドリミット領域174を含む例について説明した。しかし、フィールドリミット構造173は、ダイオード領域171および側面105A~105Dの間の領域に代えて、平面視においてアクティブ側壁164およびダイオード領域171の間の領域に形成された1つまたは複数のフィールドリミット領域174を含んでいてもよい。
【0469】
また、フィールドリミット構造173は、平面視においてダイオード領域171および側面105A~105Dの間の領域に形成された1つまたは複数のフィールドリミット領域174、および、平面視においてアクティブ側壁164およびダイオード領域171の間の領域に形成された1つまたは複数のフィールドリミット領域174を含んでいてもよい。
【0470】
SiC半導体装置101は、外側領域107において第1主面103の上に形成された外側絶縁層181を含む。外側絶縁層181は、酸化シリコンを含んでいてもよい。外側絶縁層181は、窒化シリコン等の他の絶縁膜を含んでいてもよい。外側絶縁層181は、この形態では、ゲート絶縁層138と同一の絶縁材料種によって形成されている。
【0471】
外側絶縁層181は、外側領域107においてダイオード領域171、外側ディープウェル領域172およびフィールドリミット構造173を選択的に被覆している。外側絶縁層181は、アクティブ側壁164および外側主面162に沿って膜状に形成されている。外側絶縁層181は、アクティブ主面161の上においてゲート絶縁層138(より具体的には第3領域138c)に連なっている。
【0472】
外側絶縁層181は、第1領域181aおよび第2領域181bを含む。第1領域181aは、アクティブ側壁164を被覆している。第2領域181bは、外側主面162を被覆している。第2領域181bの厚さは、第1領域181aの厚さ以下であってもよい。第2領域181bの厚さは、第1領域181aの厚さ未満であってもよい。
【0473】
第1領域181aの厚さは、ゲート絶縁層138の第1領域181aの厚さとほぼ等しくてもよい。第2領域181bの厚さは、ゲート絶縁層138の第3領域138cの厚さとほぼ等しくてもよい。一様な厚さを有する外側絶縁層181が形成されていてもよい。
【0474】
図28および図29を参照して、SiC半導体装置101は、アクティブ側壁164を被覆するサイドウォール構造182をさらに含む。サイドウォール構造182は、アクティブ台地163を外側領域107側から保護し、補強する。
【0475】
サイドウォール構造182は、アクティブ主面161および外側主面162の間に形成された段差を緩和する段差緩和構造を形成している。アクティブ領域106および外側領域107の間の境界領域を被覆する上層構造(被覆層)が形成される場合、サイドウォール構造182は、上層構造の平坦性を高める。
【0476】
サイドウォール構造182は、アクティブ主面161から外側主面162に向かって下り傾斜した傾斜部183を有していてもよい。傾斜部183によって、段差を適切に緩和できる。傾斜部183は、SiC半導体層102側に向かう凹湾曲状に形成されていてもよい。傾斜部183は、SiC半導体層102とは反対側に向かう凸湾曲状に形成されていてもよい。
【0477】
傾斜部183は、アクティブ主面161側から外側主面162側に向けて平面的に延びていてもよい。傾斜部183は、アクティブ主面161側から外側主面162側に向けて直線状に延びていてもよい。傾斜部183は、アクティブ主面161から外側主面162に向かう下り階段状に形成されていてもよい。つまり、傾斜部183は、外側主面162側に向かって窪んだ1つまたは複数の段部を有していてもよい。複数の段部は、傾斜部183の表面積を増加させ、上層構造に対する密着力を高める。
【0478】
傾斜部183は、サイドウォール構造182の外側に向かって隆起した複数の隆起部を含んでいてもよい。複数の隆起部は、傾斜部183の表面積を増加させ、上層構造に対する密着力を高める。傾斜部183は、サイドウォール構造182の内側に向かって窪んだ複数の窪みを含んでいてもよい。複数の窪みは、傾斜部183の表面積を増加させ、上層構造に対する密着力を高める。
【0479】
サイドウォール構造182は、アクティブ主面161に対して自己整合的に形成されている。サイドウォール構造182は、より具体的には、アクティブ側壁164に沿って形成されている。サイドウォール構造182は、この形態では、平面視においてアクティブ領域106を取り囲む無端状(この形態では四角環状)に形成されている。
【0480】
サイドウォール構造182は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種を含んでいてもよい。サイドウォール構造182は、p型不純物が添加されたp型ポリシリコンを含むことが好ましい。この場合、ゲート電極層139やソース電極層147と同時に、サイドウォール構造182を形成できる。
【0481】
この場合、サイドウォール構造182のp型不純物濃度は、ボディ領域131のp型不純物濃度以上である。サイドウォール構造182のp型不純物濃度は、より具体的には、ボディ領域131のp型不純物濃度を超えている。サイドウォール構造182のp型不純物濃度は、1.0×1018cm-3以上1.0×1022cm-3以下であってもよい。
【0482】
サイドウォール構造182のp型不純物は、ホウ素(B)、アルミニウム(Al)、インジウム(In)およびガリウム(Ga)のうちの少なくとも1種を含んでいてもよい。サイドウォール構造182のp型不純物濃度は、ゲート電極層139のp型不純物濃度とほぼ等しくてもよい。
【0483】
サイドウォール構造182のシート抵抗は、10Ω/□以上500Ω/□以下(この形態では200Ω/□程度)であってもよい。サイドウォール構造182のシート抵抗は、ゲート電極層139のシート抵抗とほぼ等しくてもよい。
【0484】
サイドウォール構造182は、p型ポリシリコンに代えてまたはこれに加えて、n型ポリシリコンを含んでいてもよい。サイドウォール構造182は、絶縁材料を含んでいてもよい。この場合、サイドウォール構造182によって外側領域107に対するアクティブ領域106の絶縁性を高めることができる。
【0485】
図25図29を参照して、SiC半導体装置101は、第1主面103の上に形成された層間絶縁層191を含む。層間絶縁層191は、アクティブ領域106および外側領域107を選択的に被覆している。層間絶縁層191は、アクティブ主面161および外側主面162に沿って膜状に形成されている。
【0486】
層間絶縁層191は、アクティブ領域106においてトレンチゲート構造151、ゲート配線層140およびトレンチソース構造152を選択的に被覆している。層間絶縁層191は、外側領域107においてダイオード領域171、外側ディープウェル領域172およびフィールドリミット構造173を選択的に被覆している。
【0487】
層間絶縁層191は、アクティブ領域106および外側領域107の間の境界領域において、サイドウォール構造182の外面(傾斜部183)に沿って形成されている。層間絶縁層191は、サイドウォール構造182を被覆する上層構造の一部を形成している。層間絶縁層191の周縁部は、側面105A~105Dに対して面一に形成されていてもよい。
【0488】
層間絶縁層191は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層191は、酸化シリコンの一例としてのPSG(Phosphor Silicate Glass)および/またはBPSG(Boron Phosphor Silicate Glass)を含んでいてもよい。層間絶縁層191は、第1主面103側からこの順に積層されたPSG層およびBPSG層を含む積層構造を有していてもよい。層間絶縁層191は、第1主面103側からこの順に積層されたBPSG層およびPSG層を含む積層構造を有していてもよい。
【0489】
層間絶縁層191は、ゲートコンタクト孔192、ソースコンタクト孔193およびダイオードコンタクト孔194を含む。また、層間絶縁層191は、アンカー孔195を含む。
【0490】
ゲートコンタクト孔192は、アクティブ領域106においてゲート配線層140を露出させている。ゲートコンタクト孔192は、ゲート配線層140に沿う帯状に形成されていてもよい。ゲートコンタクト孔192の開口エッジ部は、ゲートコンタクト孔192内に向かう凸湾曲状に形成されている。
【0491】
ソースコンタクト孔193は、アクティブ領域106においてソース領域153、コンタクト領域154およびトレンチソース構造152を露出させている。ソースコンタクト孔193は、トレンチソース構造152等に沿う帯状に形成されていてもよい。ソースコンタクト孔193の開口エッジ部は、ソースコンタクト孔193内に向かう凸湾曲状に形成されている。
【0492】
ダイオードコンタクト孔194は、外側領域107においてダイオード領域171を露出させている。ダイオードコンタクト孔194は、ダイオード領域171に沿って延びる帯状(より具体的には無端状)に形成されていてもよい。
【0493】
ダイオードコンタクト孔194は、外側ディープウェル領域172および/またはフィールドリミット構造173を露出させていてもよい。ダイオードコンタクト孔194の開口エッジ部は、ダイオードコンタクト孔194内に向かう凸湾曲状に形成されている。
【0494】
アンカー孔195は、外側領域107において層間絶縁層191を掘り下げることによって形成されている。アンカー孔195は、平面視においてダイオード領域171および側面105A~105Dの間の領域に形成されている。アンカー孔195は、より具体的には、平面視においてフィールドリミット構造173および側面105A~105Dの間の領域に形成されている。アンカー孔195は、第1主面103(外側主面162)を露出させている。アンカー孔195の開口エッジ部は、アンカー孔195内に向かう凸湾曲状に形成されている。
【0495】
図23を参照して、アンカー孔195は、平面視においてアクティブ領域106に沿って帯状に延びている。アンカー孔195は、この形態では、平面視においてアクティブ領域106を取り囲む無端状(この形態では四角環状)に形成されている。この形態では、層間絶縁層191において外側領域107を被覆する部分に、1つのアンカー孔195が形成されている。しかし、層間絶縁層191において外側領域107を被覆する部分に、複数のアンカー孔195が形成されていてもよい。
【0496】
前述のゲート主面電極層108およびソース主面電極層114は、層間絶縁層191の上に形成されている。ゲート主面電極層108およびソース主面電極層114は、それぞれ、第1主面103側からこの順に積層されたバリア電極層196および主電極層197を含む積層構造を有している。
【0497】
バリア電極層196は、チタン層または窒化チタン層を含む単層構造を有していてもよい。バリア電極層196は、第1主面103側からこの順に積層されたチタン層および窒化チタン層を含む積層構造を有していてもよい。
【0498】
主電極層197の厚さは、バリア電極層196の厚さを超えている。主電極層197は、バリア電極層196の抵抗値未満の抵抗値を有する導電材料を含む。主電極層197は、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1つを含んでいてもよい。主電極層197は、AlSi合金、AlSiCu合金およびAlCu合金のうちの少なくとも1つを含んでいてもよい。主電極層197は、この形態では、AlSiCu合金を含む。
【0499】
ゲート主面電極層108(外側ゲートフィンガー110)は、層間絶縁層191の上からゲートコンタクト孔192に入り込んでいる。外側ゲートフィンガー110は、ゲートコンタクト孔192内において、ゲート配線層140に電気的に接続されている。これにより、ゲートパッド109からの電気信号が、外側ゲートフィンガー110を介してゲート電極層139に伝達される。
【0500】
ソース主面電極層114(ソースパッド115)は、層間絶縁層191の上からソースコンタクト孔193およびソースサブトレンチ158に入り込んでいる。ソースパッド115は、ソースコンタクト孔193およびソースサブトレンチ158内において、ソース領域153、コンタクト領域154およびソース電極層147に電気的に接続されている。
【0501】
図9Aに示されたコンタクト領域42がコンタクト領域154として形成される場合、ソース主面電極層114(ソースパッド115)は、コンタクト領域154との間でショットキー接合を形成してもよい。
【0502】
図11に示されたコンタクト領域42がコンタクト領域154として形成される場合、ソース主面電極層114(ソースパッド115)は、コンタクト領域154との間でオーミック接触またはショットキー接合を形成してもよい。
【0503】
ソース電極層147は、ソースパッド115の一部の領域を利用して形成されていてもよい。つまり、ソース電極層147は、ソースパッド115において各ソーストレンチ145に入り込んだ部分によって形成されていてもよい。
【0504】
ソース主面電極層114(ソース引き回し配線116)は、層間絶縁層191の上からダイオードコンタクト孔194に入り込んでいる。ソース引き回し配線116は、ダイオードコンタクト孔194内において、ダイオード領域171に電気的に接続されている。
【0505】
ソース主面電極層114(ソース接続部117)は、アクティブ領域106からサイドウォール構造182を横切って外側領域107に引き出されている。ソース接続部117は、サイドウォール構造182を被覆する上層構造の一部を形成している。
【0506】
SiC半導体装置101は、層間絶縁層191の上に形成されたパッシベーション層198を含む。パッシベーション層198は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。パッシベーション層198は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。パッシベーション層198は、層間絶縁層191とは異なる絶縁材料を含むことが好ましい。パッシベーション層198は、この形態では、窒化シリコン層からなる単層構造を有している。
【0507】
パッシベーション層198は、層間絶縁層191に沿って膜状に形成されている。パッシベーション層198は、層間絶縁層191を介してアクティブ領域106および外側領域107を選択的に被覆している。パッシベーション層198は、アクティブ領域106からサイドウォール構造182を横切って外側領域107に引き出されている。パッシベーション層198は、サイドウォール構造182を被覆する上層構造の一部を形成している。
【0508】
パッシベーション層198は、ゲートサブパッド開口199およびソースサブパッド開口200(図23も併せて参照)を含む。ゲートサブパッド開口199は、ゲートパッド109を露出させている。ソースサブパッド開口200は、ソースパッド115を露出させている。
【0509】
図28を参照して、パッシベーション層198は、外側領域107において層間絶縁層191の上からアンカー孔195に入り込んでいる。パッシベーション層198は、アンカー孔195内において第1主面103(外側主面162)に接続されている。パッシベーション層198の外面においてアンカー孔195の上に位置する領域には、アンカー孔195に倣って窪んだリセス201が形成されている。
【0510】
パッシベーション層198の周縁部は、側面105A~105Dに対して面一に形成されていてもよい。パッシベーション層198の周縁部は、側面105A~105Dから内方領域に間隔を空けて形成されていてもよい。パッシベーション層198の周縁部は、平面視において第1主面103(層間絶縁層191)を露出させていてもよい。
【0511】
パッシベーション層198の周縁部は、樹脂層118の周縁部118aに連なっていてもよい。つまり、パッシベーション層198の周縁部は、ダイシングストリートDSの一部を区画していてもよい。パッシベーション層198の周縁部から第1主面103を露出させることにより、パッシベーション層198を物理的に切断する必要がない。したがって、一枚のSiC半導体ウエハからSiC半導体装置101を円滑に切り出すことができる。
【0512】
前述の樹脂層118は、パッシベーション層198の上に形成されている。樹脂層118は、パッシベーション層198に沿って膜状に形成されている。樹脂層118は、パッシベーション層198および層間絶縁層191を挟んで、アクティブ領域106および外側領域107を選択的に被覆している。樹脂層118は、アクティブ領域106からサイドウォール構造182を横切って外側領域107に引き出されている。樹脂層118は、サイドウォール構造182を被覆する上層構造の一部を形成している。
【0513】
樹脂層118のゲートパッド開口119は、パッシベーション層198のゲートサブパッド開口199に連通している。ゲートパッド開口119の内壁は、ゲートサブパッド開口199の内壁の外側に位置していてもよい。ゲートパッド開口119の内壁は、ゲートサブパッド開口199の内壁の内側に位置していてもよい。つまり、樹脂層118は、ゲートサブパッド開口199の内壁を被覆していてもよい。
【0514】
樹脂層118のソースパッド開口120は、パッシベーション層198のソースサブパッド開口200に連通している。ゲートパッド開口119の内壁は、ソースサブパッド開口200の内壁の外側に位置していてもよい。ソースパッド開口120の内壁は、ソースサブパッド開口200の内壁の内側に位置していてもよい。つまり、樹脂層118は、ソースサブパッド開口200の内壁を被覆していてもよい。
【0515】
図28を参照して、樹脂層118は、外側領域107においてパッシベーション層198のリセス201に入り込んだアンカー部を有している。これにより、樹脂層118の接続強度を高めるアンカー構造が、外側領域107に形成されている。
【0516】
アンカー構造は、外側領域107において第1主面103に形成された凹凸構造(Uneven Structure)を含む。アンカー構造(凹凸構造)は、より具体的には、外側主面162を被覆する層間絶縁層191を利用して形成された凹凸を含む。アンカー構造(凹凸構造)は、さらに具体的には、層間絶縁層191に形成されたアンカー孔195を含む。
【0517】
樹脂層118は、このアンカー孔195に噛合っている。樹脂層118は、この形態では、パッシベーション層198を介してアンカー孔195に噛合っている。これにより、第1主面103に対する樹脂層118の接続強度を高めることができるから、樹脂層118の剥離を抑制できる。
【0518】
以上、SiC半導体装置101によってもSiC半導体装置1に対して述べた効果と同様の効果を奏することができる。また、SiC半導体装置101によれば、SiC半導体層102およびディープウェル領域155の間の境界領域(pn接合部)から、ゲートトレンチ132の底壁に対して第2主面104側の領域に向けて空乏層を拡げることができる。
【0519】
これにより、ソース主面電極層114およびドレイン電極層125の間を流れる短絡電流の電流経路を狭めることができる。また、SiC半導体層102およびディープウェル領域155の境界領域から拡がる空乏層により、帰還容量Crssを反比例的に低減できる。よって、短絡耐量を向上し、帰還容量Crssを低減できるSiC半導体装置101を提供できる。帰還容量Crssは、ゲート電極層139およびドレイン電極層125の間の静電容量である。
【0520】
SiC半導体層102およびディープウェル領域155の間の境界領域(pn接合部)から拡がる空乏層は、ゲートトレンチ132の底壁にオーバラップしてもよい。この場合、ディープウェル領域155の底部から拡がる空乏層が、ゲートトレンチ132の底壁にオーバラップしてもよい。
【0521】
また、SiC半導体装置101によれば、各ディープウェル領域155の底部および第2主面104の間の距離は、ほぼ一定である。これにより、各ディープウェル領域155の底部および第2主面104の間の距離にバラツキが生じるのを抑制できる。よって、SiC半導体層102の耐圧(たとえば破壊耐量)が、ディープウェル領域155の形態によって制限されることを抑制できるから、耐圧の向上を適切に図ることができる。
【0522】
また、SiC半導体装置101によれば、外側領域107にダイオード領域171が形成されている。このダイオード領域171は、ソース主面電極層114に電気的に接続されている。これにより、外側領域107で生じたアバランシェ電流を、ダイオード領域171を介してソース主面電極層114に流し込むことができる。よって、MISFETの動作の安定性を高めることができる。
【0523】
また、SiC半導体装置101によれば、外側領域107に外側ディープウェル領域172が形成されている。これにより、外側領域107において、SiC半導体層102の耐圧を調整できる。
【0524】
外側ディープウェル領域172は、ディープウェル領域155とほぼ等しい深さ位置に形成されている。より具体的には、外側ディープウェル領域172の底部は、ディープウェル領域155の底部とほぼ同一平面上に位置している。つまり、外側ディープウェル領域172の底部および第2主面104の間の距離は、ディープウェル領域155の底部および第2主面104の間の距離とほぼ等しい。
【0525】
これにより、外側ディープウェル領域172の底部および第2主面104の間の距離と、ディープウェル領域155の底部および第2主面104の間の距離との間で、バラツキが生じるのを抑制できる。よって、SiC半導体層102の耐圧(たとえば破壊耐量)が、外側ディープウェル領域172の形態およびディープウェル領域155の形態によって制限されることを抑制できる。その結果、耐圧の向上を適切に図ることができる。
【0526】
また、SiC半導体装置101では、外側領域107がアクティブ領域106に対して第2主面104側の領域に形成されている。これにより、外側ディープウェル領域172の底部の位置を、ディープウェル領域155の底部の位置に適切に近づけることができる。つまり、外側ディープウェル領域172の形成時において、第1主面103の表層部の比較的深い位置にp型不純物を導入する必要がなくなる。したがって、ディープウェル領域155の底部の位置に対して外側ディープウェル領域172の底部の位置が大きくずれ込むことを適切に抑制できる。
【0527】
しかも、SiC半導体装置101では、外側主面162が、ソーストレンチ145の底壁とほぼ同一平面上に位置している。これにより、等しいエネルギによってソーストレンチ145の底壁および外側主面162に対してp型不純物を導入する場合、ディープウェル領域155および外側ディープウェル領域172をほぼ等しい深さ位置に形成できる。その結果、ディープウェル領域155の底部の位置に対して外側ディープウェル領域172の底部の位置が大きくずれ込むことをより一層適切に抑制できる。
【0528】
また、SiC半導体装置101によれば、外側領域107にフィールドリミット構造173が形成されている。これにより、外側領域107において、フィールドリミット構造173による電界緩和効果を得ることができる。よって、SiC半導体層102の破壊耐量を適切に向上できる。
【0529】
また、SiC半導体装置101によれば、アクティブ領域106が、台地状のアクティブ台地163として形成されている。アクティブ台地163は、アクティブ領域106のアクティブ主面161および外側主面162を接続するアクティブ側壁164を含む。アクティブ主面161および外側主面162の間の領域には、アクティブ主面161および外側主面162の間の段差を緩和する段差緩和構造が形成されている。段差緩和構造は、サイドウォール構造182を含む。
【0530】
これにより、アクティブ主面161および外側主面162の間の段差を適切に緩和できる。よって、サイドウォール構造182の上に形成される上層構造の平坦性を適切に高めることができる。SiC半導体装置101では、上層構造の一例として、層間絶縁層191、ソース主面電極層114、パッシベーション層198および樹脂層118が形成されている。
【0531】
また、SiC半導体装置101によれば、外側領域107において、樹脂層118の接続強度を高めるためのアンカー構造が形成されている。アンカー構造は、外側領域107において第1主面103に形成された凹凸構造(Uneven Structure)を含む。アンカー構造(凹凸構造)は、より具体的には、外側領域107において第1主面103に形成された層間絶縁層191を利用して形成された凹凸を含む。アンカー構造(凹凸構造)は、さらに具体的には、層間絶縁層191に形成されたアンカー孔195を含む。
【0532】
樹脂層118は、このアンカー孔195に噛合っている。樹脂層118は、この形態では、パッシベーション層198を介して、アンカー孔195に噛合っている。これにより、第1主面103に対する樹脂層118の接続強度を高めることができるから、樹脂層118の剥離を適切に抑制できる。
【0533】
また、SiC半導体装置101によれば、ゲートトレンチ132にゲート絶縁層138を挟んでゲート電極層139が埋設されたトレンチゲート構造151が形成されている。このトレンチゲート構造151では、ゲート電極層139が、ゲートトレンチ132という限られたスペースにおいて低抵抗電極層157によって被覆されている。このような構造によれば、図30を用いて説明される効果と同様の効果を奏することができる。
【0534】
図30は、ゲートトレンチ132内のシート抵抗を説明するためのグラフである。図30において縦軸はシート抵抗[Ω/□]を表しており、横軸は項目を表している。図30には、第1棒グラフBL1、第2棒グラフBL2および第3棒グラフBL3が示されている。
【0535】
第1棒グラフBL1は、n型ポリシリコンが埋設されたゲートトレンチ132内のシート抵抗を表している。第2棒グラフBL2は、p型ポリシリコンが埋設されたゲートトレンチ132内のシート抵抗を表している。
【0536】
第3棒グラフBL3は、ゲート電極層139(p型ポリシリコン)および低抵抗電極層157が埋設されたゲートトレンチ132内のシート抵抗を表している。ここでは、ポリサイド(シリサイド)の一例としてのTiSi(p型チタンシリサイド)からなる低抵抗電極層157が形成された場合について説明する。
【0537】
第1棒グラフBL1を参照して、n型ポリシリコンが埋設されたゲートトレンチ132内のシート抵抗は、10Ω/□であった。第2棒グラフBL2を参照して、p型ポリシリコンが埋設されたゲートトレンチ132内のシート抵抗は、200Ω/□であった。第3棒グラフBL3を参照して、ゲート電極層139(p型ポリシリコン)および低抵抗電極層157が埋設されたゲートトレンチ132内のシート抵抗は、2Ω/□であった。
【0538】
p型ポリシリコンは、n型ポリシリコンとは相異なる仕事関数を有している。p型ポリシリコンがゲートトレンチ132に埋設された構造によれば、ゲート閾値電圧Vthを1V程度増加させることができる。しかし、p型ポリシリコンは、n型ポリシリコンのシート抵抗よりも数十倍(ここでは20倍)高いシート抵抗を有している。そのため、ゲート電極層139の材料としてp型ポリシリコンを採用した場合、ゲートトレンチ132内の寄生抵抗(以下、単に「ゲート抵抗」という。)の増加に伴ってエネルギ損失が著しく増大する。
【0539】
これに対して、ゲート電極層139(p型ポリシリコン)の上に低抵抗電極層157を有する構造によれば、低抵抗電極層157を形成しない場合と比較して、シート抵抗を100分の1以下に低下させることができる。また、低抵抗電極層157を有する構造によれば、n型ポリシリコンを含むゲート電極層139と比較して、シート抵抗を5分の1以下に低下させることができる。
【0540】
このように、低抵抗電極層157を有する構造によれば、ゲート閾値電圧Vthを増加(たとえば1V程度増加)させながら、ゲートトレンチ132内のシート抵抗を低減できる。これにより、ゲート抵抗の低減を図ることができるから、トレンチゲート構造151に沿って電流を効率的に拡散させることができる。その結果、スイッチング遅延の短縮を図ることができる。
【0541】
また、低抵抗電極層157を有する構造によれば、ボディ領域131のp型不純物濃度を増加させなくて済む。よって、チャネル抵抗の増加を抑制しながら、ゲート閾値電圧Vthを適切に増加させることができる。また、低抵抗電極層157を有する構造によれば、コンタクト領域154のp型不純物濃度を増加させなくて済む。よって、ゲート閾値電圧Vthの経時劣化およびチャネル抵抗の増加を抑制しながら、ゲート閾値電圧Vthを適切に増加させることができる。
【0542】
低抵抗電極層157は、TiSi、TiSi、NiSi、CoSi、CoSi、MoSiおよびWSiのうちの少なくとも1種を含むことができる。とりわけ、これらの種のうちのNiSi、CoSiおよびTiSiは、比抵抗の値および温度依存性が比較的小さいことから、低抵抗電極層157を形成するポリサイド層として適している。
【0543】
本願発明者らのさらなる検証の結果、TiSiを低抵抗電極層157の材料として採用した場合、低電界印加時においてゲートソース間のリーク電流の増加が観られた。これに対して、CoSiが採用された場合は、低電界印加時においてゲートソース間のリーク電流の増加は見受けられなかった。この点を考慮すると、低抵抗電極層157を形成するポリサイド層としては、CoSiが最も好ましいと考えられる。
【0544】
さらに、SiC半導体装置101によれば、ゲート配線層140が低抵抗電極層157によって被覆されている。これにより、ゲート配線層140におけるゲート抵抗の低減も図ることができる。特に、ゲート電極層139およびゲート配線層140が低抵抗電極層157によって被覆されている構造では、トレンチゲート構造151に沿って電流を効率的に拡散させることができる。よって、スイッチング遅延の短縮を適切に図ることができる。
【0545】
図31は、図24に対応する領域の拡大図であって、本発明の第9実施形態に係るSiC半導体装置211を示す拡大図である。図32は、図31に示すXXXII-XXXII線に沿う断面図である。以下では、SiC半導体装置101に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【0546】
図31および図32を参照して、SiC半導体装置211は、アクティブ領域106において第1主面103に形成された外側ゲートトレンチ212を含む。外側ゲートトレンチ212は、アクティブ領域106の周縁部に沿って帯状に延びている。外側ゲートトレンチ212は、第1主面103において外側ゲートフィンガー110の直下の領域に形成されている。外側ゲートトレンチ212は、外側ゲートフィンガー110に沿って延びている。
【0547】
外側ゲートトレンチ212は、より具体的には、3つの側面105A,105B,105Dに沿って形成され、アクティブ領域106の内方領域を3方向から区画している。外側ゲートトレンチ212は、アクティブ領域106の内方領域を取り囲む無端状(たとえば四角環状)に形成されていてもよい。
【0548】
外側ゲートトレンチ212は、各ゲートトレンチ132のコンタクトトレンチ部134に連通している。これにより、外側ゲートトレンチ212およびゲートトレンチ132が、1つのトレンチによって形成されている。
【0549】
外側ゲートトレンチ212には、ゲート配線層140が埋め込まれている。ゲート配線層140は、ゲートトレンチ132および外側ゲートトレンチ212の連通部においてゲート電極層139に接続されている。
【0550】
外側ゲートトレンチ212には、ゲート配線層140を被覆する低抵抗電極層157が形成されている。この場合、ゲート電極層139を被覆する低抵抗電極層157およびゲート配線層140を被覆する低抵抗電極層157は、一つのトレンチ内に位置する。
【0551】
以上、SiC半導体装置211によっても、SiC半導体装置101に対して述べた効果と同様の効果を奏することができる。また、SiC半導体装置211によれば、ゲート配線層140を第1主面103の上に引き出す必要がない。これにより、ゲートトレンチ132(外側ゲートトレンチ212)の開口エッジ部136において、ゲート配線層140がゲート絶縁層138を挟んでSiC半導体層102に対向することを抑制できる。その結果、ゲートトレンチ132(外側ゲートトレンチ212)の開口エッジ部136における電界の集中を抑制できる。
【0552】
図33は、図27に対応する領域の拡大図であって、本発明の第10実施形態に係るSiC半導体装置221を示す拡大図である。以下では、SiC半導体装置101に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【0553】
図33を参照して、SiCエピタキシャル層122は、この形態では、高濃度領域123、低濃度領域124、ならびに、高濃度領域123および低濃度領域124の間に介在する濃度勾配領域222を含む。濃度勾配領域222は、SiCエピタキシャル層122においてアクティブ領域106に加えて外側領域107にも形成されている。濃度勾配領域222は、SiCエピタキシャル層122の全域に形成されている。
【0554】
濃度勾配領域222は、高濃度領域123から低濃度領域124に向けてn型不純物濃度が漸減する濃度勾配を有している。換言すると、濃度勾配領域222は、低濃度領域124から高濃度領域123に向けてn型不純物濃度が漸増する濃度勾配を有している。濃度勾配領域222は、高濃度領域123および低濃度領域124の間の領域においてn型不純物濃度の急激な変動を抑制する。
【0555】
SiCエピタキシャル層122が濃度勾配領域222を含む場合、高濃度領域123のn型不純物濃度は、低濃度領域124のn型不純物濃度の1.5倍以上5倍以下であることが好ましい。高濃度領域123のn型不純物濃度は、低濃度領域124のn型不純物濃度の3倍以上5倍以下であってもよい。
【0556】
濃度勾配領域222の厚さは、0.5μm以上2.0μm以下であってもよい。濃度勾配領域222の厚さは、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下、または、1.5μm以上2.0μm以下であってもよい。
【0557】
具体的な説明は省略されるが、前述のゲートトレンチ132、ソーストレンチ145、ディープウェル領域155、外側ディープウェル領域172等は、高濃度領域123に形成されている。つまり、前述のゲートトレンチ132、ソーストレンチ145、ディープウェル領域155、外側ディープウェル領域172等は、SiC半導体層102において高濃度領域123および濃度勾配領域222の境界領域に対して第1主面103側の領域に形成されている。
【0558】
以上、SiC半導体装置221によっても、SiC半導体装置101に対して述べた効果と同様の効果を奏することができる。
【0559】
図34は、図24に対応する領域の拡大図であって、本発明の第11実施形態に係るSiC半導体装置231を示す拡大図である。以下では、SiC半導体装置101に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【0560】
図34を参照して、ゲートトレンチ132は、この形態では、平面視において格子形状に形成されている。ゲートトレンチ132は、より具体的には、複数の第1ゲートトレンチ232および複数の第2ゲートトレンチ233を含む。複数の第1ゲートトレンチ232および複数の第2ゲートトレンチ233は、アクティブトレンチ部133を形成している。
【0561】
複数の第1ゲートトレンチ232は、第1方向X(SiC単結晶のm軸)に沿って延びる帯状にそれぞれ形成され、第2方向Y(SiC単結晶のa軸)に間隔を空けて形成されている。複数の第1ゲートトレンチ232は、平面視において第1方向Xに沿って延びるストライプ状に形成されている。各第1ゲートトレンチ232において長辺を形成する側壁は、SiC単結晶のa面によって形成されている。各第1ゲートトレンチ232において短辺を形成する側壁は、SiC単結晶のm面によって形成されている。
【0562】
複数の第2ゲートトレンチ233は、第2方向Y(SiC単結晶のa軸)に沿って延びる帯状にそれぞれ形成され、第1方向X(SiC単結晶のm軸)に間隔を空けて形成されている。複数の第2ゲートトレンチ233は、平面視において第2方向Yに沿って延びるストライプ状に形成されている。各第2ゲートトレンチ233において長辺を形成する側壁は、SiC単結晶のm面によって形成されている。各第2ゲートトレンチ233において短辺を形成する側壁は、SiC単結晶のa面によって形成されている。
【0563】
複数の第2ゲートトレンチ233は、複数の第1ゲートトレンチ232に交差している。これにより、平面視において格子形状の1つのゲートトレンチ132が形成されている。ゲートトレンチ132によって取り囲まれた領域には、複数のセル領域234が区画されている。
【0564】
複数のセル領域234は、平面視において第1方向Xおよび第2方向Yに間隔を空けて行列状に配列されている。複数のセル領域234は、平面視において四角形状に形成されている。ゲートトレンチ132は、平面視において格子形状の一態様としてのハニカム形状に形成されていてもよい。この場合、複数のセル領域234は、平面視において六角形状に形成されていてもよい。また、この場合、複数のセル領域234は、第1方向Xおよび第2方向Yに間隔を空けて千鳥状に配列されていてもよい。
【0565】
各セル領域234においてボディ領域131は、ゲートトレンチ132の側壁から露出している。ボディ領域131は、ゲートトレンチ132においてSiC単結晶のm面およびa面によって形成された側壁から露出している。
【0566】
各ソーストレンチ145は、平面視において各セル領域234の中央部に形成されている。各ソーストレンチ145は、各セル領域234の第1方向Xに沿う切断面に1つ現れるパターンで形成されている。また、各ソーストレンチ145は、各セル領域234の第2方向Yに沿う切断面に1つ現れるパターンで形成されている。各ソーストレンチ145の側壁は、SiC単結晶のm面およびa面によって形成されている。
【0567】
各ソーストレンチ145は、より具体的には、平面視において四角形状に形成されている。各ソーストレンチ145の平面形状は任意である。各ソーストレンチ145は、平面視において三角形状、五角形状、六角形状等の多角形状、または、円形状もしくは楕円形状に形成されていてもよい。
【0568】
図34のXXV-XXV線に沿う断面図は、図25に示す断面図に対応している。図34のXXVI-XXVI線に沿う断面図は、図26に示す断面図に対応している。
【0569】
以上、SiC半導体装置231によっても、SiC半導体装置101に対して述べた効果と同様の効果を奏することができる。
【0570】
本発明は、他の形態で実施することもできる。
【0571】
前述の各実施形態では、SiC半導体層2,102が、SiC半導体基板21,121およびSiCエピタキシャル層122を含む積層構造を有している例について説明した。しかし、SiC半導体層2,102は、SiC半導体基板21,121からなる単層構造を有していてもよい。SiC半導体層2,102は、SiCエピタキシャル層22,122からなる単層構造を有していてもよい。
【0572】
前述の各実施形態では、SiC単結晶のm軸方向([1-100]方向)に沿って延びる複数のゲートトレンチ32,132(第1ゲートトレンチ33,232)が形成された例について説明した。しかし、SiC単結晶のa軸方向([11-20]方向)に沿って延びる複数のゲートトレンチ32,132(第1ゲートトレンチ33,232)が形成されてもよい。この場合、SiC単結晶のa軸方向([11-20]方向)に沿って延びる複数のソーストレンチ63,145が形成される。
【0573】
前述の各実施形態では、ソース電極層67,147がソース絶縁層66,146を挟んでソーストレンチ63,145に埋設された例について説明した。しかし、ソース電極層67,147は、ソース絶縁層66,146を介さずにソーストレンチ63,145に直接埋め込まれていてもよい。
【0574】
前述の各実施形態では、ソース絶縁層66,146がソーストレンチ63,145の側壁および底壁に沿って形成された例について説明した。しかし、ソース絶縁層66,146は、ソーストレンチ63,145の底壁を露出させていてもよい。この場合、ソース絶縁層66,146は、ソーストレンチ63,145の底壁の一部を露出させるように、ソーストレンチ63,145の側壁および底壁に沿って形成されていてもよい。
【0575】
また、ソース絶縁層66,146は、ソーストレンチ63,145の側壁を露出させていてもよい。この場合、ソース絶縁層66,146は、ソーストレンチ63,145の側壁の一部を露出させるように、ソーストレンチ63,145の側壁および底壁に沿って形成されていてもよい。
【0576】
前述の第8~第11実施形態では、p型ポリシリコンを含むゲート電極層139およびゲート配線層140が形成された例について説明した。しかし、ゲート閾値電圧Vthの増加を重視しない場合には、ゲート電極層139およびゲート配線層140は、p型ポリシリコンに代えてまたはこれに加えて、n型不純物が添加されたn型ポリシリコンを含んでいてもよい。
【0577】
この場合、低抵抗電極層157は、ゲート電極層139(n型ポリシリコン)において表層部を形成する部分を金属材料によってシリサイド化することによって形成されていてもよい。つまり、低抵抗電極層157は、n型ポリサイドを含んでいてもよい。このような構造の場合、ゲート抵抗の低減を図ることができる。
【0578】
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、p型の部分がn型とされ、n型の部分がp型とされてもよい。
【0579】
前述の各実施形態において、n型のSiC半導体基板21,121に代えてp型のSiC半導体基板(21,121)が採用されてもよい。この構造によれば、MISFETに代えて、IGBT(Insulated Gate Bipolar Transistor)を提供できる。この場合、前述の各実施形態において、MISFETの「ソース」がIGBTの「エミッタ」に読み替えられ、MISFETの「ドレイン」がIGBTの「コレクタ」に読み替えられる。
【0580】
前述の各実施形態は、SiCとは異なる半導体材料を用いた半導体装置にも適用できる。たとえば、前述の各実施形態は、SiCに代えて化合物半導体材料が採用された縦型の化合物半導体MISFETを備えた化合物半導体装置にも適用できる。化合物半導体材料は、窒化ガリウム(GaN)および酸化ガリウム(Ga)のいずれか一方または双方であってもよい。
【0581】
化合物半導体MISFETでは、p型不純物(アクセプタ)として、マグネシウムが採用されてもよい。また、n型不純物(ドナー)として、ゲルマニウム(Ge)、酸素(O)またはケイ素(Si)が採用されてもよい。
【0582】
この明細書は、第1~第11実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第1~第11実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第1~第11実施形態に示された特徴が任意の態様および任意の形態で組み合わされたSiC半導体装置が採用されてもよい。
【0583】
以下、この明細書および図面から抽出される特徴の例を示す。以下の例は、いずれもゲート閾値電圧Vthの経時劣化の抑制に寄与するSiC半導体装置を示す。
【0584】
[A1]一方側の第1主面および他方側の第2主面を有し、アクティブ領域および前記アクティブ領域外の外側領域を含むSiC半導体層と、前記アクティブ領域において前記第1主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記アクティブ領域において前記第1主面の表層部に形成され、前記トレンチの側方に位置する第1導電型のソース領域と、前記アクティブ領域において前記第1主面の表層部に形成され、前記ソース領域に対して前記第2主面側の領域に位置する第2導電型のボディ領域と、前記アクティブ領域および前記外側領域において前記第1主面の表層部に形成され、前記ボディ領域に対して前記第2主面側の領域に位置する部分を含む第1導電型のドリフト領域と、前記外側領域において前記第1主面の表層部に形成され、前記ドリフト領域との間でpn接合ダイオードを形成する第2導電型の不純物領域と、前記アクティブ領域において前記第1主面の表層部に形成され、前記ソース領域に対して前記トレンチとは反対側の領域に位置し、1.0×1020cm-3以下の第2導電型不純物濃度を有する第2導電型のコンタクト領域と、を含む、SiC半導体装置。
【0585】
[A2]前記コンタクト領域の第2導電型不純物濃度は、1.0×1017cm-3以上である、A1に記載のSiC半導体装置。
【0586】
[A3]前記コンタクト領域の第2導電型不純物濃度は、1.0×1020cm-3未満である、A1またはA2に記載のSiC半導体装置。
【0587】
[A4]前記不純物領域は、1.0×1020cm-3以下の第2導電型不純物濃度を有している、A1~A3のいずれか一つに記載のSiC半導体装置。
【0588】
[A5]前記不純物領域は、1.0×1017cm-3以上の第2導電型不純物濃度を有している、A4に記載のSiC半導体装置。
【0589】
[A6]前記不純物領域は、1.0×1020cm-3を超える第2導電型不純物濃度を有している、A1~A3のいずれか一つに記載のSiC半導体装置。
【0590】
[A7]前記不純物領域は、1.0×1021cm-3以下の第2導電型不純物濃度を有している、A6に記載のSiC半導体装置。
【0591】
[A8]前記不純物領域は、前記コンタクト領域と等しい第2導電型不純物濃度を有している、A1~A3のいずれか一つに記載のSiC半導体装置。
【0592】
[A9]前記不純物領域は、前記コンタクト領域の厚さと等しい厚さを有している、A1~A8のいずれか一つに記載のSiC半導体装置。
【0593】
[A10]前記不純物領域は、前記アクティブ領域に沿って帯状に延びている、A1~A9のいずれか一つに記載のSiC半導体装置。
【0594】
[A11]前記不純物領域は、前記アクティブ領域を取り囲んでいる、A1~A10のいずれか一つに記載のSiC半導体装置。
【0595】
[A12]前記第1主面の上に形成され、前記ソース領域との間でオーミック接触を形成し、前記コンタクト領域との間でショットキー接合を形成する電極層をさらに含む、A1~A11のいずれか一つに記載のSiC半導体装置。
【0596】
[A13]前記第1主面の上に形成され、前記ソース領域との間でオーミック接触を形成し、前記コンタクト領域との間でショットキー接合を形成し、前記不純物領域との間でオーミック接触を形成する電極層をさらに含む、A1に記載のSiC半導体装置。
【0597】
[A14]前記第1主面の上に形成され、前記ソース領域との間でオーミック接触を形成し、前記コンタクト領域との間でショットキー接合を形成し、前記不純物領域との間でショットキー接合を形成する電極層をさらに含む、A1に記載のSiC半導体装置。
【0598】
[A15]前記SiC半導体層は、六方晶からなるSiC単結晶を含む、A1~A14のいずれか一つに記載のSiC半導体装置。
【0599】
[A16]前記SiC半導体層は、2H(Hexagonal)-SiC単結晶、4H-SiC単結晶または6H-SiC単結晶を含む、A15に記載のSiC半導体装置。
【0600】
[A17]前記第1主面は、前記SiC単結晶のc面に面している、A15またはA16に記載のSiC半導体装置。
【0601】
[A18]前記トレンチは、前記SiC単結晶のm面に面する側壁、前記SiC単結晶のa面に面する側壁および前記SiC単結晶のc面に面する底壁を有している、A15~A17のいずれか一つに記載のSiC半導体装置。
【0602】
[A19]前記ソース領域は、前記トレンチにおいて前記SiC単結晶のa面に面する側壁から露出しており、前記ボディ領域は、前記トレンチにおいて前記SiC単結晶のa面に面する側壁から露出している、A18に記載のSiC半導体装置。
【0603】
[A20]前記第1主面は、前記SiC単結晶のc面に対して0°以上10°以下の角度で傾斜したオフ角を有している、A15~A19のいずれか一つに記載のSiC半導体装置。
【0604】
[A21]前記オフ角は、5°以下の角度である、A20に記載のSiC半導体装置。
【0605】
[A22]前記オフ角は、0°を超えて4°未満の角度である、A20またはA21に記載のSiC半導体装置。
【0606】
[A23]前記アクティブ領域において前記トレンチから間隔を空けて前記第1主面に形成された第2トレンチをさらに含み、前記コンタクト領域は、前記第2トレンチの側方に形成されている、A1~A22のいずれか一つに記載のSiC半導体装置。
【0607】
[A24]前記第2トレンチに埋設されたソース電極層をさらに含む、A23に記載のSiC半導体装置。
【0608】
[A25]前記コンタクト領域は、前記第2トレンチの側壁から露出している、A23またはA24に記載のSiC半導体装置。
【0609】
[A26]前記コンタクト領域は、前記第2トレンチの側壁および底壁から露出している、A23~A25のいずれか一つに記載のSiC半導体装置。
【0610】
[A27]前記トレンチは、平面視において格子状に形成されており、前記第2トレンチは、平面視において前記トレンチに取り囲まれた領域に形成されている、A23~A26のいずれか一つに記載のSiC半導体装置。
【0611】
[A28]前記トレンチは、平面視において帯状に延びており、前記第2トレンチは、平面視において前記トレンチに沿って帯状に延びている、A23~A27のいずれか一つに記載のSiC半導体装置。
【0612】
[A29]前記第2トレンチは、前記トレンチよりも深い、A23~A28のいずれか一つに記載のSiC半導体装置。
【0613】
[B1]一方側の第1主面および他方側の第2主面を有し、アクティブ領域および前記アクティブ領域外の外側領域を含むSiC半導体層と、前記アクティブ領域において前記第1主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記アクティブ領域において前記第1主面の表層部に形成され、前記トレンチの側方に位置する第1導電型のソース領域と、前記アクティブ領域において前記第1主面の表層部に形成され、前記ソース領域に対して前記第2主面側の領域に位置する第2導電型のボディ領域と、前記アクティブ領域および前記外側領域において前記第1主面の表層部に形成され、前記ボディ領域に対して前記第2主面側の領域に位置する部分を含む第1導電型のドリフト領域と、前記外側領域において前記第1主面の表層部に形成され、前記ドリフト領域との間でpn接合ダイオードを形成する第2導電型の不純物領域と、前記アクティブ領域において前記第1主面の表層部に形成され、前記ソース領域に対して前記トレンチとは反対側の領域に位置し、第1導電型不純物および第2導電型不純物を含み、前記第2導電型不純物の一部が前記第1導電型不純物によって相殺補償された第2導電型のコンタクト領域と、を含む、SiC半導体装置。
【0614】
[B2]前記コンタクト領域は、前記ソース領域の第1導電型不純物濃度を超える第2導電型不純物濃度を有している、B1に記載のSiC半導体装置。
【0615】
[B3]前記コンタクト領域は、前記不純物領域の第2導電型不純物濃度未満の第2導電型不純物濃度を有している、B1またはB2に記載のSiC半導体装置。
【0616】
[B4]前記コンタクト領域は、1.0×1020cm-3以上の第2導電型不純物濃度を有している、B1~B3のいずれか一つに記載のSiC半導体装置。
【0617】
[B5]前記コンタクト領域は、1.0×1021cm-3以下の第2導電型不純物濃度を有している、B4に記載のSiC半導体装置。
【0618】
[B6]前記不純物領域は、1.0×1020cm-3以上の第2導電型不純物濃度を有している、B1~B5のいずれか一つに記載のSiC半導体装置。
【0619】
[B7]前記コンタクト領域は、1.0×1021cm-3以下の第2導電型不純物濃度を有している、B6に記載のSiC半導体装置。
【0620】
[B8]前記コンタクト領域は、前記ソース領域の厚さを超える厚さを有している、B1~B7のいずれか一つに記載のSiC半導体装置。
【0621】
[B9]前記コンタクト領域は、前記ソース領域の底部に対して前記第1主面側の領域に位置し、前記第2導電型不純物の一部が前記第1導電型不純物によって相殺補償された表層領域、および、前記ソース領域の底部に対して前記SiC半導体層の前記第2主面側の領域に位置し、前記第2導電型不純物が前記第1導電型不純物によって相殺補償されていない底部領域を含む、B8に記載のSiC半導体装置。
【0622】
[B10]前記不純物領域は、前記アクティブ領域に沿って帯状に延びている、B1~B9のいずれか一つに記載のSiC半導体装置。
【0623】
[B11]前記不純物領域は、前記アクティブ領域を取り囲んでいる、B1~B10のいずれか一つに記載のSiC半導体装置。
【0624】
[B12]前記SiC半導体層は、六方晶からなるSiC単結晶を含む、B1~B11のいずれか一つに記載のSiC半導体装置。
【0625】
[B13]前記SiC半導体層は、2H(Hexagonal)-SiC単結晶、4H-SiC単結晶または6H-SiC単結晶を含む、B12に記載のSiC半導体装置。
【0626】
[B14]前記第1主面は、前記SiC単結晶のc面に面している、B12またはB13に記載のSiC半導体装置。
【0627】
[B15]前記トレンチは、前記SiC単結晶のm面に面する側壁、前記SiC単結晶のa面に面する側壁および前記SiC単結晶のc面に面する底壁を有している、B12~B14のいずれか一つに記載のSiC半導体装置。
【0628】
[B16]前記ソース領域は、前記トレンチにおいて前記SiC単結晶のa面に面する側壁から露出しており、前記ボディ領域は、前記トレンチにおいて前記SiC単結晶のa面に面する側壁から露出している、B15に記載のSiC半導体装置。
【0629】
[B17]前記第1主面は、前記SiC単結晶のc面に対して0°以上10°以下の角度で傾斜したオフ角を有している、B12~B16のいずれか一つに記載のSiC半導体装置。
【0630】
[B18]前記オフ角は、5°以下の角度である、B17に記載のSiC半導体装置。
【0631】
[B19]前記オフ角は、0°を超えて4°未満の角度である、B17またはB18に記載のSiC半導体装置。
【0632】
[B20]前記アクティブ領域において前記トレンチから間隔を空けて前記第1主面に形成された第2トレンチをさらに含み、前記コンタクト領域は、前記第2トレンチの側方に形成されている、B1~B19のいずれか一つに記載のSiC半導体装置。
【0633】
[B21]前記第2トレンチに埋設されたソース電極層をさらに含む、B20に記載のSiC半導体装置。
【0634】
[B22]前記コンタクト領域は、前記第2トレンチの側壁から露出している、B20またはB21に記載のSiC半導体装置。
【0635】
[B23]前記コンタクト領域は、前記第2トレンチの側壁および底壁から露出している、B20~B22のいずれか一つに記載のSiC半導体装置。
【0636】
[B24]前記トレンチは、平面視において格子状に形成されており、前記第2トレンチは、平面視において前記トレンチに取り囲まれた領域に形成されている、B20~B23のいずれか一つに記載のSiC半導体装置。
【0637】
[B25]前記トレンチは、平面視において帯状に延びており、前記第2トレンチは、平面視において前記トレンチに沿って帯状に延びている、B20~B24のいずれか一つに記載のSiC半導体装置。
【0638】
[B26]前記第2トレンチは、前記トレンチよりも深い、B20~B25のいずれか一つに記載のSiC半導体装置。
【0639】
[C1]一方側の第1主面および他方側の第2主面を有し、アクティブ領域および前記アクティブ領域外の外側領域を含むSiC半導体層と、前記アクティブ領域において前記第1主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記アクティブ領域において前記第1主面の表層部に形成され、前記トレンチの側方に位置する第1導電型のソース領域と、前記アクティブ領域において前記第1主面の表層部に形成され、前記ソース領域に対して前記第2主面側の領域に位置する第2導電型のボディ領域と、前記アクティブ領域および前記外側領域において前記第1主面の表層部に形成され、前記ボディ領域に対して前記第2主面側の領域に位置する部分を含む第1導電型のドリフト領域と、前記外側領域において前記第1主面の表層部に形成され、前記ドリフト領域との間でpn接合ダイオードを形成する第2導電型の不純物領域と、前記アクティブ領域において前記第1主面の表層部に形成され、前記ソース領域に対して前記トレンチとは反対側の領域に位置する第2導電型のコンタクト領域と、前記第1主面の上に形成され、前記ソース領域との間でオーミック接触を形成し、前記コンタクト領域との間でショットキー接合を形成する電極層と、を含む、SiC半導体装置。
【0640】
[C2]前記電極層は、前記不純物領域との間でショットキー接合を形成している、C1に記載のSiC半導体装置。
【0641】
[C3]前記不純物領域は、1.0×1020cm-3以下の第2導電型不純物濃度を有している、C2に記載のSiC半導体装置。
【0642】
[C4]前記不純物領域は、1.0×1017cm-3以上の第2導電型不純物濃度を有している、C3に記載のSiC半導体装置。
【0643】
[C5]前記電極層は、前記不純物領域との間でオーミック接触を形成している、C1に記載のSiC半導体装置。
【0644】
[C6]前記不純物領域は、1.0×1020cm-3を超える第2導電型不純物濃度を有している、C5に記載のSiC半導体装置。
【0645】
[C7]前記不純物領域は、1.0×1021cm-3以下の第2導電型不純物濃度を有している、C6に記載のSiC半導体装置。
【0646】
[C8]前記不純物領域は、前記アクティブ領域に沿って帯状に延びている、C1~C7のいずれか一つに記載のSiC半導体装置。
【0647】
[C9]前記不純物領域は、前記アクティブ領域を取り囲んでいる、C1~C8のいずれか一つに記載のSiC半導体装置。
【0648】
[C10]前記SiC半導体層は、六方晶からなるSiC単結晶を含む、C1~C9のいずれか一つに記載のSiC半導体装置。
【0649】
[C11]前記SiC半導体層は、2H(Hexagonal)-SiC単結晶、4H-SiC単結晶または6H-SiC単結晶を含む、C10に記載のSiC半導体装置。
【0650】
[C12]前記第1主面は、前記SiC単結晶のc面に面している、C10またはC11に記載のSiC半導体装置。
【0651】
[C13]前記トレンチは、前記SiC単結晶のm面に面する側壁、前記SiC単結晶のa面に面する側壁および前記SiC単結晶のc面に面する底壁を有している、C10~C12のいずれか一つに記載のSiC半導体装置。
【0652】
[C14]前記ソース領域は、前記トレンチにおいて前記SiC単結晶のa面に面する側壁から露出しており、前記ボディ領域は、前記トレンチにおいて前記SiC単結晶のa面に面する側壁から露出している、C13に記載のSiC半導体装置。
【0653】
[C15]前記第1主面は、前記SiC単結晶のc面に対して0°以上10°以下の角度で傾斜したオフ角を有している、C10~C14のいずれか一つに記載のSiC半導体装置。
【0654】
[C16]前記オフ角は、5°以下の角度である、C15に記載のSiC半導体装置。
【0655】
[C17]前記オフ角は、0°を超えて4°未満の角度である、C15またはC16に記載のSiC半導体装置。
【0656】
[C18]前記アクティブ領域において前記トレンチから間隔を空けて前記第1主面に形成された第2トレンチをさらに含み、前記コンタクト領域は、前記第2トレンチの側方に形成されている、C1~C17のいずれか一つに記載のSiC半導体装置。
【0657】
[C19]前記第2トレンチに埋設されたソース電極層をさらに含む、C18に記載のSiC半導体装置。
【0658】
[C20]前記コンタクト領域は、前記第2トレンチの側壁から露出している、C18またはC19に記載のSiC半導体装置。
【0659】
[C21]前記コンタクト領域は、前記第2トレンチの側壁および底壁から露出している、C18~C20のいずれか一つに記載のSiC半導体装置。
【0660】
[C22]前記トレンチは、平面視において格子状に形成されており、前記第2トレンチは、平面視において前記トレンチに取り囲まれた領域に形成されている、C18~C21のいずれか一つに記載のSiC半導体装置。
【0661】
[C23]前記トレンチは、平面視において帯状に延びており、前記第2トレンチは、平面視において前記トレンチに沿って帯状に延びている、C18~C22のいずれか一つに記載のSiC半導体装置。
【0662】
[C24]前記第2トレンチは、前記トレンチよりも深い、C18~C23のいずれか一つに記載のSiC半導体装置。
【0663】
[D1]一方側の第1主面および他方側の第2主面を有するSiC半導体層と、前記第1主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第1主面の表層部において前記トレンチの側方に形成された第1導電型のソース領域と、前記第1主面の表層部において前記ソース領域に対して前記第2主面側の領域に形成された第2導電型のボディ領域と、前記SiC半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第1導電型のドリフト領域と、前記ボディ領域の第2導電型不純物濃度を超えて前記ソース領域の第1導電型不純物濃度未満の第2導電型不純物濃度を有する第2導電型のコンタクト領域と、を含む、SiC半導体装置。
【0664】
[E1]一方側の第1主面および他方側の第2主面を有するSiC半導体層と、前記第1主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第1主面の表層部において前記トレンチの側方に形成された第1導電型のソース領域と、前記第1主面の表層部において前記ソース領域に対して前記第2主面側の領域に形成された第2導電型のボディ領域と、前記SiC半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第1導電型のドリフト領域と、前記第1主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成され、前記第1主面の法線方向に関して前記ソース領域の厚さを超える厚さを有する第2導電型のコンタクト領域と、を含み、前記コンタクト領域は、前記ソース領域の底部に対して前記第1主面側の領域に位置し、第2導電型不純物の一部が第1導電型不純物によって相殺補償された表層領域、および、前記ソース領域の底部に対して前記SiC半導体層の前記第2主面側の領域に位置し、第2導電型不純物が第1導電型不純物によって相殺補償されていない底部領域を含む、SiC半導体装置。
【0665】
[F1]一方側の第1主面および他方側の第2主面を有するSiC半導体層と、前記第1主面に形成されたトレンチと、前記トレンチから間隔を空けて前記第1主面に形成された第2トレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第1主面の表層部において前記トレンチの側方に形成された第1導電型のソース領域と、前記第1主面の表層部において前記ソース領域に対して前記第2主面側の領域に形成された第2導電型のボディ領域と、前記SiC半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第1導電型のドリフト領域と、前記第1主面の表層部において前記第2トレンチに沿って形成され、1.0×1020cm-3以下の第2導電型不純物濃度を有する第2導電型のコンタクト領域と、を含む、SiC半導体装置。
【0666】
[F2]前記第1主面の表層部において前記コンタクト領域を被覆するように前記第2トレンチに沿って形成された第2導電型のディープウェル領域をさらに含む、F1に記載のSiC半導体装置。
【0667】
[F3]前記ディープウェル領域は、前記コンタクト領域の第2導電型不純物濃度未満の第2導電型不純物濃度を有している、F2に記載のSiC半導体装置。
【0668】
[F4]前記第2トレンチは、前記トレンチよりも深い、F1~F3のいずれか一つに記載のSiC半導体装置。
【0669】
[G1]一方側の第1主面および他方側の第2主面を有するSiC半導体層と、前記第1主面に形成されたトレンチと、前記トレンチから間隔を空けて前記第1主面に形成された第2トレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第1主面の表層部において前記トレンチの側方に形成された第1導電型のソース領域と、前記第1主面の表層部において前記ソース領域に対して前記第2主面側の領域に形成された第2導電型のボディ領域と、前記SiC半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第1導電型のドリフト領域と、前記第1主面の表層部において前記第2トレンチに沿って形成され、第1導電型不純物および第2導電型不純物を含み、前記第2導電型不純物の一部が前記第1導電型不純物によって相殺補償された第2導電型のコンタクト領域と、を含む、SiC半導体装置。
【0670】
[G2]前記コンタクト領域は、前記ソース領域の底部に対して前記第1主面側の領域に位置する表層領域、および、前記ソース領域の底部に対して前記SiC半導体層の前記第2主面側の領域に位置する底部領域を含む、G1に記載のSiC半導体装置。
【0671】
[G3]前記コンタクト領域の前記表層領域は、第2導電型不純物の一部が第1導電型不純物によって相殺補償されている、G2に記載のSiC半導体装置。
【0672】
[G4]前記コンタクト領域の前記底部領域は、第1導電型不純物を含まない、G2またはG3に記載のSiC半導体装置。
【0673】
[G5]前記第1主面の表層部において前記コンタクト領域を被覆するように前記第2トレンチに沿って形成された第2導電型のディープウェル領域をさらに含む、G1~G4のいずれか一つに記載のSiC半導体装置。
【0674】
[G6]前記ディープウェル領域は、前記コンタクト領域の第2導電型不純物濃度未満の第2導電型不純物濃度を有している、G5に記載のSiC半導体装置。
【0675】
[G7]前記第2トレンチは、前記トレンチよりも深い、G1~G6のいずれか一項に記載のSiC半導体装置。
【0676】
[H1]一方側の第1主面および他方側の第2主面を有するSiC半導体層と、前記第1主面に形成されたトレンチと、前記トレンチから間隔を空けて前記第1主面に形成された第2トレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第1主面の表層部において前記トレンチの側方に形成された第1導電型のソース領域と、前記第1主面の表層部において前記ソース領域に対して前記第2主面側の領域に形成された第2導電型のボディ領域と、前記SiC半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第1導電型のドリフト領域と、前記第1主面の表層部において前記第2トレンチに沿って形成された第2導電型のコンタクト領域と、前記第1主面の上に形成され、前記ソース領域との間でオーミック接触を形成し、前記コンタクト領域との間でショットキー接合を形成する電極層と、を含む、SiC半導体装置。
【0677】
[H2]前記第1主面の表層部において前記コンタクト領域を被覆するように前記第2トレンチに沿って形成された第2導電型のディープウェル領域をさらに含む、H1に記載のSiC半導体装置。
【0678】
[H3]前記ディープウェル領域は、前記コンタクト領域の第2導電型不純物濃度未満の第2導電型不純物濃度を有している、H2に記載のSiC半導体装置。
【0679】
[H4]前記第2トレンチは、前記トレンチよりも深い、H1~H3のいずれか一つに記載のSiC半導体装置。
【0680】
この出願は、2018年8月7日に日本国特許庁に提出された特願2018-148646号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
【符号の説明】
【0681】
1 SiC半導体装置
2 SiC半導体層
3 第1主面
4 第2主面
6 アクティブ領域
7 外側領域
25 ドリフト領域
31 ボディ領域
32 ゲートトレンチ(トレンチ)
37 ゲート絶縁層
38 ゲート電極層(ゲート電極)
41 ソース領域
42 コンタクト領域
45 ダイオード領域
61 SiC半導体装置
62 SiC半導体装置
67 ソース電極層
63 ソーストレンチ(第2トレンチ)
71 SiC半導体装置
72 SiC半導体装置
75 SiC半導体装置
85 SiC半導体装置
101 SiC半導体装置
102 SiC半導体層
103 第1主面
104 第2主面
106 アクティブ領域
107 外側領域
127 ドリフト領域
131 ボディ領域
132 ゲートトレンチ(トレンチ)
138 ゲート絶縁層
139 ゲート電極層(ゲート電極)
145 ソーストレンチ(第2トレンチ)
147 ソース電極層
153 ソース領域
154 コンタクト領域
171 ダイオード領域
211 SiC半導体装置
221 SiC半導体装置
231 SiC半導体装置
θ オフ角
図1
図2
図3
図4
図5
図6
図7
図8
図9A
図9B
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23
図24
図25
図26
図27
図28
図29
図30
図31
図32
図33
図34
【手続補正書】
【提出日】2023-10-30
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
一方側の第1主面および他方側の第2主面を有するSiC半導体層と、
前記第1主面に形成されたトレンチと、
前記トレンチの内壁に形成されたゲート絶縁層と、
前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、
前記第1主面の表層部において前記トレンチの側方に形成された第1導電型のソース領域と、
前記第1主面の表層部において前記ソース領域に対して前記第2主面側の領域に形成された第2導電型のボディ領域と、
前記SiC半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第1導電型のドリフト領域と、を含み、
前記SiC半導体層は、平面視において、前記SiC半導体層の中央部に形成されたアクティブ領域と、前記アクティブ領域の外側の領域である外側領域とを含み、
前記アクティブ領域は、前記第1主面の一部を形成するアクティブ主面を有し、前記外側領域は、前記第1主面の一部を形成する外側主面を有していて、
前記外側主面は、前記アクティブ主面に対して前記SiC半導体層の前記第2主面側に窪んだ領域に形成され、
前記外側主面の表層部に形成された複数のフィールドリミット領域を含み、
隣り合う前記フィールドリミット領域の間の幅は、前記アクティブ領域から離れる方向に大きくなっている、SiC半導体装置。
【請求項2】
一方側の第1主面および他方側の第2主面を有するSiC半導体層と、
前記第1主面に形成されたトレンチと、
前記トレンチの内壁に形成されたゲート絶縁層と、
前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、
前記第1主面の表層部において前記トレンチの側方に形成された第1導電型のソース領域と、
前記第1主面の表層部において前記ソース領域に対して前記第2主面側の領域に形成された第2導電型のボディ領域と、
前記SiC半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第1導電型のドリフト領域と、
前記第1主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成された第2導電型のコンタクト領域と、を含み、
前記SiC半導体層は、平面視において、前記SiC半導体層の中央部に形成されたアクティブ領域と、前記アクティブ領域の外側の領域である外側領域とを含み、
前記アクティブ領域は、前記第1主面の一部を形成するアクティブ主面を有し、前記外側領域は、前記第1主面の一部を形成する外側主面を有していて、
前記外側主面は、前記アクティブ主面に対して前記SiC半導体層の前記第2主面側に窪んだ領域に形成され、
前記外側主面の表層部に形成された複数のフィールドリミット領域を含み、
隣り合う前記フィールドリミット領域の間の幅は、前記アクティブ領域から離れる方向に大きくなっている、SiC半導体装置。
【請求項3】
前記複数のフィールドリミット領域は、それぞれ、平面視において、前記アクティブ領域を取り囲む無端状に形成されている、請求項1または2に記載のSiC半導体装置。
【請求項4】
前記SiC半導体層は、六方晶からなるSiC単結晶を含む、請求項1~3のいずれか一項に記載のSiC半導体装置。
【請求項5】
前記SiC半導体層は、2H(Hexagonal)-SiC単結晶、4H-SiC単結晶または6H-SiC単結晶を含む、請求項4に記載のSiC半導体装置。
【請求項6】
前記第1主面は、前記SiC単結晶のc面に面している、請求項4または5に記載のSiC半導体装置。
【請求項7】
前記トレンチは、前記SiC単結晶のm面に面する側壁、前記SiC単結晶のa面に面する側壁および前記SiC単結晶のc面に面する底壁を有している、請求項4~6のいずれか一項に記載のSiC半導体装置。
【請求項8】
前記ソース領域は、前記トレンチにおいて前記SiC単結晶のa面に面する側壁から露出しており、
前記ボディ領域は、前記トレンチにおいて前記SiC単結晶のa面に面する側壁から露出している、請求項7に記載のSiC半導体装置。
【請求項9】
前記第1主面は、前記SiC単結晶のc面に対して0°以上10°以下の角度で傾斜したオフ角を有している、請求項4~8のいずれか一項に記載のSiC半導体装置。
【請求項10】
前記オフ角は、5°以下の角度である、請求項9に記載のSiC半導体装置。
【請求項11】
前記オフ角は、0°を超えて4°未満の角度である、請求項9または10に記載のSiC半導体装置。
【請求項12】
前記トレンチから間隔を空けて前記第1主面に形成された第2トレンチをさらに含み、
前記コンタクト領域は、前記第2トレンチの側方に形成されている、請求項~11のいずれか一項に記載のSiC半導体装置。
【請求項13】
前記第2トレンチに埋設されたソース電極層をさらに含む、請求項12に記載のSiC半導体装置。
【請求項14】
前記コンタクト領域は、前記第2トレンチの側壁から露出している、請求項12または13に記載のSiC半導体装置。
【請求項15】
前記コンタクト領域は、前記第2トレンチの側壁および底壁から露出している、請求項12~14のいずれか一項に記載のSiC半導体装置。
【請求項16】
前記トレンチは、平面視において格子状に形成されており、
前記第2トレンチは、平面視において前記トレンチに取り囲まれた領域に形成されている、請求項12~15のいずれか一項に記載のSiC半導体装置。
【請求項17】
前記トレンチは、平面視において帯状に延びており、
前記第2トレンチは、平面視において前記トレンチに沿って帯状に延びている、請求項12~15のいずれか一項に記載のSiC半導体装置。
【請求項18】
前記第2トレンチは、前記トレンチよりも深い、請求項12~17のいずれか一項に記載のSiC半導体装置。
【請求項19】
記トレンチ、前記ソース領域、前記ボディ領域、前記ドリフト領域および前記コンタクト領域は、前記アクティブ領域に形成されている、請求項~18のいずれか一項に記載のSiC半導体装置。
【請求項20】
前記外側領域において前記第1主面の表層部に形成された第2導電型の不純物領域をさらに含む、請求項19に記載のSiC半導体装置。
【請求項21】
前記ドリフト領域は、前記アクティブ領域および前記外側領域に形成されており、
前記不純物領域は、前記外側領域において前記ドリフト領域との間でpn接合ダイオードを形成している、請求項20に記載のSiC半導体装置。
【請求項22】
前記不純物領域は、前記コンタクト領域の第2導電型不純物濃度と等しい第2導電型不純物濃度を有している、請求項20または21に記載のSiC半導体装置。
【請求項23】
前記不純物領域は、前記コンタクト領域の第2導電型不純物濃度を超える第2導電型不純物濃度を有している、請求項20または21に記載のSiC半導体装置。
【請求項24】
前記不純物領域は、前記アクティブ領域に沿って帯状に延びている、請求項20~23のいずれか一項に記載のSiC半導体装置。
【請求項25】
前記不純物領域は、前記アクティブ領域を取り囲んでいる、請求項20~24のいずれか一項に記載のSiC半導体装置。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0006
【補正方法】変更
【補正の内容】
【0006】
本発明の一実施形態は、一方側の第1主面および他方側の第2主面を有するSiC半導体層と、前記第1主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第1主面の表層部において前記トレンチの側方に形成された第1導電型のソース領域と、前記第1主面の表層部において前記ソース領域に対して前記第2主面側の領域に形成された第2導電型のボディ領域と、前記SiC半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第1導電型のドリフト領域と、を含み、前記SiC半導体層は、平面視において、前記SiC半導体層の中央部に形成されたアクティブ領域と、前記アクティブ領域の外側の領域である外側領域とを含み、前記アクティブ領域は、前記第1主面の一部を形成するアクティブ主面を有し、前記外側領域は、前記第1主面の一部を形成する外側主面を有していて、前記外側主面は、前記アクティブ主面に対して前記SiC半導体層の前記第2主面側に窪んだ領域に形成され、前記外側主面の表層部に形成された複数のフィールドリミット領域を含み、隣り合う前記フィールドリミット領域の間の幅は、前記アクティブ領域から離れる方向に大きくなっている、SiC半導体装置を提供する。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0007
【補正方法】削除
【補正の内容】
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0008
【補正方法】変更
【補正の内容】
【0008】
本発明の一実施形態は、一方側の第1主面および他方側の第2主面を有するSiC半導体層と、前記第1主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第1主面の表層部において前記トレンチの側方に形成された第1導電型のソース領域と、前記第1主面の表層部において前記ソース領域に対して前記第2主面側の領域に形成された第2導電型のボディ領域と、前記SiC半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第1導電型のドリフト領域と、前記第1主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成された第2導電型のコンタクト領域と、を含み、前記SiC半導体層は、平面視において、前記SiC半導体層の中央部に形成されたアクティブ領域と、前記アクティブ領域の外側の領域である外側領域とを含み、前記アクティブ領域は、前記第1主面の一部を形成するアクティブ主面を有し、前記外側領域は、前記第1主面の一部を形成する外側主面を有していて、前記外側主面は、前記アクティブ主面に対して前記SiC半導体層の前記第2主面側に窪んだ領域に形成され、前記外側主面の表層部に形成された複数のフィールドリミット領域を含み、隣り合う前記フィールドリミット領域の間の幅は、前記アクティブ領域から離れる方向に大きくなっている、SiC半導体装置を提供する。