(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023179834
(43)【公開日】2023-12-20
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G11C 11/16 20060101AFI20231213BHJP
G11C 13/00 20060101ALI20231213BHJP
【ＦＩ】
G11C11/16 230
G11C13/00 400E
G11C13/00 400G
G11C13/00 270J
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022092674
(22)【出願日】2022-06-08
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】武田 晃一
(57)【要約】
【課題】抵抗変化型の不揮発性メモリにおける読み出しマージンを拡大することが可能な半導体装置を提供する。
【解決手段】クランプ回路４６は、記憶素子Ｒｃｅｌおよび参照抵抗素子Ｒｒｅｆにそれぞれ固定電位を印加する。プリチャージ回路４５は、ノードＮｑ，Ｎｑｂを電源電位Ｖｄｄにプリチャージする。センスアンプＳＡは、プリチャージ回路４５によるプリチャージの後、セル電流Ｉｃｅｌおよび参照電流Ｉｒｅｆによる放電期間の後に生じた、ノードＮｑの電位ＶｑとノードＮｑｂの電位Ｖｑｂとの電位差を増幅する。ノードＮｓは、ノードＮｑ，Ｎｑｂに容量Ｃｓａを介して結合される。電荷供給回路４０は、ノードＮｓに接続され、放電期間でノードＮｓに電荷を供給する。
【選択図】図５
【解決手段】クランプ回路４６は、記憶素子Ｒｃｅｌおよび参照抵抗素子Ｒｒｅｆにそれぞれ固定電位を印加する。プリチャージ回路４５は、ノードＮｑ，Ｎｑｂを電源電位Ｖｄｄにプリチャージする。センスアンプＳＡは、プリチャージ回路４５によるプリチャージの後、セル電流Ｉｃｅｌおよび参照電流Ｉｒｅｆによる放電期間の後に生じた、ノードＮｑの電位ＶｑとノードＮｑｂの電位Ｖｑｂとの電位差を増幅する。ノードＮｓは、ノードＮｑ，Ｎｑｂに容量Ｃｓａを介して結合される。電荷供給回路４０は、ノードＮｓに接続され、放電期間でノードＮｓに電荷を供給する。
【選択図】図５
【特許請求の範囲】
【請求項1】
抵抗変化型の記憶素子を含むメモリセルと、
参照抵抗素子と、
前記記憶素子および前記参照抵抗素子にそれぞれ固定電位を印加するクランプ回路と、
前記記憶素子に前記固定電位を印加することで生じるセル電流が流れる第１の配線と、
前記参照抵抗素子に前記固定電位を印加することで生じる参照電流が流れる第２の配線と、
前記第１の配線および前記第２の配線を電源電位にプリチャージするプリチャージ回路と、
前記プリチャージ回路によるプリチャージの後、前記セル電流および前記参照電流による放電期間の後に生じた、前記第１の配線の電位と前記第２の配線の電位との電位差を増幅するセンスアンプと、
前記第１の配線および前記第２の配線に容量を介して結合される第３の配線と、
前記第３の配線に接続され、前記放電期間で前記第３の配線に電荷を供給する電荷供給回路と、
を備える、
半導体装置。
参照抵抗素子と、
前記記憶素子および前記参照抵抗素子にそれぞれ固定電位を印加するクランプ回路と、
前記記憶素子に前記固定電位を印加することで生じるセル電流が流れる第１の配線と、
前記参照抵抗素子に前記固定電位を印加することで生じる参照電流が流れる第２の配線と、
前記第１の配線および前記第２の配線を電源電位にプリチャージするプリチャージ回路と、
前記プリチャージ回路によるプリチャージの後、前記セル電流および前記参照電流による放電期間の後に生じた、前記第１の配線の電位と前記第２の配線の電位との電位差を増幅するセンスアンプと、
前記第１の配線および前記第２の配線に容量を介して結合される第３の配線と、
前記第３の配線に接続され、前記放電期間で前記第３の配線に電荷を供給する電荷供給回路と、
を備える、
半導体装置。
【請求項2】
請求項１記載の半導体装置において、
前記電荷供給回路は、前記放電期間をかけて、前記第３の配線を、低電位側の電源電位から高電位側の電源電位に充電する、
半導体装置。
前記電荷供給回路は、前記放電期間をかけて、前記第３の配線を、低電位側の電源電位から高電位側の電源電位に充電する、
半導体装置。
【請求項3】
請求項２記載の半導体装置において、
前記電荷供給回路は、
オンに制御された際に、前記第３の配線を充電するスイッチ素子と、
前記第３の配線を充電する際の充電速度を定める電流源と、
を備える、
半導体装置。
前記電荷供給回路は、
オンに制御された際に、前記第３の配線を充電するスイッチ素子と、
前記第３の配線を充電する際の充電速度を定める電流源と、
を備える、
半導体装置。
【請求項4】
請求項２記載の半導体装置において、
前記センスアンプは、
クロスカップル接続によって差動増幅を行う第１導電型のトランジスタ対と、
クロスカップル接続によって差動増幅を行う第２導電型のトランジスタ対と、
を備える、
半導体装置。
前記センスアンプは、
クロスカップル接続によって差動増幅を行う第１導電型のトランジスタ対と、
クロスカップル接続によって差動増幅を行う第２導電型のトランジスタ対と、
を備える、
半導体装置。
【請求項5】
請求項１記載の半導体装置において、
前記第３の配線は、前記第１の配線および前記第２の配線のそれぞれに隣接して配置され、前記第１の配線と並行して延伸する区間および前記第２の配線と並行して延伸する区間を含むシールド線である、
半導体装置。
前記第３の配線は、前記第１の配線および前記第２の配線のそれぞれに隣接して配置され、前記第１の配線と並行して延伸する区間および前記第２の配線と並行して延伸する区間を含むシールド線である、
半導体装置。
【請求項6】
請求項１記載の半導体装置において、
前記電荷供給回路は、さらに、前記第１の配線および前記第２の配線に接続され、前記第１の配線の電位または前記第２の配線の電位が目標電位に到達した際に、前記第３の配線への電荷の供給動作を開始する、
半導体装置。
前記電荷供給回路は、さらに、前記第１の配線および前記第２の配線に接続され、前記第１の配線の電位または前記第２の配線の電位が目標電位に到達した際に、前記第３の配線への電荷の供給動作を開始する、
半導体装置。
【請求項7】
請求項６記載の半導体装置において、
前記電荷供給回路は、前記第１の配線の電位または前記第２の配線の電位の低下を抑制するように前記第３の配線への電荷の供給量を増加させる負帰還回路を備える、
半導体装置。
前記電荷供給回路は、前記第１の配線の電位または前記第２の配線の電位の低下を抑制するように前記第３の配線への電荷の供給量を増加させる負帰還回路を備える、
半導体装置。
【請求項8】
請求項７記載の半導体装置において、
前記電荷供給回路は、
前記第１の配線に接続され、前記第１の配線の電位の低下量に応じて増加する電流を流す第１のトランジスタと、
前記第２の配線に接続され、前記第２の配線の電位の低下量に応じて増加する電流を流す第２のトランジスタと、
オンに制御された際に、前記第１のトランジスタに流れる電流と前記第２のトランジスタに流れる電流とを加算した電流で、前記第３の配線を充電するスイッチ素子と、
を備える、
半導体装置。
前記電荷供給回路は、
前記第１の配線に接続され、前記第１の配線の電位の低下量に応じて増加する電流を流す第１のトランジスタと、
前記第２の配線に接続され、前記第２の配線の電位の低下量に応じて増加する電流を流す第２のトランジスタと、
オンに制御された際に、前記第１のトランジスタに流れる電流と前記第２のトランジスタに流れる電流とを加算した電流で、前記第３の配線を充電するスイッチ素子と、
を備える、
半導体装置。
【請求項9】
請求項７記載の半導体装置において、
前記センスアンプは、クロスカップル接続によって差動増幅を行う第１導電型のトランジスタ対で構成される、
半導体装置。
前記センスアンプは、クロスカップル接続によって差動増幅を行う第１導電型のトランジスタ対で構成される、
半導体装置。
【請求項10】
一つの半導体チップで構成される半導体装置であって、
プロセッサと、
不揮発性メモリと、
前記プロセッサと前記不揮発性メモリとを互いに接続するバスと、
を有し、
前記不揮発性メモリは、
抵抗変化型の記憶素子を含むメモリセルと、
参照抵抗素子と、
前記記憶素子および前記参照抵抗素子にそれぞれ固定電位を印加するクランプ回路と、
前記記憶素子に前記固定電位を印加することで生じるセル電流が流れる第１の配線と、
前記参照抵抗素子に前記固定電位を印加することで生じる参照電流が流れる第２の配線と、
前記第１の配線および前記第２の配線を電源電位にプリチャージするプリチャージ回路と、
前記プリチャージ回路によるプリチャージの後、前記セル電流および前記参照電流による放電期間の後に生じた、前記第１の配線と前記第２の配線との間の電位差を増幅するセンスアンプと、
前記第１の配線および前記第２の配線に容量を介して結合される第３の配線と、
前記第３の配線に接続され、前記放電期間で前記第３の配線に電荷を供給する電荷供給回路と、
を備える、
半導体装置。
プロセッサと、
不揮発性メモリと、
前記プロセッサと前記不揮発性メモリとを互いに接続するバスと、
を有し、
前記不揮発性メモリは、
抵抗変化型の記憶素子を含むメモリセルと、
参照抵抗素子と、
前記記憶素子および前記参照抵抗素子にそれぞれ固定電位を印加するクランプ回路と、
前記記憶素子に前記固定電位を印加することで生じるセル電流が流れる第１の配線と、
前記参照抵抗素子に前記固定電位を印加することで生じる参照電流が流れる第２の配線と、
前記第１の配線および前記第２の配線を電源電位にプリチャージするプリチャージ回路と、
前記プリチャージ回路によるプリチャージの後、前記セル電流および前記参照電流による放電期間の後に生じた、前記第１の配線と前記第２の配線との間の電位差を増幅するセンスアンプと、
前記第１の配線および前記第２の配線に容量を介して結合される第３の配線と、
前記第３の配線に接続され、前記放電期間で前記第３の配線に電荷を供給する電荷供給回路と、
を備える、
半導体装置。
【請求項11】
請求項１０記載の半導体装置において、
前記電荷供給回路は、前記放電期間をかけて、前記第３の配線を、低電位側の電源電位から高電位側の電源電位に充電する、
半導体装置。
前記電荷供給回路は、前記放電期間をかけて、前記第３の配線を、低電位側の電源電位から高電位側の電源電位に充電する、
半導体装置。
【請求項12】
請求項１１記載の半導体装置において、
前記電荷供給回路は、
オンに制御された際に、前記第３の配線を充電するスイッチ素子と、
前記第３の配線を充電する際の充電速度を定める電流源と、
を備える、
半導体装置。
前記電荷供給回路は、
オンに制御された際に、前記第３の配線を充電するスイッチ素子と、
前記第３の配線を充電する際の充電速度を定める電流源と、
を備える、
半導体装置。
【請求項13】
請求項１０記載の半導体装置において、
前記第３の配線は、前記第１の配線および前記第２の配線のそれぞれに隣接して配置され、前記第１の配線と並行して延伸する区間および前記第２の配線と並行して延伸する区間を含むシールド線である、
半導体装置。
前記第３の配線は、前記第１の配線および前記第２の配線のそれぞれに隣接して配置され、前記第１の配線と並行して延伸する区間および前記第２の配線と並行して延伸する区間を含むシールド線である、
半導体装置。
【請求項14】
請求項１０記載の半導体装置において、
前記電荷供給回路は、さらに、前記第１の配線および前記第２の配線に接続され、前記第１の配線の電位または前記第２の配線の電位が目標電位に到達した際に、前記第３の配線への電荷の供給動作を開始する、
半導体装置。
前記電荷供給回路は、さらに、前記第１の配線および前記第２の配線に接続され、前記第１の配線の電位または前記第２の配線の電位が目標電位に到達した際に、前記第３の配線への電荷の供給動作を開始する、
半導体装置。
【請求項15】
請求項１４記載の半導体装置において、
前記電荷供給回路は、前記第１の配線の電位または前記第２の配線の電位の低下を抑制するように前記第３の配線への電荷の供給量を増加させる負帰還回路を備える、
半導体装置。
前記電荷供給回路は、前記第１の配線の電位または前記第２の配線の電位の低下を抑制するように前記第３の配線への電荷の供給量を増加させる負帰還回路を備える、
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）等の抵抗変化型の記憶素子を含む半導体装置に関する。
【背景技術】
【0002】
例えば、非特許文献１には、ＳＴＴ（Spin Transfer Torque）－ＭＲＡＭにおける、読み出し回路の構成例が示される。当該読み出し回路は、セル抵抗および参照抵抗に読み出し電位を印加するクランプ素子と、ｐＭＯＳクロスカップル型のセンスアンプと、センスアンプの差動対ノードをプリチャージするプリチャージ素子とを備える。センスアンプは、プリチャージ後に、セル抵抗および参照抵抗を介して放電された差動対ノードの電位差を増幅する。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】Yu-Der Chih et al., “13.3 A 22nm 32Mb Embedded STT-MRAM with 10ns Read Speed, 1M Cycle Write Endurance, 10 Years Retention at 150°C and High Immunity to Magnetic Field Interference”, 2020 ISSCC , pp.222-224
【発明の概要】
【発明が解決しようとする課題】
【0004】
近年、ＭＣＵ（Micro Controller Unit）やＳｏＣ（System on a Chip）等の半導体装置における内蔵メモリとして、ＭＲＡＭ、詳細にはＳＴＴ－ＭＲＡＭが注目されている。ＳＴＴ－ＭＲＡＭは、例えば、従来型のＭＲＡＭやフラッシュメモリと比較して、微細化、言い換えればスケーリング等の観点でメリットが得られる。一方、微細化が進むと、通常、トランジスタの耐圧が低下するため、低い電源電位が用いられる。しかしながら、低い電源電位を用いると、読み出しマージンを十分に確保できないおそれがあった。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施の形態の半導体装置は、抵抗変化型の記憶素子を含むメモリセルと、参照抵抗素子と、クランプ回路と、第１、第２および第３の配線と、プリチャージ回路と、センスアンプと、電荷供給回路と、を備える。クランプ回路は、記憶素子および参照抵抗素子にそれぞれ固定電位を印加する。第１の配線は、記憶素子に固定電位を印加することで生じるセル電流が流れる。第２の配線は、参照抵抗素子に固定電位を印加することで生じる参照電流が流れる。プリチャージ回路は、第１の配線および第２の配線を電源電位にプリチャージする。センスアンプは、プリチャージ回路によるプリチャージの後、セル電流および参照電流による放電期間の後に生じた、第１の配線の電位と第２の配線の電位との電位差を増幅する。第３の配線は、第１の配線および第２の配線に容量を介して結合される。電荷供給回路は、第３の配線に接続され、放電期間で第３の配線に電荷を供給する。
【発明の効果】
【0007】
一実施の形態の半導体装置を用いることで、抵抗変化型の不揮発性メモリにおける読み出しマージンを拡大することが可能になる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0010】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0011】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、略してＭＯＳトランジスタを用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。実施の形態では、ｐチャネル型のＭＯＳＦＥＴをｐＭＯＳトランジスタＭＰと呼び、ｎチャネル型のＭＯＳＦＥＴをｎＭＯＳトランジスタＭＮと呼ぶ。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【0012】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0013】
（実施の形態１）
＜半導体装置および不揮発性メモリの概略＞
図１は、実施の形態１による半導体装置において、主要部の構成例を示すブロック図である。図１に示される半導体装置１０は、一つの半導体チップで構成され、例えば、ＭＣＵや、ＳｏＣ等である。当該半導体装置１０は、例えば、車両のＥＣＵ（Electronic Control Unit）等に搭載され得る。
＜半導体装置および不揮発性メモリの概略＞
図１は、実施の形態１による半導体装置において、主要部の構成例を示すブロック図である。図１に示される半導体装置１０は、一つの半導体チップで構成され、例えば、ＭＣＵや、ＳｏＣ等である。当該半導体装置１０は、例えば、車両のＥＣＵ（Electronic Control Unit）等に搭載され得る。
【0014】
図１に示される半導体装置１０は、プロセッサ１５、ＲＡＭ１６、不揮発性メモリ１７、タイマ１８、アナログディジタル変換器（ＡＤＣ）１９、ディジタルアナログ変換器（ＤＡＣ）２０、通信インタフェース２１および各種周辺回路２２と、これらを互いに接続するバス２３とを備える。プロセッサ１５は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等である。ＲＡＭは、ＤＲＡＭやＳＲＡＭ等の揮発性メモリである。
【0015】
通信インタフェース２１は、例えば、ＣＡＮ（Controller Area Network）インタフェース等であってよい。不揮発性メモリ１７は、例えば、ＳＴＴ－ＭＲＡＭ等である。不揮発性メモリ１７は、プロセッサ１５で実行されるプログラムの保存用として用いられる場合や、プロセッサ１５のワーク用メモリとして用いられる場合がある。なお、不揮発性メモリ１７は、ＭＲＡＭに限らず、抵抗変化型の記憶素子を備えるものであればよい。
【0016】
ここで、不揮発性メモリ１７として、例えば、ＳＴＴ－ＭＲＡＭ等を用いることで、半導体装置１０の微細化に対応し易くなる。一方、微細化が進むと、低い電源電位が用いられるため、読み出しマージンの低下、詳細には、記憶素子から得られる信号量の減少等が生じ得る。また、特に、車両向けの半導体装置１０等では、高温環境下で、記憶素子における抵抗値の変化量が小さくなる場合がある。これによっても、読み出しマージンの低下が生じ得る。このため、読み出しマージンを向上させる技術が求められる。
【0017】
図２Ａは、図１における不揮発性メモリの主要部の構成例を示すブロック図である。図２Ｂは、図２Ａにおけるメモリセルの構成例を示す回路図である。図２Ａに示す不揮発性メモリ１７は、メモリアレイ３０と、ワード線ドライバ３２と、複数、ここではｋ個の読み書き回路３３［１］～３３［ｋ］と、アドレスデコーダ３１と、タイミング制御回路３４とを備える。
【0018】
メモリアレイ３０は、複数、ここではｎ本のワード線ＷＬ１～ＷＬｎを備える。また、メモリアレイ３０は、１個の読み書き回路、例えば３３［１］に対応して、複数、ここではｍ本のビット線ＢＬ１～ＢＬｍと、ｍ本のソース線ＳＬ１～ＳＬｍと、複数、ここではｎ×ｍ個のメモリセルＭＣ１１～ＭＣｎｍとを備える。明細書では、複数のワード線ＷＬ１～ＷＬｎを総称してワード線ＷＬと呼ぶ。複数のビット線ＢＬ１～ＢＬｍを総称して、ビット線ＢＬと呼ぶ。複数のソース線ＳＬ１～ＳＬｍを総称して、ソース線ＳＬと呼ぶ。複数のメモリセルＭＣ１１～ＭＣｎｍを総称してメモリセルＭＣと呼ぶ。
【0019】
なお、ここでは、ｍ本のビット線ＢＬ１～ＢＬｍに対応して、ｍ本の書き込み用のソース線ＳＬ１～ＳＬｍが設けられた。ただし、高密度化のために、２個のメモリセルＭＣで１本のソース線を共有する場合もあり、この場合に設けられるソース線の本数は、ｍ/２本となる。また、図示は省略されるが、詳細には、ｋ個の読み書き回路３３［１］～３３［ｋ］に対応して、ビット線ＢＬは、ｍ×ｋ本設けられ、メモリセルＭＣは、ｎ×ｍ×ｋ個設けられる。
【0020】
複数のワード線ＷＬ１～ＷＬｎは、ロウ方向に並んで配置され、ロウ方向と交差する、例えば直交するカラム方向に向けて延伸する。一方、複数のビット線ＢＬ１～ＢＬｍは、カラム方向に並んで配置され、ロウ方向に向けて延伸する。複数のメモリセルＭＣは、複数のワード線ＷＬと、複数のビット線ＢＬとの交点にそれぞれ配置される。例えば、メモリセルＭＣｎｍは、ワード線ＷＬｎと、ビット線ＢＬｍとの交点に配置される。
【0021】
メモリセルＭＣは、図２Ｂに示されるように、ビット線ＢＬとソース線ＳＬとの間に直列に接続される、抵抗変化型の記憶素子Ｒｃｅｌおよび選択トランジスタＳＴを備える。記憶素子Ｒｃｅｌは、ビット線ＢＬに接続され、例えば、ＭＴＪ（Magnetic Tunnel Junction）を構成要素として低抵抗状態か高抵抗状態かによって異なるデータを記憶する。具体的には、ＭＴＪでは、トンネルバリア膜を挟んで固定層とフリー層とが設けられる。フリー層の磁化の向きは、書き込み動作時に流す電流の方向に応じて変化する。固定層とフリー層とで磁化の向きが同じ状態は、Ｐ状態と呼ばれ、磁化の向きが反対の状態は、ＡＰ状態と呼ばれる。Ｐ状態は低抵抗状態であり、ＡＰ状態は高抵抗状態である。
【0022】
選択トランジスタＳＴは、例えば、ｎＭＯＳトランジスタであり、ソース線ＳＬと、記憶素子Ｒｃｅｌとの間に接続される。また、選択トランジスタＳＴは、例えばゲートである制御ノードがワード線ＷＬに接続され、ワード線ＷＬによってオン・オフが制御される。
【0023】
記憶素子Ｒｃｅｌを高抵抗状態であるＡＰ状態から、低抵抗状態であるＰ状態に変化させる場合、選択トランジスタＳＴがオンの状態で、ソース線ＳＬを基準に正極の電位をビット線ＢＬに印加し、ビット線ＢＬから接地電位Ｖｓｓに記憶素子Ｒｃｅｌを介して書き込み電流を流す。一方、記憶素子ＲｃｅｌをＰ状態からＡＰ状態に変化させる場合、選択トランジスタＳＴがオンの状態で、ソース線ＳＬを基準に負極の電位をビット線ＢＬに印加し、ソース線ＳＬからビット線ＢＬに記憶素子Ｒｃｅｌを介して書き込み電流を流す。
【0024】
また、読み出し動作時には、詳細は後述するが、ソース線ＳＬに接地電位Ｖｓｓを印加し、記憶素子Ｒｃｅｌに書き込み動作時よりも低い電位を印加した状態で、記憶素子Ｒｃｅｌに流れるセル電流の大きさが判別される。この際には、例えば、ＡＰ状態の抵抗値とＰ状態の抵抗値との中間の抵抗値を有する参照抵抗素子が予め設けられ、当該参照抵抗素子に流れる参照電流と、記憶素子Ｒｃｅｌに流れるセル電流とが比較される。
【0025】
図２Ａに戻り、ワード線ドライバ３２は、アドレスデコーダ３１からの選択信号Ｓｗｌに基づいて、複数のワード線ＷＬ１～ＷＬｎの中のいずれか１本を選択し、選択されたワード線ＷＬに、選択トランジスタＳＴをオンに制御するための電位を印加する。複数の読み書き回路３３［１］～３３［ｋ］のそれぞれ、代表として３３［１］は、カラムセレクタＣＳＥＬと、読み出し回路および書き込み回路を備える。読み出し回路は、センスアンプＳＡおよび出力バッファＯＢＦを含む。書き込み回路は、入力バッファＩＢＦおよび書き込みドライバＷＴＤを含む。
【0026】
読み出し動作時において、カラムセレクタＣＳＥＬは、アドレスデコーダ３１からの選択信号Ｓｂｌに基づいて、ｍ本のビット線ＢＬの中のいずれか１本を選択する。カラムセレクタＣＳＥＬは、選択された１本のビット線ＢＬを、グローバルビット線ＧＢＬに接続する。センスアンプＳＡは、グローバルビット線ＧＢＬに流れる電流、ひいては、選択されたメモリセルＭＣに流れるセル電流と、前述した参照抵抗素子に流れる参照電流との差分を増幅する。出力バッファＯＢＦは、当該センスアンプＳＡの出力信号をラッチすることで、ラッチ結果を読み出しデータＤＯ１として外部へ出力する。
【0027】
一方、書き込み動作時において、カラムセレクタＣＳＥＬは、アドレスデコーダ３１からの選択信号Ｓｂｌ，Ｓｓｌに基づいて、ｍ本のビット線ＢＬとｍ本のソース線ＳＬの中から、それぞれ、１本ずつを選択する。カラムセレクタＣＳＥＬは、選択された１本のビット線ＢＬとソース線ＳＬを、それぞれ、グローバルビット線ＧＢＬとグローバルソース線ＧＳＬに接続する。
【0028】
入力バッファＩＢＦは、外部からの書き込みデータＤＩ１をラッチする。書き込みドライバＷＴＤは、入力バッファＩＢＦにラッチされたデータの論理レベルに基づいて、選択されたメモリセルＭＣに、グローバルビット線ＧＢＬとグローバルソース線ＧＳＬとを介してＰ状態またはＡＰ状態を書き込む。すなわち、書き込みドライバＷＴＤは、Ｐ状態またはＡＰ状態に応じた書き込み電流または書き込み電位を生成し、グローバルビット線ＧＢＬとグローバルソース線ＧＳＬに印加する。
【0029】
読み書き回路３３［２］～３３［ｋ］も、読み書き回路３３［１］と同様の構成を備え、同様の動作を行う。その結果、読み書き回路３３［２］～３３［ｋ］は、それぞれ、同一のワード線ＷＬ上の選択されたメモリセルＭＣに保存されるデータを、読み出しデータＤＯ２～ＤＯｋとして外部へ出力する。また、読み書き回路３３［２］～３３［ｋ］は、外部からの書き込みデータＤＩ２～ＤＩｋを、選択されたメモリセルＭＣに書き込む。
【0030】
タイミング制御回路３４は、不揮発性メモリ１７全体の各種タイミングを制御する。その一部として、タイミング制御回路３４は、センスアンプＳＡ、書き込みドライバＷＴＤにおける活性化タイミングや、出力バッファＯＢＦ、入力バッファＩＢＦにおけるラッチタイミング等と制御する。なお、明細書では、読み書き回路３３［１］～３３［ｋ］を総称して、読み書き回路３３と呼ぶ。読み出しデータＤＯ１～ＤＯｋを総称して、読み出しデータＤＯと呼ぶ。書き込みデータＤＩ１～ＤＩｋを総称して、書き込みデータＤＩと呼ぶ。
【0031】
＜読み出し回路の基本方式＞
［比較例の方式およびその問題点］
図１４は、比較例となる半導体装置において、読み出し回路の主要部の詳細な構成例を示す回路図である。図１４には、図２Ａにおけるメモリアレイ３０の一部と、読み書き回路３３の一部とが示される。図示は省略されるが、メモリアレイ３０の一部と読み書き回路３３の一部との間には、カラムセレクタＣＳＥＬが接続される。また、メモリセルＭＣの読み出し動作時において、ソース線ＳＬには、接地電位Ｖｓｓが印加される。
［比較例の方式およびその問題点］
図１４は、比較例となる半導体装置において、読み出し回路の主要部の詳細な構成例を示す回路図である。図１４には、図２Ａにおけるメモリアレイ３０の一部と、読み書き回路３３の一部とが示される。図示は省略されるが、メモリアレイ３０の一部と読み書き回路３３の一部との間には、カラムセレクタＣＳＥＬが接続される。また、メモリセルＭＣの読み出し動作時において、ソース線ＳＬには、接地電位Ｖｓｓが印加される。
【0032】
図１４において、メモリアレイ３０は、正規のメモリセルＭＣに加えて、参照メモリセルＭＣｒを備える。図２Ａでは、参照メモリセルＭＣｒの図示は省略されている。正規のメモリセルＭＣは、図２Ｂに示したように、抵抗変化型の記憶素子Ｒｃｅｌと、ワード線ＷＬによって制御される選択トランジスタＳＴとを備える。
【0033】
一方、参照メモリセルＭＣｒは、参照抵抗素子Ｒｒｅｆと、参照用の選択トランジスタＳＴｒとを備える。参照抵抗素子Ｒｒｅｆは、Ｐ状態の抵抗値とＡＰ状態の抵抗値との中間の抵抗値を有する。参照用の選択トランジスタＳＴｒは、参照ワード線ＷＬｒによって制御される。読み出し動作時には、ワード線ＷＬに加えて、参照ワード線ＷＬｒも活性化される。その結果、ビット線ＢＬには、記憶素子Ｒｃｅｌの抵抗値に応じたセル電流が流れ、参照ビット線ＢＬｒには、参照抵抗素子Ｒｒｅｆの抵抗値に応じた参照電流が流れる。なお、図１４では、参照メモリセルＭＣｒがメモリアレイ３０内に配置される場合の例を図示するが、メモリ構成によっては、読み書き回路３３内に配置される場合もあり得る。
【0034】
読み書き回路３３ｃは、センスアンプＳＡｐと、プリチャージ回路４５と、クランプ回路４６と、出力バッファＯＢＦと、を備える。クランプ回路４６は、ソースフォロワのクランプ素子として機能する２個のｎＭＯＳトランジスタＭＮｃ１，ＭＮｃ２を備える。クランプ回路４６は、読み出し動作時に、記憶素子Ｒｃｅｌおよび参照抵抗素子Ｒｒｅｆに、ビット線ＢＬおよび参照ビット線ＢＬｒを介してそれぞれ固定電位を印加する。この際の固定電位は、ｎＭＯＳトランジスタＭＮｃ１，ＭＮｃ２のゲートに印加されるクランプ電位Ｖｃｌｐによって定められる。
【0035】
ｎＭＯＳトランジスタＭＮｃ１のドレインは、ノード（第１の配線）Ｎｑに接続され、ｎＭＯＳトランジスタＭＮｃ２のドレインは、ノード（第２の配線）Ｎｑｂに接続される。ノードＮｑには、記憶素子Ｒｃｅｌにクランプ回路４６による固定電位を印加することで生じるセル電流が流れる。ノードＮｑｂには、参照抵抗素子Ｒｒｅｆにクランプ回路４６による固定電位を印加することで生じる参照電流が流れる。
【0036】
プリチャージ回路４５は、ソースに電源電位Ｖｄｄが印加される２個のｐＭＯＳトランジスタＭＰｐ１，ＭＰｐ２を備える。プリチャージ回路４５は、ノードＮｑ，Ｎｑｂを電源電位Ｖｄｄにプリチャージする。具体的には、ｐＭＯＳトランジスタＭＰｐ１，ＭＰｐ２は、プリチャージ信号ＰＣのロウレベル期間でオンとなり、ドレインに接続されたノードＮｑｂ，Ｎｑをそれぞれプリチャージする。
【0037】
センスアンプＳＡｐは、２個のｐＭＯＳトランジスタＭＰａ１，ＭＰａ２からなるｐチャネル型のトランジスタ対と、ｐＭＯＳトランジスタＭＰａ３とを備える。センスアンプＳＡｐは、プリチャージ回路４５によるプリチャージの後、セル電流および参照電流による放電期間の後に生じた、ノードＮｑの電位ＶｑとノードＮｑｂの電位Ｖｑｂとの電位差を増幅する。
【0038】
詳細には、ｐＭＯＳトランジスタＭＰａ１，ＭＰａ２のゲートは、それぞれ、ノードＮｑｂ，Ｎｑに接続される。ｐＭＯＳトランジスタＭＰａ１，ＭＰａ２は、一方のゲートが他方のドレインに接続されるクロスカップル接続によって差動増幅を行う。すなわち、ｐＭＯＳトランジスタＭＰａ１，ＭＰａ２は、ｐＭＯＳクロスカップル型のセンスアンプである。ｐＭＯＳトランジスタＭＰａ３は、センスアンプイネーブル信号ＳＡＥのハイレベル期間で、電源電位Ｖｄｄを、ｐＭＯＳトランジスタＭＰａ１，ＭＰａ２のソースに印加する。これによって、ｐＭＯＳトランジスタＭＰａ３は、センスアンプＳＡｐを活性化する。
【0039】
出力バッファＯＢＦは、センスアンプＳＡｐによって増幅された、電位Ｖｑと電位Ｖｑｂとの電位差をさらに増幅すると共に、ラッチする。そして、出力バッファＯＢＦは、ラッチしたデータを読み出しデータＤＯとして出力する。なお、プリチャージ信号ＰＣおよびセンスアンプイネーブル信号ＳＡＥは、図２Ａに示したタイミング制御回路３４によって生成される。
【0040】
図１５Ａは、図１４に示される回路の読み出し動作時の状態を簡略化して表す等価回路図である。図１５Ｂは、図１４および図１５Ａに示される回路の動作例を示す波形図である。図１５Ａには、ビット線ＢＬを介して記憶素子Ｒｃｅｌと選択トランジスタＳＴとの合成抵抗Ｒｃｅｌ’に読み出し電位Ｖｒｄを印加することで、ビット線ＢＬおよびノードＮｑにセル電流Ｉｃｅｌが流れる様子が示される。読み出し電位Ｖｒｄは、クランプ電位Ｖｃｌｐに基づく固定電位である。同様に、参照ビット線ＢＬｒを介して参照抵抗素子Ｒｒｅｆと選択トランジスタＳＴｒとの合成抵抗Ｒｒｅｆ’に読み出し電位Ｖｒｄを印加することで、参照ビット線ＢＬｒおよびノードＮｑｂに参照電流Ｉｒｅｆが流れる様子が示される。
【0041】
ここで、より詳細には、ノードＮｑ，Ｎｑｂのそれぞれは、接地電位Ｖｓｓが印加されるノードＮｓに、容量Ｃｓａを介して結合される。容量Ｃｓａは、ノード（第１の配線）Ｎｑと接地電位Ｖｓｓ用の配線との間、およびノード（第２の配線）Ｎｑｂと接地電位Ｖｓｓ用の配線との間にそれぞれ存在する寄生容量である。同様に、ビット線ＢＬおよび参照ビット線ＢＬｒのそれぞれも、寄生容量である容量Ｃｂｌを介して接地電位Ｖｓｓに結合される。
【0042】
読み出し動作時には、図１５Ｂに示されるように、時点ｔ１から時点ｔ２までのプリチャージ期間Ｔｐｃにおいて、プリチャージ回路４５は、ノードＮｑ，Ｎｑｂの電位Ｖｑ，Ｖｑｂを電源電位Ｖｄｄにプリチャージする。電源電位Ｖｄｄは、例えば、１．０Ｖ以下の０．７Ｖ等である。また、メモリセルＭＣ内の記憶素子Ｒｃｅｌは、選択された状態となり、クランプ回路４６（ＭＮｃ１）を介してノードＮｑに接続される。これに伴い、プリチャージ回路４５から記憶素子Ｒｃｅｌまでに電流パスが形成されて、ビット線ＢＬの電位Ｖｂｌは読み出し電位Ｖｒｄにクランプされる。また、読み出し電位Ｖｒｄと記憶素子Ｒｃｅｌの抵抗値、詳細には合成抵抗Ｒｃｅｌ’とに応じたセル電流Ｉｃｅｌが流れる。
【0043】
同様に、参照メモリセルＭＣｒ内の参照抵抗素子Ｒｒｅｆも、選択された状態となり、クランプ回路４６（ＭＮｃ２）を介してノードＮｑｂに接続される。これに伴い、プリチャージ回路４５から参照抵抗素子Ｒｒｅｆまでに電流パスが形成されて、参照ビット線ＢＬｒの電位Ｖｂｌｒは読み出し電位Ｖｒｄにクランプされる。また、読み出し電位Ｖｒｄと参照抵抗素子Ｒｒｅｆの抵抗値、詳細には合成抵抗Ｒｒｅｆ’とに応じた参照電流Ｉｒｅｆが流れる。読み出し電位Ｖｒｄは、例えば、０．１Ｖ等である。
【0044】
その後、時点ｔ２から時点ｔ３までの放電期間Ｔｄｃにおいて、プリチャージ回路４５は停止状態となり、ノードＮｑ，Ｎｑｂの電位Ｖｑ，Ｖｑｂは、セル電流Ｉｃｅｌおよび参照電流Ｉｒｅｆによる放電によって、共に、プリチャージレベルである電源電位Ｖｄｄから低下する。この際に、電位Ｖｑの放電傾きは、セル電流Ｉｃｅｌの大きさによって定められ、電位Ｖｑｂの放電傾きは、参照電流Ｉｒｅｆの大きさによって定められる。また、この傾きの違いによって、電位Ｖｑと電位Ｖｑｂとの電位差ΔＶは、時間の経過に伴い拡大する。センスアンプＳＡｐは、電位差ΔＶが十分に拡大した時点、例えば時点ｔ３で活性化され、当該時点ｔ３における電位差ΔＶを増幅する。
【0045】
しかしながら、このような方式では、読み出しマージンが不足する、具体的には、センスアンプＳＡｐが活性化された時点での電位差ΔＶが不十分となるおそれがあった。すなわち、例えば時点ｔ３での電位差ΔＶは、センスアンプＳＡｐのオフセット電圧よりも大きくなっている必要がある。仮に、電位差ΔＶがセンスアンプＳＡｐのオフセット電圧よりも小さい場合、センスアンプＳＡｐによって逆方向への増幅が行われたり、または、センスアンプＳＡｐでの増幅量が不足し、後段の出力バッファＯＢＦで、誤ったデータがラッチされるおそれがある。
【0046】
ここで、電位差ΔＶに関して詳細に説明する。電位差ΔＶは、図１５Ｂに示されるように、ある時点ｔ３で最大値ΔＶｍｘＣとなり、それ以降は、減少していく。具体的に説明すると、時点ｔ２ののち、電位Ｖｑの放電傾きＶｑ／ｔは、図１５Ａに示した容量Ｃｓａの容量値を用いてＩｃｅｌ／Ｃｓａで与えられる。同様に、電位Ｖｑｂの放電傾きＶｑｂ／ｔは、Ｉｒｅｆ／Ｃｓａで与えられる。このため、電位差ΔＶ＝Ｖｑ－Ｖｑｂは、式（１）に示されるように、時間ｔの経過に伴い徐々に増加する。
ΔＶ＝（Ｉｃｅｌ－Ｉｒｅｆ）×ｔ／Ｃｓａ …（１）
ΔＶ＝（Ｉｃｅｌ－Ｉｒｅｆ）×ｔ／Ｃｓａ …（１）
【0047】
ただし、一定時間後に、例えば、ノードＮｑが読み出し電位Ｖｒｄ近くまで放電されると、クランプ用のｎＭＯＳトランジスタＭＮｃ１の動作領域は線形領域に近づく。このため、電位Ｖｑの放電傾きＶｑ／ｔは、主に、図１５Ａに示したビット線ＢＬの容量Ｃｂｌの容量値によって定められる。すなわち、この場合の電位Ｖｑの放電傾きＶｑ／ｔは、例えば、Ｉｃｅｌ／（Ｃｓａ＋Ｃｂｌ）であり、配線長の違いによりＣｂｌ＞＞Ｃｓａである。このため、電位Ｖｑの放電傾きは、大幅に低下する。
【0048】
一方、ノードＮｑｂは、ノードＮｑと比べて、読み出し電位Ｖｒｄ近くまで放電されておらず、電位Ｖｑｂの放電傾きは、Ｉｒｅｆ／Ｃｓａを維持する。これらの結果、電位差ΔＶは、ノードＮｑ，Ｎｑｂの一方が読み出し電位Ｖｒｄ近くまで放電された時点ｔ３で最大値ΔＶｍｘＣとなり、それ以降は、急激に減少していく。このため、電位差ΔＶが最大値ΔＶｍｘＣとなる時点ｔ３でセンスアンプＳＡｐを活性することが望ましい。
【0049】
ただし、不揮発性メモリ１７では、図２Ａに示したように、ｋ個のセンスアンプＳＡを同時に活性化する必要がある。この際に、ＡＰ状態かＰ状態かの違いや、センスアンプＳＡ毎の特性ばらつき等を考慮すると、ｋ個のセンスアンプＳＡの全てで、センスアンプＳＡの活性化タイミングを最大値ΔＶｍｘＣの時点ｔ３に合わせることは容易でない。この場合、仮にいずれかのセンスアンプＳＡで電位差ΔＶの必要条件を満たしたとしても、別のセンスアンプＳＡで当該必要条件を満たせないようなことが生じ得る。
【0050】
そこで、このような活性化タイミングのズレを踏まえて、読み出しマージンを拡大するためには、電位差ΔＶ自体をある程度大きく拡大することが望ましい。本発明者等の検討によると、電位差ΔＶの最大値ΔＶｍｘＣは、例えば、式（２）の関係で与えられることが判明した。式（２）において、ΔＭＲｒａｔｉｏは、記憶素子Ｒｃｅｌおよび参照抵抗素子Ｒｒｅｆの抵抗値を用いて、（Ｒｃｅｌ－Ｒｒｅｆ）／Ｒｒｅｆである。Ｖｐｃは、プリチャージ回路４５によるプリチャージ電位である。Ｖｄｃは、放電下限電位であり、読み出し電位Ｖｒｄにほぼ等しい値になる。
ΔＶｍｘＣ＝ΔＭＲｒａｔｉｏ×（Ｖｐｃ－Ｖｄｃ） …（２）
ΔＶｍｘＣ＝ΔＭＲｒａｔｉｏ×（Ｖｐｃ－Ｖｄｃ） …（２）
【0051】
ΔＭＲｒａｔｉｏが大きい場合、セル電流Ｉｃｅｌと参照電流Ｉｒｅｆとの差分が増加するため、最大値ΔＶｍｘＣをより大きくできる。また、Ｖｐｃ－Ｖｄｃが大きい場合、詳細には、プリチャージ電位Ｖｐｃが高い場合、主に、図１５Ｂにおける放電期間Ｔｄｃを長く設定できるため、その分、最大値ΔＶｍｘＣをより大きくできる。
【0052】
ここで、ΔＭＲｒａｔｉｏは、主に、記憶素子Ｒｃｅｌの物理的な構造等によって定められる。このため、ΔＭＲｒａｔｉｏを大きくすることは容易でない。寧ろ、ΔＭＲｒａｔｉｏは、多様な温度環境等を考慮すると、小さくなる傾向にある。一方、プリチャージ電位Ｖｐｃは、ある程度変更可能な設計パラメータではある。ただし、プリチャージ電位Ｖｐｃを高くするためには、通常、高い耐圧を有するトランジスタを用いる必要がある。この場合、半導体装置１０の微細化や低消費電力化の観点で、デメリットとなる。そこで、以下に示す実施の形態の方式を用いることが有益となる。
【0053】
［実施の形態の方式］
図３は、図２Ａに示される不揮発性メモリにおいて、読み出し動作時の状態を簡略化して表す等価回路図である。図４Ａおよび図４Ｂは、図３に示される回路の動作例を示す波形図である。図３には、図１５Ａに示した回路と同様の等価回路が示される。ただし、図３では、図１５Ａの場合と異なり、電荷供給回路４０が追加されている。
図３は、図２Ａに示される不揮発性メモリにおいて、読み出し動作時の状態を簡略化して表す等価回路図である。図４Ａおよび図４Ｂは、図３に示される回路の動作例を示す波形図である。図３には、図１５Ａに示した回路と同様の等価回路が示される。ただし、図３では、図１５Ａの場合と異なり、電荷供給回路４０が追加されている。
【0054】
電荷供給回路４０は、容量Ｃｓａの一端であるノードＮｓに接続され、図１５Ｂに示したような放電期間ＴｄｃでノードＮｓに電荷を供給する。言い換えれば、電荷供給回路４０は、ノードＮｓを充電し、ノードＮｓの電位Ｖｃｐを高めることで、容量Ｃｓａを介して、ノードＮｑ，Ｎｑｂの電位Ｖｑ，Ｖｑｂを昇圧する。なお、ノードＮｓは、詳細には、例えば、シールド線（第３の配線）ＳＨＬに該当する。
【0055】
図４Ａには、図１５Ｂの場合と同様に、時点ｔ１から時点ｔ２までのプリチャージ期間Ｔｐｃでの動作波形と、時点ｔ２から時点ｔ３までの放電期間Ｔｄｃでの動作波形とが示される。ただし、図４Ａでは、図１５Ｂの場合と異なり、電荷供給回路４０は、時点ｔ２で、ノードＮｓの電位Ｖｃｐを接地電位Ｖｓｓから電源電位Ｖｄｄに高めている。これに応じて、ノードＮｑ，Ｎｑｂの電位Ｖｄ，Ｖｑｂも、時点ｔ２付近で、プリチャージ電位である電源電位Ｖｄｄから、２×Ｖｄｄの電位に昇圧される。
【0056】
その結果、図４Ａに示されるように、放電期間Ｔｄｃをある程度延ばすことができ、電位Ｖｑと電位Ｖｑｂとの電位差ΔＶの最大値ΔＶｍｘ１を、図１５Ｂに示した最大値ΔＶｍｘＣと比較して拡大することが可能になる。具体的には、最大値ΔＶｍｘ１を最大値ΔＶｍｘＣの２～３倍程度に拡大することができる。センスアンプＳＡは、理想的には、当該最大値ΔＶｍｘ１の時点ｔ３で活性化される。ただし、実用上の活性化タイミングは、複数のセンスアンプＳＡの特性ばらつき等を考慮して、時点ｔ３よりも若干早い時点であってもよい。
【0057】
しかしながら、図４Ａの動作例では、ノードＮｑ，Ｎｑｂに２×Ｖｄｄの電位が印加されるため、高い耐圧を有するトランジスタを用いる必要がある。そこで、図４Ｂに示されるような動作例を用いることが有益となる。図４Ｂでは、図４Ａの場合と異なり、電荷供給回路４０は、時点ｔ２から時点ｔ３までの放電期間Ｔｄｃをかけて、ノードＮｓを、低電位側の接地電源電位Ｖｓｓから高電位側の電源電位Ｖｄｄに充電する。すなわち、放電期間Ｔｄｃと同じ長さの充電期間Ｔｃｐが設けられる。
【0058】
これにより、図４Ｂに示されるように、時点ｔ３での電位差ΔＶとして、図４Ａの場合と同等の最大値ΔＶｍｘ１が得られる。さらに、電荷供給回路４０は、充電期間Ｔｃｐ、言い換えれば放電期間Ｔｄｃをかけて徐々にノードＮｓの充電動作、ひいては電位Ｖｑ，Ｖｑｂの昇圧動作を行う。このため、ノードＮｑ，Ｎｑｂの電位Ｖｑ，Ｖｑｂは、例えば、電源電位Ｖｄｄを超えないように制御される。その結果、低い耐圧を有するトランジスタを用いつつ、電位差ΔＶを拡大、すなわち読み出しマージンを拡大することが可能になる。なお、電位Ｖｑ，Ｖｑｂの上限は、電源電位Ｖｄｄに限らず、トランジスタの耐圧に応じて適宜定められればよい。
【0059】
＜読み出し回路の詳細＞
図５は、図２Ａに示される不揮発性メモリにおいて、読み出し回路の主要部の構成例を示すブロック図である。図５に示される読み出し回路は、電荷供給回路４０と、プリチャージ回路４５と、クランプ回路４６と、メモリセルＭＣと、参照メモリセルＭＣｒと、センスアンプＳＡと、出力バッファＯＢＦとを備える。メモリセルＭＣは、ワード線ＷＬおよびビット線ＢＬに接続され、抵抗変化型の記憶素子Ｒｃｅｌを含む。参照メモリセルＭＣｒは、参照ワード線ＷＬｒおよび参照ビット線ＢＬｒに接続され、参照抵抗素子Ｒｒｅｆを含む。
図５は、図２Ａに示される不揮発性メモリにおいて、読み出し回路の主要部の構成例を示すブロック図である。図５に示される読み出し回路は、電荷供給回路４０と、プリチャージ回路４５と、クランプ回路４６と、メモリセルＭＣと、参照メモリセルＭＣｒと、センスアンプＳＡと、出力バッファＯＢＦとを備える。メモリセルＭＣは、ワード線ＷＬおよびビット線ＢＬに接続され、抵抗変化型の記憶素子Ｒｃｅｌを含む。参照メモリセルＭＣｒは、参照ワード線ＷＬｒおよび参照ビット線ＢＬｒに接続され、参照抵抗素子Ｒｒｅｆを含む。
【0060】
クランプ回路４６は、ビット線ＢＬおよび参照ビット線ＢＬｒを介して記憶素子Ｒｃｅｌおよび参照抵抗素子Ｒｒｅｆに、固定電位である読み出し電位をそれぞれ印加する。図示は省略されるが、クランプ回路４６と、メモリセルＭＣとの間には、カラムセレクタＣＳＥＬが接続される。また、参照メモリセルＭＣｒは、メモリアレイ３０内、もしくは、読み出し回路内のいずれかに配置される。ノード（第１の配線）Ｎｑには、記憶素子Ｒｃｅｌに読み出し電位を印加することで生じるセル電流Ｉｃｅｌが流れる。ノード（第２の配線）Ｎｑｂには、参照記憶素子Ｒｒｅｆに読み出し電位を印加することで生じる参照電流Ｉｒｅｆが流れる。
【0061】
プリチャージ回路４５は、ノードＮｑおよびノードＮｑｂを電源電位Ｖｄｄにプリチャージする。センスアンプＳＡは、プリチャージ回路４５によるプリチャージの後、セル電流Ｉｃｅｌおよび参照電流Ｉｒｅｆによる放電期間の後に生じた、ノードＮｑの電位ＶｑとノードＮｑｂの電位Ｖｑｂとの電位差を増幅する。出力バッファＯＢＦは、当該センスアンプＳＡによって増幅された電位差を、さらに、電源電位Ｖｄｄまで増幅し、増幅結果をラッチすることで、読み出しデータＤＯを出力する。
【0062】
ノードＮｓは、例えば、寄生容量である容量Ｃｓａを介してノードＮｑおよびノードＮｑｂにそれぞれ結合される。ノードＮｓは、例えば、シールド線（第３の配線）ＳＨＬである。電荷供給回路４０は、ノードＮｓに接続され、放電期間でノードＮｓに電荷を供給する。言い換えれば、電荷供給回路４０は、ノードＮｓを充電することで、ノードＮｑおよびノードＮｑｂの電位Ｖｑ，Ｖｑｂを昇圧する。
【0063】
図６Ａは、図５に示される読み出し回路において、Ｐ状態の記憶素子を読み出す際の動作例を示す波形図である。図６Ｂは、図５に示される読み出し回路において、ＡＰ状態の記憶素子を読み出す際の動作例を示す波形図である。図６Ａおよび図６Ｂには、図４Ｂの場合と同様の動作例が示される。
【0064】
時点ｔ１から時点ｔ２までのプリチャージ期間Ｔｐｃにおいて、プリチャージ回路４５は、ノードＮｑ，Ｎｑｂを電源電位Ｖｄｄにプリチャージする。また、メモリセルＭＣ内の記憶素子Ｒｃｅｌや参照メモリセルＭＣｒ内の参照抵抗素子Ｒｒｅｆは選択状態となり、クランプ回路４６は、ビット線ＢＬの電位Ｖｂｌおよび参照ビット線ＢＬｒの電位Ｖｂｌｒを共に読み出し電位Ｖｒｄにクランプする。これに伴い、ノードＮｑおよびノードＮｑｂには、セル電流Ｉｃｅｌおよび参照電流Ｉｒｅｆがそれぞれ流れる。
【0065】
続いて、時点ｔ２において、プリチャージ回路４５は停止され、時点ｔ２から時点ｔ３までの放電期間Ｔｄｃにおいて、ノードＮｑの電位ＶｑおよびノードＮｑｂの電位Ｖｑｂは、それぞれ、セル電流Ｉｃｅｌおよび参照電流Ｉｒｅｆに伴う放電によって電源電位Ｖｄｄから徐々に低下する。この際に、Ｐ状態、すなわち低抵抗状態の記憶素子Ｒｃｅｌを読み出す場合には、Ｉｃｅｌ＞Ｉｒｅｆとなり、ＡＰ状態、すなわち高抵抗状態の記憶素子Ｒｃｅｌを読み出す場合には、Ｉｃｅｌ＜Ｉｒｅｆとなる。
【0066】
その結果、Ｐ状態に対応する図６Ａの場合には、電位Ｖｑｂの放電傾きよりも電位Ｖｑ（Ｐ）の放電傾きの方が大きくなり、ＡＰ状態に対応する図６Ｂの場合には、電位Ｖｑｂの放電傾きよりも電位Ｖｑ（ＡＰ）の放電傾きの方が小さくなる。そして、この放電傾きの違いに伴い、電位Ｖｑと電位Ｖｑｂとの電位差ΔＶは、時間の経過に伴い増加する。
【0067】
一方、電荷供給回路４０は、当該放電期間Ｔｄｃをかけて、ノードＮｓの電位Ｖｃｐを接地電位Ｖｓｓから電源電位Ｖｄｄに推移させる。これにより、電荷供給回路４０は、放電期間Ｔｄｃにおいて、電位Ｖｑの放電傾きと電位Ｖｑｂの放電傾きとに同じ量のオフセットを加え、両方の放電傾きを同じ量だけ鈍化させる。
【0068】
その結果、電位差ΔＶの上昇傾きを、図１５Ｂの場合と同等に保ちつつ、電位Ｖｑ，Ｖｑｂの一方が、読み出し電位Ｖｒｄ近くに到達するまでの時間、すなわち放電期間Ｔｄｃを図１５Ｂの場合よりも延ばすことができる。これにより、図６Ａおよび図６Ｂに示されるように、電位差ΔＶの最大値ΔＶｍｘ１（Ｐ），ΔＶｍｘ１（ＡＰ）を高めることができる。なお、センスアンプＳＡは、例えば、ノードＮｓの電位Ｖｃｐが電源電位Ｖｄｄに達した時点ｔ３で活性化される。
【0069】
図７は、図５に示される読み出し回路の詳細な構成例を示す回路図である。図７では、図１４の場合と同様に、プリチャージ回路４５は、２個のｐＭＯＳトランジスタＭＰｐ１，ＭＰｐ２を備え、クランプ回路４６は、２個のｎＭＯＳトランジスタＭＮｃ１，ＭＮｃ２を備える。また、センスアンプＳＡｃも、図１４の場合と同様に、１個のｐＭＯＳトランジスタＭＰａ３と、２個のｐＭＯＳトランジスタＭＰａ１，ＭＰａ２とを備える。当該２個のｐＭＯＳトランジスタＭＰａ１，ＭＰａ２からなるｐチャネル型のトランジスタ対は、クロスカップル接続によって差動増幅を行う。
【0070】
ただし、センスアンプＳＡｃは、図１４の場合と異なり、さらに、１個のｎＭＯＳトランジスタＭＮａ３と、２個のｎＭＯＳトランジスタＭＮａ１，ＭＮａ２とを備える。ノードＮｑｂは、ｎＭＯＳトランジスタＭＮａ１のゲートと、ｎＭＯＳトランジスタＭＮａ２のドレインとに接続される。ノードＮｑは、ｎＭＯＳトランジスタＭＮａ２のゲートと、ｎＭＯＳトランジスタＭＮａ１のドレインとに接続される。このように、当該２個のｎＭＯＳトランジスタＭＮａ１，ＭＮａ２からなるｎチャネル型のトランジスタ対も、クロスカップル接続によって差動増幅を行う。すなわち、センスアンプＳＡｃは、ＣＭＯＳクロスカップル型で構成される。
【0071】
ｎＭＯＳトランジスタＭＮａ３は、センスアンプイネーブル信号ＳＡＥのハイレベル期間で、接地電位ＶｓｓをｎＭＯＳトランジスタＭＮａ１，ＭＮａ２のソースに印加する。また、これと並行して、センスアンプイネーブル信号ＳＡＥのハイレベル期間では、ｐＭＯＳトランジスタＭＰａ３は、ｐＭＯＳトランジスタＭＰａ１，ＭＰａ２のソースに電源電位Ｖｄｄを印加する。これにより、センスアンプＳＡｃは活性化される。
【0072】
電荷供給回路４０は、この例では、電源電位Ｖｄｄに接続される電流源ＣＳと、インバータ回路ＩＶとを備える。インバータ回路ＩＶは、プリチャージ信号ＰＣのハイレベル期間、すなわち、プリチャージ回路４５の非活性期間では、例えばｐＭＯＳトランジスタである高電位側のスイッチ素子を介して、ノードＮｓを電流源ＣＳからの電流によって充電する。すなわち、電流源ＣＳは、ノードＮｓを充電する際の充電速度、図６Ａ等における電位Ｖｃｐの上昇傾きを定める。一方、インバータ回路ＩＶは、プリチャージ信号ＰＣのロウレベル期間、すなわち、プリチャージ回路４５の活性期間では、例えばｎＭＯＳトランジスタである低電位側のスイッチ素子を介してノードＮｓを接地電位Ｖｓｓに放電する。
【0073】
ここで、図６Ａおよび図６Ｂに示されるように、センスアンプＳＡが活性化される時点ｔ３では、電位Ｖｑ（Ｐ）は電位Ｖｑｂよりも低く、電位Ｖｑ（ＡＰ）は電位Ｖｑｂよりも高くなっている。すなわち、Ｐ状態かＡＰ状態かによって、センスアンプＳＡの入力レンジは異なり得る。そこで、図７の構成例では、ＣＭＯＳクロスカップル型のセンスアンプＳＡｃが用いられる。また、電流源ＣＳの電流値は、（Ｉｃｅｌ＋Ｉｒｅｆ）×０．９程度であることが望ましい。ただし、セル電流Ｉｃｅｌの電流値は、Ｐ状態かＡＰ状態かによって異なる。このため、電流源ＣＳの電流値は、Ｐ状態とＡＰ状態に共通に対応するため、例えば、Ｉｒｅｆ×１．６程度に設定されるとよい。
【0074】
図８は、図２Ａおよび図７において、読み出しサイクルの動作例を示すタイミングチャートである。ここでは、図６Ａ等との重複部分に関しては、詳細な説明を省略する。図８において、時点ｔ０よりも前の期間では、プリチャージ信号ＰＣおよびセンスアンプイネーブル信号ＳＡＥは、共にロウレベルに制御される。これに伴い、プリチャージ回路４５は活性状態であり、電位Ｖｑ，Ｖｑｂを電源電位Ｖｄｄにプリチャージする。また、センスアンプＳＡｃは非活性状態である。
【0075】
時点ｔ０において、ワード線ＷＬおよび参照ワード線ＷＬｒは、活性化される。その後、時点ｔ２において、プリチャージ信号ＰＣは、ロウレベルからハイレベルに制御される。これにより、プリチャージ回路４５は非活性状態となる。また、時点ｔ０と時点ｔ２との間の時点で、ビット線ＢＬおよび参照ビット線ＢＬｒは、カラムセレクタＣＳＥＬを介してノードＮｑおよびノードＮｑｂにそれぞれ接続される。これにより、電位Ｖｑ，Ｖｑｂは、プリチャージ回路４５が非活性化された時点ｔ２を起点として、電源電位Ｖｄｄから徐々に低下する。
【0076】
その後、時点ｔ３において、センスアンプイネーブル信号ＳＡＥは、ロウレベルからハイレベルに制御される。これに応じて、センスアンプＳＡｃは、増幅動作を開始し、電位Ｖｑ，Ｖｑｂの一方を電源電位Ｖｄｄに向けて増幅し、他方を接地電位Ｖｓｓに向けて増幅する。その後、時点ｔ４において、ワード線ＷＬおよび参照ワード線ＷＬｒは、非活性化される。また、プリチャージ信号ＰＣおよびセンスアンプイネーブル信号ＳＡＥは、ハイレベルからロウレベルに制御される。これに応じて、プリチャージ回路４５は活性状態となり、センスアンプＳＡｃは非活性状態となる。また、電荷供給回路４０は、電位Ｖｃｐを電源電位Ｖｄｄから接地電位Ｖｓｓに推移させる。
【0077】
なお、図８の例では、時点ｔ３から時点ｔ４までは、センスアンプＳＡｃの活性期間Ｔｓａｅとなる。また、ある読み出しサイクルにおける時点ｔ４から、次の読み出しサイクルにおける時点ｔ２までは、プリチャージ期間Ｔｐｃとなる。
【0078】
＜シールド線の詳細＞
図９Ａは、図５において、電荷供給回路の接続先となるシールド線の詳細な構成例を示す模式図である。図９Ｂは、図９Ａにおけるシールド線のデバイス構造の一例を示す断面図である。図９Ａに示されるように、センスアンプＳＡは、ノード（第１の配線）Ｎｑの電位と、ノード（第２の配線）Ｎｑｂの電位との電位差を増幅する。この際には、センスアンプＳＡへの入力ノイズを低減することが求められる。
図９Ａは、図５において、電荷供給回路の接続先となるシールド線の詳細な構成例を示す模式図である。図９Ｂは、図９Ａにおけるシールド線のデバイス構造の一例を示す断面図である。図９Ａに示されるように、センスアンプＳＡは、ノード（第１の配線）Ｎｑの電位と、ノード（第２の配線）Ｎｑｂの電位との電位差を増幅する。この際には、センスアンプＳＡへの入力ノイズを低減することが求められる。
【0079】
そこで、図９Ａに示されるように、ノードＮｑおよびノードＮｑｂのそれぞれに対して、ノードＮｓに該当するシールド線ＳＨＬが設けられる場合がある。シールド線ＳＨＬは、ノードＮｑおよびノードＮｑｂのそれぞれに隣接して配置され、ノード（第１の配線）Ｎｑと並行して延伸する区間およびノード（第２の配線）Ｎｑｂと並行して延伸する区間を含む。これにより、ノードＮｑとシールド線ＳＨＬとの間、および、ノードＮｑｂとシールド線ＳＨＬとの間には、それぞれ図５に示されるような容量Ｃｓａ、詳細には寄生容量が形成される。
【0080】
ここで、シールド線ＳＨＬは、図１５Ａに示したように、通常、接地電位Ｖｓｓに接続される。一方、図９Ａの構成例では、このシールド線ＳＨＬの接続先は、接地電位Ｖｓｓではなく、電荷供給回路４０となっている。このように、一般的に設けられ得るシールド線ＳＨＬを利用することで、実施の形態の方式の実現に伴う設計の容易化や、面積オーバヘッドの低減等を図れる。また、シールド線ＳＨＬには、電位Ｖｃｐが印加されるため、センスアンプＳＡへの入力ノイズの低減効果も十分に得られる。
【0081】
また、図９Ｂの例では、半導体基板ＳＵＢ上に、絶縁層ＩＳＬを介して、第ｎ層目のメタル配線層Ｍｎおよび絶縁層ＩＳＬｎが設けられる。メタル配線層Ｍｎには、ノード（第１の配線）Ｎｑ、ノード（第２の配線）Ｎｑｂおよび複数本のシールド線ＳＨＬが形成される。半導体基板ＳＵＢの面方向において、シールド線ＳＨＬは、ノード（第１の配線）Ｎｑの両側にそれぞれ配置され、また、ノード（第２の配線）Ｎｑｂの両側にそれぞれ配置される。
【0082】
＜実施の形態１の主要な効果＞
以上のように、実施の形態１の方式では、電荷供給回路４０を設けることで、センスアンプＳＡに入力される電位差を拡大することができ、読み出しマージンを拡大することが可能になる。さらに、この際には、トランジスタに高い電源電位Ｖｄｄを印加することなく、ひいてはトランジスタの耐圧を高めずに、読み出しマージンを拡大することができる。その結果、半導体装置１０の微細化に寄与することが可能になる。
以上のように、実施の形態１の方式では、電荷供給回路４０を設けることで、センスアンプＳＡに入力される電位差を拡大することができ、読み出しマージンを拡大することが可能になる。さらに、この際には、トランジスタに高い電源電位Ｖｄｄを印加することなく、ひいてはトランジスタの耐圧を高めずに、読み出しマージンを拡大することができる。その結果、半導体装置１０の微細化に寄与することが可能になる。
【0083】
（実施の形態２）
＜読み出し回路の詳細＞
図１０は、実施の形態２による半導体装置において、図２Ａに示される不揮発性メモリにおける読み出し回路の主要部の構成例を示すブロック図である。図１０に示される読み出し回路は、図５に示した構成例と比較して、電荷供給回路４０ａの構成が異なっている。電荷供給回路４０ａは、図５の場合と異なり、ノード（第１の配線）Ｎｑおよびノード（第２の配線）Ｎｑｂに接続される。
＜読み出し回路の詳細＞
図１０は、実施の形態２による半導体装置において、図２Ａに示される不揮発性メモリにおける読み出し回路の主要部の構成例を示すブロック図である。図１０に示される読み出し回路は、図５に示した構成例と比較して、電荷供給回路４０ａの構成が異なっている。電荷供給回路４０ａは、図５の場合と異なり、ノード（第１の配線）Ｎｑおよびノード（第２の配線）Ｎｑｂに接続される。
【0084】
概略的には、電荷供給回路４０ａは、ノードＮｑの電位ＶｑまたはノードＮｑｂの電位Ｖｑｂが目標電位に到達した際に、シールド線ＳＨＬであるノードＮｓへの電荷の供給動作を開始する。また、電荷供給回路４０ａは、電位Ｖｑまたは電位Ｖｑｂの低下を抑制するようにノードＮｓへの電荷の供給量を増加させる負帰還回路を備える。
【0085】
図１１Ａは、図１０に示される読み出し回路において、Ｐ状態の記憶素子を読み出す際の動作例を示す波形図である。図１１Ｂは、図１０に示される読み出し回路において、ＡＰ状態の記憶素子を読み出す際の動作例を示す波形図である。図１１Ａおよび図１１Ｂには、以下の点を除いて図６Ａおよび図６Ｂの場合と同様の動作例が示される。
【0086】
まず、電荷供給回路４０ａは、図１１Ａの場合には電位Ｖｑ（Ｐ）が、図１１Ｂの場合には電位Ｖｑｂが目標電位ＶＴに到達した時点ｔｓでノードＮｓの充電を開始し、ノードＮｓの電位Ｖｃｐを接地電位Ｖｓｓから上昇させている。その後、電荷供給回路４０ａは、前述した負帰還回路の動作によって、図１１Ａの場合には電位Ｖｑ（Ｐ），Ｖｑｂの低下、図１１Ｂの場合には電位Ｖｑｂ，Ｖｑ（ＡＰ）の低下を抑制するように、ノードＮｓの充電量を増加させている。
【0087】
これにより、図１１Ａの場合には、電位Ｖｑ（Ｐ）がほぼ目標電位ＶＴに維持された状態で、電位Ｖｑ（Ｐ）と電位Ｖｑｂとの電位差ΔＶが時間の経過に伴い拡大している。同様に、図１１Ｂの場合には、電位Ｖｑｂがほぼ目標電位ＶＴに維持された状態で、電位Ｖｑ（ＡＰ）と電位Ｖｑｂとの電位差ΔＶが時間の経過に伴い拡大している。そして、時点ｔ３の時点で、ノードＮｓの電位Ｖｃｐは、ほぼ電源電位Ｖｄｄに到達する。センスアンプＳＡは、例えば、当該時点ｔ３で活性化される。
【0088】
ここで、前述した図６Ａおよび図６Ｂの場合には、Ｐ状態かＡＰ状態かによって、センスアンプＳＡの入力レンジは異なっていた。このため、図７に示したように、ＣＭＯＳクロスカップル型のセンスアンプＳＡが必要であった。一方、図１１Ａおよび図１１Ｂの場合には、Ｐ状態かＡＰ状態かに関わらず、センスアンプＳＡの入力レンジはほぼ同一となっている。このため、センスアンプＳＡは、例えば、ｐＭＯＳクロスカップル型の構成であってよい。その結果、回路面積を低減すること等が可能になる。
【0089】
図１２は、図１０に示される読み出し回路の詳細な構成例を示す回路図である。図１２に示される構成例は、図７に示される構成例と比較して次の２点が異なっている。１点目の相違点として、センスアンプＳＡｐは、図７に示したＣＭＯＳクロスカップル型ではなく、ｐＭＯＳクロスカップル型で構成される。２点目の相違点として、電荷供給回路４０ａは、図７の場合と同様のインバータ回路ＩＶに加えて、２個のｐＭＯＳトランジスタＭＰｓ１，ＭＰｓ２と、１個のｐＭＯＳトランジスタＭＰｓ３と、１個のｎＭＯＳトランジスタＭＮｓ１と、セットリセットラッチ回路ＳＲとを備える。
【0090】
ｐＭＯＳトランジスタ（第１のトランジスタ）ＭＰｓ１は、ノードＮｑに接続され、ノードＮｑの電位Ｖｑの低下量に応じて増加する電流を流す。ｐＭＯＳトランジスタ（第２のトランジスタ）ＭＰｓ２は、ノードＮｑｂに接続され、ノードＮｑｂの電位Ｖｑｂの低下量に応じて増加する電流を流す。ｐＭＯＳトランジスタＭＰｓ３は、プリチャージ信号ＰＣのハイレベル期間でオンとなり、ｐＭＯＳトランジスタＭＰｓ１，ＭＰｓ２のソースに電源電位Ｖｄｄを印加する。
【0091】
詳細には、ｐＭＯＳトランジスタＭＰｓ１は、ゲートに電位Ｖｑが印加され、電位Ｖｑが、Ｖｄｄ－Ｖｔｈｐよりも低下した場合にオンとなり、電位Ｖｑの低下量に応じて増加する電流を流す。一方、ｐＭＯＳトランジスタＭＰｓ２は、ゲートに電位Ｖｑｂが印加され、電位Ｖｑｂが、Ｖｄｄ－Ｖｔｈｐよりも低下した場合にオンとなり、電位Ｖｑｂの低下量に応じて増加する電流を流す。Ｖｔｈｐは、ｐＭＯＳトランジスタＭＰｓ１，ＭＰｓ２の閾値電圧である。この場合、Ｖｄｄ－Ｖｔｈｐは、図１１Ａおよび図１１Ｂにおける目標電位ＶＴに該当する。
【0092】
インバータ回路ＩＶは、例えばｐＭＯＳトランジスタである高電位側のスイッチ素子を介して、ｐＭＯＳトランジスタＭＰｓ１に流れる電流と、ｐＭＯＳトランジスタＭＰｓ２に流れる電流とを加算した電流で、ノードＮｓを充電する。この際の充電電流の値は、例えば、セル電流Ｉｃｅｌと参照電流Ｉｒｅｆとを加算した値にほぼ等しくなる。そして、電位Ｖｑ，Ｖｑｂは、ノードＮｓの充電量に応じて昇圧される。その結果、当該インバータ回路ＩＶ内の高電位側のスイッチ素子と、ｐＭＯＳトランジスタＭＰｓ１，ＭＰｓ２とは、負帰還回路を構成する。
【0093】
セットリセットラッチ回路ＳＲは、インバータ回路ＩＶの入力を制御する。セットリセットラッチ回路ＳＲは、ｐＭＯＳトランジスタＭＰｓ１，ＭＰｓ２のドレインであるノードＮｄｅｔをセット入力として動作する。セットリセットラッチ回路ＳＲは、ノードＮｄｅｔの電位Ｖｄｅｔがハイレベルの場合、すなわち、ｐＭＯＳトランジスタＭＰｓ１，ＭＰｓ２がオンとなった場合に、インバータ回路ＩＶ内の高電位側のスイッチ素子をオンに制御する。
【0094】
また、セットリセットラッチ回路ＳＲは、プリチャージ信号ＰＣの反転信号をリセット入力として動作する。セットリセットラッチ回路ＳＲは、プリチャージ信号ＰＣがロウレベルの場合、すなわちプリチャージ回路４５が活性状態の場合に、インバータ回路ＩＶ内の低電位側のスイッチ素子、例えばｎＭＯＳトランジスタをオンに制御し、ノードＮｓを接地電位Ｖｓｓに放電する。
【0095】
ｎＭＯＳトランジスタＭＮｓ１は、プリチャージ信号ＰＣのロウレベル期間では、ノードＮｄｅｔの電位Ｖｄｅｔをロウレベルに固定する。一方、ｎＭＯＳトランジスタＭＮｓ１は、プリチャージ信号ＰＣのハイレベル期間、すなわち、プリチャージ回路４５の非活性期間、言い換えれば、ノードＮｑ，Ｎｑｂの放電期間では、オフとなる。その結果、ｐＭＯＳトランジスタＭＰｓ１，ＭＰｓ２に流れる電流は、インバータ回路ＩＶに供給される。
【0096】
図１３は、図２Ａおよび図１２において、読み出しサイクルの動作例を示すタイミングチャートである。図１３には、次の点を除いて図８の場合と同様の動作例が示される。すなわち、図１３では、放電期間Ｔｄｃにおいて、電位Ｖｑまたは電位Ｖｑｂが目標電位ＶＴに到達した時点ｔｓで、ノードＮｄｅｔの電位Ｖｄｅｔは、ロウレベルからハイレベルに推移している。これに応じて、電荷供給回路４０ａは、電位Ｖｑまたは電位Ｖｑｂの低下を抑制するように、ノードＮｓの電位Ｖｃｐを上昇させている。その結果、電位Ｖｑまたは電位Ｖｑｂの一方は、センスアンプイネーブル信号ＳＡＥがハイレベルとなる時点ｔ３まで、ほぼ目標電位ＶＴに維持される。
【0097】
＜実施の形態２の主要な効果＞
以上、実施の形態２の方式を用いることでも、実施の形態１で述べた各種効果と同様の効果が得られる。さらに、実施の形態２の方式では、負帰還回路を含んだ電荷供給回路４０ａを設けることで、センスアンプＳＡにｎＭＯＳクロスカップル型のトランジスタ対を設ける必要がなく、ｐＭＯＳクロスカップル型のトランジスタ対で構成できる。その結果、回路面積を低減すること等が可能になる。
以上、実施の形態２の方式を用いることでも、実施の形態１で述べた各種効果と同様の効果が得られる。さらに、実施の形態２の方式では、負帰還回路を含んだ電荷供給回路４０ａを設けることで、センスアンプＳＡにｎＭＯＳクロスカップル型のトランジスタ対を設ける必要がなく、ｐＭＯＳクロスカップル型のトランジスタ対で構成できる。その結果、回路面積を低減すること等が可能になる。
【0098】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0099】
１０ 半導体装置
１５ プロセッサ
１７ 不揮発性メモリ
２３ バス
４０，４０ａ 電荷供給回路
４５ プリチャージ回路
４６ クランプ回路
ＣＳ 電流源
Ｃｓａ 容量
ＩＶ インバータ回路
Ｉｃｅｌ セル電流
Ｉｒｅｆ 参照電流
ＭＣ メモリセル
ＭＮ ｎＭＯＳトランジスタ
ＭＰ ｐＭＯＳトランジスタ
Ｎｑ，Ｎｑｂ，Ｎｓ ノード
Ｒｃｅｌ 記憶素子
Ｒｒｅｆ 参照抵抗素子
ＳＡ センスアンプ
ＳＨＬ シールド線
Ｔｄｃ 放電期間
Ｔｐｃ プリチャージ期間
ＶＴ 目標電位
Ｖｄｄ 電源電位
Ｖｒｄ 読み出し電位（固定電位）
Ｖｓｓ 接地電位
１５ プロセッサ
１７ 不揮発性メモリ
２３ バス
４０，４０ａ 電荷供給回路
４５ プリチャージ回路
４６ クランプ回路
ＣＳ 電流源
Ｃｓａ 容量
ＩＶ インバータ回路
Ｉｃｅｌ セル電流
Ｉｒｅｆ 参照電流
ＭＣ メモリセル
ＭＮ ｎＭＯＳトランジスタ
ＭＰ ｐＭＯＳトランジスタ
Ｎｑ，Ｎｑｂ，Ｎｓ ノード
Ｒｃｅｌ 記憶素子
Ｒｒｅｆ 参照抵抗素子
ＳＡ センスアンプ
ＳＨＬ シールド線
Ｔｄｃ 放電期間
Ｔｐｃ プリチャージ期間
ＶＴ 目標電位
Ｖｄｄ 電源電位
Ｖｒｄ 読み出し電位（固定電位）
Ｖｓｓ 接地電位
【図1】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11A】
【図11B】
【図12】
【図13】
【図14】
【図15A】
【図15B】