特開 2023-179934 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023179934

(43)【公開日】2023-12-20

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10N 52/00 20230101AFI20231213BHJP

【ＦＩ】

H01L43/06 P

H01L43/06 Z

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022092889

(22)【出願日】2022-06-08

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】関口 勇士

【テーマコード（参考）】

5F092

【Ｆターム（参考）】

5F092AA15

5F092AB01

5F092AC02

5F092BA03

5F092BA12

5F092BA19

5F092BA23

5F092BA32

5F092BE03

5F092CA02

5F092CA08

5F092CA11

5F092CA13

5F092CA19

5F092CA20

5F092CA25

5F092EA06

(57)【要約】

【課題】磁界の検知の感度のバラつきが抑制された縦型のホール素子を有する半導体装置を提供する。
【解決手段】半導体装置は、第１主面及び第２主面を有する半導体基板と、不純物がドープされている第１ポリシリコン層及び第２ポリシリコン層とを備える。半導体基板は、不純物がドープされている拡散層を有する。拡散層は、第１主面と第２主面との間にある。第１主面には、平面視において第１方向に沿って間隔を空けて並んでいる第１溝及び第２溝が形成されている。第１溝及び第２溝の各々は、平面視において第１方向に直交している第２方向に沿って延在しており、かつ第２方向に直交している断面視において拡散層に達するように第２主面側に向かって延在している。第１ポリシリコン層及び第２ポリシリコン層は、それぞれ、第１溝及び第２溝に埋め込まれている。第１ポリシリコン層の下端及び第２ポリシリコン層の下端は、拡散層により互いに電気的に接続されている。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１主面及び第２主面を有する半導体基板と、
不純物がドープされている第１ポリシリコン層及び第２ポリシリコン層とを備え、
前記半導体基板は、不純物がドープされている拡散層を有し、
前記拡散層は、前記第１主面と前記第２主面との間にあり、
前記第１主面には、平面視において第１方向に沿って間隔を空けて並んでいる第１溝及び第２溝が形成されており、
前記第１溝及び前記第２溝の各々は、平面視において前記第１方向に直交している第２方向に沿って延在しており、かつ前記第２方向に直交している断面視において前記拡散層に達するように前記第２主面側に向かって延在しており、
前記第１ポリシリコン層及び前記第２ポリシリコン層は、それぞれ、前記第１溝及び前記第２溝に埋め込まれており、
前記第１ポリシリコン層の下端及び前記第２ポリシリコン層の下端は、前記拡散層により互いに電気的に接続されている、半導体装置。

【請求項2】

前記第１ポリシリコン層及び前記第２ポリシリコン層の各々において、不純物濃度の最小値及び最大値は、それぞれ、不純物濃度の平均値の０．８倍以上及び１．２倍以下である、請求項１に記載の半導体装置。

【請求項3】

前記第１主面上に配置されている層間絶縁膜と、
前記層間絶縁膜中に配置されている第１コンタクトプラグ、第２コンタクトプラグ、第３コンタクトプラグと、第４コンタクトプラグ、第５コンタクトプラグ及び第６コンタクトプラグと、
第１配線及び第２配線とをさらに備え、
前記第１コンタクトプラグの下端、前記第２コンタクトプラグの下端及び前記第５コンタクトプラグの下端は、前記第１ポリシリコン層の上端に電気的に接続されており、
前記第３コンタクトプラグの下端、前記第４コンタクトプラグの下端及び前記第６コンタクトプラグの下端は、前記第２ポリシリコン層の上端に電気的に接続されており、
前記第１コンタクトプラグ及び前記第２コンタクトプラグは、それぞれ、前記第５コンタクトプラグの前記第２方向における一方側及び他方側にあり、
前記第３コンタクトプラグ及び前記第４コンタクトプラグは、それぞれ、前記第６コンタクトプラグの前記第２方向における一方側及び他方側にあり、
前記第１配線は、前記第１コンタクトプラグ及び前記第４コンタクトプラグに電気的に接続されており、
前記第２配線は、前記第２コンタクトプラグ及び前記第３コンタクトプラグに電気的に接続されており、
前記第１コンタクトプラグから前記第１ポリシリコン層に流入する電流は、前記拡散層及び前記第２ポリシリコン層を流れて前記第２コンタクトプラグから流出する、請求項１に記載の半導体装置。

【請求項4】

前記第１溝の深さ及び前記第２溝の深さは、１０μｍ以上３０μｍ以下である、請求項１に記載の半導体装置。

【請求項5】

不純物がドープされている第３ポリシリコン層及び第４ポリシリコン層をさらに備え、
前記第１主面には、前記第１方向に沿って間隔を空けて並んでいる第３溝及び第４溝が形成されており、
前記第２溝は、前記第１方向において前記第１溝と前記第３溝との間にあり、
前記第３溝は、前記第１方向において前記第２溝と前記第４溝との間にあり、
前記第３溝及び前記第４溝の各々は、前記第２方向に沿って延在しており、かつ前記第２方向に直交している断面視において前記拡散層に前記第２主面側に向かって延在しており、
前記第３ポリシリコン層及び前記第４ポリシリコン層は、それぞれ、前記第３溝及び前記第４溝に埋め込まれており、
前記第３ポリシリコン層の下端及び前記第４ポリシリコン層の下端は、前記拡散層により互いに電気的に接続されており、
前記第２ポリシリコン層の上端及び前記第３ポリシリコン層の上端は、互いに電気的に接続されている、請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

例えば特開２００５－３３３１０３号公報（特許文献１）には、半導体装置が記載されている。特許文献１に記載の半導体装置は、半導体基板を有している。半導体基板は、第１主面と、第２主面とを有している。半導体基板は、第１ウェル領域と、第１コンタクト領域と、第２コンタクト領域と、第２ウェル領域とを有している。第１ウェル領域、第１コンタクト領域、第２コンタクト領域及び第２ウェル領域は、縦型のホール素子を構成している。

【0003】

第１ウェル領域は、第１主面に形成されている。第１ウェル領域の導電型は、ｐ型である。第１コンタクト領域及び第２コンタクト領域は、第１主面に形成されている。第１コンタクト領域の導電型及び第２コンタクト領域の導電型は、ｎ型である。第１ウェル領域は、断面視において、第１コンタクト領域と第２コンタクト領域との間にある。第１ウェル領域の下端は、第１コンタクト領域の下端及び第２コンタクト領域の下端よりも第２主面側にある。第２ウェル領域は、断面視において、第１ウェル領域、第１コンタクト領域及び第２コンタクト領域を取り囲むように第１主面に形成されている。すなわち、第２ウェル領域の下端は、第１ウェル領域の下端よりも第２主面側にある。第１コンタクト領域における不純物濃度及び第２コンタクト領域における不純物濃度は、第２ウェル領域における不純物濃度よりも高い。

【0004】

特許文献１に記載の半導体装置では、電流が第１コンタクト領域から下方に向かって流れる。この電流は、第１ウェル領域の下端と第２ウェル領域の下端との間を流れた後、第２コンタクト領域へと上方に向かって流れる。第１主面に平行な磁界からのローレンツ力により、第１コンタクト領域から下方に向かって流れる電流の経路及び第２コンタクト領域へと上方に向かって流れる電流の経路が曲がる。この電流の経路の曲がりに起因した抵抗値の変化に基づいて、特許文献１に記載の半導体装置は、磁界の検知を行うことが可能である。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００５－３３３１０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

特許文献１に記載の半導体装置では、第２ウェル領域が、第１主面側にイオン注入を行った後、半導体基板をアニールして注入されたイオンを第２主面側へと熱拡散させることにより形成される。その結果、第２ウェル領域における不純物濃度は、第２主面側に向かうほど低くなる。そのため、特許文献１に記載の半導体装置では、第２ウェル領域の抵抗値が半導体基板の厚さ方向に沿って変化し、磁界の検知の感度も半導体基板の厚さ方向に沿ってバラついてしまう。なお、特許文献１に記載の半導体装置では、上記のアニールにより、第２ウェル領域が第２主面側へと向かう方向のみならず、横方向（第１主面から第２主面へ向かう方向に直交する方向）にも広がってしまうため、縦型のホール素子の面積の縮小が困難である。

【0007】

本開示は、上記のような従来技術の問題点に鑑みてなされたものである。より具体的には、本開示は、磁界の検知の感度のバラつきが抑制された縦型のホール素子を有する半導体装置を提供するものである。

【課題を解決するための手段】

【0008】

本開示の半導体装置は、第１主面及び第２主面を有する半導体基板と、不純物がドープされている第１ポリシリコン層及び第２ポリシリコン層とを備える。半導体基板は、不純物がドープされている拡散層を有する。拡散層は、第１主面と第２主面との間にある。第１主面には、平面視において第１方向に沿って間隔を空けて並んでいる第１溝及び第２溝が形成されている。第１溝及び第２溝の各々は、平面視において第１方向に直交している第２方向に沿って延在しており、かつ第２方向に直交している断面視において拡散層に達するように第２主面側に向かって延在している。第１ポリシリコン層及び第２ポリシリコン層は、それぞれ、第１溝及び第２溝に埋め込まれている。第１ポリシリコン層の下端及び第２ポリシリコン層の下端は、拡散層により互いに電気的に接続されている。

【発明の効果】

【0009】

本開示の半導体装置によると、縦型のホール素子の感度のバラつきを抑制することができる。

【図面の簡単な説明】

【0010】

【図1】半導体装置１００の概略的なブロック図である。

【図2】半導体装置１００の平面図である。

【図3】図２中のＩＩＩ－ＩＩＩにおける断面図である。

【図4】図２中のＩＶ－ＩＶにおける断面図である。

【図5】図２中のＶ－Ｖにおける断面図である。

【図6】半導体装置１００の製造工程図である。

【図7】拡散層形成工程Ｓ１を説明する断面図である。

【図8】エピタキシャル成長工程Ｓ２を説明する断面図である。

【図9】第１溝形成工程Ｓ３を説明する断面図である。

【図10】第１絶縁膜形成工程Ｓ４を説明する断面図である。

【図11】ポリシリコン層形成工程Ｓ５を説明する断面図である。

【図12】第１イオン注入工程Ｓ６を説明する断面図である。

【図13】第２溝形成工程Ｓ７を説明する断面図である。

【図14】第２絶縁膜形成工程Ｓ８を説明する断面図である。

【図15】ゲート絶縁膜形成工程Ｓ９を説明する断面図である。

【図16】ゲート形成工程Ｓ１０を説明する断面図である。

【図17】第２イオン注入工程Ｓ１１を説明する断面図である。

【図18】サイドウォールスペーサ形成工程Ｓ１２を説明する断面図である。

【図19】第３イオン注入工程Ｓ１３を説明する断面図である。

【図20】層間絶縁膜形成工程Ｓ１５を説明する断面図である。

【図21】コンタクトプラグ形成工程Ｓ１６を説明する断面図である。

【図22】半導体装置２００の平面図である。

【図23】図２２中のＸＸＩＩＩ－ＸＸＩＩＩにおける断面図である。

【図24】図２２中のＸＸＩＶ－ＸＸＩＶにおける断面図である。

【発明を実施するための形態】

【0011】

本開示の実施形態の詳細を、図面を参照しながら説明する。以下の図面では、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さないものとする。

【0012】

（第１実施形態）
第１実施形態に係る半導体装置を説明する。第１実施形態に係る半導体装置を、半導体装置１００とする。

【0013】

＜半導体装置１００の構成＞
以下に、半導体装置１００の構成を説明する。

【0014】

図１は、半導体装置１００の概略的なブロック図である。図１に示されるように、半導体装置１００は、ホール素子１０と、電源回路２１と、抵抗測定回路２２と、信号処理回路２３とを有している。電源回路２１は、ホール素子１０に定電流を供給する（図１中の矢印参照）。抵抗測定回路２２は、後述するポリシリコン層３１及びポリシリコン層３２の抵抗値を測定する。信号処理回路２３は、抵抗測定回路２２において測定されたポリシリコン層３１及びポリシリコン層３２の抵抗値の変化に基づいて、ホール素子１０に加わる磁界の検知を行うための信号処理を行う。

【0015】

図２は、半導体装置１００の平面図である。図２中では、層間絶縁膜４０の図示が省略されている。図３は、図２中のＩＩＩ－ＩＩＩにおける断面図である。図４は、図２中のＩＶ－ＩＶにおける断面図である。図５は、図２中のＶ－Ｖにおける断面図である。図２から図５に示されるように、半導体装置１００は、半導体基板３０と、ポリシリコン層３１及びポリシリコン層３２と、絶縁膜３３と、ゲート絶縁膜３４と、ゲート３５と、サイドウォールスペーサ３６と、絶縁膜３７とを有している。

【0016】

半導体装置１００は、層間絶縁膜４０と、コンタクトプラグ５１、コンタクトプラグ５２、コンタクトプラグ５３、コンタクトプラグ５４、コンタクトプラグ５５及びコンタクトプラグ５６と、コンタクトプラグ５７、コンタクトプラグ５８及びコンタクトプラグ５９と、配線７１、配線７２、配線７３、配線７４、配線７５、配線７６及び配線７７とをさらに有している。

【0017】

半導体基板３０は、例えば単結晶シリコン（Ｓｉ）で形成されている。半導体基板３０は、導電型が例えば第１導電型となるように不純物がドープされている。第１導電型は、例えばｐ型である。半導体基板３０は、主面３０ａと主面３０ｂとを有している。主面３０ａ及び主面３０ｂは、半導体基板３０の厚さ方向における端面である。主面３０ｂは、主面３０ａの反対面である。

【0018】

半導体基板３０は、拡散層３０ｃを有している。拡散層３０ｃは、導電型が例えば第２導電型となるように不純物がドープされている。第２導電型は、第１導電型とは反対の導電型である。第１導電型がｐ型である場合、第２導電型はｎ型である。拡散層３０ｃは、主面３０ａと主面３０ｂとの間にある。拡散層３０ｃは、半導体基板３０の厚さ方向に直交する面内に延在している。拡散層３０ｃは、例えば、平面視において矩形状である。

【0019】

主面３０ａには、溝３０ｄ及び溝３０ｅが形成されている。溝３０ｄ及び溝３０ｅは、平面視において、第１方向ＤＲ１に沿って間隔を空けて並んでいる。なお、平面視とは、半導体装置１００を主面３０ａ側から主面３０ａの法線方向に沿って見た場合をいう。溝３０ｄ及び溝３０ｅの各々は、平面視において、第２方向ＤＲ２に沿って延在している。第２方向ＤＲ２は、第１方向ＤＲ１に直交する方向である。第２方向ＤＲ２に直交する断面視において、溝３０ｄ及び溝３０ｅの各々は、主面３０ｂ側に向かって延在している。溝３０ｄの下端及び溝３０ｅの下端は、拡散層３０ｃに達している。

【0020】

溝３０ｄの深さを深さＤ１とし、溝３０ｅの深さを深さＤ２とする。深さＤ１及び深さＤ２は、好ましくは、１０μｍ以上３０μｍ以下である。深さＤ１及び深さＤ２は、１０μｍ以上２０μｍ以下であってもよい。

【0021】

半導体基板３０は、ソース領域３０ｆと、ドレイン領域３０ｇと、ウェル領域３０ｈとを有している。ソース領域３０ｆ及びドレイン領域３０ｇは、互いに間隔を空けて主面３０ａに形成されている。ソース領域３０ｆは、第１部分３０ｆａと、第２部分３０ｆｂとを有している。第１部分３０ｆａは、第２部分３０ｆｂよりもドレイン領域３０ｇ側にある。ドレイン領域３０ｇは、第１部分３０ｇａと、第２部分３０ｇｂとを有している。第１部分３０ｇａは、第２部分３０ｇｂよりもソース領域３０ｆ側にある。ウェル領域３０ｈは、ソース領域３０ｆ及びドレイン領域３０ｇを取り囲むように主面３０ａに形成されている。

【0022】

ソース領域３０ｆ及びドレイン領域３０ｇは、導電型が互いに同一となるように不純物がドープされている。ウェル領域３０ｈは、導電型がソース領域３０ｆ及びドレイン領域３０ｇとは逆となるように不純物がドープされている。例えば、ソース領域３０ｆの導電型及びドレイン領域３０ｇの導電型は第２導電型であり、ウェル領域３０ｈの導電型は第１導電型である。第１部分３０ｆａにおける不純物濃度は、第２部分３０ｆｂにおける不純物濃度よりも高い。第１部分３０ｇａにおける不純物濃度は、第２部分３０ｇｂにおける不純物濃度よりも高い。すなわち、ソース領域３０ｆ及びドレイン領域３０ｇは、ＬＤＤ（Lightly Doped Diffusion）構造になっている。

【0023】

主面３０ａには、溝３０ｉが形成されている。溝３０ｉは、平面視においてウェル領域３０ｈを取り囲んでいる。溝３０ｉは、溝３０ｉの延在方向に直交する断面視において、主面３０ｂ側に向かって延在している。なお、溝３０ｉの深さは、例えば、深さＤ１及び深さＤ２よりも小さい。

【0024】

ポリシリコン層３１及びポリシリコン層３２は、それぞれ、溝３０ｄ及び溝３０ｅに埋め込まれている。ポリシリコン層３１及びポリシリコン層３２には、導電型が例えば第２導電型となるように不純物がドープされている。ポリシリコン層３１の下端及びポリシリコン層３２の下端は、拡散層３０ｃに電気的に接続されている。

【0025】

ポリシリコン層３１及びポリシリコン層３２の各々において、不純物濃度が均一になっている。すなわち、ポリシリコン層３１及びポリシリコン層３２の各々において、不純物濃度の最小値及び最大値は、それぞれ不純物濃度の平均値の０．８倍以上及び１．２倍以下になっている。拡散層３０ｃ、ポリシリコン層３１及びポリシリコン層３２は、ホール素子１０を構成している。ホール素子１０は、主面３０ａに平行な方向の磁界を検知可能な縦型のホール素子である。なお、ポリシリコン層３１及びポリシリコン層３２における不純物濃度は、例えば、拡散層３０ｃにおける不純物濃度よりも低い。ポリシリコン層３１及びポリシリコン層３２における不純物濃度は、例えばＳＣＭ（Scanning Capacitance Microscope）分析により測定される。

【0026】

ポリシリコン層３１の上端には、コンタクト領域３１ａが形成されている。ポリシリコン層３２の上端には、コンタクト領域３２ａが形成されている。コンタクト領域３１ａにおける不純物濃度は、コンタクト領域３１ａ以外における不純物濃度よりも高い。コンタクト領域３２ａにおける不純物濃度は、コンタクト領域３２ａ以外における不純物濃度よりも高い。溝３０ｄの内壁面とポリシリコン層３１との間及び溝３０ｅの内壁面とポリシリコン層３２との間には、絶縁膜３３が介在されている。絶縁膜３３は、例えばシリコン酸化物で形成されている。

【0027】

ゲート絶縁膜３４は、ソース領域３０ｆとドレイン領域３０ｇとの間にある主面３０ａの部分の上に配置されている。ゲート絶縁膜３４は、例えばシリコン酸化物で形成されている。ゲート３５は、ゲート絶縁膜３４上に配置されている。このことを別の観点から言えば、ゲート３５は、ソース領域３０ｆとドレイン領域３０ｇとの間にあるウェル領域３０ｈの部分（すなわち、チャネル領域）と絶縁されながら対向している。ソース領域３０ｆ、ドレイン領域３０ｇ、ウェル領域３０ｈ、ゲート絶縁膜３４及びゲート３５は、トランジスタを構成している。なお、このトランジスタは、電源回路２１、抵抗測定回路２２及び信号処理回路２３の一部をなしている。

【0028】

サイドウォールスペーサ３６は、ゲート３５の側面と接するように、第１部分３０ｆａ上及び第１部分３０ｇａ上に配置されている。サイドウォールスペーサ３６は、例えば、シリコン窒化物で形成されている。絶縁膜３７は、溝３０ｉに埋め込まれている。絶縁膜３７により、１つのトランジスタは、他のトランジスタから絶縁分離されている。すなわち、溝３０ｉ及び絶縁膜３７は、ＳＴＩ（Shallow Trench Isolation）構造になっている。但し、トランジスタの素子分離構造として、ＬＯＣＯＳ（LOCal Oxidation of Silicon）構造が用いられてもよい。

【0029】

層間絶縁膜４０は、ゲート３５及びサイドウォールスペーサ３６を覆うように、主面３０ａ上に配置されている。層間絶縁膜４０は、例えばシリコン酸化物で形成されている。コンタクトプラグ５１、コンタクトプラグ５２、コンタクトプラグ５３、コンタクトプラグ５４、コンタクトプラグ５５、コンタクトプラグ５６、コンタクトプラグ５７、コンタクトプラグ５８及びコンタクトプラグ５９は、層間絶縁膜４０に形成されているコンタクトホールに埋め込まれている。コンタクトプラグ５１、コンタクトプラグ５２、コンタクトプラグ５３、コンタクトプラグ５４、コンタクトプラグ５５、コンタクトプラグ５６、コンタクトプラグ５７、コンタクトプラグ５８及びコンタクトプラグ５９は、例えばタングステン（Ｗ）で形成されている。

【0030】

ポリシリコン層３１は、第２方向ＤＲ２における一方側（図２中の下側）の端部である端部３１ｂと、第２方向ＤＲ２における他方側（図２中の上側）の端部である端部３１ｃとを有している。ポリシリコン層３２は、第２方向ＤＲ２における一方側の端部である端部３２ｂと、第２方向ＤＲ２における他方側の端部である端部３２ｃとを有している。

【0031】

コンタクトプラグ５１の下端は、端部３１ｂにあるポリシリコン層３１の上端に電気的に接続されている。コンタクトプラグ５２の下端は、端部３１ｃにあるポリシリコン層３１の上端に電気的に接続されている。コンタクトプラグ５３の下端は、端部３２ｂにあるポリシリコン層３２の上端に電気的に接続されている。コンタクトプラグ５４の下端は、端部３２ｃにあるポリシリコン層３２の上端に電気的に接続されている。

【0032】

コンタクトプラグ５５の下端は、端部３１ｂと端部３１ｃとの間にあるポリシリコン層３１の上端に電気的に接続されている。コンタクトプラグ５６の下端は、端部３２ｂと端部３２ｃにあるポリシリコン層３２の上端に電気的に接続されている。このことを別の観点から言えば、コンタクトプラグ５１及びコンタクトプラグ５２はそれぞれコンタクトプラグ５５の第２方向ＤＲ２における一方側及び他方側にあり、コンタクトプラグ５３及びコンタクトプラグ５４はそれぞれコンタクトプラグ５６の第２方向ＤＲ２における一方側及び他方側にある。

【0033】

コンタクトプラグ５７の下端及びコンタクトプラグ５８の下端は、それぞれソース領域３０ｆ（第２部分３０ｆｂ）及びドレイン領域３０ｇ（第２部分３０ｇｂ）に電気的に接続されている。コンタクトプラグ５９の下端は、ゲート３５に電気的に接続されている。

【0034】

配線７１、配線７２、配線７３、配線７４、配線７５、配線７６及び配線７７は、層間絶縁膜４０上に配置されている。配線７１、配線７２、配線７３、配線７４、配線７５、配線７６及び配線７７は、例えばアルミニウム又はアルミニウム合金で形成されている。配線７１は、コンタクトプラグ５１の上端及びコンタクトプラグ５４の上端に電気的に接続されている。配線７２は、コンタクトプラグ５２の上端及びコンタクトプラグ５４の上端に電気的に接続されている。配線７１及び配線７２は、抵抗測定回路２２に電気的に接続されている（図１参照）。

【0035】

配線７３及び配線７４は、それぞれコンタクトプラグ５５の上端及びコンタクトプラグ５６の上端に電気的に接続されている。配線７３及び配線７４は、電源回路２１に電気的に接続されている（図１参照）。配線７５、配線７６及び配線７７は、それぞれコンタクトプラグ５７の上端、コンタクトプラグ５８の上端及びコンタクトプラグ５９の上端に電気的に接続されている。

【0036】

＜半導体装置１００の動作＞
以下に、半導体装置１００の動作を説明する。

【0037】

ポリシリコン層３１には、配線７３及びコンタクトプラグ５４を介して電源回路２１から電流が供給される。この電流は、ポリシリコン層３１中を下方に向かって流れる（図４中の実線矢印参照）。拡散層３０ｃに達した電流は、ポリシリコン層３２側に向かって流れる（図４中の実線矢印参照）。ポリシリコン層３２に達した電流は、ポリシリコン層３２中を上方に向かって流れる（図５中の実線矢印参照）。

【0038】

外部の磁界が主面３０ａに平行である場合（図４に示される例では、外部の磁界の方向は、第１方向ＤＲ１に沿っている）、ポリシリコン層３１中を下方に向かって流れる電流の経路及びポリシリコン層３２中を上方に向かって流れる電流の経路は、当該磁界からのローレンツ力を受けて曲がる（図４中及び図５中の点線矢印参照）。この電流経路の曲がりは、ポリシリコン層３１の抵抗値及びポリシリコン層３２の抵抗値を変化させる。ポリシリコン層３１の抵抗値の変化及びポリシリコン層３２の抵抗値の変化が抵抗測定回路２２において検知されるとともに信号処理回路２３において所定の演算が行われることにより、半導体装置１００に加わる外部の磁場が検知される。

【0039】

＜半導体装置１００の製造方法＞
以下に、半導体装置１００の製造方法を説明する。

【0040】

図６は、半導体装置１００の製造工程図である。図６に示されるように、半導体装置１００の製造方法は、拡散層形成工程Ｓ１と、エピタキシャル成長工程Ｓ２と、第１溝形成工程Ｓ３と、第１絶縁膜形成工程Ｓ４と、ポリシリコン層形成工程Ｓ５と、第１イオン注入工程Ｓ６と、第２溝形成工程Ｓ７と、第２絶縁膜形成工程Ｓ８と、ゲート絶縁膜形成工程Ｓ９と、ゲート形成工程Ｓ１０と、第２イオン注入工程Ｓ１１と、サイドウォールスペーサ形成工程Ｓ１２と、第３イオン注入工程Ｓ１３とを有している。半導体装置１００の製造方法は、シリサイド工程Ｓ１４と、層間絶縁膜形成工程Ｓ１５と、コンタクトプラグ形成工程Ｓ１６と、配線形成工程Ｓ１７とをさらに有している。

【0041】

図７は、拡散層形成工程Ｓ１を説明する断面図である。図７に示されるように、拡散層形成工程Ｓ１では、主面３０ａに拡散層３０ｃが形成される。拡散層３０ｃは、主面３０ａ側にイオン注入が行われた上で、イオン注入により導入された不純物をアニールで熱拡散させることにより形成される。なお、イオン注入に代えて、不純物が塗布することが行われてもよい。

【0042】

図８は、エピタキシャル成長工程Ｓ２を説明する断面図である。エピタキシャル成長工程Ｓ２では、図８に示されるように、主面３０ａ側において半導体基板３０がエピタキシャル成長される。半導体基板３０のエピタキシャル成長は、例えばＣＶＤ（Chemical Vapor Deposition）により行われる。これにより、主面３０ａと主面３０ｂとの間の距離が大きくなり、拡散層３０ｃが主面３０ａと主面３０ｂとの間に位置するようになる。

【0043】

図９は、第１溝形成工程Ｓ３を説明する断面図である。図９に示されるように、第１溝形成工程Ｓ３では、溝３０ｄ及び溝３０ｅが形成される。第１溝形成工程Ｓ３では、第１に、主面３０ａ上にハードマスク８０が形成される。ハードマスク８０は、例えば、主面３０ａ上に配置されている第１層８１と、第１層８１上に配置されている第２層８２とを有している。第１層８１及び第２層８２は、それぞれシリコン酸化物及びシリコン窒化物で形成されている。第２に、ハードマスク８０が、ハードマスク８０上にフォトレジストで形成されたレジストパターンをマスクとするエッチングによりパターンニングされる。第３に、パターンニングされたハードマスク８０を用いたエッチングにより、溝３０ｄ及び溝３０ｅが形成される。このエッチングは、異方性エッチングにより、溝３０ｄ及び溝３０ｅが拡散層３０ｃに達するように行われる。

【0044】

図１０は、第１絶縁膜形成工程Ｓ４を説明する断面図である。第１絶縁膜形成工程Ｓ４では、図１０に示されるように、溝３０ｄ及び溝３０ｅの内壁面上に、絶縁膜３３が形成される。第１絶縁膜形成工程Ｓ４では、第１に、熱酸化により、溝３０ｄの内壁面上、溝３０ｄの内壁面上並びに溝３０ｄ及び溝３０ｅから露出している拡散層３０ｃ上に、絶縁膜３３が形成される。第２に、異方性エッチングが行われることにより、溝３０ｄ及び溝３０ｅから露出している拡散層３０ｃ上の絶縁膜３３が除去される。

【0045】

図１１は、ポリシリコン層形成工程Ｓ５を説明する断面図である。図１１に示されるように、ポリシリコン層形成工程Ｓ５では、溝３０ｄ及び溝３０ｅが、ポリシリコン層３１及びポリシリコン層３２でそれぞれ埋め込まれる。ポリシリコン層形成工程Ｓ５では、第１に、例えばＣＶＤにより、溝３０ｄ及び溝３０ｅに不純物のドープされたポリシリコンが埋め込まれる。第２に、溝３０ｄ及び溝３０ｅからはみ出したポリシリコンが、例えばＣＭＰ（Chemical Mechanical Polishing）により除去される。溝３０ｄ及び溝３０ｅからはみ出したポリシリコンの除去は、エッチバックにより行われてもよい。この後、ハードマスク８０は、除去される。このように、ポリシリコン層３１及びポリシリコン層３２が不純物のドープされているポリシリコンをＣＶＤにより埋め込むことにより形成されるため、ポリシリコン層３１及びポリシリコン層３２における不純物濃度は均一になる。

【0046】

図１２は、第１イオン注入工程Ｓ６を説明する断面図である。図１２に示されているように、第１イオン注入工程Ｓ６では、ウェル領域３０ｈが形成される。ウェル領域３０ｈは、主面３０ａ上に配置されており、フォトレジストで形成されているレジストパターン８３をマスクとするイオン注入により形成される。なお、レジストパターン８３は開口部８３ａを有しており、開口部８３ａから露出している半導体基板３０の部分にウェル領域３０ｈが形成される。

【0047】

図１３は、第２溝形成工程Ｓ７を説明する断面図である。図１３に示されるように、第２溝形成工程Ｓ７では、主面３０ａに溝３０ｉが形成される。溝３０ｉは、溝３０ｄ及び溝３０ｅと同様の方法により形成される。図１４は、第２絶縁膜形成工程Ｓ８を説明する断面図である。図１４に示されるように、第２絶縁膜形成工程Ｓ８では、絶縁膜３７が溝３０ｉに埋め込まれる。絶縁膜３７は、絶縁膜３７の構成材料を例えばＣＶＤにより溝３０ｉに埋め込むとともに、溝３０ｉからはみ出した絶縁膜３７の構成材料を例えばＣＭＰで除去することにより形成される。

【0048】

図１５は、ゲート絶縁膜形成工程Ｓ９を説明する断面図である。図１５に示されるように、ゲート絶縁膜形成工程Ｓ９では、例えば熱酸化が行われることにより、主面３０ａ上にゲート絶縁膜３４が形成される。図１６は、ゲート形成工程Ｓ１０を説明する断面図である。図１６に示されるように、ゲート形成工程Ｓ１０では、ゲート絶縁膜３４上にゲート３５が形成される。ゲート３５は、ゲート３５の構成材料を例えばＣＶＤによりゲート絶縁膜３４上に成膜するとともに、成膜されたゲート３５の構成材料をフォトレジストで形成されたレジストパターンをマスクとしてエッチングすることにより形成される。

【0049】

図１７は、第２イオン注入工程Ｓ１１を説明する断面図である。図１７に示されるように、第２イオン注入工程Ｓ１１では、ゲート３５、絶縁膜３７及びフォトレジストで形成されたレジストパターン８４をマスクとするイオン注入が行われることにより、第１部分３０ｆａ及び第１部分３０ｇａが形成される。図１８は、サイドウォールスペーサ形成工程Ｓ１２を説明する断面図である。図１８に示されるように、サイドウォールスペーサ形成工程Ｓ１２では、サイドウォールスペーサ３６の構成材料を例えばＣＶＤで成膜するとともに成膜されたサイドウォールスペーサ３６の構成材料をエッチバックすることで、ゲート３５に接するように第１部分３０ｆａ上及び第１部分３０ｇａ上にサイドウォールスペーサ３６が形成される。

【0050】

図１９は、第３イオン注入工程Ｓ１３を説明する断面図である。図１９に示されるように、第３イオン注入工程Ｓ１３では、ゲート３５、サイドウォールスペーサ３６、絶縁膜３７及びフォトレジストで形成されたレジストパターン８５をマスクとしてイオン注入が行われることにより、第２部分３０ｆｂ及び第２部分３０ｇｂが形成される。なお、レジストパターン８４にはポリシリコン層３１及びポリシリコン層３２を露出させる開口部８４ａが形成されているため、この際に、コンタクト領域３１ａ及びコンタクト領域３２ａも形成される。

【0051】

シリサイド工程Ｓ１４では、第２部分３０ｆｂが形成されている主面３０ａの部分、第２部分３０ｇｂが形成されている主面３０ａの部分、ゲート３５の上面、ポリシリコン層３１の上端及びポリシリコン層３２の上端が、シリサイド化される。シリサイド工程Ｓ１４では、第１に、チタン、コバルト等の金属材料が、ポリシリコン層３１、ポリシリコン層３２、ゲート３５、サイドウォールスペーサ３６及び絶縁膜３７を覆うように、主面３０ａ上に成膜される。第２に、熱処理を行うことにより、成膜された金属材料とシリコンとが反応し、第２部分３０ｆｂが形成されている主面３０ａの部分、第２部分３０ｇｂが形成されている主面３０ａの部分、ゲート３５の上面、ポリシリコン層３１の上端及びポリシリコン層３２の上端がシリサイド化される。この後、未反応の金属材料はエッチングにより除去される。

【0052】

図２０は、層間絶縁膜形成工程Ｓ１５を説明する断面図である。図２０に示されるように、層間絶縁膜形成工程Ｓ１５では、ポリシリコン層３１、ポリシリコン層３２、ゲート３５、サイドウォールスペーサ３６及び絶縁膜３７を覆うように主面３０ａ上に層間絶縁膜４０が形成される。層間絶縁膜形成工程Ｓ１５では、第１に、ポリシリコン層３１、ポリシリコン層３２、ゲート３５、サイドウォールスペーサ３６及び絶縁膜３７を覆うように、主面３０ａ上に層間絶縁膜４０の構成材料が例えばＣＶＤで成膜される。第２に、成膜された層間絶縁膜４０の構成材料が、例えばＣＭＰで平坦化される。

【0053】

図２１は、コンタクトプラグ形成工程Ｓ１６を説明する断面図である。図２１に示されるように、コンタクトプラグ形成工程Ｓ１６では、層間絶縁膜４０中にコンタクトプラグ５１（図示せず）、コンタクトプラグ５２（図示せず）、コンタクトプラグ５３（図示せず）、コンタクトプラグ５４（図示せず）、コンタクトプラグ５５、コンタクトプラグ５６、コンタクトプラグ５７、コンタクトプラグ５８及びコンタクトプラグ５９が形成される。コンタクトプラグ形成工程Ｓ１６では、第１に、層間絶縁膜４０中にコンタクトホールが形成される。なお、コンタクトホールは、層間絶縁膜４０上にフォトレジストで形成されたレジストパターンをマスクとする異方性エッチングを行うことにより形成される。第２に、コンタクトホールに、コンタクトプラグの構成材料が例えばＣＶＤで埋め込まれる。第３に、コンタクトホールからはみ出したコンタクトプラグの構成材料が、例えばＣＭＰで除去される。

【0054】

配線形成工程Ｓ１７では、配線７１、配線７２、配線７３、配線７４、配線７５、配線７６及び配線７７が形成される。配線７１、配線７２、配線７３、配線７４、配線７５、配線７６及び配線７７は、これらの配線の構成材料を例えばスパッタリングにより層間絶縁膜４０上に成膜するとともに、成膜された構成材料をフォトレジストで形成されたレジストパターンを用いてエッチングすることにより形成される。以上により、図２から図５に示される構造の半導体装置１００が製造される。

【0055】

＜半導体装置１００の効果＞
以下に、半導体装置１００の効果を説明する。

【0056】

半導体装置１００では、溝３０ｄ及び溝３０ｅに不純物がドープされているポリシリコンを例えばＣＶＤで埋め込むことによりポリシリコン層３１及びポリシリコン層３２が形成されているため、ポリシリコン層３１及びポリシリコン層３２における不純物濃度のバラつきが小さい。そのため、半導体装置１００では、ポリシリコン層３１及びポリシリコン層３２における不純物濃度のバラつきが小さくなることに起因して、ホール素子１０の感度のバラつきが抑制されている。

【0057】

半導体装置１００によると、ホール素子１０の感度の調整が容易である。すなわち、半導体装置１００では、溝３０ｄの深さ（深さＤ１）及び溝３０ｅの深さ（深さＤ２）を大きくすることにより（例えば、１０μｍ以上とすることより）、ポリシリコン層３１中を流れる電流経路及びポリシリコン層３２を流れる電流経路を長くすることができるため、ホール素子１０の感度を高めることができる。

【0058】

また、半導体装置１００では、ポリシリコン層３１及びポリシリコン層３２における不純物濃度を増減させることにより、ホール素子１０の感度を調整することができる。ポリシリコン層３１及びポリシリコン層３２における不純物濃度は、溝３０ｄ及び溝３０ｅにポリシリコンを埋め込む際の当該ポリシリコンへのドープ量を調整することにより、容易に調整可能である。

【0059】

半導体装置１００では、ホール素子の平面視における面積が、溝３０ｄ及び溝３０ｅの幅や間隔を狭めることにより、縮小可能である。溝３０ｄ及び溝３０ｅの幅や間隔は、ハードマスク８０のパターンニングが可能であり、かつ溝３０ｄ及び溝３０ｅの底から拡散層３０ｃを露出させることが可能な範囲内なら、特に制限はない。そのため、半導体装置１００によると、ホール素子１０の平面視における面積を縮小可能である。

【0060】

半導体装置１００において、配線７１が端部３１ｂにあるポリシリコン層３１の上端及び端部３２ｃにあるポリシリコン層３２の上端に電気的に接続されているとともに配線７２が端部３１ｃにあるポリシリコン層３１の上端及び端部３２ｂにあるポリシリコン層３２の上端に電気的に接続されている場合、ポリシリコン層３１への磁界による抵抗値変化の影響及びポリシリコン層３２への磁界による抵抗値変化の影響が足し合わされることになる。そのため、この場合には、ホール素子１０の感度を高めることが可能である。

【0061】

（第２実施形態）
第２実施形態に係る半導体装置を説明する。第２実施形態に係る半導体装置を、半導体装置２００とする。ここでは、半導体装置１００と異なる点を主に説明し、重複する説明は繰り返さないものとする。

【0062】

＜半導体装置２００の構成＞
以下に、半導体装置２００の構成を説明する。

【0063】

図２２は、半導体装置２００の平面図である。図２３は、図２２中のＸＸＩＩＩ－ＸＸＩＩＩにおける断面図である。図２４は、図２２中のＸＸＩＶ－ＸＸＩＶにおける断面図である。図２２から図２４に示されるように、半導体装置２００は、半導体基板３０と、ポリシリコン層３１及びポリシリコン層３２と、絶縁膜３３と、ゲート絶縁膜３４と、ゲート３５と、サイドウォールスペーサ３６と、絶縁膜３７とを有している。半導体装置２００は、さらに、層間絶縁膜４０と、コンタクトプラグ５１、コンタクトプラグ５２、コンタクトプラグ５３、コンタクトプラグ５４、コンタクトプラグ５５、コンタクトプラグ５６、コンタクトプラグ５７、コンタクトプラグ５８及びコンタクトプラグ５９とを有している。

【0064】

半導体装置２００は、さらに、配線７１と、配線７２と、配線７３と、配線７５と、配線７６と、配線７７とを有している。これらの点に関して、半導体装置２００の構成は、半導体装置１００の構成と共通している。

【0065】

半導体装置２００では、主面３０ａに溝３０ｊ及び溝３０ｋがさらに形成されている。溝３０ｊ及び溝３０ｋは、第１方向ＤＲ１に沿って間隔を空けて並んでいる。溝３０ｅは第１方向ＤＲ１において溝３０ｄと溝３０ｊとの間に配置されており、溝３０ｊは第１方向ＤＲ１において溝３０ｅと溝３０ｋとの間に配置されている。すなわち、溝３０ｄ、溝３０ｅ、溝３０ｊ及び溝３０ｋは、第１方向ＤＲ１において、間隔を空けてこの順で並んでいる。溝３０ｊ及び溝３０ｋは、第２方向ＤＲ２に沿って延在している。溝３０ｊ及び溝３０ｋは、第２方向ＤＲ２に直交する断面視において、拡散層３０ｃに達するように主面３０ｂ側に向かって延在している。

【0066】

半導体装置２００は、さらに、ポリシリコン層３８と、ポリシリコン層３９とを有している。ポリシリコン層３８及びポリシリコン層３９において、不純物濃度が均一になっている（すなわち、不純物濃度の最小値及び最大値がそれぞれ不純物濃度の平均値の０．８倍以上及び１．２以下になっている）。ポリシリコン層３８及びポリシリコン層３９は、それぞれ溝３０ｊ及び溝３０ｋに埋め込まれている。ポリシリコン層３８と溝３０ｊの内壁面との間及びポリシリコン層３９と溝３０ｋの内壁面との間には、絶縁膜３３が介在されている。ポリシリコン層３８の下端及びポリシリコン層３９の下端は、拡散層３０ｃに電気的に接続されている。

【0067】

ポリシリコン層３８の上端及びポリシリコン層３９の上端には、それぞれコンタクト領域３８ａ及びコンタクト領域３９ａが形成されている。ポリシリコン層３８は、第２方向ＤＲ２における一方側の端部である端部３８ｂと、第２方向ＤＲ２における他方側の端部である端部３８ｃとを有している。ポリシリコン層３９は、第２方向ＤＲ２における一方側の端部である端部３９ｂと、第２方向ＤＲ２における他方側の端部である端部３９ｃとを有している。

【0068】

半導体装置２００は、さらに、コンタクトプラグ６０と、コンタクトプラグ６１と、コンタクトプラグ６２と、コンタクトプラグ６３と、コンタクトプラグ６４と、コンタクトプラグ６５を有している。コンタクトプラグ６０、コンタクトプラグ６１、コンタクトプラグ６２、コンタクトプラグ６３、コンタクトプラグ６４及びコンタクトプラグ６５は、層間絶縁膜４０中に配置されている。コンタクトプラグ６０の下端は端部３８ｂにあるポリシリコン層３８の上端に電気的に接続されており、コンタクトプラグ６１の下端は端部３８ｃにあるポリシリコン層３８の上端に電気的に接続されている。コンタクトプラグ６２の下端は端部３９ｂにあるポリシリコン層３９の上端に電気的に接続されており、コンタクトプラグ６３の下端は端部３９ｃにあるポリシリコン層３９の上端に電気的に接続されている。

【0069】

コンタクトプラグ６４の下端は端部３８ｂと端部３８ｃとの間にあるポリシリコン層３８の上端に電気的に接続されており、コンタクトプラグ６５の下端は端部３９ｂと端部３９ｃとの間にあるポリシリコン層３９の上端に電気的に接続されている。コンタクトプラグ６０、コンタクトプラグ６１、コンタクトプラグ６２、コンタクトプラグ６３、コンタクトプラグ６４及びコンタクトプラグ６５は、例えばタングステンで形成されている。

【0070】

半導体装置２００では、配線７１が、コンタクトプラグ５１の上端及びコンタクトプラグ５４の上端に加え、コンタクトプラグ６０及びコンタクトプラグ６３の上端にも電気的に接続されている。半導体装置２００では、配線７２が、コンタクトプラグ５２の上端及びコンタクトプラグ５３の上端に加え、コンタクトプラグ６１の上端及びコンタクトプラグ６２の上端にも電気的に接続されている。半導体装置２００は、配線７４に代えて配線７８を有しており、配線７９をさらに有している。配線７８は、コンタクトプラグ５６の上端及びコンタクトプラグ６４の上端に電気的に接続されている。これにより、ポリシリコン層３１の上端及びポリシリコン層３２の上端が、互いに電気的に接続されている。配線７９は、コンタクトプラグ６５の上端に電気的に接続されている。

【0071】

半導体装置２００では、配線７３及び配線７９が、電源回路２１に電気的に接続されている。これにより、ポリシリコン層３１、拡散層３０ｃ及びポリシリコン層３２を流れた電流が、配線７８を介してポリシリコン層３８に供給される。この電流は、ポリシリコン層３８中を下方に向かって流れた後、拡散層３０ｃ中を流れてポリシリコン層３９に達する。この電流は、ポリシリコン層３９中を上方に向かって流れる。この電流の経路は、主面３０ａに平行な外部の磁界からローレンツ力を受けることにより曲げられる。これらの点に関して、半導体装置２００の構成は、半導体装置１００の構成と異なっている。

【0072】

なお、上記の例では、ポリシリコン層の数及びポリシリコン層が埋め込まれる溝の数が４つとされたが、ポリシリコン層の数及びポリシリコン層が埋め込まれる溝の数はこれに限られるものではない。

【0073】

＜半導体装置２００の製造方法＞
以下に、半導体装置２００の製造方法を説明する。

【0074】

半導体装置２００の製造方法は、半導体装置１００の製造方法と同様に、拡散層形成工程Ｓ１と、エピタキシャル成長工程Ｓ２と、第１溝形成工程Ｓ３と、第１絶縁膜形成工程Ｓ４と、ポリシリコン層形成工程Ｓ５と、第１イオン注入工程Ｓ６と、第２溝形成工程Ｓ７と、第２絶縁膜形成工程Ｓ８と、ゲート絶縁膜形成工程Ｓ９と、ゲート形成工程Ｓ１０と、第２イオン注入工程Ｓ１１と、サイドウォールスペーサ形成工程Ｓ１２と、第３イオン注入工程Ｓ１３と、シリサイド工程Ｓ１４と、層間絶縁膜形成工程Ｓ１５と、コンタクトプラグ形成工程Ｓ１６と、配線形成工程Ｓ１７とを有している。

【0075】

半導体装置２００の製造方法では、第１溝形成工程Ｓ３において、溝３０ｄ及び溝３０ｅに加えて、溝３０ｊ及び溝３０ｋが形成される。半導体装置２００の製造方法では、ポリシリコン層形成工程Ｓ５において、ポリシリコン層３１の溝３０ｄへの埋め込み及びポリシリコン層３２の溝３０ｅへの埋め込みに加えて、ポリシリコン層３８及びポリシリコン層３９がそれぞれ溝３０ｊ及び溝３０ｋに埋め込まれる。半導体装置２００の製造方法では、第３イオン注入工程Ｓ１３において、第２部分３０ｆｂ、第２部分３０ｇｂ、コンタクト領域３１ａ及びコンタクト領域３２ａに加えて、コンタクト領域３８ａ及びコンタクト領域３９ａがさらに形成される。

【0076】

半導体装置２００の製造方法では、シリサイド工程Ｓ１４において、第２部分３０ｆｂが形成されている主面３０ａの部分、第２部分３０ｇｂが形成されている主面３０ａの部分、ゲート３５の上面、ポリシリコン層３１の上端及びポリシリコン層３２の上端に加えて、ポリシリコン層３８の上端及びポリシリコン層３９の上端が、シリサイド化される。

【0077】

また、半導体装置２００の製造方法では、コンタクトプラグ形成工程Ｓ１６において、コンタクトプラグ５１、コンタクトプラグ５２、コンタクトプラグ５３、コンタクトプラグ５４、コンタクトプラグ５５、コンタクトプラグ５６、コンタクトプラグ５７、コンタクトプラグ５８及びコンタクトプラグ５９に加えて、コンタクトプラグ６０、コンタクトプラグ６１、コンタクトプラグ６２、コンタクトプラグ６３、コンタクトプラグ６４及びコンタクトプラグ６５が形成される。半導体装置２００の製造方法では、配線形成工程Ｓ１７において、配線７１、配線７２、配線７３、配線７５、配線７６及び配線７７に加えて、配線７８及び配線７９が形成される。これらの点に関して、半導体装置２００の製造方法は、半導体装置１００の製造方法と異なっている。

【0078】

＜半導体装置２００の効果＞
以下に、半導体装置２００の効果を説明する。

【0079】

半導体装置２００では、電流がポリシリコン層３１及びポリシリコン層３２に加えてポリシリコン層３８及びポリシリコン層３９にも流れるため、電流の経路が長くなる。そのため、半導体装置２００によると、主面３０ａに平行な外部の磁場から電流が受けるローレンツ力の影響がさらに大きくなり、ホール素子１０の感度がさらに高まる。

【0080】

以上のように本開示の実施形態について説明を行ったが、上述の実施形態を様々に変形することも可能である。また、本発明の範囲は、上述の実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更を含むことが意図される。

【符号の説明】

【0081】

１０ ホール素子、２１ 電源回路、２２ 抵抗測定回路、２３ 信号処理回路、３０ 半導体基板、３０ａ，３０ｂ 主面、３０ｃ 拡散層、３０ｄ，３０ｅ 溝、３０ｆ ソース領域、３０ｆａ 第１部分、３０ｆｂ 第２部分、３０ｇ ドレイン領域、３０ｇａ 第１部分、３０ｇｂ 第２部分、３０ｈ ウェル領域、３０ｉ 溝、３０ｊ，３０ｋ 溝、３１ ポリシリコン層、３１ａ コンタクト領域、３１ｂ，３１ｃ 端部、３２ ポリシリコン層、３２ａ コンタクト領域、３２ｂ，３２ｃ 端部、３３ 絶縁膜、３４ ゲート絶縁膜、３５ ゲート、３６ サイドウォールスペーサ、３７ 絶縁膜、３８ ポリシリコン層、３８ａ コンタクト領域、３８ｂ，３８ｃ 端部、３９ ポリシリコン層、３９ａ コンタクト領域、３９ｂ，３９ｃ 端部、４０ 層間絶縁膜、５１，５２，５３，５４，５５，５６，５７，５８，５９，６０，６１，６２，６３，６４，６５ コンタクトプラグ、７１，７２，７３，７４，７５，７６，７７，７８，７９ 配線、８０ ハードマスク、８１ 第１層、８２ 第２層、８３ レジストパターン、８３ａ 開口部、８４ レジストパターン、８５ レジストパターン、８５ａ 開口部、１００，２００ 半導体装置、Ｓ１ 拡散層形成工程、Ｓ２ エピタキシャル成長工程、Ｓ３ 第１溝形成工程、Ｓ４ 第１絶縁膜形成工程、Ｓ５ ポリシリコン層形成工程、Ｓ６ 第１イオン注入工程、Ｓ７ 第２溝形成工程、Ｓ８ 第２絶縁膜形成工程、Ｓ９ ゲート絶縁膜形成工程、Ｓ１０ ゲート形成工程、Ｓ１１ 第１イオン注入工程、Ｓ１２ サイドウォールスペーサ形成工程、Ｓ１３ 第２イオン注入工程、Ｓ１４ シリサイド工程、Ｓ１５ 層間絶縁膜形成工程、Ｓ１６ コンタクトプラグ形成工程、Ｓ１７ 配線形成工程、ＤＲ１ 第１方向、ＤＲ２ 第２方向、Ｄ１，Ｄ２ 深さ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】