特開 2023-179947 メモリー基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023179947

(43)【公開日】2023-12-20

(54)【発明の名称】メモリー基板

(51)【国際特許分類】

   H05K 1/02 20060101AFI20231213BHJP

   H05K 3/46 20060101ALI20231213BHJP

【ＦＩ】

H05K1/02 P

H05K3/46 B

H05K3/46 Q

H05K3/46 Z

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022092916

(22)【出願日】2022-06-08

(71)【出願人】

【識別番号】000006150

【氏名又は名称】京セラドキュメントソリューションズ株式会社

(74)【代理人】

【識別番号】100167302

【弁理士】

【氏名又は名称】種村 一幸

(74)【代理人】

【識別番号】100135817

【弁理士】

【氏名又は名称】華山 浩伸

(72)【発明者】

【氏名】川岡 未来

【テーマコード（参考）】

5E316

5E338

【Ｆターム（参考）】

5E316AA32

5E316AA38

5E316BB02

5E316BB03

5E316BB04

5E316BB06

5E316EE01

5E316GG28

5E316HH01

5E316HH22

5E316JJ02

5E338AA03

5E338BB75

5E338CC01

5E338CC04

5E338CC06

5E338CD02

5E338EE13

5E338EE22

(57)【要約】

【課題】複数のメモリー素子、制御素子および複数の配線パターンの配置の工夫によって小型化とノイズ低減とを実現すること。
【解決手段】メモリー基板１０は、６層基板１と２つのメモリー素子２と制御素子３と複数の配線パターン４とを備える。第１メモリー素子２１および制御素子３は、第１層Ｌ１の外面に実装される。第２メモリー素子２２は、第６層Ｌ６の外面に実装される。電源パターン４３は、第５層Ｌ３における、積層方向に沿って見て前記２つのメモリー素子２を包含する領域に形成されている。第１接地パターン４１は、第２層Ｌ２に形成されている。第２接地パターン４２は、前記第５層Ｌ３に前記電源パターン４３に隣接して形成されている。前記複数の信号伝送パターン４４は、前記第１層Ｌ１、第３層Ｌ３、第４層Ｌ４および前記第６層Ｌ６に形成されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

６つの配線層が積層された６層基板と、
それぞれ前記６層基板に実装されたＳＤＲＡＭ素子である２つのメモリー素子と、
前記６層基板に実装され、前記２つのメモリー素子を制御する制御素子と、
前記６層基板に形成され、少なくとも前記制御素子および前記２つのメモリー素子のいずれかに電気的に接続される複数の配線パターンと、を備えるメモリー基板であって、
前記２つのメモリー素子の一方の第１メモリー素子および前記制御素子は、前記６つの配線層のうちの第１層の外面に実装され、
前記２つのメモリー素子の他方の第２メモリー素子は、前記６つの配線層のうちの第６層の外面に実装され、
前記複数の配線パターンは、
前記６つの配線層のうちの第５層における、前記６つの配線層の積層方向に沿って見て前記２つのメモリー素子を包含する領域に形成された電源パターンと、
前記６つの配線層のうちの第２層に形成された第１接地パターンと、
前記第５層に前記電源パターンに隣接して形成された第２接地パターンと、
前記６つの配線層のうちの前記第１層、第３層、第４層および前記第６層に形成された複数の信号伝送パターンと、を含む、メモリー基板。

【請求項2】

前記２つのメモリー素子は、それぞれＤＤＲ３－ＳＤＲＡＭの規格に準拠した素子である、請求項１に記載のメモリー基板。

【請求項3】

前記２つのメモリー素子は、前記積層方向に沿って見て同じ位置に配置されている、請求項１または請求項２に記載のメモリー基板。

【請求項4】

前記２つのメモリー素子は、それぞれ一対の長辺および一対の短辺を有する矩形状であり、
前記制御素子は、前記２つのメモリー素子各々の前記一対の長辺各々よりも長い４つの辺を有する矩形状であり、
前記２つのメモリー素子と前記制御素子とは、前記積層方向に沿って見て第１方向に配列され、
前記制御素子は、前記制御素子の前記４つの辺のうちの２辺が前記第１方向に直交する第２方向に沿う状態で配置され、
前記２つのメモリー素子は、それぞれ前記一対の長辺が前記第２方向に沿う状態で、前記第２方向において前記制御素子が占める範囲内に配置されている、請求項３に記載のメモリー基板。

【請求項5】

前記制御素子は、前記制御素子の前記４つの辺のうち前記第１メモリー素子に対向する一辺に沿って並んで形成された複数のコントロール側信号端子を有し、
前記２つのメモリー素子は、それぞれ前記一対の長辺に沿って並んで形成された複数のメモリー側信号端子を有し、
前記複数の信号伝送パターンは、前記複数のコントロール側信号端子と前記複数のメモリー側信号端子とを電気的に接続する、請求項４に記載のメモリー基板。

【請求項6】

前記第２接地パターンは、前記電源パターンの三方を囲んで形成されている、請求項１または請求項２に記載のメモリー基板。

【請求項7】

前記複数の信号伝送パターンのうちの複数のクロック信号伝送パターンおよび複数のＤＱＳ信号伝送パターンは、前記第１層および前記第３層に形成されている、請求項１または請求項２に記載のメモリー基板。

【請求項8】

前記複数の信号伝送パターンのうちの複数のＤＱ信号伝送パターンは、前記第１層、前記第３層および前記第４層に形成されている、請求項７に記載のメモリー基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、６層基板と２つのメモリー素子と制御素子とを備えるメモリー基板に関する。

【背景技術】

【0002】

プリンター、複写機または複合機などの画像形成装置は、各種のデータまたはコンピュータープログラムを記憶するためのメモリー基板を備える。

【0003】

前記メモリー基板は、積層基板と、１つ以上のメモリー素子と、制御素子と、複数の配線パターンと、を備える。前記メモリー素子および前記制御素子は、前記積層基板に実装されている。

【0004】

また、前記複数の配線パターンは、前記積層基板に形成され、前記メモリー素子と前記制御素子とを電気的に接続する。前記メモリー基板の小型化および高密度化の要請により、前記積層基板の多層化が進んでいる。

【0005】

例えば、前記メモリー基板において、２つのＤＤＲ－ＳＤＲＡＭとメモリーコントローラとが、４層基板または６層基板に実装されることが知られている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１２－１６４７９４号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ところで、前記メモリー基板において、前記複数のメモリー素子、前記制御素子および前記複数の配線パターンの配置の工夫による小型化とノイズ低減とが求められている。

【0008】

本発明の目的は、複数のメモリー素子、制御素子および複数の配線パターンの配置の工夫によって小型化とノイズ低減とを実現できるメモリー基板を提供することにある。

【課題を解決するための手段】

【0009】

本発明の一の局面に係るメモリー基板は、６つの配線層が積層された６層基板と、２つのメモリー素子と、制御素子と、複数の配線パターンと、を備える。前記２つのメモリー素子は、それぞれ前記６層基板に実装されたＳＤＲＡＭ素子である。前記制御素子は、前記６層基板に実装され、前記２つのメモリー素子を制御する。前記複数の配線パターンは、前記６層基板に形成され、少なくとも前記制御素子および前記２つのメモリー素子のいずれかに電気的に接続される。前記２つのメモリー素子の一方の第１メモリー素子および前記制御素子は、前記６つの配線層のうちの第１層の外面に実装される。前記２つのメモリー素子の他方の第２メモリー素子は、前記６つの配線層のうちの第６層の外面に実装される。前記複数の配線パターンは、電源パターンと、第１接地パターンと、第２接地パターンと、複数の信号伝送パターンと、を含む。前記電源パターンは、前記６つの配線層のうちの第５層における、前記６つの配線層の積層方向に沿って見て前記２つのメモリー素子を包含する領域に形成されている。前記第１接地パターンは、前記６つの配線層のうちの第２層に形成されている。前記第２接地パターンは、前記第５層に前記電源パターンに隣接して形成されている。前記複数の信号伝送パターンは、前記６つの配線層のうちの前記第１層、第３層、第４層および前記第６層に形成されている。

【発明の効果】

【0010】

本発明によれば、複数のメモリー素子、制御素子および複数の配線パターンの配置の工夫によって小型化とノイズ低減とを実現できるメモリー基板を提供することが可能になる。

【図面の簡単な説明】

【0011】

【図1】図１は、実施形態に係るメモリー基板の側面図である。

【図2】図２は、実施形態に係るメモリー基板の６つの配線層における複数の配線パターンの振り分けを示す図である。

【図3】図３は、実施形態に係るメモリー基板の平面図である。

【図4】図４は、実施形態に係るメモリー基板における２つのメモリー素子および制御素子の複数の端子の配置を示す図である。

【図5】図５は、実施形態に係るメモリー基板の第３層における複数の信号伝送パターンの配置を模式的に示す図である。

【図6】図６は、実施形態に係るメモリー基板の第５層における電源パターンおよび第２接地パターンの配置を模式的に示す図である。

【発明を実施するための形態】

【0012】

以下、図面を参照しながら、本発明の実施形態について説明する。なお、以下の実施形態は、本発明を具体化した一例であって、本発明の技術的範囲を限定するものではない。

【0013】

［メモリー基板１０の構成］
実施形態に係るメモリー基板１０は、例えば画像形成装置などのデータ処理装置の一部を構成する。

【0014】

メモリー基板１０は、６層基板１と、２つのメモリー素子２と、制御素子３と、複数の配線パターン４と、を備える（図１参照）。

【0015】

６層基板１は、６つの配線層Ｌ１～Ｌ６が積層された積層基板である。６つの配線層Ｌ１～Ｌ６は、第１層Ｌ１、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４、第５層Ｌ５および第６層Ｌ６を含む（図１参照）。

【0016】

２つのメモリー素子２は、それぞれ６層基板１に実装されたＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）素子である。本実施形態において、２つのメモリー素子２は、それぞれＤＤＲ３－ＳＤＲＡＭの規格に準拠した素子である。

【0017】

ここで、ＤＤＲ３－ＳＤＲＡＭの規格は、ＤＤＲ３Ｌ－ＳＤＲＡＭの規格、および、ＤＤＲ４－ＳＤＲＡＭの規格を含む。メモリー基板１０は、２ｒａｎｋ（１ｃｈｉｐ／１ｒａｎｋ）の構成を備える。

【0018】

制御素子３は、２つのメモリー素子２を制御する素子である。本実施形態において、制御素子３は、ＡＳＩＣ（Application Specific Integrated Circuit）である。

【0019】

なお、制御素子３が、ＭＰＵ（Micro Processing Unit）またはＤＳＰ（Digital Signal Processor）などであってもよい。

【0020】

２つのメモリー素子２および制御素子３は、６層基板１に実装されている。以下、２つのメモリー素子２の一方を第１メモリー素子２１と称し、他方を第２メモリー素子２２と称する。

【0021】

図１に示されるように、第１メモリー素子２１および制御素子３は、６層基板１の第１層Ｌ１の外面に実装されている。第２メモリー素子２２は、６層基板１の第６層Ｌ６の外面に実装されている。

【0022】

複数の配線パターン４は、６層基板１に形成されている。複数の配線パターン４は、少なくとも制御素子３および２つのメモリー素子２のいずれかに電気的に接続されている。

【0023】

ところで、メモリー基板１０において、２つのメモリー素子２、制御素子３および複数の配線パターン４の配置の工夫による小型化とノイズ低減とが求められている。

【0024】

以下、メモリー基板１０の小型化とノイズ低減とを実現するためのメモリー基板１０における複数の構成要素の配置について説明する。

【0025】

以下の説明において、２つのメモリー素子２の一方を第１メモリー素子２１と称し、他方を第２メモリー素子２２と称する（図１参照）。

【0026】

第１メモリー素子２１および制御素子３は、６層基板１の第１層Ｌ１の外面に実装されている。第２メモリー素子２２は、６層基板１の第６層Ｌ６の外面に実装されている。

【0027】

図１，３～６において、第１方向Ｄ１は、第１メモリー素子２１および制御素子３の配列方向である。第２方向Ｄ２は、第１方向Ｄ１に直交する方向である。第１方向Ｄ１および第２方向Ｄ２は、６層基板１の表面に沿う方向である。

【0028】

図１，３～６において、第３方向Ｄ３は、６つの配線層Ｌ１～Ｌ６の積層方向である。即ち、第３方向Ｄ３は、６層基板１の厚み方向である。第３方向Ｄ３は、第１方向Ｄ１および第２方向Ｄ２に直交する方向である。

【0029】

第１メモリー素子２１および第２メモリー素子２２は、第３方向Ｄ３に沿って見て重なる位置に配置されている。本実施形態において、第１メモリー素子２１および第２メモリー素子２２は、第３方向Ｄ３に沿って見て同じ位置に配置されている（図１および図３参照）。２つのメモリー素子２と制御素子３とは、第３方向Ｄ３に沿って見て第１方向Ｄ１に配列されている。

【0030】

２つのメモリー素子２は、それぞれ一対の長辺および一対の短辺を有する矩形状である（図３参照）。制御素子３は、２つのメモリー素子２各々の前記一対の長辺各々よりも長い４つの辺を有する矩形状である。例えば、制御素子３は、正方形である。

【0031】

なお、以上に示される２つのメモリー素子２および制御素子３の形状は、第３方向Ｄ３に沿って２つのメモリー素子２および制御素子３を見たときの形状である。

【0032】

制御素子３は、制御素子３の前記４つの辺のうちの２辺が第２方向Ｄ２に沿う状態で配置されている（図３～図６参照）。即ち、制御素子３の前記４つの辺のうちの２辺が第２方向Ｄ２に沿っており、前記４つの辺のうちの他の２辺が第１方向Ｄ１に沿っている。

【0033】

２つのメモリー素子２は、それぞれ前記一対の長辺が第２方向Ｄ２に沿う状態で第１層Ｌ１の外面に配置されている（図３～図６参照）。２つのメモリー素子２は、第２方向Ｄ２において制御素子３が占める範囲内に配置されている。

【0034】

２つのメモリー素子２および制御素子３が上記のように配置されることにより、比較的小さな６層基板１を採用することができる。

【0035】

複数の配線パターン４は、第１接地パターン４１と、第２接地パターン４２と、電源パターン４３と、複数の信号伝送パターン４４とを含む（図１および図２参照）。

【0036】

電源パターン４３は、６層基板１の第５層Ｌ５に形成されている（図１および図２参照）。電源パターン４３は、第３方向Ｄ３に沿って見て２つのメモリー素子２を包含する領域に形成されている（図３および図６参照）。

【0037】

第１接地パターン４１は、６層基板１の第２層Ｌ２に形成されている（図１および図２参照）。第１接地パターン４１は、第３方向Ｄ３に沿って見て２つのメモリー素子２および制御素子３を包含する領域に形成されている（図３参照）。例えば、第１接地パターン４１は、第２層Ｌ２の全領域に亘って形成されている。

【0038】

第２接地パターン４２は、６層基板１の第５層Ｌ５に形成されている（図１および図２参照）。第２接地パターン４２は、第５層Ｌ５において、電源パターン４３に隣接して形成されている（図３および図６参照）。

【0039】

具体的には、第２接地パターン４２は、第５層Ｌ５において、電源パターン４３の三方を囲んで形成されている（図６参照）。図６に示される例において、第２接地パターン４２は、第３方向Ｄ３に沿って見て制御素子３の一部に重なる領域に形成されている。

【0040】

複数の信号伝送パターン４４は、６層基板１の第１層Ｌ１、第３層Ｌ３、第４層Ｌ４および第６層Ｌ６に形成されている（図１，２参照）。

【0041】

複数の信号伝送パターン４４は、複数のクロック信号伝送パターン、複数のＤＱＳ信号伝送パターンおよび複数のＤＱ信号伝送パターンを含む（図２参照）。さらに、複数の信号伝送パターン４４は、複数のＡＤＤ信号伝送パターン、複数のＣＭＤ信号伝送パターンおよび複数のＣＴＲＬ信号伝送パターンを含む（図２参照）。

【0042】

前記複数のクロック信号伝送パターンおよび前記複数のＤＱＳ信号伝送パターンは、６層基板１の第１層Ｌ１および第３層Ｌ３に形成されている。前記複数のＤＱ信号伝送パターンは、６層基板１の第１層Ｌ１、第３層Ｌ３および第４層Ｌ４に形成されている。

【0043】

制御素子３は、複数の信号端子３０を有する（図４，５参照）。複数の信号端子３０は、それぞれコントロール側信号端子の一例である。２つのメモリー素子２は、それぞれ複数の信号端子２０を有する。複数の信号端子２０は、それぞれメモリー側信号端子の一例である。

【0044】

複数の信号端子３０は、制御素子３の前記４つの辺のうち第１メモリー素子２１に対向する一辺に沿って並んで形成されている。複数の信号端子２０は、メモリー素子２各々の前記一対の長辺に沿って並んで形成されている。複数の信号伝送パターン４４は、制御素子３の複数の信号端子３０と２つのメモリー素子２のいずれかの複数の信号端子２０とを電気的に接続する。

【0045】

２つのメモリー素子２各々における前記一対の長辺各々に沿う複数の信号端子２０は、クロック信号端子２ａ、データ信号端子郡２ｂ、ＤＱ信号端子対２ｃおよびＤＱＳ信号端子対２ｄを含む。データ信号端子郡２ｂは、ＡＤＤ端子、ＣＭＤ端子およびＣＴＲＬ端子を含む。

【0046】

制御素子３の複数の信号端子３０は、クロック信号端子３ａ、データ信号端子郡３ｂ、ＤＱ信号端子対３ｃおよびＤＱＳ信号端子対３ｄを含む。データ信号端子郡３ｂは、ＡＤＤ端子、ＣＭＤ端子およびＣＴＲＬ端子を含む。

【0047】

２つのメモリー素子２各々において、ＤＱ信号端子対２ｃおよびＤＱＳ信号端子対２ｄは、クロック信号端子２ａおよびデータ信号端子郡２ｂに対し第２方向Ｄ２の一方の側に並んで配置されている（図５参照）。

【0048】

同様に、制御素子３において、ＤＱ信号端子対３ｃおよびＤＱＳ信号端子対３ｄは、クロック信号端子３ａおよびデータ信号端子郡３ｂに対し第２方向Ｄ２の一方の側に並んで配置されている（図５参照）。

【0049】

制御素子３のクロック信号端子３ａおよびデータ信号端子郡３ｂは、第２方向Ｄ２において、クロック信号端子２ａおよびデータ信号端子郡２ｂに対応する領域に配置されている。同様に、制御素子３のＤＱ信号端子対３ｃおよびＤＱＳ信号端子対３ｄは、第２方向Ｄ２において、ＤＱ信号端子対２ｃおよびＤＱＳ信号端子対２ｄに対応する領域に配置されている。

【0050】

また、複数の信号伝送パターン４４の一部である第１信号伝送パターン郡４４ｘは、第３層Ｌ３の第１領域Ａ１に形成されている（図５参照）。複数の信号伝送パターン４４の他の一部である第２信号伝送パターン郡４４ｙは、第３層Ｌ３の第２領域Ａ２に形成されている（図５参照）。第２領域Ａ２は、第１領域Ａ１に対し第２方向Ｄ２の隣の領域である。

【0051】

第１信号伝送パターン郡４４ｘは、前記クロック信号伝送パターン、前記複数のＡＤＤ信号伝送パターン、前記複数のＣＭＤ信号伝送パターンおよび前記複数のＣＴＲＬ信号伝送パターンを含む。

【0052】

第２信号伝送パターン郡４４ｙは、前記複数のＤＱＳ信号伝送パターンおよび前記複数のＤＱ信号伝送パターンを含む。

【0053】

第１領域Ａ１は、第２方向Ｄ２において、２つのメモリー素子２のクロック信号端子２ａおよびデータ信号端子郡２ｂと、制御素子３のクロック信号端子３ａおよびデータ信号端子郡３ｂとに対応する領域である。

【0054】

第２領域Ａ２は、第２方向Ｄ２において、２つのメモリー素子２のＤＱ信号端子対２ｃおよびＤＱＳ信号端子対２ｄと、制御素子３のＤＱ信号端子対３ｃおよびＤＱＳ信号端子対３ｄとに対応する領域である。

【0055】

通常、クロック信号の安定化のためのコンデンサーが、制御素子３のクロック信号端子３ａと電気的に接続される。前記コンデンサーは、制御素子３のクロック信号端子３ａの近傍に配置されることが望ましい。そのため、制御素子３のクロック信号端子３ａは、制御素子３の前記４つの辺のうちの第１メモリー素子２１に対向する一辺に沿って配置されている。

【0056】

一方、制御素子３のＤＱＳ信号端子対３ｄは、ＤＱ信号端子対３ｃに対して制御素子３の内側に配置されている。ＤＱＳ信号は、制御素子３から第３方向Ｄ３に沿って第３層Ｌ３へ伝送される。

【0057】

それぞれＤＤＲ３－ＳＤＲＡＭの規格に準拠する２つのメモリー素子２においては、高い周波数のクロック信号およびＤＱＳ信号が用いられる。

【0058】

メモリー基板１０において、第１接地パターン４１が形成された第２層Ｌ２が、前記複数のクロック信号伝送パターンおよび前記複数のＤＱＳ信号伝送パターンが形成される第１層Ｌ１および第２層Ｌ２に隣接している。そのため、リターンパスが短縮され、ノイズが低減される。その結果、６層基板１に実装される各種の素子がノイズを考慮して選定される場合に、素子選定の自由度が高まる。このことは、メモリー基板１０のコスト低減に寄与する。

【0059】

以上に示されるように、メモリー基板１０が採用されることにより、２つのメモリー素子２、制御素子３および複数の配線パターン４の配置の工夫による小型化およびノイズ低減の実現が可能である。

【0060】

［発明の付記］
以下、上述の実施形態から抽出される発明の概要について付記する。なお、以下の付記で説明する各構成および各処理機能は取捨選択して任意に組み合わせることが可能である。

【0061】

＜付記１＞
６つの配線層が積層された６層基板と、
それぞれ前記６層基板に実装されたＳＤＲＡＭ素子である２つのメモリー素子と、
前記６層基板に実装され、前記２つのメモリー素子を制御する制御素子と、
前記６層基板に形成され、少なくとも前記制御素子および前記２つのメモリー素子のいずれかに電気的に接続される複数の配線パターンと、を備えるメモリー基板であって、
前記２つのメモリー素子の一方の第１メモリー素子および前記制御素子は、前記６つの配線層のうちの第１層の外面に実装され、
前記２つのメモリー素子の他方の第２メモリー素子は、前記６つの配線層のうちの第６層の外面に実装され、
前記複数の配線パターンは、
前記６つの配線層のうちの第５層における、前記６つの配線層の積層方向に沿って見て前記２つのメモリー素子を包含する領域に形成された電源パターンと、
前記６つの配線層のうちの第２層に形成された第１接地パターンと、
前記第５層に前記電源パターンに隣接して形成された第２接地パターンと、
前記６つの配線層のうちの前記第１層、第３層、第４層および前記第６層に形成された複数の信号伝送パターンと、を含む、メモリー基板。

【0062】

＜付記２＞
前記２つのメモリー素子は、それぞれＤＤＲ３－ＳＤＲＡＭの規格に準拠した素子である、前記付記１に記載のメモリー基板。

【0063】

＜付記３＞
前記２つのメモリー素子は、前記積層方向に沿って見て同じ位置に配置されている、前記付記１または前記付記２に記載のメモリー基板。

【0064】

＜付記４＞
前記２つのメモリー素子は、それぞれ一対の長辺および一対の短辺を有する矩形状であり、
前記制御素子は、前記２つのメモリー素子各々の前記一対の長辺各々よりも長い４つの辺を有する矩形状であり、
前記２つのメモリー素子と前記制御素子とは、前記積層方向に沿って見て第１方向に配列され、
前記制御素子は、前記制御素子の前記４つの辺のうちの２辺が前記第１方向に直交する第２方向に沿う状態で配置され、
前記２つのメモリー素子は、それぞれ前記一対の長辺が前記第２方向に沿う状態で、前記第２方向において前記制御素子が占める範囲内に配置されている、前記付記３に記載のメモリー基板。

【0065】

＜付記５＞
前記制御素子は、前記制御素子の前記４つの辺のうち前記第１メモリー素子に対向する一辺に沿って並んで形成された複数のコントロール側信号端子を有し、
前記２つのメモリー素子は、それぞれ前記一対の長辺に沿って並んで形成された複数のメモリー側信号端子を有し、
前記複数の信号伝送パターンは、前記複数のコントロール側信号端子と前記複数のメモリー側信号端子とを電気的に接続する、前記付記４に記載のメモリー基板。

【0066】

＜付記６＞
前記第２接地パターンは、前記電源パターンの三方を囲んで形成されている、前記付記１から前記付記５のいずれか１つに記載のメモリー基板。

【0067】

＜付記７＞
前記複数の信号伝送パターンのうちの複数のクロック信号伝送パターンおよび複数のＤＱＳ信号伝送パターンは、前記第１層および前記第３層に形成されている、前記付記１から前記付記６のいずれか１つに記載のメモリー基板。

【0068】

＜付記８＞
前記複数の信号伝送パターンのうちの複数のＤＱ信号伝送パターンは、前記第１層、前記第３層および前記第４層に形成されている、前記付記７に記載のメモリー基板。

【符号の説明】

【0069】

２ ：メモリー素子
２ａ ：クロック信号端子
２ｂ ：データ信号端子郡
２ｃ ：ＤＱ信号端子対
２ｄ ：ＤＱＳ信号端子対
３ ：制御素子
３ａ ：クロック信号端子
３ｂ ：データ信号端子郡
３ｃ ：ＤＱ信号端子対
３ｄ ：ＤＱＳ信号端子対
４ ：配線パターン
１０ ：メモリー基板
２０ ：信号端子
２１ ：第１メモリー素子
２２ ：第２メモリー素子
３０ ：信号端子
４１ ：第１接地パターン
４２ ：第２接地パターン
４３ ：電源パターン
４４ ：信号伝送パターン
４４ｘ ：第１信号伝送パターン郡
４４ｙ ：第２信号伝送パターン郡

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】