特開 2023-180364 デジタル保護リレー

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023180364

(43)【公開日】2023-12-21

(54)【発明の名称】デジタル保護リレー

(51)【国際特許分類】

   H02H 3/05 20060101AFI20231214BHJP

   G06F 13/12 20060101ALI20231214BHJP

【ＦＩ】

H02H3/05 F

G06F13/12 340C

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022093600

(22)【出願日】2022-06-09

(71)【出願人】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】新宮 勇

(72)【発明者】

【氏名】長岡 啓

(72)【発明者】

【氏名】久村 大作

【テーマコード（参考）】

5G142

【Ｆターム（参考）】

5G142BC02

5G142BD06

5G142GG02

(57)【要約】

【課題】入出力のチャンネル数が増大した場合でも、比較的低処理能力のＣＰＵを用いて保護制御演算を実行可能にする。
【解決手段】デジタル保護リレー１００において、演算処理基板４０は、入力データに基づいて電力系統の保護制御演算を行う中央処理装置４１と、出力データおよび入力データを格納するためのメモリ４３と、データ通信を制御するマスタコントローラ４４とを含む。マスタコントローラ４４は、中央処理装置４１の制御によらずに自律的に複数の入出力基板１０，２０，３０との間で定期的にデータ通信を行い、メモリ４３に複数の入出力基板１０，２０，３０からの入力データの書き込みが完了すると中央処理装置４１に割り込み信号を発行する。
【選択図】図１

【特許請求の範囲】

【請求項1】

デジタル保護リレーであって、
通信バスと、
各々が前記デジタル保護リレーの外部への出力データの送信または前記外部から入力データの受信の少なくとも一方を行う複数の入出力基板と、
前記通信バスを介して前記複数の入出力基板との間で前記出力データおよび前記入力データのデータ通信を行う演算処理基板とを備え、
前記演算処理基板は、
前記入力データに基づいて電力系統の保護制御演算を行う中央処理装置と、
前記出力データおよび前記入力データを格納するためのメモリと、
前記データ通信を制御するマスタコントローラとを含み、
前記マスタコントローラは、前記中央処理装置の制御によらずに自律的に前記複数の入出力基板との間で定期的にデータ通信を行い、前記メモリに前記複数の入出力基板からの前記入力データの書き込みが完了すると前記中央処理装置に割り込み信号を発行する、デジタル保護リレー。

【請求項2】

前記中央処理装置は、前記マスタコントローラから前記割り込み信号を受けると、前記メモリに格納された前記入力データを一括して直接読み込むとともに、前記メモリに前記出力データを一括して直接書き込む、請求項１に記載のデジタル保護リレー。

【請求項3】

前記入力データおよび前記出力データが格納される前記メモリ内の領域は予め定められており、前記中央処理装置および前記マスタコントローラで共有されている、請求項２に記載のデジタル保護リレー。

【請求項4】

前記複数の入出力基板の各々は、スレーブコントローラを含み、
前記スレーブコントローラは、前記マスタコントローラとの間で定期的にデータ通信を行う合間に、前記デジタル保護リレーの外部との間で前記出力データの送信または前記入力データの受信を行う、請求項１～３のいずれか１項に記載のデジタル保護リレー。

【請求項5】

前記複数の入出力基板は、
前記電力系統の電気量を表すアナログ信号を検出してデジタルデータに変換する複数のアナログ入力基板と、
前記デジタル保護リレーの外部からデジタルデータを取得する複数のデジタル入力基板と、
前記デジタル保護リレーの外部にデジタルデータを出力する複数のデジタル出力基板とを含む、請求項４に記載のデジタル保護リレー。

【請求項6】

前記マスタコントローラは、前記中央処理装置によって初期設定された後、前記複数の入出力基板の各々の前記スレーブコントローラと通信することにより、前記複数の入出力基板の初期設定を行い、その後、前記複数のアナログ入力基板の各々の前記スレーブコントローラと通信することにより、前記複数のアナログ入力基板に固有の設定を行う、請求項５に記載のデジタル保護リレー。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、デジタル保護リレーに関する。

【背景技術】

【0002】

近年のデジタル保護リレーでは、アナログ入力のチャンネル数およびデジタル入出力のチャンネル数が増大している。

【0003】

たとえば、特開２０２１－１４１７１１号公報（特許文献１）に開示されたデジタル保護リレーは、多数の入出力（ＩＯ：Input and Output）部が演算処理部とＩＯバスを介して接続された構成を有している。これらのＩＯ部には、複数のアナログ信号を入力するためのＩＯ部、および複数のデジタル信号の入力または出力の少なくとも一方を行うためのＩＯ部が含まれる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２１－１４１７１１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

上記のように、アナログ入力のチャンネル数およびデジタル入出力のチャンネル数が増大すると、演算処理部に備えられたＣＰＵ（Central Processing Unit）では、データ通信に必要な処理負荷が増大する。この結果、保護制御演算のためのＣＰＵの処理能力が低下してしまうという問題が生じる。

【0006】

上記の問題に対処するために、消費電力の大きい高性能のＣＰＵを使用することは望ましくない。この理由は、デジタル保護リレーで用いられるＣＰＵは、低コストかつ送風機による冷却が不要なファンレス設計であることが要求されるからである。

【0007】

本開示は、上記の問題点を考慮してなされたものであり、その目的は、アナログ入力のチャンネル数およびデジタル入出力のチャンネル数が増大した場合でも、比較的低処理能力のＣＰＵを用いて保護制御演算を実行可能なデジタル保護リレーを提供することである。

【課題を解決するための手段】

【0008】

一実施形態のデジタル保護リレーは、通信バスと、複数の入出力基板と、演算処理基板とを備える。複数の入出力基板の各々は、デジタル保護リレーの外部への出力データの送信または外部から入力データの受信の少なくとも一方を行う。演算処理基板は、通信バスを介して複数の入出力基板との間で出力データおよび入力データのデータ通信を行う。演算処理基板は、入力データに基づいて電力系統の保護制御演算を行う中央処理装置と、出力データおよび入力データを格納するためのメモリと、データ通信を制御するマスタコントローラとを含む。マスタコントローラは、中央処理装置の制御によらずに自律的に複数の入出力基板との間で定期的にデータ通信を行い、メモリに複数の入出力基板からの入力データの書き込みが完了すると中央処理装置に割り込み信号を発行する。

【発明の効果】

【0009】

上記の実施形態によれば、データ通信を自律的に制御するマスタコントローラが設けられることにより、入出力のチャンネル数が増大した場合でも、比較的低処理能力のＣＰＵを用いて保護制御演算を実行可能なデジタル保護リレーを提供できる。

【図面の簡単な説明】

【0010】

【図1】デジタル保護リレーの構成例を示すブロック図である。

【図2】マスタコントローラの動作を示す状態遷移図である。

【図3】図２のステージ０，１での基板間通信の手順を示すタイミング図である。

【図4】図２のステージ２での基板間通信の手順を示すタイミング図である。

【図5】図２のステージ３での基板間通信の手順を示すタイミング図である。

【図6】マスタコントローラに設けられたメモリのメモリマップの具体例を示す図である（ステージ１用）。

【図7】マスタコントローラに設けられたメモリのメモリマップの具体例を示す図である（ステージ２用）。

【図8】マスタコントローラに設けられたメモリのメモリマップの具体例を示す図である（ステージ３用）。

【発明を実施するための形態】

【0011】

以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない場合がある。

【0012】

実施の形態１．
［デジタル保護リレーの全体構成］
図１は、デジタル保護リレーの構成例を示すブロック図である。図１を参照してデジタル保護リレー１００は、Ｘ個（１以上の整数）のアナログ入力（ＡＩ：Analog Input）基板１０、Ｘ個のデジタル入力（ＤＩ：Digital Input）基板２０、Ｘ個のデジタル出力（ＤＯ：Digital Output）基板３０、ＣＰＵ基板４０、およびこれらの基板を接続する基板間通信バス５０とを備える。

【0013】

上記のアナログ入力基板１０、デジタル入力基板２０、およびデジタル出力基板３０を総称して入出力（ＩＯ）基板と記載する。各入出力基板は、複数の入力または出力チャンネルを有している。図１では、３チャンネルのみ代表的に示されているが、実際にはそれよりも多くのチャンネルを有していてもよい。また、図１の場合と異なり、アナログ入力基板１０、デジタル入力基板２０、およびデジタル出力基板３０のそれぞれの個数は互いに異なっていてもよい。本開示において、ＣＰＵ基板４０を演算処理基板とも称する。以下、各入出力基板１０，２０，３０およびＣＰＵ基板４０の構成および動作について簡単に説明する。

【0014】

アナログ入力基板１０は、電力系統から検出された電気量（電圧または電流）を表す複数のアナログ信号を受信する。図１に示すように、アナログ入力基板１０は、入力変換器１１、ＡＤ（Analog-to-Digital）変換器１２、メモリ１３、およびスレーブコントローラ１４を備える。

【0015】

入力変換器１１は、図１では図解を容易にするためにアナログ入力基板１０ごとに１個のみ示されているが、実際には入力チャンネルごとに設けられている。各入力変換器１１は、対応するアナログ入力信号を、ＡＤ変換器１２によるＡＤ変換処理およびＣＰＵ基板４０による演算処理に適した信号の大きさに変換する。入力変換器１１として、たとえば補助変成器が設けられる。

【0016】

ＡＤ変換器１２は、入力変換器１１によって大きさが変更されたアナログ信号をデジタル信号に変換する。図１では図示していないが、ＡＤ変換器１２の前段にアナログフィルタとマルチプレクサとが設けられる。アナログフィルタは、ＡＤ変換の際の折返し誤差を除去するために入力チャンネルごとに設けられている。マルチプレクサは、アナログフィルタをそれぞれ通過した複数のアナログ信号を順次選択する。ＡＤ変換器１２は、マルチプレクサによって選択されたアナログ信号をＡＤ変換する。

【0017】

メモリ１３は、スレーブコントローラ１４によってアクセスされるスレーブコントローラ１４用のメモリである。メモリ１３は、スレーブコントローラ１４の制御に従って、ＡＤ変換によって得られた複数チャンネルのデジタル信号を格納する。メモリ１３として、たとえば、フラッシュメモリなどの電気的に書き換え可能な不揮発性メモリを用いてもよい。

【0018】

スレーブコントローラ１４は、基板間通信バス５０を介してＣＰＵ基板４０のマスタコントローラ４４と通信する。スレーブコントローラ１４は、マスタコントローラ４４からの要求に従って、メモリ１３に格納された複数チャンネルのデジタルデータをＣＰＵ基板４０に転送する。

【0019】

デジタル入力基板２０は、電力機器および他のデジタル保護リレーなどから送信されたデジタル信号を受信する。図１に示すように、デジタル入力基板２０は、入力インターフェイス（ＩＦ）２１、メモリ２２、およびスレーブコントローラ２３を備える。

【0020】

入力インターフェイス２１は、入力チャンネルごとに設けられ、入力デジタル信号を内部でのデータ処理に適した大きさ信号に変換したり、入出力分離を行ったりする。入力インターフェイス２１は、たとえばフォトカプラを含む。

【0021】

メモリ２２は、スレーブコントローラ２３によってアクセスされるスレーブコントローラ２３用のメモリである。メモリ２２は、スレーブコントローラ２３の制御に従って、外部から入力された複数の入力デジタル信号を格納する。メモリ２２として、たとえば、フラッシュメモリなどの電気的に書き換え可能な不揮発性メモリを用いてもよい。

【0022】

スレーブコントローラ２３は、基板間通信バス５０を介してＣＰＵ基板４０のマスタコントローラ４４と通信する。スレーブコントローラ２３は、マスタコントローラ４４からの要求に従って、メモリ２２に格納された複数チャンネルの入力デジタルデータをＣＰＵ基板４０に転送する。

【0023】

デジタル出力基板３０は、電力機器および他のデジタル保護リレーにデジタル信号を送信する。たとえば、デジタル出力基板３０は、遮断器または開閉器にトリップ信号を出力する。図１に示すように、デジタル出力基板３０は、出力インターフェイス（ＩＦ）３１、メモリ３２、およびスレーブコントローラ３３を備える。

【0024】

出力インターフェイス３１は、出力チャンネルごとに設けられ、メモリ３２に格納されたデータに従ってハイレベルまたはロウレベルのデジタル信号を出力する。これにより、たとえば、デジタル保護リレー１００の外部に設けられたアナログ形リレーの接点が開閉される。

【0025】

メモリ３２は、スレーブコントローラ３３によってアクセスされるスレーブコントローラ３３用のメモリである。メモリ３２として、たとえば、フラッシュメモリなどの電気的に書き換え可能な不揮発性メモリを用いてもよい。

【0026】

スレーブコントローラ３３は、基板間通信バス５０を介してＣＰＵ基板４０のマスタコントローラ４４と通信する。スレーブコントローラ３３は、マスタコントローラ４４から転送された出力デジタルデータをメモリ３２に格納する。スレーブコントローラ３３は、メモリ３２に格納された出力デジタルデータを対応する外部の機器に出力する。

【0027】

ＣＰＵ基板４０は、基板間通信バス５０を介して、各入出力基板との間でデータの送受信を行う。さらに、ＣＰＵ基板４０は、アナログ入力基板１０によって取得された電力系統の電気量を表すデータに基づいて、保護制御演算を実行する。図１に示すように、ＣＰＵ基板４０は、ＣＰＵ４１、ＣＰＵ用メモリ４２、マスタコントローラ４４用のメモリ４３、およびマスタコントローラ４４を備える。

【0028】

ＣＰＵ４１は、保護制御演算を実行するとともにデジタル保護リレー１００の全体を制御する。ＣＰＵ用メモリ４２は、ＣＰＵ４１の主記憶として用いられるＲＡＭ（Random Access Memory）およびＲＯＭ（Read Only Memory）を含む。ＲＯＭとして、フラッシュメモリなど電気的に書き換え可能な不揮発性メモリを用いてもよい。

【0029】

メモリ４３は、マスタコントローラ４４によってアクセスされるマスタコントローラ４４用のメモリであるが、ＣＰＵ４１からも直接アクセス可能に構成される。メモリ４３として、フラッシュメモリなどの電気的に書き換え可能な不揮発性メモリを用いてもよい。

【0030】

マスタコントローラ４４は、基板間通信バス５０を介して各スレーブコントローラ１４，２３，３３と通信する。マスタコントローラ４４は、各アナログ入力基板１０および各デジタル入力基板２０から基板間通信バス５０を介して受信したデジタルデータをメモリ４３に格納する。また、マスタコントローラ４４は、ＣＰＵ４１からの要求に従って出力デジタルデータを、基板間通信バス５０を介して対応するデジタル出力基板３０に送信する。

【0031】

上記のマスタコントローラ４４およびスレーブコントローラ１４，２３，３３は、ＡＳＩＣ（Application Specific Integrated Circuit）などの専用の回路によって構成されていてもよいし、ＦＰＧＡ（Field Programmable Gate Array）を利用して構成されていてもよい。

【0032】

上記の入出力基板を転送データ容量の点で比較すると、アナログ入力基板１０は転送データ容量が比較的大きいのに対して、デジタル入力基板２０およびデジタル出力基板３０は転送データ容量が比較的小さい。

【0033】

［基板間通信の特徴］
以下、上記のデジタル保護リレー１００の構成における基板間通信の特徴をまとめる。基板間通信の特徴の１つは、ＣＰＵ４１のデータ通信に対する制御負荷を軽くするために、マスタコントローラ４４がデジタル保護リレー１００内の通信制御機能を有している点にある。マスタコントローラ４４は、ＣＰＵ４１から必要最低限の制御を受けた後、ＣＰＵ４１からの制御によらずに自律的に各スレーブコントローラ１４，２３，３３と通信する。

【0034】

図２は、マスタコントローラの動作を示す状態遷移図である。マスタコントローラ４４は、図２の状態遷移図（ステージ（Stage）０～３）に従って、各スレーブコントローラ１４，２３，３３との間でデータ通信を行う。

【0035】

まず、初期設定（Stage 0）において、ＣＰＵ４１は、マスタコントローラ４４に対して各入出力基板の種類指定（ＤＩ／ＤＯ／ＡＩ）および通信周期などを初期設定する。マスタコントローラ４４は、設定完了をＣＰＵ４１に通知する。

【0036】

次の共通コンフィグ設定（Stage 1）において、マスタコントローラ４４は、ＣＰＵ４１から受信した初期設定情報を、各スレーブコントローラ１４，２３，３３にそれぞれ設定する。マスタコントローラ４４は、各スレーブコントローラ１４，２３，３３からの応答を確認してから、設定完了をＣＰＵ４１に通知する。

【0037】

その次の個別コンフィグ設定（Stage 2）において、マスタコントローラ４４は各アナログ入力基板１０のスレーブコントローラ１４に対して、電力系統の情報、アナログデジタル変換特性など保護リレー特有の設定を行う。マスタコントローラ４４は、各アナログ入力基板１０のスレーブコントローラ１４からの応答を確認してから、設定完了をＣＰＵ４１に通知する。

【0038】

その次のデータ転送（Stage 3）において、マスタコントローラ４４は、各スレーブコントローラ１４，２３，３３との間で、一定周期でテータ転送を行う。マスタコントローラ４４は、全ての入出力基板との間でデータ転送が完了すると、ＣＰＵ４１へ割り込み信号を発行する。これにより、ＣＰＵ４１は、マスタコントローラ４４のメモリ４３へアクセスすることにより転送データを一括して処理できる。以下、マスタコントローラ４４による通信制御について、図３～図５を参照してさらに詳しく説明する。

【0039】

図３～図５は、図２のステージごとの基板間通信の手順を示すタイミング図である。図３にはステージ０，１の場合が示され、図４にはステージ２の場合が示され、図５にはステージ３の場合が示される。

【0040】

図３を参照して、ステージ０において、ＣＰＵ４１は、各入出力基板の種類および通信周期などの初期設定を、マスタコントローラ４４のメモリ４３に直接書き込む（Ｓ１，Ｓ２）。マスタコントローラ４４は、割り込み信号によって設定完了をＣＰＵ４１に通知する（Ｓ３）。ＣＰＵ４１は、割り込み信号に応答して処理をステージ０からステージ１に遷移させる（Ｓ４）。ＣＰＵ４１の指令に基づいて、マスタコントローラ４４は、処理をステージ０からステージ１に遷移させる（Ｓ５）。

【0041】

ステージ１において、ＣＰＵ４１は、アナログ入力基板１０、デジタル入力基板２０、およびデジタル出力基板３０の各Ｎｏ．１から各Ｎｏ．Ｘまでの初期設定を、一括してマスタコントローラ４４のメモリ４３に直接書き込む（Ｓ６，Ｓ７）。

【0042】

続いて、マスタコントローラ４４は、まず、Ｎｏ．１のアナログ入力基板１０に対して該当する初期設定を送信する（Ｓ８）。Ｎｏ．１のアナログ入力基板１０のスレーブコントローラ１４は、受信した初期設定をメモリ１３に格納して、マスタコントローラ４４に応答する（Ｓ９）。次に、マスタコントローラ４４は、Ｎｏ．１のデジタル入力基板２０に対して該当する初期設定を送信する（Ｓ１０）。Ｎｏ．１のデジタル入力基板２０のスレーブコントローラ２３は、受信した初期設定をメモリ２２に格納して、マスタコントローラ４４に応答する（Ｓ１１）。以下、入出力基板の配列順に順次、各入出力基板の初期設定を行う。マスタコントローラ４４は、最後の入出力基板であるＮｏ．Ｘのデジタル出力基板３０に対して該当する初期設定を送信する（Ｓ１２）。Ｎｏ．Ｘのデジタル出力基板３０のスレーブコントローラ３３は、受信した初期設定をメモリ３２に格納して、マスタコントローラ４４に応答する（Ｓ１３）。

【0043】

以上により、入出力基板の基板挿入場所および種類などの確認が完了する。マスタコントローラ４４は、割り込み信号によって設定完了をＣＰＵ４１に通知する（Ｓ１４）。ＣＰＵ４１は、割り込み信号に応答して処理をステージ１からステージ２に遷移させる（Ｓ１５）。ＣＰＵ４１の指令に基づいて、マスタコントローラ４４は、処理をステージ１からステージ２に遷移させる（Ｓ１６）。

【0044】

図４を参照して、ステージ２において、ＣＰＵ４１は、アナログ入力基板１０のＮｏ．１からＮｏ．Ｘまでの保護リレーに関係する個別設定を、一括してマスタコントローラ４４のメモリ４３に直接書き込む（Ｓ２０，Ｓ２１）。個別設定とは、たとえば、電力系統の情報、アナログデジタル変換特性、および整定値など、保護リレー装置に特有の設定をいう。

【0045】

続いて、マスタコントローラ４４は、まず、Ｎｏ．１のアナログ入力基板１０に対して該当する個別設定を送信する（Ｓ２２）。Ｎｏ．１のアナログ入力基板１０のスレーブコントローラ１４は、受信した個別設定をメモリ１３に格納して、マスタコントローラ４４に応答する（Ｓ２３）。以下、アナログ入力基板１０の配列順に順次、各アナログ入力基板１０の個別設定を行う。マスタコントローラ４４は、最後のアナログ入力基板１０であるＮｏ．Ｘのアナログ入力基板１０に対して該当する個別設定を送信する（Ｓ２４）。Ｎｏ．Ｘのアナログ入力基板１０のスレーブコントローラ１４は、受信した個別設定をメモリ１３に格納して、マスタコントローラ４４に応答する（Ｓ２５）。

【0046】

以上により、アナログ入力基板１０への電力系統の情報などの設定が完了する。マスタコントローラ４４は、割り込み信号によって設定完了をＣＰＵ４１に通知する（Ｓ２６）。ＣＰＵ４１は、割り込み信号に応答して処理をステージ２からステージ３に遷移させる（Ｓ２７）。ＣＰＵ４１の指令に基づいて、マスタコントローラ４４は、処理をステージ２からステージ３に遷移させる（Ｓ２８）。

【0047】

図５を参照して、ステージ３において、まずＣＰＵ４１は、デジタル出力基板３０のＮｏ．１からＮｏ．Ｘから出力すべきデータを、一括してマスタコントローラ４４のメモリ４３に直接書き込む（Ｓ３０，Ｓ３１）。

【0048】

上記と並行して、各アナログ入力基板１０および各デジタル入力基板２０は、デジタル保護リレー１００の外部からアナログデータおよびデジタルデータをそれぞれ取り込む（Ｓ３２，Ｓ３３）。このデータ取り込みは周期的に実行され、今回が最初である。

【0049】

上記のデータ取り込みに基づいて、マスタコントローラ４４は、まず、Ｎｏ．１のアナログ入力基板１０に対して取り込んだデータの送信を要求する（Ｓ３４）。この要求に応答して、Ｎｏ．１のアナログ入力基板１０のスレーブコントローラ１４は、取り込んだデータをマスタコントローラ４４に送信する（Ｓ３６）。マスタコントローラ４４は、転送されたデータをメモリ４３に格納する。以下、同様に各アナログ入力基板１０および各デジタル入力基板２０によって取り込まれたデータが、マスタコントローラ４４に送信され、メモリ４３に格納される。

【0050】

さらに、マスタコントローラ４４は、各デジタル出力基板３０に対して、ＣＰＵ４１から受信した出力データを送信する。各デジタル出力基板３０のスレーブコントローラ３３は、受信した出力データをメモリ３２に書き込む。これにより、たとえば、外部接点を開閉するためのデータがセットされる。最後に、Ｎｏ．Ｘのデジタル出力基板３０用の書き込みデータがマスタコントローラ４４から出力され（Ｓ３６）、Ｎｏ．Ｘのデジタル出力基板３０のメモリ３２に格納される（Ｓ３７）。

【0051】

以上により、マスタコントローラ４４と各スレーブコントローラ１４，２３，３３との間での１周期目のデータのやり取りが完了する。マスタコントローラ４４は、Ｎｏ．Ｘのデジタル出力基板３０から応答を受けると、割り込み信号によってＣＰＵ４１にメモリ４３へのアクセスを要求する（Ｓ３８）。この割り込み信号に応答してＣＰＵ４１は、メモリ４３に格納されている各アナログ入力基板１０および各デジタル入力基板２０の入力データを一括して直接読み出す（Ｓ４０，Ｓ４１）。さらに、ＣＰＵ４１は、Ｎｏ．１からＮｏ．Ｘまでのデジタル出力基板３０から外部に出力すべきデータを、一括してマスタコントローラ４４のメモリ４３に直接書き込む（Ｓ４０，Ｓ４１）。

【0052】

上記と並行して、各アナログ入力基板１０および各デジタル入力基板２０は、第２周期目のデータ取り込みとして、デジタル保護リレー１００の外部からアナログデータおよびデジタルデータをそれぞれ取り込む（Ｓ４２，Ｓ４３）。さらに、各デジタル出力基板３０は、既にマスタコントローラ４４から受信済みの出力データを、デジタル保護リレー１００の外部に出力する（Ｓ４２，Ｓ４４）。

【0053】

上記のデータ取り込みに基づいて、マスタコントローラ４４は、まず、Ｎｏ．１のアナログ入力基板１０に対して取り込んだデータの送信を要求する（Ｓ４５）。この要求に応答して、Ｎｏ．１のアナログ入力基板１０のスレーブコントローラ１４は、取り込んだデータをマスタコントローラ４４に送信する（Ｓ４６）。マスタコントローラ４４は、受信したデータをメモリ４３に格納する。以下、同様に各アナログ入力基板１０および各デジタル入力基板２０によって取り込まれたデータが、マスタコントローラ４４に送信され、メモリ４３に格納される。

【0054】

さらに、マスタコントローラ４４は、各デジタル出力基板３０に対して、ＣＰＵ４１から受信した出力データを送信する。各デジタル出力基板３０のスレーブコントローラ３３は、受信した出力データをメモリ３２に書き込む。最後に、Ｎｏ．Ｘのデジタル出力基板３０用の出力データがマスタコントローラ４４から出力され（Ｓ４７）、Ｎｏ．Ｘのデジタル出力基板３０のメモリ３２に格納される（Ｓ４８）。

【0055】

以上により、マスタコントローラ４４と各スレーブコントローラ１４，２３，３３との間での第２周期目のデータのやり取りが完了する。マスタコントローラ４４は、Ｎｏ．Ｘのデジタル出力基板３０から応答を受けると、割り込み信号によってＣＰＵ４１にメモリ４３へのアクセスを要求する（Ｓ４９）。以下、同様の手順が繰り返される。

【0056】

上記の基板間通信のタイミングをまとめると以下のようになる。
まず、ＣＰＵ４１からマスタコントローラ４４へのアクセスは、(i)各ステージの開始時（Ｓ１，Ｓ６，Ｓ２０，Ｓ３０）と、(ii)マスタコントローラ４４から割り込みを受けたとき（Ｓ４，Ｓ１５，Ｓ２７，Ｓ３８）とに発生する。

【0057】

マスタコントローラ４４とスレーブコントローラ１４，２３，３３とは、一定周期で通信を行う（Ｓ３４～Ｓ３７，Ｓ４５～Ｓ４８）。これにより、双方のメモリ４３とメモリ１３，２２，３２との間でデータがやり取りされる。

【0058】

ＣＰＵ４１は、マスタコントローラ４４から割り込み信号（Ｓ３８）に応答して、マスタコントローラ４４のメモリ４３にアクセスする（Ｓ４０，Ｓ４１）。これにより、アナログ入力基板１０およびデジタル入力基板２０によって取得されたデータの取り込みと、デジタル出力基板３０からの出力データの書き込みとが一括して実行される。

【0059】

マスタコントローラ４４は、１つ前の周期で各アナログ入力基板１０および各デジタル入力基板２０から受信した入力データ（Ｓ３４，Ｓ３５）を、ＣＰＵ４１に一括して提供する（Ｓ４１）。また、マスタコントローラ４４は、ＣＰＵ４１から一括した受信した各デジタル出力基板３０からの出力データ（Ｓ３１，Ｓ４１）を、次の周期までに各デジタル出力基板３０に出力する（Ｓ３６，Ｓ４７）。

【0060】

各スレーブコントローラ１４，２３，３３は、マスタコントローラ４４から入力データの送信要求および出力データの出力指令を受けるまでの間に、デジタル保護リレー１００の外部からデータを取得するとともに、出力データによって対応する接点の開閉を制御する。各アナログ入力基板１０および各デジタル入力基板２０のスレーブコントローラ１４，２３は、入力データの送信要求を受けるとすぐに現周期の入力データを応答として返す。

【0061】

［マスタコントローラのメモリ制御］
データ通信時におけるＣＰＵ４１の処理を簡単化するために、マスタコントローラ４４のメモリ４３は、用途、通信頻度、基板の場所、書き込み専用／読み取り専用で領域分けされる。

【0062】

図６～図８は、マスタコントローラ４４に設けられたメモリ４３のメモリマップの具体例を示す図である。図６はステージ１で用いられるメモリ領域を示し、図７はステージ２で用いられるメモリ領域を示す、図８はステージ３で用いられるメモリ領域を示す。

【0063】

図６を参照して、共通コンフィグメモリ領域６０は、データ通信を行う入出力基板ごとにそのメモリ領域が分割される。これにより、マスタコントローラ４４は、ＣＰＵ４１の制御無しで各入出力基板との間で直接通信できる。

【0064】

図７を参照して、固有コンフィグメモリ領域６１は、データ通信を行うアナログ入力基板１０ごとにそのメモリ領域が分割される。これにより、マスタコントローラ４４は、ＣＰＵ４１の制御なしで各アナログ入力基板１０との間で直接通信できる。

【0065】

図８を参照して、ステージ３においてＣＰＵ４１から読み出される各アナログ入力基板１０および各デジタル入力基板２０の入力データは、入力バッファメモリ領域６２にまとめられる。また、ステージ３においてＣＰＵ４１から書き込まれる各デジタル出力基板３０の出力データは、出力バッファメモリ領域６３にまとめられる。これにより、ＣＰＵ４１から入力バッファメモリ領域６２および出力バッファメモリ領域６３に一括アクセスしやすくなる。また、バッファメモリ領域６２，６３のメモリサイズは、ＣＰＵ４１から一括アクセスの際に通信効率が最大となるように決められる。

【0066】

［実施の形態１のまとめと効果］
以上の実施の形態１のデジタル保護リレーの特徴をまとめると次のようになる。まず、各入出力基板１０～３０とＣＰＵ基板４０との間のデータ通信は、デジタル保護リレー１００内でのデータ通信に特化したコントローラによって実行される。これにより、ＣＰＵ４１のデータ通信処理の処理負荷を抑えることができ、基板間のデータ通信性能を向上できる。

【0067】

上記のコントローラとして、ＣＰＵ基板４０にＣＰＵ４１からアクセス可能なメモリ４３を備えたマスタコントローラ４４が設けられる。また、アナログ入力基板１０および２０には、入力データの取り込みを制御するためのスレーブコントローラ１４，２３が設けられる。デジタル出力基板３０には、出力データの出力を制御するためのスレーブコントローラ３３が設けられる。

【0068】

マスタコントローラ４４は、各入出力基板のスレーブコントローラ１４，２３，３３との間で、ＣＰＵ４１の制御によらずに自律的かつ定期的にデータ通信を行う。これにより、ＣＰＵ４１の負荷を低減できる。

【0069】

マスタコントローラ４４は、各入出力基板との間でデータ通信を行う際に、入出力基板ごとに予め決められた番地の記憶内容を更新する。また、メモリ４３上のデータの並びは、ＣＰＵ４１からアクセスしやすいように、ステージおよび入出力基板ごとにまとめて配置される。このように、入力データおよび出力データが格納されるメモリ４３内の領域は予め定められており、ＣＰＵ４１およびマスタコントローラ４４で共有される。これにより、ＣＰＵ４１は、直接当該番地にアクセス可能になる。

【0070】

マスタコントローラ４４は、各入出力基板との間でデータ通信が完了した時点でＣＰＵ４１に対して割り込み信号を発行する。ＣＰＵ４１は、割り込み信号に応答してマスタコントローラ４４のメモリ４３にアクセスする。これにより、ＣＰＵ４１がデータ通信を監視する頻度を低減できる。

【0071】

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この出願の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0072】

１０ アナログ入力基板（入出力基板）、１３，２２，３２，４３ メモリ、１４，２３，３３ スレーブコントローラ、２０ デジタル入力基板（入出力基板）、３０ デジタル出力基板（入出力基板）、４０ ＣＰＵ基板、４１ ＣＰＵ、４４ マスタコントローラ、５０ 基板間通信バス、１００ デジタル保護リレー。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】