特開 2023-180383 半導体リレー及びそれを備えた半導体リレーモジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023180383

(43)【公開日】2023-12-21

(54)【発明の名称】半導体リレー及びそれを備えた半導体リレーモジュール

(51)【国際特許分類】

   H01L 31/12 20060101AFI20231214BHJP

【ＦＩ】

H01L31/12 F

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2022093655

(22)【出願日】2022-06-09

(71)【出願人】

【識別番号】314012076

【氏名又は名称】パナソニックＩＰマネジメント株式会社

(74)【代理人】

【識別番号】110001427

【氏名又は名称】弁理士法人前田特許事務所

(72)【発明者】

【氏名】栗秋 智成

(72)【発明者】

【氏名】北原 大祐

(72)【発明者】

【氏名】恒岡 道朗

(72)【発明者】

【氏名】梶本 剛志

【テーマコード（参考）】

5F889

【Ｆターム（参考）】

5F889AB03

5F889AC02

5F889AC09

5F889AC10

5F889AC30

5F889CA11

5F889CA12

5F889CA21

5F889FA10

(57)【要約】

【課題】入力側の構造に起因した出力信号の劣化を抑制できる半導体リレーを提供する。
【解決手段】半導体リレー１は、ハウジング１１と第１及び第２入力端子６，７と第１及び第２出力端子８，９と発光素子２と受光素子５１と第１及び第２ＭＯＳＦＥＴ３，４とを少なくとも備えている。第１基体７ｄの上面にあたる第１主面７ｄ１に発光素子２が配置され、第２基体１０の第２主面１０ａに発光素子２が配置される。受光駆動素子５のソース電極５ａと第２基体１０とが同電位に接続される。第２基体１０が、第１軸に沿って見て、第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４との間に配置されている。発光素子２と受光駆動素子５は、第１軸に沿って見て、互いに離れて配置されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

上面と、前記上面に対して第１軸に沿って下方に位置する下面とを有するハウジングと、
第１入力端子と第２入力端子と、
第１出力端子と第２出力端子と、
前記第１入力端子と前記第２入力端子に電気的に接続される発光素子と、
前記発光素子の出力光を受光する第１面と、前記第１面に対して前記第１軸に沿って下方に位置する第２面と、第１電極と、を有する受光駆動素子と、
前記第１電極に電気的に接続される第１中間電極と、前記第１出力端子に電気的に接続される第１出力電極と、第１ゲート電極と、を有する第１ＭＯＳＦＥＴと、
前記第１電極に電気的に接続される第２中間電極と、前記第２出力端子に電気的に接続される第２出力電極と、第２ゲート電極と、を有する第２ＭＯＳＦＥＴと、
前記発光素子が配置される第１主面にあたる上面を有する第１基体と、
前記受光駆動素子が配置される第２主面を有するとともに、前記第１電極に同電位に接続される接続導体と、
を少なくとも備え、
前記接続導体の少なくとも一部が、前記第１軸に沿って見て、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとの間に配置されており、
前記発光素子は、前記受光駆動素子は、前記第１軸に沿って見て、互いに離れている、
半導体リレー。

【請求項2】

前記第１主面の法線が、前記第２主面の法線と平行である、
請求項１に記載の半導体リレー。

【請求項3】

前記接続導体は、前記受光駆動素子が載置され、前記第２主面を有する第２基体を含み、
前記第１基体の第１主面は、前記第１軸と直交する軸に沿って見て、前記第２基体の第２主面よりも上方に配置された、
請求項１に記載の半導体リレー。

【請求項4】

前記接続導体は、前記受光駆動素子が載置される第２基体を含み、
前記第１基体は、前記第２入力端子の一端に接続されており、
前記第１基体と前記第２基体間の最短距離は、前記第１入力端子と前記第２基体間の最短距離、及び第２入力端子と前記第２基体間の最短距離よりも小さい、
請求項１に記載の半導体リレー。

【請求項5】

前記第１入力端子と前記第２入力端子が、前記第１軸と直交する第２軸に並んで配置されており、
前記第１入力端子は、前記第１軸に沿って見て、前記ハウジングの内部において前記第２軸に沿って延びる起立部位を有し、
前記第１入力端子の前記起立部位は、前記第１軸に沿って見て、前記第２基体に対向する部位に切り欠きが設けられた、
請求項３に記載の半導体リレー。

【請求項6】

前記第１入力端子と前記第２入力端子が、前記第１軸と直交する第２軸に並んで配置されており、
前記第１入力端子と前記第２入力端子は、前記第１軸に沿って見て、それぞれ前記ハウジングの内部において前記第２軸に沿って延びる起立部位を有し、
前記第１入力端子と前記発光素子は、ワイヤを介して接続され、
前記第２入力端子の上端は、前記第１入力端子の上端より上方に配置される、
請求項３に記載の半導体リレー。

【請求項7】

前記接続導体は、前記ハウジングの外部に露出する部位を有する、
請求項１に記載の半導体リレー。

【請求項8】

前記接続導体は、前記受光駆動素子が載置される第２基体を含み、
前記第２基体は、前記第２主面を有するとともに、前記第１ＭＯＳＦＥＴが載置される基体と前記第２ＭＯＳＦＥＴが載置される基体との間に配置される、
請求項１に記載の半導体リレー。

【請求項9】

前記第１入力端子と前記発光素子とを接続する導電経路及び前記第２入力端子と前記発光素子とを接続する導電経路の少なくとも一方に、所定の抵抗を有する抵抗素子または所定のインピーダンスを有するインダクタ素子が電気的に直列に接続されている、
請求項１に記載の半導体リレー。

【請求項10】

前記発光素子と前記受光駆動素子の配列方向に沿った軸を第３軸とするとき、
前記第３軸に沿った前記第２基体の幅は、前記第３軸に沿った前記第１出力端子の幅または前記第３軸に沿った前記第２出力端子の幅よりも広い、
請求項８に記載の半導体リレー。

【請求項11】

請求項１に記載の半導体リレーと、
第１～第４配線がそれぞれ形成された回路基板と、を少なくとも備え、
前記第１配線と前記第２配線は、それぞれ、前記半導体リレーの前記第１入力端子と前記第２入力端子に接続され、
前記第３配線と前記第４配線は、それぞれ、前記半導体リレーの前記第１出力端子と前記第２出力端子に接続されている、
半導体リレーモジュール。

【請求項12】

前記第１配線における前記第１入力端子との接続箇所の近傍に、所定の抵抗を有する抵抗素子または所定のインピーダンスを有するインダクタ素子が電気的に直列に接続されている、
及び／または、
前記第２配線における前記第２入力端子との接続箇所の近傍に、所定の抵抗を有する抵抗素子または所定のインピーダンスを有するインダクタ素子が電気的に直列に接続されている、
請求項１１に記載の半導体リレーモジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体リレー及びそれを備えた半導体リレーモジュールに関する。

【背景技術】

【0002】

従来から、交流信号の伝送手段として、ＭＯＳＦＥＴ出力フォトカプラや光ＭＯＳＦＥＴとも呼ばれる半導体リレーが知られている。

【0003】

従来の半導体リレーでは、入力端子や出力端子及びこれらに接続される導電部材の配置によって、内部にスタブ、つまり、信号の枝分かれ部分が形成され、当該スタブで共振することにより共振周波数付近での挿入損失（Insertion Loss）が増加して、使用可能な周波数帯域が狭くなるという問題があった。

【0004】

これを解決するため、例えば、特許文献１では、受光素子が載置される導体フレームの両側にそれぞれＭＯＳＦＥＴが載置される導体フレームを配置した構成が提案されている。各フレームの配置をこのようにすることで、スタブの長さを短くでき、スタブの影響により使用可能な周波数帯域が狭くなるのを防止することができる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１１－０８２９１６号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかし、特許文献１に開示された従来の構成では、信号の入出力間の構造に起因して、容量結合と誘導結合が発生しており、出力側に高周波信号を伝送した場合、これらの結合を通じて入力側に信号が漏洩するおそれがあった。

【0007】

また、従来の構成では、信号入力用の発光素子に接続される入力端子の物理的な長さ（物理長）が長くなっており、このことに応じて、入力側の電気長が長くなる。なお、電気長とは、信号の伝送媒体における電磁波の伝搬速度を基準とした長さであり、真空中では物理長と電気長とは同じであるが、一般的な伝送媒体中では、電気長は物理長よりも長くなる。

【0008】

入力側の電気長が長くなると、これに応じた共振現象が半導体リレーで発生し、出力側の高周波特性が劣化するおそれがあった。

【0009】

本開示はかかる点に鑑みてなされたもので、その目的は、入力側の構造に起因した出力信号の劣化を抑制できる半導体リレー及びこれを備えた半導体リレーモジュールを提供することにある。

【課題を解決するための手段】

【0010】

上記目的を達成するため、本開示に係る半導体リレーは、上面と、前記上面に対して第１軸に沿って下方に位置する下面とを有するハウジングと、第１入力端子と第２入力端子と、第１出力端子と第２出力端子と、前記第１入力端子と前記第２入力端子に電気的に接続される発光素子と、前記発光素子の出力光を受光する第１面と、前記第１面に対して前記第１軸に沿って下方に位置する第２面と、第１電極と、を有する受光駆動素子と、前記第１電極に電気的に接続される第１中間電極と、前記第１出力端子に電気的に接続される第１出力電極と、第１ゲート電極と、を有する第１ＭＯＳＦＥＴと、前記第１電極に電気的に接続される第２中間電極と、前記第２出力端子に電気的に接続される第２出力電極と、第２ゲート電極と、を有する第２ＭＯＳＦＥＴと、前記発光素子が配置される第１主面にあたる上面を有する第１基体と、前記受光駆動素子が配置される第２主面を有するとともに、前記第１電極に同電位に接続される接続導体と、を少なくとも備え、前記接続導体の少なくとも一部が、前記第１軸に沿って見て、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとの間に配置されており、前記発光素子は、前記受光駆動素子は、前記第１軸に沿って見て、互いに離れていることを特徴とする。

【0011】

本開示に係る半導体リレーモジュールは、前記半導体リレーと、第１～第４配線がそれぞれ形成された回路基板と、を少なくとも備え、前記第１配線と前記第２配線は、それぞれ、前記半導体リレーの前記第１入力端子と前記２入力端子に接続され、前記第３配線と前記第４配線は、それぞれ、前記半導体リレーの前記第１出力端子と前記２出力端子に接続されていることを特徴とする。

【発明の効果】

【0012】

本開示によれば、入出力間の容量結合や誘導結合を低減でき、入力側の電気長を短くできる。このことにより、出力側の高周波特性を向上できる。

【図面の簡単な説明】

【0013】

【図1】実施形態１に係る半導体リレーを上方から見た斜視図である。

【図2】半導体リレーを下方から見た斜視図である。

【図3】半導体リレーを第１軸に沿って見た図である。

【図4】半導体リレーを第２軸に沿って見た図である。

【図5】半導体リレーを第３軸に沿って見た図である。

【図6】発光素子が実装された第１入力端子及び第２入力端子を第３軸に沿って見た図である。

【図7】半導体リレーの等価回路図である。

【図8】半導体リレーの斜視図である。

【図9】比較例に係る半導体リレーの斜視図である。

【図10】半導体リレーの出力側の伝送信号における挿入損失の周波数依存性の一例である。

【図11】変形例に係る半導体リレーの斜視図である。

【図12】実施形態２に係る半導体リレーの斜視図である。

【図13】入力側への抵抗挿入前後の共振現象の違いを説明する模式図である。

【図14】実施形態３に係る半導体リレーモジュールの斜視図である。

【図15】半導体リレーモジュールを第２軸に沿って見た図である。

【図16】半導体リレーモジュールを第３軸に沿って見た図である。

【発明を実施するための形態】

【0014】

以下、本開示の実施形態を図面に基づいて説明する。なお、以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本開示、その適用物或いはその用途を制限することを意図するものではない。

【0015】

（実施形態１）
［１：半導体リレーの構成］
図１は、実施形態１に係る半導体リレーを上方から見た斜視図を示し、図２は、半導体リレーを下方から見た斜視図を示す。図３～５は、半導体リレーを第１～３軸に沿ってそれぞれ見た図を示す。図６は、発光素子が実装された第１入力端子及び第２入力端子を第３軸に沿って見た図を示す。

【0016】

なお、説明の便宜上、図１及び以降に示す各図面において、ハウジング１１及びこれを構成する遮光部１１ａと透光部１１ｂのそれぞれの輪郭を破線で示している。

【0017】

なお、以降の説明において、第１入力端子６と第２入力端子７の配列方向をＸ方向と呼ぶことがある。また、Ｘ方向に延びる仮想軸を第２軸と呼ぶことがある。Ｘ方向（第２軸方向）は、第１出力端子８と第２出力端子９との配列方向でもある。第１入力端子６と第１出力端子８の配列方向をＹ方向と呼ぶことがある。また、Ｙ方向に延びる仮想軸を第３軸と呼ぶことがある。Ｙ方向（第３軸方向）は、第２入力端子７と第２出力端子９の配列方向でもある。また、Ｙ方向は、発光素子２と受光駆動素子５の配列方向でもある。

【0018】

Ｘ方向及びＹ方向とそれぞれ交差する方向をＺ方向と呼ぶことがある。また、Ｚ方向に延びる仮想軸を第１軸と呼ぶことがある。Ｘ方向とＹ方向とＺ方向とはとは互いに直交している。なお、本願明細書において、「直交」しているとは、半導体リレー１を構成する各部品の加工公差や製造公差、また部品間の組み立て公差を含んで直交しているという意味であり、比較対象同士が、厳密な意味で直交しているということを意味するものではない。

【0019】

また、Ｚ方向（第１軸方向）において、発光素子２が配置された側を上または上方と呼び、受光駆動素子５が配置された側を下または下方と呼ぶことがある。なお、本願明細書における「上」、「下」の呼称はあくまでも相対的なものであり、例えば、鉛直方向に沿って「上」、「下」を意味するものではない。

【0020】

図１に示すように、半導体リレー１は、発光素子２と受光駆動素子５と第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４とを備えている。また、半導体リレー１は、第１入力端子６と第２入力端子７と第１出力端子８と第２出力端子９と第２基体１０とハウジング１１とを備えている。

【0021】

［１－１：発光素子、受光駆動素子及び第２基体の構成］
発光素子２は、公知のＬＥＤ（Light Emitting Diode）素子である。銀ペースト等の導電接着材（図示せず）を介して、図１及び図３～６に示すように、発光素子２のカソード電極（図示せず）が第１基体７ｄに接続固定されている。第１基体７ｄは、第２入力端子７に接続されている。

【0022】

また、発光素子２のアノード電極２ａがワイヤ１２を介して第３基体６ｄに電気的に接続されている。第３基体６ｄは、第１入力端子６に接続されている。第１入力端子６及び第２入力端子７、また、第１基体７ｄ及び第３基体６ｄについては後で詳述する。

【0023】

受光駆動素子５は、受光素子５１と制御回路５２（いずれも図７参照）とを有している。受光素子５１は、発光素子２からの出力光を受光し、例えば、公知のフォトダイオードがアレイ状に配置されてなる。図３に示すように、受光駆動素子５の上面（第１面）に、ソース電極５ａとドレイン電極５ｂとが形成されている。ドレイン電極５ｂは、上面における互いに離間した位置に２箇所設けられている。なお、受光駆動素子５の上面には、受光素子５１における出力光を受光する部位である受光部も形成されているが、説明の便宜上、その図示を省略している。

【0024】

なお、ソース電極５ａは受光素子５１のカソード電極５１ａ（以下、第１電極５ａまたは第１電極５１ａと呼ぶことがある。）に相当し、ドレイン電極５ｂは受光素子５１のアノード電極５１ｂに相当する。

【0025】

受光駆動素子５の下面（第２面）は、図示しない接着材を介して第２基体１０に接続固定されている。第２基体１０は、第１軸に沿って見て四角形の導体である。また、第２基体１０における受光駆動素子５の載置面、つまり、第２基体１０の上面を第２主面１０ａと呼ぶ。第２主面１０ａの法線は、第１軸と平行である、つまり、Ｚ方向に沿っている。ただし、当該法線が、第１軸と厳密な意味で平行であることまでは意味しない。

【0026】

第２基体１０は、Ｙ方向に対向する２つの側面のうち、第１入力端子６や第２入力端子７と反対側に位置する側面から突出し、ハウジング１１の側面から外部に露出する部位（以下、第１外部露出部位１０ｂという）を有している、第１外部露出部位１０ｂは、第２基体１０の前述した側面において、第２軸に沿って互いに離間した位置に２箇所設けられている。ただし、第１外部露出部位１０ｂの位置や個数は特にこれに限定されない。

【0027】

図１～３に示すように、受光駆動素子５のソース電極５ａ、言い換えると、受光素子５１のカソード電極５１ａ（第１電極５１ａ）は、ワイヤ１３を介して第２基体１０と電気的に接続されている。つまり、受光素子５１のカソード電極５１ａは、第２基体１０と同電位である。また、ワイヤ１２を介して、受光駆動素子５の２つのドレイン電極５ｂ，５ｂのうち一方は、第１ＭＯＳＦＥＴ３の第１ゲート電極３ｂに、他方は、第２ＭＯＳＦＥＴ４の第２ゲート電極４ｂにそれぞれ電気的に接続されている。

【0028】

［１－３：第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴの構成］
図１及び図３に示すように、第１ＭＯＳＦＥＴ３は、公知の縦型ＭＯＳＦＥＴであり、上面に第１ゲート電極３ｂと第１ソース電極３ａ（以下、第１中間電極３ａと呼ぶことがある。）が、下面に第１ドレイン電極（図示せず）がそれぞれ形成されている。第１ＭＯＳＦＥＴ３の第１ドレイン電極（以下、第１出力電極と呼ぶことがある。）は、銀ペースト等の導電性接着材（図示せず）を介して、第１出力端子８、具体的には、第４基体８ａに電気的に接続されている。

【0029】

また、第１ＭＯＳＦＥＴ３の第１ソース電極３ａは、ワイヤ１２を介して第２基体１０に電気的に接続されている。つまり、第１ＭＯＳＦＥＴ３の第１ソース電極３ａは、第２基体１０とワイヤ１２とを介して、受光駆動素子５のソース電極５ａと電気的に接続されている。なお、図１及び図３に示す例では、接続強化のために、第１ＭＯＳＦＥＴ３の第１ソース電極３ａと第２基体１０との間は、２本のワイヤ１２，１２で接続されている。

【0030】

第２ＭＯＳＦＥＴ４は、公知の縦型ＭＯＳＦＥＴであり、上面に第２ゲート電極４ｂと第２ソース電極４ａ（以下、第２中間電極４ａと呼ぶことがある。）が、下面に第２ドレイン電極（図示せず）がそれぞれ形成されている。第２ＭＯＳＦＥＴ４の第２ドレイン電極（以下、第２出力電極と呼ぶことがある。）は、銀ペースト等の導電性接着材（図示せず）を介して、第２出力端子９、具体的には、第５基体９ａに電気的に接続されている。第１出力端子８及び第２出力端子９については後で詳述する。

【0031】

また、第２ＭＯＳＦＥＴ４の第２ソース電極４ａは、ワイヤ１２を介して第２基体１０に電気的に接続されている。つまり、第２ＭＯＳＦＥＴ４の第２ソース電極４ａは、第２基体１０とワイヤ１２とを介して、受光駆動素子５のソース電極５ａと電気的に接続されている。なお、図１，３に示す例では、接続強化のために、第２ＭＯＳＦＥＴ４の第２ソース電極４ａと第２基体１０との間は、２本のワイヤ１２，１２で接続されている。

【0032】

［１－４：第１入力端子及び第２入力端子の構成］
図１～３及び図６に示すように、第１入力端子６は、第１起立部位６ｂと第１外部接続部位６ａとを有する導電部材である。また、第１入力端子６は、第３基体６ｄと一体に形成されており、第３基体６ｄは第１入力端子６の一部をなしている。第３基体６ｄと第１起立部位６ｂと第１外部接続部位６ａとは、例えば、１枚の銅板を打ち抜き加工や折り曲げ加工して得られる。ただし、第１入力端子６の製造方法は特にこれに限定されない。なお、銅板の表面に別の金属膜、例えば、ニッケルを含む金属膜（図示せず）がめっきされている。なお、金属膜の材質はこれに特に限定されない。

【0033】

第３基体６ｄは、ハウジング１１の内部に位置しており、第１軸に沿って見て四角形の導体である。また、第３基体６ｄにおけるワイヤ１２との接続面の法線は、第１軸と平行である、つまり、Ｚ方向に沿っている。ただし、当該法線が、第１軸と厳密な意味で平行であることまでは意味しない。

【0034】

第３基体６ｄには、発光素子２のアノード電極２ａに接続されたワイヤ１２が接続されている。さらに、第３基体６ｄにおいて、第２入力端子７と反対側に位置する側面に、第１起立部位６ｂが接続されている。

【0035】

第１起立部位６ｂは、第１軸に沿って見て、ハウジング１１の内部において第２軸に沿って延びるように設けられており、途中で第１軸に沿って下方に屈曲している。また、第１起立部位６ｂは、第１軸に沿って見て、第２基体１０に対向する部位に切り欠き６ｅが設けられている。第１起立部位６ｂの両端のうち、第１軸に沿って上方に位置する一端が、第３基体６ｄに、下方に位置する他端が第１外部接続部位６ａにそれぞれ接続されている。

【0036】

第１外部接続部位６ａは、第１起立部位６ｂの他端に接続され、第１軸に沿って見て略四角形の導体である。第１外部接続部位６ａの下面は、ハウジング１１の下面から露出するように形成されている。

【0037】

また、第１外部接続部位６ａにおけるＸ方向に対向する２つの側面のうち、ハウジング１１に対向する側面には、第２軸に沿って突出してハウジング１１の側面から外部に露出する部位（以下、第４外部露出部位６ｃという）が設けられている。

【0038】

第２入力端子７は、第２起立部位７ｂと第２外部接続部位７ａとを有する導電部材である。また、第２入力端子７は、第１基体７ｄと一体に形成されており、第１基体７ｄは第２入力端子７の一部をなしている。第１基体７ｄ及び第２入力端子７の材質や製造方法は、第３基体６ｄ及び第１入力端子６と同様であるので説明を省略する。また、第１基体７ｄ、第２起立部位７ｂ及び第２外部接続部位７ａの互いの接続関係は、第３基体６ｄ、第１起立部位６ｂ及び第１外部接続部位６ａと同様であるので詳細な説明を省略する。

【0039】

第１基体７ｄは、第１軸に沿って見て四角形の板状の導体であり、第１基体７ｄの上面に発光素子２が載置されている。当該上面、つまり、第１基体７ｄにおける発光素子２の載置面を第１主面７ｄ１と呼ぶ。第１主面７ｄ１の法線は、第１軸と平行である、つまり、Ｚ方向に沿っている。ただし、当該法線が、第１軸と厳密な意味で平行であることまでは意味しない。

【0040】

第２起立部位７ｂは、第１軸に沿って見て、第２軸に沿って延びるように設けられた部分と、当該部分の端部から下方に屈曲した部分を有している、下方に屈曲した部分の端部に第２外部接続部位７ａが接続されている。

【0041】

第２外部接続部位７ａは、第１軸に沿って見て四角形の板状の導体であり、第２外部接続部位７ａの下面は、ハウジング１１の下面から露出するように形成されている。第２外部接続部位７ａにおけるＸ方向に対向する２つの側面のうち、ハウジング１１に対向する側面には、第２軸に沿って突出してハウジング１１の側面から外部に露出する部位（以下、第５外部露出部位７ｃという）が設けられている。

【0042】

なお、以降の説明において、第１起立部位６ｂと第２起立部位７ｂとを総称して、起立部位と呼ぶことがある。また、第１外部接続部位６ａと第２外部接続部位７ａとを総称して、外部接続部位と呼ぶことがある。第１外部接続部位６ａと第２外部接続部位７ａのそれぞれの下面は、後で述べる回路基板４０（図１４～１６参照）との接続端子となる。

【0043】

［１－５：第１出力端子及び第２出力端子の構成］
図１～３に示すように、第１出力端子８は、第１軸に沿って見て四角形の板状の導体である第４基体８ａを含んでいる。また、第４基体８ａの下面は、ハウジング１１の下面から露出しており、後で述べる回路基板４０との接続端子となる。

【0044】

また、第４基体８ａは、Ｘ方向に対向する２つの側面のうち、第２ＭＯＳＦＥＴ４や受光駆動素子５と反対側に位置する側面から突出し、ハウジング１１の側面から外部に露出する部位（以下、第２外部露出部位８ｂという）を有している、なお、第２外部露出部位８ｂの個数は図１～３に示したものに特に限定されない。

【0045】

第２出力端子９は、第１軸に沿って見て四角形の板状の導体である第５基体９ａを含んでいる。また、第５基体９ａの下面は、ハウジング１１の下面か露出しており、後で述べる回路基板４０との接続端子となる。

【0046】

また、第５基体９ａは、Ｘ方向に対向する２つの側面のうち、第１ＭＯＳＦＥＴ３や受光駆動素子５と反対側に位置する側面から突出し、ハウジング１１の側面から外部に露出する部位（以下、第３外部露出部位９ｂという）を有している、なお、第３外部露出部位９ｂの個数は図１～３に示したものに特に限定されない。

【0047】

［１－６：ハウジングの構成］
図１，２に示すように、ハウジング１１は、上面と下面と４つの側面とを有している。下面は、上面に対して第１軸に沿って下方に位置している。４つの側面のそれぞれは、上面と下面に連続するとともに、第１軸に平行である。Ｘ方向に対向する２つの側面の法線は、第２軸と交差し、Ｙ方向に対向する２つの側面の法線は、第３軸と交差している。

【0048】

ハウジング１１は、遮光部１１ａと透光部１１ｂとを有している。遮光部１１ａは、例えば、黒色色素が含有された絶縁性のエポキシ樹脂からなる。ただし、これに特に限定されず、光を遮蔽する絶縁材料であればよい。透光部１１ｂは、受光駆動素子５と発光素子２との間に設けられ、遮光部１１ａによって封止されている。具体的には、透光部１１ｂは、発光素子２を含んで第１基体７ｄの第１主面７ｄ１を覆い、第３軸に沿って延び、さらに下方に屈曲して、受光駆動素子５の上面を覆うように設けられている。

【0049】

透光部１１ｂは、例えば、絶縁性の透明シリコーン樹脂からなる。ただし、これに特に限定されず、少なくとも発光素子２が発する光に対して透明な絶縁材料であればよい。透光部１１ｂは、受光駆動素子５の受光素子５１（図６参照）と発光素子２とを光学的に結合する光結合部を構成している。

【0050】

ハウジング１１は、第１入力端子６と第２入力端子７と第１～第３基体７ｄ，１０，６ｄと第１出力端子８と第２出力端子９とを封止し、それぞれの位置を固定する。また、第１基体７ｄに載置された発光素子２や、第４基体８ａに載置された第１ＭＯＳＦＥＴ３や第５基体９ａに載置された第２ＭＯＳＦＥＴ４、さらに、第２基体１０に載置された受光駆動素子５が、ハウジング１１によってそれぞれの位置が固定される。

【0051】

また、第１入力端子６及び第２入力端子７と、第１出力端子８及び第２出力端子９とは、ハウジング１１により互いに電気的に絶縁されている。さらに、発光素子２と受光駆動素子５と第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４とは、ハウジング１１により互いに電気的に絶縁されている。つまり、本願明細書に示す半導体リレー１は、入力信号と出力信号とを電気的に絶縁した状態で出力信号のオンオフを行う入出力絶縁型の半導体リレー１である。

【0052】

［１－７：第１～第５基体間の関係］
前述したように、第１基体７ｄの第１主面７ｄ１の法線は、第１軸に沿っている。同様に、第２基体１０の第２主面１０ａの法線は、第１軸に沿っている。つまり、第１基体７ｄの第１主面７ｄ１の法線は、第２基体１０の第２主面１０ａの法線と平行である。なお、これら２つの法線は、厳密な意味で平行していなくてもよい。２つの法線が所定の角度範囲で交差していてもよい。また、第１基体７ｄは、第１軸に沿って見て、第２基体１０とＹ方向に間隔をあけて配置されている。また、第１基体７ｄは、第１軸と直交する軸（第２軸または第３軸）に沿って、第２基体１０の上方に位置している。つまり、第１基体７ｄの第１主面７ｄ１は、第１軸と直交する軸に沿って見て、第２基体１０の第２主面１０ａよりも上方に配置されている。

【0053】

また、図３に示すように、第１基体７ｄは、第３軸に沿って、間隔Ｌ０をあけて第２基体１０と離間して配置されている。また、第１基体７ｄと第２基体１０との第３軸に沿った間隔Ｌ０が、第１入力端子６と第２基体１０との第３軸に沿った間隔Ｌ１よりも小さくなるように、第１入力端子６と第２基体１０とが配置されている。また、当該間隔Ｌ０が、第２入力端子７と第２基体１０との第３軸に沿った間隔Ｌ２よりも小さくなるように、第２入力端子７と第２基体１０とが配置されている。

【0054】

なお、以降の説明において、間隔Ｌ０を第１基体７ｄと第２基体１０間の最短距離Ｌ０と呼ぶことがある。同様に、間隔Ｌ１を第１入力端子６と第２基体１０間の最短距離Ｌ１と呼ぶことがある。間隔Ｌ２を第２入力端子７と第２基体１０間の最短距離Ｌ２と呼ぶことがある。

【0055】

また、図４及び図６に示すように、第１基体７ｄは、第３基体６ｄよりも第１軸に沿った上方に配置されている。言い換えると、第２入力端子７の上端は、第１入力端子６の上端より上方に配置されている。

【0056】

第２基体１０は、ワイヤ１３を介して受光駆動素子５のソース電極５ａと電気的に接続されている。つまり、第２基体１０は、受光駆動素子５のソース電極５ａと同電位となるように接続されている。以降の説明において、第２基体１０と、受光駆動素子５のソース電極５ａ（受光素子５１のカソード電極５１ａ）と第２基体１０とを接続するワイヤ１３と、を含めて接続導体１４と呼ぶことがある。

【0057】

また、第２基体１０は、ワイヤ１２を介して、第１ＭＯＳＦＥＴ３の第１ソース電極３ａ（第１中間電極３ａ）と電気的に接続されている。さらに、第２基体１０は、ワイヤ１２を介して、第２ＭＯＳＦＥＴ４の第２ソース電極４ａ（第２中間電極４ａ）と電気的に接続されている。つまり、受光駆動素子５のソース電極５ａは、第１ＭＯＳＦＥＴ３及び第２ＭＯＳＦＥＴ４のそれぞれのソース電極３ａ，４ａと同電位となるように接続されている。

【0058】

また、第１軸に沿って見て、第２基体１０は、第４基体８ａと第５基体９ａとの間に、第４基体８ａと第５基体９ａとそれぞれ間隔をあけて配置されている。言い換えると、第１軸に沿って見て、第２基体１０は、第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４との間に配置されている。さらに言うと、第１軸に沿って見て、第２基体１０は、第１ＭＯＳＦＥＴ３の第１ソース電極３ａと第２ＭＯＳＦＥＴ４の第２ソース電極４ａとの間に配置されている。なお、図１～に示す例では、ハウジング１１の下面を基準として、かつ第１軸に沿って、第２基体１０が、第４基体８ａ及び第５基体９ａよりも上方に位置している。つまり、第２基体１０の下面は、ハウジング１１の遮光部１１ａに覆われている。また、ハウジング１１の下面を基準として、かつ第１軸に沿って、第２基体１０は、第３基体６ｄと略同じ高さにある。ただし、両者が、ハウジング１１の下面を基準として異なる高さに配置されていてもよい。

【0059】

［２：半導体リレーの動作］
図７は、半導体リレーの等価回路図を示す。

【0060】

第１入力端子６と第２入力端子７との間に伝送信号が入力されると、発光素子２は、所定の波長の光を出力する。発光素子２で発生した光が透光部１１ｂの内部を伝搬して、受光素子５１で受光される。

【0061】

受光素子５１では、光電変換により電流が発生し、この電流に基づいて制御回路５２が動作する。ワイヤ１２を介して、発光素子２の光量に応じた電圧信号である駆動信号が、第１ＭＯＳＦＥＴ３の第１ゲート電極３ｂ及び第２ＭＯＳＦＥＴ４の第２ゲート電極４ｂにそれぞれ印加される。

【0062】

駆動信号の電圧が第１ＭＯＳＦＥＴ３及び第２ＭＯＳＦＥＴ４のそれぞれのしきい値電圧を超えると、第１ＭＯＳＦＥＴ３のソース（Ｓ）－ドレイン（Ｄ）間及び第２ＭＯＳＦＥＴ４のソース（Ｓ）－ドレイン（Ｄ）間がそれぞれオン状態となる。さらに、第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４とを介して、第１出力端子８と第２出力端子９との間が導通状態となる。このことにより、第１出力端子８と第２出力端子９との間に高周波信号を双方向に伝送することが可能となる。

【0063】

第１入力端子６と第２入力端子７との間で、伝送信号の入力が停止すると、発光素子２からの発光も停止する。これに応じて、受光素子５１では電流が発生しなくなり、制御回路５２は停止する。

【0064】

その結果、第１ＭＯＳＦＥＴ３の第１ゲート電極３ｂ及び第２ＭＯＳＦＥＴ４の第２ゲート電極４ｂにそれぞれ印加された駆動信号の電圧が低下する。駆動信号の電圧が前述したしきい値電圧を下回ると、第１ＭＯＳＦＥＴ３のソース（Ｓ）－ドレイン（Ｄ）間及び第２ＭＯＳＦＥＴ４のソース（Ｓ）－ドレイン（Ｄ）間がそれぞれオフ状態となる。さらに、第１出力端子８と第２出力端子９との間が非導通状態となる。このことにより、第１出力端子８と第２出力端子９との間で、信号の伝送が遮断される。

【0065】

［３：効果等］
以上説明したように、本実施形態に係る半導体リレー１は、ハウジング１１と第１入力端子６と第２入力端子７と第１出力端子８と第２出力端子９とを少なくとも備えている。また、半導体リレー１は、発光素子２と受光駆動素子５と第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４とを備えている。

【0066】

ハウジング１１は、上面と、上面に対して第１軸に沿って下方に位置する下面とを有している。

【0067】

発光素子２は、第１入力端子６と第２入力端子７に電気的に接続されている。

【0068】

受光駆動素子５は、受光駆動素子５の上面（第１面）に形成された発光素子２の出力光を受光する部位である受光部と、受光部の近傍に設けられたソース電極５ａ（第１電極５ａ）と、を有している。また、受光駆動素子５は、ドレイン電極５ｂを有している。

【0069】

第１ＭＯＳＦＥＴ３は、受光駆動素子５のソース電極５ａに電気的に接続される第１ソース電極３ａ（第１中間電極３ａ）と、第１出力端子８に電気的に接続される第１ドレイン電極（第１出力電極）と、第１ゲート電極３ｂと、を有している。

【0070】

第２ＭＯＳＦＥＴ４は、受光駆動素子５のソース電極５ａに電気的に接続される第２ソース電極４ａ（第２中間電極４ａ）と、第２出力端子９に電気的に接続される第２ドレイン電極（第２出力電極）と、第２ゲート電極４ｂと、を有している。

【0071】

また、半導体リレー１は、第１基体７ｄと接続導体１４とを有している。第１基体７ｄは、発光素子２が配置される第１主面７ｄ１を有している。また、第１基体７ｄは、第２入力端子７に接続されている。接続導体１４は、第２基体１０を含んでいる。第２基体１０は、受光素子５１が配置される第２主面１０ａを有しており、受光駆動素子５のソース電極５ａと同電位になるように、ソース電極５ａに電気的に接続されている。

【0072】

接続導体１４の一部、つまり、第２基体１０が、第１軸に沿って見て、第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４との間に配置されている。さらに言うと、第１軸に沿って見て、第２基体１０が、第１ＭＯＳＦＥＴ３の第１ソース電極３ａと第２ＭＯＳＦＥＴ４の第２ソース電極４ａとの間に配置されている。別の見方をすれば、第１軸に沿って見て、第２基体１０が、第１ＭＯＳＦＥＴ３を載置する第４基体８ａと第２ＭＯＳＦＥＴ４を載置する第５基体９ａとの間に配置されている。なお、受光駆動素子５のソース電極５ａと第２基体１０とを接続するワイヤ１３が、第１軸に沿って見て、第４基体８ａと第５基体９ａとの間に配置されていてもよいことは言うまでもない。

【0073】

また、第１基体７ｄの第１主面７ｄ１は、第１基体７ｄの上面にあたる。また、発光素子２と受光駆動素子５は、第１軸に沿って見て、互いに離れて配置されている。

【0074】

半導体リレー１をこのように構成することで、入出力間の容量結合や誘導結合を低減でき、また、入力側の電気長を短くできる。このことにより、出力側の高周波特性の劣化を抑制できる。これらについてさらに説明する。

【0075】

図８は、本実施形態に係る半導体リレーの斜視図を示し、図９は、比較例に係る半導体リレーの斜視図を示す。なお、図８及び図９には、発光素子２への導電経路及び寄生容量、寄生相互インダクタンスを図示している。図８及び図９に示す寄生容量Ｃ１、Ｃ２、寄生相互インダクタンスＭ１、Ｍ２は、便宜的に集中定数として示している。また、本実施形態に係る半導体リレーの等価回路図は、第１入力端子６と第１出力端子８間、第１入力端子６と第２基体１０間等に存在する分布定数として図示することもできる。

【0076】

図９に示す半導体リレー２０は、特許文献１に開示されるものと同様の構成を示す比較例であり、以下の点で図１に示す本実施形態の半導体リレー１と異なる。

【0077】

まず、入力側において、第１基体７ｄは、第１入力端子６の上端から第３軸に沿って延びるように形成されている。また、第３基体６ｄは、第２入力端子７の上端から第３軸に沿って延びるように形成されている。さらに、第１軸に沿って見て、第１基体７ｄと第３基体６ｄは、受光駆動素子５の上方まで延びて設けられている。また、第３基体６ｄの下面に発光素子２が接続固定されている。なお、発光素子２のアノード電極（図示せず）と第１基体７ｄとがワイヤ１２により接続されている。

【0078】

これらの構成を有することで、図９に示す半導体リレー２０では、第１軸に沿って、発光素子２の直下に受光素子５１が配置される。発光素子２からの出力光は下方に進行して、そのまま受光素子５１に入射される。

【0079】

この構成によれば、前述したように、スタブの長さを短くでき、スタブの影響により使用可能な周波数帯域が狭くなるのを防止することができる。一方、第１基体７ｄや第３基体６ｄが受光駆動素子５の上方まで延びるように設けられるため、入力側の導電経路、つまり、第１入力端子６から発光素子２とワイヤ１２とを介して第２入力端子７に至る入力信号の伝送経路が長くなってしまう。言い換えると、入力側の電気長が長くなってしまう。また、このことに応じて、第１入力端子６と第２基体１０及び受光駆動素子５との間の誘導結合による寄生相互インダクタンスＭ１が大きくなってしまう。なお、図９には図示しないが、同様の理由から、第２入力端子７と第２基体１０及び受光駆動素子５との間の誘導結合による寄生相互インダクタンスも大きくなってしまう。

【0080】

また、第１軸に沿って見て、発光素子２が載置された第１基体７ｄと受光駆動素子５が載置された第２基体１０とが対向して重なる面積が大きくなってしまう。このことに応じて、第１基体７ｄと第２基体１０及び受光駆動素子５との間の容量結合による寄生容量Ｃ１が大きくなってしまう。

【0081】

このように入出力間で、寄生相互インダクタンスＭ１や寄生容量Ｃ１が大きくなると、第１出力端子８と第２出力端子９との間に高周波信号を伝送する場合、寄生相互インダクタンスＭ１や寄生容量Ｃ１を通じて出力側の高周波信号が入力側に漏洩してしまうおそれがある。

【0082】

また、入力側において、電気長が長くなると、共振周波数が低下し、共振現象が発生することがある。この場合、出力側の信号伝送特性、言い換えると、出力側の高周波特性が劣化してしまうおそれがある。

【0083】

一方、本実施形態によれば、図１～３及び図８に示すように、第２軸に沿って延びるように設けられた第２起立部位７ｂに連続して第１基体７ｄが設けられている。また、第１基体７ｄの第１主面７ｄ１の法線は第１軸に沿っている。また、第２基体１０の第２主面１０ａの法線も、第１軸に沿っている。さらに、第１軸に沿って見て、第１基体７ｄと第２基体１０とは、最短距離Ｌ０をあけて互いに離れて配置されている。

【0084】

つまり、第１軸に沿って見たとき、第１基体７ｄと第２基体１０とが重なり合う部分が無い。このことにより、第１基体７ｄと第２基体１０及び受光駆動素子５との間の容量結合による寄生容量Ｃ２を前述の寄生容量Ｃ１よりも大幅に低下できる。

【0085】

また、第１基体７ｄや第３基体６ｄのサイズを小さくできるため、入力側の電気長を図９に示す半導体リレー２０に比べて短くすることができる。このことにより、第１入力端子６と第２基体１０及び受光駆動素子５との間の誘導結合による寄生相互インダクタンスＭ２を前述の寄生相互インダクタンスＭ１よりも低下できる。同様の理由から、第２入力端子７と第２基体１０及び受光駆動素子５との間の誘導結合による寄生相互インダクタンスも図９に示す半導体リレー２０に比べて低下できる。このことにより、出力側の高周波信号が入力側に漏洩するのを抑制し、出力側の高周波特性が劣化するのを抑制できる。

【0086】

また、入力側において、電気長が長くなると、共振周波数が低下し、共振現象が発生することがある。この場合、出力側の信号伝送特性、言い換えると、出力側の高周波特性が劣化してしまうおそれがある。

【0087】

一方、本実施形態によれば、入力側の電気長も図８に示す半導体リレー２０に比べて低下できる。このことにより、入力側の共振周波数を高めることができる。

【0088】

図１０は、半導体リレーの出力側の伝送信号における挿入損失の周波数依存性の一例を示す。

【0089】

図１０に示すように、本実施形態の半導体リレー１を動作させた場合、図９に示す比較例の半導体リレー２０に比べて、挿入損失が増加し始める周波数が高周波側にシフトしている。つまり、半導体リレー１の出力側における高周波特性の劣化が抑制されていることがわかる。

【0090】

また、本実施形態によれば、接続導体１４の少なくとも一部が、第１軸に沿って見て、第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４との間に配置されている。このようにすることで、第１出力端子８から第１ＭＯＳＦＥＴ３と第２基体１０と第２ＭＯＳＦＥＴ４とを経由して第２出力端子９に至る経路中にスタブが形成されるのを抑制できる。このことにより、半導体リレー１で伝送される出力信号の周波数帯域が狭くなるのを防止することができる。

【0091】

発光素子２と受光素子５１は、第１軸に沿って見て、互いに離れて配置されており、このようにすることで、透光部１１ｂを通じて、発光素子２からの出力光を確実に受光素子５１に入射させることができる。

【0092】

なお、第１基体７ｄの第１主面７ｄ１の法線が、第２基体１０の第２主面１０ａの法線と平行であるのが好ましい。このようにすることで、第１基体７ｄと第２基体１０及び受光駆動素子５との間の容量結合を比較例と比べて小さくできる。

【0093】

また、発光素子２が載置される第１基体７ｄの第１主面７ｄ１は、第１基体７ｄの上面にあたる。発光素子２で発生する光は、等方的に放射されるが、その多くは、アノード電極２ａが部分的に形成された上面側から放射される。よって、第１基体７ｄの上面である第１主面７ｄ１に発光素子２を載置することで、発光素子２で発生する光を受光素子５１に効率良く入射させることができる。

【0094】

また、第１基体７ｄの第１主面７ｄ１は、第１軸と直交する軸（第２軸または第３軸）に沿って見て、第２基体１０の第２主面１０ａよりも上方に配置されている。さらに言うと、発光素子２は、受光素子が形成された受光駆動素子５の受光面よりも上方に配置されている。

【0095】

このようにすることで、ハウジング１１の下面を基準として、第１基体７ｄの第１主面７ｄ１と、第２基体１０の第２主面１０ａとが同じ高さに位置する場合に比べて、発光素子２で発生した光が、透光部１１ｂを通って、受光駆動素子５の受光素子５１に入射する際の光結合効率を高めることができる。

【0096】

また、第１基体７ｄは、第２入力端子７の一端、具体的には、第２起立部位７ｂの一端に接続されている。さらに、第１基体７ｄと第２基体１０間の最短距離Ｌ０は、第１入力端子６と第２基体１０間の最短距離Ｌ１よりも小さい。また、最短距離Ｌ０は、第２入力端子７と第２基体１０間の最短距離Ｌ２よりも小さい。

【0097】

最短距離Ｌ０，Ｌ１，Ｌ２の関係をこのように規定することで、第１入力端子６と第２入力端子７における主な導電経路、つまり、第１外部接続部位６ａと第１起立部位６ｂ、さらに、第２外部接続部位７ａと第２起立部位７ｂとを、出力側の導電経路である第２基体１０から遠ざけることができる。このことにより、発光素子２と受光素子５１との光結合効率を高めつつ、入力側での寄生容量成分及び寄生インダクタンス成分をそれぞれ小さくすることができ、高周波特性を向上させることができる。よって、発光素子２からの出力光に応じて、第１出力端子８と第２出力端子９との間で、高周波信号の通過及び遮断を確実に行うことができる。

【0098】

接続導体１４、具体的には、第２基体１０は、ハウジング１１の外部に露出する部位として第１外部露出部位１０ｂを有するのが好ましい。また、第４基体８ａは、ハウジング１１の外部に露出する部位として第２外部露出部位８ｂを有し、第５基体９ａは、ハウジング１１の外部に露出する部位として第３外部露出部位９ｂを有するのが好ましい。

【0099】

通常、第１入力端子６、第３基体６ｄ、第２入力端子７及び第１基体７ｄは、１枚の金属板材を加工して得られる。一方、複数の半導体リレー１を製造するにあたって、第１入力端子６や第２入力端子７を個片化した後に発光素子２を組み付けるのでは効率が悪い。

【0100】

よって、まず、金属板材を加工して、第１入力端子６、第３基体６ｄ、第２入力端子７及び第１基体７ｄの各部材を１組として、複数組が連結された入力端子原型を形成する。この状態で、それぞれの第１基体７ｄに発光素子２が接続固定され、さらに発光素子２のアノード電極２ａと第３基体６ｄとがワイヤ１２で接続される。また、発光素子２と受光駆動素子５との間に光透過性樹脂からなる透光部１１ｂが形成される。

【0101】

また、同様の工程が出力側でも行われる。つまり、金属板材を加工して、第１出力端子８、第２基体１０及び第２入力端子７の各部材を１組として、複数組が連結された出力端子原型を形成する。この状態で、第２基体１０、第４基体８ａ及び第５基体９ａに、それぞれ、受光駆動素子５、第１ＭＯＳＦＥＴ３、第２ＭＯＳＦＥＴ４が接続固定される。さらに、各部がワイヤ１２，１３で接続される。

【0102】

これらが形成された後、入力端子原型と出力端子原型とが位置合わせされて配置され、さらに樹脂注入により各素子が封止され、ハウジング１１が形成される。ハウジング１１の形成後に、金属フレームとの連結部分が切断され、複数の半導体リレー１がそれぞれ個片化される。

【0103】

第１外部露出部位１０ｂや第２外部露出部位８ｂや第３外部露出部位９ｂは、第２基体１０や第１出力端子８や第２出力端子９と金属フレームとの連結部分にあたる。第１外部露出部位１０ｂや第２外部露出部位８ｂや第３外部露出部位９ｂが残るように、第２基体１０や第１出力端子８や第２出力端子９が形成されることで、半導体リレー１の組み立てを簡便に行える。また、簡便に大量の半導体リレー１を製造することができる。

【0104】

同様の理由から、第１入力端子６及び第２入力端子７にも、ハウジング１１の外部に露出する部位を有しているのが好ましい。具体的には、第１外部接続部位６ａは、第４外部露出部位６ｃを有しており、第２外部接続部位７ａは、第５外部露出部位７ｃを有しているのが好ましい。

【0105】

接続導体１４は、受光素子５１が載置される第２基体１０を含み、第２基体１０が、第１ＭＯＳＦＥＴ３が載置される第４基体８ａと第２ＭＯＳＦＥＴ４が載置される第５基体９ａとの間に配置されるのが好ましい。また、第２基体１０が、第１ＭＯＳＦＥＴ３の第１ソース電極３ａと第２ＭＯＳＦＥＴ４の第２ソース電極４ａとの間に配置されるのがさらに好ましい。

【0106】

このようにすることで、第１出力端子８から第１ＭＯＳＦＥＴ３と第２基体１０と第２ＭＯＳＦＥＴ４とを経由して第２出力端子９に至る経路を第２軸に沿って直線状に設けることができ、スタブが形成されるのを確実に抑制できる。このことにより、半導体リレー１で伝送される出力信号の周波数帯域が狭くなるのを確実に防止することができる。

【0107】

また、第１入力端子６と第２入力端子７が、第２軸（Ｘ方向）に沿って並んで配置されている。第１入力端子６は、第１軸に沿って見て、ハウジング１１の内部において第２軸に沿って延びる第１起立部位６ｂを有している。第１軸に沿って見て、第１起立部位６ｂには、第２基体１０に対向する部位に切り欠き６ｅが設けられている。

【0108】

前述したように、第１入力端子６と第２入力端子７の原型は同じ金属フレームに連結されている。また、１枚の金属板を打ち抜き加工等して、当該原型が連結された金属フレームが形成される。この状態で、第１入力端子６と第２入力端子７の原型は平板状であり、起立部位が曲げ加工される前よりも、第１入力端子６と第２入力端子７との間隔は狭くなっている。よって、第１入力端子６と第２入力端子７を形成する工程で、両者が接触してしまうおそれがある。これを回避するのに、第１入力端子６と第２入力端子７の形成工程が複雑になるおそれがあった。

【0109】

そこで、本実施形態に示すように、第１起立部位６ｂに切り欠き６ｅを設けることで、第１入力端子６と第２入力端子７の形成工程で、両者が接触してしまうのを防止でき、当該形成工程を簡素化できる。

【0110】

また、第１起立部位６ｂに切り欠き６ｅを設けることで、第１入力端子６の第３軸に沿った幅を部分的に狭くできる。このことにより、寄生相互インダクタンスＭ２や寄生容量Ｃ２を低減できる。

【0111】

第１入力端子６及び第２入力端子７のそれぞれにおいて、起立部位は、ハウジング１１の内部で、第２軸に沿って延びるように設けられている。また、起立部位は、外部接続部位に接続される一端から、第３基体６ｄまたは第１基体７ｄに接続される他端までの途中で、第１軸に沿って屈曲し、上方に延びるように設けられている。

【0112】

第１入力端子６と発光素子２は、ワイヤ１２を介して接続され、図６に示すように、第２入力端子７の上端、つまり、第１基体７ｄの第１主面７ｄ１は、第１入力端子６の上端、つまり、第３基体６ｄの上面よりも上方に配置されている。

【0113】

第１入力端子６及び第２入力端子７のそれぞれにおいて、起立部位を前述のように設けることで、第１入力端子６において、第２軸に沿った長さ、つまり、物理的な導電経路を短くすることができる。また、第１入力端子６と第２入力端子７との第２軸に沿った間隔を狭くでき、発光素子２に接続されたワイヤ１２の長さを短くできる。つまり、入力側の電気長を短くできる。また、発光素子２に接続されたワイヤ１２の長さを短くできるため、当該ワイヤ１２と出力側の導体、例えば、第２基体１０との寄生相互インダクタンスや寄生容量を低減できる。

【0114】

また、第２入力端子７の上端が、第１入力端子６の上端よりも上方に配置されるように、第１入力端子６と第２入力端子７とを形成することで、第１入力端子６と第２入力端子７の形成工程で、両者が接触してしまうのを防止でき、当該形成工程を簡素化できる。

【0115】

また、外部接続部位に連続して、ハウジング１１の下面から上方に向かう起立部位を設けることで、発光素子２をハウジング１１の上面に近い側に配置することができる。このことにより、ハウジング１１の下面に近い側に位置する受光素子５１と発光素子２との距離を確保することができる。また、透光部１１ｂを通じて、発光素子２からの出力光を受光素子５１に導光することができる。

【0116】

また、第１入力端子６と第２入力端子７のそれぞれにおいて、外部接続部位は、ハウジング１１の下面に沿って延びるように設けられている。

【0117】

外部と電気的に接続する外部接続部位をハウジング１１の下面に沿って延びるように設けることで、半導体リレー１を、例えば、回路基板４０（図１４～１６参照）の上面に設けられた配線に対して面実装することができる。

【0118】

＜変形例＞
図１１は、変形例に係る半導体リレーの斜視図を示す。なお、説明の便宜上、図１０及び以降に示す各図面において、実施形態１と同様の箇所については同一の符号を付して詳細な説明を省略する。

【0119】

図１１に示す第２基体１０は、第３軸に沿った幅Ｗ２が、第１出力端子８や第２出力端子９の第３軸に沿った幅Ｗ１よりも広くなっている点で、図１～５に示す実施形態１の第２基体１０と異なる。

【0120】

第２基体１０の幅Ｗ２をこのように規定することで、ハウジング１１の底面より高い位置にある第２基体１０の部位に起因する伝送線路の特性インピーダンスの増加を抑制することができ、インサーションロスを低減することができる。

【0121】

（実施形態２）
図１２は、実施形態２に係る半導体リレーの斜視図を示す。

【0122】

図１２に示す本実施形態の半導体リレー３０は、発光素子２のアノード電極２ａが、ワイヤ１２と抵抗素子として電子部品であるチップ抵抗器１５とを介して第３基体６ｄに接続されている点で、図１に示す実施形態１の半導体リレー１と異なる。

【0123】

具体的には、第３基体６ｄの上面にチップ抵抗器１５の下面が接続固定され、チップ抵抗器１５の上面と発光素子２のアノード電極２ａとがワイヤにより接続されている。

【0124】

本実施形態によれば、実施形態１に示す構成に比べて、入力側の電気長を確実に短くすることができる。このことにより、入力側の共振周波数を高められ、共振現象の発生を抑制できる。ひいては、出力側の高周波特性の劣化を抑制できる。図１３を用いてさらに説明する。

【0125】

図１３は、入力側への抵抗挿入前後の共振現象の違いを説明する模式図を示す。

【0126】

第１入力端子６と第２入力端子７との間に高周波信号が入力された場合、図１３の左側に示すように、入力側の電気長が所定の値になると定在波が発生して、共振現象が起こることがある。よって、入力側の共振周波数を高めるためには、定在波の波長を短くする必要がある。

【0127】

そこで、本実施形態に示すように、入力側の導電経路の途中に、当該導電経路の抵抗値よりも高い抵抗値の抵抗素子を電気的に直列に接続するように挿入する。このようにすることで、定在波の振動が、抵抗素子が挿入された位置で大幅に減衰する。つまり、抵抗素子の挿入位置が定在波の節となる。その結果、図１３の右側に示すように、定在波の波長を短くすることができ、入力側の共振周波数を高められる。その結果、共振現象の発生及び出力側の高周波特性の劣化を抑制できる。

【0128】

なお、図１３の右側に示すように、定在波の波長を短くするためには、定在波のもとの節と節との間の中間点に抵抗素子を挿入することが有効である。つまり、抵抗素子を挿入する前の半導体リレー１で共振現象が起こっているのであれば、第１入力端子６や第２入力端子７のそれぞれ端部近傍ではなく、それぞれの物理的な中間部分に抵抗素子を直列に挿入するのが好ましい。

【0129】

また、図１２に示すように、第１入力端子６と発光素子２とを接続する導電経路に抵抗素子としてチップ抵抗器１５を挿入する必要は無い。第１入力端子６と発光素子２とを接続する導電経路及び第２入力端子７と発光素子２とを接続する導電経路の少なくとも一方に、チップ抵抗器１５が直列に接続されていればよい。

【0130】

なお、チップ抵抗器１５の抵抗値は、前述した導電経路の抵抗値よりも高いことが好ましいが、具体的な値は、入力信号の周波数や導電経路の抵抗値等に応じて適宜変更されうる。

【0131】

また、入力側の電気長を短くするには、抵抗素子の挿入以外の手法も取りうる。例えば、チップ抵抗器１５の代わりに、高周波領域において前述した導電経路のインピーダンスよりも高インピーダンスが得られるインダクタ素子としてチップインダクタに変更することによっても、入力側の電気長を短くできる。この場合も、共振現象の発生を抑制し、出力側の高周波特性の劣化を抑制することができる。

【0132】

（実施形態３）
図１４は、実施形態３に係る半導体リレーモジュールの斜視図を示し、図１５は、半導体リレーモジュールを第２軸に沿って見た図を示し、図１６は、半導体リレーモジュールを第３軸に沿って見た図を示す。

【0133】

図１４～１６に示すように、半導体リレーモジュール１００は、半導体リレー１と回路基板４０とを少なくとも備えている。半導体リレー１については、実施形態１に示すと同様の構成であるので、詳細な説明を省略する。

【0134】

回路基板４０は、所定の比誘電率を有する誘電体材料からなる誘電体基板４０ａに第１～第４配線４１～４４がそれぞれ形成されてなる、いわゆるプリント配線板（Printed Wiring Board）である。

【0135】

第１～第４配線４１～４４は、誘電体基板４０ａの上面に銅めっき等を施して形成される。また、第１～第４配線４１～４４のそれぞれの一端には、導電ビア４５が接続されている。導電ビア４５は、誘電体基板４０ａを厚さ方向に貫通するビアホールの内面に銅めっき等で導体が埋め込まれたものである。なお、半導体リレーモジュール１００の製造工程を簡素化する上で、この導体は、第１～第４配線４１～４４の形成時に同時に形成されるのが好ましい。

【0136】

第３配線４３と第４配線４４のそれぞれにおいて、導電ビア４５が接続された一端とは反対側の端部（以下、他端という）には、半導体リレー１の第１出力端子８と第２出力端子９がそれぞれ接続される。接続にあたっては、銀ペーストやクリームはんだ等の導電性接着材が用いられる。

【0137】

また、第１配線４１と第２配線４２のそれぞれの他端において、半導体リレー１の第１入力端子６と第２入力端子７がそれぞれ接続される。接続にあたっては、銀ペーストやクリームはんだ等の導電性接着材が用いられる。

【0138】

一方、第１配線４１と第２配線４２のそれぞれは、他端の近傍で分割されている。第１配線４１と第２配線４２のそれぞれにおいて、分割された部分同士をつなぐように抵抗素子としてチップ抵抗器１６が直列に接続されている。

【0139】

第１配線４１に接続された導電ビア４５及び第２配線４２に接続された導電ビア４５から第１配線４１及び第２配線４２に入力信号が伝送される。さらに、半導体リレー１の第１入力端子６及び第２入力端子７に入力信号が伝送される。また、所定以上の振幅の入力信号が入力されている期間は、第１出力端子８が接続された第３配線４３と第２出力端子９が接続された第４配線４４との間に半導体リレー１を介して高周波信号が伝送される。さらに、第３配線４３に接続された導電ビア４５と第４配線４４に接続された導電ビア４５との間に高周波信号が伝送される。入力信号の振幅が所定以下になると、第３配線４３と第４配線４４との間で、さらに、第３配線４３に接続された導電ビア４５と第４配線４４に接続された導電ビア４５との間で高周波信号の伝送が遮断される。

【0140】

本実施形態によれば、半導体リレー１において、入出力間の容量結合や誘導結合を低減でき、また、入力側の電気長を短くできる。このことにより、第３配線４３と第４配線４４との間に伝送される出力信号の高周波特性の劣化を抑制できる。

【0141】

また、本実施形態の半導体リレーモジュール１００では、第１配線４１と第２入力端子７に接続された第２配線４２のそれぞれにおいて、第１入力端子６と第２入力端子７の近傍に、それぞれチップ抵抗器１６を直列に接続している。さらに言うと、第１配線４１における第１入力端子６との接続箇所の近傍に、所定の抵抗値を有する抵抗素子として、チップ抵抗器１６が電気的に直列に接続するように挿入されている。また、第２配線４２における第２入力端子７との接続箇所の近傍に、所定の抵抗値を有する抵抗素子として、チップ抵抗器１６が電気的に直列に接続するように挿入されている。

【0142】

このようにすることで、実施形態２において、図１３を用いて説明したように、定在波の波長を短くでき、入力側の共振周波数を高められる。その結果、共振現象の発生及び出力側の高周波特性の劣化を抑制できる。

【0143】

なお、第１配線４１に接続する抵抗素子と第２配線４２に接続する抵抗素子のうちいずれか一方の抵抗素子を接続しなくてもよい。また、入力側の共振周波数が所定以上に高くなるように半導体リレー１及び半導体リレーモジュール１００が設計されている場合、抵抗素子としてチップ抵抗器１６を接続することは必須ではなく、接続しなくともよい。その場合、第１配線４１や第２配線４２が分割されずに、導電ビア４５から第１入力端子６や第２入力端子７まで連続して設けられている。また、チップ抵抗器１５の代わりにチップインダクタを用いることができる。

【0144】

なお、図１４～１６には、回路基板４０に半導体リレー１のみが実装された半導体リレーモジュール１００を示したが、他の素子が回路基板４０に実装されていてもよい。また、回路基板４０を貫通する導電ビア４５は、必ずしも設けられていなくてもよい。回路基板４０の上面に外部との接続用パッド電極（図示せず）が複数設けられ、それぞれが第１～第４配線４１～４４に接続される構造としてもよい。

【0145】

（その他の実施形態）
実施形態１～３及び変形例に示す各構成要素を適宜組み合わせて、新たな実施形態とすることもできる。例えば、実施形態３に示す半導体リレーモジュール１００において、半導体リレー１の構成を、実施形態２や変形例に示す構成としてもよい。

【0146】

また、本願明細書において、前述した最短距離Ｌ０、最短距離Ｌ１及び最短距離Ｌ２の関係を、図３に示すように規定したが、特にこれに限定されない。最短距離Ｌ０が最短距離Ｌ１と同じであってもよく、また、最短距離Ｌ０が最短距離Ｌ２であってもよい。なお、図３に示すように、最短距離Ｌ０、最短距離Ｌ１及び最短距離Ｌ２の関係を規定することで、入力側での寄生容量成分を低減できることは、前述した通りである。

【0147】

また、本願明細書において、第１出力端子８及び第２出力端子９は、第４基体８ａ及び第５基体９ａのそれぞれのハウジング１１から露出した裏面を外部、例えば、図１４～１６に示す第３配線４３や第４配線４４との接続部位としているが、特にこれに限定されない。半導体リレー１が面実装型リレーであればよく、例えば、第１入力端子６や第２入力端子７のようにハウジング１１の下面に沿って、かつハウジング１１の側面から外部に露出して突出する外部接続部位を第１出力端子８及び第２出力端子９にそれぞれ設けてもよい。

【0148】

また、第１入力端子６の第１外部接続部位６ａや第２入力端子７の第２外部接続部位７ａは、ハウジング１１の側面から外部に突出していなくてもよい。つまり、外部接続部位は、少なくともハウジング１１の下面から露出していればよい。このようにすることで、面実装型の半導体リレー１を実現できる。

【0149】

また、制御回路５２を受光素子５１と別の半導体チップに形成してもよい。その場合は、制御回路５２は、ハウジング１１の遮光部１１ａで封止されるのが好ましい。

【産業上の利用可能性】

【0150】

本開示の半導体リレーは、出力側の高周波特性の劣化を抑制でき、高周波信号の伝送用リレーとして有用である。

【符号の説明】

【0151】

１ 半導体リレー
２ 発光素子
２ａ アノード電極
３ 第１ＭＯＳＦＥＴ
３ａ 第１ソース電極（第１中間電極）
３ｂ 第１ゲート電極
４ 第２ＭＯＳＦＥＴ
４ａ 第２ソース電極（第２中間電極）
４ｂ 第２ゲート電極
５ 受光駆動素子
５ａ ソース電極（第１電極）
５ｂ ドレイン電極
６ 第１入力端子
６ａ 第１外部接続部位
６ｂ 第１起立部位
６ｃ 第４外部露出部位
６ｄ 第３基体
６ｅ 切り欠き
７ 第２入力端子
７ａ 第２外部接続部位
７ｂ 第２起立部位
７ｃ 第５外部露出部位
７ｄ 第１基体
７ｄ１ 第１主面
７ｅ 第７外部露出部位
８ 第１出力端子
８ａ 第４基体
８ｂ 第２外部露出部位
９ 第２出力端子
９ａ 第５基体
９ｂ 第３外部露出部位
１０ 第２基体
１０ａ 第２主面
１０ｂ 第１外部露出部位
１１ ハウジング
１１ａ 遮光部
１１ｂ 透光部
１２ ワイヤ
１３ ワイヤ
１４ 接続導体
１５ チップ抵抗器（抵抗素子）
１６ チップ抵抗器（抵抗素子）
２０ 半導体リレー
３０ 半導体リレー
４０ 回路基板
４０ａ 誘電体基板
４１～４４ 第１～第４配線
４５ 導電ビア
５１ 受光素子
５１ａ カソード電極（第１電極）
５１ｂ アノード電極
５２ 制御回路
１００ 半導体リレーモジュール

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】