特開 2023-180601 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023180601

(43)【公開日】2023-12-21

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10B 63/10 20230101AFI20231214BHJP

   H10N 70/00 20230101ALI20231214BHJP

【ＦＩ】

H01L27/105 449

H01L45/00 A

H01L45/00 Z

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022094032

(22)【出願日】2022-06-10

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100176599

【弁理士】

【氏名又は名称】高橋 拓也

(74)【代理人】

【識別番号】100205095

【弁理士】

【氏名又は名称】小林 啓一

(74)【代理人】

【識別番号】100208775

【弁理士】

【氏名又は名称】栗田 雅章

(72)【発明者】

【氏名】野田 光太郎

(72)【発明者】

【氏名】野田 恭子

(72)【発明者】

【氏名】藤井 章輔

(72)【発明者】

【氏名】新屋敷 悠介

(72)【発明者】

【氏名】大出 裕之

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FZ10

5F083GA27

5F083JA36

5F083JA37

5F083JA39

5F083JA40

5F083JA56

5F083JA60

5F083PR21

5F083PR22

5F083PR40

(57)【要約】

【課題】ディッシングおよび膜剥がれを抑制することが可能な半導体装置を提供する。
【解決手段】実施の形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、複数のメモリセルを含む第１領域と、前記半導体基板上に設けられ、前記第１領域に隣接する第２領域と、前記第２領域に設けられ、第１の側面と前記第１の側面に交差する第２の側面を有するアライメントマークと、前記第２領域に設けられ、前記第１の側面および前記第２の側面に沿って設けられる複数のパターンと、を備える。
【選択図】図３

【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板上に設けられ、複数のメモリセルを含む第１領域と、
前記半導体基板上に設けられ、前記第１領域に隣接する第２領域と、
前記第２領域に設けられ、第１の側面と前記第１の側面に交差する第２の側面を有するマークと、
前記第２領域に設けられ、前記第１の側面および前記第２の側面に沿って設けられる複数のパターンと、
を備える半導体装置。

【請求項2】

前記複数のパターンはライン状に配置される、請求項１に記載の半導体装置。

【請求項3】

前記複数のパターンはマトリックス状に配置される、請求項１に記載の半導体装置。

【請求項4】

前記複数のパターンのそれぞれの幅は前記マークの幅よりも小さい、請求項１に記載の半導体装置。

【請求項5】

前記複数のパターンのそれぞれの幅は１０μｍ以下である、請求項１に記載の半導体装置。

【請求項6】

前記複数のパターンは、前記メモリセルと略同一の積層構造を有する、請求項１に記載の半導体装置。

【請求項7】

前記マークと前記複数のパターンとの距離は２．５μｍ以上４μｍ以下である、請求項１に記載の半導体装置。

【請求項8】

前記マークは絶縁膜を含む、請求項１に記載の半導体装置。

【請求項9】

前記第１領域はチップ領域であり、前記第２領域はカーフ領域である、請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

膜の抵抗変化を利用した抵抗変化メモリ（ＲｅＲＡＭ）が知られている。ＲｅＲＡＭの一種として、膜の記憶領域における結晶状態とアモルファス状態との間の熱的な相転移による抵抗値変化を利用した相変化メモリ（ＰＣＭ）がある。また、２つの異なる合金を繰り返し積層した超格子型のＰＣＭは、少ない電流で膜を相変化させることができるため、省電力化が容易な記憶装置として注目されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第９５８３５３８号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

ディッシングおよび膜剥がれを抑制することが可能な半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施の形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、複数のメモリセルを含む第１領域と、前記半導体基板上に設けられ、前記第１領域に隣接する第２領域と、前記第２領域に設けられ、第１の側面と前記第１の側面に交差する第２の側面を有するアライメントマークと、前記第２領域に設けられ、前記第１の側面および前記第２の側面に沿って設けられる複数のパターンと、を備える。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る半導体装置を示す上面図。

【図2】メモリセルアレイの構造を示す上面図。

【図3】メモリセルアレイに配置されるメモリセルの模式的鳥瞰図。

【図4】第１の実施形態に係るアライメントマークを示す上面図。

【図5】微細パターンを模式的に示す上面図。

【図6】メモリセルおよび微細パターンの積層構造を示す模式的な断面図。

【図7】実施形態の半導体装置の製造方法について説明する模式的な断面図。

【図8】図７に続いて、実施形態の半導体装置の製造方法について説明する模式的な断面図。

【図9】図８に続いて、実施形態の半導体装置の製造方法について説明する模式的な断面図。

【図10】図９に続いて、実施形態の半導体装置の製造方法について説明する模式的な断面図。

【図11】図１０に続いて、実施形態の半導体装置の製造方法について説明する模式的な断面図。

【図12】比較例に係るアライメントマークを示す上面図。

【図13】第１の変形例に係るアライメントマークを示す上面図。

【図14】第２の変形例に係るアライメントマークを示す上面図。

【図15】第２の実施形態に係るアライメントマークを示す上面図。

【図16】比較例に係るアライメントマークを示す上面図。

【図17】変形例に係るアライメントマークを示す上面図。

【発明を実施するための形態】

【0007】

以下、図面を参照して、本実施形態について説明する。以下に説明する図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係等は現実のものとは異なる。

【0008】

（第1の実施形態）
本実施形態に係る半導体装置について図１を参照して説明する。図１は、本実施形態に係る半導体装置のレイアウトを示す上面図である。なお、図１および以降の図面では、半導体装置の表面に平行な平面をＸ－Ｙ平面とする。

【0009】

半導体装置１は、セル部ＡＹおよび周辺部ＰＥを含むチップ領域ＣＲを複数有する。図１に示すように、それぞれのチップ領域ＣＲの間にはカーフ領域ＫＥＲが設けられている。セル部ＡＹにはメモリセルアレイＭＡが例えばマトリックス状に配置される。メモリセルアレイＭＡの構造については後述する。

【0010】

周辺部ＰＥはセル部ＡＹを取り囲むように配置される。周辺部ＰＥにはセル部ＡＹを制御するロジック回路などが配置される。

【0011】

カーフ領域ＫＥＲは、ダイシング工程において、ダイサーのブレードで切断されるスクライブ領域として機能する。また、カーフ領域ＫＥＲ内には、後述するアライメントマークが設けられる。

【0012】

つづいて、メモリセルアレイＭＡの構造について、図２を参照して説明する。図２は、メモリセルアレイＭＡの構造を示す上面図である。図４に示すように、複数の第１配線層（ビット線）１１と、複数の第２配線層（ワード線）１２と、複数の第１配線層１１と複数の第２配線層１２とのそれぞれの交差部に配置された複数のメモリセル１０とを備える。

【0013】

つぎに、本実施形態に係る半導体装置のメモリセル１０の構造について図３を参照して説明する。図３は、メモリセルアレイＭＡに配置されるメモリセル１０の模式的鳥瞰図である。

【0014】

本実施形態に係る半導体装置のメモリセル１０は、図３に示すように、第１配線層１１と第２配線層１２との間に直列接続された記憶素子と、セレクタ２２とを有する。記憶素子は、抵抗変化膜２４を有する。なお、後述する導電膜２３および導電膜２５も含めて記憶素子とする場合がある。

【0015】

抵抗変化膜２４は、相対的に抵抗が低い状態（セット状態）と抵抗が高い状態（リセット状態）とを電気的にスイッチング可能で、データを不揮発に記憶する。セレクタ２２は、選択したメモリセルへ電気的にアクセス（フォーミング／書き込み／消去／読出し）する際の回り込み電流（ｓｎｅａｋ ｃｕｒｒｅｎｔ）を防止する。

【0016】

第１配線層１１及び第２配線層１２を通じて、相対的に抵抗が低い低抵抗状態（セット状態）の抵抗変化膜２４にリセット電圧が印加されると、抵抗変化膜２４は相対的に抵抗が高い高抵抗状態（リセット状態）に切り替わることができる。

【0017】

高抵抗状態（リセット状態）の抵抗変化膜２４に、リセット電圧よりも高いセット電圧が印加されると、抵抗変化膜２４は低抵抗状態（セット状態）に切り替わることができる。

【0018】

抵抗変化膜２４は、複数のカルコゲナイド化合物の層が積層された超格子構造により形成される。抵抗変化膜２４に用いられるカルコゲナイド化合物は、例えば、Ｓｂ２Ｔｅ３等のアンチモンテルル及びＧｅＴｅ等のゲルマニウムテルルのように、２つ以上のカルコゲナイド化合物から構成される。相変化を安定させるために、このカルコゲナイド化合物の一種はアンチモン（Ｓｂ）又はビスマス（Ｂｉ）を含むことが好ましい。

【0019】

セレクタ２２は、遷移金属のカルコゲナイド化合物により形成される。このカルコゲナイド化合物は、例えば、チタン（Ｔｉ）、バナジウム（Ｖ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）及びハフニウム（Ｈｆ）からなる群より選択された１種以上の遷移金属と、硫黄（Ｓ）、セレン（Ｓｅ）及びテルル（Ｔｅ）からなる群より選択された１種以上のカルコゲン元素との化合物である。

【0020】

抵抗変化膜２４は、導電膜２５と導電膜２３との間に配置されている。導電膜２５及び導電膜２３は、金属膜または金属窒化膜である。

【0021】

導電膜２５と第２配線層１２との間には、電極層２６が配置されている。第１配線層１１、第２配線層１２及び電極層２６には、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、または、それらの窒化物などを適用可能である。

【0022】

第１配線層１１とセレクタ２２との間には、導電膜２１が配置されている。導電膜２１は、金属膜または金属窒化膜である。導電膜２１は、例えば、チタン窒化物（ＴｉＮ）、タングステン（Ｗ）、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の導電性材料であっても良い。導電膜２１は、第１配線層１１に接続されている。

【0023】

導電膜２１、２３は、セレクタ２２の層間の元素の拡散を防止する。同様に、導電膜２３、２５は、抵抗変化膜２４の層間の元素の拡散を防止する。

【0024】

また、導電膜２１、２３は、セレクタ２２の密着性を高める。同様に、導電膜２３、２５は、抵抗変化膜２４の密着性を高める。

【0025】

つづいて、第１の実施形態に係るアライメントマークについて図４から図６を参照して説明する。第１の実施形態に係るアライメントマークは、例えば、リソグラフィの位置合わせ等に使用される。

【0026】

まず、第１の実施形態に係るアライメントマークについて、図４を参照して説明する。図４は、第１の実施形態に係るアライメントマークのレイアウトを示す図であり、図１の領域Aを拡大した上面図である。なお、領域Aはアライメントマークの位置を例示したものであり、カーフ領域ＫＥＲのどこに設けられてもよい。また、領域Aは複数設けられてもよい。

【0027】

図４に示すように、第１の実施形態に係るアライメントマークは、マーク３１および文字マーク３２を備える。マーク３１は、アライメントの際に位置合わせの指標となるマークである。文字マーク３２は、アライメントマークを識別するために設けられる。マーク３１および文字マーク３２は、Ｘ方向に長さを有する第１の側面と、Ｙ方向に長さを有する第２の側面と備える。図４では、文字マーク３２を設ける例を示したが、文字マーク３２は設けられなくてもよい。マーク３１および文字マーク３２は、アライメントマークの一例である。

【0028】

第１の実施形態において、マーク３１および文字マーク３２はそれぞれ複数有してよい。マーク３１は、例えばX方向に延び、Y方向にそれぞれ間隔を有して配列される。または、マーク３１は、例えばY方向に延び、X方向にそれぞれ間隔を有して配列される。つまり、図4に示すように、複数のマーク３１が配列して集合を成すことでアライメントパターンを形成する。

【0029】

図４に示すように、図１の領域Ａは、微細パターン３３をさらに備える。微細パターン３３は、マーク３１および文字マーク３２とその周囲を除く領域を埋めるように設けられる。微細パターン３３は、マーク３１および文字マーク３２の第１の側面および第２の側面に沿って設けられる。マーク３１、文字マーク３２および微細パターン３３のそれぞれの間には、層間絶縁膜３４が設けられる。層間絶縁膜３４は、例えばシリコン酸化膜等の絶縁性の材料を含む。なお、微細パターン３３とマーク３１の距離Ｄは２．５μｍ以上４μｍ以下であることが望ましい。これは、マーク３１の視認性を高くするためである。

【0030】

図５は、微細パターン３３のレイアウトを模式的に示した図である。微細パターン３３のレイアウトとしては、例えば、図５（ａ）に示すように微細パターン３３が正方形であり、それぞれがマトリックス状に配置されたものや、図５（ｂ）に示すように微細パターン３３がライン状のものなどがあげられる。または、図５（a）および図５（ｂ）の両方を備えていてもよい。微細パターン３３のそれぞれの間には、例えば層間絶縁膜を有する。なお、微細パターン３３の幅Ｗ２は、図４に示すマーク３１の幅Ｗ１よりも小さいことが望ましい。より具体的には１０μｍ以下であることが望ましい。これは、マーク３１の視認性を高くするためである。

【0031】

図６はメモリセル１０および微細パターン３３の積層構造を示す模式的な断面図である。セル部ＡＹにはメモリセル１０の、カーフ領域ＫＥＲには微細パターン３３の積層膜が示されている。図６に示すように、微細パターン３３は、セル部ＡＹに配置されるメモリセル１０を構成する積層膜（２１、２２、２３、２４、２５、２６）と略同一構造の積層膜を有する。また、マーク３１および文字マーク３２も微細パターン３３と同様にメモリセル１０と略同一の積層構造を有する。なお、図６では図示していないが、メモリセル１０と微細パターン３３との間には、例えば、セル部ＡＹを制御するロジック回路などが配置されていてもよい。

【0032】

つぎに、第１の実施形態に係る半導体装置の製造方法について、図７から図１１を参照して説明する。

【0033】

まず、図７に示すように、セル部ＡＹおよびカーフ領域ＫＥＲの半導体基板９上に第１配線層１１１を形成し、第１配線層１１１上にメモリセル１０及び微細パターン３３となる積層膜１１０（１２１、１２２、１２３、１２４、１２５、１２６）を積層する。すなわち、第１配線層１１１上に、導電膜１２１、セレクタ１２２、導電膜１２３、抵抗変化膜１２４、導電膜１２５及び電極層１２６を、順に形成する。そして、リソグラフィ等によってマスク１２７を形成する。半導体基板は、たとえばシリコン基板を含む。

【0034】

つぎに、図８に示すように、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、セル部ＡＹの積層膜１１０及び第１配線層１１１をＸ方向に延伸するライン状に加工し、カーフ領域ＫＥＲの積層膜１１０及び第１配線層１１１をマトリックス状あるいはライン状に加工する。その結果、セル部ＡＹには積層膜１０Ｃが、カーフ領域ＫＥＲには積層膜１０Ｍが形成される。

【0035】

つぎに、図９に示すように、層間絶縁膜３４を形成し、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術などを用いて、上部を平坦化する。この結果、積層膜１０Ｃや積層膜１０Ｍの間に層間絶縁膜３４が埋め込まれる。

【0036】

層間絶縁膜３４としては、例えば、シリコン酸化膜あるいはシリコン窒化膜が挙げられ、例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、流動性（ｆｌｏｗａｂｌｅ）ＣＶＤ法などにより形成される。

【0037】

つぎに、図１０に示すように、第２配線層１２となる金属層１１２を形成する。

【0038】

つぎに、図１１に示すように、図示しないマスクを用いたＲＩＥ法により、セル部ＡＹの金属層１１２をＹ方向に延伸するライン状に加工し、第２配線層１２を形成する。これと同時に、カーフ領域ＫＥＲの金属層１１２をマトリックス状あるいはライン状に加工する。図１１では、セル部ＡＹの金属層１１２とカーフ領域ＫＥＲの金属層１１２のいずれも、Ｙ方向に延伸するライン状に加工される場合を例示している。

【0039】

セル部ＡＹおよびカーフ領域ＫＥＲの複数の第２配線層１２は、隙間をあけてＸ方向に配列され、Ｘ方向で隣り合う第２配線層１２間には、積層膜１０Ｃの上面（電極層２６の上面）、及び層間絶縁膜３４の上面が露出する。

【0040】

つぎに、図示しないマスクを用いたＲＩＥ法により、ライン状に加工された第２配線層１２の間の下の積層膜及び層間絶縁膜３４をさらに加工し、第２配線層１２と第１配線層１１との交差部分に、メモリセル１０を形成する。これと同時に、カーフ領域ＫＥＲの積層膜１１０及び第１配線層１１１をマトリックス状あるいはライン状に加工し、微細パターン３３を形成する。

【0041】

そして、加工によって生じた空間に層間絶縁膜３４を埋め込み、化学的機械研磨（ＣＭＰ）技術などを用いて、平坦化する。この結果、第２配線層１２、積層膜１０Ｃや積層膜１０Ｍの間に層間絶縁膜３４が形成される。

【0042】

なお、マーク３１および文字マーク３２も微細パターン３３と同様の工程で作成することが出来る。

【0043】

このようにして、第１の実施形態に係る半導体装置を製造することができる。

【0044】

つづいて、本実施形態に係る半導体装置の効果について比較例を参照して説明する。

【0045】

図１２は、第１の比較例に係る半導体装置のアライメントマークのレイアウトを示す図である。図１３に示すように、第１の比較例に係る半導体装置のアライメントマークは、アライメントマーク領域３にマーク３１および文字マーク３２を備える。第１の比較例に係る半導体装置のアライメントマークは、第１の実施形態に係るアライメントマークと比較して微細パターン３３を有しておらず、マーク３１および文字マーク３２を除く領域が層間絶縁膜３４で覆われる。すなわち、第１の実施形態と比較して、より広い領域が層間絶縁膜３４で構成されている。なお、マーク３１および文字マーク３２は第１の実施形態と同様にメモリセル１０と同一の積層構造を有する。

【0046】

第１の比較例に係る半導体装置のアライメントマークでは、層間絶縁膜３４を形成した後に行われるＣＭＰにおいて、層間絶縁膜３４が曲面状に過剰に研磨され、ディッシングが発生しやすいという特徴を有している。これは、層間絶縁膜３４が、マーク３１および文字マーク３２を構成する積層構造と比較してＣＭＰの研磨レートが高いことに起因する。ディッシングが発生すると、その後のリソグラフィでのアライメントのデフォーカス等の悪影響を及ぼす可能性がある。

【0047】

一方で、図４に示すように、第１の実施形態に係る半導体装置のアライメントマークは、マーク３１および文字マーク３２を除く領域に微細パターン３３が設けられている。マーク３１、文字マーク３２および微細パターン３３を除く領域は第１の比較例と同様に層間絶縁膜３４で覆われている。これにより、微細パターン３３を構成する積層構造がＣＭＰによる研磨のストッパとなる。さらに、微細パターン３３の配置により、層間絶縁膜３４で覆われた領域を狭くすることができる。そのため、研磨によってできる曲面を浅くかつ狭くすることができ、ディッシングの発生を抑えることが出来る。

【0048】

（第１の変形例）
つづいて、第1の実施形態に係る第１の変形例について、図１３を参照して説明する。

【0049】

第１の変形例は図１３に示すように、領域Aの外周部およびマーク３１と文字マーク３２との間に微細パターン３３を配置する。このような配置にすることで、少なくとも、微細パターン３３を配置した領域の近傍では第１の実施形態と同様の効果を得ることが出来る。

【0050】

（第２の変形例）
つぎに、第1の実施形態に係る第２の変形例について、図１４を参照して説明する。

【0051】

第２の変形例は図１４に示すように、領域Ａの外周部にのみ微細パターン３３を配置してもよい。このようにすることで、微細パターン３３を配置した領域の近傍では第１の実施形態と同様の効果を得ることが出来る。

【0052】

（第２の実施形態）
以下、第２の実施形態に係る半導体装置１のアライメントマークについて、図１５を参照して説明する。図１５は第２の実施形態に係るアライメントマークを示す図であり、図１の領域Ａを拡大した上面図である。なお、アライメントマーク以外の構成は第１の実施形態と同様である。

【0053】

図１５に示すように、第２の実施形態に係る半導体装置１のアライメントマークは、マーク４１、文字マーク４２および微細パターン３３を備える。マーク４１は、アライメントの際に位置合わせの指標となるマークである。文字マーク４２は、マークの識別のために設けられる。図１５では、文字マーク４２を設ける例を示したが、文字マーク４２は設けられなくてもよい。第２の実施形態に係るアライメントマークは、マーク４１および文字マーク４２が層間絶縁膜で構成されており、微細パターン３３がマーク４１および文字マーク４２の外周に沿う方向に並ぶ。層間絶縁膜は、例えばシリコン酸化膜等の絶縁性の材料を含む。

【0054】

つづいて、第２の実施形態に係る半導体装置１の効果について比較例を参照して説明する。図１６は、比較例に係る半導体装置のアライメントマークを示す図である。図１６に示すように、比較例に係る半導体装置のアライメントマークは微細パターン３３を有しておらず、メモリセル１０と同一の積層構造４３がマーク４１および文字マーク４２に接する。比較例に係る半導体装置のアライメントマークは、層間絶縁膜を形成した後に行われるＣＭＰにおいて、メモリセル１０の抵抗変化膜２４と導電膜２５との間で膜剥がれが発生しやすいという特徴を有している。これは、抵抗変化膜２４と導電膜２５との密着性が低いことに起因する。ＣＭＰによって抵抗変化膜２４と導電膜２５との界面にヨレが発生してしまい、膜剥がれの原因となる。抵抗変化膜２４と導電膜２５との界面のヨレは積層構造４３の占める面積が大きいほど発生しやすくなる。

【0055】

一方で、図１５に示すように、第２の実施形態に係る半導体装置１のアライメントマークは、積層構造４３の代わりに、マトリクス状またはライン状に分断された微細パターン３３が設けられている。そのため、ＣＭＰによる抵抗変化膜２４と導電膜２５との界面のヨレの発生を抑制することができる。（変形例）

【0056】

つづいて、第２の実施形態に係る半導体装置１の変形例について、図１７を参照して説明する。

【0057】

変形例は図１７に示すように、マーク４１および文字マーク４２から離れた位置に微細パターン３３が配置されている。マーク４１と微細パターン３３との間、および文字マーク４２と微細パターン３３との間にはメモリセル１０と同一の積層構造４３を有する。つまり、第２の実施形態のアライメントマークと第1の実施形態のアライメントマークとでは、マーク４１および層間絶縁膜３４（図４参照）の構成が反対となっている。微細パターン３３を配置した領域の近傍では第２の実施形態と同様の効果を得ることが出来る。

【0058】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0059】

１…半導体装置、ＡＹ…セル部、ＰＥ…周辺部、ＣＲ…チップ領域、ＫＥＲ…カーフ領域、ＭＡ…メモリセルアレイ、９…半導体基板、１０…メモリセル、１１…第１配線層、１２…第２配線層、２１、２３、２５…導電膜、２２…セレクタ、２４…抵抗変化膜、２６…電極層、３１、４１…マーク、３２、４２…文字マーク、３３…微細パターン、３４…層間絶縁膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】