特開 2023-180699 半導体装置の制御回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023180699

(43)【公開日】2023-12-21

(54)【発明の名称】半導体装置の制御回路

(51)【国際特許分類】

   H02H 3/027 20060101AFI20231214BHJP

   H03K 17/00 20060101ALI20231214BHJP

   H03K 17/60 20060101ALI20231214BHJP

   H02H 7/12 20060101ALI20231214BHJP

   H02H 7/20 20060101ALI20231214BHJP

   H02M 1/08 20060101ALI20231214BHJP

【ＦＩ】

H02H3/027 A

H03K17/00 B

H03K17/60 Z

H02H7/12 B

H02H7/20 D

H02M1/08 A

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2022094223

(22)【出願日】2022-06-10

(71)【出願人】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】稲葉 政光

【テーマコード（参考）】

5G053

5G142

5H740

5J055

【Ｆターム（参考）】

5G053AA02

5G053BA01

5G053CA02

5G053DA02

5G053EC03

5G142AA15

5G142AC01

5G142BB08

5G142BC01

5G142EE03

5G142EE06

5G142GG09

5H740AA05

5H740AA08

5H740BA11

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740KK01

5H740MM12

5J055AX36

5J055BX16

5J055CX07

5J055DX09

5J055DX61

5J055EY01

5J055EY21

5J055EZ10

5J055FX04

5J055FX13

5J055FX32

5J055GX01

5J055GX02

5J055GX04

(57)【要約】

【課題】
スイッチング素子の短絡保護動作を速やかに開始して短絡保護を行うことでスイッチング素子の短絡時の振動やサージを抑制できる半導体装置の制御回路を提供する。
【解決手段】
スイッチング素子１を駆動するゲート駆動回路５を有する半導体装置の制御回路において、スイッチング素子１の短絡を検出するバイパス用短絡検出回路１７と、ゲート駆動回路５とスイッチング素子１のゲートとの間のノードとスイッチング素子１の基準電位２０との間に設けられ、互いに直列接続されたバイパス用抵抗１９およびバイパス用スイッチ１８とを有し、バイパス用スイッチ１８は、バイパス用短絡検出回路１７が短絡を検出してから１μｓ以内にオンする。
【選択図】図１

【特許請求の範囲】

【請求項1】

スイッチング素子を駆動するゲート駆動回路を有する半導体装置の制御回路において、
前記スイッチング素子の短絡を検出するバイパス用短絡検出回路と、
前記ゲート駆動回路と前記スイッチング素子のゲートとの間のノードと前記スイッチング素子の基準電位との間に設けられ、互いに直列接続されたバイパス用抵抗およびバイパス用スイッチとを有し、
前記バイパス用スイッチは、前記バイパス用短絡検出回路が短絡を検出してから１μｓ以内にオンすることを特徴とする半導体装置の制御回路。

【請求項2】

請求項１において、
前記バイパス用スイッチは、前記ゲート駆動回路から前記スイッチング素子をオンさせるオン信号が出力されている期間、かつ、前記バイパス用短絡検出回路が短絡を検出後にオンすることを特徴とする半導体装置の制御回路。

【請求項3】

請求項１または２において、
前記スイッチング素子の短絡を検出するソフト遮断用短絡検出回路を有し、
前記ゲート駆動回路は、前記ゲート駆動回路の出力と前記スイッチング素子の基準電位との間に設けられ、互いに直列接続されたソフト遮断用抵抗およびソフト遮断用スイッチを有し、
前記ソフト遮断用スイッチは、前記ソフト遮断用短絡検出回路が短絡を検出後、かつ、前記ゲート駆動回路が前記スイッチング素子をオフさせる期間にオンすることを特徴とする半導体装置の制御回路。

【請求項4】

請求項３において、
前記バイパス用抵抗は、前記ソフト遮断用抵抗よりも小さいことを特徴とする半導体装置の制御回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の制御回路に関し、特に、半導体装置の短絡保護動作を行う制御回路に関する。

【背景技術】

【0002】

半導体装置の短絡保護回路としては、例えば、特許文献１がある。

【0003】

特許文献１の図１および要約には、「駆動回路１はＩＧＢＴ４をオン，オフ制御する。スイッチ回路３は駆動回路１とＩＧＢＴ４のゲートとの間の信号通路を開閉する。ＡＮＤゲート回路２はノード１１，１２を２入力とする。遅延回路７，８はＡＮＤゲート回路２の出力を遅延させそれぞれスイッチ回路３、ＩＧＢＴ４の短絡保護時にオンするスイッチ回路３に供給される。ＩＧＢＴ４のオフからオンの通常動作時、ＡＮＤゲート回路２の出力はノード１２の変化で２回変化する。スイッチ回路３は一瞬オフするが、すぐオンに戻る。ＩＧＢＴ４の制御端子へのターンオン信号は問題なく供給される。短絡電流発生時では、スイッチ回路３はオフのままで、すぐスイッチ回路６がゲート電圧を放電する。」ことが記載されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平５－３０８７１７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に記載されている技術は、いわゆるソフト遮断と呼ばれる技術の一種であり、短絡検出後、ゲート駆動回路がＩＧＢＴなどのスイッチング素子をオフさせる期間に、所定の遅延時間が経過してからソフト遮断用スイッチをオンして、ソフト遮断用抵抗を介してゲート電圧を放電する。

【0006】

しかしながら、ソフト遮断では、特許文献１の段落００３１に「短絡状態検出後、約６μｓで保護動作を開始した後、約１４μｓでＩＧＢＴ４をターンオフしている。」と記載されているように、保護動作を開始するまでに約６μｓと時間がかかっていた。

【0007】

したがって、ソフト遮断により短絡保護動作が開始するまでの間に、スイッチング素子のコレクタ－エミッタ間の電圧および電流が振動し、大きなサージが発生する場合があるという問題があった。

【0008】

本発明が解決しようとする課題は、スイッチング素子の短絡保護動作を速やかに開始して短絡保護を行うことでスイッチング素子の短絡時の振動やサージを抑制できる半導体装置の制御回路を提供することである。

【課題を解決するための手段】

【0009】

上記課題を解決するために、本発明の半導体装置の制御回路は、例えば、スイッチング素子を駆動するゲート駆動回路を有する半導体装置の制御回路において、前記スイッチング素子の短絡を検出するバイパス用短絡検出回路と、前記ゲート駆動回路と前記スイッチング素子のゲートとの間のノードと前記スイッチング素子の基準電位との間に設けられ、互いに直列接続されたバイパス用抵抗およびバイパス用スイッチとを有し、前記バイパス用スイッチは、前記バイパス用短絡検出回路が短絡を検出してから１μｓ以内にオンすることを特徴とする。

【発明の効果】

【0010】

本発明によれば、スイッチング素子の短絡保護動作を速やかに開始して短絡保護を行うことでスイッチング素子の短絡時の振動やサージを抑制できる。

【図面の簡単な説明】

【0011】

【図1】実施例１の制御回路の回路図。

【図2】従来の制御回路の動作を説明する波形図。

【図3】実施例１の制御回路の動作を説明する波形図。

【発明を実施するための形態】

【0012】

以下、図面を用いて本発明の実施例を説明する。各図、各実施例において、同一または類似の構成要素については同じ符号を付け、重複する説明は省略する。

【実施例0013】

図１は、実施例１の制御回路の回路図である。

【0014】

実施例１の制御回路１００は、スイッチング素子１を駆動するゲート駆動回路５を有する。スイッチング素子１は、例えば電力変換装置に用いられるＩＧＢＴ（Insulated Gate Bipolar Transistor）を例に説明する。電力変換装置なので、スイッチング素子１に対して逆並列にダイオード２が接続されている。スイッチング素子１は、電流センス用端子３を有している。電流センス用端子３と基準電位２０との間に、短絡検知用抵抗４が接続されている。基準電位２０は、例えば設置電位である。電流センス用端子３は、例えば電流センス用ＩＧＢＴである。なお、ここではスイッチング素子１の電流をエミッタで検知する例を示しているが、これに限られず、コレクタで検知してもよい。

【0015】

はじめに、ゲート駆動回路５の基本動作について説明する。

【0016】

ゲート駆動回路５は、駆動回路６からのオン信号、オフ信号が入力され、スイッチング素子１を駆動するためのゲート駆動信号をスイッチング素子１のゲートに出力する。そのために、ゲート駆動回路５は、電源電位Ｖｃｃとゲート駆動回路５の出力との間に互いに直列に接続されたオン制御スイッチ７およびオン抵抗８と、基準電位２０とゲート駆動回路５の出力との間に互いに直列に接続されたオフ制御スイッチ９およびオフ抵抗１０とを有している。

【0017】

ゲート駆動回路５は、駆動回路６からのオン信号が入力されたとき、オン制御スイッチ７がオン、オフ制御スイッチ９がオフして、オン抵抗８を介してスイッチング素子１のゲートをオンさせるオン信号をゲート駆動信号として出力する。また、ゲート駆動回路５は、駆動回路６からのオフ信号が入力されたとき、オン制御スイッチ７がオフ、オフ制御スイッチ９がオンして、オフ抵抗１０を介してスイッチング素子１のゲートをオフさせるオフ信号をゲート駆動信号として出力する。

【0018】

次に、ソフト遮断の機能について説明する。

【0019】

実施例１の制御回路１００は、スイッチング素子１の短絡を検出するソフト遮断用短絡検出回路１３を有する。ソフト遮断用短絡検出回路１３は、例えば比較回路で構成され、電流センス用端子３の電位とソフト遮断用基準電位Ｖｉｃ１とを比較して短絡を検出する。ソフト遮断用短絡検出回路１３の出力は、ノイズマスク回路１４を介してソフト遮断制御回路１５に入力される。

【0020】

ゲート駆動回路５は、ゲート駆動回路５の出力とスイッチング素子１の基準電位２０との間に設けられ、互いに直列接続されたソフト遮断用抵抗１２およびソフト遮断用スイッチ１１を有する。ソフト遮断用スイッチ１１は、ソフト遮断制御回路１５によって制御され、ソフト遮断用短絡検出回路１３が短絡を検出後、かつ、ゲート駆動回路５がスイッチング素子１をオフさせる期間にオンする。これにより、ソフト遮断用短絡検出回路１３が短絡を検出後、所定時間経過してからソフト遮断が行われる。

【0021】

次に、実施例１で新たに追加された短絡保護の機能について説明する。

【0022】

実施例１の制御回路１００は、短絡時バイパス回路１６を有しており、短絡時バイパス回路１６は、スイッチング素子１の短絡を検出するバイパス用短絡検出回路１７と、ゲート駆動回路５とスイッチング素子１のゲートとの間のノードとスイッチング素子１の基準電位２０との間に設けられ、互いに直列接続されたバイパス用抵抗１９およびバイパス用スイッチ１８とを有する。

【0023】

バイパス用短絡検出回路１７は、例えば比較回路で構成され、電流センス用端子３の電位とバイパス用基準電位Ｖｉｃ２とを比較して短絡を検出する。バイパス用短絡検出回路１７の出力は、バイパス用スイッチ１８のゲートに入力される。

【0024】

バイパス用スイッチ１８は、バイパス用短絡検出回路１７が短絡を検出してからすぐに、例えば１μｓ以内にオンする。この時間は、例えば２００ｎｓから５００ｎｓ程度に設定されることがより望ましい。

【0025】

バイパス用スイッチ１８は、ソフト遮断の場合とは異なり、ソフト遮断よりも早いタイミング、すなわち、ゲート駆動回路５からスイッチング素子１をオンさせるオン信号が出力されている期間、かつ、バイパス用短絡検出回路１７が短絡を検出後にオンする。

【0026】

バイパス用短絡検出回路１７が短絡を検出してからすぐにバイパス用スイッチ１８をオンすることで、スイッチング素子１のゲート電流を、バイパス用抵抗１９を介して逃がすことができ、ソフト遮断により短絡保護動作が開始するまでの間に、スイッチング素子１のコレクタ－エミッタ間の電圧および電流が振動し、大きなサージが発生するという問題を抑制できる。

【0027】

バイパス用抵抗１９は、ソフト遮断用抵抗１２よりも小さいことが望ましい。これにより、より速くスイッチング素子１のゲート電流を、バイパス用抵抗１９を介して逃がすことができ、スイッチング素子１の振動やサージを抑制できる効果が高まる。

【0028】

次に、波形図を用いて従来と実施例１の制御回路の動作を説明する。

【0029】

図２は、従来の制御回路の動作を説明する波形図であり、図３は、実施例１の制御回路の動作を説明する波形図である。

【0030】

図２は、図１における短絡時バイパス回路１６がない場合の波形図である。

【0031】

図２に示すように、正常動作時Ｔ１の期間では、時刻ｔ１でオン制御スイッチ７のゲート電圧Ｖｇｅ７がＬレベルとなり、オン制御スイッチ７がオンする。このとき、オフ制御スイッチ９のゲート電圧Ｖｇｅ９はオン制御スイッチ７と同時にオンしないように時刻ｔ１より少し前にＬレベルとなってオフするよう制御されている。オン制御スイッチ７がオンすることで、スイッチング素子１のゲート電圧Ｖｇｅ１が上昇し、閾値を超えるとスイッチング素子１がオンし、スイッチング素子１のコレクタ－エミッタ間が導通する。なお、スイッチング素子１のゲート電流Ｉｇ１、コレクタ－エミッタ間電圧Ｖｃｅ１、コレクタ電流Ｉｃ１は図２のように変化する。

【0032】

時刻ｔ２では、オフ制御スイッチ９のゲート電圧Ｖｇｅ９がＨレベルとなり、オフ制御スイッチ９がオンする。このとき、オン制御スイッチ７のゲート電圧Ｖｇｅ７はオフ制御スイッチ９と同時にオンしないように時刻ｔ２より少し前にＨレベルとなってオフするよう制御されている。オフ制御スイッチ９がオンすることで、スイッチング素子１のゲート電圧Ｖｇｅ１が低下し、閾値を下回るとスイッチング素子１がオフし、スイッチング素子１のコレクタ－エミッタ間が遮断される。

【0033】

短絡時Ｔ２の期間では、時刻ｔ３において短絡が発生し、ソフト遮断用短絡検出回路１３が短絡を検出する。そして、所定時間経過してから時刻ｔ４において、ゲート駆動回路５はスイッチング素子１をソフト遮断でオフするためにオン制御スイッチ７とオフ制御スイッチ９をともにオフし、ソフト遮断用スイッチ１１のゲート電圧をＨレベルにしてソフト遮断用スイッチ１１をオンし、ソフト遮断を行う。これにより、スイッチング素子１のゲート電圧Ｖｇｅ１は徐々に低下を始める。

【0034】

しかしながら、図２に示すように、短絡が発生した時刻ｔ３からソフト遮断が開始される時刻ｔ４までの間に、スイッチング素子１のコレクタ－エミッタ間電圧Ｖｃｅ１とコレクタ電流Ｉｃ１が振動し、サージが大きくなる可能性がある。

【0035】

そこで、図３に示すように、実施例１では、短絡時バイパス回路１６によって、時刻ｔ３から１μｓ以内の時刻ｔ５において、オン制御スイッチ７がオンしたままで、バイパス用スイッチ１８のゲート電圧Ｖｇｅ１８をＨレベルにしてバイパス用スイッチ１８をオンし、スイッチング素子１のゲート電流Ｉｇ１をバイパスしてバイパス用抵抗１９を介して逃がすことにより、スイッチング素子１のゲート電圧Ｖｇｅ１の上昇も緩やかとなり、スイッチング素子１のコレクタ－エミッタ間電圧Ｖｃｅ１とコレクタ電流Ｉｃ１の振動を抑制して、サージを小さくできる。

【0036】

なお、ソフト遮断が開始される時刻ｔ４では、バイパス用スイッチ１８のゲート電圧Ｖｇｅ１８はＬレベルとなり、バイパス用スイッチ１８はオフする。

【0037】

以上説明した通り、実施例１によれば、スイッチング素子の短絡保護動作を速やかに開始して短絡保護を行うことでスイッチング素子の短絡時の振動やサージを抑制できる。

【実施例0038】

実施例２は実施例１の変形例である。

【0039】

実施例１の短絡時バイパス回路１６によるスイッチング素子１の短絡時の振動やサージを抑制できる効果は、ソフト遮断の有無によれず得られる効果である。したがって、ソフト遮断を行わない制御回路に対して実施例１の短絡時バイパス回路１６を適用してもよい。

【0040】

以上、本発明の実施例を説明したが、本発明は実施例に記載された構成に限定されず、本発明の技術的思想の範囲内で種々の変更が可能である。また、各実施例で説明した構成の一部または全部を組み合わせて適用してもよい。