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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023180895
(43)【公開日】2023-12-21
(54)【発明の名称】半導体装置及び半導体記憶装置
(51)【国際特許分類】
H10B 12/00 20230101AFI20231214BHJP
H10B 53/30 20230101ALI20231214BHJP
【ＦＩ】
H01L27/108 601
H01L27/11507
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022094570
(22)【出願日】2022-06-10
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】ホアン ハ
(72)【発明者】
【氏名】松尾 和展
(72)【発明者】
【氏名】虎谷 健一郎
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD01
5F083AD11
5F083FR02
5F083JA60
5F083LA12
5F083LA16
5F083LA19
5F083PR03
5F083PR21
5F083PR22
5F083PR36
5F083PR40
(57)【要約】
【課題】半導体装置の性能を向上させる。
【解決手段】実施形態に係る半導体装置ＣＴは、第１導電体２２、第２導電体２３、第３導電体２１、半導体３２、第１絶縁体３１、及び絶縁領域３３を含む。第１導電体２２、第２導電体２３、及び第３導電体２１は、第１方向に互いに離れて並ぶ。半導体３２は金属酸化物を含み、第１方向に延伸して第１導電体２２及び第３導電体２１に接する。第１絶縁体３１は、半導体３２と第２導電体２３との間に設けられる。絶縁領域３３は、第１方向に延伸して第１導電体２２に接し、半導体３２に囲まれている。半導体３２は、第１部分と、第１部分と絶縁領域３３の間の第２部分を含む。半導体３２に含まれる金属酸化物の中の第１元素の濃度は、第２部分の方が、第１部分よりも高い。
【選択図】図３
【解決手段】実施形態に係る半導体装置ＣＴは、第１導電体２２、第２導電体２３、第３導電体２１、半導体３２、第１絶縁体３１、及び絶縁領域３３を含む。第１導電体２２、第２導電体２３、及び第３導電体２１は、第１方向に互いに離れて並ぶ。半導体３２は金属酸化物を含み、第１方向に延伸して第１導電体２２及び第３導電体２１に接する。第１絶縁体３１は、半導体３２と第２導電体２３との間に設けられる。絶縁領域３３は、第１方向に延伸して第１導電体２２に接し、半導体３２に囲まれている。半導体３２は、第１部分と、第１部分と絶縁領域３３の間の第２部分を含む。半導体３２に含まれる金属酸化物の中の第１元素の濃度は、第２部分の方が、第１部分よりも高い。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１方向に互いに離れて並ぶ第１導電体、第２導電体、及び第３導電体と、
前記第１方向に延伸して前記第１導電体及び前記第３導電体に接する、金属酸化物を含む半導体と、
前記半導体と前記第２導電体との間に設けられる第１絶縁体と、
前記第１方向に延伸して前記第１導電体に接し、前記半導体に囲まれた絶縁領域と、
を含み、
前記半導体は、第１部分と、前記第１部分と前記絶縁領域の間の第２部分を含み、
前記半導体に含まれる金属酸化物の中の第１元素の濃度は、前記第２部分の方が、前記第１部分よりも高い、半導体装置。
前記第１方向に延伸して前記第１導電体及び前記第３導電体に接する、金属酸化物を含む半導体と、
前記半導体と前記第２導電体との間に設けられる第１絶縁体と、
前記第１方向に延伸して前記第１導電体に接し、前記半導体に囲まれた絶縁領域と、
を含み、
前記半導体は、第１部分と、前記第１部分と前記絶縁領域の間の第２部分を含み、
前記半導体に含まれる金属酸化物の中の第１元素の濃度は、前記第２部分の方が、前記第１部分よりも高い、半導体装置。
【請求項2】
前記第１導電体と前記第３導電体との間に、前記第２導電体が設けられる、請求項１に記載の半導体装置。
【請求項3】
前記第２導電体は前記半導体を囲んでいる、請求項１に記載の半導体装置。
【請求項4】
前記絶縁領域は前記半導体と接している、請求項１に記載の半導体装置。
【請求項5】
前記第１元素は、金属元素であり、前記金属酸化物に含まれる金属元素の中で酸素との結合エネルギーが最も大きい、請求項１に記載の半導体装置。
【請求項6】
前記第１元素はガリウム、またはアルミニウムである、請求項１に記載の半導体装置。
【請求項7】
前記第１元素は、前記半導体に含まれる元素の中で、酸素との結合エネルギーが最も大きい、請求項１に記載の半導体装置。
【請求項8】
前記第１元素はカーボン、またはハフニウム、またはシリコンである、請求項１に記載の半導体装置。
【請求項9】
前記絶縁領域は酸化シリコンを含む、請求項１に記載の半導体装置。
【請求項10】
前記絶縁領域は空隙である、請求項１に記載の半導体装置。
【請求項11】
前記絶縁領域と前記第３導電体の間に前記半導体の一部が設けられている、請求項１に記載の半導体装置。
【請求項12】
前記絶縁領域は、前記第３導電体に接している、請求項１に記載の半導体装置。
【請求項13】
請求項１に記載の半導体装置と、
前記半導体装置の前記第１導電体または前記第３導電体に電気的に接続されたキャパシタと、
を含む、半導体記憶装置。
前記半導体装置の前記第１導電体または前記第３導電体に電気的に接続されたキャパシタと、
を含む、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置及び半導体記憶装置に関する。
【背景技術】
【0002】
酸化物半導体を用いた半導体装置と、当該半導体装置を使用した半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１０４３９０６８号明細書
【特許文献2】米国特許第１０３８１２２０号明細書
【特許文献3】米国特許第９３２４８８０号明細書
【特許文献4】米国特許出願公開第２０１８／０３２３３１１号明細書
【特許文献5】米国特許第９４７８６６８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の性能を向上させる。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１導電体、第２導電体、第３導電体、半導体、第１絶縁体、及び絶縁領域を含む。第１導電体、第２導電体、及び第３導電体は、第１方向に互いに離れて並ぶ。半導体は金属酸化物を含み、第１方向に延伸して第１導電体及び第３導電体に接する。第１絶縁体は、半導体と第２導電体との間に設けられる。絶縁領域は、第１方向に延伸して第１導電体に接し、半導体に囲まれている。半導体は、第１部分と、第１部分と絶縁領域の間の第２部分を含む。半導体に含まれる金属酸化物の中の第１元素の濃度は、第２部分の方が、第１部分よりも高い。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図。
【図2】第１実施形態に係る半導体記憶装置のメモリセルの構成を示すための回路図。
【図3】第１実施形態に係る半導体記憶装置のトランジスタの構造を示す断面図。
【図4】第１実施形態に係る半導体記憶装置のトランジスタの構造を示す断面図。
【図5】第１実施形態に係る半導体記憶装置のトランジスタの性質を示すグラフ。
【図6】第１実施形態に係る半導体記憶装置のトランジスタの性質を示すグラフ。
【図7】第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
【図8】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
【図9】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
【図10】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
【図11】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
【図12】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
【図13】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
【図14】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
【図15】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
【図16】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
【図17】第１実施形態の変形例に係るトランジスタの構造を示す断面図。
【図18】第２実施形態に係る半導体記憶装置のトランジスタの構造を示す断面図。
【図19】第２実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
【図20】第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
【図21】第３実施形態に係る半導体記憶装置のトランジスタの構造を示す断面図。
【図22】第３実施形態に係る半導体記憶装置のトランジスタの性質を示すグラフ。
【図23】第３実施形態に係る半導体記憶装置のトランジスタの性質を示すグラフ。
【図24】第３実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
【図25】第３実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
【発明を実施するための形態】
【0007】
以下、実施形態につき図面を参照して説明する。説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す実施形態は、技術的思想を例示するものである。実施形態は、構成部品の材質、形状、構造、配置等を限定するものではない。実施形態は、種々の変更を加えることができる。
【0008】
［１］第１実施形態
［１－１］構成
第１実施形態に係る半導体記憶装置の構成について説明する。
［１－１］構成
第１実施形態に係る半導体記憶装置の構成について説明する。
【0009】
［１－１－１］半導体記憶装置
図１は、第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。メモリシステムＳＹＳは、記憶装置である。メモリシステムＳＹＳは、図示しない外部のホスト機器からの命令に応じて、データの書込み動作や読出し動作等を実行する。図１に示すように、メモリシステムＳＹＳは、半導体記憶装置１と、メモリコントローラ２とを備える。半導体記憶装置１は、記憶素子の選択にトランジスタを用いる記憶装置である。半導体記憶装置１は、例えば、キャパシタを使用してデータを記憶してもよいし、強磁性体を使用してデータを記憶してもよい。本明細書では、半導体記憶装置１がＤＲＡＭ（Dynamic Random Access Memory）であり、半導体装置がトランジスタである場合を例に説明する。半導体記憶装置１は、メモリコントローラ２によって制御される。半導体記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、電圧生成回路１４、書込み回路１５、読出し回路１６、ロウ選択回路１７、カラム選択回路１８、及びセンスアンプ１９を含む。
図１は、第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。メモリシステムＳＹＳは、記憶装置である。メモリシステムＳＹＳは、図示しない外部のホスト機器からの命令に応じて、データの書込み動作や読出し動作等を実行する。図１に示すように、メモリシステムＳＹＳは、半導体記憶装置１と、メモリコントローラ２とを備える。半導体記憶装置１は、記憶素子の選択にトランジスタを用いる記憶装置である。半導体記憶装置１は、例えば、キャパシタを使用してデータを記憶してもよいし、強磁性体を使用してデータを記憶してもよい。本明細書では、半導体記憶装置１がＤＲＡＭ（Dynamic Random Access Memory）であり、半導体装置がトランジスタである場合を例に説明する。半導体記憶装置１は、メモリコントローラ２によって制御される。半導体記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、電圧生成回路１４、書込み回路１５、読出し回路１６、ロウ選択回路１７、カラム選択回路１８、及びセンスアンプ１９を含む。
【0010】
メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、複数のビット線ＢＬ、及びプレート線ＰＬを含む。各メモリセルＭＣは、１ビットのデータを記憶する。各メモリセルＭＣは、１つのビット線ＢＬとプレート線ＰＬとの間に接続され、且つ１つのワード線ＷＬと接続されている。ワード線ＷＬは、行（ロウ）と関連付けられている。ビット線ＢＬは列（カラム）と関連付けられている。１つの行の選択及び１つの列の選択により、１つのメモリセルＭＣが特定される。
【0011】
入出力回路１２は、メモリコントローラ２から、制御信号ＣＮＴ、コマンドＣＭＤ、アドレス信号ＡＤＤ、及びデータＤＡＴを受け取る。入出力回路１２は、メモリコントローラ２にデータＤＡＴを送信する。半導体記憶装置１にデータを書き込む場合、データＤＡＴは書込みデータである。半導体記憶装置１からデータを読み出す場合、データＤＡＴは読出しデータである。
【0012】
制御回路１３は、入出力回路１２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて、書込み回路１５及び読出し回路１６を制御する。
【0013】
電圧生成回路１４は、制御回路１３の制御に基づいて、異なる大きさの複数の電圧を生成する。電圧生成回路１４は、生成した電圧を、メモリセルアレイ１１、書込み回路１５、読出し回路１６、ロウ選択回路１７、カラム選択回路１８、及びセンスアンプ１９に供給する。
【0014】
書込み回路１５は、メモリセルＭＣへのデータの書込みのための処理及び制御を行う。書込み回路１５は、入出力回路１２から書込みデータＤｗを受け取る。書込みデータＤｗは、データ書込み対象のメモリセルＭＣに書き込まれるデータである。書込み回路１５は、電圧生成回路１４から、データ書込みにおいて使用される１又は複数の電圧を受け取る。書込み回路１５は、制御回路１３の制御及び書込みデータＤｗに基づいて、データ書込みに使用される１又は複数の電圧をカラム選択回路１８に供給する。
【0015】
読出し回路１６は、メモリセルＭＣからのデータの読出しのための処理及び制御を行う。読出し回路１６は、電圧生成回路１４から、データ読出しにおいて使用される１又は複数の電圧を受け取る。読出し回路１６は、制御回路１３の制御に基づいて、データ読み出しに使用される電圧を使用して、メモリセルＭＣに記憶されているデータを判定する。判定されたデータは、読出しデータＤｒとして、入出力回路１２に供給される。
【0016】
ロウ選択回路１７は、入出力回路１２からアドレス信号ＡＤＤを受け取る。ロウ選択回路１７は、電圧生成回路１４から受け取った電圧をメモリセルアレイ１１に供給することにより、受け取ったアドレス信号ＡＤＤにより特定される行と関連付けられた１つのワード線ＷＬを選択された状態にする。
【0017】
カラム選択回路１８は、入出力回路１２からアドレス信号ＡＤＤを受け取る。カラム選択回路１８は、電圧生成回路１４から受け取った電圧をメモリセルアレイ１１に供給することにより、受け取ったアドレス信号ＡＤＤにより特定される列と関連付けられたビット線ＢＬを選択された状態にする。
【0018】
センスアンプ１９は、電圧生成回路１４から複数の電圧を受け取り、受け取った電圧を使用して動作する。センスアンプ１９は、データ読出しの間、データ読出し対象のメモリセルＭＣに記憶されているデータの判定のために、ビット線ＢＬ上の電圧を増幅する。
【0019】
［１－１－２］メモリセル
次に、第１実施形態に係る半導体記憶装置のメモリセルの構成について、図２を参照して説明する。図２は、第１実施形態に係る半導体記憶装置のメモリセルの構成を示すための回路図である。図２に示すように、各メモリセルＭＣは、セルキャパシタＣＣと、ｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるトランジスタＣＴを含む。セルキャパシタＣＣは、一方電極がプレート線ＰＬと接続され、他方電極がトランジスタＣＴの一端と接続されている。セルキャパシタＣＣは、トランジスタＣＴと接続されるノードにおいて蓄積される電荷を使用して、データを記憶する。セルキャパシタＣＣのトランジスタＣＴと接続されるノードは、以下では、ストレージノードＳＮと称される場合がある。ストレージノードが電荷を蓄積しているか否かの状態が、メモリセルＭＣが“１”データを記憶している状態及び“０”データを記憶している状態に対応付けられる。以下では、例として、ストレージノードＳＮが電荷を蓄積している状態は、メモリセルＭＣが“１”データを記憶している状態として扱われ、ストレージノードＳＮが電荷を蓄積していない状態は、メモリセルＭＣが“０”データを記憶している状態として扱われる。トランジスタＣＴは、他端が１つのビット線ＢＬと接続され、ゲートが１つのワード線ＷＬと接続されている。
次に、第１実施形態に係る半導体記憶装置のメモリセルの構成について、図２を参照して説明する。図２は、第１実施形態に係る半導体記憶装置のメモリセルの構成を示すための回路図である。図２に示すように、各メモリセルＭＣは、セルキャパシタＣＣと、ｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるトランジスタＣＴを含む。セルキャパシタＣＣは、一方電極がプレート線ＰＬと接続され、他方電極がトランジスタＣＴの一端と接続されている。セルキャパシタＣＣは、トランジスタＣＴと接続されるノードにおいて蓄積される電荷を使用して、データを記憶する。セルキャパシタＣＣのトランジスタＣＴと接続されるノードは、以下では、ストレージノードＳＮと称される場合がある。ストレージノードが電荷を蓄積しているか否かの状態が、メモリセルＭＣが“１”データを記憶している状態及び“０”データを記憶している状態に対応付けられる。以下では、例として、ストレージノードＳＮが電荷を蓄積している状態は、メモリセルＭＣが“１”データを記憶している状態として扱われ、ストレージノードＳＮが電荷を蓄積していない状態は、メモリセルＭＣが“０”データを記憶している状態として扱われる。トランジスタＣＴは、他端が１つのビット線ＢＬと接続され、ゲートが１つのワード線ＷＬと接続されている。
【0020】
［１－１－３］トランジスタ
次に、第１実施形態に係る半導体記憶装置のトランジスタの構成について、図３を参照して説明する。
次に、第１実施形態に係る半導体記憶装置のトランジスタの構成について、図３を参照して説明する。
【0021】
図３は、第１実施形態に係る半導体記憶装置のトランジスタの構造を示す断面図である。図３に示すように、トランジスタＣＴは、導電体２１、２２、及び２３、絶縁体３１及び３３、並びに半導体３２を含む。半導体３２は、第１層３２ａ、第２層３２ｂ、及び第３層３２ｃを含む。
【0022】
導電体２１は、トランジスタＣＴの一端または他端として機能する。導電体２１は、図示しない基板の上方に設けられる。
【0023】
導電体２２は、トランジスタＣＴの他端または一端として機能する。導電体２２は、導電体２１の上方に設けられる。
【0024】
導電体２３は、トランジスタＣＴのゲート電極として機能する。導電体２３は、導電体２１の上方かつ導電体２２の下方に設けられる。導電体２１と導電体２３との間、及び導電体２２と導電体２３との間には、それぞれ図示しない層間絶縁膜が設けられる。
【0025】
絶縁体３３は、Ｚ方向に延伸して設けられる。絶縁体３３の上面は、導電体２２に接している。絶縁体３３の下面は、例えば、導電体２１と導電体２３との間に位置する。絶縁体３３は、例えば酸化シリコン（ＳｉＯ２）を含む。絶縁体３３は、後述する絶縁体３１よりも膜密度が低く、例えば酸素を透過させる。
【0026】
半導体３２は、トランジスタＣＴのチャネルとして機能する。半導体３２は、絶縁体３３の側面と底面とに接し、導電体２１と導電体２２との間を電気的に接続するように構成される。詳細には、第３層３２ｃは、絶縁体３３の側面と底面とに接し、上面が導電体２２と接している。第２層３２ｂは、第３層３２ｃの側面と底面とに接し、上面が導電体２２と接している。第１層３２ａは、第２層３２ｂの側面と底面とに接し、上面が導電体２２と接し、底面が導電体２１と接している。
【0027】
半導体３２は、半導体の特性を有する金属酸化物を含む。半導体３２は、金属酸化物以外の不純物を含んでいてもよい。半導体３２は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、及び錫（Ｓｎ）から選択される少なくとも１つの元素と、酸素（Ｏ）を含む。半導体３２は、より具体的には、例えば、Ｉｎ、Ｇａ、Ｚｎ及びＯを含んでもよいし、Ｉｎ、Ａｌ、Ｚｎ及びＯを含んでもよい。本実施形態では、半導体３２がＩｎ、Ｇａ、及びＺｎの酸化物を含む場合を例に説明する。
【0028】
絶縁体３１は、トランジスタＣＴのゲート絶縁膜として機能する。絶縁体３１は、半導体３２の側面を覆っている。絶縁体３１は、例えば酸化シリコンを含む。絶縁体３１は、絶縁体３３よりも膜密度が高く、例えば酸素を透過させない。
【0029】
図４は、第１実施形態に係る半導体記憶装置のトランジスタの構造を示す断面図である。図４は、図３のＩＶ－ＩＶ線の断面に対応している。トランジスタの中央に、絶縁体３３が設けられる。絶縁体３３の周囲を、半導体３２が囲っている。詳細には、絶縁体３３の周囲を、第３層３２ｃが囲っている。第３層３２ｃの周囲を、第２層３２ｂが囲っている。第２層３２ｂの周囲を、第１層３２ａが囲っている。半導体３２の周囲を、絶縁体３１が囲っている。絶縁体３１の周囲を、導電体２３が囲っている。
【0030】
以下では、半導体３２について、ＸＹ平面において、絶縁体３３が設けられる中央部分に近い位置を内側、第１層３２ａが設けられる外周部分に近い位置を外側と呼ぶ。例えば、第２層３２ｂは、第１層３２ａよりも内側に位置している、と表現できる。例えば、第２層３２ｂは、第３層３２ｃよりも外側に位置している、と表現できる。
【0031】
なお、ゲート電極からの電界の強さは、ゲート電極からの距離に応じて低下する。よって、チャネルにかかる電界の強さは、外側ほど強く、内側ほど弱い。例えば、第３層３２ｃにかかる電界の強さは、第２層３２ｂにかかる電界の強さよりも弱く、かつ第１層３２ａにかかる電界の強さよりも弱い。第２層３２ｂにかかる電界の強さは、第１層３２ａにかかる電界の強さよりも弱い。
【0032】
図５は、第１実施形態に係る半導体記憶装置のトランジスタの性質を示すグラフである。図５は、図３のＶ－Ｖ線における性質に対応している。図５では、半導体３２に含まれる元素のうち、酸素との結合エネルギーが最も大きい金属元素の濃度と、酸素欠損Ｖｏ－の密度と、抵抗率ρとを示している。本明細書において、元素の濃度とは、質量パーセント濃度を示している。本実施形態に示す例では、半導体３２に含まれる元素のうち、酸素との結合エネルギーが最も大きい金属元素はガリウムである。図５に示すように、半導体３２において、ガリウムの濃度は、ＸＹ平面において内側ほど高い。より詳細には、第３層３２ｃのガリウムの濃度は、第２層３２ｂのガリウムの濃度よりも高い。第２層３２ｂのガリウムの濃度は、第１層３２ａのガリウムの濃度よりも高い。半導体３２において、酸素欠損の密度は、ＸＹ平面において外側ほど高い。より詳細には、第１層３２ａの酸素欠損の密度は、第２層３２ｂの酸素欠損の密度よりも高い。第２層３２ｂの酸素欠損の密度は、第３層３２ｃの酸素欠損の密度よりも高い。半導体３２において、抵抗率は、ＸＹ平面において内側ほど高い。より詳細には、第３層３２ｃの抵抗率は、第２層３２ｂの抵抗率よりも高い。第２層３２ｂの抵抗率は、第１層３２ａの抵抗率よりも高い。なお、元素の濃度は、ＴＥＭ－ＥＤＸ（Transmission Electron Microscope - Energy Dispersive X-ray Spectroscopy）を用いて調べることができる。また、ガリウムの濃度の最も低い部分と最も高い部分との差は、例えば５％以上である。
【0033】
図６は、第１実施形態に係る半導体記憶装置のトランジスタの性質を示すグラフである。図６は、図３のＶＩ－ＶＩ線における性質に対応している。図６に示すように、半導体３２において、ガリウムの濃度、酸素欠損Ｖｏ－の密度、及び抵抗率ρのそれぞれは、Ｚ方向において略均一である。
【0034】
［１－２］製造方法
図７は、第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。図８～図１６のそれぞれは、第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。図示された断面構造は、図３に対応する領域を示す。図７に示すように、第１実施形態に係る半導体記憶装置の製造工程では、Ｓ１０～Ｓ１８の処理が順に実行される。以下に、図７を適宜参照して、製造工程の一例について説明する。
図７は、第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。図８～図１６のそれぞれは、第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。図示された断面構造は、図３に対応する領域を示す。図７に示すように、第１実施形態に係る半導体記憶装置の製造工程では、Ｓ１０～Ｓ１８の処理が順に実行される。以下に、図７を適宜参照して、製造工程の一例について説明する。
【0035】
まず、図８に示すように、導電体２１、絶縁体２４、導電体２３、及び絶縁体２５が、この順に形成される（Ｓ１０）。導電体２１及び２３の形成には、例えばスパッタリングが使用される。
【0036】
次に、図９に示すように、ホールＨＬが形成される（Ｓ１１）。ホールＨＬは、絶縁体３１、半導体３２、及び絶縁体３３が設けられる空間に対応する。ホールＨＬは、例えばフォトリソグラフィと異方性エッチングとによって、絶縁体２５の上面から導電体２１の上面に達するように形成される。異方性エッチングとしては、例えばＲＩＥ（Reactive ion etching）が利用される。
【0037】
次に、図１０に示すように、絶縁体３１が形成される（Ｓ１２）。絶縁体３１は、例えばＣＶＤ（Chemical Vapor Deposition）によって、絶縁体２５の上面と、ホールＨＬの内壁と、ホールＨＬの底面とのそれぞれに形成される。
【0038】
次に、図１１に示すように、絶縁体３１が加工される（Ｓ１３）。具体的には、例えばＲＩＥ等の異方性エッチングによって、絶縁体２５上に形成された絶縁体３１と、ホールＨＬの底面に形成された絶縁体３１とが除去される。
【0039】
次に、図１２に示すように、半導体３２が形成される（Ｓ１４）。具体的には、第１層３２ａが、例えばＡＬＤ（Atomic Layer Deposition）によって、絶縁体２５の上面と、絶縁体３１の上面及び側壁と、導電体２１の上面とのそれぞれに形成される。さらに、第１層３２ａの上面及び側壁に第２層３２ｂが形成され、第２層３２ｂの上面及び側壁に第３層３２ｃが形成される。なお、第２層３２ｂは、第１層３２ａよりもガリウムの濃度が高くなるように形成される。第３層３２ｃは、第２層３２ｂよりもガリウムの濃度が高くなるように形成される。
【0040】
次に、図１３に示すように、絶縁体３３が形成される（Ｓ１５）。具体的には、第３層３２ｃの上面及び側壁に絶縁体３３が設けられ、ホールＨＬが埋められる。
【0041】
次に、図１４に示すように、平坦化処理が実行される（Ｓ１６）。具体的には、ＣＭＰ（Chemical Mechanical Polishing）によって、絶縁体２５が形成された層よりも上層に形成された第１層３２ａ、第２層３２ｂ、及び第３層３２ｃと、絶縁体３３とが除去される。
【0042】
次に、図１５に示すように、アニール処理が実行される（Ｓ１７）。具体的には、酸素を含む雰囲気においてアニール処理が実行され、半導体３２に酸素が取り込まれる。酸素は、第１層３２ａ、第２層３２ｂ、及び第３層３２ｃの上面から取り込まれる。また、酸素は、絶縁体３３を介して第３層３２ｃの側壁から取り込まれる。図１５の矢印４０は、酸素の流れを示している。
【0043】
【0044】
なお、Ｓ１７に示したアニール処理は、Ｓ１６の処理が完了した後であれば、任意のタイミングで実行しても良い。
【0045】
［１－３］効果
第１実施形態によれば、トランジスタの性能を向上させることができる。
第１実施形態によれば、トランジスタの性能を向上させることができる。
【0046】
酸化物半導体においてキャリアとして振る舞う酸素欠損は、例えばアニール処理によってその量が制御される。アニール処理を実行する際に、酸化物半導体に酸素が供給される経路が限られていた場合、酸素欠損の分布に偏りが生じ得る。縦型のトランジスタにおいて、縦方向の酸素欠損の分布に偏りが生じた場合、酸素欠損の少ない部分で抵抗率が上昇するため、トランジスタがオンした際の電流供給能力が低下し得る。
【0047】
実施形態に係るトランジスタは、絶縁体３３を備える。絶縁体３３は、アニール処理において酸素の通り道となり、半導体３２全体に酸素が供給される。これにより、半導体３２の縦方向の酸素欠損の分布が略均一になり、トランジスタの電流供給能力を向上させることができる。
【0048】
また、ゲート電極からの電界の強さは、ゲート電極からの距離に応じて低下する。縦型のトランジスタにおいて、チャネルの内側部分にかかる電界は、チャネルの外周部分にかかる電界よりも弱くなる。トランジスタをオフさせる際に、チャネルの内側部分にかかる電界が弱いため、チャネルの内側部分が十分にオフ状態にならないと、トランジスタの電流遮断能力が劣化し得る。
【0049】
実施形態に係るトランジスタの半導体３２は、ＸＹ平面において内側ほど、半導体３２に含まれる金属元素のうち、酸素との結合エネルギーが最も大きい金属元素、例えばガリウムの濃度が高い。酸素との結合エネルギーが最も大きい金属元素の濃度が高いと、アニールにおいて酸素欠損がより多く埋められ、抵抗率が高くなる。すなわち、実施形態に係るトランジスタは、内側ほど抵抗率が高くなるように設けられた半導体３２を含む。これにより、チャネルにおいてゲートからの電界が弱い内側ほど抵抗率が高くなるため、トランジスタをオフ状態にした際のリーク電流が抑制され、トランジスタの電流遮断能力を向上させることができる。
【0050】
なお、半導体３２が、第１層３２ａ、第２層３２ｂ、及び第３層３２ｃを含む場合について説明したが、これに限られない。半導体３２には、２層以上の半導体層が含まれていれば良い。
【0051】
［１－４］第１実施形態の変形例
第１実施形態では、絶縁体３３が設けられる場合を例に説明した。絶縁体３３の形成は省略されても良い。具体的には、図７及び図１３を参照して説明したＳ１５の処理は省略されても良い。図１７は、第１実施形態の変形例に係るトランジスタの構造を示す断面図である。第１実施形態の変形例は、第１実施形態に対して、Ｓ１５の処理が省略された点が異なる。図１７に示すように、第１実施形態の変形例に係るトランジスタは、エアギャップ（空隙）を有している。第１実施形態の変形例に係るトランジスタでは、第１実施形態において絶縁体３３が設けられていた空間がエアギャップＶＯとなっている。このように構成しても、エアギャップＶＯが第１実施形態における絶縁体３３と同様に酸素の通り道として機能するため、第１実施形態と同様にトランジスタの性能を向上させることができる。
第１実施形態では、絶縁体３３が設けられる場合を例に説明した。絶縁体３３の形成は省略されても良い。具体的には、図７及び図１３を参照して説明したＳ１５の処理は省略されても良い。図１７は、第１実施形態の変形例に係るトランジスタの構造を示す断面図である。第１実施形態の変形例は、第１実施形態に対して、Ｓ１５の処理が省略された点が異なる。図１７に示すように、第１実施形態の変形例に係るトランジスタは、エアギャップ（空隙）を有している。第１実施形態の変形例に係るトランジスタでは、第１実施形態において絶縁体３３が設けられていた空間がエアギャップＶＯとなっている。このように構成しても、エアギャップＶＯが第１実施形態における絶縁体３３と同様に酸素の通り道として機能するため、第１実施形態と同様にトランジスタの性能を向上させることができる。
【0052】
また、第１実施形態では、絶縁体３３の下端が、導電体２１が設けられる層と導電体２３が設けられる層との間に位置する場合を例に説明した。絶縁体３３の下端は、導電体２３の設けられる層に位置しても良いし、導電体２３が設けられる層と導電体２２が設けられる層との間に位置しても良い。
【0053】
半導体記憶装置の製造工程において、例えば半導体３２形成後の工程（以降、後工程と呼ぶ）を実行すると、後工程で生じた熱によって酸素が半導体３２内から外部に放出され、半導体３２内において酸素欠損が増加する。この酸素欠損の増加は、絶縁体３３の下端が上部にあるほど、半導体３２の上部に偏って生じる。つまり、絶縁体３３の下端の位置を調整することで、半導体３２の上部と下部の抵抗率の差を小さくすることができる。
【0054】
例えば、半導体３２と導電体２２との接触面積が、半導体３２と導電体２１との接触面積よりも狭い場合、トランジスタの上部と下部で接触抵抗の差を小さくするためには、半導体３２の上部の抵抗率を低下させることが考えられる。それを実現する手段として、絶縁体３３の下端の位置を調整することは有効である。
【0055】
［２］第２実施形態
第２実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置に対して、半導体３２及び絶縁体３３の形状が異なる。以下に、第２実施形態に係る半導体記憶装置について、第１実施形態と異なる点を説明する。
第２実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置に対して、半導体３２及び絶縁体３３の形状が異なる。以下に、第２実施形態に係る半導体記憶装置について、第１実施形態と異なる点を説明する。
【0056】
［２－１］構成
［２－１－１］トランジスタ
図１８は、第２実施形態に係る半導体記憶装置のトランジスタの構造を示す断面図である。第２実施形態に係るトランジスタは、第１実施形態に係るトランジスタに対して、絶縁体３３の下端が半導体３２を貫通し、導電体２１に接している点が異なる。
［２－１－１］トランジスタ
図１８は、第２実施形態に係る半導体記憶装置のトランジスタの構造を示す断面図である。第２実施形態に係るトランジスタは、第１実施形態に係るトランジスタに対して、絶縁体３３の下端が半導体３２を貫通し、導電体２１に接している点が異なる。
【0057】
絶縁体３３は、Ｚ方向に延伸して設けられる。絶縁体３３の上面は、導電体２２に接している。絶縁体３３の下面は、導電体２１に接している。絶縁体３３は、例えば酸化シリコンを含む。絶縁体３３は、絶縁体３１と比べて膜密度が低く、例えば酸素を透過させる。
【0058】
半導体３２は、トランジスタＣＴのチャネルとして機能する。半導体３２は、絶縁体３３の側面に接し、導電体２１と導電体２２とのそれぞれと電気的に接続されている。詳細には、第３層は、絶縁体３３の側面の一部に接し、上面が導電体２２と接している。第２層３２ｂは、第３層３２ｃの側面及び底面と、絶縁体３３の側面の一部とに接し、上面が導電体２２と接している。第１層３２ａは、第２層３２ｂの側面及び底面と、絶縁体３３の側面の一部とに接し、上面が導電体２２と接し、底面が導電体２１と接している。
【0059】
第２実施形態に係る半導体記憶装置のその他の構成は、第１実施形態と同様である。
【0060】
［２－２］製造方法
図１９は、第２実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。図２０は、第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。図示された断面構造は、図１８に対応する領域を示す。図１９に示すように、第２実施形態に係る半導体記憶装置の製造工程では、Ｓ１０～Ｓ１４、Ｓ２０、Ｓ１５～Ｓ１８の処理が順に実行される。以下に、図１９を適宜参照して、製造工程の一例について説明する。
図１９は、第２実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。図２０は、第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。図示された断面構造は、図１８に対応する領域を示す。図１９に示すように、第２実施形態に係る半導体記憶装置の製造工程では、Ｓ１０～Ｓ１４、Ｓ２０、Ｓ１５～Ｓ１８の処理が順に実行される。以下に、図１９を適宜参照して、製造工程の一例について説明する。
【0061】
Ｓ１０からＳ１４までは、第１実施形態に係るトランジスタと同様である。
【0062】
次に、図２０に示すように、ホールＨＬ２が加工される（Ｓ２０）。具体的には、例えばＲＩＥ等の異方性エッチングによって、第３層３２ｃ、第２層３２ｂ、及び第１層３２ａそれぞれの一部が除去される。その結果、底部で導電体２１が露出したホールＨＬ２が形成される。
【0063】
Ｓ１５からＳ１８までは、第１実施形態に係るトランジスタと同様である。これにより、図１８を参照して説明した第２実施形態に係るトランジスタの構造が形成される。
【0064】
［２－３］効果
第２実施形態によれば、第１実施形態と同様に、トランジスタの性能を向上させることができる。
第２実施形態によれば、第１実施形態と同様に、トランジスタの性能を向上させることができる。
【0065】
第２実施形態では、絶縁体３３の下端が導電体２１に接している。これにより、アニール処理において、半導体３２のより下部にまで酸素を取り込ませることができる。よって、第１実施形態と同様に、半導体３２の縦方向の酸素欠損の分布が略均一になり、トランジスタの電流供給能力を向上させることができる。
【0066】
［３］第３実施形態
第３実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置に対して、半導体３２の構成が異なる。以下に、第３実施形態に係る半導体記憶装置について、第１実施形態と異なる点を説明する。
第３実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置に対して、半導体３２の構成が異なる。以下に、第３実施形態に係る半導体記憶装置について、第１実施形態と異なる点を説明する。
【0067】
［３－１］構成
［３－１－１］トランジスタ
図２１は、第３実施形態に係る半導体記憶装置のトランジスタの構造を示す断面図である。第３実施形態に係るトランジスタは、第１実施形態に係るトランジスタに対して、半導体３２が含む層が異なる。第３実施形態に係るトランジスタにおいて、半導体３２は、第１層３２ａが第１層３２ｄに、第２層３２ｂが第２層３２ｅに、第３層３２ｃが第３層３２ｆに、それぞれ変更されている。第１層３２ｄ、第２層３２ｅ、及び第３層３２ｆは、酸化物半導体に、酸素との結合エネルギーが酸化物半導体を構成する金属元素よりも大きい元素、例えばカーボン（Ｃ）、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）等がドープされた構成を有する。第３実施形態では、半導体３２について、Ｉｎ、Ｇａ、及びＺｎの酸化物を含む半導体に、Ｃがドープされた場合を例に説明する。
［３－１－１］トランジスタ
図２１は、第３実施形態に係る半導体記憶装置のトランジスタの構造を示す断面図である。第３実施形態に係るトランジスタは、第１実施形態に係るトランジスタに対して、半導体３２が含む層が異なる。第３実施形態に係るトランジスタにおいて、半導体３２は、第１層３２ａが第１層３２ｄに、第２層３２ｂが第２層３２ｅに、第３層３２ｃが第３層３２ｆに、それぞれ変更されている。第１層３２ｄ、第２層３２ｅ、及び第３層３２ｆは、酸化物半導体に、酸素との結合エネルギーが酸化物半導体を構成する金属元素よりも大きい元素、例えばカーボン（Ｃ）、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）等がドープされた構成を有する。第３実施形態では、半導体３２について、Ｉｎ、Ｇａ、及びＺｎの酸化物を含む半導体に、Ｃがドープされた場合を例に説明する。
【0068】
図２２は、第３実施形態に係る半導体記憶装置のトランジスタの性質を示すグラフである。図２２は、図２１のＸＸＩＩ－ＸＸＩＩ線における性質に対応している。図２２では、酸化物半導体に添加された元素のうち、酸素との結合エネルギーが最も大きい元素の濃度と、酸素欠損Ｖｏ－の密度と、抵抗率ρとを示している。第３実施形態に示す例では、酸化物半導体に添加された元素のうち、酸素との結合エネルギーが最も大きい元素はカーボンである。図２２に示すように、半導体３２において、カーボンの濃度は、ＸＹ平面において内側ほど高い。より詳細には、第３層３２ｆのカーボンの濃度は、第２層３２ｅのカーボンの濃度よりも高い。第２層３２ｅのカーボンの濃度は、第１層３２ｄのカーボンの濃度よりも高い。半導体３２において、酸素欠損の密度は、ＸＹ平面において外側ほど高い。より詳細には、第１層３２ｄの酸素欠損の密度は、第２層３２ｅの酸素欠損の密度よりも高い。第２層３２ｅの酸素欠損の密度は、第３層３２ｆの酸素欠損の密度よりも高い。半導体３２において、抵抗率は、ＸＹ平面において内側ほど高い。より詳細には、第３層３２ｆの抵抗率は、第２層３２ｅの抵抗率よりも高い。第２層３２ｅの抵抗率は、第１層３２ｄの抵抗率よりも高い。
【0069】
図２３は、第３実施形態に係る半導体記憶装置のトランジスタの性質を示すグラフである。図２３は、図２１のＸＸＩＩＩ－ＸＸＩＩＩ線における性質に対応している。図２３に示すように、半導体３２において、カーボンの濃度、酸素欠損Ｖｏ－の密度、及び抵抗率ρのそれぞれは、Ｚ方向において略均一である。
【0070】
第３実施形態に係る半導体記憶装置のその他の構成は、第１実施形態と同様である。
【0071】
［３－２］製造方法
図２４は、第３実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。図２５は、第３実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。図示された断面構造は、図２１に対応する領域を示す。図２４に示すように、第３実施形態に係る半導体記憶装置の製造工程では、Ｓ１０～Ｓ１３、Ｓ３０～Ｓ３２、Ｓ１５～Ｓ１８の処理が順に実行される。以下に、図２４を適宜参照して、製造工程の一例について説明する。
図２４は、第３実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。図２５は、第３実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図である。図示された断面構造は、図２１に対応する領域を示す。図２４に示すように、第３実施形態に係る半導体記憶装置の製造工程では、Ｓ１０～Ｓ１３、Ｓ３０～Ｓ３２、Ｓ１５～Ｓ１８の処理が順に実行される。以下に、図２４を適宜参照して、製造工程の一例について説明する。
【0072】
Ｓ１０からＳ１３までは、第１実施形態に係るトランジスタと同様である。
【0073】
次に、第１層３２ｄが形成される（Ｓ３０）。具体的には、酸化物半導体層５０ａを、絶縁体２５の上面と、絶縁体３１の上面及び側壁と、導電体２１の上面とに形成する。そして、図２５に示すように、形成された酸化物半導体層５０ａにカーボンをイオン注入することで、第１層３２ｄが形成される。図２５の矢印６０は、カーボンのイオン注入を示している。
【0074】
次に、第２層３２ｅが形成される（Ｓ３１）。具体的には、酸化物半導体層５０ｂを、第１層３２ｄの上面及び側壁に形成する。そして、形成された酸化物半導体層５０ｂに、第１層３２ｄよりもカーボンの濃度が高くなるように、カーボンをイオン注入することで、第２層３２ｅが形成される。
【0075】
次に、第３層３２ｆが形成される（Ｓ３２）。具体的には、酸化物半導体層５０ｃを、第２層３２ｅの上面及び側壁に形成する。そして、形成された酸化物半導体層５０ｃに、第２層３２ｅよりもカーボンの濃度が高くなるように、カーボンをイオン注入することで、第３層３２ｆが形成される。
【0076】
Ｓ１５からＳ１８までは、第１実施形態に係るトランジスタと同様である。これにより、図２１を参照して説明した第３実施形態に係るトランジスタの構造が形成される。
【0077】
［３－３］効果
第３実施形態によれば、第１実施形態と同様に、トランジスタの性能を向上させることができる。
第３実施形態によれば、第１実施形態と同様に、トランジスタの性能を向上させることができる。
【0078】
第３実施形態では、酸化物半導体にドープされたカーボンの濃度が、ＸＹ平面において内側ほど高くなるように設けられている。すなわち、第３実施形態に係るトランジスタは、内側ほど抵抗率が高くなるように設けられた半導体３２を含む。これにより、第３実施形態に係るトランジスタは、第１実施形態に係るトランジスタと同様に、トランジスタの電流遮断能力を向上させることができる。
【0079】
なお、半導体３２が、第１層３２ｄ、第２層３２ｅ、及び第３層３２ｆを含む場合について説明したが、これに限られない。半導体３２には、２層以上の半導体層が含まれていれば良い。
【0080】
［４］その他
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。
【0081】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0082】
１…半導体記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…電圧生成回路、１５…書込み回路、１６…読出し回路、１７…ロウ選択回路、１８…カラム選択回路、１９…センスアンプ、２１～２３…導電体、２４，２５，３１…絶縁体、３２…半導体、３２ａ，３２ｄ…第１層、３２ｂ，３２ｅ…第２層、３２ｃ，３２ｆ…第３層、３３…絶縁体、４０…矢印、５０ａ，５０ｂ，５０ｃ…酸化物半導体層、６０…矢印、ＢＬ…ビット線、ＣＣ…セルキャパシタ、ＣＴ…トランジスタ、ＭＣ…メモリセル、ＰＬ…プレート線、ＳＹＳ…メモリシステム、ＷＬ…ワード線、ＶＯ…エアギャップ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
