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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023180899
(43)【公開日】2023-12-21
(54)【発明の名称】メモリシステム及び半導体メモリの制御方法
(51)【国際特許分類】
G11C 11/56 20060101AFI20231214BHJP
G11C 16/04 20060101ALI20231214BHJP
G11C 16/26 20060101ALI20231214BHJP
G11C 16/08 20060101ALI20231214BHJP
【ＦＩ】
G11C11/56 220
G11C16/04 170
G11C16/26 100
G11C16/08 120
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022094575
(22)【出願日】2022-06-10
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】齋藤 正宏
(72)【発明者】
【氏名】渡辺 究
(72)【発明者】
【氏名】野田 優子
(72)【発明者】
【氏名】徳冨 司
(72)【発明者】
【氏名】高井 良貴
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225BA19
5B225CA21
5B225DA09
5B225DE20
5B225EA05
5B225EG16
5B225FA01
(57)【要約】 （修正有）
【課題】高い信頼性でデータをリードできるメモリシステムを提供する。
【解決手段】メモリシステムにおいて、メモリコントローラは、第１リード電圧ＶＣＧＲ＿１及び第１アドレスを指定した第１リードによって得られる第１データ、第１リード電圧より高い第２リード電圧ＶＣＧＲ＿２及び第１アドレスを指定したリードによって得られる第２データ、第２リード電圧より高い第３リード電圧ＶＣＧＲ＿３及び第１アドレスを指定したリードによって得られる第３データを半導体メモリから受け取り、第１データ中の第１値のビットの第１数と期待値との第１差が第３データ中の第１値のビットの第２数と期待値との第２差より小さい場合、第１リード電圧より低い第４リード電圧及び第１アドレスを指定した第４リードを半導体メモリに指示し、第１差が第２差より大きい場合、第３リード電圧より高い第５リード電圧及び第１アドレスを指定した第５リードを指示する。
【選択図】図１０
【解決手段】メモリシステムにおいて、メモリコントローラは、第１リード電圧ＶＣＧＲ＿１及び第１アドレスを指定した第１リードによって得られる第１データ、第１リード電圧より高い第２リード電圧ＶＣＧＲ＿２及び第１アドレスを指定したリードによって得られる第２データ、第２リード電圧より高い第３リード電圧ＶＣＧＲ＿３及び第１アドレスを指定したリードによって得られる第３データを半導体メモリから受け取り、第１データ中の第１値のビットの第１数と期待値との第１差が第３データ中の第１値のビットの第２数と期待値との第２差より小さい場合、第１リード電圧より低い第４リード電圧及び第１アドレスを指定した第４リードを半導体メモリに指示し、第１差が第２差より大きい場合、第３リード電圧より高い第５リード電圧及び第１アドレスを指定した第５リードを指示する。
【選択図】図１０
【特許請求の範囲】
【請求項1】
半導体メモリと、
第１リード電圧及び第１アドレスを指定した第１リードによって得られる第１データを前記半導体メモリから受け取り、
前記第１リード電圧より高い第２リード電圧及び前記第１アドレスを指定した第２リードによって得られる第２データを前記半導体メモリから受け取り、
前記第２リード電圧より高い第３リード電圧及び前記第１アドレスを指定した第３リードによって得られる第３データを前記半導体メモリから受け取り、
前記第１データ中の第１値のビットの第１数と期待値との第１差が前記第３データ中の前記第１値のビットの第２数と前記期待値との第２差より小さい場合、前記第１リード電圧より低い第４リード電圧及び前記第１アドレスを指定した第４リードを前記半導体メモリに指示し、
前記第１差が前記第２差より大きい場合、前記第３リード電圧より高い第５リード電圧及び前記第１アドレスを指定した第５リードを前記半導体メモリに指示する、
ように構成されているメモリコントローラと、
を備えるメモリシステム。
第１リード電圧及び第１アドレスを指定した第１リードによって得られる第１データを前記半導体メモリから受け取り、
前記第１リード電圧より高い第２リード電圧及び前記第１アドレスを指定した第２リードによって得られる第２データを前記半導体メモリから受け取り、
前記第２リード電圧より高い第３リード電圧及び前記第１アドレスを指定した第３リードによって得られる第３データを前記半導体メモリから受け取り、
前記第１データ中の第１値のビットの第１数と期待値との第１差が前記第３データ中の前記第１値のビットの第２数と前記期待値との第２差より小さい場合、前記第１リード電圧より低い第４リード電圧及び前記第１アドレスを指定した第４リードを前記半導体メモリに指示し、
前記第１差が前記第２差より大きい場合、前記第３リード電圧より高い第５リード電圧及び前記第１アドレスを指定した第５リードを前記半導体メモリに指示する、
ように構成されているメモリコントローラと、
を備えるメモリシステム。
【請求項2】
前記メモリコントローラは、前記第１リード電圧と前記第２リード電圧の間の第１電圧及び前記第２リード電圧と前記第３リード電圧の間の第２電圧のうちの１つが第１範囲の中にない場合、前記第４リード又は前記第５リードを前記半導体メモリに指示するようにさらに構成されている、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項3】
前記メモリコントローラは、前記第１電圧及び前記第２電圧のうちの１つが前記第１範囲の中にない場合、且つ前記第２データ中の前記第１値のビットの第３数と前記期待値との第３差が、前記第１差及び前記第２差の両方より低くない場合、前記第４リード又は前記第５リードを前記半導体メモリに指示するようにさらに構成されている、
請求項２に記載のメモリシステム。
請求項２に記載のメモリシステム。
【請求項4】
前記メモリコントローラは、前記第１電圧及び前記第２電圧のうちの１つが前記第１範囲の中にある場合、前記第１電圧及び前記第２電圧のうちの小さい方より低い第６リード電圧及び前記第１アドレスを指定した第６リードを前記半導体メモリに指示するようにさらに構成されている、
請求項３に記載のメモリシステム。
請求項３に記載のメモリシステム。
【請求項5】
前記メモリコントローラは、前記第１電圧及び前記第２電圧のうちの１つが前記第１範囲の中にない場合、且つ前記第３差が、前記第１差及び前記第２差より低い場合、前記第６リードを前記半導体メモリに指示するようにさらに構成されている、
請求項４に記載のメモリシステム。
請求項４に記載のメモリシステム。
【請求項6】
前記半導体メモリは、ｍを２以上の整数とするｍ個のメモリセルトランジスタを含み、
前記期待値は、Ｌを２以上の整数とするとともにＰを１以上の整数とするｍ／２ＬのＰ倍の数である、
請求項１に記載のメモリシステム。
前記期待値は、Ｌを２以上の整数とするとともにＰを１以上の整数とするｍ／２ＬのＰ倍の数である、
請求項１に記載のメモリシステム。
【請求項7】
前記ｍ個のメモリセルトランジスタの各々は、Ｌビットのデータを記憶し、
前記ｍ個のメモリセルトランジスタにデータが書き込まれた直後、前記ｍ個のメモリセルトランジスタのそれぞれの閾値電圧の分布は、独立した２Ｌ個のローブを有し、
Ｐは、前記ｍ個のメモリセルトランジスタのそれぞれの閾値電圧が、前記２Ｌ個の前記ローブのうちの前記閾値電圧の大きい方に向かってＰ番目のローブとＰ＋１番目のローブのいずれに属するかの区別のために使用されるリード電圧の推定において使用される、
請求項６に記載のメモリシステム。
前記ｍ個のメモリセルトランジスタにデータが書き込まれた直後、前記ｍ個のメモリセルトランジスタのそれぞれの閾値電圧の分布は、独立した２Ｌ個のローブを有し、
Ｐは、前記ｍ個のメモリセルトランジスタのそれぞれの閾値電圧が、前記２Ｌ個の前記ローブのうちの前記閾値電圧の大きい方に向かってＰ番目のローブとＰ＋１番目のローブのいずれに属するかの区別のために使用されるリード電圧の推定において使用される、
請求項６に記載のメモリシステム。
【請求項8】
前記第１リードは、前記第２リード、前記第３リード、前記第４リード、及び前記第５リードの各々は、前記第１アドレスにより特定されるメモリセルトランジスタの閾値電圧が、それぞれ前記第１リード電圧、前記第２リード電圧、前記第３リード電圧、前記第４リード電圧、及び前記第５リード電圧より低いか否かに基づくデータのリードを指示する、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項9】
前記メモリコントローラは、前記第１差、前記第２差、及び前記第２データ中の前記第１値のビットの第３数と前記期待値との第３差のうちの最大の１つが第１閾値を超えない場合、前記第１リード電圧と前記第２リード電圧の間の第１電圧及び前記第２リード電圧と前記第３リード電圧の間の第２電圧のうちの小さい方より低い第６リード電圧及び前記第１アドレスを指定した第６リードを前記半導体メモリに指示するようにさらに構成されている、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項10】
前記メモリコントローラは、前記第１差と、前記第２差と、前記第２データ中の前記第１値のビットの第３数と前記期待値との第３差のうちの最大の１つが第１閾値を超えない場合、且つ前記第１リード電圧と前記第２リード電圧の間の第１電圧及び前記第２リード電圧と前記第３リード電圧の間の第２電圧のうちの１つが第１範囲の中にない場合、前記第４リード又は前記第５リードを前記半導体メモリに指示するようにさらに構成されている、
請求項９に記載のメモリシステム。
請求項９に記載のメモリシステム。
【請求項11】
前記メモリコントローラは、前記第１差と、前記第２差と、前記第２データ中の前記第１値のビットの第３数と前記期待値との第３差とのうちの最大の１つが第１閾値を超えない場合、且つ前記第１リード電圧と前記第２リード電圧の間の第１電圧及び前記第２リード電圧と前記第３リード電圧の間の第２電圧のうちの１つが第１範囲の中にない場合、且つ前記第２データ中の前記第１値のビットの第３数と前記期待値との第３差が、前記第１差及び前記第２差の両方より低くない場合、前記第４リード又は前記第５リードを前記半導体メモリに指示するようにさらに構成されている、
請求項１０に記載のメモリシステム。
請求項１０に記載のメモリシステム。
【請求項12】
前記メモリコントローラは、前記第１差と、前記第２差と、前記第３差とのうちの最大の１つが第１閾値を超えない場合、且つ前記第１電圧及び前記第２電圧のうちの１つが前記第１範囲の中にある場合、前記第６リードを前記半導体メモリに指示するようにさらに構成されている、
請求項１１に記載のメモリシステム。
請求項１１に記載のメモリシステム。
【請求項13】
前記メモリコントローラは、前記第１差と、前記第２差と、前記第３差とのうちの最大の１つが第１閾値を超えない場合、且つ前記第１電圧及び前記第２電圧のうちの１つが前記第１範囲の中にない場合、且つ前記第３差が、前記第１差及び前記第２差より低い場合、前記第６リードを前記半導体メモリに指示するようにさらに構成されている、
請求項１２に記載のメモリシステム。
請求項１２に記載のメモリシステム。
【請求項14】
前記メモリコントローラは、前記第１差と、前記第２差と、前記第２データ中の前記第１値のビットの第３数と前記期待値との第３差のうちの最大の１つが第１閾値を超える場合、前記第４リード又は前記第５リードを前記半導体メモリに指示するようにさらに構成されている、
請求項９に記載のメモリシステム。
請求項９に記載のメモリシステム。
【請求項15】
前記メモリコントローラは、前記第１差と、前記第２差と、前記第２データ中の前記第１値のビットの第３数と前記期待値との第３差のうちの最大の１つが第１閾値を超える場合、且つ前記第２データ中の前記第１値のビットの第３数と前記期待値との第３差が、前記第１差及び前記第２差の両方より低くない場合、前記第４リード又は前記第５リードを前記半導体メモリに指示するようにさらに構成されている、
請求項１４に記載のメモリシステム。
請求項１４に記載のメモリシステム。
【請求項16】
前記メモリコントローラは、前記第１差と、前記第２差と、前記第２データ中の前記第１値のビットの第３数と前記期待値との第３差のうちの最大の１つが第１閾値を超える場合、且つ前記第３差が、前記第１差及び前記第２差より低い場合、前記第６リードを前記半導体メモリに指示するようにさらに構成されている、
請求項１４に記載のメモリシステム。
請求項１４に記載のメモリシステム。
【請求項17】
前記半導体メモリは、ｍを２以上の整数とするｍ個のメモリセルトランジスタを含み、
前記期待値は、Ｌを２以上の整数とするとともにＰを１以上の整数とするｍ／２ＬのＰ倍の数である、
請求項９に記載のメモリシステム。
前記期待値は、Ｌを２以上の整数とするとともにＰを１以上の整数とするｍ／２ＬのＰ倍の数である、
請求項９に記載のメモリシステム。
【請求項18】
前記ｍ個のメモリセルトランジスタの各々は、Ｌビットのデータを記憶し、
前記ｍ個のメモリセルトランジスタにデータが書き込まれた直後、前記ｍ個のメモリセルトランジスタのそれぞれの閾値電圧の分布は、独立した２Ｌ個のローブを有し、
Ｐは、前記ｍ個のメモリセルトランジスタのそれぞれの閾値電圧が、前記２Ｌ個の前記ローブのうちの前記閾値電圧の大きい方に向かってＰ番目のローブとＰ＋１番目のローブのいずれに属するかの区別のために使用されるリード電圧の推定において使用される、
請求項１７に記載のメモリシステム。
前記ｍ個のメモリセルトランジスタにデータが書き込まれた直後、前記ｍ個のメモリセルトランジスタのそれぞれの閾値電圧の分布は、独立した２Ｌ個のローブを有し、
Ｐは、前記ｍ個のメモリセルトランジスタのそれぞれの閾値電圧が、前記２Ｌ個の前記ローブのうちの前記閾値電圧の大きい方に向かってＰ番目のローブとＰ＋１番目のローブのいずれに属するかの区別のために使用されるリード電圧の推定において使用される、
請求項１７に記載のメモリシステム。
【請求項19】
前記第１リードは、前記第２リード、前記第３リード、前記第４リード、及び前記第５リードの各々は、前記第１アドレスにより特定されるメモリセルトランジスタの閾値電圧が、それぞれ前記第１リード電圧、前記第２リード電圧、前記第３リード電圧、前記第４リード電圧、及び前記第５リード電圧より低いか否かに基づくデータのリードを指示する、
請求項９に記載のメモリシステム。
請求項９に記載のメモリシステム。
【請求項20】
第１リード電圧及び第１アドレスを指定した第１リードによって得られる第１データを半導体メモリに送信させることと、
前記第１リード電圧より高い第２リード電圧及び前記第１アドレスを指定した第２リードによって得られる第２データを前記半導体メモリに送信させることと、
前記第２リード電圧より高い第３リード電圧及び前記第１アドレスを指定した第３リードによって得られる第３データを前記半導体メモリに送信させることと、
前記第１データ中の第１値のビットの第１数と期待値との第１差が前記第３データ中の前記第１値のビットの第２数と前記期待値との第２差より小さい場合、前記第１リード電圧より低い第４リード電圧及び前記第１アドレスを指定した第４リードを前記半導体メモリに指示することと、
前記第１差が前記第２差より大きい場合、前記第３リード電圧より高い第５リード電圧及び前記第１アドレスを指定した第５リードを前記半導体メモリに指示することと、
を備える半導体メモリの制御方法。
前記第１リード電圧より高い第２リード電圧及び前記第１アドレスを指定した第２リードによって得られる第２データを前記半導体メモリに送信させることと、
前記第２リード電圧より高い第３リード電圧及び前記第１アドレスを指定した第３リードによって得られる第３データを前記半導体メモリに送信させることと、
前記第１データ中の第１値のビットの第１数と期待値との第１差が前記第３データ中の前記第１値のビットの第２数と前記期待値との第２差より小さい場合、前記第１リード電圧より低い第４リード電圧及び前記第１アドレスを指定した第４リードを前記半導体メモリに指示することと、
前記第１差が前記第２差より大きい場合、前記第３リード電圧より高い第５リード電圧及び前記第１アドレスを指定した第５リードを前記半導体メモリに指示することと、
を備える半導体メモリの制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、概してメモリシステム及び半導体メモリの制御方法に関する。
【背景技術】
【0002】
メモリと、メモリを制御するコントローラを含んだメモリシステムが知られている。メモリシステムは、高い信頼性でデータをリードできることを求められる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－１６３７２４号公報
【特許文献2】特開２０２０－０４７３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
高い信頼性でデータをリードできるメモリシステムを提供しようとするものである。
【課題を解決するための手段】
【0005】
一実施形態によるメモリシステムは、半導体メモリと、メモリコントローラとを含む。メモリコントローラは、第１リード電圧及び第１アドレスを指定した第１リードによって得られる第１データを上記半導体メモリから受け取り、上記第１リード電圧より高い第２リード電圧及び上記第１アドレスを指定した第２リードによって得られる第２データを上記半導体メモリから受け取り、上記第２リード電圧より高い第３リード電圧及び上記第１アドレスを指定した第３リードによって得られる第３データを上記半導体メモリから受け取るように構成されている。メモリコントローラは、上記第１データ中の第１値のビットの第１数と期待値との第１差が上記第３データ中の上記第１値のビットの第２数と上記期待値との第２差より小さい場合、上記第１リード電圧より低い第４リード電圧及び上記第１アドレスを指定した第４リードを上記半導体メモリに指示し、上記第１差が上記第２差より大きい場合、上記第３リード電圧より高い第５リード電圧及び上記第１アドレスを指定した第５リードを上記半導体メモリに指示する、ようにさらに構成されている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態のメモリシステムの構成要素及び接続、並びに関連する要素を示す図。
【図2】第１実施形態のメモリコントローラの構成要素及び構成要素の接続の例を示す図。
【図3】第１実施形態のメモリの構成要素及び構成要素の接続の例を示す図。
【図4】第１実施形態のメモリセルアレイの一部の中の構成要素及び構成要素の接続の例を示す図。
【図5】第１実施形態のメモリセルアレイの一部の構造の例を概略的に示す図。
【図6】第１実施形態のメモリシステムの半導体メモリ中の或る閾値電圧分布の時間による変化の例を示す図。
【図7】第１実施形態のメモリシステムでのページリードの間に送受信される信号の例を示す図。
【図8】第１実施形態のメモリシステムでのページリードの間に送受信される信号の例を示す図。
【図9】第１実施形態のメモリシステムのメモリコントローラによる或る動作のフローを示す図。
【図10】第１実施形態のメモリシステムのメモリコントローラによる探索方向の決定のフローを示す図。
【図11】第１実施形態のメモリシステムでのオンセル数及び閾値電圧の決定の方法を示す図。
【図12】第１実施形態のメモリシステムで使用される範囲の例を示す図。
【図13】第１実施形態のメモリシステムで使用される期待値の例を示す図。
【図14】第１実施形態のメモリシステムのメモリコントローラによる極小値探索のフローを示す図。
【図15】第１実施形態のメモリシステムのメモリコントローラによる極小値探索のフローを示す図。
【図16】第１実施形態のメモリシステムでの極小値探索の第１実例を示す図。
【図17】第１実施形態のメモリシステムでの極小値探索の第２実例を示す図。
【図18】参考用のメモリシステムでの極小値探索を示す図。
【図19】第２実施形態のメモリシステムのメモリコントローラによる或る動作のフローを示す図。
【発明を実施するための形態】
【0007】
以下に実施形態が図面を参照して記述される。図面は、模式的なものである。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。よって、或る実施形態についての記述は、先行する実施形態についての記述と同じ内容を、必要な場合を除いて、原則、含まない。或る実施形態中又は相違する実施形態に亘って略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。
【0008】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれか又は両者を組み合せたものとして実現されることが可能である。
【0009】
また、実施形態の方法のフローにおけるいずれのステップも、そうでないと示されない限り、示されている順序とは異なる順序で及び（又は）別のステップと並行して起こることが可能である。
【0010】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは一時的に導電性となる要素を介して第２要素に接続されていることを含む。
【0011】
【0012】
メモリシステム５は、ホスト装置（図示せず）からデータの処理の要求を受け取り、受け取られた要求に基づいて、データの記憶及びデータのリードを含む種々の処理を行うシステムである。メモリシステム５の例は、ＳＳＤ（Solid State Drive）及び各種のメモリカードを含む。
【0013】
図１に示されるように、メモリシステム５は、半導体メモリ１及びメモリコントローラ２を含む。半導体メモリ１は、不揮発にデータを記憶するメモリである。半導体メモリ１は、１又は複数の半導体チップを含む。半導体メモリ１は、例えば、ＮＡＮＤ型フラッシュメモリである。以下の記述は、半導体メモリ１がＮＡＮＤ型フラッシュメモリである例に基づく。
【0014】
メモリコントローラ２は、半導体メモリ１を制御するコントローラである。メモリコントローラ２は、図示せぬホスト装置からの要求に示される処理を行うように半導体メモリ１を制御する。メモリコントローラ２の形態の例は、半導体チップ、ＳｏＣ（System on a Chip）を含む。
【0015】
１．１．２．メモリコントローラ
図２は、第１実施形態のメモリコントローラ２の構成要素及び構成要素の接続の例を示す。
図２は、第１実施形態のメモリコントローラ２の構成要素及び構成要素の接続の例を示す。
【0016】
メモリコントローラ２は、ホストインターフェース２１、ＲＯＭ（read only memory）２２、ＲＡＭ（random access memory）２３、ＣＰＵ（central processing unit）２４、メモリインターフェース２５、及び誤り訂正回路２６を含む。
【0017】
ホストインターフェース２１は、メモリコントローラ２がホスト装置と通信するためのインターフェースである。ホストインターフェース２１は、ハードウェア、又はハードウェアとソフトウェアの組合せからなることが可能である。ホストインターフェース２１は、ホストインターフェース２１が準拠している通信規格に則ってホスト装置と接続されている。
【0018】
ＲＯＭ２２は、不揮発性のメモリである。ＲＯＭ２２の例は、ＥＥＰＲＯＭ（登録商標）（Electrically Erasable Programmable Read Only Memory）を含む。ＲＯＭ２２は、ファームウェアを含むプログラムを記憶する。
【0019】
ＲＡＭ２３は、揮発性のメモリである。ＲＡＭ２３は、データを一時的に記憶し、メモリシステム５が電源の供給を受けている間、ＲＯＭ２２に記憶されているプログラムを記憶する。ＲＡＭ２３の例は、ＤＲＡＭ（Dynamic Random Access Memory）を含む。
【0020】
ＣＰＵ２４は、メモリコントローラ２の全体の動作を制御する回路である。ＲＯＭ２２に記憶されているとともにＲＡＭ２３上にロードされたプログラムがＣＰＵ２４によって実行されることによって、メモリコントローラ２は種々の動作を実行する。ファームウェアは、ＣＰＵ２４に、各実施形態において記述される動作を行わせることができるように構成されている。
【0021】
誤り訂正回路２６は、独立した専用の半導体チップとして実現されていてもよいし、半導体基板に形成された回路であってもよいし、ＣＰＵ２４がファームウェアを実行することにより実現されてもよい。誤り訂正回路２６は、誤り訂正符号（Error Correction Code, ECC）を使用して、半導体メモリ１に書き込まれるデータ及び半導体メモリ１から読み出されたデータの誤りの検出及び訂正を行う。誤り訂正回路２６は、半導体メモリ１に書き込まれるデータ（実書き込みデータ）から誤り訂正符号を生成する。誤り訂正符号の生成の方式に基づいて、実書込みデータに対して、この実書込みデータから生成された誤り訂正符号が付加される。誤り訂正回路２６は、誤り訂正回路２６が受け取ったデータの或る大きさの部分ごとに誤り訂正符号を生成する。実書込みデータと、この実書込みデータから生成された誤り訂正符号は、半導体メモリ１に書き込まれる。誤り訂正回路２６は、誤り訂正符号を使用して、半導体メモリ１から読み出されたデータの中の誤りを検出し、誤りが検出された場合に誤りを訂正する。
【0022】
メモリインターフェース２５は、メモリコントローラ２が半導体メモリ１と通信するためのインターフェースである。メモリインターフェース２５は、ハードウェア、又はハードウェアとソフトウェアの組合せからなることが可能である。メモリインターフェース２５は、半導体メモリ１のタイプに基づく方式の通信を可能にするための配線によって半導体メモリ１と接続されている。半導体メモリ１がＮＡＮＤ型フラッシュメモリである例に基づくと、メモリインターフェース２５は、ＮＡＮＤメモリインターフェースである。
【0023】
ＮＡＮＤメモリインターフェースに基づく配線の組は、複数の制御信号及び入出力信号ＤＱを伝送する。制御信号は、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、￣ＲＥ、￣ＷＰ、データストローブ信号ＤＱＳ及び￣ＤＱＳ、並びにレディー・ビジー信号ＲＹ／ＢＹを含む。符号「￣」は、符号「￣」無しの名称の信号の論理の反転の論理を示す。半導体メモリ１は、入出力信号ＤＱを受け取り、入出力信号ＤＱを送信する。入出力信号ＤＱは、例えば、８ビットの幅を有し、コマンド（ＣＭＤ）、書込みデータ又はリードデータ（ＤＡＴ）、アドレス情報（ＡＤＤ）、及びステータス（ＳＴＡ）を含む。
【0024】
信号￣ＣＥは半導体メモリ１をイネーブルにする。信号ＣＬＥは、入出力信号ＤＱによるコマンドの送信を半導体メモリ１に通知する。信号ＡＬＥは、入出力信号ＤＱによるアドレス情報の送信を半導体メモリ１に通知する。信号￣ＷＥは、入出力信号ＤＱの取り込みを半導体メモリ１に指示する。信号￣ＲＥは、入出力信号ＤＱの出力を半導体メモリ１に指示する。レディー・ビジー信号ＲＹ／ＢＹは、半導体メモリ１がレディー状態であるか、ビジー状態であるかを示し、ローレベルによってビジー状態を示す。半導体メモリ１は、レディー状態にあると、コマンドを受け付け、ビジー状態にあると、コマンドを受け付けない。
【0025】
１．１．３．半導体メモリ
図３は、第１実施形態の半導体メモリ１の構成要素及び構成要素の接続の例を示す。半導体メモリ１は、メモリセルアレイ１０、入出力回路１１、レジスタ１２、シーケンサ１３、電圧生成回路１４、ドライバ１５、ロウデコーダ１６、センスアンプ１７、及びデータレジスタ（データキャッシュ）１８等の構成要素を含む。
図３は、第１実施形態の半導体メモリ１の構成要素及び構成要素の接続の例を示す。半導体メモリ１は、メモリセルアレイ１０、入出力回路１１、レジスタ１２、シーケンサ１３、電圧生成回路１４、ドライバ１５、ロウデコーダ１６、センスアンプ１７、及びデータレジスタ（データキャッシュ）１８等の構成要素を含む。
【0026】
メモリセルアレイ１０は、配列されたメモリセルの集合である。メモリセルアレイ１０は、複数のメモリブロック（ブロック）ＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。各ブロックＢＬＫは、複数のメモリセルトランジスタＭＴを含む。メモリセルアレイ１０には、ワード線ＷＬ（図示せず）及びビット線ＢＬ（図示せず）も位置している。
【0027】
入出力回路１１は、ＮＡＮＤメモリインターフェースに基づく配線によってメモリコントローラ２と接続されている。
【0028】
レジスタ１２は、メモリコントローラ２によって受け取られたコマンドＣＭＤ及びアドレス情報ＡＤＤを保持する回路である。コマンドＣＭＤは、シーケンサ１３にデータリード、データ書込み、及びデータ消去を含む種々の動作を指示する。アドレス情報ＡＤＤは、例えばブロックアドレス、ページアドレス、及びカラムアドレスを含む。ブロックアドレス、ページアドレス、及びカラムアドレスは、それぞれブロックＢＬＫ、ワード線ＷＬ、及びビット線ＢＬを指定する。
【0029】
シーケンサ１３は、半導体メモリ１全体の動作を制御する回路である。シーケンサ１３は、レジスタ１２から受け取られたコマンドＣＭＤに基づいて、電圧生成回路１４、ロウデコーダ１６、及びセンスアンプ１７を制御して、データリード、データ書込み、データ消去を含む種々の動作を実行する。
【0030】
電圧生成回路１４は、複数の相違する大きさの電圧を生成する回路である。電圧生成回路１４は、半導体メモリ１の外部から電源電圧を受け、電源電圧から複数の電圧を生成する。生成された電圧は、メモリセルアレイ１０及びドライバ１５等の構成要素に供給される。種々の電圧の印加により、半導体メモリ１中の種々の構成要素及び配線に電圧が印加される。
【0031】
ドライバ１５は、半導体メモリ１の動作に必要な種々の電圧を幾つかの構成要素に印加する回路である。ドライバ１５は、電圧生成回路１４から、複数の電圧を受け、複数の電圧のうちの選択されたものをロウデコーダ１６に供給する。
【0032】
ロウデコーダ１６は、ブロックＢＬＫを選択するための回路である。ロウデコーダ１６は、レジスタ１２から受け取られたブロックアドレスに基づいて選択された１つのブロックＢＬＫにドライバ１５から供給される電位を転送する。
【0033】
センスアンプ１７は、メモリセルアレイ１０に記憶されているデータを決定する回路である。センスアンプ１７は、メモリセルトランジスタＭＴの状態をセンスし、センスされた状態に基づいてリードデータを生成し、又は、書込みデータをメモリセルトランジスタＭＴに転送する。
【0034】
データレジスタ１８は、半導体メモリ１によるデータの入力及び出力のためのデータを保持する回路である。データレジスタ１８は、半導体メモリ１によって受け取られたデータＤＡＴを受け取り、受け取られたデータＤＡＴに基づくデータをセンスアンプ１７に供給する。データレジスタ１８は、センスアンプ１７からデータを受け取り、受け取られたデータに基づくデータＤＡＴを入出力回路１１に供給する。
【0035】
１．１．４．メモリセルアレイ
図４は、第１実施形態のメモリセルアレイ１０の一部の構成要素及び接続の例を示し、１つのブロックＢＬＫ０の構成要素及び接続、並びに関連する要素を示す。複数のブロックＢＬＫ、例えば全てのブロックＢＬＫは、図４に示される構成要素及び構成要素の接続を含む。
図４は、第１実施形態のメモリセルアレイ１０の一部の構成要素及び接続の例を示し、１つのブロックＢＬＫ０の構成要素及び接続、並びに関連する要素を示す。複数のブロックＢＬＫ、例えば全てのブロックＢＬＫは、図４に示される構成要素及び構成要素の接続を含む。
【0036】
１つのブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ０～ＳＵ３を含む。
【0037】
ｍを正の整数として、ｍ本のビット線ＢＬ０～ＢＬ（ｍ－１）の各々は、各ブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３の各々からの１つのＮＡＮＤストリングＮＳと接続されている。
【0038】
各ＮＡＮＤストリングＮＳは、１つの選択ゲートトランジスタＳＴ、複数（例えば８つ）のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）、及び１つの選択ゲートトランジスタＤＴ（ＤＴ０、ＤＴ１、ＤＴ２、又はＤＴ３）を含む。トランジスタＳＴ、ＭＴ、及びＤＴは、この順で、ソース線ＳＬと１つのビット線ＢＬとの間に直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート電極（ワード線ＷＬ）、及び周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に記憶できる。
【0039】
相違する複数のビット線ＢＬとそれぞれ接続された複数のＮＡＮＤストリングＮＳは１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲート電極は、ワード線ＷＬ０～ＷＬ７とそれぞれ接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニットＣＵと称される。
【0040】
選択ゲートトランジスタＤＴ０～ＤＴ３（図４において、ＤＴ２、ＤＴ３は図示せず）はストリングユニットＳＵ０～ＳＵ３にそれぞれ属する。ストリングユニットＳＵ０の複数のＮＡＮＤストリングＮＳの各々の選択ゲートトランジスタＤＴ０のゲートは選択ゲート線ＳＧＤＬ０に接続されている。同様に、ストリングユニットＳＵ１、ＳＵ２、及びＳＵ３のそれぞれの複数のＮＡＮＤストリングＮＳの各々の選択ゲートトランジスタＤＴ１、ＤＴ２、及びＤＴ３のゲートは選択ゲート線ＳＧＤＬ１、ＳＧＤＬ２、及びＳＧＤＬ３に接続されている。
【0041】
選択ゲートトランジスタＳＴのゲートは選択ゲート線ＳＧＳＬに接続されている。
【0042】
１．２．動作
１．２．１．メモリセルトランジスタによるデータの記憶
半導体メモリ１は、１つのメモリセルトランジスタＭＴにおいて２ビット以上のデータを記憶することができる。図５は、第１実施形態のメモリシステム５の４ビットのデータを記憶しているメモリセルトランジスタＭＴの閾値電圧の分布とデータのマッピングの例を示す。各メモリセルトランジスタＭＴの閾値電圧は、その電荷蓄積層中の電子の量の多寡に基づいて、記憶されているデータに応じた大きさを有する。メモリセルトランジスタＭＴあたり４ビットの記憶の場合、各メモリセルトランジスタＭＴは、１６個の状態のうちの閾値電圧に応じた１つの状態にあることが可能である。１６個の状態は、それぞれ、“０”、“１”、“２”、“３”、“４”、“５”、“６”、“７”、“８”、“９”、“１０”、“１１”、“１２”、“１３”、“１４”、及び“１５”ステートと称される。“０”ステート、“１”ステート、“２”ステート、“３”ステート、“４”ステート、“５”ステート、“６”ステート、“７”ステート、“８”ステート、“９”ステート、“１０”ステート、“１１”ステート、“１２”ステート、“１３”ステート、“１４”ステート、及び“１５”ステートにあるメモリセルトランジスタＭＴは、この順でより高い閾値電圧を有する。
１．２．１．メモリセルトランジスタによるデータの記憶
半導体メモリ１は、１つのメモリセルトランジスタＭＴにおいて２ビット以上のデータを記憶することができる。図５は、第１実施形態のメモリシステム５の４ビットのデータを記憶しているメモリセルトランジスタＭＴの閾値電圧の分布とデータのマッピングの例を示す。各メモリセルトランジスタＭＴの閾値電圧は、その電荷蓄積層中の電子の量の多寡に基づいて、記憶されているデータに応じた大きさを有する。メモリセルトランジスタＭＴあたり４ビットの記憶の場合、各メモリセルトランジスタＭＴは、１６個の状態のうちの閾値電圧に応じた１つの状態にあることが可能である。１６個の状態は、それぞれ、“０”、“１”、“２”、“３”、“４”、“５”、“６”、“７”、“８”、“９”、“１０”、“１１”、“１２”、“１３”、“１４”、及び“１５”ステートと称される。“０”ステート、“１”ステート、“２”ステート、“３”ステート、“４”ステート、“５”ステート、“６”ステート、“７”ステート、“８”ステート、“９”ステート、“１０”ステート、“１１”ステート、“１２”ステート、“１３”ステート、“１４”ステート、及び“１５”ステートにあるメモリセルトランジスタＭＴは、この順でより高い閾値電圧を有する。
【0043】
データ書込みによって、書込み対象のメモリセルトランジスタＭＴは、書き込まれるデータに基づいて、“０”ステートに維持されるか、“１”ステート、“２”ステート、“３”ステート、“４”ステート、“５”ステート、“６”ステート、“７”ステート、“８”ステート、“９”ステート、“１０”ステート、“１１”ステート、“１２”ステート、“１３”ステート、“１４”ステート、及び“１５”ステートのいずれかに移される。“０”ステートにあるメモリセルトランジスタＭＴは、データ書込みによっても閾値電圧を上昇されないが、以下、データ書込みによってメモリセルトランジスタＭＴを“０”ステートにとどめることもデータ書込みと称される場合がある。
【0044】
各ステートに４ビットのデータが任意の形で割り当てられることが可能である。以下、一例が記述される。例として、各ステートは、以下の４ビットデータを有しているものとして扱われる。以下の記述の“ＡＢＣＤ”は、Ａ、Ｂ、Ｃ、及びＤが、それぞれ、ロワー、アッパー、ミドル、ロワーのビットの値を示す。
“０”ステート ：“１１１１”
“１”ステート ：“１１０１”
“２”ステート ：“０１０１”
“３”ステート ：“０１００”
“４”ステート ：“００００”
“５”ステート ：“１０００”
“６”ステート ：“１１００”
“７”ステート ：“１１１０”
“８”ステート ：“１０１０”
“９”ステート ：“００１０”
“１０”ステート：“０１１０”
“１１”ステート：“０１１１”
“１２”ステート：“００１１”
“１３”ステート：“１０１１”
“１４”ステート：“１００１”
“１５”ステート：“０００１”
或る同じ４ビットデータを記憶する複数のメモリセルトランジスタＭＴであっても、互いに相違する閾値電圧を有し得る。閾値電圧の分布のうち、各ステートに属する閾値電圧の集合からなる部分は、閾値電圧のローブ又は閾値電圧ローブと称される場合がある。
“０”ステート ：“１１１１”
“１”ステート ：“１１０１”
“２”ステート ：“０１０１”
“３”ステート ：“０１００”
“４”ステート ：“００００”
“５”ステート ：“１０００”
“６”ステート ：“１１００”
“７”ステート ：“１１１０”
“８”ステート ：“１０１０”
“９”ステート ：“００１０”
“１０”ステート：“０１１０”
“１１”ステート：“０１１１”
“１２”ステート：“００１１”
“１３”ステート：“１０１１”
“１４”ステート：“１００１”
“１５”ステート：“０００１”
或る同じ４ビットデータを記憶する複数のメモリセルトランジスタＭＴであっても、互いに相違する閾値電圧を有し得る。閾値電圧の分布のうち、各ステートに属する閾値電圧の集合からなる部分は、閾値電圧のローブ又は閾値電圧ローブと称される場合がある。
【0045】
データリード対象のメモリセルトランジスタＭＴによって記憶されているデータの決定のために、リード対象メモリセルトランジスタＭＴのステートが判断される。リード対象メモリセルトランジスタＭＴが、どのステートにあるかの判断のために、相違する大きさを有する複数のリード電圧ＶＣＧＲが使用される。リード対象メモリセルトランジスタＭＴの閾値電圧がどの範囲にあるかが、このリード対象メモリセルトランジスタＭＴのステートの決定に用いられる。リード対象メモリセルトランジスタＭＴの閾値電圧の範囲の決定のために、当該リード対象メモリセルトランジスタＭＴが、或るリード電圧ＶＣＧＲ以上の閾値電圧を有するか否かが判断される。リード電圧ＶＣＧＲ以上の閾値電圧を有するメモリセルトランジスタＭＴは、制御ゲート電極においてリード電圧ＶＣＧＲを受け取っていてもオフしている。一方、リード電圧ＶＣＧＲ未満の閾値電圧を有するメモリセルトランジスタＭＴは、制御ゲート電極においてリード電圧ＶＣＧＲを受け取っていると、オンしている。このことに基づいて、或る大きさのリード電圧ＶＣＧＲを受け取っていてもオフしているリード対象メモリセルトランジスタＭＴは、このリード電圧ＶＣＧＲより高い閾値電圧を有すると判断されることが可能である。
【0046】
リード対象メモリセルトランジスタＭＴが、“０”ステート、“１”ステート、“２”ステート、“３”ステート、“４”ステート、“５”ステート、“６”ステート、“７”ステート、“８”ステート、“９”ステート、“１０”ステート、“１１”ステート、“１２”ステート、“１３”ステート、及び“１４”ステートより上のステートにあるかの判断のためのリードは、それぞれ、それぞれ、１Ｒ（リード）、２Ｒ、３Ｒ、４Ｒ、５Ｒ、６Ｒ、７Ｒ、８Ｒ、９Ｒ、１０Ｒ、１１Ｒ、１２Ｒ、１３Ｒ、１４Ｒ、および１５Ｒと称される。１Ｒ、２Ｒ、３Ｒ、４Ｒ、５Ｒ、６Ｒ、７Ｒ、８Ｒ、９Ｒ、１０Ｒ、１１Ｒ、１２Ｒ、１３Ｒ、１４Ｒ、および１５Ｒにおいて、それぞれ、リード電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、Ｖ１１、Ｖ１２、Ｖ１３、Ｖ１４、及びＶ１５が用いられる。リード電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、Ｖ１１、Ｖ１２、Ｖ１３、Ｖ１４、及びＶ１５を制御ゲートで受け取っていてもオフしているリード対象メモリセルトランジスタＭＴは、それぞれ、“１”ステート、“２”ステート、“３”ステート、“４”ステート、“５”ステート、“６”ステート、“７”ステート、“８”ステート、“９”ステート、“１０”ステート、“１１”ステート、“１２”ステート、“１３”ステート、“１４”ステート、及び“１５”ステートかそれ以上のステートにあると判断される。
【0047】
リード電圧Ｖ１は、“０”ステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後の“１”ステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
【0048】
同様に、α（αは自然数）が２から１５の各々のケースについて、リード電圧Ｖαは、書き込まれた直後の“（α－１）”ステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後の“α”ステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
【0049】
１つのセルユニットＣＵのメモリセルトランジスタＭＴの同じ位置（桁）のビットのデータの組は、１つのページを構成する。各セルユニットＣＵのメモリセルトランジスタＭＴの最下位（下から１桁目）のビット（ロワービット）のデータの組は、ロワーページと称される。各セルユニットＣＵのメモリセルトランジスタＭＴの最下位から２桁目のビット（ミドルビット）のデータの組は、ミドルページと称される。各セルユニットＣＵのメモリセルトランジスタＭＴの最下位から３桁目のビット（アッパービット）のデータの組は、アッパーページと称される。各セルユニットＣＵのメモリセルトランジスタＭＴの最上位（下から４桁目）のビット（トップビット）のデータの組は、トップページと称される。
【0050】
データ消去によって、消去対象のメモリセルトランジスタＭＴの閾値電圧が下げられ、“０”ステートへと移される。
【0051】
以下の記述は、セルユニットＣＵごとに４ページのデータが記憶される例に基づく。
【0052】
メモリセルトランジスタＭＴが同じデータを記憶している期間においても、メモリセルトランジスタＭＴの閾値電圧は、半導体メモリ１が使用されるに連れて、且つ、時間とともに、意図せずに変化する。この結果、メモリセルトランジスタＭＴの閾値電圧の分布は、これらのメモリセルトランジスタＭＴにデータが書き込まれた直後の分布と異なり得る。変化した閾値電圧分布では、隣り合う閾値電圧ローブは、部分的に重なり合う。閾値電圧ローブの重なり合いは、隣り合う２つの閾値電圧ローブの各組において起こり得る。
【0053】
図６は、第１実施形態のメモリシステムの半導体メモリ中の或る閾値電圧分布の時間による変化の例を示す。図６は、隣り合う閾値電圧ローブの例として、或るセルユニットＣＵについての“３”ステートと“４”ステートについて示す。図６の上部に示されるように、データ書込みの直後の“３”ステートの閾値電圧ローブと“４”ステートの閾値電圧ローブは互いに独立している。しかし、閾値電圧の変化により、図６の下部に示されるように、“３”ステートの閾値電圧ローブの右側の部分と“４”ステートの閾値電圧ローブの左側の部分が重なり、２つの閾値電圧ローブは一体化している。この結果、２つの閾値電圧ローブを含んだ閾値分布の中に極小値が形成されている。このような閾値電圧分布を有するメモリセルトランジスタＭＴの各々が“３”ステート又はそれより下のステートにあるか或いは“４”ステート又はそれより上のステートにあるかが判断されるために、リード電圧Ｖ４の使用は不適切な場合がある。すなわち、リード電圧Ｖ４によって、或るメモリセルトランジスタＭＴが、本来位置するステートは別のステートにあると判断され得る。これは、誤ったデータリードに繋がる。
【0054】
このような場合、閾値電圧分布の極小値に位置するメモリセルトランジスタＭＴが有する閾値電圧がリード電圧ＶＣＧＲとして使用されることが、メモリセルトランジスタＭＴが“３”ステートと“４”ステートのいずれにあるかの高精度な判断を可能にする。よって、極小値の点（極小点）の推定が求められる。推定の対象の極小点は、極小点での電圧をリード電圧ＶＣＧＲとして使用して後に行われるリードによって、メモリセルトランジスタＭＴがいずれかに位置し得る２つの隣接するステートに依存する。図６の例では、推定される対象の極小点は“３”ステートのローブと“４”ステートのローブの間の極小点である。以下、推定対象の極小点は、ターゲット極小点と称される場合がある。ターゲット極小点を構成する２つの隣接するステートの間のデフォルトのリード電圧ＶＣＧＲは、ターゲット極小点に対応するデフォルトリード電圧ＶＣＧＲと称される場合がある。図６の例では、ターゲット極小点に対応するデフォルトリード電圧は、リード電圧Ｖ４である。推定された極小点に対応するリード電圧は、リード電圧Ｖ４ｌｍである。
【0055】
１．２．３．データリードの種類
メモリコントローラ２は、以下に記述される複数種類のリードを指示することができ、半導体メモリ１は、以下に記述される複数種類のリードの指示を認識して、指示されたリードを行うことができる。
メモリコントローラ２は、以下に記述される複数種類のリードを指示することができ、半導体メモリ１は、以下に記述される複数種類のリードの指示を認識して、指示されたリードを行うことができる。
【0056】
複数種類のリードは、ページリードとシングルステートリードを含む。ページリードは、図５を参照して記述される、１つのページ（トップ、アッパー、ミドル、又はロワー）のデータをリードすることである。図７は、第１実施形態のメモリシステムでのページリードの間に送受信される信号の例を示す。
【0057】
図７に示されるように、メモリコントローラ２は、ページリードコマンドセットを半導体メモリ１に送信する。ページリードコマンドセットは、ページリードを特定するビット列、リード対象を指定するアドレス情報ＡＤＤ、及びリードの対象のページを指定する情報を含む。リード対象アドレスは、１つのセルユニットＣＵを特定する。
【0058】
半導体メモリ１は、ページリードコマンドセットを受け取ると、指定されたページリードを行う。ページリードは、リード対象のページに基づいて、複数のリード電圧ＶＣＧＲを使用する。例えば、ロワーページリードの場合は、図５の例に基づくと、リード電圧Ｖ３及びＶ１１が使用される。ページリードにより、リード対象のセルユニットＣＵの指定されたページのデータが半導体メモリ１中で取得される。取得されたデータは、メモリコントローラ２の指示（リードイネーブル信号￣ＲＥの制御）によって、メモリコントローラ２に送信される。
【0059】
リード電圧ＶＣＧＲが指定される場合がある。そのような場合、設定コマンドセットが使用される。設定コマンドセットは、リード電圧ＶＣＧＲを指定する情報を含む。設定コマンドセットによって指定されたリード電圧は、例えば、次に設定コマンドセットによって設定されるまで有効である。よって、ページリードコマンドセットに先行する設定コマンドセットによって、ページリードコマンドセットに基づくリード使用されるリード電圧ＶＣＧＲが指定されることが可能である。リード電圧を指定する情報は、例えば、リード電圧を直接指定しても良いし、或る基準の（例えば、デフォルトの）リード電圧との差を指定してもよい。リード電圧の指定は、各リード電圧に対して行われてもよいし、複数のリード電圧に対して行われてもよい。リード電圧を指定する情報が、ページリードコマンドセットに含まれていてもよい。
【0060】
シングルステートリードは、１ページのデータを記憶しているセルユニットＣＵからのデータのリードと同じである。図８は、第１実施形態のメモリシステムでのシングルステートリードの間に送受信される信号の例を示す。
【0061】
図８に示されるように、メモリコントローラ２は、シングルステートリードコマンドセットを半導体メモリ１に送信する。シングルステートリードコマンドセットは、シングルステートリードを特定するビット列、リード対象を指定するアドレス情報ＡＤＤ、及び或る大きさのリード電圧ＶＣＧＲを指定する情報を含む。リード対象アドレスは、１つのセルユニットＣＵを特定する。
【0062】
半導体メモリ１は、シングルステートリードコマンドセットを受け取ると、シングルステートリードを行う。シングルステートリードは、ただ１つのリード電圧ＶＣＧＲを使用する。シングルステートリードにより、リード対象のセルユニットＣＵの各メモリセルトランジスタＭＴについて、このメモリセルトランジスタＭＴがリード電圧ＶＣＧＲ未満の閾値電圧を有する場合、このメモリセルトランジスタＭＴのステートによらずに、或る値の１ビットデータ（例えば“１”データ）が読み出される。一方、シングルステートリードにより、リード対象のセルユニットＣＵの各メモリセルトランジスタＭＴについて、このメモリセルトランジスタＭＴがリード電圧ＶＣＧＲ以上の閾値電圧を有する場合、このメモリセルトランジスタＭＴのステートによらずに、別の値の１ビットデータ（例えば“０”データ）が読み出される。よって、シングルステートリードによって、リード対象のセルユニットＣＵの複数の（例えば、全ての）メモリセルトランジスタＭＴのそれぞれの閾値電圧に基づいて定まる複数ビットの組のデータ（シングルステートリードデータ）が半導体メモリ１中で取得される。シングルステートリードデータは、メモリコントローラ２の指示（リードイネーブル信号￣ＲＥの制御）によって、メモリコントローラ２に送信される。
【0063】
１．２．３．閾値電圧分布の極小値探索
図９は、第１実施形態のメモリシステムのメモリコントローラによる或る動作のフローを示す。より具体的には、図９は、メモリコントローラ２による、或るセルユニットＣＵのメモリセルトランジスタＭＴの閾値電圧分布中の或るターゲット極小点の探索のフローを示す。メモリコントローラ２、特にＣＰＵ２４は、図９を参照して以下に記述される動作を行う。
図９は、第１実施形態のメモリシステムのメモリコントローラによる或る動作のフローを示す。より具体的には、図９は、メモリコントローラ２による、或るセルユニットＣＵのメモリセルトランジスタＭＴの閾値電圧分布中の或るターゲット極小点の探索のフローを示す。メモリコントローラ２、特にＣＰＵ２４は、図９を参照して以下に記述される動作を行う。
【0064】
図９のフローは、或るセルユニットＣＵの或るページのデータのリードの開始の前に行われる。すなわち、図９のフローは、メモリコントローラ２が、ページデータのリードに使用される、或るリード電圧ＶＣＧＲの大きさの決定が必要であると判断すると、メモリコントローラ２によって開始されることが可能である。例えば、図９のフローは、メモリコントローラ２が、或るセルユニットＣＵの或るページのデータを取得し、取得されたページデータに対する誤り訂正回路２６による誤り訂正に失敗した場合に、開始することが可能である。
【0065】
メモリコントローラ２は、極小点の探索のうちの最初の部分（初期探索）を行うとともに探索方向を決定する（ＳＴ１）。探索方向は、後続のステップによって行われる、極小点が探索される方向である。初期探索によって、極小点探索に使用される情報が取得される。
【0066】
メモリコントローラ２は、極小点を推定する（ＳＴ２）。極小点の推定には、初期探索によって得られた情報が使用される。極小点の探索は、ＳＴ１によって決定された探索方向に向かって行われる。ＳＴ２が終わると、極小点探索のフローは終了する。
【0067】
極小点が推定されると、メモリコントローラ２は、極小点での電圧をリード電圧ＶＣＧＲとして使用して、セルユニットＣＵからのさらなるページリードを行うことができる。ページリードに必要な複数のリード電圧ＶＣＧＲの２つ以上についてＳＴ２が行われてもよい。例えば、メモリコントローラ２は、図９のフローの開始の契機となった、誤り訂正に失敗したデータを記憶しているページから、極小点での電圧をリード電圧ＶＣＧＲとして使用して、データをリードする。例えば、メモリコントローラ２は、得られたデータの誤り訂正に成功すると、極小点での電圧（すなわちリード電圧ＶＣＧＲ）を特定する情報を記憶し、同じページからのデータの次のリードにおいて、特定されるリード電圧ＶＣＧＲを使用する。
【0068】
１．２．３．１．初期探索及び探索方向決定
図１０は、第１実施形態のメモリシステムのメモリコントローラによる或る動作のフローを示す。より具体的には、図１０は、図９に示される初期探索及び探索方向決定（ＳＴ１）のサブフローを示す。メモリコントローラ２、特にＣＰＵ２４は、図１０を参照して以下に記述される動作を行う。
図１０は、第１実施形態のメモリシステムのメモリコントローラによる或る動作のフローを示す。より具体的には、図１０は、図９に示される初期探索及び探索方向決定（ＳＴ１）のサブフローを示す。メモリコントローラ２、特にＣＰＵ２４は、図１０を参照して以下に記述される動作を行う。
【0069】
メモリコントローラ２は、３回のシフトリードを行って、相違する大きさの３つのリード電圧ＶＣＧＲのそれぞれでのオンセル数ＣＣを取得する（ＳＴ１０１）。シフトリードは、或るリードで使用される或る大きさのリード電圧ＶＣＧＲと異なる（シフトされた）大きさのリード電圧ＶＣＧＲを使用するリードを指す。このシフトリードは、シングルステートリードを使用する。メモリコントローラ２は、各シフトリードのために、使用されるリード電圧ＶＣＧＲを指定するシングルステートリードコマンドセットを半導体メモリ１に送信する。半導体メモリ１は、シングルステートリードコマンドセットを受け取ると、受け取られたコマンドセットに基づいてシングルステートリードを行い、得られたシングルステートリードデータをメモリコントローラ２に送信する。
【0070】
或るリード電圧ＶＣＧＲの印加を含んだシングルステートリードによって、このリード電圧ＶＣＧＲ未満の閾値電圧を有するメモリセルトランジスタＭＴがオンする。オンセル数ＣＣは、このような或る大きさのリード電圧ＶＣＧＲの印加によってオンするトランジスタの数である。シングルステートリードデータのうちのオンしたメモリセルトランジスタＭＴに基づく値のデータ（例えば“１”データ）のビットの数が、オンセル数ＣＣである。メモリコントローラ２は、或るリード電圧ＶＣＧＲでのシングルステートリードによって得られるシングルステートリードデータ中の特定の値（例えば“１”データ）のビットの数を計数することにより、このリード電圧ＶＣＧＲによるオンセル数ＣＣを取得できる。
【0071】
或るシフトリードでのリード電圧ＶＣＧＲの大きさは、このシフトリードより前に行われたシフトリードでのリード電圧ＶＣＧＲの大きさと、シフト電圧ΔＶだけ異なる。よって、図１１の中段に示されるように、３回のシフトリードでのリード電圧ＶＣＧＲ＿１、ＶＣＧＲ＿２、及びＶＣＧＲ＿３は以下の関係を有する。リード電圧ＶＣＧＲ＿２は、リード電圧ＶＣＧＲ＿１よりシフト電圧ΔＶだけ高い。リード電圧ＶＣＧＲ＿３は、リード電圧ＶＣＧＲ＿２よりシフト電圧ΔＶだけ高い。リード電圧ＶＣＧＲ＿１、ＶＣＧＲ＿２、及びＶＣＧＲ＿３は、任意の順番で使用されることが可能である。より高いリード電圧ＶＣＧＲ＿の印加によってオンするメモリセルトランジスタＭＴの数はより多い。
【0072】
以下、βを正の整数として、リード電圧ＶＣＧＲ＿βでのオンセル数ＣＣは、オンセル数ＣＣ＿βと称される。オンセル数ＣＣ＿３、ＣＣ＿２、及びＣＣ＿１は、この順で大きい。オンセル数ＣＣ＿１、ＣＣ＿２、及びＣＣ＿３は、メモリコントローラ２中で、例えば、ＲＡＭ２３によって保持される。
【0073】
リード電圧ＶＣＧＲ＿１、ＶＣＧＲ＿２、及びＶＣＧＲ＿３の大きさは、任意の方法で決定されることが可能である。例えば、リード電圧ＶＣＧＲ＿１、ＶＣＧＲ＿２、及びＶＣＧＲ＿３のうちの最初に使用されるものの大きさは、デフォルトの大きさである。具体的には、“３”ステートの閾値電圧ローブと“４”ステートの閾値電圧ローブからなる閾値電圧分布の極小値の探索の例では、リード電圧Ｖ４が使用されることができる。又は、誤り訂正に成功したデータに繋がった前回のリードで使用された値が使用されることができる。
【0074】
図１０に示されるように、メモリコントローラ２は、オンセル数差ＣＤ＿２及びオンセル数差ＣＤ＿３を取得する（ＳＴ１０２）。γを２以上の正の整数として、オンセル数差ＣＤ＿γは、オンセル数ＣＣ＿γ－オンセル数ＣＣ＿（γ－１）である。オンセル数差ＣＤ＿２及びオンセル数差ＣＤ＿３は、メモリコントローラ２中で、例えば、ＲＡＭ２３によって記憶される。
【0075】
オンセル数差ＣＤ＿γは、リード電圧ＶＣＧＲ＿（γ－１）を下限とするとともにリード電圧ＶＣＧＲ＿γを上限とする範囲の中の閾値電圧を有するメモリセルトランジスタＭＴの数に相当する。処理の簡略化の目的で、リード電圧ＶＣＧＲ＿（γ－１）とリード電圧ＶＣＧＲ＿γの範囲の中の閾値電圧を有するメモリセルトランジスタＭＴは、或る代表の大きさの閾値電圧を有するものと近似される（ＳＴ１０３）。代表の大きさとして、図１１の最下段に示されるように、例えば、範囲の中央の大きさが使用される。すなわち、オンセル数差ＣＤ＿γのメモリセルトランジスタＭＴが（ＶＣＧＲ＿γ＋ＶＣＧＲ＿（γ－１））／２の大きさの閾値電圧を有するものとして扱われる。以下、（ＶＣＧＲ＿γ＋ＶＣＧＲ＿（γ－１））／２の大きさの閾値電圧は、リード電圧Ｖｒ＿γと称される場合がある。
【0076】
図１０に示されるように、メモリコントローラ２は、リード電圧Ｖｒ＿２及びＶｒ＿３の少なくとも一方が、或る範囲ＶＭの中にあるかを判断する（ＳＴ１０４）。図１２に示されるように、範囲ＶＭは、以下に記述される基準の電圧ＶＲＥに基づく上限及び下限を有する。図９を参照して上記されるように、或るリード電圧ＶＣＧＲを使用してリードされた或るページデータの誤り訂正に成功すると、メモリコントローラ２は、このリード電圧ＶＣＧＲを特定する情報を記憶する。基準電圧ＶＲＥは、このような誤り訂正に成功したページデータのリードに使用されたリード電圧ＶＣＧＲであることが可能である。例えば、図１０のフローを含んだ図９のフローによって或る第１ページの“３”ステートと“４”ステートの区別のためのリード電圧ＶＣＧＲが推定される場合、誤り訂正に成功した第１ページのデータの前回のリードに使用された“３”ステートと“４”ステートの区別のためのリード電圧ＶＣＧＲが基準電圧ＶＲＥとして使用される。同じページからの誤り訂正に成功したページデータのリードに使用された対応するリード電圧ＶＣＧＲが利用可能でない場合、基準電圧ＶＲＥはターゲット極小点に対応するデフォルトリード電圧ＶＣＧＲであることが可能である。範囲ＶＭは、例えば、基準電圧ＶＲＥを範囲ＶＭの中心において含む。すなわち、範囲ＶＭは、基準電圧ＶＲＥを中心として、ＶＲＥ－ＶＭ／２からＶＲＥ＋ＶＭ／２の範囲である。
【0077】
初期探索によって得られるリード電圧Ｖｒ＿２及びＶｒ＿３が、範囲ＶＭの中にあることは、リード電圧Ｖｒ＿２及びＶｒ＿３が、ターゲット極小点に対応するデフォルトリード電圧ＶＣＧＲの近傍に位置することを意味する。よって、探索方向の決定のためのさらなるステップの実行無しに、ターゲット極小点に向かう探索方向が決定されることができる可能性が高い。よって、探索方向の決定のためのさらなるステップが省略されることが可能である。範囲ＶＭがより狭いと、範囲ＶＭ中にあるリード電圧Ｖｒ＿２又はＶｒ＿３がターゲット極小点により近い状態が検出されることが可能である。よって、範囲ＶＭがより狭いと、探索方向の決定のためのさらなるステップが省略される可能性がより高い。しかしながら、範囲ＶＭがより狭いと、リード電圧Ｖｒ＿２又はＶｒ＿３が範囲ＶＭ中に入る可能性はより低い。
【0078】
一方、範囲ＶＭがより広いと、リード電圧Ｖｒ＿２又はＶｒ＿３が範囲ＶＭ中に入る可能性はより高い。このため、探索方向の決定のためのさらなるステップが省略される可能性がより高い。しかしながら、探索方向の決定のためのさらなるステップによって、より高い精度でターゲット極小点に向かう探索方向が決定される可能性が閉ざされる場合がある。
【0079】
以上の検討事項から、範囲ＶＭの大きさが設定される。例として、範囲ＶＭは、シフト電圧ΔＶと同じであることが可能である。
【0080】
図１０に示されるように、リード電圧Ｖｒ＿２及びＶｒ＿３のいずれかが範囲ＶＭの中にある場合（ＳＴ１０４；Ｙｅｓ）、これは、上記のように、リード電圧Ｖｒ＿２及びＶｒ＿３が、ターゲット極小点に対応するデフォルトリード電圧ＶＣＧＲの近傍に位置することを意味する。このことに基づいて、メモリコントローラ２は、閾値電圧の分布曲線上における、後続のステップによって極小点が探索される方向を決定する（ＳＴ１０５）。極小点の探索方向は、リード電圧Ｖｒ＿２及びＶｒ＿３のうちの大きい方から小さい方に向かう方向に決定される。具体的には、リード電圧Ｖｒ＿２がリード電圧Ｖｒ＿３より小さい場合、探索方向は、電圧の大きさが低くなる方向（電圧の負の方向）である。リード電圧Ｖｒ＿３がリード電圧Ｖｒ＿２より小さい場合、探索方向は、電圧の大きさが高くなる方向（電圧の正の方向）である。ＳＴ１０５の実行によって、図１０のフローは終了する。
【0081】
リード電圧Ｖｒ＿２及びＶｒ＿３のいずれもが範囲ＶＭの中にない場合（ＳＴ１０４；Ｎｏ）、これは、リード電圧Ｖｒ＿２及びＶｒ＿３が、ターゲット極小点に対応するデフォルトリード電圧ＶＣＧＲ＿から遠いことを意味する。このことに基づいて、メモリコントローラ２は、ＳＴ１０５と異なる方法で極小点の探索方向を決定する。
【0082】
まず、メモリコントローラ２は、オンセル数ＣＣ＿１、ＣＣ＿２、及びＣＣ＿３の各々と期待値ＥＣとの差を算出する（ＳＴ１０６）。期待値ＥＣは、ターゲット極小点の種類に依存する。すなわち、期待値ＥＣは、ターゲット極小点を構成する２つの閾値電圧ローブのそれぞれの２つのステートに依存する。期待値ＥＣは、理論的に各ステートにあると想定されるメモリセルトランジスタＭＴの数に基づき、ターゲット極小点の近傍に位置する。期待値ＥＣの詳細は、後述される。
【0083】
メモリコントローラ２は、オンセル数ＣＣ＿１、ＣＣ＿２、及びＣＣ＿３のうち、期待値ＥＣとの差が最小となる１つを選択する（ＳＴ１０７）。
【0084】
メモリコントローラ２は、選択されたオンセル数ＣＣが、オンセル数ＣＣ＿２であるかを判断する（ＳＴ１０８）。リード電圧Ｖｒ＿２及びＶｒ＿３のいずれもが範囲ＶＭの中にない場合、通常は、オンセル数ＣＣ＿１と期待値ＥＣとの差又はオンセル数ＣＣ＿３と期待値ＥＣとの差が最小であると推測される。オンセル数ＣＣ＿１と期待値ＥＣとの差又はオンセル数ＣＣ＿３と期待値ＥＣとの差が最小である場合（ＳＴ１０８；Ｎｏ）、メモリコントローラ２は、ＳＴ１０５と異なる方法で極小点の探索方向を決定する（ＳＴ１０９）。具体的には、メモリコントローラ２は、オンセル数ＣＣ＿１及びＣＣ＿３のうち、期待値ＥＣとの差が大きい方のオンセル数ＣＣのオンセルを含んだデータのリードに使用されたリード電圧ＶＣＧＲから、期待値ＥＣとの差が小さい方のオンセル数ＣＣのオンセルを含んだデータのリードに使用されたリード電圧ＶＣＧＲに向かう向きを探索方向に決定する。オンセル数ＣＣ＿１と期待値ＥＣとの差が最小である場合、探索方向は、電圧の大きさが低くなる方向（電圧の負の方向）である。オンセル数ＣＣ＿３と期待値ＥＣとの差が最小である場合、探索方向は、電圧の大きさが高くなる方向（電圧の正の方向）である。ＳＴ１０９の実行によって、図１０のフローは終了する。
【0085】
オンセル数ＣＣ＿２と期待値ＥＣとの差が最小である場合（ＳＴ１０８；Ｙｅｓ）、メモリコントローラ２は、ＳＴ１０５を行う。リード電圧Ｖｒ＿２及びＶｒ＿３のいずれもが範囲ＶＭの中にない場合、通常は、オンセル数ＣＣ＿２と期待値ＥＣとの差が最小であることは起こらないと考えられる。よって、オンセル数ＣＣ＿２と期待値ＥＣとの差が最小であることは、これまでのステップによる処理での意図せぬ現象（エラー）が発生したと考えられる。このことに基づいて、探索方向の決定は、ＳＴ１０９によってではなく、ＳＴ１０５によって行われる。
【0086】
１．２．３．１．１．期待値
図１３は、第１実施形態のメモリシステムで使用される期待値ＥＣの例を示す。メモリコントローラ２は、半導体メモリ１にデータを書き込むことを決定すると、書き込まれるデータをページのサイズに分割し、ページごとに半導体メモリ１に書き込む。このとき、メモリコントローラ２は、書き込まれるページデータをランダマイズする。ランダマイズは、ページデータ中のビットをランダムに可逆的に並べ替えることである。ランダマイズの結果、ページサイズのデータの“０”データの分布と“１”データの分布の局所的な偏りが減少し、“０”データと“１”データが実質的に均一に分布する。各ページに書き込まれるページデータの“０”データと“１”データが実質的に均一に分布するため、全４ページにデータを書き込まれたセルユニットＣＵ中のメモリセルトランジスタＭＴのステートの分布も実質的に均一になる。すなわち、そのようなセルユニットＣＵ中の各ステートに位置するメモリセルトランジスタＭＴの数は実質的に同一になる。
図１３は、第１実施形態のメモリシステムで使用される期待値ＥＣの例を示す。メモリコントローラ２は、半導体メモリ１にデータを書き込むことを決定すると、書き込まれるデータをページのサイズに分割し、ページごとに半導体メモリ１に書き込む。このとき、メモリコントローラ２は、書き込まれるページデータをランダマイズする。ランダマイズは、ページデータ中のビットをランダムに可逆的に並べ替えることである。ランダマイズの結果、ページサイズのデータの“０”データの分布と“１”データの分布の局所的な偏りが減少し、“０”データと“１”データが実質的に均一に分布する。各ページに書き込まれるページデータの“０”データと“１”データが実質的に均一に分布するため、全４ページにデータを書き込まれたセルユニットＣＵ中のメモリセルトランジスタＭＴのステートの分布も実質的に均一になる。すなわち、そのようなセルユニットＣＵ中の各ステートに位置するメモリセルトランジスタＭＴの数は実質的に同一になる。
【0087】
１セルユニットＣＵがｍ個のメモリセルトランジスタＭＴを含む現行の例に基づくと、各ステートに或るメモリセルトランジスタＭＴの数は、ＣＳ＝ｍ／２Ｌである。Ｌは、セルユニットＣＵが記憶しているページの数である。セルユニットＣＵが４ページのデータを記憶している現行の例に基づくと、Ｌは４である。
【0088】
そのようなセルユニットＣＵ中の各ステートに位置するメモリセルトランジスタＭＴの数は実質的に同一であるため、或るステート及びそれより低いステートにあるメモリセルトランジスタＭＴの総数は、ステートの位置に基づいて、ＣＳに比例する。具体的には、図１２に示されるように、“０”、“１”、“２”、“３”、“４”、“５”、“６”、“７”、“８”、“９”、“１０”、“１１”、“１２”、“１３”、及び“１４”ステートまでのそれぞれのトランジスタの累計は、それぞれ、ＣＳ、２ＣＳ、３ＣＳ、４ＣＳ、５ＣＳ、６ＣＳ、７ＣＳ、８ＣＳ、９ＣＳ、１０ＣＳ、１１ＣＳ、１２ＣＳ、１３ＣＳ、１４ＣＳ、及び１５ＣＳである。これらの数が期待値ＥＣとして使用される。Ｐを正の整数として、ターゲット極小点が下からＰ番目のステートとＰ＋１番目のステートの間の極小点である例に基づくと、ターゲット極小点の推定のための期待値ＥＣは、ＣＳ×Ｐである。“３”ステートと“４”ステートの間の極小点である例に基づくと、ターゲット極小点の推定のための期待値ＥＣは、４ＣＳである。
【0089】
１．２．３．２．極小点の推定
極小点の推定は、ＳＴ１で決定された探索方向に向かって探索が開始する限り、既知の任意の方法で行われることが可能である。以下に２つの例の概要が記述される。
極小点の推定は、ＳＴ１で決定された探索方向に向かって探索が開始する限り、既知の任意の方法で行われることが可能である。以下に２つの例の概要が記述される。
【0090】
１．２．３．２．１．第１例
図１４及び図１５、第１実施形態のメモリシステムのメモリコントローラによる或る動作のフローを示す。より具体的には、図１４及び図１５は、図９に示される極小点の推定（ＳＴ２）の第１例のサブフローを示す。図１４は、図１０のＳＴ１で探索方向が正の向きであると決定される場合について示す。図１５は、図１０のＳＴ１で探索方向が負の向きであると決定される場合について示す。メモリコントローラ２、特にＣＰＵ２４は、図１４及び図１５を参照して以下に記述される動作を行う。
図１４及び図１５、第１実施形態のメモリシステムのメモリコントローラによる或る動作のフローを示す。より具体的には、図１４及び図１５は、図９に示される極小点の推定（ＳＴ２）の第１例のサブフローを示す。図１４は、図１０のＳＴ１で探索方向が正の向きであると決定される場合について示す。図１５は、図１０のＳＴ１で探索方向が負の向きであると決定される場合について示す。メモリコントローラ２、特にＣＰＵ２４は、図１４及び図１５を参照して以下に記述される動作を行う。
【0091】
メモリコントローラ２は、オンセル数ＣＣ＿ｋ及びリード電圧ＶＣＧＲ＿ｋに最も近い３つのリード電圧ＶＣＧＲの使用によって得られる３つのオンセル数ＣＣの計４つのオンセル数ＣＣから算出される３つのオンセル数差ＣＤの比較を使用して、３つのオンセル数差ＣＤのいずれかが極小点であるかを判断する。
【0092】
図１４に示されるように、メモリコントローラ２は、変数ｋを１増分する（ＳＴ２０１）。
【0093】
メモリコントローラ２は、リード電圧ＶＣＧＲ＿ｋを使用したシフトリードを行って、オンセル数ＣＣ＿ｋを取得する（ＳＴ２０２）。リード電圧ＶＣＧＲ＿ｋは、リード電圧ＶＣＧＲ＿ｋ－１よりシフト電圧ΔＶだけ高い。オンセル数ＣＣ＿ｋの取得の詳細は、図１０のＳＴ１０１に関して記述された通りである。シフトリードは、シングルステートリードを使用する。
【0094】
メモリコントローラ２は、オンセル数差ＣＤ＿ｋを算出する（ＳＴ２０３）。オンセル数差ＣＤ＿ｋは、オンセル数ＣＣ＿ｋ－オンセル数ＣＣ＿（ｋ－１）である。オンセル数差ＣＤ＿ｋの算出の詳細は、図１０のＳＴ１０２に関して記述された通りである。
【0095】
オンセル数ＣＣ＿４及びリード電圧ＶＣＧＲ＿４に最も近い３つリード電圧ＶＣＧＲの使用によって得られる３つのオンセル数ＣＣから算出される３つのオンセル数差ＣＤは、オンセル数差ＣＤ＿（ｋ－２）、ＣＤ＿（ｋ－１）、及びＣＤ＿ｋである。このことに基づいて、メモリコントローラ２は、オンセル数差ＣＤ＿（ｋ－１）＜オンセル数差ＣＤ＿（ｋ－２）且つオンセル数差ＣＤ＿（ｋ－１）＜オンセル数差ＣＤ＿ｋであるかを判断する（ＳＴ２０４）。
【0096】
オンセル数差ＣＤ＿（ｋ－１）＜オンセル数差ＣＤ＿（ｋ－２）且つオンセル数差ＣＤ＿（ｋ－１）＜オンセル数差ＣＤ＿ｋである場合（ＳＴ２０４＿Ｙｅｓ）、メモリコントローラ２は、リード電圧Ｖｒ＿（ｋ－１）が極小点であると推定する（ＳＴ２０５）。ＳＴ２０５の実行によって、図１４のフローは終了する。
【0097】
一方、オンセル数差ＣＤ＿（ｋ－１）＜オンセル数差ＣＤ＿（ｋ－２）且つオンセル数差ＣＤ＿（ｋ－１）＜オンセル数差ＣＤ＿ｋでない場合（ＳＴ２０４＿Ｎｏ）、フローはＳＴ２０１に継続する。
【0098】
図１５に示されるように、メモリコントローラ２は、変数ｋを４に設定する（ＳＴ２１１）。
【0099】
メモリコントローラ２は、リード電圧ＶＣＧＲ＿４を使用したシフトリードを行って、オンセル数ＣＣ＿４を取得する（ＳＴ２１１）。探索方向が負であるため、リード電圧ＶＣＧＲ＿４は、これまでに使用されたリード電圧ＶＣＧＲ＿１、ＶＣＧＲ＿２、及びＶＣＧＲ＿３のうちの最小のＶＣＧＲ、すなわちＶＣＧＲ＿１より低い。リード電圧ＶＣＧＲ＿４は、リード電圧ＶＣＧＲ＿１よりシフト電圧ΔＶだけ低い。オンセル数ＣＣ＿ｋの取得の詳細は、図１０のＳＴ１０１に関して記述された通りである。シフトリードは、シングルステートリードを使用する。
【0100】
メモリコントローラ２は、オンセル数差ＣＤ＿４を算出する（ＳＴ２１２）。オンセル数差ＣＤ＿４は、オンセル数ＣＣ＿４と、これまでに取得されたオンセル数ＣＣ＿１、ＣＣ＿２、及びＣＣ＿３のうちで最小のリード電圧ＶＣＧＲに対応するオンセル数ＣＣ、すなわちオンセル数ＣＣ＿１との差である。すなわち、オンセル数差ＣＤ＿４は、オンセル数ＣＣ＿１－オンセル数ＣＣ＿４である。
【0101】
オンセル数ＣＣ＿４及びリード電圧ＶＣＧＲ＿４に最も近い３つのリード電圧ＶＣＧＲの使用によって得られる３つのオンセル数ＣＣから算出される３つのオンセル数差ＣＤは、オンセル数差ＣＤ＿２、ＣＤ＿３、及びＣＤ＿４である。このことに基づいて、メモリコントローラ２は、オンセル数差ＣＤ＿２＜オンセル数差ＣＤ＿３且つオンセル数差ＣＤ＿２＜オンセル数差ＣＤ＿４であるかを判断する（ＳＴ２１３）。
【0102】
オンセル数差ＣＤ＿２＜オンセル数差ＣＤ＿３且つオンセル数差ＣＤ＿２＜オンセル数差ＣＤ＿４である場合（ＳＴ２１３＿Ｙｅｓ）、メモリコントローラ２は、リード電圧Ｖｒ＿２が極小点であると推定する（ＳＴ２１４）。ＳＴ２１４の実行によって、図１４のフローは終了する。
【0103】
一方、オンセル数差ＣＤ＿２＜オンセル数差ＣＤ＿３且つオンセル数差ＣＤ＿２＜オンセル数差ＣＤ＿４でない場合（ＳＴ２１３＿Ｎｏ）、メモリコントローラ２は、変数ｋを５に設定する（ＳＴ２２１）。
【0104】
メモリコントローラ２は、リード電圧ＶＣＧＲ＿ｋを使用したシフトリードを行って、オンセル数ＣＣ＿ｋを取得する（ＳＴ２２２）。リード電圧ＶＣＧＲ＿ｋは、リード電圧ＶＣＧＲ＿ｋ－１よりシフト電圧ΔＶだけ低い。オンセル数ＣＣ＿ｋの取得の詳細は、図１０のＳＴ１０１に関して記述された通りである。シフトリードは、シングルステートリードを使用する。
【0105】
メモリコントローラ２は、オンセル数差ＣＤ＿ｋを算出する（ＳＴ２２３）。オンセル数差ＣＤ＿ｋは、オンセル数ＣＣ＿（ｋ－１）－オンセル数ＣＣ＿ｋである。
【0106】
メモリコントローラ２は、ｋが５であるかを判断する（ＳＴ２２４）。ｋが５である場合（ＳＴ２２４＿Ｙｅｓ）、オンセル数ＣＣ＿５及びリード電圧ＶＣＧＲ＿５に最も近い３つのリード電圧ＶＣＧＲの使用によって得られる３つのオンセル数ＣＣから算出される３つのオンセル数差ＣＤは、オンセル数差ＣＤ＿２、ＣＤ＿４、及びＣＤ＿５である。このことに基づいて、メモリコントローラ２は、オンセル数差ＣＤ＿４＜オンセル数差ＣＤ＿２且つオンセル数差ＣＤ＿４＜オンセル数差ＣＤ＿５であるかを判断する（ＳＴ２２５）。
【0107】
メモリコントローラ２は、オンセル数差ＣＤ＿４＜オンセル数差ＣＤ＿２且つオンセル数差ＣＤ＿４＜オンセル数差ＣＤ＿５である場合（ＳＴ２２５＿Ｙｅｓ）、リード電圧Ｖｒ＿４が極小点であると推定する（ＳＴ２２６）。ＳＴ２２６の実行によって、図１４のフローは終了する。
【0108】
オンセル数差ＣＤ＿４＜オンセル数差ＣＤ＿２且つオンセル数差ＣＤ＿４＜オンセル数差ＣＤ＿５でない場合（ＳＴ２２５＿Ｎｏ）、メモリコントローラ２は、ｋを１増分する（ＳＴ２２７）。ＳＴ２２７は、ＳＴ２２２に継続する。
【0109】
ｋが５でない場合（ＳＴ２２４＿Ｎｏ）、オンセル数ＣＣ＿ｋ及びリード電圧ＶＣＧＲ＿ｋに最も近い３つのリード電圧ＶＣＧＲの使用によって得られる３つのオンセル数ＣＣから算出される３つのオンセル数差ＣＤは、オンセル数差ＣＤ＿（ｋ－２）、ＣＤ＿（ｋ－１）、及びＣＤ＿ｋである。このことに基づいて、メモリコントローラ２は、オンセル数差ＣＤ＿（ｋ－１）＜オンセル数差ＣＤ＿（ｋ－２）且つオンセル数差ＣＤ＿（ｋ－１）＜オンセル数差ＣＤ＿ｋであるかを判断する（ＳＴ２３１）。
【0110】
メモリコントローラ２は、オンセル数差ＣＤ＿（ｋ－１）＜オンセル数差ＣＤ＿（ｋ－２）且つオンセル数差ＣＤ＿（ｋ－１）＜オンセル数差ＣＤ＿ｋである場合（ＳＴ２３１＿Ｙｅｓ）、リード電圧Ｖｒ＿（ｋ－１）が極小点であると推定する（ＳＴ２３２）。ＳＴ２３２の実行によって、図１４のフローは終了する。
【0111】
オンセル数差ＣＤ＿（ｋ－１）＜オンセル数差ＣＤ＿（ｋ－２）且つオンセル数差ＣＤ＿（ｋ－１）＜オンセル数差ＣＤ＿ｋでない場合（ＳＴ２３１＿Ｎｏ）、メモリコントローラ２は、ｋを１増分する（ＳＴ２３３）。ＳＴ２３３は、ＳＴ２２２に継続する。
【0112】
１．２．３．２．２．第２例
第２例では、メモリコントローラ２は、ＳＴ１に先立って、ターゲット極小点を含むと推定される探索範囲を決定する。決定は、任意の方法で行われることが可能である。例えば、事前の統計処理及び（又は）シミュレーションにより行われることが可能である。
第２例では、メモリコントローラ２は、ＳＴ１に先立って、ターゲット極小点を含むと推定される探索範囲を決定する。決定は、任意の方法で行われることが可能である。例えば、事前の統計処理及び（又は）シミュレーションにより行われることが可能である。
【0113】
ＳＴ２として、メモリコントローラ２は、決定された探索範囲に亘って、ＳＴ１で決定された探索方向に向かって、シフトリードを繰り返す。メモリコントローラ２は、シフトリードによって得られる全てのオンセル数差ＣＤ、すなわち、全てのリード電圧Ｖｒのうち、最小のリード電圧Ｖｒを極小点として推定する。極小点の探索は、探索方向が正である場合は、図１４のフローが使用されることが可能であり、探索方向が負である場合は、図１５のフローが使用されることが可能である。
【0114】
１．２．３．３．極小値探索の実例
図１６は、第１実施形態のメモリシステム５での極小値探索の第１実例を示す。図１６は、図１０のサブフローのＳＴ１０４でＹｅｓと判断される第１ケースを示す。図１６の例では、最上段に示されるように、リード電圧Ｖｒ＿２が範囲ＶＭの中にある。リード電圧Ｖｒ＿２がリード電圧Ｖｒ＿３より小さいため、中段に示されるように、探索方向は、閾値電圧の負の方向と決定される。
図１６は、第１実施形態のメモリシステム５での極小値探索の第１実例を示す。図１６は、図１０のサブフローのＳＴ１０４でＹｅｓと判断される第１ケースを示す。図１６の例では、最上段に示されるように、リード電圧Ｖｒ＿２が範囲ＶＭの中にある。リード電圧Ｖｒ＿２がリード電圧Ｖｒ＿３より小さいため、中段に示されるように、探索方向は、閾値電圧の負の方向と決定される。
【0115】
負の方向に向かって、リード電圧Ｖｒが順次取得され、この結果、リード電圧Ｖｒ＿４及びＶｒ＿５が順に取得される。リード電圧Ｖｒ＿４は、リード電圧Ｖｒ＿２及びＶｒ＿５より低い。このため、リード電圧Ｖｒ＿４が極小点と推定される。推定された極小点は、ターゲット極小点と同じく、“３”ステートと“４”ステートの間に位置する。すなわち、推定された極小点は、ターゲット極小点と同じく、“３”ステートと“４”ステートの区別のためのリード電圧として使用されることが可能な極小点である。
【0116】
図１７は、第１実施形態のメモリシステム５での極小値探索の第２実例を示す。図１６は、図１０のサブフローのＳＴ１０４及びＳＴ１０８の両方でＮｏと判断される第２ケースを示す。図１７の例では、最上段に示されるように、リード電圧Ｖｒ＿２及びＶｒ＿３のいずれも範囲ＶＭの中にない。このため、オンセル数ＣＣ＿１、ＣＣ＿２、及びＣＣ＿３のうち、期待値ＥＣ（＝４ＣＳ）との差が最小となる１つが選択される。図１７の例では、オンセル数ＣＣ＿１が選択される。よって、探索方向は、電圧の負の方向に決定される。
【0117】
負の方向に向かって、リード電圧Ｖｒが順次取得され、この結果、リード電圧Ｖｒ＿４及びＶｒ＿５が順に取得される。リード電圧Ｖｒ＿４はリード電圧Ｖｒ＿２及びＶｒ＿５より低い。このため、図１６と同じく、ターゲット極小点と同じ“３”ステートと“４”ステートの区別のためのリード電圧として使用されることが可能な極小点としてリード電圧Ｖｒ＿４が推定される。
【0118】
１．３．利点（効果）
第１実施形態によれば、以下に記述されるように、誤った極小点の推定が抑制されたメモリシステムが提供されることが可能である。
第１実施形態によれば、以下に記述されるように、誤った極小点の推定が抑制されたメモリシステムが提供されることが可能である。
【0119】
比較及び参照のために、メモリシステム１００（図示せず）が記述される。メモリシステム１００は、メモリシステム５と同じ構成要素及び構成要素の接続を有し、一方、メモリシステム５と異なる動作をする。メモリシステム１００は、ターゲット極小点の探索のために、第１実施形態の図１０のステップＳＴ１０１、ＳＴ１０２、及びＳＴ１０３を行う。次いで、メモリシステム１００は、ステップＳＴ１０５を行う。このようにして決定される探索方向に向かう探索により、図１８に示される結果が生じ得る。
【0120】
図１８の上段は、第１実施形態の図１７の最上段と同じであり、すなわち第１実施形態と同じ大きさのリード電圧Ｖｒ＿２及びＶｒ＿３が既に取得済みである。リード電圧Ｖｒ＿３がリード電圧Ｖｒ＿２より低いため、探索方向は、電圧の正の方向に決定される。決定された探索方向にリード電圧Ｖｒが順次取得される結果、リード電圧Ｖｒ＿１１及びＶｒ＿１２が順に取得される。このようなリード電圧Ｖｒの取得の結果、リード電圧Ｖｒ＿１２が極小点として決定される。しかしながら、リード電圧Ｖｒ＿１２は、ターゲット極小点が“３”ステートと“４”ステートの間に位置するのに対して、“４”ステートと“５”ステートの間に位置する。すなわち、決定されたリード電圧Ｖｒ＿１２は、求められるステートの区別のためのリード電圧ではない。リード電圧Ｖｒ＿１２の使用は、誤ったデータリードに繋がる。図１８のような誤った決定は、最初の２つのリード電圧Ｖｒ＿２及びＶｒ＿３が、ターゲット極小点から大きく離れていると生じ得る。特に、最初の２つのリード電圧Ｖｒ＿２及びＶｒ＿３が閾値電圧ローブの極大点の近傍にあると生じやすい。
【0121】
第１実施形態によれば、最初の２つのリード電圧Ｖｒ＿２及びＶｒ＿３の少なくとも一方が、範囲ＶＭの中にある場合（第１ケース）、リード電圧Ｖｒ＿２及びＶｒ＿３のうちの大きい方から小さい方に向かう向きが探索方向に決定される。リード電圧Ｖｒ＿２及びＶｒ＿３のうちの少なくともいずれかが範囲ＶＭの中にある限り、これは、リード電圧Ｖｒ＿２及びＶｒ＿３が、探索対象の極小点が区別する２つのステートの間のリード電圧、ひいてはターゲット極小点に対応するリード電圧の近くに位置すると推定される。このため、リード電圧Ｖｒ＿２及びＶｒ＿３の大きい方から小さい方に向かう探索方向の使用によって、ターゲット極小点が区別する２つのステートと異なるステートの区別のための極小点が決定されることが抑制され、ターゲット極小点が推定される可能性が高い。よって、短時間且つ高い精度で、ターゲット極小点が推定されることが可能である。ターゲットのステート区別のための極小点の使用によって、高い精度でデータがリードされることが可能である。
【0122】
第１実施形態によれば、最初の２つのリード電圧Ｖｒ＿２及びＶｒ＿３のいずれも範囲ＶＭの中にない場合、オンセル数ＣＣ＿１、ＣＣ＿２、又はＣＣ＿３のうち期待値ＥＣとの差が最小となる１つが選択される。そして、オンセル数ＣＣ＿２が選択されない限り（第２ケース）、期待値ＥＣとの差が大きい方のオンセル数ＣＣのオンセルを含んだデータのリードに使用されたリード電圧ＶＣＧＲから、期待値ＥＣとの差が小さい方のオンセル数ＣＣのオンセルを含んだデータのリードに使用されたリード電圧ＶＣＧＲに向かう向きが探索方向に決定される。このように決定された探索方向は、ターゲット極小点に向かう可能性が高い。よって、最初の２つのリード電圧Ｖｒ＿２及びＶｒ＿３のいずれも範囲ＶＭの中にない場合であっても、ターゲット極小点が区別する２つのステートと異なるステートの区別のための極小点が決定されることが抑制されることが可能である。よって、より高い精度でターゲット極小点が決定されることが可能であり、より高い精度でデータがリードされることが可能である。
【0123】
２．第２実施形態
第２実施形態は、ターゲット極小点の初期探索に基づく探索方向の決定（図９のステップＳＴ１）の詳細の点で、第１実施形態と異なる。
第２実施形態は、ターゲット極小点の初期探索に基づく探索方向の決定（図９のステップＳＴ１）の詳細の点で、第１実施形態と異なる。
【0124】
第２実施形態のメモリシステム５ｂは、第１実施形態のメモリシステム５の構成と同じ構成を有する。ただし、第２実施形態のメモリコントローラ２ｂは、以下に記述される動作を実行できるように構成されている。具体的には、ＲＯＭ２２ｂ中のプログラムは、ＣＰＵ２４によって実行されることによりメモリコントローラ２ｂに以下に記述させる動作させるように構成されている。
【0125】
図１９は、第２実施形態のメモリシステムのメモリコントローラによる或る動作のフローを示す。より具体的には、図１９は、第１実施形態の図９に示される初期探索及び探索方向決定（ＳＴ１）のサブフローを示す。メモリコントローラ２ｂ、特にＣＰＵ２４は、図１９を参照して以下に記述される動作を行う。
【0126】
メモリコントローラ２ｂは、ＳＴ１０３の後、ＳＴ１０６を実行する。メモリコントローラ２ｂは、ＳＴ１０６の後、オンセル数ＣＣ＿１、ＣＣ＿２、及びＣＣ＿３のうちの期待値ＥＣと最大の差を有する１つが閾値Ｎを超えるかを判断する（ＳＴ２４１）。
【0127】
ＳＴ２４１は、オンセル数ＣＣ＿１、ＣＣ＿２、及びＣＣ＿３に基づいて取得されるリード電圧Ｖｒ＿２及びＶｒ＿３がターゲット極小点から大きく離れていることを検出するために行われる。このことに基づいて、例えば、ＳＴ２４１は、リード電圧Ｖｒ＿２及びＶｒ＿３がターゲット極小点が区別する２つのステートと異なる２つのステートの間の極小点の近傍に位置することを検出するために行われる。その目的で、閾値Ｎは、例えば、ＣＳ（＝ｍ／２Ｌ）とされることが可能である。
【0128】
期待値との最大の差を有するオンセル数ＣＣが閾値Ｎを超えない場合（ＳＴ２４１＿Ｎｏ）、フローはＳＴ１０４に継続する。ＳＴ１０４の判断がＹｅｓの場合、フローはＳＴ１０５に継続し、ＳＴ１０５の実行によって図１９のフローは終了する。
【0129】
期待値ＥＣと最大の差を有するオンセル数ＣＣが閾値Ｎを超える場合（ＳＴ２４１＿Ｙｅｓ）、及びＳＴ１０４の判断がＮｏの場合、第１実施形態と同じく、期待値ＥＣとの差が最小となるオンセル数ＣＣを使用した探索方向の決定が行われる。すなわち、期待値と最大の差を有するオンセル数ＣＣが閾値Ｎを超える場合（ＳＴ２４１＿Ｙｅｓ）、及びＳＴ１０４の判断がＮｏの場合、ＳＴ１０６が実行済みのため、ＳＴ１０７が行われる。ＳＴ１０７は、ＳＴ１０８に継続する。ＳＴ１０８での判断がＮｏである場合、ＳＴ１０９が行われ、ＳＴ１０９の実行によって、図１９のフローは終了する。一方、ＳＴ１０８での判断がＹｅｓである場合、ＳＴ１０５が行われる。
【0130】
第２実施形態によれば、オンセル数ＣＣ＿１、ＣＣ＿２、及びＣＣ＿３のうちの期待値ＥＣと最大の差を有する１つが閾値Ｎを超えるかが判断される。最大の差を有するオンセル数ＣＣが閾値Ｎを超える場合、リード電圧Ｖｒ＿２及びＶｒ＿３がターゲット極小点から大きく離れていると推定される。このことに基づいて、第１実施形態と同じステップの後続によって、リード電圧Ｖｒ＿２又はＶｒ＿３が範囲ＶＭの中にあるか否か、及び（又は）期待値ＥＣとの差が最小となるオンセル数ＣＣに基づいて探索方向が決定される。第２実施形態によれば、第１実施形態と同じステップによって第１実施形態と同じ利点を得られ、さらに、第１実施形態と同じステップに先立つ期待値ＥＣと最大の差を有するオンセル数ＣＣと閾値Ｎの比較によって、第１実施形態よりもさらに高精度でターゲット極小点が決定されることが可能である。
【0131】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0132】
５…メモリシステム、１…半導体メモリ、２…メモリコントローラ、２１…ホストインターフェース、２２…ＲＯＭ、２３…ＲＡＭ、２４…ＣＰＵ、２５…メモリインターフェース、２６…誤り訂正回路、１０…メモリセルアレイ、１１…入出力回路、１２…レジスタ、１３…シーケンサ、１４…電圧生成回路、１５…ドライバ、１６…ロウデコーダ、１７…センスアンプ、１８…データレジスタ、ＶＣＧＲ…リード電圧、ＣＣ…オンセル数、ＣＤ…オンセル数差、ΔＶ…シフト電圧、ＶＭ…範囲
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
