(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023181011
(43)【公開日】2023-12-21
(54)【発明の名称】積層セラミックコンデンサ
(51)【国際特許分類】
H01G 4/30 20060101AFI20231214BHJP
【FI】
H01G4/30 201C
H01G4/30 513
【審査請求】未請求
【請求項の数】7
【出願形態】OL
(21)【出願番号】P 2022094743
(22)【出願日】2022-06-10
(71)【出願人】
【識別番号】000006633
【氏名又は名称】京セラ株式会社
(74)【代理人】
【識別番号】100075557
【弁理士】
【氏名又は名称】西教 圭一郎
(72)【発明者】
【氏名】石田 秀幸
(72)【発明者】
【氏名】岩井田 智広
(72)【発明者】
【氏名】西垣 政浩
(72)【発明者】
【氏名】駒田 一真
(72)【発明者】
【氏名】杉浦 創太
【テーマコード(参考)】
5E001
5E082
【Fターム(参考)】
5E001AB03
5E001AC01
5E082AA01
5E082AB03
5E082EE14
5E082FF05
5E082FG26
5E082GG10
(57)【要約】
【課題】 クラックの発生を低減しつつ、静電容量の低下を低減できる積層セラミックコンデンサを提供する。
【解決手段】 積層セラミックコンデンサ1は、複数の誘電体層4と複数の内部電極層5とが交互に積層されてなる積層体21を含む。複数の内部電極層5は、部分薄肉内部電極層51を含む。部分薄肉内部電極層51は、厚肉部51aと、少なくとも1つの薄肉部51bとを有する。薄肉部51bは、厚肉部51aよりも、複数の誘電体層4と複数の内部電極層5との積層方向における厚みが薄く、隣接する2つの誘電体層4のうちの少なくとも一方との間に空隙10を有する。
【選択図】
図3
【特許請求の範囲】
【請求項1】
複数の誘電体層と複数の内部電極層とが交互に積層されてなる積層体を含み、
前記複数の内部電極層は、部分薄肉内部電極層を含み、
前記部分薄肉内部電極層は、厚肉部と、少なくとも1つの薄肉部とを有し、
前記薄肉部は、前記厚肉部よりも、前記複数の誘電体層と前記複数の内部電極層との積層方向における厚みが薄く、隣接する2つの誘電体層のうちの少なくとも一方との間に空隙を有する、積層セラミックコンデンサ。
【請求項2】
前記薄肉部は、前記厚肉部と電気的に接続されている、請求項1に記載の積層セラミックコンデンサ。
【請求項3】
前記薄肉部は、前記積層方向に沿った断面を見たときに、前記積層方向に垂直な方向の長さが、前記積層方向の厚みよりも長い、請求項1または2に記載の積層セラミックコンデンサ。
【請求項4】
前記薄肉部は、前記積層方向に沿った断面を見たときに、前記積層方向の厚みに対する前記積層方向に垂直な方向の長さの比が1.5以上5.0以下である、請求項1または2に記載の積層セラミックコンデンサ。
【請求項5】
前記薄肉部の前記積層方向の厚みが、前記厚肉部の前記積層方向の厚みの20%以上70%以下である、請求項1または2に記載の積層セラミックコンデンサ。
【請求項6】
前記薄肉部の前記積層方向の厚みが、前記厚肉部の前記積層方向の厚みの20%以上70%以下である、請求項4に記載の積層セラミックコンデンサ。
【請求項7】
前記部分薄肉内部電極層は、M(Mは自然数)個の前記薄肉部を有し、
前記複数の内部電極層は、各内部電極層を前記積層方向に貫通するN(Nは自然数)個の貫通孔であって、前記空隙と連通しないN個の貫通孔を有し、
M/(M+N)で表される個数比が0.3以上である、請求項6に記載の積層セラミックコンデンサ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、積層セラミックコンデンサに関する。
【背景技術】
【0002】
積層セラミックコンデンサは、誘電体層と内部電極層とが交互に積層されてなる積層体を含む。積層体は、誘電体層となるセラミックグリーンシートと、内部電極層となる導電性ペースト層とが交互に複数積層されてなる積層体前駆体を焼成することによって作製される。積層セラミックコンデンサでは、焼成工程における降温過程等において、誘電体層と内部電極層との収縮挙動の差に起因して、積層体にクラックが発生することがある。
【0003】
特許文献1は、内部電極層に多数の貫通孔を形成することにより、クラックの発生を抑制する積層セラミックコンデンサを開示している。
【先行技術文献】
【特許文献】
【0004】
【発明の概要】
【発明が解決しようとする課題】
【0005】
従来の積層セラミックコンデンサは、内部電極層が多数の貫通孔を有することから、静電容量の取得に寄与する内部電極層の有効面積が減少し、静電容量が低下することがあった。
【課題を解決するための手段】
【0006】
本開示の積層セラミックコンデンサは、複数の誘電体層と複数の内部電極層とが交互に積層されてなる積層体を含む。前記複数の内部電極層は、部分薄肉内部電極層を含む。前記部分薄肉内部電極層は、厚肉部と、少なくとも1つの薄肉部とを有する。前記薄肉部は、前記厚肉部よりも、前記複数の誘電体層と前記複数の内部電極層との積層方向における厚みが薄く、隣接する2つの誘電体層のうちの少なくとも一方との間に空隙を有する。
【発明の効果】
【0007】
本開示の積層セラミックコンデンサは、クラックの発生を低減しつつ、静電容量の低下を低減することができる。
【図面の簡単な説明】
【0008】
【
図1】本実施形態の積層セラミックコンデンサを示す斜視図である。
【
図2】
図1の積層セラミックコンデンサの素体を示す斜視図である。
【
図3】
図1のIII-III線で切断した断面図である。
【
図4】
図3のIV部を拡大して示す拡大断面図である。
【
図5】薄肉部の個数比と容量値との関係を示すグラフである。
【発明を実施するための形態】
【0009】
以下、図面を参照しつつ、本開示の積層セラミックコンデンサの実施形態について説明する。以下の説明で用いられる図は模式的なものであり、図面上の寸法比率等は現実のものとは必ずしも一致していない。各図に示された構成要素の数(例えば、誘電体層および内部電極層の層数)は、互いに整合していないことがある。本明細書では、一部の図面において、便宜的に、直交座標系XYZを定義する。X軸方向は、第1方向または長さ方向とも称される。Y軸方向は、第2方向または幅方向とも称される。Z軸方向は、第3方向、高さ方向、または積層方向とも称される。
【0010】
図1は、本実施形態の積層セラミックコンデンサを示す斜視図であり、
図2は、
図1の積層セラミックコンデンサの素体を示す斜視図であり、
図3は、
図1のIII-III線で切断した断面図であり、
図4は、
図3のIV部を拡大して示す拡大断面図であり、
図5は、薄肉部の個数比と容量値との関係を示すグラフである。
【0011】
本実施形態の積層セラミックコンデンサ1は、例えば
図1~3に示すように、積層体21を含んでいる。積層体21は、略直方体状の形状を有している。積層体21は、第3方向に互いに対向する第1面7aおよび第2面7b、第1方向に互いに対向する第1端面8aおよび第2端面8b、ならびに、第2方向に互いに対向する第1側面9aおよび第2側面9bを有している。第1面7aおよび第2面7bは、第3方向に垂直であってもよい。第1端面8aおよび第2端面8bは、第1方向に垂直であってもよい。第1側面9aおよび第2側面9bは、第2方向に垂直であってもよい。以下では、第1面7aおよび第2面7bを、主面7a,7bと総称することがあり、第1端面8aおよび第2端面8bを、端面8a,8bと総称することがあり、第1側面9aおよび第2側面9bを、側面9a,9bと総称することがある。
【0012】
積層体21は、複数の誘電体層4と複数の内部電極層5とが第3方向(積層方向)に交互に積層されて構成される。
【0013】
誘電体層4は、絶縁性を有する材料で構成されている。誘電体層4は、例えばBaTiO3(チタン酸バリウム)、CaTiO3(チタン酸カルシウム)、SrTiO3(チタン酸ストロンチウム)、またはBaZrO3(ジルコン酸バリウム)等を主成分とするセラミック材料で構成されていてもよい。なお、本明細書において、「主成分」とは、着目する材料または部材等において最も構成比率の高い成分のことを言う。構成比率は、含有濃度(mol%)であってよい。誘電体層4は、第3方向において、例えば、0.1μm~1.0μm程度の厚みを有していてもよく、0.4μm~0.5μm程度の厚みを有していてもよい。
【0014】
内部電極層5は、導電性を有する材料で構成されている。内部電極層5は、例えばNi(ニッケル)、Pd(パラジウム)、Ag(銀)、またはCu(銅)等を主成分とする金属材料で構成されていてもよい。内部電極層5は、第3方向において、例えば、0.1μm~1.0μm程度の厚みを有していてもよく、0.4μm~0.5μm程度の厚みを有していてもよい。
【0015】
内部電極層5は、第1側面9aおよび第2側面9bに露出している。また、内部電極層5は、極性別に第1端面8aまたは第2端面8bに露出している。
【0016】
積層セラミックコンデンサ1は、例えば
図2に示すように、保護層6を含んでいる。保護層6は、積層体21の第1側面9aおよび第2側面9bに位置している。保護層6は、側面9a,9bに露出した極性の異なる内部電極層5同士を電気的に絶縁している。また、保護層6は、側面9a,9bに露出した内部電極層5の端部を機械的に保護している。側面9a,9bに保護層6が配設された積層体21は、素体2とも称される。
【0017】
保護層6は、絶縁性を有する材料で構成されている。保護層6は、例えばBaTiO3(チタン酸バリウム)、CaTiO3(チタン酸カルシウム)、SrTiO3(チタン酸ストロンチウム)、またはBaZrO3(ジルコン酸バリウム)等を主成分とするセラミック材料で構成されていてもよい。保護層6は、誘電体層4を構成するセラミック材料と同じセラミック材料で構成されていてもよい。保護層6は、第2方向において、例えば5μm~30μm程度の厚みを有していてもよい。
【0018】
積層セラミックコンデンサ1は、例えば
図1,2に示すように、外部電極3を含んでいる。外部電極3は、外部基板または外部装置との電気的接続のために用いられる。
【0019】
外部電極3は、第1外部電極31と第2外部電極32とで構成される。第1外部電極31は、積層体21の第1端面8aに位置している。第1外部電極31は、第1端面8aに露出した内部電極層5と電気的に接続されている。第2外部電極32は、積層体21の第2端面8bに位置している。第2外部電極32は、第2端面8bに露出した内部電極層5と電気的に接続されている。第1外部電極31および第2外部電極32は、例えば
図1,2に示すように、主面7a,7bに位置していてもよい。また、第1外部電極31および第2外部電極32は、例えば
図1に示すように、側面9a,9b上に位置し、保護層6を覆っていてもよい。
【0020】
第1外部電極31および第2外部電極32は、単一の導電層で構成されていてもよく、複数の導電層で構成されていてもよい。本実施形態では、例えば
図3に示すように、第1外部電極31および第2外部電極32が、下地層3aおよび外層3bで構成されている。
【0021】
下地層3aは、積層体21に接しており、端面8a,8bに露出した内部電極層5と接続されている。下地層3aは、例えば、めっき法、スパッタリング法、蒸着法等の薄膜形成技術、またはスクリーン印刷法、グラビア印刷法等の厚膜形成技術を用いて形成されていてもよい。下地層3aは、金属材料から構成されている。下地層3aに用いられる金属材料は、例えばNi、Cu、Ag、Pd、Au等の金属またはこれらの金属から成る合金であってもよい。
【0022】
外層3bは、下地層3aを覆っている。外層3bは、例えば無電解めっき法、電解めっき法等の薄膜形成技術を用いて形成されていてもよい。外層3bは、金属材料から構成されている。外層3bに用いられる金属材料は、例えばNi、Sn、Cu、Au等の金属またはこれらの金属から成る合金であってもよい。外層3bは、単一のめっき層で構成されていてもよく、複数のめっき層で構成されていてもよい。
【0023】
複数の内部電極層5は、例えば
図2に示すように、部分薄肉内部電極層(以下、部分薄肉層ともいう)51を含んでいる。部分薄肉層51は、厚肉部51aと、少なくとも1つの薄肉部51bとを有している。薄肉部51bは、厚肉部51aよりも、積層方向における厚みが薄い。薄肉部51bは、積層方向において隣接する2つの誘電体層4のうちの少なくとも一方との間に空隙10を有している。
【0024】
薄肉部51bは、厚肉部51aと電気的に接続されていてもよい。言い換えると、薄肉部51bは、厚肉部51aを介して、外部電極3と電気的に接続されていてもよい。この場合、薄肉部51bは、静電容量の取得に寄与することができる。
【0025】
積層セラミックコンデンサ1は、誘電体層4と内部電極層5との間に空隙10が存在することから、焼成工程における降温過程等において、誘電体層4と内部電極層5との熱膨張係数およびヤング率の差(すなわち、収縮挙動の差)に起因した内部応力を緩和することができ、その結果、クラックの発生を低減できる。また、積層セラミックコンデンサ1は、薄肉部51bが静電容量の取得に寄与し得ることから、内部電極層5が部分薄肉層51を有さない積層セラミックコンデンサと比べて、静電容量の低下を低減できる。
【0026】
積層セラミックコンデンサ1は、複数の内部電極層5のそれぞれが、厚肉部51aと少なくとも1つの薄肉部51bとを有する構成であってもよい。この場合、静電容量の低下を低減しつつ、クラックの発生を効果的に低減できる。
【0027】
内部電極層5は、例えば
図3,4に示すように、貫通孔11を有していてもよい。貫通孔11は、内部電極層5を厚み方向(すなわち、積層方向)に貫通している。貫通孔11は、空隙10と非連通であり、薄肉部51bは、貫通孔11の内部に位置していない。積層セラミックコンデンサ1は、内部電極層5が貫通孔11を有することによって、クラックの発生を効果的に低減できる。
【0028】
薄肉部51bは、厚肉部51aと接続されていてもよい。この場合、薄肉部51bが静電容量の取得に寄与するため、静電容量の低下を効果的に低減できる。なお、
図3,4に示す断面図では、第1方向において、厚肉部51aと接続されていない薄肉部51bが示されているが、そのような薄肉部51bは、第2方向において、厚肉部51aと接続されている。
【0029】
薄肉部51bは、例えば
図4に示すように、積層方向に沿った断面を見たときに、積層方向に垂直な方向の長さが積層方向の厚みよりも長い形状であってもよい。この場合、薄肉部51bが積層方向に垂直な方向の長さよりも積層方向の長さが長い形状である場合と比べて、薄肉部51bが比較的大きい平面視面積を有する。これにより、薄肉部51bの静電容量への寄与が大きくなるため、静電容量の低下を効果的に低減できる。ここで、「平面視面積」とは、積層方向に沿って見たときの面積を指す。薄肉部51bは、積層方向に沿った断面を見たときに、例えば楕円状、矩形状、長円状等の形状を有していてもよく、その他の形状を有していてもよい。
【0030】
薄肉部51bは、積層方向に沿った断面を見たときに、積層方向の厚みAに対する積層方向に垂直な方向の長さBの比B/A(以下、アスペクト比ともいう)が、1.5以上5.0以下であってもよい。アスペクト比が1.5未満である場合、空隙10の応力緩和効果が小さくなるため、クラック不良率が大きくなる。また、アスペクト比が5.0を超える場合、薄肉部51bの静電容量への寄与が小さくなるため、静電容量の低下を低減する効果が小さくなる。アスペクト比が1.5以上5.0以下であることで、クラックの発生を効果的に低減しつつ、静電容量の低下を低減できる。
【0031】
薄肉部51bは、薄肉部51bの積層方向の厚みの、厚肉部51aの積層方向の厚みに対する比(以下、厚み比ともいう)が20%以上70%以下であってもよい。薄肉部51bの厚み比が70%を超える場合、空隙10の応力緩和効果が小さくなるため、クラック不良率が大きくなる。また、薄肉部51bの厚み比が20%未満である場合、薄肉部51bの静電容量への寄与が小さくなるため、静電容量の低下を低減する効果が小さくなる。薄肉部51bの厚み比が20%以上70%以下であることで、クラックの発生を効果的に低減しつつ、静電容量の低下を低減できる。
【0032】
複数の内部電極層5は、少なくとも1つの部分薄肉層51を有し、少なくとも1つの部分薄肉層51は、合計で、M(Mは自然数)個の薄肉部51bを有していてもよい。また、複数の内部電極層5は、合計で、N(Nは自然数)個の貫通孔11を有していてもよい。積層セラミックコンデンサ1は、M/(M+N)で表される個数比が0.3以上であってもよい。個数比は、複数の内部電極層5が有する空隙10および貫通孔11の総数に対する空隙10の数(すなわち、薄肉部51bの数)の割合であるともいえる。個数比M/(M+N)が0.3未満である場合、薄肉部51bの割合が小さいため、クラックの発生は低減できるが、静電容量が低下しやすくなる。個数比M/(M+N)が0.3以上であることで、クラックの発生を効果的に低減しつつ、静電容量の低下を低減できる。
【0033】
次に、積層セラミックコンデンサ1の製造方法の一例について説明する。
【0034】
先ず、BaTiO3を主成分とする誘電体粉末に、有機ビヒクル(有機バインダを溶媒に溶解させて調製したもの)を加えて、誘電体層4用ペーストを調製する。また、Niを主成分とする金属粉末に有機ビヒクルを加えて、内部電極層5用ペーストを調製する。
【0035】
次に、誘電体層4用ペーストおよび内部電極層5用ペーストを用いて、積層体21となる積層体前駆体を作製する。積層体前駆体は、例えばシート法または印刷法を用いて作製することができる。シート法では、先ず、誘電体層4用ペーストを用いて、セラミックグリーンシートを形成する。次に、内部電極層5用ペーストを用いて、セラミックグリーンシートの表面に電極パターンが印刷されたパターンシートを形成する。その後、パターンシートを複数積層し、所定形状に切断することによって、積層体前駆体を作製することができる。印刷法では、誘電体層4用ペーストおよび内部電極層5用ペーストを基板上に交互に印刷し、所定形状に切断した後、基板から剥離することによって、積層体前駆体を作製することができる。
【0036】
積層体前駆体を作製した後、積層体前駆体の側面に保護層6となる誘電体層を形成することによって、素体となる素体前駆体を作製する。保護層6は、積層体前駆体の側面にセラミックグリーンシートを貼付することによって形成してもよく、積層体前駆体の側面に誘電体層4用ペーストを塗布することによって形成してもよい。
【0037】
続いて、素体前駆体に脱脂処理を行う。積層セラミックコンデンサ1の製造方法では、脱脂処理として、一次脱脂処理および二次脱脂処理を行う。一次脱脂処理は、大気中で240℃程度の温度で行い、素体前駆体に含まれる溶剤および可塑剤を除去する。二次脱脂処理は、一次脱脂処理の後に行われる。二次脱脂処理は、窒素雰囲気中で700℃~1050℃程度の温度で行い、素体前駆体に含まれるバインダを熱分解および燃焼によって除去する。二次脱脂処理を行うことによって、内部電極層5に含まれるバインダを適度に除去することができ、素体前駆体の焼成後に薄肉部51bを有する部分薄肉層51を形成することができる。
【0038】
脱脂処理を行った後、素体前駆体を所定の雰囲気および所定の温度条件で焼成し、素体を作製する。続いて、素体の角およびバリを除去するために、素体を研磨粉、研磨メディア等が入ったポットの中に入れて回転させて研磨する。研磨した素体に外部電極3を形成することによって、積層セラミックコンデンサ1を製造することができる。
【実施例0039】
次に、積層セラミックコンデンサ1の実施例について説明する。実施例として、上述の製造方法を用いて、表1の試料No.2~試料No.8の積層セラミックコンデンサ、および、表2の試料No.9~試料No.12の積層セラミックコンデンサを作製した。また、比較例として、表1の試料No.1の積層セラミックコンデンサを作製した。試料No.2~No.8の積層セラミックコンデンサは、二次脱脂の温度がそれぞれ異なっている。試料No.9~試料No.12の積層セラミックコンデンサは、内部電極層5用ペーストに用いたNi粉末の平均粒径がそれぞれ異なっている。試料No.1は、素体前駆体に二次脱脂を行っていない試料である。
【0040】
試料No.1~No.8の積層セラミックコンデンサについて、静電容量値(以下、単に、容量値ともいう)を測定するとともに、試料の断面を観察して、薄肉部の有無、薄肉部のアスペクト比、薄肉部の厚み比、およびクラック不良率を測定した。断面の観察では、研磨機を用いて、積層体21の中央部まで研磨し、研磨面の中央領域を観察した。具体的には、電子顕微鏡を用いて、研磨面の反射電子像の10μm四方の範囲を10000倍の倍率で撮影し、撮影像に基づいて、薄肉部の有無、薄肉部のアスペクト比、薄肉部の厚み比、およびクラック不良率を測定した。クラック不良率は、所定個数(例えば100個)の積層セラミックコンデンサのうち、クラックが発生した積層セラミックコンデンサの個数の割合を指す。
【0041】
【0042】
試料No.1は、素体前駆体に一次脱脂のみを行い、二次脱脂を行っていない試料である。試料No.1では、内部電極層に比較的多量のバインダが残存している。したがって、素体前駆体の焼成時に内部電極層が溶融しやすいため、焼成時の内部電極層に厚肉部と薄肉部とが一時的に形成されたとしても、薄肉部は厚肉部と一体化してしまい、貫通孔となってしまう。その結果、焼成後の内部電極層には、貫通孔のみが形成され、薄肉部が形成されない。試料No.1は、クラック不良率を効果的に低減できるが、容量値が低下しやすい。
【0043】
試料No.2~試料No.5は、二次脱脂を行うことによって、複数の内部電極層5のうちの少なくとも1つを部分薄肉層51とした試料である。試料No.2および試料No.3は、部分薄肉層51を有するため、試料No.1と比べて、容量値が高くなっている。試料No.2および試料No.3は、薄肉部51bのアスペクト比が比較的小さく、厚み比が比較的大きい。このため、空隙10の応力緩和効果が貫通孔11の応力緩和効果と比べて小さい。その結果、試料No.2および試料No.3は、試料No.1と比べて、クラック不良率が若干高くなっている。
【0044】
試料No.2~試料No.5は、二次脱脂温度が高くなるにつれて、容量値が増加している。容量値の増加は、二次脱脂温度が高くなるにつれて、素体前駆体から除去されるバインダ量が増加し、その結果、焼成時に内部電極層5が溶融しにくくなり、薄肉部51bが形成されやすくなるためである。また、二次脱脂温度が高くなるにつれて、薄肉部51bのアスペクト比が増加し、厚み比が減少しており、その結果、クラック不良率が減少している。
【0045】
試料No.4~試料No.6のように、薄肉部51bのアスペクト比が1.5以上5.0以下であり、かつ薄肉部51bの厚みが厚肉部51aの厚みの20%以上70%以下である場合、クラックの発生を効果的に低減しつつ、静電容量の低下を低減できる。
【0046】
試料No.6~試料No.8のように、二次脱脂温度をさらに高くすると、薄肉部51bのアスペクト比がさらに増加し、厚み比がさらに減少する。その結果、クラック不良率を効果的に低減できるが、容量値が低下し始める。試料No.6~試料No.8は、試料No.5と比べると、容量値が低下しているが、試料No.1と比べると、容量値が増加している。
【0047】
【0048】
試料No.9~試料No.12の積層セラミックコンデンサについて、容量値を測定するとともに、試料の断面を観察して、個数比M/(M+N)を測定した。個数比は、クラック不良率等の前述の測定方法と同様に、試料No.9~試料No.12の断面を電子顕微鏡で観察することによって測定した。試料No.9~試料No.12は、二次脱脂の温度を900℃に設定して作製された試料である。試料No.9~試料No.12は、内部電極層5用ペーストの調製に用いたNi粉末の平均粒径がたがいに異なっている。
図5は、表2の結果をグラフ化したものである。
図5は、薄肉部の個数比M/(M+N)と、積層セラミックコンデンサの容量値との関係を示している。
【0049】
表2に示すように、内部電極層5用ペーストに用いるNi粉末の平均粒径を小さくすることで、個数比M/(M+N)を増加させることができ、その結果、積層セラミックコンデンサの容量値を増加させることができる。個数比M/(M+N)は、Ni粉末の平均粒径が小さくなるにつれて増加している。個数比M/(M+N)の増加は、Ni粉末の平均粒径が小さいと、焼成時の内部電極層5に厚肉部51aと薄肉部51bとが形成された際、薄肉部51bを構成するNi粒子が移動しにくく、薄肉部51bが厚肉部51aと一体化しにくいためである。Ni粉末の平均粒径を小さくすることで、クラック不良率を効果的に低減しつつ、容量値の低下を効果的に低減できる。
【0050】
以上、本開示の実施形態について詳細に説明したが、本開示は上述の実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲内において、種々の変更、改良等が可能である。
【0051】
本開示の積層セラミックコンデンサは、以下に示す(1)~(7)の態様で実施可能である。
【0052】
(1)複数の誘電体層と複数の内部電極層とが交互に積層されてなる積層体を含み、
前記複数の内部電極層は、部分薄肉内部電極層を含み、
前記部分薄肉内部電極層は、厚肉部と、少なくとも1つの薄肉部とを有し、
前記薄肉部は、前記厚肉部よりも、前記複数の誘電体層と前記複数の内部電極層との積層方向における厚みが薄く、隣接する2つの誘電体層のうちの少なくとも一方との間に空隙を有する、積層セラミックコンデンサ。
【0053】
(2)前記薄肉部は、前記厚肉部と電気的に接続されている、上記(1)に記載の積層セラミックコンデンサ。
【0054】
(3)前記薄肉部は、前記積層方向に沿った断面を見たときに、前記積層方向に垂直な方向の長さが、前記積層方向の厚みよりも長い、上記(1)または(2)に記載の積層セラミックコンデンサ。
【0055】
(4)前記薄肉部は、前記積層方向に沿った断面を見たときに、前記積層方向に垂直な方向の長さに対する前記積層方向の厚みの比が1.5以上5.0以下である、上記(1)~(3)のいずれかに記載の積層セラミックコンデンサ。
【0056】
(5)前記薄肉部の前記積層方向の厚みが、前記厚肉部の前記積層方向の厚みの20%以上70%以下である、上記(1)~(3)のいずれかに記載の積層セラミックコンデンサ。
【0057】
(6)前記薄肉部の前記積層方向の厚みが、前記厚肉部の前記積層方向の厚みの20%以上70%以下である、上記(4)に記載の積層セラミックコンデンサ。
【0058】
(7)前記部分薄肉内部電極層は、M(Mは自然数)個の前記薄肉部を有し、
前記複数の内部電極層は、各内部電極層を前記積層方向に貫通するN(Nは自然数)個の貫通孔であって、前記空隙と連通しないN個の貫通孔を有し、
M/(M+N)で表される個数比が0.3以上である、上記構成(6)に記載の積層セラミックコンデンサ。