(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023181060
(43)【公開日】2023-12-21
(54)【発明の名称】撮像素子および電子機器
(51)【国際特許分類】
H04N 25/70 20230101AFI20231214BHJP
H01L 27/146 20060101ALI20231214BHJP
【ＦＩ】
H04N25/70
H01L27/146 D
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022202458
(22)【出願日】2022-12-19
(31)【優先権主張番号】P 2022094466
(32)【優先日】2022-06-10
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110001357
【氏名又は名称】弁理士法人つばさ国際特許事務所
(72)【発明者】
【氏名】土師 英樹
(72)【発明者】
【氏名】小野 健太
【テーマコード（参考）】
4M118
5C024
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA14
4M118CA02
4M118DD04
4M118FA06
4M118FA38
4M118GC07
4M118GD03
4M118GD04
4M118HA25
4M118HA33
5C024CY16
5C024GY31
5C024HX01
5C024HX51
(57)【要約】
【課題】チップ面積の増大を抑制可能な撮像素子を提供する。
【解決手段】本開示の一実施形態の撮像素子は、複数の光電変換部を有する第１基板と、前記光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部を有し、前記第１基板に積層される第２基板と、信号処理を行うことが可能な第２信号処理部を有し、前記第２基板に積層される第３基板と、前記第２基板の回路と前記第３基板の回路とを接続する第１電極が複数設けられた第１接続部と、前記第２基板の回路と前記第３基板の回路とを接続する第２電極が複数設けられた第２接続部と、を備える。前記第１接続部の大きさと、前記第２接続部の大きさとは異なっている。
【選択図】図３
【解決手段】本開示の一実施形態の撮像素子は、複数の光電変換部を有する第１基板と、前記光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部を有し、前記第１基板に積層される第２基板と、信号処理を行うことが可能な第２信号処理部を有し、前記第２基板に積層される第３基板と、前記第２基板の回路と前記第３基板の回路とを接続する第１電極が複数設けられた第１接続部と、前記第２基板の回路と前記第３基板の回路とを接続する第２電極が複数設けられた第２接続部と、を備える。前記第１接続部の大きさと、前記第２接続部の大きさとは異なっている。
【選択図】図３
【特許請求の範囲】
【請求項1】
光電変換により電荷を生成可能な複数の光電変換部を有する第１基板と、
前記光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部を有し、前記第１基板に積層される第２基板と、
信号処理を行うことが可能な第２信号処理部を有し、前記第２基板に積層される第３基板と、
前記第２基板の回路と前記第３基板の回路とを接続する第１電極が複数設けられた第１接続部と、
前記第２基板の回路と前記第３基板の回路とを接続する第２電極が複数設けられた第２接続部と、を備え、
前記第１接続部の大きさと、前記第２接続部の大きさとは異なっている
撮像素子。
前記光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部を有し、前記第１基板に積層される第２基板と、
信号処理を行うことが可能な第２信号処理部を有し、前記第２基板に積層される第３基板と、
前記第２基板の回路と前記第３基板の回路とを接続する第１電極が複数設けられた第１接続部と、
前記第２基板の回路と前記第３基板の回路とを接続する第２電極が複数設けられた第２接続部と、を備え、
前記第１接続部の大きさと、前記第２接続部の大きさとは異なっている
撮像素子。
【請求項2】
前記複数の光電変換部は、前記第１基板において、第１方向と前記第１方向と直交する第２方向に並んで設けられる
請求項１に記載の撮像素子。
請求項１に記載の撮像素子。
【請求項3】
複数の前記第１電極は、第１方向に並んで設けられ、
複数の前記第２電極は、前記第１方向に並んで設けられる
請求項１に記載の撮像素子。
複数の前記第２電極は、前記第１方向に並んで設けられる
請求項１に記載の撮像素子。
【請求項4】
前記第１方向において、前記第１接続部の長さと、前記第２接続部の長さとは異なっている
請求項３に記載の撮像素子。
請求項３に記載の撮像素子。
【請求項5】
前記第１信号処理部の少なくとも一部は、平面視において、前記第１接続部と前記第２接続部との間に設けられる
請求項１に記載の撮像素子。
請求項１に記載の撮像素子。
【請求項6】
前記光電変換部を有し、光電変換された電荷に基づく信号を出力可能な複数の画素と、
前記第２基板に設けられ、前記画素から出力される信号をデジタル信号に変換可能なＡＤ変換部と、を有する
請求項１に記載の撮像素子。
前記第２基板に設けられ、前記画素から出力される信号をデジタル信号に変換可能なＡＤ変換部と、を有する
請求項１に記載の撮像素子。
【請求項7】
前記第１信号処理部は、前記光電変換部で生成された電荷に基づく第１デジタル信号を取得し、信号処理を行うことが可能であり、
前記第２信号処理部は、前記第１接続部を介して前記光電変換部で生成された電荷に基づく第２デジタル信号を取得し、信号処理を行うことが可能である
請求項６に記載の撮像素子。
前記第２信号処理部は、前記第１接続部を介して前記光電変換部で生成された電荷に基づく第２デジタル信号を取得し、信号処理を行うことが可能である
請求項６に記載の撮像素子。
【請求項8】
前記第１接続部は、平面視において、前記ＡＤ変換部と前記第１信号処理部との間に設けられる
請求項６に記載の撮像素子。
請求項６に記載の撮像素子。
【請求項9】
前記第２接続部は、平面視において、前記第１信号処理部に対して前記第１接続部と反対側に設けられる
請求項８に記載の撮像素子。
請求項８に記載の撮像素子。
【請求項10】
前記第１接続部は、第１クロック信号に同期して入力された信号を、第２クロック信号に同期して出力可能な出力部を有し、
前記第２クロック信号の周波数は、第１クロック信号の周波数よりも低い
請求項６に記載の撮像素子。
前記第２クロック信号の周波数は、第１クロック信号の周波数よりも低い
請求項６に記載の撮像素子。
【請求項11】
前記第２基板に設けられ、信号を圧縮可能な圧縮部と、
前記第３基板に設けられ、信号を解凍可能な解凍部と、を有し、
前記第１接続部は、前記圧縮部により圧縮された信号を前記解凍部へ伝えることが可能である
請求項６に記載の撮像素子。
前記第３基板に設けられ、信号を解凍可能な解凍部と、を有し、
前記第１接続部は、前記圧縮部により圧縮された信号を前記解凍部へ伝えることが可能である
請求項６に記載の撮像素子。
【請求項12】
前記圧縮部は、前記ＡＤ変換部と前記第１信号処理部との間に設けられる
請求項１１に記載の撮像素子。
請求項１１に記載の撮像素子。
【請求項13】
前記第３基板に設けられる第３信号処理部を有し、
前記第３信号処理部は、前記第２接続部を介して前記光電変換部で生成された電荷に基づく第３デジタル信号を取得し、信号処理を行うことが可能である
請求項１に記載の撮像素子。
前記第３信号処理部は、前記第２接続部を介して前記光電変換部で生成された電荷に基づく第３デジタル信号を取得し、信号処理を行うことが可能である
請求項１に記載の撮像素子。
【請求項14】
前記第３信号処理部は、前記第３デジタル信号に基づいて認識処理が可能である
請求項１３に記載の撮像素子。
請求項１３に記載の撮像素子。
【請求項15】
前記第１接続部は、平面視において、前記第２信号処理部と前記第３信号処理部との間に設けられる
請求項１３に記載の撮像素子。
請求項１３に記載の撮像素子。
【請求項16】
前記第２接続部は、平面視において、前記第３信号処理部に対して前記第１接続部と反対側に設けられる
請求項１３に記載の撮像素子。
請求項１３に記載の撮像素子。
【請求項17】
前記第２接続部は、シリアル信号をパラレル信号に変換可能な第１変換部、及びパラレル信号をシリアル信号に変換可能な第２変換部の少なくとも一方を有する
請求項１に記載の撮像素子。
請求項１に記載の撮像素子。
【請求項18】
前記第２基板に設けられ、前記第１信号処理部から出力される信号及び前記第２信号処理部から出力される信号の少なくとも一方を外部へ出力可能なインタフェース部を有し、
前記第１接続部は、平面視において、前記第１信号処理部と前記インタフェース部との間に設けられる
請求項１に記載の撮像素子。
前記第１接続部は、平面視において、前記第１信号処理部と前記インタフェース部との間に設けられる
請求項１に記載の撮像素子。
【請求項19】
前記第１電極及び前記第２電極は、それぞれ、前記第２基板を貫通する貫通電極と、前記貫通電極に接続される第１の接合用電極と、前記第１の接合用電極に接続される第２の接合用電極とを有する
請求項１に記載の撮像素子。
請求項１に記載の撮像素子。
【請求項20】
光電変換により電荷を生成可能な複数の光電変換部を有する第１基板と、
前記光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部を有し、前記第１基板に積層される第２基板と、
信号処理を行うことが可能な第２信号処理部を有し、前記第２基板に積層される第３基板と、
前記第２基板の回路と前記第３基板の回路とを接続する第１電極が複数設けられた第１接続部と、
前記第２基板の回路と前記第３基板の回路とを接続する第２電極が複数設けられた第２接続部と、を備え、
前記第１接続部の大きさと、前記第２接続部の大きさとは異なっている
電子機器。
前記光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部を有し、前記第１基板に積層される第２基板と、
信号処理を行うことが可能な第２信号処理部を有し、前記第２基板に積層される第３基板と、
前記第２基板の回路と前記第３基板の回路とを接続する第１電極が複数設けられた第１接続部と、
前記第２基板の回路と前記第３基板の回路とを接続する第２電極が複数設けられた第２接続部と、を備え、
前記第１接続部の大きさと、前記第２接続部の大きさとは異なっている
電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、撮像素子および電子機器に関する。
【背景技術】
【0002】
画素アレイ部が配された第１チップと、ＡＤ変換器が配された第２チップと、メモリ部が配された第３チップとが積層された構造である３層の積層構造を有する撮像素子が提案されている（特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第２０１４／００７００４号
【発明の概要】
【発明が解決しようとする課題】
【0004】
撮像素子では、チップ面積の増大を抑えることが求められている。
【0005】
チップ面積の増大を抑制可能な撮像素子を提供することが望まれる。
【0006】
本開示の一実施形態の撮像素子は、光電変換により電荷を生成可能な複数の光電変換部を有する第１基板と、光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部を有し、第１基板に積層される第２基板と、信号処理を行うことが可能な第２信号処理部を有し、第２基板に積層される第３基板と、第２基板の回路と第３基板の回路とを接続する第１電極が複数設けられた第１接続部と、第２基板の回路と第３基板の回路とを接続する第２電極が複数設けられた第２接続部と、を備える。第１接続部の大きさと、第２接続部の大きさとは異なっている。
本開示の一実施形態の電子機器は、光電変換により電荷を生成可能な複数の光電変換部を有する第１基板と、光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部を有し、第１基板に積層される第２基板と、信号処理を行うことが可能な第２信号処理部を有し、第２基板に積層される第３基板と、第２基板の回路と第３基板の回路とを接続する第１電極が複数設けられた第１接続部と、第２基板の回路と第３基板の回路とを接続する第２電極が複数設けられた第２接続部と、を備える。第１接続部の大きさと、第２接続部の大きさとは異なっている。
本開示の一実施形態の電子機器は、光電変換により電荷を生成可能な複数の光電変換部を有する第１基板と、光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部を有し、第１基板に積層される第２基板と、信号処理を行うことが可能な第２信号処理部を有し、第２基板に積層される第３基板と、第２基板の回路と第３基板の回路とを接続する第１電極が複数設けられた第１接続部と、第２基板の回路と第３基板の回路とを接続する第２電極が複数設けられた第２接続部と、を備える。第１接続部の大きさと、第２接続部の大きさとは異なっている。
【図面の簡単な説明】
【0007】
【図1】本開示の実施の形態に係る電子機器の概略構成の一例を示す図である。
【図2】本開示の実施の形態に係る撮像素子の概略構成の一例を示す図である。
【図3】本開示の実施の形態に係る撮像素子の構成例を示す図である。
【図4】本開示の実施の形態に係る撮像素子の画素の構成例を示す図である。
【図5】本開示の実施の形態に係る撮像素子の断面構成の一例を示す模式図である。
【図6】本開示の実施の形態に係る撮像素子の構成例を示す図である。
【図7A】本開示の実施の形態に係る撮像素子のレイアウト例を示す図である。
【図7B】本開示の実施の形態に係る撮像素子のレイアウト例を示す図である。
【図7C】本開示の実施の形態に係る撮像素子のレイアウト例を示す図である。
【図8】本開示の実施の形態に係る撮像素子における信号伝送の一例を説明するための図である。
【図9】本開示の実施の形態に係る撮像素子における信号伝送の一例を説明するための図である。
【図10】本開示の実施の形態に係る撮像素子の第１接続部の構成例を説明するための図である。
【図11】本開示の実施の形態に係る撮像素子の第１接続部におけるタイミング調整の一例を示す図である。
【図12A】本開示の実施の形態に係る撮像素子の第１接続部の構成例を示す図である。
【図12B】比較例に係る撮像素子の第１接続部の構成例を示す図である。
【図13】本開示の変形例１に係る撮像素子の構成例を説明するための図である。
【図14】本開示の変形例２に係る撮像素子の第１接続部の構成例を説明するための図である。
【図15A】本開示の変形例３に係る撮像素子のレイアウト例を示す図である。
【図15B】本開示の変形例３に係る撮像素子のレイアウト例を示す図である。
【図16】本開示の変形例４に係る撮像素子の第１接続部の構成例を説明するための図である。
【図17】本開示の変形例５に係る撮像素子の構成例を説明するための図である。
【図18A】本開示の変形例５に係る撮像素子の第１接続部の構成例を説明するための図である。
【図18B】本開示の変形例５に係る撮像素子の第１接続部の動作例を説明するためのタイミングチャートである。
【発明を実施するための形態】
【0008】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．変形例
３．使用例
４．応用例
１．実施の形態
２．変形例
３．使用例
４．応用例
【0009】
＜１．実施の形態＞
図１は、本開示の実施の形態に係る電子機器の概略構成の一例を示す図である。電子機器１０は、撮像素子１と、光学系２０１と、制御部２０２と、処理部２０３とを備える。光学系２０１は、光学レンズを含み、被写体からの光を撮像素子１に導く。
図１は、本開示の実施の形態に係る電子機器の概略構成の一例を示す図である。電子機器１０は、撮像素子１と、光学系２０１と、制御部２０２と、処理部２０３とを備える。光学系２０１は、光学レンズを含み、被写体からの光を撮像素子１に導く。
【0010】
撮像素子１は、受光素子を有する複数の画素を有し、入射した光を光電変換して信号を生成するように構成される。受光素子（受光部）は、入射した光を電荷に変換し得る。撮像素子１は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。撮像素子１は、光学系２０１を介して、被写体からの入射光（像光）を取り込む。撮像素子１は、光学レンズにより形成される被写体の像を撮像する。撮像素子１は、受光した光を光電変換して画素信号を生成する。
【0011】
制御部２０２は、撮像素子１の動作を制御可能に構成される。制御部２０２は、撮像素子１に制御信号を供給して撮像素子１を制御し、撮像素子１から画素の信号を出力させる。処理部２０３は、信号処理部であり、撮像素子１から出力される信号の信号処理を行うように構成される。制御部２０２及び処理部２０３は、例えば、プロセッサ及びメモリ（ＲＯＭ、ＲＡＭ等）を有し、プログラムに基づいて信号処理（情報処理）を行う。処理部２０３は、撮像素子１から出力される各画素の信号に対して各種の信号処理を行い、画像データを出力し得る。
【0012】
［撮像素子の概略構成］
図２は、実施の形態に係る撮像素子の概略構成の一例を示す図である。図２に示す例では、撮像素子１は、複数の画素Ｐが行列状に２次元配置された領域（画素部１００）を、撮像エリアとして有している。各画素Ｐの受光素子（受光部）は、光電変換により電荷を生成可能な光電変換部である。光電変換部は、例えばフォトダイオードであり、光を光電変換可能に構成される。撮像素子１は、図２に示す例のように、画素部１００の周辺領域に、例えば、垂直駆動部１１０、カラム信号処理部１１２、及び、信号処理ブロック１１３等を有している。
図２は、実施の形態に係る撮像素子の概略構成の一例を示す図である。図２に示す例では、撮像素子１は、複数の画素Ｐが行列状に２次元配置された領域（画素部１００）を、撮像エリアとして有している。各画素Ｐの受光素子（受光部）は、光電変換により電荷を生成可能な光電変換部である。光電変換部は、例えばフォトダイオードであり、光を光電変換可能に構成される。撮像素子１は、図２に示す例のように、画素部１００の周辺領域に、例えば、垂直駆動部１１０、カラム信号処理部１１２、及び、信号処理ブロック１１３等を有している。
【0013】
撮像素子１には、例えば、複数の画素駆動線Ｌｒｅａｄと、複数の垂直信号線ＶＳＬが設けられる。例えば、画素部１００には、水平方向（行方向）に並ぶ複数の画素Ｐにより構成される画素行ごとに、複数の画素駆動線Ｌｒｅａｄが配線される。また、画素部１００には、垂直方向（列方向）に並ぶ複数の画素Ｐにより構成される画素列ごとに、垂直信号線ＶＳＬが配線される。画素駆動線Ｌｒｅａｄは、画素Ｐからの信号読み出しのための駆動信号を伝送するように構成される。垂直信号線ＶＳＬは、画素Ｐからの信号を伝えることが可能な信号線である。垂直信号線ＶＳＬは、画素Ｐから出力される信号を伝送するように構成される。
【0014】
垂直駆動部１１０は、シフトレジスタやアドレスデコーダ等によって構成される。垂直駆動部１１０は、画素部１００の各画素Ｐを駆動するように構成される。垂直駆動部１１０は、画素駆動部であり、画素Ｐを駆動するための信号を生成し、画素駆動線Ｌｒｅａｄを介して画素部１００の各画素Ｐへ出力する。垂直駆動部１１０は、例えば、転送トランジスタを制御する信号、及びリセットトランジスタを制御する信号等を生成し、画素駆動線Ｌｒｅａｄによって各画素Ｐに供給する。
【0015】
垂直駆動部１１０によって選択走査された各画素Ｐから出力される信号は、垂直信号線ＶＳＬを通してカラム信号処理部１１２に供給される。カラム信号処理部１１２は、入力される画素の信号の信号処理を行うように構成される。カラム信号処理部１１２は、例えば、負荷回路部、ＡＤ(Analog Digital)変換部２０、水平選択スイッチ等を有する。垂直信号線ＶＳＬの各々を通して伝送される各画素Ｐの信号は、カラム信号処理部１１２により信号処理が施され、信号処理ブロック１１３へ出力される。
【0016】
信号処理ブロック１１３は、入力される信号に対して信号処理を行い、信号を出力するように構成される。信号処理ブロック１１３は、カラム信号処理部１１２からデジタル信号に変換された画素の信号を取得し、信号処理を実行可能に構成される。信号処理ブロック１１３は、デジタル信号処理が可能なロジック回路部（デジタル回路部）ともいえる。
【0017】
信号処理ブロック１１３は、カラム信号処理部１１２から順次入力される画素の信号に対して信号処理を行い、処理後の信号を出力し得る。信号処理ブロック１１３は、後述するが、複数の信号処理部（信号処理回路）を含んで構成される。信号処理ブロック１１３は、例えば、ノイズ低減処理（例えば、黒レベル調整、列ばらつき補正等）、補間処理など、各種デジタル信号処理を行い得る。
【0018】
図３は、実施の形態に係る撮像素子の構成例を示す図である。図３に示すように、撮像素子１は、第１基板１０１、第２基板１０２、及び第３基板１０３を備える。第１基板１０１、第２基板１０２、及び第３基板１０３は、互いに重なり合って積層される。撮像素子１は、第１基板１０１と、第２基板１０２と、第３基板１０３とがＺ軸方向に積層された構造（積層構造）を有している。なお、図３に示すように、被写体からの光の入射方向をＺ軸方向、Ｚ軸方向に直交する紙面左右方向をＸ軸方向、Ｚ軸方向及びＸ軸方向に直交する方向をＹ軸方向とする。以降の図において、図３の矢印の方向を基準として方向を表記する場合もある。
【0019】
第１基板１０１には、画素部１００が設けられる。画素部１００では、複数の画素Ｐが、第１方向である水平方向（行方向）、及び第１方向と直交する第２方向である垂直方向（列方向）に配置される。画素部１００は、画素Ｐが行列状に配置される画素アレイである。第２基板１０２には、垂直駆動部１１０及びカラム信号処理部１１２が設けられる。また、本実施の形態では、信号処理ブロック１１３は、複数のロジック回路を用いて構成され、複数の基板に分けて設けられる。
【0020】
信号処理ブロック１１３は、図３に示す例のように、第１信号処理部９１、第２信号処理部９２、及び第３信号処理部９３を有し、第２基板１０２と第３基板１０３とに分けて配置される。図３に示す例では、第１信号処理部９１は、第２基板１０２に配置される。第２信号処理部９２及び第３信号処理部９３は、第３基板１０３に配置される。信号処理ブロック１１３を複数の基板に分けて配置することで、チップ面積の増大を抑えることができる。チップ面積の増大を抑制しつつ、画素Ｐからの信号の処理が可能な複数の回路等を配置することが可能となる。
【0021】
［画素の構成］
図４は、実施の形態に係る撮像素子の画素の構成例を示す図である。画素Ｐは、光電変換部１２と、トランジスタＴＧＬと、フローティングディフュージョン（ＦＤ）と、トランジスタＡＭＰと、トランジスタＳＥＬと、トランジスタＲＳＴとを有する。
図４は、実施の形態に係る撮像素子の画素の構成例を示す図である。画素Ｐは、光電変換部１２と、トランジスタＴＧＬと、フローティングディフュージョン（ＦＤ）と、トランジスタＡＭＰと、トランジスタＳＥＬと、トランジスタＲＳＴとを有する。
【0022】
トランジスタＴＧＬ、トランジスタＡＭＰ、トランジスタＳＥＬ、及びトランジスタＲＳＴは、それぞれ、ゲート、ソース、ドレインの端子を有するＭＯＳトランジスタ（ＭＯＳＦＥＴ）である。図４に示す例では、トランジスタＴＧＬ，ＡＭＰ，ＳＥＬ，ＲＳＴは、それぞれＮＭＯＳトランジスタにより構成される。なお、画素Ｐのトランジスタは、ＰＭＯＳトランジスタにより構成されてもよい。
【0023】
光電変換部１２は、光電変換により電荷を生成可能に構成される。図４に示す例では、光電変換部１２は、フォトダイオード（ＰＤ）であり、入射する光を電荷に変換する。光電変換部１２は、光電変換を行って受光量に応じた電荷を生成する。
【0024】
トランジスタＴＧＬは、光電変換部１２で光電変換された電荷をＦＤに転送可能に構成される。図４に示すように、トランジスタＴＧＬは、信号ＳＴＧＬにより制御され、光電変換部１２とＦＤとを電気的に接続または切断する。トランジスタＴＧＬは、転送トランジスタであり、光電変換部１２で光電変換されて蓄積された電荷をＦＤに転送し得る。
【0025】
ＦＤは、電荷蓄積部であり、転送された電荷を蓄積可能に構成される。ＦＤは、光電変換部１２で光電変換された電荷を蓄積し得る。ＦＤは、転送された電荷を保持可能な保持部ともいえる。ＦＤは、転送された電荷を蓄積し、ＦＤの容量に応じた電圧に変換する。
【0026】
トランジスタＡＭＰは、ＦＤに蓄積された電荷に基づく信号を生成して出力するように構成される。図４に示すように、トランジスタＡＭＰのゲートは、ＦＤと電気的に接続され、ＦＤで変換された電圧が入力される。トランジスタＡＭＰのドレインは、電源電圧が供給される電源線に接続され、トランジスタＡＭＰのソースは、トランジスタＳＥＬを介して垂直信号線ＶＳＬに接続される。トランジスタＡＭＰは、増幅トランジスタであり、ＦＤに蓄積された電荷に基づく信号、即ちＦＤの電圧に基づく信号を生成し、垂直信号線ＶＳＬへ出力し得る。
【0027】
トランジスタＳＥＬは、画素の信号の出力を制御可能に構成される。トランジスタＳＥＬは、信号ＳＳＥＬにより制御され、トランジスタＡＭＰからの信号を垂直信号線ＶＳＬに出力可能に構成される。トランジスタＳＥＬは、選択トランジスタであり、画素の信号の出力タイミングを制御し得る。なお、トランジスタＳＥＬは、電源電圧が与えられる電源線とトランジスタＡＭＰとの間に設けられてもよい。また、必要に応じて、トランジスタＳＥＬを省略してもよい。
【0028】
トランジスタＲＳＴは、ＦＤの電圧をリセット可能に構成される。図４に示す例では、トランジスタＲＳＴは、電源線と電気的に接続され、画素Ｐの電荷のリセットを行うように構成される。トランジスタＲＳＴは、信号ＳＲＳＴにより制御され、ＦＤに蓄積された電荷をリセットし、ＦＤの電圧をリセットし得る。なお、トランジスタＲＳＴは、トランジスタＴＧＬを介して、光電変換部１２に蓄積された電荷を排出し得る。トランジスタＲＳＴは、リセットトランジスタである。
【0029】
垂直駆動部１１０（図２、図３参照）は、各画素ＰのトランジスタＴＧＬ、トランジスタＳＥＬ、トランジスタＲＳＴ等のゲートに駆動信号を供給して、トランジスタをオン状態（導通状態）又はオフ状態（非導通状態）とする。トランジスタＴＧＬ、トランジスタＳＥＬ等は、垂直駆動部１１０によってオンオフ制御される。垂直駆動部１１０は、各画素Ｐに入力される信号ＳＴＧＬ、信号ＳＳＥＬ、信号ＳＲＳＴ等を制御することによって、各画素ＰのトランジスタＡＭＰから信号を垂直信号線ＶＳＬに出力させる。
【0030】
各画素の信号は、垂直信号線ＶＳＬを介して、カラム信号処理部１１２に出力される。カラム信号処理部１１２は、上述したように、負荷回路部（不図示）、ＡＤ変換部２０等を有する。負荷回路部は、垂直信号線ＶＳＬに接続される。負荷回路部は、例えば、画素ＰのトランジスタＡＭＰに電流を供給可能な電流源により構成される。負荷回路部は、画素ＰのトランジスタＡＭＰと共にソースフォロア回路を構成する。なお、カラム信号処理部１１２は、垂直信号線ＶＳＬを介して画素Ｐから読み出される信号を増幅するように構成された増幅回路部を有していてもよい。
【0031】
ＡＤ変換部２０は、入力されるアナログ信号をデジタル信号に変換するように構成される。ＡＤ変換部２０は、ＡＤＣ（Analog to Digital Converter）である。ＡＤ変換部２０は、複数の垂直信号線ＶＳＬの各々に対して設けられる。垂直方向（列方向）に並ぶ複数の画素Ｐにより構成される画素列ごとに、ＡＤ変換部２０（ＡＤ変換回路）が設けられる。ＡＤ変換部２０は、各画素Ｐから垂直信号線ＶＳＬを介して入力されるアナログ信号である画素の信号に対して、ＡＤ変換処理を行う。ＡＤ変換部２０は、一例として、比較部（コンパレータ回路）とカウンタとを含み、入力される画素の信号を、所定のビット数のデジタル信号に変換する。カラム信号処理部１１２は、ＡＤ変換後の画素信号を信号処理ブロック１１３へ出力する。
【0032】
図５は、実施の形態に係る撮像素子の断面構成の一例を示す模式図である。撮像素子１は、第１基板１０１と、第２基板１０２と、第３基板１０３とがＺ軸方向に積層された構成を有している。第１基板１０１、第２基板１０２、及び第３基板１０３は、それぞれ、半導体基板（例えばシリコン基板）によって構成される。
【0033】
第１基板１０１、第２基板１０２、及び第３基板１０３は、図５に示すように、それぞれトランジスタが設けられる第１面１１Ｓ１，１２Ｓ１，１３Ｓ１と、第２面１１Ｓ２，１２Ｓ２，１３Ｓ２とを有する。第１面１１Ｓ１，１２Ｓ１，１３Ｓ１は、それぞれ、トランジスタ等の素子が形成される素子形成面である。第１面１１Ｓ１，１２Ｓ１，１３Ｓ１の各々には、ゲート電極やゲート酸化膜等が設けられる。なお、第１基板１０１の第２面１１Ｓ２側には、光を集光するレンズ部３１、カラーフィルタ３２等が画素Ｐ毎に設けられる。
【0034】
第１基板１０１の第１面１１Ｓ１には、図５に示すように、配線層１１１が設けられる。また、第２基板１０２の第１面１２Ｓ１には配線層１２１が設けられ、第２基板１０２の第２面１２Ｓ２には配線層１２２が設けられる。第３基板１０３の第１面１３Ｓ１には、配線層１３１が設けられる。配線層１１１，１２１，１２２，１３１は、例えば、導体膜および絶縁膜を含み、複数の配線およびビア等を有する。配線層１１１，１２１，１２２，１３１は、それぞれ、例えば２層以上の配線を含む。
【0035】
配線層１１１，１２１，１２２，１３１は、例えば、複数の配線が層間絶縁層（層間絶縁膜）を間に積層された構成を有している。配線層は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコン（Ｐｏｌｙ－Ｓｉ）等を用いて形成される。層間絶縁層は、例えば、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、及び酸窒化シリコン（ＳｉＯＮ）等のうちの１種よりなる単層膜、あるいはこれらのうちの２種以上よりなる積層膜により形成される。
【0036】
なお、第１基板１０１と配線層１１１とを併せて、第１基板１０１（又は第１の回路層）ということもできる。第２基板１０２と配線層１２１，１２２とを併せて、第２基板１０２（又は第２の回路層）ということもできる。また、第３基板１０３と配線層１３１とを併せて、第３基板１０３（又は第３の回路層）ということもできる。
【0037】
第１基板１０１と第２基板１０２とは、電極間の接合により、トランジスタ等の素子がそれぞれ形成される第１面１１Ｓ１と第１面１２Ｓ１が互いに対向するように積層される。即ち、第１基板１０１と第２基板１０２とは、各々の表面同士が互いに対向するように接合される。
【0038】
第２基板１０２と第３基板１０３とは、電極間の接合により、第２面１２Ｓ２とトランジスタ等の素子が形成される第１面１３Ｓ１とが互いに対向するように積層される。即ち、第２基板１０２及び第３基板１０３は、第２基板１０２の裏面と第３基板１０３の表面が互いに対向するように接合される。
【0039】
一例として、銅（Ｃｕ）からなる金属電極間の接合、即ちＣｕ－Ｃｕ接合によって、第１基板１０１の第１面１１Ｓ１と第２基板１０２の第１面１２Ｓ１とが貼り合わされる。また、第２基板１０２の第２面１２Ｓ２と第３基板１０３の第１面１３Ｓ１も、例えば、Ｃｕ－Ｃｕ接合によって貼り合わされる。なお、接合に用いる電極は、銅（Ｃｕ）以外の金属材料、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、スズ（Ｓｎ）等により構成されてもよいし、他の材料により構成されてもよい。
【0040】
図５に示す例では、配線層１１１における最上層の配線により構成される複数の電極１５と、配線層１２１における最上層の配線により構成される複数の電極２５とが接合されることで、第１基板１０１と第２基板１０２とが接続される。電極１５，２５は、接合用電極である。また、配線層１２２における最上層の配線により構成される複数の電極２６と、配線層１３１における最上層の配線により構成される複数の電極３５とが接合されることで、第２基板１０２と第３基板１０３とが接続される。電極２６，３５は、接合用電極である。
【0041】
第２基板１０２及び配線層１２１，１２２は、図５に模式的に示すように、複数の貫通電極２８を有する。貫通電極２８は、第２基板１０２を貫通する電極である。貫通電極２８は、Ｚ軸方向に延び、第２基板１０２の配線層１２２に達するように形成される。貫通電極２８は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等によって構成される。なお、貫通電極２８は、他の金属材料によって形成されてもよい。
【0042】
本実施の形態に係る撮像素子１では、貫通電極２８と接合用の電極２６，３５とによって、第２基板１０２の第１面１２Ｓ１側に設けられた回路と、第３基板１０３の第１面１３Ｓ１側に設けられた回路とが電気的に接続される。貫通電極２８と接合用の電極２６，３５は、第２基板１０２の回路と第３基板１０３の回路とを接続する電極（接続電極４０）であり、信号を伝えることが可能に構成される。接続電極４０は、異なる層に設けられた回路間を接続する。
【0043】
また、撮像素子１では、接合用の電極１５，２５によって、第１基板１０１の第１面１１Ｓ１側に設けられた回路と、第２基板１０２の第１面１２Ｓ１側に設けられた回路とが電気的に接続される。第１基板１０１の第１面１１Ｓ１側の回路と第２基板１０２の第１面１２Ｓ１側の回路とは、接続部６０（後述する図７Ａ、図７Ｂを参照）によって電気的に接続される。接続部６０は、複数の接合用の電極１５，２５を有し、第１基板１０１の回路と第２基板１０２の回路とを電気的に接続する。接続部６０は、貫通電極、ビア等によって構成されてもよい。第１基板１０１の回路と第２基板１０２の回路とは、Ｃｕ－Ｃｕ接合、貫通電極、ビア等によって接続される。
【0044】
図６は、実施の形態に係る撮像素子の構成例を示す図である。図６では、撮像素子１のカラム信号処理部１１２と信号処理ブロック１１３を図示している。信号処理ブロック１１３は、図６に示すように、第１信号処理部９１と、第２信号処理部９２と、第３信号処理部９３と、撮像制御部８０と、インタフェース部９０（Ｉ/Ｆ部）とを有する。撮像制御部８０は、第１撮像制御部８１および第２撮像制御部８２を有する。例えば、第２基板１０２には、第１信号処理部９１、第１撮像制御部８１、及びインタフェース部９０等が配置される。また、第３基板１０３には、第２信号処理部９２、第３信号処理部９３、及び第２撮像制御部８２等が配置され得る。
【0045】
また、撮像素子１の信号処理ブロック１１３は、第１接続部７１と、第２接続部７２（図６では、第２接続部７２ａ、第２接続部７２ｂ）を有する。第１接続部７１及び第２接続部７２には、それぞれ、上述した複数の接続電極４０（貫通電極２８及び電極２６，３５）が設けられる。第１接続部７１及び第２接続部７２は、それぞれ、第２基板１０２の回路と第３基板１０３の回路とを接続する。
【0046】
第１信号処理部９１は、画素の信号を取得し、信号処理を行うことが可能に構成される。図６に示す例では、第１信号処理部９１は、カラム信号処理部１１２から、デジタル信号に変換された画素信号を取得する。第１信号処理部９１には、画素信号として、画素Ｐの光電変換部１２で生成された電荷に基づくデジタル信号が入力される。
【0047】
第１信号処理部９１は、画素信号に対して各種の信号処理を施す回路により構成される。第１信号処理部９１は、演算回路、メモリ回路等を含んで構成される。第１信号処理部９１は、例えば、ＡＤ変換された画素信号に、ノイズ低減処理、補間処理（リモザイク処理）、階調補正処理等の信号処理を行い得る。第１信号処理部９１は、各画素の信号に対して各種の信号処理を行い、画像データＤ１（画像信号）を生成し得る。第１信号処理部９１は、カラム信号処理部１１２からの信号を処理して得られた画像データＤ１を、インタフェース部９０、第２接続部７２ａ等へ出力し得る。
【0048】
第１接続部７１は、複数の接続電極４０を有し、第２基板１０２の回路と第３基板１０３の回路とを接続する。図６に示す例では、第１接続部７１は、第２基板１０２の回路であるカラム信号処理部１１２及び第１信号処理部９１と、第３基板１０３の回路である第２信号処理部９２とを電気的に接続する。
【0049】
第１接続部７１は、複数の第１出力部５１と複数の第１入力部５２を含み、信号を伝えることが可能に構成される。第１出力部５１は、第２基板１０２に設けられ、第１入力部５２は、第３基板１０３に設けられる。第１出力部５１は、第３基板１０３の回路へ信号を出力する出力部（出力回路）である。第１入力部５２は、第２基板１０２の回路から信号が入力される入力部（入力回路）である。第１出力部５１、第１入力部５２は、信号を伝送可能な伝送部ともいえる。
【0050】
第１接続部７１には、伝送する信号の数（データ量など）に対応して、複数の接続電極４０と、複数の第１出力部５１及び第１入力部５２が設けられる。第１接続部７１の第１出力部５１及び第１入力部５２は、例えば、フリップフロップ（ＦＦ回路）、インバータ（ＩＮＶ回路）等により構成される。
【0051】
第１接続部７１の第１出力部５１は、カラム信号処理部１１２及び第１信号処理部９１と電気的に接続される。第１接続部７１の第１入力部５２は、第２信号処理部９２と電気的に接続される。第１出力部５１には、カラム信号処理部１１２から、デジタル信号に変換された画素信号が入力される。第１出力部５１に入力された画素信号は、第１出力部５１によって接続電極４０を介して第１入力部５２に伝送される。第１接続部７１は、画素信号を第１入力部５２から出力し得る。
【0052】
第２信号処理部９２は、画素の信号を取得し、信号処理を行うことが可能に構成される。図６に示す例では、第２信号処理部９２は、第１接続部７１から、デジタル信号である画素信号を取得する。第２信号処理部９２には、画素信号として、画素Ｐの光電変換部１２で生成された電荷に基づくデジタル信号が入力される。
【0053】
第２信号処理部９２は、画素信号に対して各種の信号処理を施す回路により構成される。第２信号処理部９２は、演算回路、メモリ回路等を含んで構成される。第２信号処理部９２は、例えば、画素信号に、ノイズ低減処理、補間処理、クロップ処理等の信号処理を行い得る。第２信号処理部９２は、各画素の信号に対して各種の信号処理を行い、画像データＤ２（画像信号）を生成し得る。第２信号処理部９２は、画像データＤ２を第２接続部７２ａ等へ出力し得る。
【0054】
第２接続部７２ａは、複数の接続電極４０を有し、第２基板１０２の回路と第３基板１０３の回路とを接続する。図６に示す例では、第２接続部７２ａは、第１信号処理部９１と第３信号処理部９３とを電気的に接続する。また、第２接続部７２ａは、第２信号処理部９２とインタフェース部９０とを電気的に接続し、第３信号処理部９３とインタフェース部９０とを電気的に接続する。
【0055】
第２接続部７２ａは、複数の第２出力部６１と複数の第２入力部６２を含み、信号を伝えることが可能に構成される。第２接続部７２ａには、伝送する信号の数に対応して、複数の接続電極４０と、複数の第２出力部６１及び第２入力部６２が設けられる。第２接続部７２ａの第２出力部６１（図６では第２出力部６１ａ～第２出力部６１ｃ）及び第２入力部６２（第２入力部６２ａ～第２入力部６２ｃ）は、例えば、フリップフロップ、インバータ等により構成される。なお、第２出力部６１、第２入力部６２は、信号を伝送可能な伝送部ともいえる。
【0056】
図６に示す例では、第２基板１０２に、第２出力部６１ａ、第２入力部６２ｂ、及び第２入力部６２ｃが設けられる。また、第３基板１０３には、第２入力部６２ａ、第２出力部６１ｂ、及び第２出力部６１ｃが設けられる。第２出力部６１ａは、第３基板１０３の回路へ信号を出力する出力部（出力回路）であり、第２入力部６２ａは、第２基板１０２の回路から信号が入力される入力部（入力回路）である。第２出力部６１ｂ，６１ｃは、それぞれ、第２基板１０２の回路に信号を出力する出力部である。また、第２入力部６２ｂ，６２ｃは、それぞれ、第３基板１０３の回路から信号が入力される入力部である。
【0057】
第２接続部７２ａの第２出力部６１ａは、第１信号処理部９１と電気的に接続される。第２接続部７２ａの第２入力部６２ａは、第３信号処理部９３と電気的に接続される。第２出力部６１ａには、第１信号処理部９１から、信号処理後の各画素の信号を含む画像データＤ１が入力される。第２出力部６１ａに入力された画像データＤ１は、第２出力部６１ａによって接続電極４０を介して第２入力部６２ａに伝送される。
【0058】
第２接続部７２ａの第２出力部６１ｂは、第２信号処理部９２と電気的に接続される。第２接続部７２ａの第２入力部６２ｂは、インタフェース部９０と電気的に接続される。第２出力部６１ｂには、第２信号処理部９２から、信号処理後の各画素の信号を含む画像データＤ２が入力される。第２出力部６１ｂに入力された画像データＤ２は、第２出力部６１ｂによって接続電極４０を介して第２入力部６２ｂに伝送される。
【0059】
第３信号処理部９３は、画素の信号を取得し、信号処理を行うことが可能に構成される。図６に示す例では、第３信号処理部９３は、第１信号処理部９１から、第２接続部７２ａの第２出力部６１ａ及び第２入力部６２ａを介して、デジタル信号である画像データＤ１を取得する。第３信号処理部９３には、信号処理後の各画素の信号を含む画像データＤ１が入力される。
【0060】
第３信号処理部９３は、画素信号に対して各種の信号処理を施す回路により構成される。第３信号処理部９３は、演算回路、メモリ回路等を含んで構成される。第３信号処理部９３は、例えば、ＤＳＰ（Digital Signal Processor）、ＩＳＰ(Image Signal Processor)等である。第３信号処理部９３は、各画素の信号を含む画像データＤ１に基づいて認識処理を行い得る。第３信号処理部９３は、ＡＩ（Artificial Intelligence）回路ともいえる。
【0061】
第３信号処理部９３は、一例として、各画素の信号を含む画像データＤ１に、補間処理、ゲイン調整処理、色調整処理、正規化処理等を行い、認識処理に用いるデータを生成する。第３信号処理部９３は、例えば、生成したデータに基づいてＤＮＮ（Deep Neural Network）を利用した画像認識処理を行い、認識結果を示すデータＤ３を生成する。データＤ３は、例えば、画像データＤ１に含まれる特定被写体を示すデータ（信号）となる。第３信号処理部９３は、データＤ３を第２接続部７２ａへ出力し得る。
【0062】
第２接続部７２ａの第２出力部６１ｃは、第３信号処理部９３と電気的に接続される。第２接続部７２ａの第２入力部６２ｃは、インタフェース部９０と電気的に接続される。第２出力部６１ｃには、第３信号処理部９３から、データＤ３が入力される。第２出力部６１ｃに入力されたデータＤ３は、第２出力部６１ｃによって接続電極４０を介して第２入力部６２ｃに伝送される。
【0063】
インタフェース部９０は、送信回路を含み、入力される信号を伝送可能に構成される。インタフェース部９０は、インタフェース回路である。インタフェース部９０には、第１信号処理部９１から画像データＤ１が入力される。また、インタフェース部９０には、第２信号処理部９２から、第２接続部７２ａの第２出力部６１ｂ及び第２入力部６２ｂを介して、画像データＤ２が入力される。
【0064】
また、インタフェース部９０には、第３信号処理部９３から、第２接続部７２ａの第２出力部６１ｃ及び第２入力部６２ｃを介して、データＤ３が入力される。インタフェース部９０は、画像データＤ１、画像データＤ２、データＤ３を外部に高速に伝送し得る。こうして、本実施の形態に係る撮像素子１は、各画素の信号に基づいて画像データＤ１、画像データＤ２、データＤ３を生成して外部に出力することができる。
【0065】
撮像制御部８０は、撮像素子１の各部を制御するように構成される。撮像制御部８０は、外部から与えられるクロックや、動作モードを指令するデータ等を受け取り、撮像素子１の各部を制御する。撮像制御部８０は、例えば、プロセッサ（例えばＣＰＵ）及びメモリを有し、各種の信号処理を行う。第１撮像制御部８１は、第２基板１０２の回路、例えば第１信号処理部９１等の動作を制御する。第２撮像制御部８２は、第３基板１０３の回路、例えば第２信号処理部９２及び第３信号処理部９３等の動作を制御する。
【0066】
第２接続部７２ｂは、複数の接続電極４０を有し、第１撮像制御部８１と第２撮像制御部８２とを電気的に接続する。第２接続部７２ｂは、信号を伝えることが可能に構成される。第２接続部７２ｂには、伝送する信号の数に対応して、複数の接続電極４０と、複数の第２出力部６１及び第２入力部６２が設けられる。第２接続部７２ｂの第２出力部６１（図６では第２出力部６１ｄ，６１ｅ）及び第２入力部６２（第２入力部６２ｄ，６２ｅ）は、例えば、フリップフロップ、インバータ等により構成される。
【0067】
第２接続部７２ｂの第２出力部６１ｄは、第１撮像制御部８１と電気的に接続される。第２接続部７２ｂの第２入力部６２ｄは、第２撮像制御部８２と電気的に接続される。第１撮像制御部８１から第２出力部６１ｄに入力された信号は、接続電極４０及び第２入力部６２ｄを介して第２撮像制御部８２に伝送される。
【0068】
第２接続部７２ｂの第２出力部６１ｅは、第２撮像制御部８２と電気的に接続される。第２接続部７２ｂの第２入力部６２ｅは、第１撮像制御部８１と電気的に接続される。第２撮像制御部８２から第２出力部６１ｅに入力された信号は、接続電極４０及び第２入力部６２ｅを介して第１撮像制御部８１に伝送される。第１撮像制御部８１及び第２撮像制御部８２は、第２接続部７２ｂによって信号を送受信し、撮像素子１の各部の制御を行い得る。
【0069】
図７Ａ～図７Ｃは、実施の形態に係る撮像素子のレイアウト例を示す図である。図７Ａのレイアウト例は、第１基板１０１～第３基板１０３のうち、第１基板１０１におけるレイアウト例を示している。図７Ｂのレイアウト例は、第２基板１０２におけるレイアウト例を示している。また、図７Ｃのレイアウト例は、第３基板１０３におけるレイアウト例を示している。
【0070】
図７Ａ及び図７Ｂに示す例では、第１基板１０１及び第２基板１０２において、２つの接続部６０が設けられる。第１基板１０１では、画素部１００の周囲に２つの接続部６０が配置される。第２基板１０２では、垂直駆動部１１０よりも外側の領域と、カラム信号処理部１１２よりも外側の領域とに、接続部６０が設けられる。接続部６０には、伝送する信号の数に対応して、上述した複数の接合用の電極１５，２５等が設けられる。接続部６０は、第１基板１０１の回路と第２基板１０２の回路とを接続する。
【0071】
第１接続部７１及び第２接続部７２（第２接続部７２ａ，７２ｂ）には、上述したように、伝送する信号の数に対応して、複数の接続電極４０が設けられる。第１接続部７１では、複数の接続電極４０が、Ｘ軸方向に並んで設けられる。第２接続部７２においても、複数の接続電極４０が、Ｘ軸方向に並んで設けられる。第１接続部７１及び第２接続部７２は、互いに異なる大きさを有する。即ち、第１接続部７１が設けられる領域と、第２接続部７２が設けられる領域とは、互いに異なる広さを有する。
【0072】
図７Ｂ及び図７Ｃに模式的に示すように、第１接続部７１における接続電極４０の数は、第２接続部７２における接続電極４０の数よりも多い。第１接続部７１の大きさは、第２接続部７２の大きさよりも大きい。Ｘ軸方向において、第１接続部７１の長さが、第２接続部７２の長さよりも大きくなっている。このため、撮像素子１では、多くの信号を同時に（並列に）伝送することが可能となる。
【0073】
また、第１接続部７１は、図７Ｂに示すように、平面視において、複数のＡＤ変換部２０を有するカラム信号処理部１１２と、第１信号処理部９１との間に設けられる。第１接続部７１は、カラム信号処理部１１２と第１信号処理部９１に隣り合って配置される。このため、本実施の形態に係る撮像素子１は、カラム信号処理部１１２から第１信号処理部９１及び第１接続部７１への信号伝送を効率よく行うことができる。
【0074】
また、第１接続部７１は、図７Ｃに示すように、平面視において、第２信号処理部９２と第３信号処理部９３との間に設けられる。第１接続部７１は、第２信号処理部９２の隣に配置される。このため、撮像素子１は、第１接続部７１によって、カラム信号処理部１１２と第２信号処理部９２との間における信号伝送を効率よく行うことができる。
【0075】
第２接続部７２は、図７Ｂに示すように、平面視において、第１信号処理部９１と、インタフェース部９０との間に設けられる。第１信号処理部９１の少なくとも一部は、第１接続部７１と第２接続部７２との間に設けられる。第２接続部７２は、第１信号処理部９１に対して第１接続部７１と反対側に設けられる。
【0076】
また、第２接続部７２は、図７Ｃに示すように、第３信号処理部９３に対して第１接続部７１と反対側に設けられる。こうして、本実施の形態に係る撮像素子１は、第２接続部７２によって、第２基板１０２の回路と第３基板１０３の回路との間における信号伝送を効率よく行うことができる。撮像素子１は、第１信号処理部９１と第３信号処理部９３との間における信号伝送、第３信号処理部９３とインタフェース部９０との間における信号伝送等を、効率よく行うことが可能となる。
【0077】
図８及び図９は、実施の形態に係る撮像素子における信号伝送の一例を説明するための図である。本実施の形態に係る撮像素子１は、第１方式の信号伝送と、第２方式の信号伝送とを行い得る。図８は、第１方式の信号伝送を示し、図９は、第２方式の信号伝送を示している。第１方式の信号伝送は、マルチサイクルを利用して信号伝送を行う方式、即ちマルチサイクルパス型の信号伝送である。第２方式の信号伝送は、シリアルパラレル変換およびパラレルシリアル変換を利用して信号伝送を行う方式であり、シリパラ－パラシリ変換型の信号伝送である。
【0078】
本実施の形態では、第１接続部７１は、第１方式の信号伝送が可能に構成される。第１接続部７１は、第１方式の信号伝送によって、第２基板１０２及び第３基板１０３間の信号伝送を行い得る。また、第２接続部７２は、第２方式の信号伝送が可能に構成される。第２接続部７２ａ及び第２接続部７２ｂは、それぞれ、第２方式の信号伝送によって、第２基板１０２及び第３基板１０３間の信号伝送を行い得る。
【0079】
図８に示す例では、第１接続部７１の第１出力部５１は、フリップフロップＣ１１を有する。第１接続部７１の第１入力部５２は、フリップフロップＣ１２を有する。フリップフロップＣ１１には、カラム信号処理部１１２のフリップフロップＣ１０から、周波数ｆ１のデータ信号が入力される。このデータ信号の信号レベルは、例えば、基準となるクロック信号に対して複数回に１回、例えば４回に１回の割合で遷移（変化）する。
【0080】
フリップフロップＣ１１は、周波数ｆ２（＝ｆ１／４）のクロック信号に同期して、フリップフロップＣ１０からのデータ信号をサンプリングして第１入力部５２へ出力する。第１入力部５２のフリップフロップＣ１２には、第１出力部５１から接続電極４０を介して、周波数ｆ２のデータ信号が入力される。フリップフロップＣ１２は、周波数ｆ２のクロック信号に同期して、フリップフロップＣ１１からのデータ信号をサンプリングして、第１接続部７１の外部の回路（例えば、第２信号処理部９２のフリップフロップＣ２０）へ出力する。
【0081】
第２信号処理部９２のフリップフロップＣ２０には、第１入力部５２から、周波数ｆ２のデータ信号が入力される。フリップフロップＣ２０は、周波数ｆ１’のクロック信号に同期して、フリップフロップＣ１２からのデータ信号をサンプリングし、データ信号を取り込んで保持し得る。
【0082】
このように、第１接続部７１では、第１方式の信号伝送によって、周波数ｆ１よりも低い周波数ｆ２（例えば、周波数ｆ１の４分の１の周波数）のクロック信号に同期させてデータ信号の伝送が行われる。このため、第２基板１０２及び第３基板１０３の層間において、誤ったデータ信号が送受信されることを抑制することができ、信号を正しく送受信することが可能となる。図８に示す例では、撮像素子１は、カラム信号処理部１１２からの各画素の信号を、第２信号処理部９２に適切に伝送することが可能となる。
【0083】
図９に示す例では、第２接続部７２の第２出力部６１は、シリアルパラレル変換部６５と複数のフリップフロップＣ２１を有する。第２接続部７２の第２入力部６２は、複数のフリップフロップＣ２２とパラレルシリアル変換部６６を有する。シリアルパラレル変換部６５は、シリアルパラレル変換回路（デシリアライザ）であり、シリアル信号をパラレル信号に変換可能に構成される。パラレルシリアル変換部６６は、パラレルシリアル変換回路（シリアライザ）であり、パラレル信号をシリアル信号に変換可能に構成される。なお、シリアルパラレル変換部６５、パラレルシリアル変換部６６は、第２接続部７２の外部に設けられてもよい。
【0084】
シリアルパラレル変換部６５には、第２接続部７２の外部の回路（例えば、第１信号処理部９１のフリップフロップＣ１５）から、周波数ｆ１のデータ信号が入力される。シリアルパラレル変換部６５は、フリップフロップＣ１５から入力されるシリアル信号であるデータ信号をパラレル信号に変換し、各フリップフロップＣ２１へ出力する。フリップフロップＣ２１は、周波数ｆ２（＝ｆ１／４）のクロック信号に同期して、シリアルパラレル変換部６５からのデータ信号を第２入力部６２へ出力する。
【0085】
第２入力部６２の複数のフリップフロップＣ２２には、第２出力部６１から接続電極４０を介して、パラレル信号であるデータ信号が入力される。フリップフロップＣ２２は、周波数ｆ２のクロック信号に同期して、フリップフロップＣ２１からのデータ信号をサンプリングして、パラレルシリアル変換部６６へ出力する。
【0086】
パラレルシリアル変換部６６には、周波数ｆ２のデータ信号が入力される。パラレルシリアル変換部６６は、複数のフリップフロップＣ２２から入力されるパラレル信号であるデータ信号をシリアル信号に変換し、第２接続部７２の外部の回路（例えば、第３信号処理部９３のフリップフロップＣ２５）に出力する。第３信号処理部９３のフリップフロップＣ２５は、周波数ｆ１’のクロック信号に同期して、パラレルシリアル変換部６６からのデータ信号をサンプリングし、データ信号を取り込んで保持し得る。
【0087】
このように、第２接続部７２では、第２方式の信号伝送によって、周波数ｆ１よりも低い周波数ｆ２のクロック信号に同期させてデータ信号の送受信が行われる。このため、第２基板１０２及び第３基板１０３間において、誤ったデータ信号が送受信されることを防ぎ、適切にデータ伝送を行うことが可能となる。シリパラ変換及びパラシリ変換を利用して、効率良くデータ伝送を行うことができる。図９に示す例では、撮像素子１は、第１信号処理部９１からの各画素の信号を、第３信号処理部９３に適切に伝送することが可能となる。
【0088】
撮像素子１は、第２接続部７２ａにおける第２方式の信号伝送によって、第２信号処理部９２とインタフェース部９０との間における信号伝送と、第３信号処理部９３とインタフェース部９０との間における信号伝送を適切に行うことができる。また、撮像素子１は、第２接続部７２ｂにおける第２方式の信号伝送によって、第１撮像制御部８１と第２撮像制御部８２との間における信号伝送を適切に行うことができる。
【0089】
図１０は、実施の形態に係る撮像素子の第１接続部の構成例を説明するための図である。図１１は、実施の形態に係る撮像素子の第１接続部におけるタイミング調整の一例を示す図である。図１０に示す例では、撮像素子１は、クロック信号生成部５４を有する。カラム信号処理部１１２のフリップフロップＣ１０は、クロック信号ＶＣＫに同期して、データ信号ＣＨ＿ＤＡＴＡを第１信号処理部９１と第１接続部７１に出力する。データ信号ＣＨ＿ＤＡＴＡの信号レベル（電圧）は、図１１に示すように、クロック信号ＶＣＫに対して４回に１回の割合で、ハイレベル又はローレベルに遷移する。
【0090】
クロック信号生成部５４は、クロック信号を生成して出力するように構成される。クロック信号生成部５４は、フリップフロップ、インバータ等により構成される。クロック信号生成部５４には、クロック信号ＩＦＣＫ１が入力される。また、クロック信号生成部５４には、データ信号ＣＨ＿ＤＡＴＡの遷移タイミング（立ち上がりエッジ、立ち下がりエッジ）を示す信号が、位置合わせ信号Ｓ１として入力される。
【0091】
クロック信号生成部５４は、位置合わせ信号Ｓ１（位相合わせ信号）に応じて、クロック信号ＩＦＣＫ１の位相（出力タイミング）を変更する。位置合わせ信号Ｓ１のタイミングに合わせて、クロック信号ＩＦＣＫ１の位相が調整される。クロック信号生成部５４は、位相調整後のクロック信号として、図１１に示すように、周波数ｆ２（＝ｆ１／４）のクロック信号ＩＦＣＫ２を出力する。クロック信号生成部５４は、データ信号ＣＨ＿ＤＡＴＡの位相に合わせて調整されたクロック信号ＩＦＣＫ２を再生成するともいえる。なお、第１接続部７１は、クロック信号生成部５４を含んで構成されてもよい。
【0092】
クロック信号生成部５４は、クロック信号ＩＦＣＫ２を、第１接続部７１の第１出力部５１及び第１入力部５２に供給する。第１出力部５１の各フリップフロップＣ１１と、第１入力部５２の各フリップフロップＣ１２とに、位相調整された周波数ｆ２のクロック信号ＩＦＣＫ２が入力される。これにより、第１接続部７１は、第１方式の信号伝送によって、低い周波数ｆ２のクロック信号ＩＦＣＫ２に応じてデータ信号ＣＨ＿ＤＡＴＡの送受信を行うことができる。このため、スキュー・タイミング調整が困難となってしまうことを回避することができ、設定難易度を低減させることができる。基板間における信号伝送を適切に行うことが可能となる。
【0093】
また、本実施の形態では、第１接続部７１の第１出力部５１及び第１入力部５２には、複数のバッファ回路が設けられる。図１２Ａは、実施の形態に係る撮像素子の第１接続部の構成例を示す図である。第１接続部７１は、バッファ５５、バッファ５６（図１２Ａではバッファ５６ａ～バッファ５６ｃ）、バッファ５７を有する。バッファ５５、バッファ５６、及びバッファ５７は、第１出力部５１及び第１入力部５２の少なくとも一方に配置され得る。
【0094】
図１２Ａに示す例では、Ｘ軸方向に延びる第１接続部７１において、所定の間隔で、複数のバッファ５６が設けられる。バッファ５６は、例えば、図１２Ａに示す例のように、基準位置（起点位置）となるバッファ５５の位置から、所定の間隔毎に配置される。バッファ５５は、バッファ５６ａ～バッファ５６ｃと電気的に接続され、クロック信号ＣＬＫをバッファ５６ａ～バッファ５６ｃへ出力する。バッファ５６ａ～バッファ５６ｃは、それぞれ、バッファ５５から入力されるクロック信号ＣＬＫを、第３基板１０３の回路へ出力する。
【0095】
撮像素子１では、複数のバッファ５６によってクロック信号を分岐して伝送することができ、クロック信号経路のうちの非共通部分（非共通パス）を短くすることができる。このため、スキュー・タイミング調整が困難となることを防ぐことができ、第２基板１０２及び第３基板１０３の界面において適切に信号伝送を行うことが可能となる。
【0096】
図１２Ｂは、比較例に係る撮像素子の第１接続部の構成例を示す図である。比較例は、バッファ５５及び１つのバッファ５６によってクロック信号を伝送する場合であり、クロック信号経路の分割を行わない場合である。この場合、図１２Ｂに図示するように、破線で示す領域Ｒ１における非共通パスが長く、領域Ｒ１に配置されるバッファも多くなり、スキュー・タイミング調整が困難となる。
【0097】
これに対し、本実施の形態では、図１２Ａに図示したように、クロック信号経路の分割によって、領域Ｒ１における非共通パスが短くなり、領域Ｒ１内のバッファも削減される。これにより、第３基板１０３のフリップフロップＣ１６は、バッファ５６ｃから入力されるクロック信号に応じて、フリップフロップＣ１５からバッファ５７を介して入力されるデータ信号を正しく受信することが可能となる。
【0098】
［作用・効果］
本実施の形態に係る撮像素子（撮像素子１）は、光電変換により電荷を生成可能な複数の光電変換部（光電変換部１２）を有する第１基板（第１基板１０１）と、光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部（第１信号処理部９１）を有し、第１基板に積層される第２基板（第２基板１０２）と、信号処理を行うことが可能な第２信号処理部（第２信号処理部９２）を有し、第２基板に積層される第３基板（第３基板１０３）と、第２基板の回路と第３基板の回路とを接続する第１電極が複数設けられた第１接続部（第１接続部７１）と、第２基板の回路と第３基板の回路とを接続する第２電極が複数設けられた第２接続部（第２接続部７２）と、を備える。第１接続部の大きさと、第２接続部の大きさとは異なっている。
本実施の形態に係る撮像素子（撮像素子１）は、光電変換により電荷を生成可能な複数の光電変換部（光電変換部１２）を有する第１基板（第１基板１０１）と、光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部（第１信号処理部９１）を有し、第１基板に積層される第２基板（第２基板１０２）と、信号処理を行うことが可能な第２信号処理部（第２信号処理部９２）を有し、第２基板に積層される第３基板（第３基板１０３）と、第２基板の回路と第３基板の回路とを接続する第１電極が複数設けられた第１接続部（第１接続部７１）と、第２基板の回路と第３基板の回路とを接続する第２電極が複数設けられた第２接続部（第２接続部７２）と、を備える。第１接続部の大きさと、第２接続部の大きさとは異なっている。
【0099】
本実施の形態に係る撮像素子１は、第１信号処理部９１と第２信号処理部９２とが、別々の基板に配置される。また、撮像素子１では、第１信号処理部９１を有する第２基板１０２の回路と、第２信号処理部９２を有する第３基板１０３の回路とを接続する第１接続部７１及び第２接続部７２が設けられる。このため、第１信号処理部９１と第２信号処理部９２を同一基板に配置する場合と比較して、チップ面積の増大を抑制することが可能となる。
【0100】
次に、本開示の変形例について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜説明を省略する。
【0101】
＜２．変形例＞
（２－１．変形例１）
図１３は、変形例１に係る撮像素子の構成例を説明するための図である。撮像素子１には、圧縮部７５、解凍部７６（不図示）を設けるようにしてもよい。圧縮部７５は、圧縮回路であり、信号を圧縮可能に構成される。解凍部７６は、解凍回路であり、信号を解凍可能に構成される。例えば、圧縮部７５は、図１３に示すように、第２基板１０２に設けられる。解凍部７６は、第３基板１０３に設けられる。図１３に示す例では、圧縮部７５は、カラム信号処理部１１２のＡＤ変換部２０と、第１信号処理部９１との間に設けられる。なお、圧縮部７５を、カラム信号処理部１１２と第１接続部７１との間に配置してもよい。
（２－１．変形例１）
図１３は、変形例１に係る撮像素子の構成例を説明するための図である。撮像素子１には、圧縮部７５、解凍部７６（不図示）を設けるようにしてもよい。圧縮部７５は、圧縮回路であり、信号を圧縮可能に構成される。解凍部７６は、解凍回路であり、信号を解凍可能に構成される。例えば、圧縮部７５は、図１３に示すように、第２基板１０２に設けられる。解凍部７６は、第３基板１０３に設けられる。図１３に示す例では、圧縮部７５は、カラム信号処理部１１２のＡＤ変換部２０と、第１信号処理部９１との間に設けられる。なお、圧縮部７５を、カラム信号処理部１１２と第１接続部７１との間に配置してもよい。
【0102】
圧縮部７５には、カラム信号処理部１１２からデジタル信号に変換された各画素の信号が入力される。圧縮部７５は、各画素の信号に対して圧縮処理を行い、処理後の画素信号を含む画像データを第１接続部７１へ出力する。第１接続部７１は、圧縮された画像データを第３基板１０３の回路へ伝送する。第３基板１０３の解凍部７６には、第１接続部７１から圧縮された画像データが入力される。解凍部７６は、圧縮された画像データに対して解凍処理を行い、処理後の画素信号を含む画像データを第２信号処理部９２へ出力する。
【0103】
本変形例では、各画素の信号は、圧縮部７５によって圧縮されて第１接続部７１に入力され、第３基板１０３へ伝送される。このため、第１接続部７１によって伝送する信号数を減らすことができ、第１接続部７１における接続電極４０の数、フリップフロップ等の数を削減することができる。これにより、図１３に示す例のように、第１接続部７１の面積を低減することが可能となる。伝送する信号数が少なくなることで、スキュー・タイミング調整が困難となることを回避することができ、設定難易度を低減させることが可能となる。
【0104】
（２－２．変形例２）
図１４は、変形例２に係る撮像素子の第１接続部の構成例を説明するための図である。図１４に示す例では、第１接続部７１は、インバータ５８を有する。インバータ５８は、入力された信号の反転信号を出力し得る。第１入力部５２のフリップフロップＣ１２には、インバータ５８から、クロック信号ＩＦＣＫの反転信号が入力される。このため、フリップフロップＣ１２におけるホールドタイミングを改善させることが可能となる。なお、第２接続部７２に、クロック信号の反転用のインバータを設けるようにしてもよい。本変形例の場合も、スキュー・タイミング調整が困難となることを防ぐことができる。撮像素子１の設定難易度を低減させることが可能となる。
図１４は、変形例２に係る撮像素子の第１接続部の構成例を説明するための図である。図１４に示す例では、第１接続部７１は、インバータ５８を有する。インバータ５８は、入力された信号の反転信号を出力し得る。第１入力部５２のフリップフロップＣ１２には、インバータ５８から、クロック信号ＩＦＣＫの反転信号が入力される。このため、フリップフロップＣ１２におけるホールドタイミングを改善させることが可能となる。なお、第２接続部７２に、クロック信号の反転用のインバータを設けるようにしてもよい。本変形例の場合も、スキュー・タイミング調整が困難となることを防ぐことができる。撮像素子１の設定難易度を低減させることが可能となる。
【0105】
（２－３．変形例３）
図１５Ａ及び図１５Ｂは、変形例３に係る撮像素子のレイアウト例を示す図である。図１５Ａのレイアウト例は、第１基板１０１～第３基板１０３のうち、第２基板１０２におけるレイアウト例を示している。また、図１５Ｂのレイアウト例は、第３基板１０３におけるレイアウト例を示している。第１接続部７１を、複数段に分けて配置するようにしてもよい。図１５Ａ及び図１５Ｂに示す例では、第１接続部７１は２段に分けて配置される。第１接続部７１では、Ｘ軸方向に並ぶ複数の接続電極４０により構成される電極ブロックがＹ軸方向に２つ配置される。電極ブロックが２段に縦方向に積んで設けられるともいえる。
図１５Ａ及び図１５Ｂは、変形例３に係る撮像素子のレイアウト例を示す図である。図１５Ａのレイアウト例は、第１基板１０１～第３基板１０３のうち、第２基板１０２におけるレイアウト例を示している。また、図１５Ｂのレイアウト例は、第３基板１０３におけるレイアウト例を示している。第１接続部７１を、複数段に分けて配置するようにしてもよい。図１５Ａ及び図１５Ｂに示す例では、第１接続部７１は２段に分けて配置される。第１接続部７１では、Ｘ軸方向に並ぶ複数の接続電極４０により構成される電極ブロックがＹ軸方向に２つ配置される。電極ブロックが２段に縦方向に積んで設けられるともいえる。
【0106】
本変形例では、第１接続部７１の左右の空間を確保して、設計及びレイアウトの自由度を向上させることができる。また、回路間における信号配線（データ信号の配線、クロック信号の配線等）の引き回しを低減し、信号伝送を効率よく行うことが可能となる。例えば、図１５Ｂに示す例のように、第３信号処理部９３を配置する領域を広く（大きく）することができる。また、図１５Ｂに示す例では、第２信号処理部９２及び第２撮像制御部８２は、第２接続部７２に対して比較的近くに配置される。このため、第２信号処理部９２と第２接続部７２との間における信号伝送、第２撮像制御部８２と第２接続部７２との間における信号伝達を効率よく行うことが可能となる。
【0107】
（２－４．変形例４）
図１６は、変形例４に係る撮像素子の第１接続部の構成例を説明するための図である。図１６に示す例のように、撮像素子１の第３基板１０３に設けられたＰＬＬ（Phase Locked Loop）１６０により生成されるクロック信号を用いて、第２基板１０２及び第３基板１０３間の信号の受け渡しを行うようにしてもよい。
図１６は、変形例４に係る撮像素子の第１接続部の構成例を説明するための図である。図１６に示す例のように、撮像素子１の第３基板１０３に設けられたＰＬＬ（Phase Locked Loop）１６０により生成されるクロック信号を用いて、第２基板１０２及び第３基板１０３間の信号の受け渡しを行うようにしてもよい。
【0108】
ＰＬＬ１６０は、位相同期回路であり、ハイレベルとローレベルを繰り返す信号であるクロック信号を生成して出力するように構成される。ＰＬＬ１６０は、例えば外部から入力される基準クロック信号に基づいて所定の周波数を有するクロック信号ＣＫ２を生成し、第１接続部７１に供給する。本変形例では、第１接続部７１の第１入力部５２には、複数の非同期バッファ１５２（図１６では、非同期バッファ１５２ａ，１５２ｂ）が設けられる。非同期バッファ１５２は、例えば、データの書き込みとデータの読み出しとを非同期に実行可能に構成される。
【0109】
図１６に示す例では、第１入力部５２は、非同期バッファ１５２ａと非同期バッファ１５２ｂを有する。非同期バッファ１５２ａ及び非同期バッファ１５２ｂは、それぞれ、例えば、非同期ＦＩＦＯ（First In First Out）回路を用いて構成される。非同期バッファ１５２ａ，１５２ｂは、非同期バッファメモリともいえる。また、第１入力部５２は、セレクタ１５１ａとセレクタ１５１ｂを有する。セレクタ１５１ａは、選択回路であり、入力される信号を非同期バッファ１５２ａ，１５２ｂへ出力可能に構成される。セレクタ１５１ｂは、選択回路であり、非同期バッファ１５２ａ，１５２ｂから入力される信号のうち選択した信号をフリップフロップＣ１２へ出力するように構成される。
【0110】
非同期バッファ１５２ａ及び非同期バッファ１５２ｂには、それぞれ、第２基板１０２側から接続電極４０を介して、クロック信号ＩＦＣＫが入力される。また、非同期バッファ１５２ａ，１５２ｂには、それぞれ、ＰＬＬ１６０から、クロック信号ＣＫ２が入力される。非同期バッファ１５２ａ，１５２ｂは、クロック信号ＩＦＣＫに同期して、フリップフロップＣ１１からのデータ信号の書き込み（サンプリング）を行い得る。また、非同期バッファ１５２ａ，１５２ｂは、クロック信号ＣＫ２に同期して、セレクタ１５１ｂ及びフリップフロップＣ１２へのデータ信号の読み出しを行い得る。
【0111】
本変形例に係る撮像素子１は、非同期バッファ１５２を用いた非同期通信によって、第２基板１０２及び第３基板１０３間の信号伝送を行い得る。このため、クロック信号ＩＦＣＫとは独立して、第３基板１０３の回路（第２信号処理部９２、第３信号処理部９３、第２撮像制御部８２等）で用いるクロック信号ＣＫ２の周波数を設定可能となる。例えば、クロック信号ＣＫ２の周波数を、クロック信号ＩＦＣＫの周波数よりも高い周波数に上げることができる。このため、第３基板１０３のロジック回路等における処理速度を向上させることが可能となる。
【0112】
（２－５．変形例５）
図１７は、変形例５に係る撮像素子の構成例を説明するための図である。撮像素子１は、非同期通信によって、第２基板１０２及び第３基板１０３間の信号伝送を実行可能に構成される。例えば、第１接続部７１及び第２接続部７２の少なくとも一方が、図１７に模式的に示すような回路構成を有していてもよい。非同期通信を用いることで、比較的容易にスキュー・タイミング調整を行うことが可能となる。
図１７は、変形例５に係る撮像素子の構成例を説明するための図である。撮像素子１は、非同期通信によって、第２基板１０２及び第３基板１０３間の信号伝送を実行可能に構成される。例えば、第１接続部７１及び第２接続部７２の少なくとも一方が、図１７に模式的に示すような回路構成を有していてもよい。非同期通信を用いることで、比較的容易にスキュー・タイミング調整を行うことが可能となる。
【0113】
図１７に示す例では、第２基板１０２のフリップフロップＣ２５は、クロック信号ＣＫ１に応じて、データ信号を第３基板１０３のフリップフロップＣ２６へ出力する。第３基板１０３のフリップフロップＣ２６は、クロック信号ＣＫ２に応じて、フリップフロップＣ２５から入力されるデータ信号を受信する。撮像素子１では、例えば、１フレーム期間において１回しか変化（遷移）しない信号（例えばパラメータ）については、非同期通信によって受け渡すようにしてもよい。本変形例の場合、同期通信用の回路の面積、貫通電極の本数等を削減することが可能となる。
【0114】
図１８Ａは、変形例５に係る撮像素子の第１接続部の構成例を説明するための図である。図１８Ｂは、変形例５に係る撮像素子の第１接続部の動作例を説明するためのタイミングチャートである。図１８Ａは、第１接続部７１が非同期通信を実行可能に構成された場合の一例を示している。なお、第２接続部７２が非同期通信を実行可能に構成されていてもよい。
【0115】
図１８に示す例では、第１出力部５１のフリップフロップＣ１１ｂは、クロック信号ＣＫ１に同期してラッチパルス（Ｌａｔｃｈ_Ｐｕｌｓｅ）をサンプリングし、図１８Ｂのタイミングチャートにおいて破線Ｌ１で示すようにラッチパルスを第１入力部５２へ出力する。第１出力部５１のフリップフロップＣ１１ａには、イネーブル信号として、ラッチパルスが入力される。フリップフロップＣ１１ａは、例えばラッチパルスがハイレベルの場合、クロック信号ＣＫ１に同期してデータ信号である信号Ｄａｔａをサンプリングし、図１８Ｂにおいて破線Ｌ２で示すように信号Ｄａｔａを第１入力部５２へ出力する。
【0116】
第１入力部５２のフリップフロップＣ１２には、第１出力部５１のフリップフロップＣ１１ａから、信号Ｄａｔａが入力される。また、フリップフロップＣ１２には、フリップフロップＣ１１ｂから遅延回路１５３を介して、ラッチパルスがイネーブル信号として入力される。遅延回路１５３は、例えば、Ｄｅｌａｙバッファであり、フリップフロップを用いて構成される。また、フリップフロップＣ１２には、クロック信号ＣＫ１とは異なるクロック信号ＣＫ２が入力される。
【0117】
フリップフロップＣ１２は、例えばラッチパルスがハイレベルの場合、クロック信号ＣＫ２に同期して信号Ｄａｔａをサンプリングし、第１接続部７１の外部の回路へ出力し得る。このように、撮像素子１では、第２基板１０２及び第３基板１０３間において、ラッチパルスとデータ信号の受け渡しが行われ、非同期通信を行うことができる。非同期通信を用いることで、比較的容易にスキュー・タイミング調整を行うことが可能となる。
【0118】
＜３．使用例＞
上述した撮像素子１及び電子機器１０は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョンや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
上述した撮像素子１及び電子機器１０は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョンや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【0119】
＜４．応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、撮像素子１等は、カメラ、携帯電話等、撮像機能を有する種々の電子機器に適用され得る。本開示に係る技術を適用することにより、電子機器を小型化することが可能となる。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、撮像素子１等は、カメラ、携帯電話等、撮像機能を有する種々の電子機器に適用され得る。本開示に係る技術を適用することにより、電子機器を小型化することが可能となる。
【0120】
以上、実施の形態、変形例および使用例ならびに応用例を挙げて本開示を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々の変形が可能である。例えば、上述した変形例は、上記実施の形態の変形例として説明したが、各変形例の構成を適宜組み合わせることができる。
【0121】
本開示の一実施形態の撮像素子は、光電変換により電荷を生成可能な複数の光電変換部を有する第１基板と、光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部を有し、第１基板に積層される第２基板と、信号処理を行うことが可能な第２信号処理部を有し、第２基板に積層される第３基板と、第２基板の回路と第３基板の回路とを接続する第１電極が複数設けられた第１接続部と、第２基板の回路と第３基板の回路とを接続する第２電極が複数設けられた第２接続部と、を備える。第１接続部の大きさと、第２接続部の大きさとは異なっている。このため、撮像素子のチップ面積の増大を抑制することが可能となる。
【0122】
本開示の一実施形態の電子機器は、光電変換により電荷を生成可能な複数の光電変換部を有する第１基板と、光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部を有し、第１基板に積層される第２基板と、信号処理を行うことが可能な第２信号処理部を有し、第２基板に積層される第３基板と、第２基板の回路と第３基板の回路とを接続する第１電極が複数設けられた第１接続部と、第２基板の回路と第３基板の回路とを接続する第２電極が複数設けられた第２接続部と、を備える。第１接続部の大きさと、第２接続部の大きさとは異なっている。このため、チップ面積の増大を抑制可能な電子機器を実現することが可能となる。
【0123】
なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本開示は以下のような構成をとることも可能である。
（１）
光電変換により電荷を生成可能な複数の光電変換部を有する第１基板と、
前記光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部を有し、前記第１基板に積層される第２基板と、
信号処理を行うことが可能な第２信号処理部を有し、前記第２基板に積層される第３基板と、
前記第２基板の回路と前記第３基板の回路とを接続する第１電極が複数設けられた第１接続部と、
前記第２基板の回路と前記第３基板の回路とを接続する第２電極が複数設けられた第２接続部と、を備え、
前記第１接続部の大きさと、前記第２接続部の大きさとは異なっている
撮像素子。
（２）
前記複数の光電変換部は、前記第１基板において、第１方向と前記第１方向と直交する第２方向に並んで設けられる
前記（１）に記載の撮像素子。
（３）
複数の前記第１電極は、第１方向に並んで設けられ、
複数の前記第２電極は、前記第１方向に並んで設けられる
前記（１）または（２）に記載の撮像素子。
（４）
前記第１方向において、前記第１接続部の長さと、前記第２接続部の長さとは異なっている
前記（１）から（３）のいずれか１つに記載の撮像素子。
（５）
前記第１信号処理部の少なくとも一部は、平面視において、前記第１接続部と前記第２接続部との間に設けられる
前記（１）から（４）のいずれか１つに記載の撮像素子。
（６）
前記光電変換部を有し、光電変換された電荷に基づく信号を出力可能な複数の画素と、
前記第２基板に設けられ、前記画素から出力される信号をデジタル信号に変換可能なＡＤ変換部と、を有する
前記（１）から（５）のいずれか１つに記載の撮像素子。
（７）
前記第１信号処理部は、前記光電変換部で生成された電荷に基づく第１デジタル信号を取得し、信号処理を行うことが可能であり、
前記第２信号処理部は、前記第１接続部を介して前記光電変換部で生成された電荷に基づく第２デジタル信号を取得し、信号処理を行うことが可能である
前記（１）から（６）のいずれか１つに記載の撮像素子。
（８）
前記第１接続部は、平面視において、前記ＡＤ変換部と前記第１信号処理部との間に設けられる
前記（６）に記載の撮像素子。
（９）
前記第２接続部は、平面視において、前記第１信号処理部に対して前記第１接続部と反対側に設けられる
前記（１）から（７）のいずれか１つに記載の撮像素子。
（１０）
前記第１接続部は、第１クロック信号に同期して入力された信号を、第２クロック信号に同期して出力可能な出力部を有し、
前記第２クロック信号の周波数は、第１クロック信号の周波数よりも低い
前記（１）から（９）のいずれか１つに記載の撮像素子。
（１１）
前記第２基板に設けられ、信号を圧縮可能な圧縮部と、
前記第３基板に設けられ、信号を解凍可能な解凍部と、を有し、
前記第１接続部は、前記圧縮部により圧縮された信号を前記解凍部へ伝えることが可能である
前記（１）から（１０）のいずれか１つに記載の撮像素子。
（１２）
前記圧縮部は、前記ＡＤ変換部と前記第１信号処理部との間に設けられる
前記（１１）に記載の撮像素子。
（１３）
前記第３基板に設けられる第３信号処理部を有し、
前記第３信号処理部は、前記第２接続部を介して前記光電変換部で生成された電荷に基づく第３デジタル信号を取得し、信号処理を行うことが可能である
前記（１）から（１２）のいずれか１つに記載の撮像素子。
（１４）
前記第３信号処理部は、前記第３デジタル信号に基づいて認識処理が可能である
前記（１３）に記載の撮像素子。
（１５）
前記第１接続部は、平面視において、前記第２信号処理部と前記第３信号処理部との間に設けられる
前記（１３）または（１４）に記載の撮像素子。
（１６）
前記第２接続部は、平面視において、前記第３信号処理部に対して前記第１接続部と反対側に設けられる
前記（１３）から（１５）のいずれか１つに記載の撮像素子。
（１７）
前記第２接続部は、シリアル信号をパラレル信号に変換可能な第１変換部、及びパラレル信号をシリアル信号に変換可能な第２変換部の少なくとも一方を有する
前記（１）から（１６）のいずれか１つに記載の撮像素子。
（１８）
前記第２基板に設けられ、前記第１信号処理部から出力される信号及び前記第２信号処理部から出力される信号の少なくとも一方を外部へ出力可能なインタフェース部を有し、
前記第１接続部は、平面視において、前記第１信号処理部と前記インタフェース部との間に設けられる
前記（１）から（１７）のいずれか１つに記載の撮像素子。
（１９）
前記第１電極及び前記第２電極は、それぞれ、前記第２基板を貫通する貫通電極と、前記貫通電極に接続される第１の接合用電極と、前記第１の接合用電極に接続される第２の接合用電極とを有する
前記（１）から（１８）のいずれか１つに記載の撮像素子。
（２０）
光電変換により電荷を生成可能な複数の光電変換部を有する第１基板と、
前記光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部を有し、前記第１基板に積層される第２基板と、
信号処理を行うことが可能な第２信号処理部を有し、前記第２基板に積層される第３基板と、
前記第２基板の回路と前記第３基板の回路とを接続する第１電極が複数設けられた第１接続部と、
前記第２基板の回路と前記第３基板の回路とを接続する第２電極が複数設けられた第２接続部と、を備え、
前記第１接続部の大きさと、前記第２接続部の大きさとは異なっている
電子機器。
（１）
光電変換により電荷を生成可能な複数の光電変換部を有する第１基板と、
前記光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部を有し、前記第１基板に積層される第２基板と、
信号処理を行うことが可能な第２信号処理部を有し、前記第２基板に積層される第３基板と、
前記第２基板の回路と前記第３基板の回路とを接続する第１電極が複数設けられた第１接続部と、
前記第２基板の回路と前記第３基板の回路とを接続する第２電極が複数設けられた第２接続部と、を備え、
前記第１接続部の大きさと、前記第２接続部の大きさとは異なっている
撮像素子。
（２）
前記複数の光電変換部は、前記第１基板において、第１方向と前記第１方向と直交する第２方向に並んで設けられる
前記（１）に記載の撮像素子。
（３）
複数の前記第１電極は、第１方向に並んで設けられ、
複数の前記第２電極は、前記第１方向に並んで設けられる
前記（１）または（２）に記載の撮像素子。
（４）
前記第１方向において、前記第１接続部の長さと、前記第２接続部の長さとは異なっている
前記（１）から（３）のいずれか１つに記載の撮像素子。
（５）
前記第１信号処理部の少なくとも一部は、平面視において、前記第１接続部と前記第２接続部との間に設けられる
前記（１）から（４）のいずれか１つに記載の撮像素子。
（６）
前記光電変換部を有し、光電変換された電荷に基づく信号を出力可能な複数の画素と、
前記第２基板に設けられ、前記画素から出力される信号をデジタル信号に変換可能なＡＤ変換部と、を有する
前記（１）から（５）のいずれか１つに記載の撮像素子。
（７）
前記第１信号処理部は、前記光電変換部で生成された電荷に基づく第１デジタル信号を取得し、信号処理を行うことが可能であり、
前記第２信号処理部は、前記第１接続部を介して前記光電変換部で生成された電荷に基づく第２デジタル信号を取得し、信号処理を行うことが可能である
前記（１）から（６）のいずれか１つに記載の撮像素子。
（８）
前記第１接続部は、平面視において、前記ＡＤ変換部と前記第１信号処理部との間に設けられる
前記（６）に記載の撮像素子。
（９）
前記第２接続部は、平面視において、前記第１信号処理部に対して前記第１接続部と反対側に設けられる
前記（１）から（７）のいずれか１つに記載の撮像素子。
（１０）
前記第１接続部は、第１クロック信号に同期して入力された信号を、第２クロック信号に同期して出力可能な出力部を有し、
前記第２クロック信号の周波数は、第１クロック信号の周波数よりも低い
前記（１）から（９）のいずれか１つに記載の撮像素子。
（１１）
前記第２基板に設けられ、信号を圧縮可能な圧縮部と、
前記第３基板に設けられ、信号を解凍可能な解凍部と、を有し、
前記第１接続部は、前記圧縮部により圧縮された信号を前記解凍部へ伝えることが可能である
前記（１）から（１０）のいずれか１つに記載の撮像素子。
（１２）
前記圧縮部は、前記ＡＤ変換部と前記第１信号処理部との間に設けられる
前記（１１）に記載の撮像素子。
（１３）
前記第３基板に設けられる第３信号処理部を有し、
前記第３信号処理部は、前記第２接続部を介して前記光電変換部で生成された電荷に基づく第３デジタル信号を取得し、信号処理を行うことが可能である
前記（１）から（１２）のいずれか１つに記載の撮像素子。
（１４）
前記第３信号処理部は、前記第３デジタル信号に基づいて認識処理が可能である
前記（１３）に記載の撮像素子。
（１５）
前記第１接続部は、平面視において、前記第２信号処理部と前記第３信号処理部との間に設けられる
前記（１３）または（１４）に記載の撮像素子。
（１６）
前記第２接続部は、平面視において、前記第３信号処理部に対して前記第１接続部と反対側に設けられる
前記（１３）から（１５）のいずれか１つに記載の撮像素子。
（１７）
前記第２接続部は、シリアル信号をパラレル信号に変換可能な第１変換部、及びパラレル信号をシリアル信号に変換可能な第２変換部の少なくとも一方を有する
前記（１）から（１６）のいずれか１つに記載の撮像素子。
（１８）
前記第２基板に設けられ、前記第１信号処理部から出力される信号及び前記第２信号処理部から出力される信号の少なくとも一方を外部へ出力可能なインタフェース部を有し、
前記第１接続部は、平面視において、前記第１信号処理部と前記インタフェース部との間に設けられる
前記（１）から（１７）のいずれか１つに記載の撮像素子。
（１９）
前記第１電極及び前記第２電極は、それぞれ、前記第２基板を貫通する貫通電極と、前記貫通電極に接続される第１の接合用電極と、前記第１の接合用電極に接続される第２の接合用電極とを有する
前記（１）から（１８）のいずれか１つに記載の撮像素子。
（２０）
光電変換により電荷を生成可能な複数の光電変換部を有する第１基板と、
前記光電変換部で生成された電荷に基づく信号を取得し、信号処理を行うことが可能な第１信号処理部を有し、前記第１基板に積層される第２基板と、
信号処理を行うことが可能な第２信号処理部を有し、前記第２基板に積層される第３基板と、
前記第２基板の回路と前記第３基板の回路とを接続する第１電極が複数設けられた第１接続部と、
前記第２基板の回路と前記第３基板の回路とを接続する第２電極が複数設けられた第２接続部と、を備え、
前記第１接続部の大きさと、前記第２接続部の大きさとは異なっている
電子機器。
【符号の説明】
【0124】
１…撮像素子、１０…電子機器、１２…光電変換部、７１…第１接続部、７２…第２接続部、９１…第１信号処理部、９２…第２信号処理部、９３…第３信号処理部、１０１…第１基板、１０２…第２基板、１０３…第３基板。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図13】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18A】
【図18B】