特開 2023-181142 高電子移動度トランジスタの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023181142

(43)【公開日】2023-12-21

(54)【発明の名称】高電子移動度トランジスタの製造方法

(51)【国際特許分類】

   H01L 21/337 20060101AFI20231214BHJP

   H01L 21/338 20060101ALI20231214BHJP

【ＦＩ】

H01L29/80 C

H01L29/80 H

【審査請求】有

【請求項の数】18

【出願形態】ＯＬ

(21)【出願番号】P 2023095495

(22)【出願日】2023-06-09

(31)【優先権主張番号】63/350,847

(32)【優先日】2022-06-09

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】523034852

【氏名又は名称】超赫科技股▲分▼有限公司

(74)【代理人】

【識別番号】110002848

【氏名又は名称】弁理士法人ＮＩＰ＆ＳＢＰＪ国際特許事務所

(72)【発明者】

【氏名】▲呉▼ 展興

【テーマコード（参考）】

5F102

【Ｆターム（参考）】

5F102GD04

5F102GJ02

5F102GJ03

5F102GJ04

5F102GJ05

5F102GJ06

5F102GJ10

5F102GK04

5F102GK08

5F102GL04

5F102GL07

5F102GM04

5F102GM07

5F102GM08

5F102GQ01

5F102GR04

5F102GR09

5F102GV05

5F102GV07

5F102GV08

5F102HC01

5F102HC02

5F102HC10

5F102HC15

5F102HC24

(57)【要約】

【課題】高電子移動度トランジスタの製造方法を提供することを課題とする。
【解決手段】本発明は、チャネル層と、前記チャネル層の上にあるバリア層とを含む半導体基板を用意するステップ、前記半導体基板上のゲート電極用開口に対応する位置に保護層を形成するステップ、前記半導体基板上の前記保護層の周囲に被覆層を形成し、前記保護層を除去して前記ゲート電極用開口を形成するステップ、及び前記ゲート電極用開口及び前記被覆層の上にｐ型層を形成するステップを含む高電子移動度トランジスタの製造方法を提供する。先行技術と比較して、本発明により提供される高電子移動度トランジスタの製造方法は、製造工程の技術的敷居を下げるだけではなく、良好な閾値電圧（Ｖｔｈ）及びオン抵抗（Ｒｄｓ（ＯＮ））を個別に制御及び得ることができ、製品の歩留まりを効果的に向上させることができる。
【選択図】図１

【特許請求の範囲】

【請求項1】

（ａ）チャネル層と、前記チャネル層の上にあるバリア層とを含む半導体基板を用意するステップ、
（ｂ）前記半導体基板上のゲート電極用開口に対応する位置に保護層を形成するステップ、
（ｃ）前記半導体基板上の前記保護層の周囲に被覆層を形成し、前記保護層を除去して前記ゲート電極用開口を形成するステップ、及び
（ｄ）前記ゲート電極用開口及び前記被覆層の上にｐ型層を形成するステップ
を含む高電子移動度トランジスタの製造方法。

【請求項2】

（ｅ）ソース電極用開口及びドレイン電極用開口に対応する位置で被覆層を露出させるように、前記被覆層の上に第１誘電体層をパターニングして形成し、メサを分離するステップ、
（ｆ）前記ソース電極用開口及び前記ドレイン電極用開口に対応する位置でエッチング工程を実施して前記ソース電極用開口及び前記ドレイン電極用開口を形成するステップ、
（ｇ）前記ソース電極用開口及び前記ドレイン電極用開口の上にオーミック接触金属層をパターニングして形成し、前記オーミック接触金属層を合金化するステップ、
（ｈ）前記第１誘電体層の一部を覆うように第２誘電体層をパターニングして形成するステップ、
（ｉ）前記ソース電極用開口、前記ゲート電極用開口及び前記ドレイン電極用開口に対応する位置を覆い、前記第１誘電体層の一部及び前記第２誘電体層の一部を覆うように第１金属層パターニングして形成するステップ、及び
（ｊ）前記ソース電極用開口及び前記ドレイン電極用開口に対応する位置を覆い、前記第１金属層の一部を覆うように第２金属層をパターニングして形成するステップ
をさらに含む請求項１に記載の製造方法。

【請求項3】

上記ステップ（ｄ）を完了した後、さらに前記ｐ型層を前記ゲート電極用開口の上に限定するようにパターニングする請求項１に記載の製造方法。

【請求項4】

前記保護層の成分は、窒化ケイ素で、その厚さは前記被覆層の厚さよりも厚い請求項１に記載の製造方法。

【請求項5】

前記保護層の厚さは、２０～７５ｎｍである請求項４に記載の製造方法。

【請求項6】

前記被覆層の厚さは、１５～５０ｎｍ、前記バリア層の厚さは１２～２５ｎｍである請求項１に記載の製造方法。

【請求項7】

前記被覆層の素材は、前記バリア層の素材と同じである請求項１に記載の製造方法。

【請求項8】

前記保護層は、低圧化学蒸着（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ、ＬＰＣＶＤ）工程を用いて形成される請求項１に記載の製造方法。

【請求項9】

前記保護層を形成する前に、前記バリア層の上にインサイチュ誘電体層を形成するステップをさらに含む請求項１に記載の製造方法。

【請求項10】

前記インサイチュ誘電体層の厚さは、２０～５０ｎｍである請求項９に記載の製造方法。

【請求項11】

前記ｐ型層の幅は、２．５～３μｍである請求項１に記載の製造方法。

【請求項12】

前記第１誘電体層は、前記ｐ型層の一部を覆う請求項２に記載の製造方法。

【請求項13】

前記第１誘電体層は、低圧化学蒸着（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ、ＬＰＣＶＤ）工程を用いてパターニングして形成される請求項２に記載の製造方法。

【請求項14】

前記ソース電極用開口及び前記ドレイン電極用開口は、それぞれ前記チャネル層を露出する凹溝である請求項２に記載の製造方法。

【請求項15】

前記凹溝は、少なくとも１つの側面と、底面とを有し、前記側面と前記底面との挟角は３０～９０度である請求項１４に記載の製造方法。

【請求項16】

前記オーミック接触金属層の合金化の製造工程の温度は５００～５５０℃である請求項１４に記載の製造方法。

【請求項17】

前記第２誘電体層は、プラズマ化学蒸着（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ ＣＶＤ、ＰＥＣＶＤ）工程を用いてパターニングして形成される請求項２に記載の製造方法。

【請求項18】

前記第２誘電体層の厚さは、５００ｎｍ以下である請求項２に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、トランジスタの製造方法に関し、特に、高電子移動度トランジスタの製造方法に関する。

【背景技術】

【0002】

半導体産業において、高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ、ＨＥＭＴ）、接合型電界効果トランジスタ（ｊｕｎｃｔｉｏｎ ｆｉｌｅｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、ＪＦＥＴ）或いはパワー金属酸化膜半導体電界効果トランジスタ（ｐｏｗｅｒ ＭＯＳＦＥＴ）などの高電圧スイッチング用トランジスタは、よく高電圧大電力装置用の半導体スイッチング素子として使用されており、高電子移動度トランジスタは高出力密度、高ブレークダウン電圧、高出力電圧及び高スイッチング周波数等の利点により、高電圧の操作環境下でも装置へのダメージが非常に少なく、徐々に幅広く使用されるトランジスタになっている。

【0003】

具体的に言えば、高電子移動度トランジスタの優れた性質は、バンドギャップ（ｂａｎｄｇａｐ）、高い臨界電界（ｃｒｉｔｉｃａｌ ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）及び高いキャリア移動度（ｃａｒｒｉｅｒ ｍｏｂｉｌｉｔｙ）等のＧａＮの材料特性に大きく依存している。また、ＧａＮの特有の分極効果により、ＡｌＧａＮ／ＧａＮのヘテロ構造はドーピングしない場合において二次元電子ガス（ｔｗｏ ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓｅｓ、２ＤＥＧ）を誘導して形成することで、ＡｌＧａＮ／ＧａＮ ＨＥＭＴｓは大電流を出力して動作しながら非常に低いオン抵抗を有する。

【0004】

実務において高電子移動度トランジスタは、エンハンスメントモード半導体デバイス（Ｅ－ｍｏｄｅ）として構成することができ、すなわち、ノーマリオフ（ｎｏｒｍａｌｌｙ ＯＦＦ）構造として構成され、正閾値電圧を有する。このため、高電子移動度トランジスタ内のゲート電極の下に対応する位置に通常ｐ型ドープ材料を含むｐ型層が設けられることで、デバイスにバイアスがかかっていないときに二次元電子ガスを空乏化させ、ノーマリオフの効果を奏する。上記構造を製造する現在の方法では、通常、ソース電極及びドレインの金属を形成してからｐ型層を形成する。したがって、ｐ型層をパターニングして形成するには、特殊なエッチング工程を用いてｐ型層の一部を除去し、その後のデバイスの漏電又は故障を避けるため、過程中に下層をオーバーエッチングしたり、電極の金属を汚染したりしないように注意しなければならない。前記特殊なエッチング工程は、例えば原子層エッチング（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｅｔｃｈｉｎｇ、ＡＬＥ）工程で、自己制限的な連続反応を使用して薄層材料を除去する技術である。

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら背景技術で言及されている原子層エッチング工程のコストは非常に高く、技術的に敷居が高く、非常に時間がかかる。製品に十分な閾値電圧（Ｖｔｈ）があるように、トランジスタのバリア層の厚さが厚すぎてはならない。しかしながら本発明者らは、上述の方法でトランジスタを製造すると、オーバーエッチングによりバリア層の表面にダメージが生じ、歩留まりに悪影響を及ぼす可能性があり、同時にソース電極、閘極及びドレイン電極の間隔（ｓｐａｃｉｎｇ）の欠陥エリア（ｄｅｆｉｃｉｅｎｔ ｒｅｇｉｏｎ）が深くなり、電荷量が減少し、デバイスのオン抵抗Ｒｄｓ（ＯＮ））が高くなる可能性もあることを見出した。そこで、本発明者らは、まず、半導体基板のバリア層上のゲート電極を形成する所定位置に対応する位置に保護層を形成し、次に保護層と被覆層との素材の違い及び保護層自体の材料特性に基づいて該保護層の周囲に被覆層を選択的に形成し、保護層を除去してゲート電極用開口を形成し、次にゲート電極用開口及び被覆層の上にｐ型層を形成するという概念を提案した。これにより、比較的簡単なエッチング法により該保護層を除去してゲート電極用開口を形成できる以外に、被覆層を有するため、その後のｐ型層の形成によるバリア層への影響を避けることができることで、ｐ型層のパターニング方法も簡素化する。この概念に基づいて、本発明は、閾値電圧及びオン抵抗にかかわる上述の変数を個別に制御することができ、詳しく言えば、本発明は、歩留まりの低下及びオン抵抗の上昇問題を避けるだけでなく、バリア層の厚さの余裕度を大きくして完成品が十分な閾値電圧を有することを確保できる。

【課題を解決するための手段】

【0006】

上記従来技術の問題点に鑑み、本発明の一態様は、（ａ）チャネル層と、前記チャネル層の上にあるバリア層とを含む半導体基板を用意するステップ、（ｂ）前記半導体基板上のゲート電極用開口に対応する位置に保護層を形成するステップ、（ｃ）前記半導体基板上の前記保護層の周囲に被覆層を形成し、前記保護層を除去して前記ゲート電極用開口を形成するステップ、及び（ｄ）前記ゲート電極用開口及び前記被覆層の上にｐ型層を形成するステップを含む高電子移動度トランジスタの製造方法を提供する。

【0007】

本発明の一実施形態によれば、製造方法は、（ｅ）ソース電極用開口及びドレイン電極用開口に対応する位置で被覆層を露出させるように、前記被覆層の上に第１誘電体層をパターニングして形成し、メサを分離するステップ、（ｆ）前記ソース電極用開口及び前記ドレイン電極用開口に対応する位置でエッチング工程を実施して前記ソース電極用開口及び前記ドレイン電極用開口を形成するステップ、（ｇ）前記ソース電極用開口及び前記ドレイン電極用開口の上にオーミック接触金属層をパターニングして形成し、前記オーミック接触金属層を合金化するステップ、（ｈ）前記第１誘電体層の一部を覆うように第２誘電体層をパターニングして形成するステップ、（ｉ）前記ソース電極用開口、前記ゲート電極用開口及び前記ドレイン電極用開口に対応する位置を覆い、前記第１誘電体層の一部及び前記第２誘電体層の一部を覆うように第１金属層パターニングして形成するステップ、及び（ｊ）前記ソース電極用開口及び前記ドレイン電極用開口に対応する位置を覆い、前記第１金属層の一部を覆うように第２金属層をパターニングして形成するステップをさらに含む。

【0008】

本発明の一実施形態によれば、上記ステップ（ｄ）を完了した後、さらに前記ｐ型層を前記ゲート電極用開口の上に限定するようにパターニングする。

【0009】

本発明の一実施形態によれば、前記保護層の成分は、窒化ケイ素で、その厚さは前記被覆層の厚さよりも厚い。前記保護層の厚さは、２０～７５ｎｍであることが好ましい。

【0010】

本発明の一実施形態によれば、前記被覆層の厚さは、１５～５０ｎｍ、前記バリア層の厚さは１２～２５ｎｍである。

【0011】

本発明の一実施形態によれば、前記被覆層の素材は、前記バリア層の素材と同じである。

【0012】

本発明の一実施形態によれば、前記保護層は、低圧化学蒸着（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ、ＬＰＣＶＤ）工程を用いて形成される。

【0013】

本発明の一実施形態によれば、製造方法において、前記保護層を形成する前に、前記バリア層の上にインサイチュ誘電体層を形成するステップをさらに含む。前記インサイチュ誘電体層の厚さは、２０～５０ｎｍであることが好ましい。

【0014】

本発明の一実施形態によれば、前記ｐ型層の幅は、２．５～３μｍである。

【0015】

本発明の一実施形態によれば、前記第１誘電体層は、前記ｐ型層の一部を覆う。

【0016】

本発明の一実施形態によれば、前記第１誘電体層は、低圧化学蒸着（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ、ＬＰＣＶＤ）工程を用いてパターニングして形成される。

【0017】

本発明の一実施形態によれば、前記ソース電極用開口及び前記ドレイン電極用開口は、それぞれ前記チャネル層を露出する凹溝である。好ましくは、前記凹溝は、少なくとも１つの側面と、底面とを有し、前記側面と前記底面との挟角は３０～９０度である。好ましくは、前記オーミック接触金属層の合金化の製造工程の温度は５００～５５０℃である。

【0018】

本発明の一実施形態によれば、前記第２誘電体層は、プラズマ化学蒸着（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ ＣＶＤ，ＰＥＣＶＤ）工程を用いてパターニングして形成される。

【0019】

本発明の一実施形態によれば、前記第２誘電体層の厚さは、５００ｎｍ以下である。

【0020】

要するに、本発明により提供される高電子移動度トランジスタの製造方法では、保護層とバリア層及び被覆層の格子整合性における差及び多くの利点を適切に活用することにより、ソース電極及びドレイン電極を形成する前にｐ型層をパターニングさせて設けることができ、歩留まりの低下及びオン抵抗の上昇問題を避けることができるだけでなく、バリア層の厚さの余裕度を大きくして完成品が十分な閾値電圧を有することを確保できる。したがって、先行技術と比較して、本発明により提供される高電子移動度トランジスタの製造方法は、コストと工数を効果的に削減できるだけでなく、製造工程の技術的敷居を下げ、製品歩留まりを向上させることもできる。

【0021】

本発明の上記目的及びその他の目的、特徴、利点及び実施例をより理解しやすくするため、図面を参照しつつ以下に説明する。

【図面の簡単な説明】

【0022】

【図1】本発明の一実施形態の高電子移動度トランジスタの製造フローチャートである。

【図2】本発明の一実施形態の高電子移動度トランジスタの製造フローチャートである。

【図3】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図4A】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図4B】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図4C】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図4D】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図5A】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図5B】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図6A】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図6B】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図6C】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図7A】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図7B】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図8】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図9】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図10】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図11】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図12】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図13】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【図14】発明の実施形態に係る異なる製造段階における高電子移動度トランジスタ構造の概略断面図である。

【発明を実施するための形態】

【0023】

一般的な慣行によると図面上の各種特徴及び構成要素は、実際の寸法比率で描かれていないが、本発明に関連する具体的特徴及び構成要素を提示するために最適な方法で描かれている。また、異なる図面の範囲において同一又は類似の符号で類似の構成要素及び部材を表す。

【0024】

本発明の説明をより詳細かつ完全にするため、以下は、本発明の実施態様及び具体的実施形態の例示的な説明を提供するが、これは、本発明の具体的実施形態を実施又は運用する唯一の形態ではない。本明細書及び添付される特許請求の範囲において、文脈が別段の指示をしない限り、「一」及び「前記」も複数形として解釈され得る。また、本明細書及び添付される特許請求の範囲は別段に明記されていない限り、「何かの上に設けられた」は、貼付又は他の形で何かの表面と直接或いは間接的に接触していると見なすことができる。当前記表面の特定は、明細書内容の前後の段落の文脈及び本発明の属する技術分野における通常の知識に基づいて判断しなければならない。

【0025】

本発明を特定する数値範囲及びパラメータは、概数値であるが、ここで具体的実施形態内の関連数値をできる限り正確に提示されている。ただし、任意の数値は、本質的に個々のテスト方法による標準偏差が必然的に含まれている。本明細書で使用される場合、「約」は通常、実際値が特定数値又は１つの範囲の±１０％、５％、１％或いは０．５％以内を意味する。若しくは、「約」という用語は、実際値が平均の許容可能な標準誤差内にあり、本発明の属する技術分野における通常の知識を有する者の考えによって定めることを示す。したがって、特に断りのない限り、本明細書及び添付される特許請求の範囲に開示されている数値やパラメータは、均しく概数値であり、必要に応じて変更することができる。少なくとも、これらの数値やパラメータは、示された有効桁数及び通常の丸めを適用して得られた数値を意味すると解釈する必要がある。

【0026】

用語
本明細書で使用されるとき、用語「高電子移動度トランジスタ」は、負の閾値電圧を有する自然なノーマリーオン（ｎｏｒｍａｌｌｙ ＯＮ）構造であり得、ノーマリオフ（ｎｏｒｍａｌｌｙ ＯＦＦ）構造に変換して正の閾値電圧を有することもできる。一方、本発明の「半導体材料」は、多種元素の化学化合物を含み得、前記元素は化学周期表の異なる族の１つ以上の元素に属するＧａＮを含むが、これに限定されない。これら化学化合物としては、第１３族（すなわち、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びタリウム（Ｔｌ）を含む族）元素及び第１５族（すなわち、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）及びビスマス（Ｂｉ）を含む族）元素で構成されるペア、又は第１４族（すなわち、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）などの元素を含む族）元素で構成されるペア（例：炭化ケイ素（ＳｉＣ）或いはシリコンゲルマニウム合金など）が挙げられる。周期表の前記第１３族から第１５族は、それぞれ

と呼ばれることがある。

【0027】

本明細書で使用されるとき、用語「露出（ｅｘｐｏｓｕｒｅ）」とは、物体の表面が完全に覆われておらず、前記物体の表面に１つ以上の開口又は穴・溝の構造を形成する場合があることを意味し、ただし、具体的に特定された内容は、明細書内容の文脈／段落の意味論及び本発明の属する技術分野の通常知識に従って判断されるべきである。

【0028】

本明細書で使用されるとき、用語「適切なエピタキシャルの成長又は堆積工程」は、化学蒸着法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、低圧化学蒸着法（ｌｏｗ ｐｒｅｓｓｕｒｅ ＣＶＤ；ＬＰＣＶＤ）、常圧化学蒸着法（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ ＣＶＤ；ＡＰＣＶＤ）、超高真空化学蒸着法（ｕｌｔｒａｈｉｇｈ ｖａｃｕｕｍ ＣＶＤ；ＵＨＶＣＶＤ）、原子層蒸着法（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）、分子層堆積法（ｍｏｌｅｃｕｌａｒ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＭＬＤ）、プラズマ化学蒸着（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ；ＰＥＣＶＤ）、有機金属化学蒸着法（ｍｅｔａｌ－ｏｒｇａｎｉｃ ＣＶＤ；ＭＯＣＶＤ）、分子線エピタキシー法（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ；ＭＢＥ）、スパッタ法等又はこれらの組み合わせを含むが、これらに限定されない。

【0029】

本明細書で使用されるとき、用語「フォトレジスト（ｐｈｏｔｏｒｅｓｉｓｔ）」とは、集積回路及び半導体素子の加工プロセスによく応用される感光性材料のことで、紫外線、深紫外線、電子線、イオンビーム、X線などの照射又は放射を経た後、溶解性の差異を生じて、使用者の目的に応じてパターンを物体の表面に描画できる。前記フォトレジストは、ポジ型フォトレジスト及びネガ型フォトレジストに分けられ、露出・現像後にポジ型フォトレジストはレチクルと同じパターンが得られ、ネガ型フォトレジストは反転したパターンが得られる。

【0030】

本明細書で使用されるとき、用語「マスク／レチクル（ｍａｓｋ，ｒｅｔｉｃｌｅ）」とは、集積回路及び半導体素子の加工プロセスによく応用される遮光デバイスのことで、製造工程における物体表面のパターンを画定し、フォトレジストと組み合わせてパターニングを実施するために用いられる。

【0031】

本明細書で使用されるとき、用語「リフトオフプロセス（ｌｉｆｔ－ｏｆｆ ｐｒｏｃｅｓｓ）」は、金属領域を生成したいネガ型フォトレジストを使用し、光照射プロセスを経た後に金属を形成し、エッチング法を使用して犠牲層を溶解して金属領域を生成する必要のない他の金属付着物を剥離することである。

【0032】

本明細書で使用されるとき、用語「適切なエッチングプロセス（ｅｔｃｈｉｎｇ）」は、ドライエッチング及びウェットエッチングを含むが、これらに限定されない。ドライエッチングは、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）、誘導結合プラズマエッチング（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ；ＩＣＰ）等の物理的衝撃方法を含み、ウェットエッチングは本発明の属する技術分野において良く知られた化学溶液エッチング法である。

【0033】

本発明の以下の説明は、この技術分野における通常の知識を有する者であれば、本発明の必要な技術内容を容易に理解することができ、本発明の精神及び範囲から逸脱することなく、本発明に多種多様な改変及び潤色が加われて異なる用途及び状況に適応する場合、その他の実施態様も本発明の特許請求の範囲に属する。

【実施例0034】

図１及び図２は、本発明のいくつかの実施例による高電子移動度トランジスタの製造方法のフローチャートである。図３～図１４は、前記製造方法の異なる製造段階における高電子移動度トランジスタ構造の断面図である。

【0035】

まず、図１を参照すると、本発明は、半導体基板を用意するステップＳ１００、半導体基板上のゲート電極用開口に対応する位置に保護層を形成するステップＳ１０２、半導体基板上の前記保護層の周囲に被覆層を形成し、前記保護層を除去するステップＳ１０４、及びゲート電極用開口の上にｐ型層をパターニングして形成するステップＳ１０６を含む高電子移動度トランジスタの製造方法を提供する。

【0036】

次に図２を参照すると、本発明の高電子移動度トランジスタの製造方法は、被覆層の上に第１誘電体層をパターニングして形成し、メサを分離するステップＳ１０８、ソース電極用開口及びドレイン電極用開口を形成するステップＳ１１０、ソース電極用開口及びドレイン電極用開口の上にオーミック接触金属層をパターニングして形成し、オーミック接触金属層を合金化するステップＳ１１２、第２誘電体層をパターニングして形成するステップＳ１１４、第１金属層をパターニングして形成するステップＳ１１６、及び第２金属層をパターニングして形成するステップＳ１１８をさらに含む。

【0037】

図３は、ステップＳ１００において提供される半導体基板１００を示しており、図１及び図３を併せて参照されたい。本発明のいくつかの実施例によれば、前記半導体基板１００は、窒化アルミニウムガリウム（ＡｌＧａＮ）／窒化ガリウム（ＧａＮ）高電子移動度トランジスタに基づいて設置された構造で、かつエピタキシャル成長層である。具体的に言えば、前記半導体基板１００は、チャネル層１０８と、前記チャネル層１０８の上に設けられたバリア層１１０とを備え、前記チャネル層１０８と前記バリア層１１０との間には異種材料界面が存在し、前記チャネル層１０８内の前記界面に近い箇所に二次元電子ガス領域を形成させることができ、該二次元電子ガス領域はバイアスがかかられたときに自由電子の伝導チャネルを形成できることで、例えばソース電極とドレイン電極を電気的に結合するという目的を達成する。さらに前記チャネル層１０８の材料は、アンドープ又は意図せずにドープされたＧａＮであり、前記チャネル層１０８の厚さは５０～１０００ｎｍ、例えば５０、１００、１５０、２００、２５０、３００、３５０、４００、４５０、５００、５５０、６００、６５０、７００、７５０、８００、８５０、９００、９５０或いは１０００ｎｍである。前記バリア層１１０の材料は、アンドープ又は意図せずにドープされたＡｌ_ｘＧａ_１－ｘＮであり、ここでｘは約０．１～約１の範囲にあり、前記バリア層１１０の厚さは１０～４０ｎｍ、例えば１０、１５、２０、２５、３０、３５或いは４０ｎｍである。

【0038】

本発明の好ましい実施例によれば、前記半導体基板１００の層構造は、下から上にそれぞれ基材１０２、核生成層１０４、バッファ層１０６、チャネル層１０８及びバリア層１１０である。より好ましい実施例によれば、前記バリア層１１０の上には１．５、１．６、１．７、１．８、１．９又は２ｎｍなどの１．５～２ｎｍの厚さを有するキャップ層（Ｃａｐ ｌａｙｅｒ，図示せず）がさらに含まれることができる。前記基材１０２は、サファイア、ＧａＮ、ＧａＡｓ、シリコン結晶、Ｓｉの炭化ケイ素（ＳｉＣ）の任意の多形（ウルツ鉱を含む）、ＡｌＮ、ＩｎＰ或いは半導体用の近似基材材料などの高品質の単結晶シリコン半導体材料で作られ、絶縁されなければならないウエハを含む。前記核生成層１０４は、アンドープ又は意図せずにドープされたＡｌＮ化合物を含み得る。前記バッファ層１０６は、層間の不整合を補償するために設けられ、かつアンドープ又は意図せずにドープされた或いは炭素がドープされたＧａＮを含む。

【0039】

図４Ａ～図４Ｄは、ステップＳ１０２内の半導体基板１００の上のゲート電極用開口に対応する位置に保護層２００Ａを形成する構造変化状況を示しており、図１、図４Ａ～図４Ｄを併せて参照されたい。まず、適切なエピタキシャル成長又は堆積工程で前記保護層２００Ａの材料を前記半導体基板１００の上に配置され、ここで、前記保護層２００Ａは高温エピタキシャル工程に耐えることができなければならず、同時に調製過程中に選択性を有することができるように格子整合性の点で前記バリア層１１０とは異なっていなければならない。次に、前記保護層２００Ａは、過度の応力（ｓｔｒｅｓｓ）が生じること、前記バリア層１１０との反応が起こすことを避けなければならない。好ましくは、前記保護層２００Ａを設置する工程は低圧化学蒸着法を用い、製造工程の温度は８００℃より高く、例えば８５０、９００、９５０、１０００、１０５０又は１１００℃などである。また、前記保護層２００Ａの材料は、ＳｉＯ_２、ＳｉＯＮ_ｘ、或いはＳｉＮ_ｘのうちの少なくとも１種（ｘは約０．１～１）であり、好ましくはＳｉＮ_ｘである。前記保護層２００Ａの厚さＤ１は、２０～７５ｎｍ、例えば２０、２５、３０、３５、４０、４５、５０、５５、６０、６５、７０或いは７５ｎｍである。本発明のいくつかの好ましい実施例によれば、前記保護層２００Ａを形成する前に、まず前記半導体基板１００の上に同じ材料を有するインサイチュ（ｉｎ ｓｉｔｕ）誘電体層（図示せず）を形成し、その厚さ２０～５０ｎｍ、例えば２０、２５、３０、３５、４０、４５或いは５０ｎｍである。特定の理論に拘束されることなく、前記インサイチュ誘電体層は、閾値電圧に影響を与えることなく、前記バリア層１１０（図３）の汚染を防ぐことができる。

【0040】

次に、マスク３００Ａと組み合わせて適切なエッチングプロセスを実施して、前記保護層２００Ａをパターニングし、前記半導体基板１００上のゲート電極を形成する所定の位置に特に配置され、その後のゲート電極用開口を保護し、残りの前記保護層２００Ａを除去する。詳しく言えば、パターニング後、個々のゲート電極用開口に対応する前記保護層２００Ａ間の距離は、７μｍ以上、例えば７、８、９、１０μｍでなければならないことで、前記保護層２００Ａのない領域に材料を形成する際にエッジでの堆積状況（ｐｉｌｅ ｕｐ）を避ける。好ましくは、前記距離は、その後製造された素子のゲート幅（Ｗｇ）に等しい。

【0041】

図５Ａ及び図５Ｂは、ステップＳ１０４内の前記半導体基板１００の上の前記保護層２００Ａの周囲に被覆層１１２を形成し、前記保護層２００Ａを除去する構造変化状況を示しており、図１、図５Ａ及び図５Ｂを併せて参照されたい。ここで、適切なエピタキシャルの成長又は堆積工程で前記被覆層１２２の材料を前記半導体基板１００の上に設ける。前記被覆層１２２は、より大きな相互コンダクタンス上限、飽和電流、電流利得の遮断周波数、最大発振周波数を提供するために用いられることができ、ドレイン電極からソース電極までのオン抵抗（Ｒｄｓ（ＯＮ））を低減することができ、その材料は前記バリア層１１０（図３）と同じで、アンドープ又は意図せずにドープされたＡｌ_ｘＧａ_１－ｘＮであり、ここでｘは約０．１～約１の範囲内にある。前記被覆層１１２の厚さは、１５～５０ｎｍ、例えば１５、１６、１７、１８、１９、２０、２１、２２、２３、２４、２５、２６、２７、２８、２９、３０、３１、３２、３３、３４、３５、３６、３７、３８、３９、４０、４１、４２、４３、４４、４５、４６、４７、４８、４９或いは５０ｎｍである。本発明のいくつかの好ましい実施例によれば、前記被覆層１１２の厚さは、前記保護層２００Ａの半分以下である。

【0042】

前記被覆層１１２の材料の格子整合性に基づくと、前記被覆層１１２は前記保護層２００Ａによって覆われていない表面上に選択的に堆積されることになり、換言すれば、前記被覆層１１２は前記保護層２００Ａの周囲に選択的に形成される。特定の理論に拘束されることなく、前記被覆層１１２は前記バリア層１１０（図３）の延長部とすることもできて、前記チャネル層１０８（図３）の電荷密度を高め、好ましくはこれによりトランジスタに含まれる電荷量を個別に調整して、理想的なブレークダウン電圧（Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）が得られる。これにより、本発明は、後続のトランジスタがより高い閾値電圧（Ｖｔｈ）を有することができるように、バリア層１１０を同時に薄くすることができることが好ましく、具体的に言えば、前記バリア層の厚さは１２～２５ｎｍ、例えば１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４或いは２５ｎｍである。次に、前記半導体基板１００上のゲート電極を形成する所定の位置を露出するように前記保護層２００Ａを選択的に除去し、ゲート電極用開口２０２を形成する。詳しく言えば、前記保護層２００Ａと前記被覆層１１２との間の構造的及び成分的差異に基づいて、ここで適切なエッチングプロセスを用いて前記保護層２００Ａを選択的除去することができ、これにより先行技術より簡単な方法で前記ゲート電極用開口２０２を形成することができる。

【0043】

図６Ａ～図６Ｃは、ステップＳ１０６内の前記ゲート電極用開口２０２の上にｐ型層Ｐをパターニングして形成する構造変化状況を示しており、図１及び図６Ａ～図６Ｃを併せて参照されたい。ここで、適切なエピタキシャルの成長又は堆積工程でｐ型層Ｐの材料を前記半導体基板１００の上に設け、前記プロセスは有機金属化学気相成長法を用いることが好ましく、製造工程の温度は８００～１２００℃、例えば８５０、９００、９５０、１０００、１０５０、１１００、１１５０或いは１２００℃である。

【0044】

材料から言えば、前記ｐ型層Ｐは、ｐ型窒化ガリウム（ｐ－ＧａＮ）、ｐ型窒化アルミニウムガリウム（ｐ－ＡｌＧａＮ）或いはｐ型炭化ケイ素（ｐ－ＳｉＣ）を含み得、好ましくは、前記ｐ型層Ｐはｐ型窒化ガリウム（ｐ－ＧａＮ）を含み、かつ好ましくはＭｇなどのｐ型ドーパントを含む。前記ｐ型層Ｐは、格子整合性により、形成時前記ゲート電極用開口２０２及び前記被覆層１１２の上に一体的に堆積される。

【0045】

次に、マスク３００Ｂと組み合わせて適切なエッチングプロセスを実施して前記ゲート電極用開口２０２の位置に特に設けられるように前記ｐ型層Ｐをパターニングすることで、初期のゲート電極構造を形成し、残りの前記ｐ型層Ｐを除去する。本発明のいくつかの実施例によれば、前記ｐ型層Ｐの厚さは、５０～９０ｎｍ、例えば５０、５５、６０、６５、７０、７５、８０、８５、９０ｎｍである。本発明のいくつかの実施例によれば、前記ｐ型層Ｐの幅は、２．５～３μｍ、例えば：２．５、２．６、２．７、２．８、２．９或いは３μｍである。

【0046】

本発明の好ましい実施例によれば、上記被覆層１１２の厚さを３０～５０ｎｍ、例えば３０、３１、３２、３３、３４、３５、３６、３７、３８、３９、４０、４１、４２、４３、４４、４５、４６、４７、４８、４９或いは５０ｎｍとした場合、下の前記チャネル層１０８の電荷に対する前記ｐ型層Ｐの影響を低減することができる。これにより、適切なエピタキシャルの成長又は堆積工程でｐ型層Ｐの材料を前記半導体基板１００の上に設けた後、さらに前記ｐ型層Ｐを前記ゲート電極用開口２０２の位置に限定するようにパターニングする必要がないことで、プロセスを簡略化する効果を奏することができる。

【0047】

図７Ａ、図７Ｂ及び図８は、ステップＳ１０８内の前記被覆層１１２の上に第１誘電体層２００Ｂをパターニングして形成し、メサを分離する構造変化状況を示しており、図２、図７Ａ、図７Ｂ及び図８を併せて参照されたい。まず、適切なエピタキシャルの成長又は堆積工程で前記第１誘電体層２００Ｂの材料を前記半導体基板１００の上に一体的に堆積し、好ましくは、前記工程は低圧化学蒸着法を用い、製造工程の温度は８００℃より高く、例えば８５０、９００、９５０、１０００、１０５０或いは１１００℃などである。なお、前記第１誘電体層２００Ｂの材料は、ＳｉＯ_２、ＳｉＯＮ_ｘ、又はＳｉＮ_ｘのうちの少なくとも１種（ｘは約０．１～１）であることが好ましく、かつ高電子移動度トランジスタにおけるフィールドプレート（ｆｉｅｌｄ ｐｌａｔｅ）として使用することができる。前記第１誘電体層２００Ｂの厚さは、１５０～３００ｎｍ、例えば１５０、１６０、１７０、１８０、１９０、２００、２１０、２２０、２３０、２４０、２５０、２６０、２７０、２８０、２９０或いは３００ｎｍである。

【0048】

次に、適切なエッチングプロセスを用いて前記第１誘電体層２００Ｂをパターニングしてソース電極及びドレイン電極としての所定位置を画定し、さらに適切なエッチングプロセスでメサ分離ステップを実施して、素子間が互いに影響を与えることなく独立して作動できるようにアクティブ領域Ｍを画定する。本発明のいくつかの実施例によれば、前記メサ分離ステップは、適切なエッチングプロセスを用いる以外に、層の抵抗を変化させるために適切なイオン注入プロセスを使用することもできることで、前記アクティブ領域Ｍを画定し、好ましくは、前記メサ分離ステップは上記の２つのプロセスの組み合わせを使用することもできる。

【0049】

図９は、ステップＳ１１０内のソース電極用開口２０４及びドレイン電極用開口２０６を形成する構造変化状況を示しており、図２及び図９を併せて参照されたい。このステップにおいて、適切なエッチングプロセスを用いて前記第１誘電体層２００Ｂ上のソース電極及びドレイン電極を形成する所要の位置で前記チャネル層１０８まで下向きにエッチングして前記ソース電極用開口２０４及び前記ドレイン電極用開口２０６を形成する。具体的に言えば、前記ソース電極用開口２０４及び前記ドレイン電極用開口２０６は、いずれも凹溝であり、少なくとも１つの側面と、底面（すなわち、前記チャネル層１０８の露出表面）とを有し、前記側面と前記底面との間の挟角Ａ１は３０～９０度、例えば３０、３５、４０、４５、５０、５５、６０、６５、７０、７５、８０、８５或いは９０度、好ましくは６０度である。特定の理論に拘束されることなく、前記挟角Ａ１が前記の範囲内にあると、その後電極を形成する時の電極金属が前記バリア層１１０及び前記チャネル層１０８と効果的に接触することが可能になり、二次元電子ガス領域の導通が容易になる。

【0050】

図１０及び図１１は、ステップＳ１１２内のソース電極用開口２０４及びドレイン電極用開口２０６の上にオーミック接触金属層２１０Ａをパターニングして形成し、前記オーミック接触金属層２１０Ａを合金化する構造変化状況を示しており、図２、図１０及び図１１を併せて参照されたい。ここで、適切なマスクと組み合わせて適切なエピタキシャルの成長又は堆積工程でオーミック接触金属層２１０Ａを形成し、次に前記マスクを除去することで、オーミック接触金属層２１０Ａを前記ソース電極用開口２０４及び前記ドレイン電極用開口２０６に限定的に形成する目的を達成する。さらに合金化プロセスを用いて前記ソース電極用開口２０４及び前記ドレイン電極用開口２０６に形成されたオーミック接触金属層２１０Ａを合金化（図１１）して、ソース電極２０４Ｅ及びドレイン電極２０６Ｅをそれぞれ形成し、高電子移動度トランジスタにオーミック接触を形成させる。本発明のいくつかの好ましい実施例によれば、前記ソース電極用開口２０４及び前記ドレイン電極用開口２０６の底面が前記チャネル層１０８を露出しているため、特定の理論に拘束されることなく、前記合金化プロセスは周知技術の製造工程の温度よりも実質的に低い製造工程の温度、好ましくは５００～５５０℃、例えば５００、５１０、５２０、５３０、５４０、５５０℃で実施することができる。本発明のさらにいくつかの好ましい実施例によれば、前記オーミック接触形成は、前記ソース電極用開口２０４及び前記ドレイン電極用開口２０６の底面に高濃度にドープされたｎ型窒化ガリウム層（図示せず）をそれぞれ形成する方法を用いることもでき、キャリア濃度は、好ましくは１０^１９ｎｓ＊ｃｍ^－３より大きく、より好ましくは分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ，ＭＢＥ）を用いてキャリア濃度を１０^２０ｎｓ＊ｃｍ^－３より大きく設定することで、前記合金化プロセスを置き換えるか、簡略化することができる。本発明のいくつかの実施例によれば、オーミック接触金属層２１０Ａは、オーミック接点又は他の導電性界面を形成できる任意の適した導電性材料、好ましくはチタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／タンタル（Ｔａ）／モリブデン（Ｍｏ）／金（Ａｕ）で作製することができる。

【0051】

図１２は、ステップＳ１１４内の第２誘電体層２００Ｃをパターニングして形成する構造変化状況を示しており、図２及び図１２を併せて参照されたい。前記ソース電極２０４Ｅ及び前記ドレイン電極２０６Ｅを形成した後、次に前記第１誘電体層２００Ｂの一部を覆うように前記第２誘電体層２００Ｃをパターニングして形成する。本発明のいくつかの実施例によれば、前記第２誘電体層２００Ｃの材料は、前記第１誘電体層２００Ｂと同じであっても異なっていてもよく、好ましくは、ＳｉＯ_２、ＳｉＯＮ_ｘ、又はＳｉＮ_ｘのうちの少なくとも１種（ｘは約０．１～１）であり、かつ高電子移動度トランジスタにおけるフィールドプレート（ｆｉｅｌｄ ｐｌａｔｅ）として使用することができる。本発明のより好ましい実施例によれば、前記第１誘電体層２００Ｂ及び前記第２誘電体層２００Ｃの材料は異なり、例えば前記第１誘電体層２００Ｂの材料はＳｉＮ_ｘ、前記第２誘電体層２００Ｃの材料はＳｉＯ_２であるため、前記第２誘電体層２００Ｃをパターニングして形成する際に、両者の材料の差異を利用して選択的なエッチングの効果が得られる。また、前記第２誘電体層２００Ｃの厚さは、５００ｎｍ未満、好ましくは２００～３００ｎｍ、例えば２００、２１０、２２０、２３０、２４０、２５０、２６０、２７０、２８０、２９０或いは３００ｎｍである。なお、前記第１誘電体層２００Ｂを覆う前記第２誘電体層２００Ｃの領域は、実質的に前記ｐ型層Ｐと前記ドレイン電極２０６Ｅとの間に位置し、ただし具体的に覆う領域の大きさは、本出願により限定されない。

【0052】

図１３は、ステップＳ１１６内の第１金属層２１０Ｂをパターニングして形成する構造変化状況を示しており、図２及び図１３を併せて参照されたい。このステップでは、ｐ型層Ｐ、第１誘電体層２００Ｂの一部及び第２誘電体層２００Ｃの一部を覆うように前記第１金属層２１０Ｂをパターニングして形成する。具体的に言えば、適切なマスクと組み合わせて適切なエピタキシャルの成長又は堆積工程で第１金属層２１０Ｂを形成し、次に前記マスクを除去して第１金属層２１０Ｂをパターニングして形成する目的を達成する。詳しく言えば、前記第１金属層２１０Ｂは、前記ｐ型層Ｐを覆った後ゲート電極２０２Ｅを形成すると共に第１誘電体層２００Ｂの一部及び第２誘電体層２００Ｃの一部などの領域を覆い、ただし具体的に覆う領域の大きさは、本出願により限定されない。本発明のいくつかの実施例によれば、前記第１金属層２１０Ｂは、半導体デバイスにバイアスがかかるか、半導体デバイスを制御できる導電性材料、好ましくはニッケル（Ｎｉ）／金（Ａｕ）またはジルコニウム（Ｚｒ）／金（Ａｕ）で作製することができる。

【0053】

図１４は、ステップＳ１１８内の第２金属層２２０をパターニングして形成する構造変化状況を示しており、図２及び図１４を併せて参照されたい。ステップＳ１１６の実施後、さらに第２金属層２２０及びブリッジ層（図示せず）をパターニングして設ける。前記第２金属層２２０及び前記ブリッジ層は、どちらも適切なエピタキシャルの成長又は堆積工程を介して形成され、特定のマスク及び／或いはフォトレジストと組み合わせてパターニングされ、前記ゲート電極２０２Ｅ以外の領域に限定的に設けられる。前記第２金属層２２０は、異なる素子間の同じ電極を電気的に接続するために用いられ、任意の適した導電性材料で作製される。前記ブリッジ層は、不必要な領域での異なる電極の導通を避けるため、異なる電極間の電気絶縁層として用いられるため、任意の適した非導電性材料、例えばシリコン含有材料を用いる。

【0054】

本発明のいくつかの実施例によれば、上記のステップを実施した後、好ましくはパッシベーション層（図示せず）をパターニングして設けることができる。前記パッシベーション層は、適切なエピタキシャルの成長又は堆積工程を介して形成され、特定のマスク及びフォトレジストと組み合わせてパターニングされ、有機／無機誘電体材料で作製され、好ましくは、その材料はＳｉＯ_２、ＳｉＯＮ_ｘ、或いはＳｉＮ_ｘのうちの少なくとも１種（ｘは約０．１～１）であり得る。

【0055】

要するに、本発明により提供される高電子移動度トランジスタの製造方法では、保護層とバリア層及び被覆層の格子整合性における差及び多くの利点を適切に活用することにより、ソース電極及びドレイン電極を形成する前にｐ型層をパターニングさせて設けることができ、歩留まりの低下及びオン抵抗の上昇問題を避けることができるだけでなく、バリア層の厚さの余裕度を大きくして完成品が十分な閾値電圧を有することを確保できる。したがって、先行技術と比較して、本発明により提供される高電子移動度トランジスタの製造方法は、コストと工数を効果的に削減できるだけでなく、製造工程の技術的敷居を下げ、製品歩留まりを向上させることもできる。

【0056】

以上、本発明を詳細に説明したが、以上の述べるものは本発明の好ましい実施例のみであって、本発明の実施範囲を限定することを意図するものではない。すなわち、当業者は本発明の精神及び範囲から逸脱することなく、均等な変化と潤色をなし得ることは本発明の保護範囲内に収まるべきである。

【符号の説明】

【0057】

１００ 半導体基板
１０２ 基材
１０４ 核生成層
１０６ バッファ層
１０８ チャネル層
１１０ バリア層
１１２ 被覆層
２００Ａ 保護層
２００Ｂ 第１誘電体層
２００Ｃ 第２誘電体層
２０２ ゲート電極用開口
２０２Ｅ ゲート電極
２０４ ソース電極用開口
２０４Ｅ ソース電極
２０６ ドレイン電極用開口
２０６Ｅ ドレイン電極
２１０Ａ オーミック接触金属層
２１０Ｂ 第１金属層
２２０ 第２金属層
３００Ａ、３００Ｂ フォトレジスト
Ａ１ 挟角
Ｍ アクティブ領域
Ｐ ｐ型層
Ｓ１００～Ｓ１１８ ステップ

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図5A】

【図5B】

【図6A】

【図6B】

【図6C】

【図7A】

【図7B】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】