特開 2023-181469 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023181469

(43)【公開日】2023-12-21

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/786 20060101AFI20231214BHJP

   H01L 21/8234 20060101ALI20231214BHJP

   H01L 27/088 20060101ALI20231214BHJP

   H01L 27/146 20060101ALI20231214BHJP

   H10B 41/70 20230101ALI20231214BHJP

   H10B 12/00 20230101ALI20231214BHJP

【ＦＩ】

H01L29/78 618B

H01L29/78 613Z

H01L27/088 E

H01L27/088 331E

H01L27/146 C

H10B41/70

H10B12/00 801

【審査請求】有

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023188128

(22)【出願日】2023-11-02

(62)【分割の表示】P 2022162468の分割

【原出願日】2014-05-13

(31)【優先権主張番号】P 2013106284

(32)【優先日】2013-05-20

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2013147191

(32)【優先日】2013-07-16

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2013196300

(32)【優先日】2013-09-23

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2014087067

(32)【優先日】2014-04-21

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】花岡 一哉

(72)【発明者】

【氏名】松林 大介

(72)【発明者】

【氏名】小林 由幸

(72)【発明者】

【氏名】山崎 舜平

(72)【発明者】

【氏名】松田 慎平

(57)【要約】

【課題】微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供す
る。
【解決手段】第１の酸化物膜と、第１の酸化物膜の上の酸化物半導体膜と、酸化物半導体
膜に接するソース電極およびドレイン電極と、酸化物半導体膜、ソース電極およびドレイ
ン電極上の第２の酸化物膜と、第２の酸化物膜上のゲート絶縁膜と、ゲート絶縁膜に接す
るゲート電極と、を有し、酸化物半導体膜のチャネル幅方向の上端部は、曲面を有する構
成とする。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１のトランジスタと、前記第１のトランジスタ上の第２のトランジスタと、を有し、
前記第１のトランジスタのチャネルは、シリコンを有し、
前記第２のトランジスタの半導体層は、Ｉｎと、Ｇａと、Ｚｎと、を有し
前記第２のトランジスタのソース又はドレインの一方として機能する第１の導電層の下面は前記半導体層よりも下側に配置され、
前記第２のトランジスタのソース又はドレインの他方として機能する第２の導電層の下面は前記半導体層よりも下側に配置され、
前記第１の導電層及び前記第２の導電層の各々は、前記半導体層の上面と接し、
前記半導体層の上に設けられた第１の絶縁層を有し、
前記第２のトランジスタのゲートとして機能する第３の導電層は、前記第１の絶縁層の上方に設けられ、
前記第３の導電層の上に設けられた第２の絶縁層を有し、
前記第２の絶縁層、前記第１の導電層、前記第２の導電層上に設けられた第３の絶縁層を有し、
前記第３の絶縁層上に接して、第４の導電層が設けられ、
前記第１のトランジスタのチャネルと前記第４の絶縁層の間に設けられた、前記第１のトランジスタのゲートとして機能する第５の導電層を有し、
前記第１のトランジスタは、前記第２のトランジスタと電気的に接続され、
前記第５の導電層上に設けられた第５の絶縁層を有し、
前記第５の絶縁層の上面に接する半導体層を有する半導体装置。

【請求項2】

第１のトランジスタと、前記第１のトランジスタ上の第２のトランジスタと、を有し、
前記第１のトランジスタのチャネルは、シリコンを有し、
前記第２のトランジスタのチャネルは、酸化物半導体を有し
前記第２のトランジスタのソース又はドレインの一方として機能する第１の導電層の下面は前記半導体層よりも下側に配置され、
前記第２のトランジスタのソース又はドレインの他方として機能する第２の導電層の下面は前記半導体層よりも下側に配置され、
前記第１の導電層及び前記第２の導電層の各々は、前記半導体層の上面と接し、
前記半導体層の上に設けられた第１の絶縁層を有し、
前記第２のトランジスタのゲートとして機能する第３の導電層は、前記第１の絶縁層の上方に設けられ、
前記第３の導電層の上に設けられた第２の絶縁層を有し、
前記第２の絶縁層、前記第１の導電層、前記第２の導電層上に設けられた第３の絶縁層を有し、
前記第３の絶縁層上に接して、第４の導電層が設けられ、
前記第１のトランジスタのチャネルと前記第４の絶縁層の間に設けられた、前記第１のトランジスタのゲートとして機能する第５の導電層を有し、
前記第１のトランジスタは、前記第２のトランジスタと電気的に接続され、
前記第５の導電層上に設けられた第５の絶縁層を有し、
前記第５の絶縁層の上面に接する半導体層を有する半導体装置。

【請求項3】

請求項１又は請求項２において、
前記第１のトランジスタのチャネルが有するシリコンは、結晶を有する半導体装置。

【請求項4】

請求項１乃至請求項３のいずれか一において、
前記第３の導電層の下面は、前記半導体層の上面よりも下側に配置されている半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【0002】

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

【背景技術】

【0003】

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術
が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）の
ような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として
シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目さ
れている。

【0004】

例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、およ
び亜鉛（Ｚｎ）を含む非晶質酸化物半導体を用いたトランジスタが特許文献１に開示され
ている。

【0005】

また、酸化物半導体膜を、積層構造とすることで、キャリアの移動度を向上させる技術
が特許文献２、特許文献３に開示されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００６－１６５５２８号公報

【特許文献2】特開２０１１－１２４３６０号公報

【特許文献3】特開２０１１－１３８９３４号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

一般的に、回路の高集積化においてトランジスタの微細化は必須技術である。一方、ト
ランジスタを微細化すると、オン電流、しきい値電圧、Ｓ値（サブスレッショルド値）な
どのトランジスタの電気特性が悪化することが知られている。

【0008】

例えば、シリコンを用いたトランジスタでは、チャネル長を短縮すると、サブスレッシ
ョルド係数（Ｓ値）の劣化、しきい値電圧がマイナス側へ変動等の短チャネル効果が生じ
ることが知られている。

【0009】

一方、酸化物半導体を用いたトランジスタは、電子を多数キャリアとする蓄積層をチャ
ネルとするトランジスタ（蓄積型トランジスタともいう）であるため、シリコン等の反転
層をチャネルとするトランジスタ（反転型トランジスタともいう）と比較して短チャネル
でのＤＩＢＬ（Ｄｒａｉｎ－Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）が起
こりにくい。酸化物半導体を用いたトランジスタでは、短チャネル効果に対する耐性を有
すると言い換えることもできる。

【0010】

また、トランジスタのチャネル幅を縮小すると、オン電流の低下が懸念される。オン電
流の向上を目的として、活性層の側面にもチャネルが形成されるよう活性層を厚膜化する
方法も知られているが、チャネルが形成される表面積が増大することで、チャネル形成領
域とゲート絶縁膜との界面にキャリアの散乱が増加するため、十分なオン電流の向上を見
込むのは容易ではない。

【0011】

したがって、本発明の一態様は、微細化に伴い顕著となる電気特性の低下を抑制できる
構成の半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置
を提供することを目的の一つとする。または、オン電流の悪化を低減した半導体装置を提
供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的
の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。ま
たは、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つと
する。または、新規な半導体装置を提供することを目的の一つとする。

【0012】

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

【課題を解決するための手段】

【0013】

本発明の一態様は、積層された酸化物半導体膜を有する半導体装置に関する。

【0014】

本発明の一態様は、第１の酸化物膜と、第１の酸化物膜の上の酸化物半導体膜と、酸化
物半導体膜に接するソース電極およびドレイン電極と、酸化物半導体膜、ソース電極およ
びドレイン電極上の第２の酸化物膜と、第２の酸化物膜上のゲート絶縁膜と、ゲート絶縁
膜に接するゲート電極と、を有し、酸化物半導体膜のチャネル幅方向の上端部は、曲面を
有することを特徴とする半導体装置である。

【0015】

なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避け
るために付すものであり、数的に限定するものではないことを付記する。

【0016】

また、上記構成において、酸化物半導体膜の上面は平坦部を有していてもよい。

【0017】

また、上記構成において、酸化物半導体膜のチャネル幅方向の端部の曲率半径ｒ（端部
が２つの場合は、各曲率半径のｒ_１、ｒ_２）が、０より大きく、チャネル幅Ｗの半分以下
（０＜ｒ（または、ｒ_１、ｒ_２）≦Ｗ／２）である。

【0018】

また、上記構成において、第２の酸化物膜の上端部はゲート絶縁膜の下端部と一致し、
ゲート絶縁膜の上端部はゲート電極の下端部と一致してもよい。

【0019】

また、上記構成において、第１の酸化物膜および第２の酸化物膜は、酸化物半導体膜よ
りも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いこと
が好ましい。

【0020】

また、上記構成において、第１の酸化物膜、酸化物半導体膜、ソース電極、ドレイン電
極、第２の酸化物膜、ゲート絶縁膜およびゲート電極に接して覆うバリア膜を有していて
もよい。

【0021】

また、上記構成において、バリア膜を介して第１の酸化物膜、酸化物半導体膜、ソース
電極およびドレイン電極の側壁に設けられた第１の側壁絶縁膜を有していてもよい。

【0022】

また、上記構成において、バリア膜を介して第２の酸化物膜、ゲート絶縁膜およびゲー
ト電極の側壁に設けられた第２の側壁絶縁膜を有していてもよい。

【発明の効果】

【0023】

本発明の一態様を用いることにより、微細化に伴い顕著となる電気特性の低下を抑制で
きる構成の半導体装置を提供することができる。または、集積度の高い半導体装置を提供
することができる。または、オン電流の悪化を低減した半導体装置を提供することができ
る。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半
導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導
体装置を提供することができる。または、新規な半導体装置を提供することができる。な
お、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態
様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、
明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、
請求項などの記載から、これら以外の効果を抽出することが可能である。

【図面の簡単な説明】

【0024】

【図1】トランジスタを説明する上面図および断面図。

【図2】多層膜のバンド構造を説明する図。

【図3】トランジスタの拡大断面図。

【図4】トランジスタのチャネル幅方向の断面図。

【図5】トランジスタのチャネル幅方向の断面図。

【図6】トランジスタを説明する上面図および断面図。

【図7】トランジスタを説明する断面図。

【図8】トランジスタの作製方法を説明する図。

【図9】トランジスタの作製方法を説明する図。

【図10】実施例で作製したトランジスタの断面ＳＴＥＭ写真を説明する図。

【図11】実施例で作製したトランジスタの電気特性評価を説明する図。

【図12】実施例で作製したトランジスタの電気特性評価を説明する図。

【図13】実施例で作製したトランジスタの電気特性評価を説明する図。

【図14】トランジスタを説明する上面図および断面図。

【図15】トランジスタの作製方法を説明する図。

【図16】トランジスタの作製方法を説明する図。

【図17】トランジスタの作製方法を説明する図。

【図18】トランジスタの作製方法を説明する図。

【図19】本発明の一態様の半導体装置を用いたインバータを説明する図。

【図20】実施の形態に係る、半導体装置の回路図。

【図21】実施の形態に係る、半導体装置のブロック図。

【図22】実施の形態に係る、記憶装置を説明する回路図。

【図23】実施の形態に係る、電子機器。

【図24】半導体装置の一例を説明する等価回路図。

【図25】トランジスタのチャネル幅方向の断面図。

【図26】トランジスタのチャネル長方向の断面図。

【図27】トランジスタのＩ_ｄ－Ｖ_ｇ特性を説明する図。

【図28】トランジスタのＩ_ｄ－Ｖ_ｇ特性を説明する図。

【図29】トランジスタのＩ_ｄ－Ｖ_ｇ特性を説明する図。

【図30】トランジスタの温度依存性を説明する図。

【図31】トランジスタの温度依存性を説明する図。

【図32】トランジスタの信頼性を説明する図。

【図33】トランジスタの信頼性を説明する図。

【図34】トランジスタの電気特性を説明する図。

【図35】トランジスタの電気特性を説明する図。

【図36】トランジスタ構造の模式図。

【図37】酸化物半導体膜のナノビーム電子回折パターンを示す図。

【図38】透過電子回折測定装置の一例を示す図。

【図39】透過電子回折測定による構造解析の一例を示す図。

【図40】トランジスタの温度依存性を説明する図。

【発明を実施するための形態】

【0025】

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に
変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構
成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略することがある。

【0026】

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。

【0027】

図１（Ａ）乃至図１（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図で
ある。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ａ－Ｂの断面が図１（Ｂ）
、一点鎖線Ｃ－Ｄの断面が図１（Ｃ）に相当する。なお、図１（Ａ）の上面図では、図の
明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ－Ｂ方向をチャネル
長方向、一点鎖線Ｃ－Ｄ方向をチャネル幅方向と呼称する場合がある。また、チャネル長
とは、チャネル形成領域におけるキャリアが流れる方向の長さをいう。そして、チャネル
幅とは、チャネル長方向と垂直方向のチャネル形成領域の長さをいう。

【0028】

図１（Ａ）乃至図１（Ｃ）に示すトランジスタ４５０は、基板４００上の下地絶縁膜４
０２と、下地絶縁膜４０２上の第１の酸化物膜４０４ａおよび酸化物半導体膜４０４ｂと
、第１の酸化物膜４０４ａおよび酸化物半導体膜４０４ｂ上のソース電極４０６ａおよび
ドレイン電極４０６ｂと、酸化物半導体膜４０４ｂ、ソース電極４０６ａおよびドレイン
電極４０６ｂ上の第２の酸化物膜４０４ｃと、第２の酸化物膜４０４ｃ上のゲート絶縁膜
４０８と、ゲート絶縁膜４０８上のゲート電極４１０と、ソース電極４０６ａ、ドレイン
電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁膜４１２と、を有する。また、第
１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、および第２の酸化物膜４０４ｃを総称
して多層膜４０４と呼称する。

【0029】

また、トランジスタのチャネル長およびチャネル幅を微細化すると、レジストマスクを
用いて加工される電極や半導体膜等の端部が丸みを帯びる（曲面を有する）場合がある。
本実施の形態の酸化物半導体膜４０４ｂの形状は、断面から見て上端部が丸みを帯び、半
円形状になっている。このような構成になることで、酸化物半導体膜４０４ｂ上に形成さ
れるゲート絶縁膜４０８、ゲート電極４１０および酸化物絶縁膜４１２の被覆性を向上さ
せることができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じ
る恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができ
る。

【0030】

なお、酸化物半導体膜４０４ｂは、曲率半径がｒである接触円からなる曲率を有する。
なお、曲率半径とは、曲線の接触円の半径と等しい。また、酸化物半導体膜４０４ｂは、
異なる接触円からなる曲率を二カ所以上有しても構わない。

【0031】

なお、具体的には、図１に示す酸化物半導体膜４０４ｂは、チャネル幅方向の上端部の
曲率半径ｒ_１、曲率半径ｒ_１を有する上端部とチャネル幅Ｗ離れたチャネル幅方向の上端
部の曲率半径ｒ_２が、０より大きく、チャネル幅Ｗの半分以下（０＜ｒ_１、ｒ_２≦Ｗ／２
）であると好ましい。また、図６（Ｃ）に示すように、チャネル幅方向において、酸化物
半導体膜４０４ｂの上面に平坦部がない場合、上端部の曲率半径ｒ_３が、０より大きく、
チャネル幅Ｗの半分以下（０＜ｒ_３≦Ｗ／２）であると好ましい。

【0032】

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタ
を採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わること
がある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ
替えて用いることができるものとする。

【0033】

基板４００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成され
た基板であってもよい。この場合、トランジスタ４５０のゲート電極４１０、ソース電極
４０６ａ、およびドレイン電極４０６ｂの少なくとも一つは、上記の他のデバイスと電気
的に接続されていてもよい。

【0034】

下地絶縁膜４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、多
層膜４０４に酸素を供給する役割を担うことができる。したがって、下地絶縁膜４０２は
酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であ
ることがより好ましい。また、上述のように基板４００が他のデバイスが形成された基板
である場合、下地絶縁膜４０２は、層間絶縁膜としての機能も有する。その場合、下地絶
縁膜４０２の表面には凹凸が形成されるため、表面が平坦になるようにＣＭＰ（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが
好ましい。

【0035】

また、下地絶縁膜４０２には、酸素を供給することのできる酸化アルミニウム膜を用い
ることが好ましい。該酸化アルミニウム膜は、酸素を供給することができるだけでなく、
水素、水、および酸素のブロッキング効果を有する。なお、酸化アルミニウムと酸化シリ
コンを混ぜたターゲットで成膜した酸化シリコンが含まれている酸化アルミニウム膜を用
いることもできる。この際、酸化シリコンの含有量は、０．１ｗｔ％以上３０ｗｔ％以下
であると好ましい。

【0036】

また、トランジスタ４５０のチャネルが形成される領域において多層膜４０４は、基板
４００側から第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、第２の酸化物膜４０４
ｃが積層された構造を有している。また、酸化物半導体膜４０４ｂは、第１の酸化物膜４
０４ａおよび第２の酸化物膜４０４ｃで取り囲まれている構造となっている。また、図１
（Ｃ）に示すようにゲート電極４１０は、チャネル幅方向において、酸化物半導体膜４０
４ｂを電気的に取り囲む構造になっている。

【0037】

ここで、一例としては、酸化物半導体膜４０４ｂには、第１の酸化物膜４０４ａおよび
第２の酸化物膜４０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）
が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー
差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネル
ギーギャップ）を差し引いた値として求めることができる。

【0038】

第１の酸化物膜４０４ａおよび第２の酸化物膜４０４ｃは、酸化物半導体膜４０４ｂを
構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体膜４
０４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上
であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に
近い酸化物半導体で形成することが好ましい。

【0039】

このような構造において、ゲート電極４１０に電界を印加すると、多層膜４０４のうち
、伝導帯下端のエネルギーが最も小さい酸化物半導体膜４０４ｂにチャネルが形成される
。すなわち、酸化物半導体膜４０４ｂとゲート絶縁膜４０８との間に第２の酸化物膜４０
４ｃが形成されていることよって、トランジスタのチャネルがゲート絶縁膜と接しない構
造となる。

【0040】

また、第１の酸化物膜４０４ａは、酸化物半導体膜４０４ｂを構成する金属元素を一種
以上含んで構成されるため、酸化物半導体膜４０４ｂと下地絶縁膜４０２が接した場合の
界面と比較して、酸化物半導体膜４０４ｂと第１の酸化物膜４０４ａの界面に界面準位を
形成しにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのし
きい値電圧が変動することがある。したがって、第１の酸化物膜４０４ａを設けることに
より、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、当該トランジスタの信頼性を向上させることができる。

【0041】

また、第２の酸化物膜４０４ｃは、酸化物半導体膜４０４ｂを構成する金属元素を一種
以上含んで構成されるため、酸化物半導体膜４０４ｂとゲート絶縁膜４０８が接した場合
の界面と比較して、酸化物半導体膜４０４ｂと第２の酸化物膜４０４ｃとの界面ではキャ
リアの散乱が起こりにくくなる。したがって、第２の酸化物膜４０４ｃを設けることによ
り、トランジスタの電界効果移動度を高くすることができる。

【0042】

第１の酸化物膜４０４ａおよび第２の酸化物膜４０４ｃには、例えば、Ａｌ、Ｔｉ、Ｇ
ａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体膜４０４ｂよりも高い
原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、
好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合す
るため、酸素欠損が酸化物半導体膜に生じることを抑制する機能を有する。すなわち、第
１の酸化物膜４０４ａおよび第２の酸化物膜４０４ｃは、酸化物半導体膜４０４ｂよりも
酸素欠損が生じにくいということができる。

【0043】

なお、第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、第２の酸化物膜４０４ｃが
、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌ
ａ、ＣｅまたはＨｆ等の金属）を含むＩｎ－Ｍ－Ｚｎ酸化物であるとき、第１の酸化物膜
４０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、酸化物半導体膜４０４ｂを
Ｉｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、第２の酸化物膜４０４ｃをＩｎ：Ｍ：
Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ
_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１
．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物
半導体膜４０４ｂにおいて、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させ
ることができる。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動
度が低下してしまうため、ｙ_２はｘ_２の３倍未満であることが好ましい。

【0044】

第１の酸化物膜４０４ａおよび第２の酸化物膜４０４ｃのＺｎおよびＯを除いてのＩｎ
とＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ
％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上
とする。また、酸化物半導体膜４０４ｂのＺｎおよびＯを除いてのＩｎとＭの原子数比率
は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好
ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。

【0045】

第１の酸化物膜４０４ａおよび第２の酸化物膜４０４ｃの厚さは、３ｎｍ以上１００ｎ
ｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜４０４ｂの厚
さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好まし
くは３ｎｍ以上５０ｎｍ以下とする。

【0046】

第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、第２の酸化物膜４０４ｃには、例
えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特
に、酸化物半導体膜４０４ｂにインジウムを含ませると、キャリア移動度が高くなるため
好ましい。

【0047】

なお、酸化物半導体膜をチャネルとするトランジスタに安定した電気特性を付与するた
めには、酸化物半導体膜中の不純物濃度を低減し、酸化物半導体膜を真性または実質的に
真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体膜のキャリア密
度が、１×１０^１７／ｃｍ^３未満であること、好ましくは１×１０^１５／ｃｍ^３未満であ
ること、さらに好ましくは１×１０^１３／ｃｍ^３未満であることを指す。

【0048】

また、酸化物半導体膜中の水素の一部は、酸素欠損に捕獲され、酸化物半導体膜をｎ型
化する。よって、水素が多量に含まれた酸化物半導体膜は、高純度真性化された酸化物半
導体膜よりもフェルミ準位（Ｅｆ）が伝導帯下端（Ｅｃ）に近い位置にあり、トランジス
タの電界効果移動度の向上が期待される。酸化物半導体膜を真性または実質的に真性とす
ると、酸化物半導体膜のフェルミエネルギーはミッドギャップ（酸化物半導体膜のエネル
ギーギャップの中間のエネルギー）と一致する、または限りなく近づく。この場合、酸化
物半導体膜に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。

【0049】

しかしながら、本発明の一態様のトランジスタにおいては、酸化物半導体膜に垂直方向
からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物
半導体膜の全体的にゲート電界が印加させることとなり、電流は酸化物半導体膜全体を流
れる。これによって、高純度真性化による電気特性の変動の抑制を達成しつつ、トランジ
スタの電界効果移動度の向上を図ることが可能となる。

【0050】

また、酸化物半導体膜において、水素、窒素、炭素、シリコン、および主成分以外の金
属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア
密度を増大させてしまう。また、シリコンは酸化物半導体膜中で不純物準位の形成に寄与
する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがあ
る。したがって、第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、第２の酸化物膜４
０４ｃの膜中や、それぞれの界面において不純物濃度を低減させることが好ましい。

【0051】

酸化物半導体膜を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａ
ｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半
導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、シリコン濃度
を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未
満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していること
が好ましい。また、水素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、
酸化物半導体膜のある領域において、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは
５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３
以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする部分を有しているこ
とが好ましい。また、窒素濃度は、例えば、酸化物半導体膜のある深さにおいて、または
、酸化物半導体膜のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましく
は５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ
^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする部分を有している
ことが好ましい。

【0052】

また、酸化物半導体膜が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化
物半導体膜の結晶性を低下させることがある。酸化物半導体膜の結晶性を低下させないた
めには、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領
域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０
^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満と
する部分を有していればよい。また、例えば、酸化物半導体膜のある深さにおいて、また
は、酸化物半導体膜のある領域において、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未
満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａ
ｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。

【0053】

また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトラン
ジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、
５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電
流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。

【0054】

なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられる
ため、上記理由により多層膜のチャネルとなる領域は、本発明の一態様のトランジスタの
ようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜
と多層膜との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トラ
ンジスタの電界効果移動度が低くなる場合がある。このような観点からも、多層膜のチャ
ネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。

【0055】

したがって、多層膜４０４を第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、第２
の酸化物膜４０４ｃの積層構造とすることで、酸化物半導体膜４０４ｂにチャネルを形成
することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形
成することができる。

【0056】

次に、多層膜４０４のバンド構造を説明する。バンド構造の解析は、第１の酸化物膜４
０４ａおよび第２の酸化物膜４０４ｃに相当する層としてエネルギーギャップが３．５ｅ
ＶであるＩｎ－Ｇａ－Ｚｎ酸化物、酸化物半導体膜４０４ｂに相当する層としてエネルギ
ーギャップが３．１５ｅＶであるＩｎ－Ｇａ－Ｚｎ酸化物を用い、多層膜４０４に相当す
る積層を作製して行っている。

【0057】

第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、第２の酸化物膜４０４ｃの膜厚は
それぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ Ｊ
ＯＢＩＮ ＹＶＯＮ社 ＵＴ－３００）を用いて測定した。また、真空準位と価電子帯上
端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏ
ｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏ
ｂｅ）を用いて測定した。

【0058】

図２（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップ
との差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式
的に示されるバンド構造の一部である。図２（Ａ）は、第１の酸化物膜４０４ａおよび第
２の酸化物膜４０４ｃと接して、酸化シリコン膜を設けた場合のバンド図である。ここで
、Ｅｖは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン膜の伝導帯下端
のエネルギー、ＥｃＳ１は第１の酸化物膜４０４ａの伝導帯下端のエネルギー、ＥｃＳ２
は酸化物半導体膜４０４ｂの伝導帯下端のエネルギー、ＥｃＳ３は第２の酸化物膜４０４
ｃの伝導帯下端のエネルギーである。

【0059】

図２（Ａ）に示すように、第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、第２の
酸化物膜４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、第１
の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、第２の酸化物膜４０４ｃの組成が近似す
ることにより、酸素が相互に拡散しやすい点からも理解される。したがって、第１の酸化
物膜４０４ａ、酸化物半導体膜４０４ｂ、第２の酸化物膜４０４ｃは組成が異なる層の積
層体ではあるが、物性的に連続であるということもでき、図面において、当該積層体のそ
れぞれの界面は点線で表している。

【0060】

主成分を共通として積層された多層膜４０４は、各層を単に積層するのではなく連続接
合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構
造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面
にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないよう
に積層構造を形成する。仮に、積層された多層膜の層間に不純物が混在していると、エネ
ルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅し
てしまう。

【0061】

なお、図２（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それ
ぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する
場合、バンド構造の一部は、図２（Ｂ）のように示される。

【0062】

例えば、ＥｃＳ１＝ＥｃＳ３である場合は、第１の酸化物膜４０４ａおよび第２の酸化
物膜４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、
１：４：５、１：６：４または１：９：６（原子数比）、酸化物半導体膜４０４ｂにＩｎ
：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）のＩｎ－Ｇａ－Ｚｎ酸化物など
を用いることができる。また、ＥｃＳ１＞ＥｃＳ３である場合は、第１の酸化物膜４０４
ａにＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、酸化物半導体膜４０
４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１、１：１：１．２、１：１：１．５または３：１：
２（原子数比）、第２の酸化物膜４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３
、１：３：４（原子数比）のＩｎ－Ｇａ－Ｚｎ酸化物などを用いることができる。

【0063】

図２（Ａ）、図２（Ｂ）より、多層膜４０４における酸化物半導体膜４０４ｂがウェル
（井戸）となり、多層膜４０４を用いたトランジスタにおいて、チャネルが酸化物半導体
膜４０４ｂに形成されることがわかる。なお、多層膜４０４は伝導帯下端のエネルギーが
連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で
形成されたチャネルを埋め込みチャネルということもできる。

【0064】

なお、第１の酸化物膜４０４ａおよび第２の酸化物膜４０４ｃと、酸化シリコン膜など
の絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１
の酸化物膜４０４ａおよび第２の酸化物膜４０４ｃがあることにより、酸化物半導体膜４
０４ｂと当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３
と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体膜４０４ｂの電子が該エネル
ギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されること
で、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向
にシフトしてしまう。

【0065】

したがって、トランジスタのしきい値電圧の変動を低減するには、ＥｃＳ１およびＥｃ
Ｓ３と、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネ
ルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。

【0066】

なお、第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、第２の酸化物膜４０４ｃに
は、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジ
スタに安定した電気特性を付与することができる。

【0067】

なお、多層膜４０４にＩｎ－Ｇａ－Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁膜へ
の拡散を防ぐために、第２の酸化物膜４０４ｃは酸化物半導体膜４０４ｂよりもＩｎが少
ない組成とすることが好ましい。

【0068】

ソース電極４０６ａおよびドレイン電極４０６ｂには、酸素と結合し易い導電材料を用
いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いるこ
とができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較
的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結
合し易い導電材料には、酸素が拡散し易い材料も含まれる。

【0069】

酸素と結合し易い導電材料と多層膜を接触させると、多層膜中の酸素が、酸素と結合し
易い導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。ト
ランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、多層
膜のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損が発生し、膜中に僅
かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化する。したがっ
て、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることが
できる。

【0070】

上記ｎ型化した領域は、図３のトランジスタの拡大断面図（チャネル長方向の断面）に
示される。酸化物半導体膜４０４ｂ中に点線で示される境界４３５は、真性半導体領域と
ｎ型半導体領域の境界であり、酸化物半導体膜４０４ｂにおけるソース電極４０６ａまた
はドレイン電極４０６ｂと接触した近傍の領域がｎ型化した領域となる。なお、境界４３
５は模式的に示したものであり、実際には明瞭ではない場合がある。また、図３では、境
界４３５が酸化物半導体膜４０４ｂ中で横方向に延びているように位置している状態を示
したが、酸化物半導体膜４０４ｂのソース電極４０６ａまたはドレイン電極４０６ｂと第
１の酸化物膜４０４ａとの間に挟まれた領域の膜厚方向全体がｎ型化することもある。ま
た、図示はしていないが、第１の酸化物膜４０４ａまたは第２の酸化物膜４０４ｃにもｎ
型化領域が形成される場合もある。

【0071】

なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によって
ｎ型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。この場合
、トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの制御が
できない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成
する場合は、ソース電極およびドレイン電極に酸素と結合しやすい導電材料を用いること
が必ずしも好ましいとはいえない。

【0072】

このような場合にはソース電極４０６ａおよびドレイン電極４０６ｂには、上述した材
料よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、
例えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることがで
きる。なお、当該導電材料が酸化物半導体膜４０４ｂと接触する場合は、ソース電極４０
６ａおよびドレイン電極４０６ｂを、当該導電材料と前述した酸素と結合しやすい導電材
料を積層する構成としてもよい。

【0073】

ゲート絶縁膜４０８には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよ
び酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜４０８
は上記材料の積層であってもよい。

【0074】

ゲート電極４１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、
Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、当該ゲート電極は、上記
材料の積層であってもよい。また、ゲート電極４１０には、窒素を含んだ導電膜を用いて
もよい。

【0075】

ゲート絶縁膜４０８、およびゲート電極４１０上には酸化物絶縁膜４１２が形成されて
いてもよい。当該酸化物絶縁膜４１２には、酸化アルミニウム、酸化マグネシウム、酸化
シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲ
ルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化
ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該
酸化物絶縁膜４１２は上記材料の積層であってもよい。

【0076】

ここで、酸化物絶縁膜４１２は過剰酸素を有することが好ましい。過剰酸素を含む酸化
物絶縁膜とは、加熱処理などによって酸素を放出することができる酸化物絶縁膜をいう。
好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０
×１０^１９ａｔｏｍｓ／ｃｍ^３以上である膜とする。当該酸化物絶縁膜から放出される酸
素はゲート絶縁膜４０８を経由して多層膜４０４のチャネル形成領域に拡散させることが
できることから、チャネル形成領域に酸素欠損が形成された場合においても酸素を補填す
ることができる。したがって、安定したトランジスタの電気特性を得ることができる。

【0077】

また、酸化物絶縁膜４１２に酸化アルミニウム膜を用いることが好ましい。該酸化アル
ミニウム膜は、酸素を供給することができるだけでなく、水素、水、および酸素のブロッ
キング効果を有する。なお、酸化アルミニウムと酸化シリコンを混ぜたターゲットで成膜
した酸化シリコンが含まれている酸化アルミニウム膜を用いることもできる。この際、酸
化シリコンの含有量は、０．１ｗｔ％以上３０ｗｔ％以下であると好ましい。

【0078】

半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジス
タの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル
幅の縮小に直接起因するオン電流の低下は著しい。

【0079】

図４（Ａ）、図４（Ｂ）は従来における酸化物半導体膜を用いたトランジスタのチャネ
ル幅方向の断面図である。当該トランジスタは、基板２１０上に下地絶縁膜２２０、当該
下地絶縁膜上に形成された酸化物半導体膜２３０、当該酸化物半導体膜上に形成されたゲ
ート絶縁膜２６０、およびゲート電極２７０を有する。

【0080】

図４（Ａ）は、酸化物半導体膜２３０の膜厚よりもチャネル幅方向における当該酸化物
半導体膜の上面の長さ（Ｗ_Ｔ）が十分に大きいトランジスタである。この場合、チャネル
幅はＷ_Ｔと定義して差し支えない。

【0081】

ゲート電極２７０から酸化物半導体膜２３０の側面に印加される電界は酸化物半導体膜
２３０の全体には及ばないため、酸化物半導体膜２３０の側面におけるチャネルの形成は
不十分となる。また、酸化物半導体膜２３０の膜厚に相当する側面の長さ（Ｗ_Ｓ１、Ｗ_Ｓ
２）は、その上面の長さ（Ｗ_Ｔ）に対する比率が小さいため、チャネルが形成されたとし
てもその寄与度は小さく見積もられる。したがって、Ｗ_Ｔが小さいほど、すなわち微細化
するほどオン電流は低下するといえる。

【0082】

また、図４（Ｂ）に示すように、Ｗ_Ｔが酸化物半導体膜２３０の膜厚と同じ程度にまで
縮小されたトランジスタの場合、ゲート電極２７０から酸化物半導体膜２３０の側面に印
加される電界は酸化物半導体膜２３０の全体に及ぶため、酸化物半導体膜２３０の側面に
もチャネルが形成される。よって、酸化物半導体膜２３０の膜厚を厚くすることなどによ
りオン電流の向上が期待されるが、従来のトランジスタにおいては、チャネル形成層（酸
化物半導体膜２３０）とゲート絶縁膜２６０との界面にキャリアの散乱が生じるため、オ
ン電流は十分には向上しない。

【0083】

また、成膜方法によっては酸化物半導体膜２３０の側面を覆うゲート絶縁膜２６０の膜
厚（Ｔ_ＧＩ２）は、当該酸化物半導体膜の上面を覆う当該ゲート絶縁膜の膜厚（Ｔ_ＧＩ１
）よりも薄くなりやすい。そのため、ゲート絶縁膜２６０に局所的に絶縁耐圧が低い部分
が生じ、トランジスタの信頼性を低下させることがある。

【0084】

また、Ｔ_ＧＩ１とＴ_ＧＩ２が異なるため、ゲート電極２７０から酸化物半導体膜２３０
に印加される電界にばらつきが生じる。そのため、オン電流にばらつきが生じることがあ
る。

【0085】

一方、本発明の一態様のトランジスタでは、前述したように、チャネルが形成される酸
化物半導体膜４０４ｂとゲート絶縁膜４０８との間に第２の酸化物膜４０４ｃが形成され
た構造を有している。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリ
アの散乱を抑えることができ、トランジスタの電界効果移動度を高くすることができる。

【0086】

また、本発明の一態様のトランジスタでは、チャネルが形成される酸化物半導体膜４０
４ｂを覆うように第２の酸化物膜４０４ｃが形成されているため、酸化物半導体膜４０４
ｂの側面においても上面と同様にキャリアの散乱を抑えることができる。すなわち、本発
明の一態様のトランジスタは、従来のトランジスタよりもオン電流を高くすることができ
る。

【0087】

したがって、本発明の一態様のトランジスタは、特に図５（Ａ）、図５（Ｂ）に示すよ
うなＷ_Ｔが酸化物半導体膜４０４ｂの膜厚と同じ程度、またはそれ以下にまで縮小された
構造において優れた効果を奏する。

【0088】

図５（Ａ）、図５（Ｂ）に示すようなトランジスタの場合、ゲート電極１７０から酸化
物半導体膜４０４ｂの側面に印加される電界は酸化物半導体膜４０４ｂの全体に及ぶため
、酸化物半導体膜４０４ｂの側面にも上面に形成されるチャネルと同等のチャネルが形成
される。

【0089】

図５（Ａ）に示すようなチャネル領域１３７がトランジスタに形成される場合、チャネ
ル幅はＷ_Ｔ、Ｗ_Ｓ１、およびＷ_Ｓ２の和と定義することができ、当該トランジスタには当
該チャネル幅に応じたオン電流が流れる。

【0090】

また、図５（Ｂ）に示すようなＷ_Ｔが極めて小さいトランジスタの場合、チャネル領域
１３８が酸化物半導体膜４０４ｂのＷ_Ｔ方向全体に形成されることもある。この場合、酸
化物半導体膜４０４ｂ全体に電流が流れるようになるため、トランジスタには極めて高い
オン電流が流れる。また、図５（Ａ）に示すようなトランジスタにおいても、Ｗ_Ｔ、Ｗ_Ｓ
１が十分に小さい場合は酸化物半導体膜４０４ｂ全体に電流が流れるようになる。

【0091】

また、本発明の一態様のトランジスタは、ゲート絶縁膜１６０におけるＴ_ＧＩ１とＴ_Ｇ
Ｉ２がほぼ等しいことを特徴の一つとする。そのため、酸化物半導体膜４０４ｂに対して
ゲート電極１７０から印加される電界にばらつきが生じず、酸化物半導体膜４０４ｂの上
面および側面に一様のチャネルが形成される。したがって、Ｗ_Ｓ１、Ｗ_Ｓ２がＷ_Ｔと同等
のとき、上面のみにチャネルが形成されると見積もった場合と比べて、約３倍のオン電流
を得ることができる。また、Ｗ_Ｓ１、Ｗ_Ｓ２がＷ_Ｔの２倍のとき、上面のみにチャネルが
形成されると見積もった場合と比べて、約５倍のオン電流を得ることができる。

【0092】

また、本発明の一態様のトランジスタは、ゲート絶縁膜１６０におけるＴ_ＧＩ１とＴ_Ｇ
Ｉ２がほぼ同じであるため、ゲート絶縁膜２６０に局所的に絶縁耐圧が低い部分を生じる
ことなく、信頼性の高いトランジスタを形成することができる。

【0093】

なお、トランジスタのオン電流を効率よく向上させるにはＷ_Ｔ／Ｗ_Ｓ１（Ｗ_Ｓ２）＝３
以下、好ましくはＷ_Ｔ／Ｗ_Ｓ１（Ｗ_Ｓ２）＝１前後とする。具体的には、Ｗ_Ｔ／Ｗ_Ｓ１（
Ｗ_Ｓ２）＝０．７乃至１．３とする。Ｗ_Ｔ／Ｗ_Ｓ１（Ｗ_Ｓ２）が３より大きい場合は、Ｓ
値やオフ電流が増加することがある。

【0094】

したがって、本発明の一態様のトランジスタは、トランジスタが微細化された場合にお
いても十分に高いオン電流を得ることができる。このような酸化物半導体膜を電気的にゲ
ート電極が取り囲み、オン電流が高められたトランジスタの構造を、ｓｕｒｒｏｕｎｄｅ
ｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造ともよぶ。

【0095】

また、本発明の一態様のトランジスタは、酸化物半導体膜４０４ｂを第１の酸化物膜４
０４ａ上に形成することで界面準位を形成しにくくする効果や、酸化物半導体膜４０４ｂ
を三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併
せて有する。そのため、酸化物半導体膜４０４ｂは第１の酸化物膜４０４ａと第２の酸化
物膜４０４ｃで取り囲まれた構造となり、上述したトランジスタのオン電流の向上に加え
て、しきい値電圧の安定化や、Ｓ値の低減をはかることができる。したがって、Ｉｃｕｔ
（ゲート電圧ＶＧが０Ｖ時の電流）を下げることができ、消費電力を低減させることがで
きる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼
性を向上させることができる。

【0096】

また、本発明の一態様のトランジスタは、下地絶縁膜１２０と基板１１０との間に導電
膜を備えていてもよい。当該導電膜を第２のゲート電極として用いることで、更なるオン
電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例
えば、ゲート電極１７０と導電膜を同電位とし、デュアルゲートトランジスタとして駆動
させればよい。また、しきい値電圧の制御を行うには、ゲート電極１７０とは異なる定電
位を導電膜に供給すればよい。

【0097】

また、図６に示すようなトランジスタ４６０を用いることもできる。図６（Ａ）乃至図
６（Ｃ）は、トランジスタ４６０の上面図および断面図である。図６（Ａ）は上面図であ
り、図６（Ａ）に示す一点鎖線Ａ－Ｂの断面が図６（Ｂ）、一点鎖線Ｃ－Ｄの断面が図６
（Ｃ）に相当する。なお、図６（Ａ）の上面図では、図の明瞭化のために一部の要素を省
いて図示している。

【0098】

図６と図１の違いは、図１（Ｃ）に示すようにチャネル幅方向において、酸化物半導体
膜４０４ｂの上面に平坦部があるか否かの点である。

【0099】

また、図１に示すトランジスタ４５０や図６に示すトランジスタ４６０は、酸化物半導
体膜４０４ｂを第１の酸化物膜４０４ａおよび第２の酸化物膜４０４ｃで挟んでいる多層
膜４０４を用いているがこれに限られず、図７に示すトランジスタ４７０のように第１の
酸化物膜４０４ａおよび第２の酸化物膜４０４ｃを有さず、酸化物半導体膜４０４ｂのみ
ある構成にしてもよい。

【0100】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

【0101】

（実施の形態２）
本実施の形態では、実施の形態１で説明した図１に示すトランジスタ４５０の作製方法
について、図８および図９を用いて説明する。

【0102】

まず、基板４００上に下地絶縁膜４０２を形成する（図８（Ａ）参照）。

【0103】

基板４００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用い
ることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子
が設けられたものを用いてもよい。

【0104】

下地絶縁膜４０２は、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム
、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アル
ミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、または上記材料を混合した膜を用
いて形成することができる。また、上記材料の積層であってもよく、少なくとも多層膜４
０４と接する上層は多層膜４０４への酸素の供給源となりえる過剰な酸素を含む材料で形
成することが好ましい。

【0105】

また、下地絶縁膜４０２にイオン注入法、イオンドーピング法、プラズマイマージョン
イオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加すること
によって、下地絶縁膜４０２から多層膜４０４への酸素の供給をさらに容易にすることが
できる。

【0106】

なお、基板４００の表面が絶縁体であり、後に設ける多層膜４０４への不純物拡散の影
響が無い場合は、下地絶縁膜４０２を設けない構成とすることができる。

【0107】

次に、下地絶縁膜４０２上に第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂをスパ
ッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成する（図８（
Ｂ）参照）。このとき、図示するように下地絶縁膜４０２を若干過度にエッチングしても
よい。下地絶縁膜４０２を過度にエッチングすることで、後に形成するゲート電極４１０
で第２の酸化物膜４０４ｃを覆いやすくすることができる。

【0108】

なお、第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂを島状に形成する際に、まず
、酸化物半導体膜４０４ｂ上にハードマスクとなる膜（たとえばタングステン膜）および
レジストマスクを設け、ハードマスクとなる膜をエッチングしてハードマスクを形成し、
その後、レジストマスクを除去し、ハードマスクをマスクとして第１の酸化物膜４０４ａ
、酸化物半導体膜４０４ｂをエッチングする。その後、ハードマスクを除去する。この時
、エッチングするにつれて徐々にハードマスクが縮小していくため、自然にハードマスク
の端部が丸みを帯び、曲面を有する。これに伴い、酸化物半導体膜４０４ｂの形状も端部
が丸みを帯び、曲面を有する。このような構成になることで、酸化物半導体膜４０４ｂ上
に形成される、第２の酸化物膜４０４ｃ、ゲート絶縁膜４０８、ゲート電極４１０、酸化
物絶縁膜４１２の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また
、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を
緩和することができ、トランジスタの劣化を抑制することができる。

【0109】

また、第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂの積層、および後の工程で形
成する第２の酸化物膜４０４ｃを含めた積層において連続接合を形成するためには、ロー
ドロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタ装置）を用いて各
層を大気に触れさせることなく連続して積層することが必要となる。スパッタ装置におけ
る各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、ク
ライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^－７Ｐａ乃
至１×１０^－４Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上、好ま
しくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールド
トラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流し
ないようにしておくことが好ましい。

【0110】

高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずス
パッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガス
は、露点が－４０℃以下、好ましくは－８０℃以下、より好ましくは－１００℃以下にま
で高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な
限り防ぐことができる。

【0111】

第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、および後の工程で形成される第２
の酸化物膜４０４ｃには、実施の形態１で説明した材料を用いることができる。例えば、
第１の酸化物膜４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］
のＩｎ－Ｇａ－Ｚｎ酸化物、酸化物半導体膜４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［
原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物、第２の酸化物膜４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１
：３：４または１：３：２［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物を用いることができる
。

【0112】

また、第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、第２の酸化物膜４０４ｃと
して用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（
Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、
該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に
、スタビライザーを含むことが好ましい。

【0113】

スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ア
ルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザー
としては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（
Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム
（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビ
ウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等があ
る。

【0114】

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ－Ｚｎ酸化
物、Ｓｎ－Ｚｎ酸化物、Ａｌ－Ｚｎ酸化物、Ｚｎ－Ｍｇ酸化物、Ｓｎ－Ｍｇ酸化物、Ｉｎ
－Ｍｇ酸化物、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ａｌ－Ｚｎ酸化物、
Ｉｎ－Ｓｎ－Ｚｎ酸化物、Ｓｎ－Ｇａ－Ｚｎ酸化物、Ａｌ－Ｇａ－Ｚｎ酸化物、Ｓｎ－Ａ
ｌ－Ｚｎ酸化物、Ｉｎ－Ｈｆ－Ｚｎ酸化物、Ｉｎ－Ｌａ－Ｚｎ酸化物、Ｉｎ－Ｃｅ－Ｚｎ
酸化物、Ｉｎ－Ｐｒ－Ｚｎ酸化物、Ｉｎ－Ｎｄ－Ｚｎ酸化物、Ｉｎ－Ｓｍ－Ｚｎ酸化物、
Ｉｎ－Ｅｕ－Ｚｎ酸化物、Ｉｎ－Ｇｄ－Ｚｎ酸化物、Ｉｎ－Ｔｂ－Ｚｎ酸化物、Ｉｎ－Ｄ
ｙ－Ｚｎ酸化物、Ｉｎ－Ｈｏ－Ｚｎ酸化物、Ｉｎ－Ｅｒ－Ｚｎ酸化物、Ｉｎ－Ｔｍ－Ｚｎ
酸化物、Ｉｎ－Ｙｂ－Ｚｎ酸化物、Ｉｎ－Ｌｕ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ酸
化物、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ａ
ｌ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ酸化物を用い
ることができる。

【0115】

なお、ここで、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていて
もよい。また、本明細書においては、Ｉｎ－Ｇａ－Ｚｎ酸化物で構成した膜をＩＧＺＯ膜
とも呼ぶ。

【0116】

また、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を
用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素ま
たは複数の金属元素を示す。また、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整
数）で表記される材料を用いてもよい。

【0117】

ただし、実施の形態１に詳細を記したように、第１の酸化物膜４０４ａおよび第２の酸
化物膜４０４ｃは、酸化物半導体膜４０４ｂよりも電子親和力が小さくなるように材料を
選択する。

【0118】

なお、酸化物膜および酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい
。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いるこ
とができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることか
らＤＣスパッタ法を用いることが好ましい。

【0119】

第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、第２の酸化物膜４０４ｃとしてＩ
ｎ－Ｇａ－Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｇａ：Ｚｎ＝
１：１：１．５、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ
：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：４
：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚ
ｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ
：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用い、第
１の酸化物膜４０４ａおよび第２の酸化物膜４０４ｃの電子親和力が酸化物半導体膜４０
４ｂよりも小さくなるようにすればよい。

【0120】

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ
＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋
Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ－Ａ）^２＋（ｂ－Ｂ）^２
＋（ｃ－Ｃ）^２≦ｒ^２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい
。他の酸化物でも同様である。

【0121】

また、酸化物半導体膜４０４ｂは、第１の酸化物膜４０４ａおよび第２の酸化物膜４０
４ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ
軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ
軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少
ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜４０４ｂ
にインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現す
ることができる。

【0122】

以下では、酸化物半導体膜の構造について説明する。

【0123】

なお、本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度
で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また
、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をい
う。したがって、８５°以上９５°以下の場合も含まれる。

【0124】

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。

【0125】

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙ
ｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体
膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

【0126】

まずは、ＣＡＡＣ－ＯＳ膜について説明する。

【0127】

ＣＡＡＣ－ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである
。

【0128】

ＣＡＡＣ－ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち
結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、Ｃ
ＡＡＣ－ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

【0129】

ＣＡＡＣ－ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。

【0130】

一方、ＣＡＡＣ－ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。

【0131】

なお、ＣＡＡＣ－ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が
観測される。例えば、ＣＡＡＣ－ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の
電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測さ
れる（図３７（Ａ）参照。）。

【0132】

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ－ＯＳ膜の結晶部は配向性を有し
ていることがわかる。

【0133】

ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ－ＯＳ
膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。

【0134】

一方、ＣＡＡＣ－ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ－ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ－ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

【0135】

以上のことから、ＣＡＡＣ－ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層
状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

【0136】

なお、結晶部は、ＣＡＡＣ－ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ－ＯＳ
膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ－ＯＳ膜の被
形成面または上面の法線ベクトルと平行にならないこともある。

【0137】

また、ＣＡＡＣ－ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ－ＯＳ
膜の結晶部が、ＣＡＡＣ－ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡ
ＡＣ－ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。

【0138】

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

【0139】

ＣＡＡＣ－ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。

【0140】

また、ＣＡＡＣ－ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。

【0141】

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって
、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性
（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高
純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半
導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタと
なる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要
する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度
が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定
となる場合がある。

【0142】

また、ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。

【0143】

次に、多結晶酸化物半導体膜について説明する。

【0144】

多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒を確認することができる。多
結晶酸化物半導体膜に含まれる結晶粒は、例えば、ＴＥＭによる観察像で、２ｎｍ以上３
００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であるこ
とが多い。また、多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒界を確認でき
る場合がある。

【0145】

多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方
位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて
構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有する多結晶酸化物半導体膜のｏｕ
ｔ－ｏｆ－ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍
のピーク、またはそのほかのピークが現れる場合がある。

【0146】

多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合があ
る。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有す
る。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、
多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界
がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用
いたトランジスタは、ＣＡＡＣ－ＯＳ膜を用いたトランジスタと比べて、電気特性の変動
が大きく、信頼性の低いトランジスタとなる場合がある。

【0147】

次に、微結晶酸化物半導体膜について説明する。

【0148】

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することがで
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以
下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎ
ｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓ
ｔａｌ）を有する酸化物半導体膜を、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ－ＯＳ膜は、例えば、Ｔ
ＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

【0149】

ｎｃ－ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
したがって、ｎｃ－ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付か
ない場合がある。例えば、ｎｃ－ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸ
ＲＤ装置を用いて構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶
面を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、結晶部よりも大きいプロー
ブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）
を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対
し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電
子回折を行うと、スポットが観測される。また、ｎｃ－ＯＳ膜に対しナノビーム電子回折
を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また
、ｎｃ－ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポット
が観測される場合がある（図３７（Ｂ）参照。）。

【0150】

ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ－ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ－
ＯＳ膜は、ＣＡＡＣ－ＯＳ膜と比べて欠陥準位密度が高くなる。

【0151】

従って、ｎｃ－ＯＳ膜は、ＣＡＡＣ－ＯＳ膜と比べて、キャリア密度が高くなる場合が
ある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って
、ｎｃ－ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また
、ｎｃ－ＯＳ膜は、ＣＡＡＣ－ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラ
ップが多くなる場合がある。従って、ｎｃ－ＯＳ膜を用いたトランジスタは、ＣＡＡＣ－
ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジ
スタとなる。ただし、ｎｃ－ＯＳ膜は、比較的不純物が多く含まれていても形成すること
ができるため、ＣＡＡＣ－ＯＳ膜よりも形成が容易となり、用途によっては好適に用いる
ことができる場合がある。そのため、ｎｃ－ＯＳ膜を用いたトランジスタを有する半導体
装置は、生産性高く作製することができる場合がある。

【0152】

次に、非晶質酸化物半導体膜について説明する。

【0153】

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸
化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

【0154】

非晶質酸化物半導体膜は、ＴＥＭによる観察像で、結晶部を確認することができない。

【0155】

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ－ｏｆ－
ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物
半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物
半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターン
が観測される。

【0156】

非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。
また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。

【0157】

不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリ
ア発生源が多い酸化物半導体膜である。

【0158】

従って、非晶質酸化物半導体膜は、ｎｃ－ＯＳ膜と比べて、さらにキャリア密度が高く
なる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリー
オンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジ
スタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が
高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用
いたトランジスタは、ＣＡＡＣ－ＯＳ膜やｎｃ－ＯＳ膜を用いたトランジスタと比べて、
電気特性の変動が大きく、信頼性の低いトランジスタとなる。

【0159】

次に、単結晶酸化物半導体膜について説明する。

【0160】

単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない
）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単
結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少
ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キ
ャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトラン
ジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。

【0161】

なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、
結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低い
と密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ－ＯＳ膜よりも密度が高い。また
、ＣＡＡＣ－ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半
導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非
晶質酸化物半導体膜よりも密度が高い。

【0162】

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、Ｃ
ＡＡＣ－ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

【0163】

酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解
析が可能となる場合がある。

【0164】

図３８（Ａ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下
の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察
室２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電
子回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィ
ルム室２２を有さなくても構わない。

【0165】

また、図３８（Ｂ）に、図３８（Ａ）で示した透過電子回折測定装置内部の構造を示す
。透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子
が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過
した電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍
光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パター
ンを測定することができる。

【0166】

カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮
影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直
線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上
７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮
影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっ
ていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カ
メラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィ
ルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板
３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。

【0167】

試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホル
ダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物
質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能
は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎ
ｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させ
る精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すれ
ばよい。

【0168】

次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定す
る方法について説明する。

【0169】

例えば、図３８（Ｂ）に示すように物質におけるナノビームである電子２４の照射位置
を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することが
できる。このとき、物質２８がＣＡＡＣ－ＯＳ膜であれば、図３７（Ａ）に示したような
回折パターンが観測される。または、物質２８がｎｃ－ＯＳ膜であれば、図３７（Ｂ）に
示したような回折パターンが観測される。

【0170】

ところで、物質２８がＣＡＡＣ－ＯＳ膜であったとしても、部分的にｎｃ－ＯＳ膜など
と同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ－ＯＳ膜の良否は
、一定の範囲におけるＣＡＡＣ－ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡ
Ｃ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ－ＯＳ膜で
あれば、ＣＡＡＣ化率は、６０％以上、好ましくは８０％以上、さらに好ましくは９０％
以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ－ＯＳ膜と異なる回折パターン
が観測される領域の割合を非ＣＡＡＣ化率と表記する。

【0171】

一例として、成膜直後（ａｓ－ｄｅｐｏと表記。）、３５０℃加熱処理後または４５０
℃加熱処理後のＣＡＡＣ－ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電
子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回
折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで
、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電
子線を用いた。

【0172】

各試料におけるＣＡＡＣ化率を図３９に示す。成膜直後および３５０℃加熱処理後と比
べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、３５０℃より高い
温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（Ｃ
ＡＡＣ化率が高くなる）ことがわかる。ここで、ＣＡＡＣ－ＯＳ膜と異なる回折パターン
のほとんどはｎｃ－ＯＳ膜と同様の回折パターンであった。したがって、加熱処理によっ
て、ｎｃ－ＯＳ膜と同様の構造を有する領域は、隣接する領域の構造の影響を受けて再配
列し、ＣＡＡＣ化していることが示唆される。

【0173】

このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能
となる場合がある。

【0174】

ＣＡＡＣ－ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い
、スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突
すると、スパッタ用ターゲットに含まれる結晶領域がａ－ｂ面から劈開し、ａ－ｂ面に平
行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この
場合、当該平板状またはペレット状のスパッタ粒子は帯電しているためプラズマ中で凝集
せず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ－ＯＳ膜を成膜することができる
。

【0175】

酸化物半導体膜４０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理
は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性
ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。ま
た、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を
補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によ
って、酸化物半導体膜４０４ｂの結晶性を高め、さらに下地絶縁膜４０２、第１の酸化物
膜４０４ａから水素や水などの不純物を除去することができる。なお、酸化物半導体膜４
０４ｂを形成するエッチングの前に第１の加熱工程を行ってもよい。

【0176】

次に、第１の酸化物膜４０４ａおよび酸化物半導体膜４０４ｂ上にソース電極４０６ａ
およびドレイン電極４０６ｂとなる第１の導電膜を形成する。第１の導電膜としては、Ａ
ｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いる
ことができる。例えば、スパッタ法などにより１００ｎｍのチタン膜を形成する。またＣ
ＶＤ法によりタングステン膜を形成してもよい。

【0177】

次に、第１の導電膜を酸化物半導体膜４０４ｂ上で分断するようにエッチングし、ソー
ス電極４０６ａおよびドレイン電極４０６ｂを形成する（図８（Ｃ）参照）。このとき、
第１の導電膜のオーバーエッチングによって、下地絶縁膜４０２の一部がエッチングされ
た形状となってもよい。

【0178】

次に、第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、ソース電極４０６ａおよび
ドレイン電極４０６ｂ上に、第２の酸化物膜４０３ｃを成膜する。

【0179】

なお、第２の酸化物膜４０３ｃを成膜後に第２の加熱処理を行ってもよい。第２の加熱
処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、第２
の酸化物膜４０３ｃから水素や水などの不純物を除去することができる。また、第１の酸
化物膜４０４ａおよび酸化物半導体膜４０４ｂから、さらに水素や水などの不純物を除去
することができる。

【0180】

次に、第２の酸化物膜４０３ｃ上にゲート絶縁膜４０８となる絶縁膜４０７を形成する
（図９（Ａ）参照）。絶縁膜４０７には、酸化アルミニウム、酸化マグネシウム、酸化シ
リコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲル
マニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハ
フニウムおよび酸化タンタルなどを用いることができる。なお、絶縁膜４０７は、上記材
料の積層であってもよい。絶縁膜４０７は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法
またはＰＬＤ法などを用いて形成することができる。また、ゲート絶縁膜４０８は、原材
料、温度、圧力、電極間距離、投入電力などを調整し、図５（Ａ）に示すようなＴ_ＧＩ１
とＴ_ＧＩ２がほぼ等しくなるような被覆性を向上させる条件を用いて形成することが好ま
しい。例えば、ゲート絶縁膜としての膜質が維持できる範囲で、高温、高圧の条件で成膜
することで被覆性を向上させることができる。

【0181】

次に、絶縁膜４０７上にゲート電極４１０となる第２の導電膜４０９を形成する（図９
（Ｂ）参照）。第２の導電膜４０９としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ
、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いるこ
とができる。第２の導電膜４０９は、スパッタ法やＣＶＤ法などにより形成することがで
きる。また、第２の導電膜４０９としては、窒素を含んだ導電膜を用いてもよく、上記材
料を含む導電膜と窒素を含んだ導電膜の積層を用いてもよい。

【0182】

次に、ゲート電極４１０を形成するためのレジストマスクを用いて、第２の導電膜４０
９を選択的にエッチングし、ゲート電極４１０を形成する（図９（Ｃ）参照）。

【0183】

続いて、上記レジストマスクまたはゲート電極４１０をマスクとして絶縁膜４０７を選
択的にエッチングし、ゲート絶縁膜４０８を形成する。

【0184】

続いて、上記レジストマスクまたはゲート電極４１０をマスクとして第２の酸化物膜４
０３ｃをエッチングし、第２の酸化物膜４０４ｃを形成する。

【0185】

つまり、第２の酸化物膜４０４ｃの上端部はゲート絶縁膜４０８の下端部と一致し、ゲ
ート絶縁膜４０８の上端部はゲート電極４１０の下端部と一致する。なお、ゲート電極４
１０をマスクとしてゲート絶縁膜４０８および第２の酸化物膜４０４ｃを形成しているが
これに限られず、第２の導電膜４０９の成膜前にゲート絶縁膜４０８および第２の酸化物
膜４０４ｃを形成してもよい。

【0186】

次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁
膜４１２を形成する（図１（Ｂ）参照）。酸化物絶縁膜４１２は、下地絶縁膜４０２と同
様の材料、方法を用いて形成することができる。酸化物絶縁膜４１２としては、酸化アル
ミニウム膜、酸化マグネシウム膜、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリ
コン膜、窒化シリコン膜、酸化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、
酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜、酸化タンタ
ル膜、もしくは窒素を含む酸化物絶縁膜を用いるとよい。酸化物絶縁膜４１２は、スパッ
タ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いてで形成することができ、多
層膜４０４に対し酸素を供給できるよう過剰に酸素を含む膜とすることが好ましい。

【0187】

また、酸化物絶縁膜４１２にイオン注入法、イオンドーピング法、プラズマイマージョ
ンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加するこ
とによって、酸化物絶縁膜４１２から多層膜４０４への酸素の供給をさらに容易にするこ
とができる。

【0188】

次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条
件で行うことができる。第３の加熱処理により、下地絶縁膜４０２、ゲート絶縁膜４０８
、酸化物絶縁膜４１２から過剰酸素が放出されやすくなり、多層膜４０４の酸素欠損を低
減することができる。

【0189】

以上の工程で、図１に示すトランジスタ４５０を作製することができる。

【0190】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

【0191】

（実施の形態３）
本実施の形態では、実施の形態１で説明したトランジスタとは異なる構造のトランジス
タについて説明する。

【0192】

図１４（Ａ）乃至図１４（Ｃ）は、本発明の一態様のトランジスタの上面図および断面
図である。図１４（Ａ）は上面図であり、図１４（Ａ）に示す一点鎖線Ａ－Ｂの断面が図
１４（Ｂ）、一点鎖線Ｃ－Ｄの断面が図１４（Ｃ）に相当する。なお、図１４（Ａ）の上
面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ－Ｂ
方向をチャネル長方向、一点鎖線Ｃ－Ｄ方向をチャネル幅方向と呼称する場合がある。

【0193】

図１４（Ａ）乃至図１４（Ｃ）に示すトランジスタ５５０は、基板４００上の下地絶縁
膜４０２と、下地絶縁膜４０２上の第１の酸化物膜４０４ａおよび酸化物半導体膜４０４
ｂと、第１の酸化物膜４０４ａおよび酸化物半導体膜４０４ｂ上のソース電極４０６ａお
よびドレイン電極４０６ｂと、酸化物半導体膜４０４ｂ、ソース電極４０６ａおよびドレ
イン電極４０６ｂ上の第２の酸化物膜４０４ｃと、第２の酸化物膜４０４ｃ上のゲート絶
縁膜４０８と、ゲート絶縁膜４０８上のゲート電極４１０と、ソース電極４０６ａ、ドレ
イン電極４０６ｂ、第２の酸化物膜４０４ｃ、およびゲート電極４１０上のバリア膜４１
４と、バリア膜４１４を介して第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、ソー
ス電極４０６ａおよびドレイン電極４０６ｂの側壁を覆う側壁絶縁膜４１６と、バリア膜
４１４を介して第２の酸化物膜４０４ｃ、ゲート絶縁膜４０８およびゲート電極４１０の
側壁を覆う側壁絶縁膜４１８と、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電
極４１０、側壁絶縁膜４１６および側壁絶縁膜４１８上の酸化物絶縁膜４１２と、酸化物
絶縁膜４１２に開口を設け、該開口に埋め込まれ、ソース電極４０６ａおよびドレイン電
極４０６ｂと電気的に接続する電極４１９ａおよび電極４１９ｂと、電極４１９ａおよび
電極４１９ｂと電気的に接続する配線４２０ａおよび配線４２０ｂと、を有する。また、
第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、および第２の酸化物膜４０４ｃを総
称して多層膜４０４と呼称する。

【0194】

また、酸化物半導体膜４０４ｂの形状は、端部が丸みを帯び、円形を半分にしたような
形状になっている。このような構成になることで、酸化物半導体膜４０４ｂ上に形成され
るゲート絶縁膜４０８やゲート電極４１０の被覆性を向上させることができる。

【0195】

バリア膜４１４は、水素、水、および酸素のブロッキング効果を有する絶縁膜で形成す
ることが好ましく、代表的には酸化アルミニウム膜で形成する。該酸化アルミニウム膜は
、ブロッキング効果に加え、酸素を供給することができる絶縁膜である。なお、酸化アル
ミニウムと酸化シリコンを混ぜたターゲットで成膜した酸化シリコンが含まれている酸化
アルミニウム膜を用いることもできる。この際、酸化シリコンの含有量は、０．１ｗｔ％
以上３０ｗｔ％以下であると好ましい。

【0196】

また、多層膜４０４やゲート電極４１０の側壁に接するバリア膜４１４の被覆性が悪く
なるおそれがあるため、その箇所を側壁絶縁膜４１６および側壁絶縁膜４１８で覆うこと
で水素、水、および酸素をブロッキングすることができる。側壁絶縁膜４１６および側壁
絶縁膜４１８は、下地絶縁膜４０２やゲート絶縁膜４０８と同様の材料を用いることがで
きる。

【0197】

電極４１９ａおよび電極４１９ｂは、ソース電極４０６ａおよびドレイン電極４０６ｂ
と電気的に接続される。また、配線４２０ａおよび配線４２０ｂは、電極４１９ａおよび
電極４１９ｂと電気的に接続される。微細加工する際、酸化物絶縁膜４１２に開口を設け
、開口を介してソース電極４０６ａおよびドレイン電極４０６ｂと電気的に接続するよう
に配線４２０ａおよび配線４２０ｂを形成しようすると、開口の底部にまで配線４２０ａ
および配線４２０ｂが到達せず、電気的に接続することができない。そのため、まず、開
口を電極４１９ａおよび電極４１９ｂで埋めて、その後、配線４２０ａおよび配線４２０
ｂを形成する必要がある。なお、ソース電極４０６ａおよびドレイン電極４０６ｂと接す
ることが可能な材料を用いた配線４２０ａおよび配線４２０ｂであれば、電極４１９ａお
よび電極４１９ａを用いる必要はない。

【0198】

電極４１９ａ、電極４１９ｂ、配線４２０ａおよび配線４２０ｂは、ソース電極４０６
ａ、ドレイン電極４０６ｂおよびゲート電極４１０と同様の材料を用いることができる。

【0199】

また、図１８（Ａ）に示すトランジスタ５６０のような側壁絶縁膜４１６がない構成に
してもよい。また、図１８（Ｂ）に示すトランジスタ５７０のような側壁絶縁膜４１６お
よび側壁絶縁膜４１８がない構成にしてもよい。

【0200】

さらに、図１８（Ｃ）に示すトランジスタ５８０のような電極４１９ａおよび電極４１
９ｂがソース電極４０６ａおよびドレイン電極４０６ｂに達している構成にしてもよい。

【0201】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

【0202】

（実施の形態４）
本実施の形態では、実施の形態３で説明した図１４に示すトランジスタ５５０の作製方
法について、図１５乃至図１７を用いて説明する。

【0203】

まず、基板４００上に下地絶縁膜４０２、第１の酸化物膜４０３ａ、酸化物半導体膜４
０３ｂを形成する（図１５（Ａ）参照）。基板４００、下地絶縁膜４０２、第１の酸化物
膜４０３ａ、酸化物半導体膜４０３ｂの材料および作製方法は、先の実施の形態を参酌す
ることができる。

【0204】

次に、酸化物半導体膜４０３ｂ上にソース電極４０６ａおよびドレイン電極４０６ｂと
なる導電膜を形成し、チャネル領域となる部分と重なる部分のみ、エッチングし、導電膜
４０５ａおよび導電膜４０５ｂを形成する（図１５（Ｂ）参照）。ソース電極４０６ａお
よびドレイン電極４０６ｂとなる導電膜の材料および作製方法は、先の実施の形態を参酌
することができる。

【0205】

次に、導電膜４０５ａおよび導電膜４０５ｂ上にレジストマスクを形成し、選択的に第
１の酸化物膜４０３ａ、酸化物半導体膜４０３ｂ、導電膜４０５ａおよび導電膜４０５ｂ
をエッチングし、第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、ソース電極４０６
ａおよびドレイン電極４０６ｂを形成する（図１５（Ｂ）参照）。この時、レジストは薄
く、微細に形成することで、エッチングするにつれて徐々に縮小していくため、導電膜４
０５ａおよび導電膜４０５ｂは、自然に端部が丸みを帯び、曲面を有する場合がある。こ
のような構成になることで、ソース電極４０６ａおよびドレイン電極４０６ｂ上に形成さ
れる、第２の酸化物膜４０４ｃ、ゲート絶縁膜４０８、ゲート電極４１０、酸化物絶縁膜
４１２の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。

【0206】

次に、第１の酸化物膜４０４ａ、酸化物半導体膜４０４ｂ、ソース電極４０６ａおよび
ドレイン電極４０６ｂ上に、第２の酸化物膜４０３ｃ、絶縁膜４０７を成膜する（図１６
（Ａ）参照）。第２の酸化物膜４０３ｃ、絶縁膜４０７の材料および作製方法は、先の実
施の形態を参酌することができる。

【0207】

なお、第２の酸化物膜４０３ｃを成膜後に第２の加熱処理を行ってもよい。第２の加熱
処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、第２
の酸化物膜４０４ｃから水素や水などの不純物を除去することができる。また、第１の酸
化物膜４０４ａおよび酸化物半導体膜４０４ｂから、さらに水素や水などの不純物を除去
することができる。

【0208】

次に、絶縁膜４０７上にゲート電極４１０となる第２の導電膜を形成し、レジストマス
クを用いて、第２の導電膜を選択的にエッチングし、ゲート電極４１０を形成する（図１
６（Ｂ）参照）。ゲート電極４１０の材料および作製方法は、先の実施の形態を参酌する
ことができる。

【0209】

続いて、上記レジストマスクまたはゲート電極４１０をマスクとして絶縁膜４０７を選
択的にエッチングし、ゲート絶縁膜４０８を形成する。

【0210】

続いて、上記レジストマスクまたはゲート電極４１０をマスクとして第２の酸化物膜４
０３ｃをエッチングし、第２の酸化物膜４０４ｃを形成する。

【0211】

次に、下地絶縁膜４０２、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４
１０上にバリア膜４１４を形成する（図１６（Ｃ）参照）。

【0212】

バリア膜４１４は、水素、水、および酸素のブロッキング効果を有する絶縁膜であるた
め、多層膜４０４、下地絶縁膜４０２、ゲート絶縁膜４０８に含まれる酸素が外部に拡散
することを抑制することができ、効率よく酸素を酸化物半導体膜に供給して酸素欠損量を
低減することができるため、電気特性が良好になり、信頼性の高い半導体装置を提供する
ことができる。

【0213】

次に、側壁絶縁膜４１６、側壁絶縁膜４１８となる絶縁膜に対し異方性の高いエッチン
グ処理を行うことにより、バリア膜４１４を介して多層膜４０４、ソース電極４０６ａ、
ドレイン電極４０６ｂ、ゲート絶縁膜４０８およびゲート電極４１０の側面に側壁絶縁膜
４１６、側壁絶縁膜４１８を形成することができる（図１７（Ａ）参照）。

【0214】

次に、バリア膜４１４上に酸化物絶縁膜４１２を形成する（図１７（Ｂ）参照）。酸化
物絶縁膜４１２の材料および作製方法は、先の実施の形態を参酌することができる。

【0215】

次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条
件で行うことができる。第３の加熱処理により、下地絶縁膜４０２、ゲート絶縁膜４０８
、酸化物絶縁膜４１２から過剰酸素が放出されやすくなり、多層膜４０４の酸素欠損を低
減することができる。

【0216】

次に、酸化物絶縁膜４１２、バリア膜４１４に開口を設け、酸化物絶縁膜４１２上およ
び開口に該開口を介してソース電極４０６ａおよびドレイン電極４０６ｂと電気的に接続
する電極４１９ａおよび電極４１９ｂを形成する。

【0217】

電極４１９ａおよび電極４１９ｂは、開口に埋め込まれている。開口に電極４１９ａお
よび電極４１９ｂを埋め込む手段としては、酸化物絶縁膜４１２上および開口に電極４１
９ａおよび電極４１９ｂとなる導電膜を形成し、導電膜に除去（研磨）処理を行うことに
より、酸化物絶縁膜４１２が露出するように導電膜の一部を除去する（図１７（Ｃ）参照
）。

【0218】

除去方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好適である。

【0219】

なお、本実施の形態では、導電膜の一部の除去にＣＭＰ処理を用いたが、他の除去処理
を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、
ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ
処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表
面の平坦性向上を図ってもよい。除去処理において、エッチング処理、プラズマ処理など
をＣＭＰ処理と組み合わせて行う場合、工程順は特に限定されず、導電膜の材料、膜厚、
および表面の凹凸状態に合わせて適宜設定すればよい。また、ＣＭＰ処理で導電膜の大部
分を除去し、残りの導電膜をドライエッチング処理等で除去してもよい。

【0220】

なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けて
ＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上
げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることに
よって、導電膜（電極４１９ａ、電極４１９ｂ）の表面の平坦性をより向上させることが
できる。

【0221】

次に、酸化物絶縁膜４１２、電極４１９ａ、電極４１９ｂ上に電極４１９ａ、電極４１
９ｂと電気的に接続する配線４２０ａおよび配線４２０ｂを形成する（図１４（Ｂ）参照
）。

【0222】

以上の工程で、図１４に示すトランジスタ５５０を作製することができる。

【0223】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

【0224】

（実施の形態５）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について、図
面を参照して説明する。

【0225】

図１９（Ａ）、図１９（Ｂ）に半導体装置の回路図を、図１９（Ｃ）、図１９（Ｄ）に
半導体装置の断面図をそれぞれ示す。図１９（Ｃ）、図１９（Ｄ）はそれぞれ、左側にト
ランジスタ４５０のチャネル長方向の断面図を示し、右側にチャネル幅方向の断面図を示
している。また回路図には、酸化物半導体が適用されたトランジスタであることを明示す
るために、「ＯＳ」の記載を付している。

【0226】

図１９（Ｃ）、図１９（Ｄ）に示す半導体装置は、下部に第１の半導体材料を用いたト
ランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタを有する。こ
こでは、第２の半導体材料を用いたトランジスタとして、実施の形態１で例示したトラン
ジスタ４５０を適用した例について説明する。

【0227】

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすること
が望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲ
ルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、
第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半
導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易であ
る。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。

【0228】

ここでは、トランジスタ２２００がｐチャネル型のトランジスタであるものとして説明
するが、ｎチャネル型のトランジスタを用いて異なる回路を構成できることは言うまでも
ない。また、酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いる他は
、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をこ
こで示すものに限定する必要はない。

【0229】

図１９（Ａ）、図１９（Ｃ）、図１９（Ｄ）に示す構成は、ｐチャネル型のトランジス
タとｎチャネル型のトランジスタを直列に接続し、且つ、それぞれのゲートを接続した、
いわゆるＣＭＯＳ回路の構成例について示している。

【0230】

本発明の一態様の酸化物半導体が適用されたトランジスタは、オン電流が高められてい
るため、回路の高速動作が可能となる。

【0231】

図１９（Ｃ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１を介し
てトランジスタ４５０が設けられている。また、トランジスタ２２００とトランジスタ４
５０の間には複数の配線２２０２が設けられている。また各種絶縁膜に埋め込まれた複数
のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続さ
れている。また、トランジスタ４５０を覆う絶縁膜２２０４と、絶縁膜２２０４上に配線
２２０５と、トランジスタ４５０の一対の電極と同一の導電膜を加工して形成された配線
２２０６と、が設けられている。

【0232】

このように、２つのトランジスタを積層することにより、回路の占有面積が低減され、
より高密度に複数の回路を配置することができる。

【0233】

図１９（Ｃ）では、トランジスタ４５０のソースまたはドレインの一方と、トランジス
タ２２００のソースまたはドレインの一方が配線２２０２やプラグ２２０３によって電気
的に接続されている。また、トランジスタ４５０のゲートは、配線２２０５、配線２２０
６、プラグ２２０３および配線２２０２などを経由して、トランジスタ２２００のゲート
と電気的に接続されている。

【0234】

図１９（Ｄ）に示す構成では、トランジスタ４５０のゲート絶縁層にプラグ２２０３を
埋め込むための開口部が設けられ、トランジスタ４５０のゲートとプラグ２２０３とが接
する構成となっている。このような構成とすることで回路の集積化が容易であるのに加え
、図１９（Ｃ）に示す構成と比較して経由する配線やプラグの数や長さを低減できるため
、回路をより高速に動作させることができる。

【0235】

ここで、図１９（Ｃ）、図１９（Ｄ）に示す構成において、トランジスタ４５０やトラ
ンジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成すること
ができる。例えば図１９（Ｂ）に示すように、それぞれのトランジスタのソースとドレイ
ンを接続した回路構成とすることにより、いわゆるアナログスイッチとして機能させるこ
とができる。

【0236】

また、先の実施の形態のトランジスタを用いて、対象物の情報を読み取るイメージセン
サ機能を有する半導体装置を作製することができる。

【0237】

図２４に、イメージセンサ機能を有する半導体装置の等価回路の一例を示す。

【0238】

フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、
他方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４
０は、ソース又はドレインの一方がフォトセンサ基準信号線６７２に、ソース又はドレイ
ンの他方がトランジスタ６５６のソース又はドレインの一方に電気的に接続されている。
トランジスタ６５６は、ゲートがゲート信号線６５９に、ソース又はドレインの他方がフ
ォトセンサ出力信号線６７１に電気的に接続されている。

【0239】

フォトダイオード６０２には、例えば、ｐ型の導電型を有する半導体層と、高抵抗な（
ｉ型の導電型を有する）半導体層と、ｎ型の導電型を有する半導体層を積層するｐｉｎ型
のフォトダイオードを適用することができる。

【0240】

フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み
取ることができる。なお、被検出物の情報を読み取る際に、バックライトなどの光源を用
いることができる。

【0241】

なお、トランジスタ６４０およびトランジスタ６５６には、先の実施の形態のいずれか
で一例を示した、酸化物半導体にチャネルが形成されるトランジスタを用いることができ
る。図２４では、トランジスタ６４０およびトランジスタ６５６が、酸化物半導体を含む
ことを明確に判明できるよう、トランジスタの記号に「ＯＳ」と付記している。

【0242】

トランジスタ６４０およびトランジスタ６５６は、上記実施の形態で一例を示したトラ
ンジスタであり、酸化物半導体膜をゲート電極によって電気的に囲い込む構成を有するこ
とが好ましい。また、酸化物半導体膜の形状は、上端部が丸みを帯び、曲面を有し、酸化
物半導体膜上に形成される膜の被覆性を向上させることができる。また、ソース電極およ
びドレイン電極の端部に生じる恐れのある電界集中を緩和することができ、トランジスタ
の劣化を抑制することができる。よって、トランジスタ６４０およびトランジスタ６５６
は、電気的特性変動が抑制された電気的に安定なトランジスタである。該トランジスタを
含むことで、図２４で示すイメージセンサ機能を有する半導体装置として信頼性の高い半
導体装置を提供することができる。

【0243】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

【0244】

（実施の形態６）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない
状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶
装置）の一例を、図面を用いて説明する。

【0245】

図２０に半導体装置の回路図をそれぞれ示す。

【0246】

図２０に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の
半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお
、トランジスタ３３００としては、実施の形態１で説明したトランジスタを用いることが
できる。

【0247】

トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトラ
ンジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることに
より長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必
要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすること
が可能となるため、消費電力を十分に低減することができる。

【0248】

図２０において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に
接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続さ
れている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイ
ン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート
電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびト
ランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極
の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気
的に接続されている。

【0249】

図２０に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能と
いう特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

【0250】

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、ト
ランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とす
る。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、お
よび容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には
、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電
荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものと
する。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電
位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００の
ゲート電極に与えられた電荷が保持される（保持）。

【0251】

トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート
電極の電荷は長時間にわたって保持される。

【0252】

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を
与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジ
スタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電
位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２０
０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖ_{ｔ
ｈ＿Ｈ}は、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合
の見かけのしきい値電圧Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値
電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５
の電位をいうものとする。したがって、第５の配線３００５の電位をＶ_ｔｈ＿ＨとＶ_{ｔｈ
＿Ｌ}の間の電位Ｖ_０とすることにより、トランジスタ３２００のゲート電極に与えられた
電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場
合には、第５の配線３００５の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３２
００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３
００５の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」
のままである。このため、第２の配線３００２の電位を判別することで、保持されている
情報を読み出すことができる。

【0253】

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_{ｔｈ＿
Ｈ}より小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にか
かわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌよ
り大きい電位を第５の配線３００５に与えればよい。

【0254】

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）で
あっても、長期にわたって記憶内容を保持することが可能である。

【0255】

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。

【0256】

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導
体装置を提供することができる。

【0257】

（実施の形態７）
本実施の形態では、先の実施の形態で説明したトランジスタを用いることができ、先の
実施の形態で説明した記憶装置を含むＣＰＵについて説明する。

【0258】

図２１は、実施の形態１で説明したトランジスタを少なくとも一部に用いたＣＰＵの一
例の構成を示すブロック図である。

【0259】

図２１に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅ
ｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラ
クションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントロー
ラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース
１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有
している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。書き換
え可能なＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けても
よい。もちろん、図２１に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実
際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２１に示すＣＰ
Ｕまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが
並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱
えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすること
ができる。

【0260】

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。

【0261】

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。

【0262】

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およ
びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信
号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上
記各種回路に供給する。

【0263】

図２１に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジス
タ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることがで
きる。

【0264】

図２１に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１から
の指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１
１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができ
る。

【0265】

図２２は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である
。記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶デ
ータが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６
と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量
素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素
子７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさ
らに有していても良い。

【0266】

ここで、回路７０２には、先の実施の形態で説明した記憶装置を用いることができる。
記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９の第
１のゲートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され
続ける構成とする。例えば、トランジスタ７０９の第１のゲートが抵抗等の負荷を介して
接地される構成とする。

【0267】

スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて
構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトラ
ンジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトラ
ンジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトラ
ンジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１
３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通また
は非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイ
ッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイ
ッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイ
ッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端
子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態または
オフ状態）が選択される。

【0268】

トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうち
の一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分を
ノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電源電位を供給
することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３
の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。
スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッ
チ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続
される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）
は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の
第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１
の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子
と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続
部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入
力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（
ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの
他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続され
る。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とするこ
とができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力され
る構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電源電位を
供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。

【0269】

なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積
極的に利用することによって省略することも可能である。

【0270】

トランジスタ７０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力され
る。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによ
って第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッ
チの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の
端子の間は非導通状態となる。

【0271】

トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに
対応する信号が入力される。図２２では、回路７０１から出力された信号が、トランジス
タ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端
子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７
０６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に
入力される。

【0272】

なお、図２２では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレ
インの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０
１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジ
スタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられる
ことなく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力
された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０
３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を
当該ノードに入力することができる。

【0273】

図２２におけるトランジスタ７０９は、実施の形態１で説明したトランジスタを用いる
ことができる。また、実施の形態３で説明したように第２ゲート（第２のゲート電極）を
有する構成とすることが好ましい。第１ゲートには制御信号ＷＥを入力し、第２ゲートに
は制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすれ
ばよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ７０９のソース電
位よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ７０９のしきい値
電圧を制御するための電位信号であり、トランジスタ７０９のＩｃｕｔをより低減するこ
とができる。なお、トランジスタ７０９としては、第２ゲートを有さないトランジスタを
用いることもできる。

【0274】

また、図２２において、記憶素子７００に用いられるトランジスタのうち、トランジス
タ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０
にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシ
リコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７
００に用いられるトランジスタ全てを、チャネルが酸化物半導体膜で形成されるトランジ
スタとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チ
ャネルが酸化物半導体膜で形成されるトランジスタを含んでいてもよく、残りのトランジ
スタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるト
ランジスタとすることもできる。

【0275】

図２２における回路７０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いるこ
とができる。

【0276】

本発明の一態様における半導体装置では、記憶素子７００に電源電圧が供給されない間
は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によ
って保持することができる。

【0277】

また、酸化物半導体膜にチャネルが形成されるトランジスタはオフ電流が極めて小さい
。例えば、酸化物半導体膜にチャネルが形成されるトランジスタのオフ電流は、結晶性を
有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そ
のため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７
００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保
たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）
を保持することが可能である。

【0278】

また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作
を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元の
データを保持しなおすまでの時間を短くすることができる。

【0279】

また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７
１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された
後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、
またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子
７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出
すことが可能である。

【0280】

このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。

【0281】

本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７
００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳ
Ｉ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ
－ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可
能である。

【0282】

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。

【0283】

（実施の形態８）
本実施の形態では、実施の形態１で説明したトランジスタ、実施の形態５、実施の形態
６で説明した記憶装置、または実施の形態７で説明したＣＰＵ等（ＤＳＰ、カスタムＬＳ
Ｉ、ＰＬＤ、ＲＦ－ＩＤを含む）を用いることのできる電子機器の例について説明する。

【0284】

実施の形態１で説明したトランジスタ、実施の形態５、実施の形態６で説明した記憶装
置、または実施の形態７で説明したＣＰＵ等は、さまざまな電子機器（遊技機も含む）に
適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、パ
ーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルオーディオプレー
ヤ、ラジオ、テープレコーダ、ステレオ、電話、コードレス電話、携帯電話、自動車電話
、トランシーバ、無線機、ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻
訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ
、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディ
ショナーなどの空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵
庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置、Ｘ線
診断装置等の医療機器、などが挙げられる。また、煙感知器、熱感知器、ガス警報装置、
防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、
エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられ
る。また、燃料を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推
進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば
、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラ
グインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、
電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、
小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機
や惑星探査機、宇宙船が挙げられる。これらの電子機器の一部の具体例を図２３に示す。

【0285】

図２３（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組
み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出
力することが可能である。先の実施の形態で例示したトランジスタを筐体８００１に組み
込まれた表示部８００２を動作するための駆動回路または画素に用いることが可能である
。

【0286】

表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光
装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉ
ｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）等の半導体表示装置を用
いることができる。

【0287】

テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン
装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデム
を介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者か
ら受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行
うことも可能である。

【0288】

また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリ
を備えていてもよい。ＣＰＵ８００４やメモリに、先の実施の形態に示したトランジスタ
、記憶装置、またはＣＰＵを用いることによって省電力化を図ることができる。

【0289】

図２３（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、煙または熱の検出
部８１０２と、マイクロコンピュータ８１０１を用いた電子機器の一例である。マイクロ
コンピュータ８１０１は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰ
Ｕを含む。

【0290】

また、図２３（Ａ）に示す室内機８２００および室外機８２０４を有するエアコンディ
ショナーは、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電
子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、Ｃ
ＰＵ８２０３等を有する。図２３（Ａ）においては、ＣＰＵ８２０３が、室内機８２００
に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられて
いてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設け
られていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰ
Ｕに用いることによって省電力化を図ることができる。

【0291】

また、図２３（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示したトラン
ジスタ、記憶装置、またはＣＰＵ等を含む電子機器の一例である。具体的に、電気冷凍冷
蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３
０４等を有する。図２３（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられ
ている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０
４に用いることによって省電力化が図れる。

【0292】

図２３（Ｂ）、図２３（Ｃ）には、電子機器の一例である電気自動車の例を示す。電気
自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、
回路９７０２により出力が調整されて、駆動装置９７０３に供給される。回路９７０２は
、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。
先の実施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによっ
て省電力化が図れる。

【0293】

駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と
、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作
情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかか
る負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０
２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネル
ギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、
図示していないが、直流を交流に変換するインバータも内蔵される。

【0294】

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。

【実施例0295】

本実施例では、実施例試料として、図６（Ａ）に示すトランジスタ４６０と同様の構成
のトランジスタについて作製し、断面形状を調べた。また、作製したトランジスタの電気
特性の評価を行った。

【0296】

はじめに、実施例試料の作製方法について示す。

【0297】

まず、シリコン基板上に下地絶縁膜となる膜厚３００ｎｍの酸化窒化シリコン（ＳｉＯ
Ｎ）膜を形成した。酸化窒化シリコン膜は、スパッタリング法によりアルゴンおよび酸素
（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐ
ａ、電源電力（電源出力）５．０ｋＷを印加し、シリコン基板とターゲットとの間の距離
を６０ｍｍ、基板温度１００℃の条件によって成膜した。

【0298】

酸化窒化シリコン膜表面を研磨処理後、膜厚１０ｎｍの第１の酸化物膜と膜厚４０ｎｍ
の酸化物半導体膜を積層して形成した。成膜条件は、第１の酸化物膜はＩｎ：Ｇａ：Ｚｎ
＝１：３：２（原子数比）の酸化物ターゲット（ＩＧＺＯ（１３２））を用いたスパッタ
リング法によりアルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混
合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋＷを印加し、ターゲットと基板
の間の距離を６０ｍｍ、基板温度２００℃として成膜し、酸化物半導体膜はＩｎ：Ｇａ：
Ｚｎ＝１：１：１（原子数比）の酸化物ターゲット（ＩＧＺＯ（１１１））を用いたスパ
ッタリング法によりアルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ
）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋＷを印加し、ターゲットと
基板の間の距離を６０ｍｍ、基板温度３００℃として成膜した。なお、第１の酸化物膜お
よび酸化物半導体膜は、大気曝露せずに連続成膜を行った。

【0299】

次に、加熱処理を行った。加熱処理は窒素雰囲気下、４５０℃で１時間行った後、酸素
雰囲気下、４５０℃で１時間行った。

【0300】

次に、酸化物半導体膜上にハードマスクとなるタングステン膜を膜厚５ｎｍ成膜し、エ
ッチングしてハードマスクを形成した。エッチングは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ
Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、四弗化炭
素（ＣＦ_４＝１００ｓｃｃｍ）雰囲気下、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧
力０．６７Ｐａにて行い、その後、四弗化炭素、酸素（ＣＦ_４：Ｏ_２＝６０ｓｃｃｍ：４
０ｓｃｃｍ）混合雰囲気下、電源電力１０００Ｗ、バイアス電力２５Ｗ、圧力２．０Ｐａ
にて行った。

【0301】

次に、第１の酸化物膜および酸化物半導体膜を、ＩＣＰエッチング法により、メタンお
よびアルゴン（ＣＨ_４：Ａｒ＝１６ｓｃｃｍ：３２ｓｃｃｍ）混合雰囲気下、電源電力６
００Ｗ、バイアス電力１００Ｗ、圧力１．０Ｐａ、基板温度７０℃においてエッチングし
て島状の第１の酸化物膜および酸化物半導体膜に加工した。

【0302】

次に、第１の酸化物膜および酸化物半導体膜上に、ソース電極およびドレイン電極とな
るタングステン（Ｗ）膜を膜厚１０ｎｍ成膜した。成膜条件は、タングステンターゲット
を用いたスパッタリング法によりアルゴン（アルゴン８０ｓｃｃｍ）雰囲気下において、
圧力０．８Ｐａ、電源電力（電源出力）１．０ｋＷを印加し、シリコン基板とターゲット
との間の距離を６０ｍｍ、基板温度２３０℃の条件によって成膜した。

【0303】

次に、タングステン膜上にレジストマスクを形成して、エッチングを行った。エッチン
グは、ＩＣＰエッチング法により、第１のエッチングを四弗化炭素（ＣＦ_４＝１００ｓｃ
ｃｍ）雰囲気下、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａにて行い
、その後、第２のエッチングを四弗化炭素、酸素（ＣＦ_４：Ｏ_２＝６０ｓｃｃｍ：４０ｓ
ｃｃｍ）混合雰囲気下、電源電力１０００Ｗ、バイアス電力２５Ｗ、圧力２．０Ｐａにて
行い、ソース電極およびドレイン電極を形成した。

【0304】

次に、酸化物半導体膜、ソース電極およびドレイン電極上に膜厚５ｎｍの第２の酸化物
膜を成膜した。成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の酸化物ターゲ
ット（ＩＧＺＯ（１３２））を用いたスパッタリング法によりアルゴンおよび酸素（アル
ゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電
源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃
とした。

【0305】

次に、ＣＶＤ法によりゲート絶縁膜となる１０ｎｍの酸化窒化シリコン膜を成膜した。

【0306】

次に、酸化窒化シリコン膜上にスパッタリング法により膜厚１０ｎｍの窒化チタン膜を
、窒素（Ｎ_２＝５０ｓｃｃｍ）雰囲気下、圧力０．２Ｐａ、電源電力１２ｋＷを印加し、
ターゲットと基板の間の距離を４００ｍｍ、基板温度常温として成膜し、その上に、膜厚
１０ｎｍのタングステン膜をアルゴン（Ａｒ＝１００ｓｃｃｍ）雰囲気下、圧力２．０Ｐ
ａ、電源電力４ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２３０
℃として積層して成膜した。

【0307】

次に、ＩＣＰエッチング法により、膜厚１０ｎｍの窒化チタン膜および膜厚１０ｎｍの
タングステン膜の積層をエッチングした。エッチング条件は、塩素、四弗化炭素および酸
素（Ｃｌ_２：ＣＦ_４：Ｏ_２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下
、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにおいて第１のエッチ
ングを行い、第１のエッチングの後に三塩化硼素および塩素（ＢＣｌ_３：Ｃｌ_２＝１５０
ｓｃｃｍ：５０ｓｃｃｍ）混合雰囲気下、電源電力１０００Ｗ、バイアス電力５０Ｗ、圧
力０．６７Ｐａにおいて第２のエッチングを行い、ゲート電極を形成した。

【0308】

次に、ＩＣＰエッチング法により、ゲート電極をマスクにとして、ゲート絶縁膜、第２
の酸化物膜の積層をエッチングした。エッチング条件は、メタンおよびアルゴン（ＣＨ_４
：Ａｒ＝１６ｓｃｃｍ：３２ｓｃｃｍ）混合雰囲気下、電源電力６００Ｗ、バイアス電力
１００Ｗ、圧力１．０Ｐａ、基板温度７０℃においてエッチングを行った。

【0309】

次に、ゲート電極上に膜厚２０ｎｍの酸化アルミニウム膜をスパッタリング法により成
膜し、その上に、膜厚１５０ｎｍの酸化窒化シリコン膜をＣＶＤ法により成膜した。

【0310】

上記の方法により作製した実施例試料の断面ＳＴＥＭ写真を図１０に示す。図１０（Ａ
）はチャネル長方向の断面図、図１０（Ｂ）はチャネル幅方向の断面図である。

【0311】

図１０（Ｂ）に示すように、酸化物半導体膜であるＩＧＺＯ（１１１）のチャネル幅方
向の断面は端部が丸みを帯び、半円状になっている。このような構成になることで、酸化
物半導体膜上に形成された、第２の酸化物膜、ゲート絶縁膜、ゲート電極の被覆性が向上
し、段切れ等の形状不良が発生していないことが確認された。

【0312】

また、作製したトランジスタのチャネル長は６８ｎｍ、チャネル幅は３４ｎｍであった
。

【0313】

次に作製したトランジスタにおいて、ドレイン電圧（Ｖ_ｄ：［Ｖ］）が０．１Ｖまたは
１Ｖとし、ゲート電圧（Ｖ_ｇ：［Ｖ］）を－３Ｖから３Ｖまで掃引した際の、ドレイン電
流（Ｉ_ｄ：［Ａ］）の測定を行った。実施例トランジスタの測定結果を図２９に示す。図
２９において、実線はドレイン電圧（Ｖ_ｄ：［Ｖ］）が１Ｖのときの測定結果であり、点
線はドレイン電圧（Ｖ_ｄ：［Ｖ］）が０．１Ｖのときの測定結果であり、横軸はゲート電
圧（Ｖ_ｇ：［Ｖ］）、縦軸はドレイン電流（Ｉ_ｄ：［Ａ］を示す。なお、「ドレイン電圧
（Ｖ_ｄ：［Ｖ］）」とは、ソースを基準としたドレインとソースの電位差であり、「ゲー
ト電圧（Ｖ_ｇ：［Ｖ］）」とは、ソースを基準としたゲートとソースの電位差である。

【0314】

図２９に示すように本実施例で作製したトランジスタのオン電流は、ドレイン電圧（Ｖ
_ｄ：［Ｖ］）が１Ｖのときで５．３１μＡであった。また、ドレイン電圧が０．１Ｖのと
きの電界効果移動度は、２０．０ｃｍ^２／Ｖｓであった。また、ドレイン電圧が１Ｖのと
きのシフト値は０．１３Ａであった。なお、ここではドレイン電流が１×１０^－１２Ａで
のゲート電圧の値をシフト値と定義する。また、ドレイン電圧が１Ｖのときのしきい値電
圧は０．６５Ｖであった。また、ドレイン電圧が０．１ＶのときのＳ値は１１３．１ｍＶ
／ｄｅｃであった。また、ドレイン電圧が１Ｖのときのオフ電流は測定下限以下であった
。

【0315】

以上より、本実施例のトランジスタは高い電気的特性をもつトランジスタであることが
示された。

【実施例0316】

本実施例では、実施例１で作製したトランジスタの温度依存性について評価を行った。

【0317】

評価は、－２５℃、５０℃および１５０℃の３条件でドレイン電圧（Ｖ_ｄ：［Ｖ］）が
１Ｖ、ゲート電圧（Ｖ_ｇ：［Ｖ］）を－３Ｖから３Ｖまで掃引した際の、ドレイン電流（
Ｉ_ｄ：［Ａ］）および電界効果移動度（μＦＥ）の測定を行った。実施例トランジスタの
測定結果を図３０に示す。図３０において、横軸はゲート電圧（Ｖ_ｇ：［Ｖ］）、左側の
縦軸はドレイン電流（Ｉ_ｄ：［Ａ］）、右側の縦軸は電界効果移動度（μＦＥ：ｃｍ^２／
Ｖｓ）を示す。

【0318】

図３０に示すように実施例１で作製したトランジスタは、温度変化によりオン電流およ
び電界効果移動度があまり変化しないことが確認できた。

【0319】

また、しきい値電圧の温度の依存性について図３１に示す。

【0320】

温度変化によりしきい値電圧の値はあまり変化しないことが確認できた。

【0321】

以上より、本実施例のトランジスタは温度耐性をもつトランジスタであることが示され
た。