(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023181601
(43)【公開日】2023-12-25
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20231218BHJP
H01L 25/00 20060101ALI20231218BHJP
H01L 25/04 20230101ALI20231218BHJP
【ＦＩ】
H01L27/04 L
H01L25/00 B
H01L25/04 Z
H01L27/04 H
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2022094814
(22)【出願日】2022-06-13
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】桝村 好博
(72)【発明者】
【氏名】細川 嵩道
(72)【発明者】
【氏名】高田 圭太
【テーマコード（参考）】
5F038
【Ｆターム（参考）】
5F038AZ04
5F038BE07
5F038BH16
5F038EZ07
5F038EZ20
(57)【要約】
【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体装置は、一方のダイパッドＤＰＨと、他方のダイパッドＤＰＬと、他方のダイパッドＤＰＬ上に搭載された半導体チップＣＰＬと、一方のダイパッドＤＰＨ上に搭載された半導体チップＣＰＣと、一方のダイパッドＤＰＨ上に搭載された半導体チップＣＰＨと、これらを封止する封止体とを備える。半導体チップＣＰＣは、互いに磁気的に結合された２つのコイルＬ１ａ，Ｌ１ｂを含む。半導体チップＣＰＣ内の一方のコイルＬ１ａは、半導体チップＣＰＬ内に形成された回路と電気的に接続され、半導体チップＣＰＣ内の他方のコイルＬ１ｂは、半導体チップＣＰＨ内に形成された回路と電気的に接続されている。断面視において、他方のコイルＬ１ｂは、一方のコイルＬ１ａよりもダイパッドＤＰＨの近くに位置する。半導体チップＣＰＨの動作時の消費電力は、半導体チップＣＰＬの動作時の消費電力よりも大きい。
【選択図】図１３
【解決手段】半導体装置は、一方のダイパッドＤＰＨと、他方のダイパッドＤＰＬと、他方のダイパッドＤＰＬ上に搭載された半導体チップＣＰＬと、一方のダイパッドＤＰＨ上に搭載された半導体チップＣＰＣと、一方のダイパッドＤＰＨ上に搭載された半導体チップＣＰＨと、これらを封止する封止体とを備える。半導体チップＣＰＣは、互いに磁気的に結合された２つのコイルＬ１ａ，Ｌ１ｂを含む。半導体チップＣＰＣ内の一方のコイルＬ１ａは、半導体チップＣＰＬ内に形成された回路と電気的に接続され、半導体チップＣＰＣ内の他方のコイルＬ１ｂは、半導体チップＣＰＨ内に形成された回路と電気的に接続されている。断面視において、他方のコイルＬ１ｂは、一方のコイルＬ１ａよりもダイパッドＤＰＨの近くに位置する。半導体チップＣＰＨの動作時の消費電力は、半導体チップＣＰＬの動作時の消費電力よりも大きい。
【選択図】図１３
【特許請求の範囲】
【請求項1】
第１チップ搭載部と、
第２チップ搭載部と、
前記第１チップ搭載部上に搭載された第１半導体チップと、
前記第２チップ搭載部上に搭載された第２半導体チップと、
前記第２チップ搭載部上に搭載され、かつ、第１コイルおよび第２コイルを含む第３半導体チップと、
前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記第１チップ搭載部および前記第２チップ搭載部を封止する封止体と、
を備え、
前記第１コイルと前記第２コイルとは、互いに磁気的に結合されており、
前記第１コイルは、前記第１半導体チップ内に形成された第１回路と電気的に接続され、
前記第２コイルは、前記第２半導体チップ内に形成された第２回路と電気的に接続され、
断面視において、前記第２コイルは、前記第１コイルよりも前記第２チップ搭載部の近くに位置し、
前記第２半導体チップの動作時の消費電力は、前記第１半導体チップの動作時の消費電力よりも大きく、
前記第２チップ搭載部の面積は、前記第１チップ搭載部の面積よりも大きい、半導体装置。
第２チップ搭載部と、
前記第１チップ搭載部上に搭載された第１半導体チップと、
前記第２チップ搭載部上に搭載された第２半導体チップと、
前記第２チップ搭載部上に搭載され、かつ、第１コイルおよび第２コイルを含む第３半導体チップと、
前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記第１チップ搭載部および前記第２チップ搭載部を封止する封止体と、
を備え、
前記第１コイルと前記第２コイルとは、互いに磁気的に結合されており、
前記第１コイルは、前記第１半導体チップ内に形成された第１回路と電気的に接続され、
前記第２コイルは、前記第２半導体チップ内に形成された第２回路と電気的に接続され、
断面視において、前記第２コイルは、前記第１コイルよりも前記第２チップ搭載部の近くに位置し、
前記第２半導体チップの動作時の消費電力は、前記第１半導体チップの動作時の消費電力よりも大きく、
前記第２チップ搭載部の面積は、前記第１チップ搭載部の面積よりも大きい、半導体装置。
【請求項2】
請求項１記載の半導体装置において、
前記第１回路は、送信回路および受信回路の一方であり、かつ、前記第２回路は、前記送信回路および前記受信回路の他方である、半導体装置。
前記第１回路は、送信回路および受信回路の一方であり、かつ、前記第２回路は、前記送信回路および前記受信回路の他方である、半導体装置。
【請求項3】
請求項１記載の半導体装置において、
前記第３半導体チップ内に半導体素子は形成されていない、半導体装置。
前記第３半導体チップ内に半導体素子は形成されていない、半導体装置。
【請求項4】
請求項１記載の半導体装置において、
前記第１半導体チップは、前記第１チップ搭載部上に第１接合材を介して搭載され、
前記第２半導体チップは、前記第２チップ搭載部上に第２接合材を介して搭載され、
前記第３半導体チップは、前記第２チップ搭載部上に第３接合材を介して搭載されている、半導体装置。
前記第１半導体チップは、前記第１チップ搭載部上に第１接合材を介して搭載され、
前記第２半導体チップは、前記第２チップ搭載部上に第２接合材を介して搭載され、
前記第３半導体チップは、前記第２チップ搭載部上に第３接合材を介して搭載されている、半導体装置。
【請求項5】
請求項４記載の半導体装置において、
前記第１接合材、前記第２接合材および前記第３接合材のそれぞれは、導電性を有している、半導体装置。
前記第１接合材、前記第２接合材および前記第３接合材のそれぞれは、導電性を有している、半導体装置。
【請求項6】
請求項１記載の半導体装置において、
複数のリードと、
複数のワイヤと、
を更に備え、
前記封止体は、前記複数のリードのそれぞれの一部と、前記複数のワイヤとを封止している、半導体装置。
複数のリードと、
複数のワイヤと、
を更に備え、
前記封止体は、前記複数のリードのそれぞれの一部と、前記複数のワイヤとを封止している、半導体装置。
【請求項7】
請求項６記載の半導体装置において、
前記第１半導体チップは、複数の第１パッドおよび複数の第２パッドを有し、
前記第２半導体チップは、複数の第３パッドおよび複数の第４パッドを有し、
前記第３半導体チップは、前記第１コイルと電気的に接続された複数の第５パッドと、前記第２コイルと電気的に接続された複数の第６パッドとを有し、
前記複数のワイヤは、前記第１半導体チップの前記複数の第１パッドと前記第３半導体チップの前記複数の第５パッドとを電気的に接続する複数の第１ワイヤと、前記第２半導体チップの前記複数の第３パッドと前記第３半導体チップの前記複数の第６パッドとを電気的に接続する複数の第２ワイヤと、前記第１半導体チップの前記複数の第２パッドと前記複数のリードのうちの複数の第１リードとを電気的に接続する複数の第３ワイヤと、前記第２半導体チップの前記複数の第４パッドと前記複数のリードのうちの複数の第２リードとを電気的に接続する複数の第４ワイヤと、を含む、半導体装置。
前記第１半導体チップは、複数の第１パッドおよび複数の第２パッドを有し、
前記第２半導体チップは、複数の第３パッドおよび複数の第４パッドを有し、
前記第３半導体チップは、前記第１コイルと電気的に接続された複数の第５パッドと、前記第２コイルと電気的に接続された複数の第６パッドとを有し、
前記複数のワイヤは、前記第１半導体チップの前記複数の第１パッドと前記第３半導体チップの前記複数の第５パッドとを電気的に接続する複数の第１ワイヤと、前記第２半導体チップの前記複数の第３パッドと前記第３半導体チップの前記複数の第６パッドとを電気的に接続する複数の第２ワイヤと、前記第１半導体チップの前記複数の第２パッドと前記複数のリードのうちの複数の第１リードとを電気的に接続する複数の第３ワイヤと、前記第２半導体チップの前記複数の第４パッドと前記複数のリードのうちの複数の第２リードとを電気的に接続する複数の第４ワイヤと、を含む、半導体装置。
【請求項8】
請求項７記載の半導体装置において、
前記第２半導体チップは、第７パッドを更に有し、
前記複数のワイヤは、前記第２半導体チップの前記第７パッドと前記第１チップ搭載部とを電気的に接続する第５ワイヤを更に含む、半導体装置。
前記第２半導体チップは、第７パッドを更に有し、
前記複数のワイヤは、前記第２半導体チップの前記第７パッドと前記第１チップ搭載部とを電気的に接続する第５ワイヤを更に含む、半導体装置。
【請求項9】
請求項７記載の半導体装置において、
前記複数の第１リードは、前記半導体装置の外部の第３回路と電気的に接続され、
前記複数の第２リードは、前記半導体装置の外部の第４回路と電気的に接続され、
前記第４回路に供給される電源電圧は、前記第３回路供給される電源電圧よりも高い、半導体装置。
前記複数の第１リードは、前記半導体装置の外部の第３回路と電気的に接続され、
前記複数の第２リードは、前記半導体装置の外部の第４回路と電気的に接続され、
前記第４回路に供給される電源電圧は、前記第３回路供給される電源電圧よりも高い、半導体装置。
【請求項10】
請求項６記載の半導体装置において、
断面視において、前記第１チップ搭載部および前記第２チップ搭載部のそれぞれの高さ位置は、前記複数のリードのインナリード部の高さ位置よりも低い、半導体装置。
断面視において、前記第１チップ搭載部および前記第２チップ搭載部のそれぞれの高さ位置は、前記複数のリードのインナリード部の高さ位置よりも低い、半導体装置。
【請求項11】
第１チップ搭載部と、
第２チップ搭載部と、
前記第１チップ搭載部上に搭載された第１半導体チップと、
前記第２チップ搭載部上に搭載された第２半導体チップと、
前記第２チップ搭載部上に搭載され、かつ、第１コイルおよび第２コイルを含む第３半導体チップと、
前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記第１チップ搭載部および前記第２チップ搭載部を封止する封止体と、
を備える半導体装置であって、
前記第１コイルと前記第２コイルとは、互いに磁気的に結合されており、
前記第１コイルは、前記第１半導体チップ内に形成された第１回路と電気的に接続され、
前記第２コイルは、前記第２半導体チップ内に形成された第２回路と電気的に接続され、
断面視において、前記第２コイルは、前記第１コイルよりも前記第２チップ搭載部の近くに位置し、
前記第１半導体チップは、前記半導体装置の外部の第３回路と電気的に接続され、
前記第２半導体チップは、前記半導体装置の外部の第４回路と電気的に接続され、
前記第４回路に供給される電源電圧は、前記第３回路に供給される電源電圧よりも高く、
前記第２チップ搭載部の面積は、前記第１チップ搭載部の面積よりも大きい、半導体装置。
第２チップ搭載部と、
前記第１チップ搭載部上に搭載された第１半導体チップと、
前記第２チップ搭載部上に搭載された第２半導体チップと、
前記第２チップ搭載部上に搭載され、かつ、第１コイルおよび第２コイルを含む第３半導体チップと、
前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記第１チップ搭載部および前記第２チップ搭載部を封止する封止体と、
を備える半導体装置であって、
前記第１コイルと前記第２コイルとは、互いに磁気的に結合されており、
前記第１コイルは、前記第１半導体チップ内に形成された第１回路と電気的に接続され、
前記第２コイルは、前記第２半導体チップ内に形成された第２回路と電気的に接続され、
断面視において、前記第２コイルは、前記第１コイルよりも前記第２チップ搭載部の近くに位置し、
前記第１半導体チップは、前記半導体装置の外部の第３回路と電気的に接続され、
前記第２半導体チップは、前記半導体装置の外部の第４回路と電気的に接続され、
前記第４回路に供給される電源電圧は、前記第３回路に供給される電源電圧よりも高く、
前記第２チップ搭載部の面積は、前記第１チップ搭載部の面積よりも大きい、半導体装置。
【請求項12】
請求項１１記載の半導体装置において、
前記第２半導体チップ内には、更に、前記第２回路および前記第４回路のそれぞれと電気的に接続された駆動回路が形成されており、
前記第２半導体チップの動作時の消費電力は、前記第１半導体チップの動作時の消費電力よりも大きい、半導体装置。
前記第２半導体チップ内には、更に、前記第２回路および前記第４回路のそれぞれと電気的に接続された駆動回路が形成されており、
前記第２半導体チップの動作時の消費電力は、前記第１半導体チップの動作時の消費電力よりも大きい、半導体装置。
【請求項13】
請求項１１記載の半導体装置において、
前記第３半導体チップ内に半導体素子は形成されていない、半導体装置。
前記第３半導体チップ内に半導体素子は形成されていない、半導体装置。
【請求項14】
請求項１１記載の半導体装置において、
前記第１半導体チップは、前記第１チップ搭載部上に第１接合材を介して搭載され、
前記第２半導体チップは、前記第２チップ搭載部上に第２接合材を介して搭載され、
前記第３半導体チップは、前記第２チップ搭載部上に第３接合材を介して搭載されている、半導体装置。
前記第１半導体チップは、前記第１チップ搭載部上に第１接合材を介して搭載され、
前記第２半導体チップは、前記第２チップ搭載部上に第２接合材を介して搭載され、
前記第３半導体チップは、前記第２チップ搭載部上に第３接合材を介して搭載されている、半導体装置。
【請求項15】
請求項１４記載の半導体装置において、
前記第１接合材、前記第２接合材および前記第３接合材のそれぞれは、導電性を有している、半導体装置。
前記第１接合材、前記第２接合材および前記第３接合材のそれぞれは、導電性を有している、半導体装置。
【請求項16】
請求項１１記載の半導体装置において、
複数のリードと、
複数のワイヤと、
を更に備え、
前記封止体は、前記複数のリードのそれぞれの一部と、前記複数のワイヤとを封止している、半導体装置。
複数のリードと、
複数のワイヤと、
を更に備え、
前記封止体は、前記複数のリードのそれぞれの一部と、前記複数のワイヤとを封止している、半導体装置。
【請求項17】
請求項１６記載の半導体装置において、
前記第１半導体チップは、複数の第１パッドおよび複数の第２パッドを有し、
前記第２半導体チップは、複数の第３パッドおよび複数の第４パッドを有し、
前記第３半導体チップは、前記第１コイルに電気的に接続された複数の第５パッドと、前記第２コイルに電気的に接続された複数の第６パッドとを有し、
前記複数のワイヤは、前記第１半導体チップの前記複数の第１パッドと前記第３半導体チップの前記複数の第５パッドとを電気的に接続する複数の第１ワイヤと、前記第２半導体チップの前記複数の第３パッドと前記第３半導体チップの前記複数の第６パッドとを電気的に接続する複数の第２ワイヤと、前記第１半導体チップの前記複数の第２パッドと前記複数のリードのうちの複数の第１リードとを電気的に接続する複数の第３ワイヤと、前記第２半導体チップの前記複数の第４パッドと前記複数のリードのうちの複数の第２リードとを電気的に接続する複数の第４ワイヤと、を含む、半導体装置。
前記第１半導体チップは、複数の第１パッドおよび複数の第２パッドを有し、
前記第２半導体チップは、複数の第３パッドおよび複数の第４パッドを有し、
前記第３半導体チップは、前記第１コイルに電気的に接続された複数の第５パッドと、前記第２コイルに電気的に接続された複数の第６パッドとを有し、
前記複数のワイヤは、前記第１半導体チップの前記複数の第１パッドと前記第３半導体チップの前記複数の第５パッドとを電気的に接続する複数の第１ワイヤと、前記第２半導体チップの前記複数の第３パッドと前記第３半導体チップの前記複数の第６パッドとを電気的に接続する複数の第２ワイヤと、前記第１半導体チップの前記複数の第２パッドと前記複数のリードのうちの複数の第１リードとを電気的に接続する複数の第３ワイヤと、前記第２半導体チップの前記複数の第４パッドと前記複数のリードのうちの複数の第２リードとを電気的に接続する複数の第４ワイヤと、を含む、半導体装置。
【請求項18】
請求項１７記載の半導体装置において、
前記第２半導体チップは、第７パッドを更に有し、
前記複数のワイヤは、前記第２半導体チップの前記第７パッドと前記第１チップ搭載部とを電気的に接続する第５ワイヤを更に含む、半導体装置。
前記第２半導体チップは、第７パッドを更に有し、
前記複数のワイヤは、前記第２半導体チップの前記第７パッドと前記第１チップ搭載部とを電気的に接続する第５ワイヤを更に含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、複数の半導体チップを内蔵する半導体装置に好適に利用できるものである。
【背景技術】
【0002】
ダイパッド上に半導体チップを搭載し、半導体チップのパッド電極とリードとをワイヤを介して電気的に接続し、それらを樹脂封止することにより、半導体パッケージ形態の半導体装置を製造することができる。
【0003】
国際公開第２０１５－１１４７５８号（特許文献１）には、半導体チップ内の２つのコイルを誘導結合させて電気信号を伝達する技術が記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】国際公開第２０１５－１１４７５８号
【発明の概要】
【発明が解決しようとする課題】
【0005】
３つの半導体チップを内蔵し、そのうちの２つの半導体チップ間で信号を伝達するために、他の１つの半導体チップ内の磁気的に結合されたコイルを利用する半導体装置において、信頼性を向上させることが望まれる。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態によれば、半導体装置は、第１チップ搭載部と、第２チップ搭載部と、前記第１チップ搭載部上に搭載された第１半導体チップと、前記第２チップ搭載部上に搭載された第２半導体チップおよび第３半導体チップと、これらを封止する封止体と、を備える。前記第３半導体チップは、互いに磁気的に結合された第１コイルおよび第２コイルを含む。前記第１コイルは、前記第１半導体チップ内に形成された第１回路と電気的に接続され、前記第２コイルは、前記第２半導体チップ内に形成された第２回路と電気的に接続されている。断面視において、前記第２コイルは、前記第１コイルよりも前記第２チップ搭載部の近くに位置する。前記第２半導体チップの動作時の消費電力は、前記第１半導体チップの動作時の消費電力よりも大きい。前記第２チップ搭載部の面積は、前記第１チップ搭載部の面積よりも大きい。
【発明の効果】
【0008】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0009】
【図1】一実施の形態の半導体装置を用いたインバータ回路を示す回路図である。
【図2】一実施の形態の半導体装置の上面図である。
【図3】一実施の形態の半導体装置の平面透視図である。
【図4】一実施の形態の半導体装置の平面透視図である。
【図5】一実施の形態の半導体装置の平面透視図である。
【図6】一実施の形態の半導体装置の下面図である。
【図7】一実施の形態の半導体装置の断面図である。
【図8】一実施の形態の半導体装置の製造工程中の平面図である。
【図13】一実施の形態の半導体装置内の半導体チップを模式的に示す断面図である。
【図14】一実施の形態の半導体装置内の半導体チップを模式的に示す断面図である。
【図15】第１検討例の半導体装置の平面透視図である。
【図16】第１検討例の半導体装置の断面図である。
【図17】第２検討例の半導体装置内の半導体チップを模式的に示す断面図である。
【図18】変形例の半導体装置の平面透視図である。
【図19】変形例の半導体装置の平面透視図である。
【図20】変形例の半導体装置を製造するのに使用するリードフレームの平面図である。
【図21】変形例の半導体装置の製造工程中の平面図である。
【発明を実施するための形態】
【0010】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0011】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0012】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0013】
（実施の形態）
＜回路構成について＞
図１は、本実施の形態の半導体装置ＰＫＧを用いたインバータ回路を示す回路図である。なお、図１において、符号ＣＰＨを付した点線で囲まれた部分が、半導体チップＣＰＨ内に形成され、符号ＣＰＬを付した点線で囲まれた部分が、半導体チップＣＰＬ内に形成され、符号ＣＰＣを付した点線で囲まれた部分が、半導体チップＣＰＣ内に形成され、符号ＰＫＧを付した一点鎖線で囲まれた部分が、半導体装置ＰＫＧ内に形成されている。図１に示されるインバータ回路では、半導体装置ＰＫＧは２つ用いられている。
＜回路構成について＞
図１は、本実施の形態の半導体装置ＰＫＧを用いたインバータ回路を示す回路図である。なお、図１において、符号ＣＰＨを付した点線で囲まれた部分が、半導体チップＣＰＨ内に形成され、符号ＣＰＬを付した点線で囲まれた部分が、半導体チップＣＰＬ内に形成され、符号ＣＰＣを付した点線で囲まれた部分が、半導体チップＣＰＣ内に形成され、符号ＰＫＧを付した一点鎖線で囲まれた部分が、半導体装置ＰＫＧ内に形成されている。図１に示されるインバータ回路では、半導体装置ＰＫＧは２つ用いられている。
【0014】
図１に示されるインバータ回路に用いられている半導体装置ＰＫＧは、半導体チップＣＰＣ，ＣＰＬ，ＣＰＨを備えている。半導体チップＣＰＬ内には、送信回路ＴＸ１と受信回路ＲＸ２とが形成され、半導体チップＣＰＨ内には、受信回路ＲＸ１と送信回路ＴＸ２と駆動回路（制御回路）ＤＲとが形成されている。半導体チップＣＰＣ内には、互いに磁気的に結合されたコイルＬ１ａ，Ｌ１ｂからなるトランスＴＲ１と、互いに磁気的に結合されたコイルＬ２ａ，Ｌ２ｂからなるトランスＴＲ２とが形成されている。また、図１に示されるインバータ回路は、制御回路ＣＣも有しており、この制御回路ＣＣは、半導体パッケージＰＫＧの外部に設けられた別の半導体チップ内に形成されている。
【0015】
送信回路ＴＸ１および受信回路ＲＸ１は、制御回路ＣＣからの信号を駆動回路ＤＲに伝達するための回路である。送信回路ＴＸ１は、制御回路ＣＣから送信回路ＴＸ１に送られた信号を変換して、トランスＴＲ１を介して受信回路ＲＸ１に送信する。受信回路ＲＸ１は、送信回路ＴＸ１からトランスＴＲ１を介して受信した信号を変換して、駆動回路ＤＲに伝達する。また、送信回路ＴＸ２および受信回路ＲＸ２は、駆動回路ＤＲからの信号を制御回路ＣＣに伝達するための回路である。送信回路ＴＸ２は、駆動回路ＤＲから送信回路ＴＸ２に送られた信号を変換して、トランスＴＲ２を介して受信回路ＲＸ２に送信する。受信回路ＲＸ２は、送信回路ＴＸ２からトランスＴＲ２を介して受信した信号を変換して、制御回路ＣＣに伝達する。
【0016】
図１に示されるインバータ回路は、パワートランジスタＴＳ１，ＴＳ２を有している。パワートランジスタＴＳ１は、ハイサイドスイッチ（高電位側スイッチ）用のトランジスタであり、パワートランジスタＴＳ２は、ロウサイドスイッチ（低電位側スイッチ）用のトランジスタである。パワートランジスタＴＳ１とパワートランジスタＴＳ２とは、それぞれ、半導体パッケージＰＫＧの外部に設けられた別々の半導体チップ内に形成されている。
【0017】
以下では、パワートランジスタＴＳ１，ＴＳ２がパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である場合について説明する。パワートランジスタＴＳ１，ＴＳ２として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を適用することもでき、その場合は、以下のパワートランジスタＴＳ１，ＴＳ２に関する説明において、「ソース」を「エミッタ」と読み替え、「ドレイン」を「コレクタ」と読み替えればよい。
【0018】
また、本願において、ＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）だけでなく、酸化膜以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
【0019】
パワートランジスタＴＳ１とパワートランジスタＴＳ２は直列に接続されており、パワートランジスタＴＳ１のソース（Ｓ１）がパワートランジスタＴＳ２のドレイン（Ｄ２）に接続されている。パワートランジスタＴＳ１のドレイン（Ｄ１）には、電源（バッテリ）ＢＴ１から電源電位（電源電圧）Ｖ１が供給される。また、制御回路ＣＣには、電源（バッテリ）ＢＴ２から電源電位（電源電圧）Ｖ２が供給される。パワートランジスタＴＳ１のドレイン（Ｄ１）に供給される電源電位Ｖ１は、制御回路ＣＣに供給される電源電位Ｖ２（例えば数Ｖ～数十Ｖ）よりもかなり高く、例えば１００Ｖ以上（数百Ｖ）である。パワートランジスタＴＳ２のソース（Ｓ２）には、電源電位Ｖ１よりも低い基準電位、例えばグランド電位（ＧＮＤ）が供給される。パワートランジスタＴＳ１のゲート（Ｇ１）とパワートランジスタＴＳ２のゲート（Ｇ２）は、それぞれ、駆動回路ＤＲに接続されている。
【0020】
なお、本実施の形態では、パワートランジスタＴＳ１，ＴＳ２の数と同じ数の半導体装置ＰＫＧを使用している。この場合、パワートランジスタＴＳ１に対して設けた半導体装置ＰＫＧが有する駆動回路ＤＲが、パワートランジスタＴＳ１のゲート（Ｇ１）の電圧を制御し、パワートランジスタＴＳ２に対して設けた半導体装置ＰＫＧが有する駆動回路ＤＲが、パワートランジスタＴＳ２のゲート（Ｇ２）の電圧を制御する。他の形態として、２つのパワートランジスタＴＳ１，ＴＳ２に対して１つの半導体装置ＰＫＧを使用する場合もあり得るが、その場合は、共通の半導体装置ＰＫＧが有する駆動回路ＤＲが、２つのパワートランジスタＴＳ１，ＴＳ２のゲート（Ｇ１，Ｇ２）の電圧を制御する。
【0021】
制御回路ＣＣから送信回路ＴＸ１とトランスＴＲ１と受信回路ＲＸ１とを介して駆動回路に供給された信号（制御信号）に応じて、駆動電圧ＤＲから各パワートランジスタＴＳ１，ＴＳ２のゲート（Ｇ１，Ｇ２）に供給されるゲート電圧を制御することで、パワートランジスタＴＲ１，ＴＲ２の動作を制御することができる。
【0022】
パワートランジスタＴＳ１のソース（Ｓ１）とパワートランジスタＴＳ２のドレイン（Ｄ２）との間に設けられた端子Ｔ１は、インバータ回路の出力用の端子である。端子Ｔ１は、負荷ＬＯＤに接続される。負荷ＬＯＤは、例えばモータのコイルである。インバータ回路に供給された直流電力は、インバータ回路で交流電力に変換されて、負荷ＬＯＤに供給される。
【0023】
送信回路ＴＸ１と受信回路ＲＸ１との間にはトランスＴＲ１が介在し、送信回路ＴＸ２と受信回路ＲＸ２との間にはトランスＴＲ２が介在している。制御回路ＣＣは、送信回路ＴＸ１、トランスＴＲ１および受信回路ＲＸ１を経由して、駆動回路ＤＲに信号（制御信号）を伝達することができる。また、駆動回路ＤＲは、送信回路ＴＸ２、トランスＴＲ２および受信回路ＲＸ２を経由して、制御回路ＣＣに信号を伝達することができる。コイルＬ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂは、それぞれインダクタとみなすこともできる。
【0024】
トランスＴＲ１は、半導体チップＣＰＣ内に形成されたコイルＬ１ａ，Ｌ１ｂにより形成されているが、コイルＬ１ａとコイルＬ１ｂとは、導体によっては繋がっておらず、互いに磁気的に結合している。このため、コイルＬ１ａに電流が流れると、その電流の変化に応じてコイルＬ１ｂに誘導起電力が発生して誘導電流が流れる。コイルＬ１ａが一次コイルで、コイルＬ１ｂが二次コイルである。これを利用して、送信回路ＴＸ１からトランスＴＲ１のコイルＬ１ａ（一次コイル）に信号を送って電流を流し、それに応じてトランスＴＲ１のコイルＬ１ｂ（二次コイル）に生じた誘導電流（または誘導起電力）を受信回路ＲＸ１で検知（受信）することで、送信回路ＴＸ１が送った信号に応じた信号を、受信回路ＲＸ１で受け取ることができる。
【0025】
また、トランスＴＲ２は、半導体チップＣＰＣ内に形成されたコイルＬ２ａ，Ｌ２ｂにより形成されているが、コイルＬ２ｂとコイルＬ２ａとは、導体によっては繋がっておらず、互いに磁気的に結合している。このため、コイルＬ２ｂに電流が流れると、その電流の変化に応じてコイルＬ２ａに誘導起電力が発生して誘導電流が流れる。コイルＬ２ｂが一次コイルで、コイルＬ２ａが二次コイルである。これを利用して、送信回路ＴＸ２からトランスＴＲ２のコイルＬ２ｂ（一次コイル）に信号を送って電流を流し、それに応じてトランスＴＲ２のコイルＬ２ａ（二次コイル）に生じた誘導電流（または誘導起電力）を受信回路ＲＸ２で検知（受信）することで、送信回路ＴＸ２が送った信号に応じた信号を、受信回路ＲＸ２で受け取ることができる。
【0026】
送信回路ＴＸ１からトランスＴＲ１を経由して受信回路ＲＸ１に至る経路と、送信回路ＴＸ２からトランスＴＲ２を経由して受信回路ＲＸ２に至る経路とにより、半導体チップＣＰＬと半導体チップＣＰＨとの間で信号の伝達を行うことができる。
【0027】
半導体チップＣＰＬと半導体チップＣＰＨとは、電圧レベルが異なっている。例えば、半導体チップＣＰＬは、低電圧（例えば数Ｖ～数十Ｖ）で動作または駆動される回路（例えば制御回路ＣＣ）を有する低電圧領域に、後述のワイヤＢＷおよびリードＬＤ（具体的にはリードＬＤ２）などを介して電気的に接続される。また、半導体チップＣＰＨは、前記低電圧よりも高電圧（例えば１００Ｖ以上）で動作または駆動される回路（例えばパワートランジスタＴＳ１，ＴＳ２）を有する高電圧領域に、後述のワイヤＢＷおよびリードＬＤ（具体的にはリードＬＤ１）などを介して電気的に接続される。しかしながら、半導体チップＣＰＬ，ＣＰＨ間での信号の伝達はトランスＴＲ１，ＴＲ２を介在しているため、異電圧回路間での信号の伝達が可能である。
【0028】
なお、図１では、制御回路ＣＣを半導体チップＣＰＣ，ＣＰＨ，ＣＰＬ以外の半導体チップに内蔵させる場合について示しているが、他の形態として、制御回路ＣＣを半導体チップＣＰＬ内に内蔵させることもできる。
【0029】
＜半導体装置の構造について＞
図２は、本実施の形態の半導体装置ＰＫＧの上面図であり、図３～図５は、半導体装置ＰＫＧの平面透視図であり、図６は、半導体装置ＰＫＧの下面図（裏面図）であり、図７は、半導体装置ＰＫＧの断面図である。図３には、封止部ＭＲを透視したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。また、図４は、図３において、更にワイヤＢＷを透視（省略）したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。また、図５は、図４において、更に半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを透視（省略）したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。図３～図５では、封止部ＭＲの外周の位置を点線で示してある。また、図２および図３のＡ１－Ａ１線の位置での半導体装置ＰＫＧの断面図が、図７にほぼ対応している。また、図２～図６には、Ｘ方向およびＹ方向が示されている。ここで、Ｘ方向とＹ方向とは、互いに交差する方向であり、より特定的には、互いに直交する方向である。
図２は、本実施の形態の半導体装置ＰＫＧの上面図であり、図３～図５は、半導体装置ＰＫＧの平面透視図であり、図６は、半導体装置ＰＫＧの下面図（裏面図）であり、図７は、半導体装置ＰＫＧの断面図である。図３には、封止部ＭＲを透視したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。また、図４は、図３において、更にワイヤＢＷを透視（省略）したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。また、図５は、図４において、更に半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを透視（省略）したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。図３～図５では、封止部ＭＲの外周の位置を点線で示してある。また、図２および図３のＡ１－Ａ１線の位置での半導体装置ＰＫＧの断面図が、図７にほぼ対応している。また、図２～図６には、Ｘ方向およびＹ方向が示されている。ここで、Ｘ方向とＹ方向とは、互いに交差する方向であり、より特定的には、互いに直交する方向である。
【0030】
図２～図７に示される本実施の形態の半導体装置（半導体パッケージ）ＰＫＧは、樹脂封止型の半導体パッケージ形態の半導体装置であり、ここではＳＯＰ（Small Outline Package）形態の半導体装置である。以下、図２～図７を参照しながら、半導体装置ＰＫＧの構成について説明する。
【0031】
図２～図７に示される本実施の形態の半導体装置ＰＫＧは、３つの半導体チップＣＰＣ，ＣＰＨ，ＣＰＬと、その上に２つの半導体チップＣＰＣ，ＣＰＨを搭載するダイパッドＤＰＨと、その上に１つの半導体チップＣＰＬを搭載するダイパッドＤＰＬと、複数のワイヤ（ボンディングワイヤ）ＢＷと、複数のリードＬＤと、これらを封止する封止部ＭＲと、を有している。
【0032】
封止体としての封止部ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。
【0033】
封止部ＭＲは、一方の主面である上面ＭＲａと、上面ＭＲａの反対側の主面である下面（裏面、底面）ＭＲｂと、上面ＭＲａおよび下面ＭＲｂに交差する側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４と、を有している。側面ＭＲｃ１，ＭＲｃ３は、Ｘ方向に略平行であり、側面ＭＲｃ２，ＭＲｃ４は、Ｙ方向に略平行である。封止部ＭＲにおいて、側面ＭＲｃ１と側面ＭＲｃ３とは互いに反対側に位置し、側面ＭＲｃ２と側面ＭＲｃ４とは互いに反対側に位置し、側面ＭＲｃ１は側面ＭＲｃ２，ＭＲｃ４と交差し、側面ＭＲｃ３は側面ＭＲｃ２，ＭＲｃ４と交差している。また、上面ＭＲａおよび下面ＭＲｂのそれぞれは、Ｘ方向およびＹ方向の両方に平行な面である。封止部ＭＲの平面形状、すなわち、封止部ＭＲの上面ＭＲａおよび下面ＭＲｂの平面形状は、例えば矩形状（長方形状）である。封止部ＭＲは、封止部ＭＲの側面ＭＲｃ１と側面ＭＲｃ２とが交差する角部ＫＤ１と、封止部ＭＲの側面ＭＲｃ２と側面ＭＲｃ３とが交差する角部ＫＤ２と、封止部ＭＲの側面ＭＲｃ３と側面ＭＲｃ４とが交差する角部ＫＤ３と、封止部ＭＲの側面ＭＲｃ４と側面ＭＲｃ１とが交差する角部ＫＤ４と、を有している。
【0034】
半導体装置ＰＫＧが有する複数のリードＬＤのそれぞれは、一部が封止部ＭＲ内に封止され、他の一部が封止部ＭＲの側面から封止部ＭＲの外部に突出している。以下では、リードＬＤのうちの封止部ＭＲ内に位置する部分をインナリード部と呼び、リードＬＤのうちの封止部ＭＲ外に位置する部分をアウタリード部と呼ぶものとする。リードＬＤのアウタリード部には、半田メッキ層などのメッキ層（図示せず）を形成することもできる。
【0035】
なお、本実施の形態の半導体装置ＰＫＧは、各リードＬＤの一部（アウタリード部）が封止部ＭＲの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではない。例えば、封止部ＭＲの側面から各リードＬＤがほとんど突出せず、かつ封止部ＭＲの下面ＭＲｂで各リードＬＤの一部が露出した構成（ＳＯＮ（Small Outline Nonleaded Package）型の構成）などを採用することもできる。
【0036】
半導体装置ＰＫＧが有する複数のリードＬＤは、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤとで構成されている。図２～図７の場合は、封止部ＭＲの側面ＭＲｃ２，ＭＲｃ４側には、リードＬＤは配置されていない。以下では、封止部ＭＲの側面ＭＲｃ１側に配置されたリードＬＤを、符号ＬＤ１を付してリードＬＤ１と称することとする。また、封止部ＭＲの側面ＭＲｃ３側に配置されたリードＬＤを、符号ＬＤ２を付してリードＬＤ２と称することとする。
【0037】
封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤの各アウタリード部は、封止部ＭＲの側面ＭＲｃ１から封止部ＭＲ外に突出している。また、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤの各アウタリード部は、封止部ＭＲの側面ＭＲｃ３から封止部ＭＲ外に突出している。各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止部ＭＲの下面ＭＲｂとほぼ同一平面上に位置するように、折り曲げ加工されている。リードＬＤのアウタリード部は、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能する。
【0038】
ダイパッドＤＰＬは、その上に半導体チップＣＰＬを搭載するチップ搭載部であり、ダイパッドＤＰＨは、その上に２つの半導体チップＣＰＣ，ＣＰＨを搭載するチップ搭載部である。ダイパッドＤＰＨとダイパッドＤＰＬとはＸ方向に離間しており、ダイパッドＤＰＨとダイパッドＤＰＬとの間には封止部ＭＲの一部が介在している。ダイパッドＤＰＨ，ＤＰＬのうち、ダイパッドＤＰＨが封止部ＭＲの側面ＭＲｃ１に近い側に配置され、ダイパッドＤＰＬが封止部ＭＲの側面ＭＲｃ３に近い側に配置されている。すなわち、Ｙ方向において、ダイパッドＤＰＬと封止部ＭＲの側面ＭＲｃ１との間にダイパッドＤＰＨが配置され、ダイパッドＤＰＨと封止部ＭＲの側面ＭＲｃ３との間にダイパッドＤＰＬが配置されている。各ダイパッドＤＰＨ，ＤＰＬは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。すなわち、封止部ＭＲの上面ＭＲａおよび下面ＭＲｂにおいて、各ダイパッドＤＰＨ，ＤＰＬは露出していない。
【0039】
ダイパッドＤＰＨ，ＤＰＬおよび複数のリードＬＤは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。また、ダイパッドＤＰＨ，ＤＰＬと複数のリードＬＤとは、同じ材料（同じ金属材料）で形成されていることが好ましく、これにより、ダイパッドＤＰＨ，ＤＰＬおよび複数のリードＬＤが連結された後述のリードフレームＬＦを作製しやすくなり、リードフレームＬＦを用いた半導体装置ＰＫＧの製造が容易になる。
【0040】
ダイパッドＤＰＨは、半導体チップＣＰＣ，ＣＰＨを搭載する側の主面である上面ＤＰＨａと、それとは反対側の主面である下面（裏面）ＤＰＨｂと、上面ＤＰＨａおよび下面ＤＰＨｂに交差する側面ＤＰＨｃ１，ＤＰＨｃ２，ＤＰＨｃ３，ＤＰＨｃ４と、を有している。ダイパッドＤＰＨにおいて、側面ＤＰＨｃ１は、封止部ＭＲの側面ＭＲｃ１側に位置する側面であり、側面ＤＰＨｃ２は、封止部ＭＲの側面ＭＲｃ２側に位置する側面であり、側面ＤＰＨｃ３は、封止部ＭＲの側面ＭＲｃ３側に位置する側面であり、側面ＤＰＨｃ４は、封止部ＭＲの側面ＭＲｃ４側に位置する側面である。ダイパッドＤＰＨにおいて、側面ＤＰＨｃ１と側面ＤＰＨｃ３とは互いに反対側に位置し、側面ＤＰＨｃ２と側面ＤＰＨｃ４とは互いに反対側に位置し、側面ＤＰＨｃ１は側面ＤＰＨｃ２，ＤＰＨｃ４と交差し、側面ＤＰＨｃ３は側面ＤＰＨｃ２，ＤＰＨｃ４と交差している。
【0041】
また、ダイパッドＤＰＬは、半導体チップＣＰＬを搭載する側の主面である上面ＤＰＬａと、それとは反対側の主面である下面（裏面）ＤＰＬｂと、上面ＤＰＬａおよび下面ＤＰＬｂに交差する側面ＤＰＬｃ１，ＤＰＬｃ２，ＤＰＬｃ３，ＤＰＬｃ４と、を有している。ダイパッドＤＰＬにおいて、側面ＤＰＬｃ１は、封止部ＭＲの側面ＭＲｃ１側に位置する側面であり、側面ＤＰＬｃ２は、封止部ＭＲの側面ＭＲｃ２側に位置する側面であり、側面ＤＰＬｃ３は、封止部ＭＲの側面ＭＲｃ３側に位置する側面であり、側面ＤＰＬｃ４は、封止部ＭＲの側面ＭＲｃ４側に位置する側面である。ダイパッドＤＰＬにおいて、側面ＤＰＬｃ１と側面ＤＰＬｃ３とは互いに反対側に位置し、側面ＤＰＬｃ２と側面ＤＰＬｃ４とは互いに反対側に位置し、側面ＤＰＬｃ１は側面ＤＰＬｃ２，ＤＰＬｃ４と交差し、側面ＤＰＬｃ３は側面ＤＰＬｃ２，ＤＰＬｃ４と交差している。ダイパッドＤＰＨの側面ＤＰＨｃ３とダイパッドＤＰＬの側面ＤＰＬｃ１とが、封止部ＭＲの一部を介して互いに対向している。
【0042】
ダイパッドＤＰＨの側面ＤＰＨｃ１，ＤＰＨｃ３とダイパッドＤＰＬの側面ＤＰＬｃ１，ＤＰＬｃ３はＸ方向に略平行であり、ダイパッドＤＰＨの側面ＤＰＨｃ２，ＤＰＨｃ４とダイパッドＤＰＬの側面ＤＰＬｃ２，ＤＰＬｃ４はＹ方向に略平行である。ダイパッドＤＰＨの上面ＤＰＨａおよび下面ＤＰＨｂとダイパッドＤＰＬの上面ＤＰＬａおよび下面ＤＰＬｂのそれぞれは、Ｘ方向およびＹ方向の両方に略平行な面である。ダイパッドＤＰＨ，ＤＰＬのそれぞれの平面形状は、例えば矩形状である。
【0043】
封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤのうち、リードＬＤ１ａのインナリード部は、ダイパッドＤＰＨの側面ＤＰＨｃ１に一体的に連結され、リードＬＤ１ｂのインナリード部は、ダイパッドＤＰＨの側面ＤＰＨｃ２に一体的に連結され、リードＬＤ１ｃのインナリード部は、ダイパッドＤＰＨの側面ＤＰＨｃ４に一体的に連結されている。リードＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃは、半導体装置ＰＫＧの製造時にダイパッドＤＰＨをリードフレームのフレーム枠に支持する吊りリードとして機能する。また、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤのうち、リードＬＤ２ａのインナリード部は、ダイパッドＤＰＬの側面ＤＰＬｃ２に一体的に連結され、リードＬＤ２ｂのインナリード部は、ダイパッドＤＰＬの側面ＤＰＬｃ４に一体的に連結されている。リードＬＤ２ａ，ＬＤ２ｂは、半導体装置ＰＫＧの製造時にダイパッドＤＰＬをリードフレームのフレーム枠に支持する吊りリードとして機能する。封止部ＭＲの側面ＭＲｃ１側では、複数のリードＬＤ（ＬＤ１）がＸ方向に並んでいるが、それらの配列において、リードＬＤ１ｂとリードＬＤ１ｃとが両端に位置している。また、封止部ＭＲの側面ＭＲｃ３側では、複数のリードＬＤ（ＬＤ２）がＸ方向に並んでいるが、それらの配列において、リードＬＤ２ａとリードＬＤ２ｂとが両端に位置している。
【0044】
半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれは、一方の主面である表面と、それとは反対側の主面である裏面とを有している。半導体チップＣＰＨは、半導体チップＣＰＨの裏面をダイパッドＤＰＨに向けた状態で、ダイパッドＤＰＨの上面ＤＰＨａ上に接合材ＢＤＨを介して搭載されている。また、半導体チップＣＰＣは、半導体チップＣＰＣの裏面をダイパッドＤＰＨに向けた状態で、ダイパッドＤＰＨの上面ＤＰＨａ上に接合材ＢＤＣを介して搭載されている。また、半導体チップＣＰＬは、半導体チップＣＰＬの裏面をダイパッドＤＰＬに向けた状態で、ダイパッドＤＰＬの上面ＤＰＬａ上に接合材ＢＤＬを介して搭載されている。すなわち、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのうち、半導体チップＣＰＣ，ＣＰＨはダイパッドＤＰＨ上に搭載され、半導体チップＣＰＬはダイパッドＤＰＬ上に搭載されている。ダイパッドＤＰＨの平面寸法（平面積）は、ダイパッドＤＰＬの平面寸法（平面積）よりも大きいため、ダイパッドＤＰＨ上に２つの半導体チップＣＰＣ，ＣＰＨを搭載することが可能である。
【0045】
ダイパッドＤＰＨの上面ＤＰＨａにおいて、半導体チップＣＰＣが搭載された領域と半導体チップＣＰＨが搭載された領域とは、互いに離間（具体的にはＹ方向に離間）している。つまり、半導体チップＣＰＣと半導体チップＣＰＨとは、互いに積み重ねられてはおらず、ダイパッドＤＰＨの上面ＤＰＨａ上に互いに離間して並んで配置されている。平面視において、半導体チップＣＰＬと半導体チップＣＰＣと半導体チップＣＰＨとは、Ｙ方向に並んでおり、半導体チップＣＰＬと半導体チップＣＰＨとの間に半導体チップＣＰＣが配置されている。ダイパッドＤＰＨの平面寸法（平面積）は、半導体チップＣＰＣ，ＣＰＨの各平面寸法（平面積）よりも大きく、平面視において、半導体チップＣＰＣおよび半導体チップＣＰＨは、ダイパッドＤＰＨの上面ＤＰＨａに内包されている。また、ダイパッドＤＰＬの平面寸法（平面積）は、半導体チップＣＰＬの平面寸法（平面積）よりも大きく、平面視において、半導体チップＣＰＬは、ダイパッドＤＰＬの上面ＤＰＬａに内包されている。半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれの平面形状は、例えば矩形状である。半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの平面形状を構成する矩形は、Ｘ方向に略平行な二辺と、Ｙ方向に略平行な二辺を有している。
【0046】
接合材ＢＤＣ，ＢＤＨ，ＢＤＬとしては、銀ペーストなどの導電性接合材を好適に用いることができる。半導体チップＣＰＨの裏面が接合材ＢＤＨを介してダイパッドＤＰＨに接合されて固定され、半導体チップＣＰＣの裏面が接合材ＢＤＣを介してダイパッドＤＰＨに接合されて固定され、半導体チップＣＰＬの裏面が接合材ＢＤＬを介してダイパッドＤＰＬに接合されて固定されている。半導体チップＣＰＣ，ＣＰＨ，ＣＰＬは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。
【0047】
接合材ＢＤＣ，ＢＤＨ，ＢＤＬとして、絶縁性の接合材を用いることもできる。但し、接合材ＢＤＣ，ＢＤＨ，ＢＤＬとして導電性の接合材を用いた場合は、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬで生じた熱を接合材ＢＤＣ，ＢＤＨ，ＢＤＬを介してダイパッドＤＰＨ，ＤＰＬに伝導させやすくなるという利点を得られる。
【0048】
半導体チップＣＰＨの表面には、複数のパッドＰＨ１，ＰＨ２，ＰＨ３，ＰＨ４が形成されている。半導体チップＣＰＬの表面には、複数のパッドＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４が形成されている。半導体チップＣＰＣの表面には、複数のパッドＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４が形成されている。なお、「ボンディングパッド」、「ボンディングパッド電極」、「パッド電極」あるいは「電極」を、単に「パッド」と称することとする。
【0049】
半導体チップＣＰＨの各パッドＰＨ１，ＰＨ２，ＰＨ３，ＰＨ４は、半導体チップＣＰＨの内部配線を通じて、半導体チップＣＰＨ内に形成された回路（上記受信回路ＲＸ１、送信回路ＴＸ２、駆動回路ＤＲなど）に電気的に接続されている。ここで、半導体チップＣＰＨのパッドＰＨ１は、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＣ３と電気的に接続されるパッドである。また、半導体チップＣＰＨのパッドＰＨ２は、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＣ４と電気的に接続されるパッドである。また、半導体チップＣＰＨのパッドＰＨ３は、ワイヤＢＷを介してリードＬＤ１と電気的に接続されるパッドである。また、半導体チップＣＰＨのパッドＰＨ４は、ワイヤＢＷを介してダイパッドＤＰＨと電気的に接続されるパッドである。半導体チップＣＰＨのパッドＰＨ１は、半導体チップＣＰＨの内部配線を通じて半導体チップＣＰＨ内の受信回路ＲＸ１に電気的に接続されており、また、半導体チップＣＰＨのパッドＰＨ２は、半導体チップＣＰＨの内部配線を通じて半導体チップＣＰＨ内の送信回路ＴＸ２に電気的に接続されている。
【0050】
半導体チップＣＰＬの各パッドＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４は、半導体チップＣＰＬの内部配線を通じて、半導体チップＣＰＬ内に形成された回路（上記送信回路ＴＸ１、受信回路ＲＸ２など）に電気的に接続されている。ここで、半導体チップＣＰＬのパッドＰＬ１は、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＣ１と電気的に接続されるパッドである。また、半導体チップＣＰＬのパッドＰＬ２は、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＣ２と電気的に接続されるパッドである。また、半導体チップＣＰＬのパッドＰＬ３は、ワイヤＢＷを介してリードＬＤ２と電気的に接続されるパッドである。また、半導体チップＣＰＨのパッドＰＬ４は、ワイヤＢＷを介してダイパッドＤＰＬと電気的に接続されるパッドである。半導体チップＣＰＬのパッドＰＬ１は、半導体チップＣＰＬの内部配線を通じて半導体チップＣＰＨ内の送信回路ＴＸ１に電気的に接続されており、また、半導体チップＣＰＬのパッドＰＬ２は、半導体チップＣＰＬの内部配線を通じて半導体チップＣＰＬ内の受信回路ＲＸ２に電気的に接続されている。
【0051】
半導体チップＣＰＣのパッドＰＣ１は、半導体チップＣＰＣ内に形成された上記コイルＬ１ａに電気的に接続されたパッドである。また、半導体チップＣＰＣのパッドＰＣ２は、半導体チップＣＰＣ内に形成された上記コイルＬ２ａに電気的に接続されたパッドである。また、半導体チップＣＰＣのパッドＰＣ３は、半導体チップＣＰＣ内に形成された上記コイルＬ１ｂに電気的に接続されたパッドである。また、半導体チップＣＰＣのパッドＰＣ４は、半導体チップＣＰＣ内に形成された上記コイルＬ２ｂに電気的に接続されたパッドである。
【0052】
半導体チップＣＰＨの複数のパッドＰＨ１と半導体チップＣＰＣの複数のパッドＰＣ３とが、それぞれ、ワイヤＢＷを介して電気的に接続されている。すなわち、半導体チップＣＰＨのパッドＰＨ１のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰＣ３に接続されている。また、半導体チップＣＰＨの複数のパッドＰＨ２と半導体チップＣＰＣの複数のパッドＰＣ４とが、それぞれ、ワイヤＢＷを介してと電気的に接続されている。すなわち、半導体チップＣＰＨのパッドＰＨ２のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰＣ４に接続されている。
【0053】
半導体チップＣＰＬの複数のパッドＰＬ１と半導体チップＣＰＣの複数のパッドＰＣ１とが、それぞれ、ワイヤＢＷを介してと電気的に接続されている。すなわち、半導体チップＣＰＬのパッドＰＬ１のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰＣ１に接続されている。また、半導体チップＣＰＬの複数のパッドＰＬ２と半導体チップＣＰＣの複数のパッドＰＣ２とが、それぞれ、ワイヤＢＷを介してと電気的に接続されている。すなわち、半導体チップＣＰＬのパッドＰＬ２のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰＣ２に接続されている。
【0054】
また、半導体チップＣＰＨの複数のパッドＰＨ３と複数のリードＬＤ１とが、それぞれ、ワイヤＢＷを介して電気的に接続されている。すなわち、半導体チップＣＰＨのパッドＰＨ３のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、リードＬＤ１のインナリード部に接続されている。
【0055】
また、半導体チップＣＰＬの複数のパッドＰＬ３と複数のリードＬＤ２とが、それぞれ、ワイヤＢＷを介して電気的に接続されている。すなわち、半導体チップＣＰＬのパッドＰＬ３のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、リードＬＤ２のインナリード部に接続されている。
【0056】
また、半導体チップＣＰＨの複数のパッドＰＨ４とダイパッドＤＰＨとが、ワイヤＢＷを介して電気的に接続されている。すなわち、半導体チップＣＰＨのパッドＰＨ４のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、ダイパッドＤＰＨに接続されている。
【0057】
また、半導体チップＣＰＬの複数のパッドＰＬ４とダイパッドＤＰＬとが、ワイヤＢＷを介して電気的に接続されている。すなわち、半導体チップＣＰＬのパッドＰＨＬのそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、ダイパッドＤＰＨと一体的に形成されたリードＬＤ２ａ，ＬＤ２ｂに接続されている。
【0058】
ワイヤ（ボンディングワイヤ）ＢＷは、導電性のワイヤである。ワイヤＢＷは、具体的には金属からなるが、金（Ａｕ）ワイヤ、銅（Ｃｕ）ワイヤ、あるいはアルミニウム（Ａｌ）ワイヤなどを好適に用いることができる。ワイヤＢＷは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。各リードＬＤにおいて、ワイヤＢＷの接続箇所は、封止部ＭＲ内に位置するインナリード部である。
【0059】
半導体装置ＰＫＧの使用時には、半導体装置ＰＫＧ内の半導体チップＣＰＬは、ワイヤＢＷ（具体的にはパッドＰＬ３とリードＬＤ２とを電気的に接続するワイヤＢＷ）およびリードＬＤ２などを介して、半導体装置ＰＫＧの外部の回路（具体的には上記制御回路ＣＣ）と電気的に接続される。また、半導体装置ＰＫＧの使用時には、半導体装置ＰＫＧ内の半導体チップＣＰＨは、ワイヤＢＷ（具体的にはパッドＰＨ３とリードＬＤ１とを電気的に接続するワイヤＢＷ）およびリードＬＤ１などを介して、半導体装置ＰＫＧの外部の回路（具体的にはパワートランジスタＴＳ１，ＴＳ２で構成されるインバータ回路）と電気的に接続される。半導体チップＣＰＨ内に形成された上記駆動回路ＤＲは、半導体チップＣＰＨの内部配線などを介して、半導体チップＣＰＨ内に形成された上記送信回路ＴＸ２および受信回路ＲＸ１と電気的に接続されている。また、半導体装置ＰＫＧの使用時には、半導体チップＣＰＨ内に形成された上記駆動回路ＤＲは、ワイヤＢＷ（具体的にはパッドＰＨ３とリードＬＤ１とを電気的に接続するワイヤＢＷ）およびリードＬＤ１などを介して、半導体装置ＰＫＧの外部の回路（具体的にはパワートランジスタＴＳ１，ＴＳ２で構成されるインバータ回路）と電気的に接続される。パワートランジスタＴＳ１，ＴＳ２で構成されるインバータ回路に供給される電源電位Ｖ１は、制御回路ＣＣに供給される電源電位Ｖ２よりも高い。
【0060】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置ＰＫＧの製造工程（組立工程）について説明する。図８～図１２は、本実施の形態の半導体装置ＰＫＧの製造工程中の平面図または断面図である。このうち、図８～図１１は平面図であり、図１２は上記図７に対応する断面図である。
次に、本実施の形態の半導体装置ＰＫＧの製造工程（組立工程）について説明する。図８～図１２は、本実施の形態の半導体装置ＰＫＧの製造工程中の平面図または断面図である。このうち、図８～図１１は平面図であり、図１２は上記図７に対応する断面図である。
【0061】
半導体装置ＰＫＧを製造するには、まず、リードフレームＬＦを準備（用意）し、また、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを準備（用意）する。リードフレームＬＦと半導体チップＣＰＣ，ＣＰＨ，ＣＰＬとは、どちらを先に準備してもよく、また、同時に準備してもよい。
【0062】
図８に示されるように、リードフレームＬＦは、フレーム枠と、ダイパッドＤＰＨ，ＤＰＬと、複数のリードＬＤと、支持部ＳＧ１，ＳＧ２と、を一体的に有している。リードフレームＬＦは、例えば、銅（Ｃｕ）を主成分とする金属材料からなり、具体的には、銅（Ｃｕ）または銅（Ｃｕ）合金からなる。図８には、リードフレームＬＦのうち、そこから１つの半導体装置ＰＫＧが製造される領域が示されている。
【0063】
リードフレームＬＦのフレーム枠は、平面視において半導体装置ＰＫＧ形成予定領域を囲む枠部ＬＦ１，ＬＦ２，ＬＦ３，ＬＦ４からなる。枠部ＬＦ１と枠部ＬＦ３とは互いに反対側に位置し、枠部ＬＦ２と枠部ＬＦ４とは互いに反対側に位置し、枠部ＬＦ１は枠部ＬＦ２，ＬＦ４と交差し、枠部ＬＦ３は枠部ＬＦ２，ＬＦ４と交差している。平面視において、枠部ＬＦ１，ＬＦ２，ＬＦ３，ＬＦ４は、ダイパッドＤＰＨ，ＤＰＬを囲んでいる。枠部ＬＦ１，ＬＦ３はＸ方向に略平行であり、枠部ＬＦ２，ＬＦ４はＹ方向に略平行である。
【0064】
リードフレームＬＦを構成するリードＬＤのうち、リードＬＤ１は、一方の端部が枠部ＬＦ１に連結され、リードＬＤ２は、一方の端部が枠部ＬＦ３に連結されている。また、枠部ＬＦ２に支持部ＳＧ１が連結され、枠部ＬＦ４に支持部ＳＧ２が連結されている。ダイパッドＤＰＨは、リードＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃを介して枠部ＬＦ１に連結され、ダイパッドＤＰＬは、リードＬＤ２ａ，ＬＤ２ｂを介して枠部ＬＦ３に連結されている。
【0065】
次に、図９に示されるように、リードフレームＬＦのダイパッドＤＰＨの上面ＤＰＨａ上に接合材ＢＤＨ（図７参照）を介して半導体チップＣＰＨを搭載し、ダイパッドＤＰＨの上面ＤＰＨａ上に接合材ＢＤＣ（図７参照）を介して半導体チップＣＰＣを搭載し、ダイパッドＤＰＬの上面ＤＰＬａ上に接合材ＢＤＬ（図７参照）を介して半導体チップＣＰＬを搭載する。この際、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれは、裏面がダイパッドに対向する向きで、搭載される。その後、熱処理などにより、接合材ＢＤＣ，ＢＤＨ，ＢＤＬを硬化させる。
【0066】
次に、図１０に示されるように、ワイヤボンディング工程を行う。ワイヤボンディング工程では、半導体チップＣＰＨのパッドＰＨ１と半導体チップＣＰＣのパッドＰＣ３との間、半導体チップＣＰＨのパッドＰＨ２と半導体チップＣＰＣのパッドＰＣ４との間、半導体チップＣＰＬのパッドＰＬ１と半導体チップＣＰＣのパッドＰＣ１との間、および半導体チップＣＰＬのパッドＰＬ２と半導体チップＣＰＣのパッドＰＣ２との間を、それぞれワイヤＢＷを介して電気的に接続する。また、半導体チップＣＰＨのパッドＰＨ３とリードＬＤ１との間、半導体チップＣＰＬのパッドＰＬ３とリードＬＤ２との間、半導体チップＣＰＨのパッドＰＨ４とダイパッドＤＰＨとの間、および半導体チップＣＰＬのパッドＰＬ４とリードＬＤ２ａ，ＬＤ２ｂとの間を、それぞれワイヤＢＷを介して電気的に接続する。
【0067】
次に、モールド工程（樹脂成形工程）による樹脂封止を行って、図１１および図１２に示されるように、ダイパッドＤＰＨ，ＤＰＬと半導体チップＣＰＣ，ＣＰＨ，ＣＰＬと複数のワイヤＢＷと複数のリードＬＤのインナリード部とを封止する封止部ＭＲを形成する。形成された封止部ＭＲの側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４のうち、側面ＭＲｃ１が枠部ＬＦ１と対向し、側面ＭＲｃ２が枠部ＬＦ２と対向し、側面ＭＲｃ３が枠部ＬＦ３と対向し、側面ＭＲｃ４が枠部ＬＦ４と対向する。封止部ＭＲを形成すると、支持部ＳＧ１，ＳＧ２のそれぞれの一部も封止部ＭＲ内に封止される。具体的には、支持部ＳＧ１は、封止部ＭＲの側面ＭＲｃ２側で封止部ＭＲ内に封止される部分と、封止部ＭＲの側面ＭＲｃ２から封止部ＭＲ外に突出して枠部ＬＦ２に連結される部分とを一体的に有している。支持部ＳＧ２は、封止部ＭＲの側面ＭＲｃ４側で封止部ＭＲ内に封止される部分と、封止部ＭＲの側面ＭＲｃ４から封止部ＭＲ外に突出して枠部ＬＦ４に連結される部分とを一体的に有している。
【0068】
封止部ＭＲは、側面ＭＲｃ１側の複数のリードＬＤ（ＬＤ１，ＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃ）によって枠部ＬＦ１に支持され、側面ＭＲｃ３側の複数のリードＬＤ（ＬＤ２，ＬＤ２ａ，ＬＤ２ｂ）によって枠部ＬＦ３に支持され、側面ＭＲｃ２側の支持部ＳＧ１によって枠部ＬＦ２に支持され、側面ＭＲｃ４側の支持部ＳＧ２によって枠部ＬＦ４に支持される。すなわち、封止部ＭＲは、複数のリードＬＤおよび支持部ＳＧ１，ＳＧ２によって枠部ＬＦ１，ＬＦ２，ＬＦ３，ＬＦ４に安定的に支持される。
【0069】
次に、封止部ＭＲから露出しているリードＬＤのアウタリード部に必要に応じてめっき層（図示せず）を形成する。その後、封止部ＭＲの外部において、リードＬＤを所定の位置で切断して、リードフレームＬＦのフレーム枠（枠部ＬＦ１，ＬＦ３）から分離する。この際、封止部ＭＲの側面ＭＲｃ１側の複数のリードＬＤ（ＬＤ１，ＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃ）の切断工程と封止部ＭＲの側面ＭＲｃ３側の複数のリードＬＤ（ＬＤ２，ＬＤ２ａ，ＬＤ２ｂ）の切断工程とを任意の順序で行った後に、封止部ＭＲから突出する部分の支持部ＳＧ１，ＳＧ２を切断する。これにより、封止部ＭＲが支持部ＳＧ１，ＳＧ２によって枠部ＬＦ２，ＬＦ４に支持された状態でリードＬＤの切断工程を行うことができるため、リードＬＤを的確に切断することができる。
【0070】
次に、封止部ＭＲから突出するリードＬＤのアウタリード部を折り曲げ加工（リード加工、リード成形）する。
【0071】
【0072】
＜半導体チップについて＞
図１３および図１４は、半導体装置ＰＫＧ内の各半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを模式的に示す断面図である。図１３および図１４は、Ｙ方向に略平行な断面であるが、図１３は、図４におけるパッドＰＬ１、パッドＰＣ１、パッドＰＣ３およびパッドＰＨ１を通過する断面に対応し、図１４は、図４におけるパッドＰＬ２、パッドＰＣ２、パッドＰＣ４およびパッドＰＨ２を通過する断面に対応している。図１３および図１４においては、各ダイパッドＤＰＨ，ＤＰＬと各半導体チップＣＰＣ，ＣＰＨ，ＣＰＬと各ワイヤＢＷとが示されているが、封止部ＭＲについては、図示を省略している。
図１３および図１４は、半導体装置ＰＫＧ内の各半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを模式的に示す断面図である。図１３および図１４は、Ｙ方向に略平行な断面であるが、図１３は、図４におけるパッドＰＬ１、パッドＰＣ１、パッドＰＣ３およびパッドＰＨ１を通過する断面に対応し、図１４は、図４におけるパッドＰＬ２、パッドＰＣ２、パッドＰＣ４およびパッドＰＨ２を通過する断面に対応している。図１３および図１４においては、各ダイパッドＤＰＨ，ＤＰＬと各半導体チップＣＰＣ，ＣＰＨ，ＣＰＬと各ワイヤＢＷとが示されているが、封止部ＭＲについては、図示を省略している。
【0073】
図１３および図１４に示されるように、半導体チップＣＰＣは、半導体基板ＳＢ１と、その上に形成された多層配線構造ＭＷ１と、その上に形成された保護膜ＰＡ１とを有している。多層配線構造ＭＷ１は、複数の層間絶縁膜と複数の配線層とを含んでいる。保護膜ＰＡ１は、半導体チップＣＰＣの最上層に位置する保護膜である。
【0074】
半導体チップＣＰＣは、コイルＬ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂも含んでおり、多層配線構造ＭＷ１を構成する配線層によりコイルＬ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂが形成されている。コイルＬ１ａ，Ｌ１ｂは図１３に示され、コイルＬ２ａ，Ｌ２ｂは図１４に示されている。磁気的に結合したコイルＬ１ａ，Ｌ１ｂのうち、コイルＬ１ａは、半導体チップＣＰＣのパッドＰＣ１とワイヤＢＷとを介して、半導体チップＣＰＬのパッドＰＬ１に電気的に接続され、コイルＬ１ｂは、半導体チップＣＰＣのパッドＰＣ３とワイヤＢＷとを介して、半導体チップＣＰＨのパッドＰＨ１に電気的に接続される（図１３参照）。また、トランスＴＲ２を構成するコイルＬ２ａ，Ｌ２ｂのうち、コイルＬ２ａは、半導体チップＣＰＣのパッドＰＣ２とワイヤＢＷとを介して、半導体チップＣＰＬのパッドＰＬ２に電気的に接続され、コイルＬ２ｂは、半導体チップＣＰＣのパッドＰＣ４とワイヤＢＷとを介して、半導体チップＣＰＨのパッドＰＨ２に電気的に接続される（図１４参照）。
【0075】
半導体チップＣＰＣ内において、コイルＬ１ａ，Ｌ１ｂのうち、コイルＬ１ｂがダイパッドＤＰＨに近い側に位置している（図１３参照）。言い換えると、断面視において、コイルＬ１ｂは、コイルＬ１ａよりもダイパッドＤＰＨの近くに位置している。また、半導体チップＣＰＣ内において、コイルＬ２ａ，Ｌ２ｂのうち、コイルＬ２ｂがダイパッドＤＰＨに近い側に位置している（図１４参照）。言い換えると、断面視において、コイルＬ２ｂは、コイルＬ２ａよりもダイパッドＤＰＨの近くに位置している。
【0076】
すなわち、半導体チップＣＰＣにおいて、コイルＬ１ａとコイルＬ１ｂとは平面視で重なる位置に形成されており、かつ、コイルＬ１ｂはコイルＬ１ａの下方に形成されている。また、半導体チップＣＰＣにおいて、コイルＬ２ａとコイルＬ２ｂとは平面視で重なる位置に形成されており、かつ、コイルＬ２ｂはコイルＬ２ａの下方に形成されている。
【0077】
なお、以下では、半導体チップＣＰＣ内に形成された一次コイルと二次コイルのうち、下側（半導体基板ＳＢ１に近い側）のコイルを下側コイルと称し、上側（半導体基板ＳＢ１から遠い側）のコイルを上側コイルと称することとする。つまり、半導体チップＣＰＣにおいて、コイルＬ１ｂはコイルＬ１ａよりも下層に形成され、また、コイルＬ２ｂはコイルＬ２ａよりも下層に形成されている。また、半導体チップＣＰＣ内において、コイルＬ１ａとコイルＬ２ａとは、同層に形成されていることが好ましく、また、コイルＬ１ｂとコイルＬ２ｂとは、同層に形成されていることが好ましい。コイルＬ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂのそれぞれは、渦巻き状の導体パターン（配線パターン）により形成されている。
【0078】
コイルＬ１ａ，Ｌ２ａは、多層配線構造ＭＷ１を構成する複数の配線層のうち、最上層の配線層に形成されていることが好ましい。この場合、多層配線構造ＭＷ１を構成する複数の層間絶縁膜のうちの最上層の層間絶縁膜上にコイルＬ１ａ，Ｌ２ａが形成されることになる。コイルＬ１ａ，Ｌ２ａは保護膜ＰＡ１で覆われるが、コイルＬ１ａの両端部にはそれぞれパッドＰＣ１が接続され、また、コイルＬ２ａの両端部にはそれぞれパッドＰＣ２が接続されている。
【0079】
コイルＬ１ｂ，Ｌ２ｂは、多層配線構造ＭＷ１を構成する複数の配線層のうち、コイルＬ１ａ，Ｌ２ａが形成された配線層よりも下層の配線層に形成されている。コイルＬ１ｂの両端部は、それぞれ、多層配線構造ＭＷ１が有する配線（例えば図１３の配線ＷＲ１）を通じてパッドＰＣ３に接続され、また、コイルＬ２ｂの両端部は、それぞれ、多層配線構造ＭＷ１が有する配線（例えば図１４の配線ＷＲ２）を通じてパッドＰＣ４に接続されている。
【0080】
半導体チップＣＰＣのパッドＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４は、多層配線構造ＭＷ１を構成する複数の配線層のうち、最上層の配線層に形成されており、それぞれ保護膜ＰＡ１の開口部から露出されている。保護膜ＰＡ１の開口部から露出するパッドＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４に、それぞれワイヤＢＷが接続される。
【0081】
他の形態として、コイルＬ１ａ，Ｌ２ａを、多層配線構造ＭＷ１を構成する複数の配線層のうち、最上層の配線層以外の配線層に形成することも可能であるが、その場合も、コイルＬ１ｂ，Ｌ２ｂはコイルＬ１ａ，Ｌ２ａよりも下層に形成する必要がある。
【0082】
半導体チップＣＰＣ内に半導体素子（すなわち、前述したＭＯＳＦＥＴのようなトランジスタ）は形成されていない。つまり、半導体チップＣＰＣを構成する半導体基板ＳＢ１には、半導体素子（すなわち、前述したＭＯＳＦＥＴのようなトランジスタ）は形成されていない。
【0083】
半導体チップＣＰＨは、半導体基板ＳＢ２と、その上に形成された多層配線構造ＭＷ２と、その上に形成された保護膜ＰＡ２とを有している。多層配線構造ＭＷ２は、複数の層間絶縁膜と複数の配線層とを含んでいる。保護膜ＰＡ２は、半導体チップＣＰＨの最上層に位置する保護膜である。
【0084】
半導体チップＣＰＨを構成する半導体基板ＳＢ２には、トランジスタなどの半導体素子（図示せず）が複数形成されている。半導体チップＣＰＨのパッドＰＨ１，ＰＨ２，ＰＨ３，ＰＨ４は、多層配線構造ＭＷ２を構成する複数の配線層のうち、最上層の配線層に形成されており、それぞれ保護膜ＰＡ２の開口部から露出されている。保護膜ＰＡ２の開口部から露出するパッドＰＨ１，ＰＨ２，ＰＨ３，ＰＨ４に、それぞれワイヤＢＷが接続される。
【0085】
半導体チップＣＰＬは、半導体基板ＳＢ３と、その上に形成された多層配線構造ＭＷ３と、その上に形成された保護膜ＰＡ３とを有している。多層配線構造ＭＷ３は、複数の層間絶縁膜と複数の配線層とを含んでいる。保護膜ＰＡ３は、半導体チップＣＰＬの最上層に位置する保護膜である。
【0086】
半導体チップＣＰＬを構成する半導体基板ＳＢ３には、トランジスタなどの半導体素子（図示せず）が複数形成されている。半導体チップＣＰＬのパッドＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４は、多層配線構造ＭＷ３を構成する複数の配線層のうち、最上層の配線層に形成されており、それぞれ保護膜ＰＡ３の開口部から露出されている。保護膜ＰＡ３の開口部から露出するパッドＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４に、それぞれワイヤＢＷが接続される。
【0087】
なお、半導体装置ＰＫＧにおいて半導体チップＣＰＨから半導体チップＣＰＬへの信号の送信が不要な場合は、半導体チップＣＰＨは上記送信回路ＴＸ２を含んでおらず、半導体チップＣＰＬは上記受信ＲＸ２を有しておらず、半導体チップＣＰＣはトランスＴＲ２（コイルＬ２ａ，Ｌ２ｂ）を含んでいない。この場合、半導体チップＣＰＨは上記パッドＰＨ２を有さず、半導体チップＣＰＬは上記パッドＰＬ２を有さず、半導体チップＣＰＣは上記パッドＰＣ２，ＰＣ４を有さない。半導体チップＣＰＣ内に少なくとも１つのトランスが形成されているが、トランスの数は変更可能である。
【0088】
＜検討例について＞
図１５は、本発明者が検討した第１検討例の半導体装置ＰＫＧ１０１の平面透視図であり、上記図３に相当するものである。図１６は、第１検討例の半導体装置ＰＫＧ１０１の断面図であり、上記図７に相当するものである。図１５のＢ１－Ｂ１線の位置での半導体装置ＰＫＧ１０１の断面図が、図１６にほぼ対応している。
図１５は、本発明者が検討した第１検討例の半導体装置ＰＫＧ１０１の平面透視図であり、上記図３に相当するものである。図１６は、第１検討例の半導体装置ＰＫＧ１０１の断面図であり、上記図７に相当するものである。図１５のＢ１－Ｂ１線の位置での半導体装置ＰＫＧ１０１の断面図が、図１６にほぼ対応している。
【0089】
図１５および図１６に示される第１検討例の半導体装置ＰＫＧ１０１は、上記ダイパッドＤＰＨ，ＤＰＬの代わりに、ダイパッドＤＰＨ１０１，ＤＰＬ１０１を有している。そして、ダイパッドＤＰＨ１０１上に接合材ＢＤＨを介して半導体チップＣＰＨが搭載され、ダイパッドＤＰＬ１０１上に接合材ＢＤＬを介して半導体チップＣＰＬが搭載されている。上記半導体チップＣＰＣに相当する半導体チップＣＰＣ１０１は、ダイパッドＤＰＨ１０１上ではなくダイパッドＤＰＬ１０１上に接合材ＢＤＣを介して搭載されている。ダイパッドＤＰＬ１０１の平面寸法（平面積）は、ダイパッドＤＰＨ１０１の平面寸法（平面積）よりも大きいため、ダイパッドＤＰＬ１０１上に２つの半導体チップＣＰＣ１０１，ＣＰＬを搭載することが可能である。
【0090】
３つの半導体チップＣＰＣ１０１，ＣＰＨ，ＣＰＬを、それぞれ別々のダイパッド上に搭載した場合には、半導体装置の平面寸法（平面積）が増大してしまうが、それに比べて第１検討例の半導体装置ＰＫＧ１０１の場合は、ダイパッドＤＰＬ１０１上に２つの半導体チップＣＰＣ１０１，ＣＰＬを搭載したことで、半導体装置の平面寸法（平面積）を低減することができる。
【0091】
しかしながら、本発明者の検討によれば、第１検討例の半導体装置ＰＫＧ１０１では、以下のような課題が生じ得ることが分かった。
【0092】
第１検討例の半導体装置ＰＫＧ１０１に含まれている半導体チップＣＰＨ，ＣＰＬのうち、動作時の発熱量（消費電力）が大きいのは半導体チップＣＰＨである。その理由は、半導体チップＣＰＨは、送信回路ＴＸ１や受信回路ＲＸ２よりも高い電源電圧で動作する駆動回路ＤＲを有しているからである。
【0093】
第１検討例の半導体装置ＰＫＧ１０１の場合、半導体チップＣＰＨで生じた熱は、接合材ＢＤＨを介してダイパッドＤＰＨ１０１に伝導され、半導体チップＣＰＣ１０１，ＣＰＬで生じた熱は、接合材ＢＤＣ，ＢＤＬを介してダイパッドＤＰＬ１０１に伝導される。ダイパッドＤＰＨ１０１，ＤＰＬ１０１は、封止部ＭＲに相当する封止部ＭＲ１０１内に封止されており、封止部ＭＲ１０１から露出されていない。なぜなら、もしも封止部ＭＲ１０１の下面でダイパッドＤＰＨ１０１，ＤＰＬ１０１が露出されていると、ダイパッドＤＰＨ１０１の露出部とダイパッドＤＰＬ１０１の露出部との間で沿面放電（封止部ＭＲ１０１の表面に沿って生じる放電）が懸念されるからである。
【0094】
このため、半導体チップＣＰＬよりも発熱量が大きい半導体チップＣＰＨについては、発熱に伴う温度上昇を抑制するために、半導体チップＣＰＨを搭載するダイパッドＤＰＨ１０１の体積を大きくすることが望まれる。しかしながら、ダイパッドＤＰＨ１０１の体積を大きくするために、ダイパッドＤＰＨ１０１の厚さを厚くすることは、封止部ＭＲ１０１の厚さを厚くすることにつながり、半導体装置ＰＫＧ１０１の厚さの増大を招くため、望ましくない。また、ダイパッドＤＰＨ１０１の体積を大きくするために、ダイパッドＤＰＨ１０１の平面寸法（平面積）を大きくすることは、封止部ＭＲ１０１の平面寸法（平面積）を大きくすることにつながり、半導体装置ＰＫＧ１０１の平面寸法（平面積）の増大を招くため、望ましくない。かといって、半導体チップＣＰＬよりも発熱量が大きい半導体チップＣＰＨを搭載するダイパッドＤＰＨ１０１が小さいと、半導体チップＣＰＨの動作時に、発熱に伴う半導体チップＣＰＨの温度上昇が大きくなるため、半導体装置ＰＫＧ１０１の信頼性が低下する虞がある。発熱に伴う半導体チップＣＰＨの温度上昇を抑制して半導体装置の信頼性を向上させることと、半導体装置の小型化を図ることとを両立することが望まれる。
【0095】
＜主要な特徴と効果について＞
本実施の形態の半導体装置ＰＫＧは、３つの半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを内蔵する半導体装置である。半導体チップＣＰＣは、磁気的に結合されたコイルＬ１ａ，Ｌ１ｂを含んでおり、半導体チップＣＰＣ内のコイルＬ１ａは、半導体チップＣＰＬ内に形成された回路（ここでは送信回路ＴＸ１）と電気的に接続され、半導体チップＣＰＣ内のコイルＬ１ｂは、半導体チップＣＰＨ内に形成された回路（ここでは受信回路ＲＸ１）と電気的に接続されている。これにより、半導体装置ＰＫＧにおいて、半導体チップＣＰＬと半導体チップＣＰＨとの間で、磁気的に結合されたコイルＬ１ａ，Ｌ１ｂを介して、信号を伝達することができる。
本実施の形態の半導体装置ＰＫＧは、３つの半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを内蔵する半導体装置である。半導体チップＣＰＣは、磁気的に結合されたコイルＬ１ａ，Ｌ１ｂを含んでおり、半導体チップＣＰＣ内のコイルＬ１ａは、半導体チップＣＰＬ内に形成された回路（ここでは送信回路ＴＸ１）と電気的に接続され、半導体チップＣＰＣ内のコイルＬ１ｂは、半導体チップＣＰＨ内に形成された回路（ここでは受信回路ＲＸ１）と電気的に接続されている。これにより、半導体装置ＰＫＧにおいて、半導体チップＣＰＬと半導体チップＣＰＨとの間で、磁気的に結合されたコイルＬ１ａ，Ｌ１ｂを介して、信号を伝達することができる。
【0096】
本実施の形態の主要な特徴のうちの一つは、半導体装置ＰＫＧは２つのダイパッドＤＰＨ，ＤＰＬと３つの半導体チップＣＰＣ，ＣＰＨ，ＣＰＬとを有し、ダイパッドＤＰＨ上に２つの半導体チップＣＰＣ，ＣＰＨを搭載し、ダイパッドＤＰＬ上に１つ半導体チップＣＰＬを搭載したことである。
【0097】
本実施の形態とは異なり、３つの半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを３つのダイパッド上にそれぞれ搭載した場合には、半導体装置の平面寸法（平面積）が増大してしまうが、それに比べて本実施の形態の半導体装置ＰＫＧの場合は、ダイパッドＤＰＨ上に２つの半導体チップＣＰＣ，ＣＰＨを搭載したことで、半導体装置の平面寸法（平面積）を低減することができる。
【0098】
また、本実施の形態とは異なり、半導体チップＣＰＣを用いずに、半導体チップＣＰＨ，ＣＰＬの一方、例えば半導体チップＣＰＨ内にトランスＴＲ１，ＴＲ２を形成する場合を仮定する。この場合は、半導体チップＣＰＨにおいて、トランスＴＲ１，ＴＲ２を構成するコイルを形成した平面領域には、トランジスタなどの半導体素子は形成しないため、半導体チップＣＰＨの平面寸法がかなり大きくなり、半導体チップＣＰＨの製造コストが高くなり、その結果、半導体装置の製造コストが高くなる。それに対して、本実施の形態では、半導体チップＣＰＨ，ＣＰＬとは別の半導体チップＣＰＣ内にトランスＴＲ１，ＴＲ２を構成するコイルを形成しているため、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれの平面寸法を抑制することができ、半導体装置ＰＫＧの製造コストを低減することができる。
【0099】
また、本実施の形態の半導体装置ＰＫＧは、発熱に伴う半導体チップＣＰＨの温度上昇の抑制と、半導体装置ＰＫＧの小型化との両立を図ることができる。これについて、以下に説明する。
【0100】
本実施の形態の半導体装置ＰＫＧのダイパッドＤＰＬの平面寸法（平面積）は、第１検討例の半導体装置ＰＫＧ１０１のダイパッドＤＰＬ１０１の平面寸法（平面積）よりも小さくすることができる。なぜなら、第１検討例の半導体装置ＰＫＧ１０１のダイパッドＤＰＬ１０１は、２つの半導体チップＣＰＣ，ＣＰＬを搭載するため、２つの半導体チップＣＰＣ，ＣＰＬを配置できるだけの平面寸法を確保する必要があり、それゆえ、ダイパッドＤＰＬ１０１の平面寸法は大きくなるからである。それに比べて、本実施の形態の半導体装置ＰＫＧのダイパッドＤＰＬは、１つの半導体チップＣＰＬを配置できるだけの平面寸法を確保すればよく、ダイパッドＤＰＬの平面寸法をダイパッドＤＰＬ１０１の平面寸法よりも小さくすることができる。
【0101】
また、本実施の形態の半導体装置ＰＫＧのダイパッドＤＰＨの平面寸法（平面積）は、第１検討例の半導体装置ＰＫＧ１０１のダイパッドＤＰＨ１０１の平面寸法（平面積）よりも大きくすることができる。なぜなら、第１検討例の半導体装置ＰＫＧ１０１のダイパッドＤＰＨ１０１は、１つの半導体チップＣＰＨを配置できるだけの平面寸法を確保すればよいのに対して、本実施の形態の半導体装置ＰＫＧのダイパッドＤＰＨは、２つの半導体チップＣＰＣ，ＣＰＨを配置できるだけの面積を確保する必要があるからである。
【0102】
ここで、第１検討例におけるダイパッドＤＰＨ１０１の平面寸法と本実施の形態におけるダイパッドＤＰＨの平面寸法とを同じにした場合を仮定する。この場合、本実施の形態におけるダイパッドＤＰＬの平面寸法は第１検討例におけるダイパッドＤＰＬ１０１の平面寸法よりも小さくすることができる分、本実施の形態の半導体装置ＰＫＧの平面寸法（平面積）は、第１検討例の半導体装置ＰＫＧ１０１の平面寸法（平面積）よりも小さくすることができる。
【0103】
すなわち、本実施の形態の場合、半導体チップＣＰＬが搭載されるダイパッドＤＰＬ上ではなく、半導体チップＣＰＨが搭載されるダイパッドＤＰＨ上に半導体チップＣＰＣを搭載したことで、半導体装置ＰＫＧの平面寸法を抑制しながら、半導体チップＣＰＨを搭載するダイパッドＤＰＨの平面寸法を大きくすることができる。
【0104】
半導体チップＣＰＨの動作時の消費電力は、半導体チップＣＰＬの動作時の消費電力よりも大きく、それゆえ、半導体チップＣＰＨの動作時の発熱量は、半導体チップＣＰＬの動作時の発熱量よりも大きい。各半導体チップＣＰＨ，ＣＰＣで生じた熱は、各接合材ＢＤＨ，ＢＤＣを介してダイパッドＤＰＨに伝導され、半導体チップＣＰＬで生じた熱は、接合材ＢＤＬを介してダイパッドＤＰＬに伝導される。本実施の形態では、上述のようにダイパッドＤＰＨの平面寸法をダイパッドＤＰＬの平面寸法よりも大きくすることができるため、半導体チップＣＰＨの動作時にこの半導体チップＣＰＨで発生した熱を、第１検討例の半導体装置ＰＫＧ１０１よりも、ダイパッドＤＰＨを介して逃がすことができる。従って、半導体装置ＰＫＧの信頼性を向上させることができる。一方、半導体チップＣＰＨに比べて半導体チップＣＰＬは、その動作時の発熱量が半導体チップＣＰＨよりも小さい。そのため、たとえ半導体チップＣＰＬを搭載するダイパッドＤＰＬの平面寸法（平面積）を小さくしても、半導体装置ＰＫＧの信頼性への影響度は低い。
【0105】
つまり、本実施の形態では、半導体装置ＰＫＧの平面寸法の増大を防ぎながら、その動作時の発熱量が大きな半導体チップＣＰＨを搭載するダイパッドＤＰＨの平面寸法を大きくするために、半導体チップＣＰＬを搭載するダイパッドＤＰＬ上ではなく、半導体チップＣＰＨを搭載するダイパッドＤＰＨ上に、半導体チップＣＰＣを搭載している。これにより、ダイパッドＤＰＨとダイパッドＤＰＬの総面積を第１検討例におけるダイパッドＤＰＨ１０１とダイパッドＤＰＬ１０１の総面積とほぼ同じにしながら、その動作時の発熱量が大きな半導体チップＣＰＨを搭載するダイパッドＤＰＨの平面寸法を大きくすることができる。その結果、発熱に伴う半導体チップＣＰＨの温度上昇の抑制と、半導体装置ＰＫＧの小型化との両立を図ることができる。
【0106】
本実施の形態の主要な特徴のうちの他の一つは、半導体チップＣＰＣ内において、コイルＬ１ａ，Ｌ１ｂのうち、コイルＬ１ｂがダイパッドＤＰＨに近い側に位置し、コイルＬ２ａ，Ｌ２ｂのうち、コイルＬ２ｂがダイパッドＤＰＨに近い側に位置していることである。言い換えると、断面視において、コイルＬ１ｂは、コイルＬ１ａよりもダイパッドＤＰＨの近くに位置し、また、コイルＬ２ｂは、コイルＬ２ａよりもダイパッドＤＰＨの近くに位置している。これにより、半導体装置の信頼性を更に向上させることができる。これについて、以下に説明する。
【0107】
トランスＴＲ１，ＴＲ２においては、一次コイルと二次コイルとの間に、大きな電位差が発生する場合がある。逆に言えば、大きな電位差が発生する場合があるため、導体では繋がずに磁気結合させた一次コイルと二次コイルを信号の伝達に用いている。このため、半導体チップＣＰＣ内にトランスＴＲ１，ＴＲ２を形成するにあたって、一次コイルと二次コイルとの間の絶縁耐圧をできるだけ高くしておくことが、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを内蔵する半導体パッケージＰＫＧ、あるいはそれを用いた電子装置の信頼性を向上させる上で重要である。半導体チップＣＰＣ内に形成された一次コイルと二次コイルとの間の絶縁耐圧を高くするためには、一次コイルと二次コイルとの間の層間絶縁膜の総厚さを大きくすることが有効である。
【0108】
しかしながら、半導体チップＣＰＣ内に形成された一次コイルと二次コイルとの間に大きな電位差が発生する場合には、半導体チップＣＰＣを構成する半導体基板ＳＢ１とコイルとの間にも、大きな電位差が発生する懸念がある。
【0109】
図１７は、本発明者が検討した第２検討例の半導体装置ＰＫＧ２０１内の半導体チップＣＰＣ２０１，ＣＰＨ，ＣＰＬを模式的に示す断面図であり、上記図１３に相当するものである。図１７に示される半導体チップＣＰＣ２０１は、半導体チップＣＰＣに相当するものである。本実施の形態と同様に、図１７（第２検討例）の場合も、半導体チップＣＰＣに相当する半導体チップＣＰＣ２０１は、ダイパッドＤＰＬ上ではなく、ダイパッドＤＰＨ上に搭載されている。
【0110】
しかしながら、図１７に示される半導体チップＣＰＣ２０１と本実施の形態の半導体チップＣＰＣとでは、磁気的に結合されたコイルの上下関係が逆になっている。すなわち、図１７に示される半導体チップＣＰＣ２０１の場合は、磁気的に結合されたコイルＬ１ａ，Ｌ１ｂのうち、コイルＬ１ａがコイルＬ１ｂよりもダイパッドＤＰＨの近くに位置し、かつ、磁気的に結合されたコイルＬ２ａ，Ｌ２ｂのうち、コイルＬ２ａがコイルＬ２ｂよりもダイパッドＤＰＨの近くに位置している。つまり、図１７に示される半導体チップＣＰＣ２０１の場合は、コイルＬ１ｂの下方にコイルＬ１ａが形成され、コイルＬ２ｂの下方にコイルＬ２ａが形成されている。なお、図１７では、コイルＬ２ａ，Ｌ２ｂは図示されていない。
【0111】
半導体チップＣＰＣ，ＣＰＣ２０１において、一次コイルと二次コイルとの間の絶縁耐圧は、一次コイルと二次コイルとの間の層間絶縁膜を厚くすることにより確保することができる。一方、半導体チップＣＰＣ，ＣＰＣ２０１において、一次コイルと二次コイルのうちの下側のコイルと半導体基板ＳＢ１との間の層間絶縁膜までも厚くしてしまうと、多層配線構造ＭＷ１全体の厚さが厚くなり、半導体チップＣＰＣ，ＣＰＣ２０１の厚さの増大を招いてしまう。これは、封止部ＭＲ，ＭＲ１０１の厚さの増大につながり、半導体装置の厚さの増大を招くため、望ましくない。
【0112】
また、ワイヤボンディング工程で半導体チップＣＰＣのパッドＰＣ３，ＰＣ４と半導体チップＣＰＨのパッドＰＨ１，ＰＨ２との間と、半導体チップＣＰＣのパッドＰＣ１，ＰＣ２と半導体チップＣＰＬのパッドＰＬ１，ＰＬ２との間とを、ワイヤＢＷを介して的確に接続するためには、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの各厚さが互いにほぼ同じであることが望ましい。このため、半導体チップＣＰＣの厚さを厚くした場合には、それに応じて半導体チップＣＰＨの厚さも厚くすることが望まれるが、半導体チップＣＰＨの厚さを厚くすると、半導体チップＣＰＨのパッドＰＨ３とリードＬＤとをワイヤＢＷで接続しにくくなる。なぜなら、半導体チップＣＰＨの厚さを厚くすることは、半導体チップＣＰＨのパッドＰＨ３とリードＬＤとを接続するワイヤＢＷが半導体チップＣＰＨの上面端部に接触するリスクを高めるからである。この点でも、半導体チップＣＰＨ，ＣＰＣの厚さは、あまり厚くし過ぎないことが好ましい。
【0113】
一方、半導体チップＣＰＣの厚さを薄くするために、半導体チップＣＰＣを構成する半導体基板ＳＢ１を薄くすることは、半導体チップＣＰＣ製造用の半導体ウエハを薄くすることにつながる。半導体ウエハの厚さを薄くすると、半導体ウエハの搬送時に半導体ウエハに欠けや割れが生じるリスクが高くなり、また、半導体ウエハの搬送自体も行いにくくなる。この点を考慮すると、半導体チップＣＰＣを構成する半導体基板ＳＢ１の厚さを薄くしすぎることも、得策ではない。
【0114】
このため、半導体チップＣＰＣの厚さをある程度抑制しながら、半導体チップＣＰＣ内に形成された一次コイルと二次コイルとの間の絶縁耐圧を十分に確保する（すなわち一次コイルと二次コイルとの間の層間絶縁膜の厚さを確保する）には、半導体チップＣＰＣ内に形成された一次コイルと二次コイルのうち、下側のコイルと半導体基板ＳＢ１との間の層間絶縁膜の厚さを抑制することが有効である。
【0115】
なお、以下では、半導体チップＣＰＣ内に形成された一次コイルと二次コイルのうち、下側（半導体基板ＳＢ１に近い側）のコイルを下側コイルと称し、上側（半導体基板ＳＢ１から遠い側）のコイルを上側コイルと称することとする。本実施の形態の半導体チップＣＰＣの場合は、磁気的に結合されたコイルＬ１ａ，Ｌ１ｂのうち、コイルＬ１ｂが下側コイルで、コイルＬ１ａが上側コイルであり、また、磁気的に結合されたコイルＬ２ａ，Ｌ２ｂのうち、コイルＬ２ｂが下側コイルで、コイルＬ２ａが上側コイルである。一方、図１７の第２検討例の半導体チップＣＰＣ２０１の場合は、コイルＬ１ａ，Ｌ１ｂのうち、コイルＬ１ａが下側コイルで、コイルＬ１ｂが上側コイルであり、また、コイルＬ２ａ，Ｌ２ｂのうち、コイルＬ２ａが下側コイルで、コイルＬ２ｂが上側コイルである。
【0116】
半導体チップＣＰＣの下側コイルと半導体基板ＳＢ１との間の層間絶縁膜の厚さを抑制するには、半導体チップＣＰＣの下側コイルと半導体基板ＳＢ１との間に大きな電位差が発生しないようにすることが望ましい。半導体チップＣＰＣの下側コイルと半導体基板ＳＢ１との間に大きな電位差が発生しなければ、半導体チップＣＰＣの下側コイルと半導体基板ＳＢ１との間の層間絶縁膜の厚さをある程度薄くしても、半導体チップＣＰＣおよびそれを含む半導体装置ＰＫＧの信頼性は低下しないで済む。
【0117】
第２検討例の半導体チップＣＰＣ２０１（図１７）の場合と、本実施の形態の半導体チップＣＰＣ（図１３および図１４）とを比較すると、下側コイルと半導体基板ＳＢ１との間に大きな電位差が発生するリスクが高いのは、第２検討例の半導体チップＣＰＣ２０１（図１７）の場合である。なぜなら、ワイヤＢＷを介して半導体チップＣＰＨと電気的に接続されるコイルＬ１ｂと、接合材ＢＤＣを介してダイパッドＤＰＨ上に搭載された半導体チップＣＰＣを構成する半導体基板ＳＢ１には、高い電位（高電圧）が供給される懸念があるからである。なお、電源ＢＴ１から半導体装置ＰＫＧの外部の回路（例えば、図１に示すインバータ回路）に供給される電源電位（高電圧）Ｖ１がコイルＬ１ｂに供給されるまでの経路としては、例えば、リードＬＤ（具体的には、リードＬＤ１）、このリードＬＤと半導体チップＣＰＨとを互いに、且つ、電気的に接続するワイヤＢＷ、半導体チップＣＰＨ、および、この半導体チップＣＰＨと半導体チップＣＰＣとを互いに、且つ、電気的に接続するワイヤＢＷを経由するルートがある。他にも、リードＬＤ（具体的には、リードＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃ）、このリードＬＤと繋がるダイパッドＤＰＨ、このダイパッドＤＰＨと半導体チップＣＰＨとを互いに、且つ、電気的に接続するワイヤＢＷ、半導体チップＣＰＨ、および、この半導体チップＣＰＨと半導体チップＣＰＣとを互いに、且つ、電気的に接続するワイヤＢＷを経由するルートもある。一方、電源ＢＴ１から供給される電源電位（高電圧）Ｖ１が半導体チップＣＰＣを構成する半導体基板ＳＢ１に供給されるまでの経路としては、例えば、リードＬＤ（具体的には、リードＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃ）、このリードＬＤと繋がるダイパッドＤＰＨ、および、半導体チップＣＰＣとダイパッドＤＰＨとの間に介在する接合材ＢＤＣを経由するルートがある。そして、上記懸念事項は、半導体チップＣＰ２０１において、コイルＬ１ｂ（上側コイル）とコイルＬ１ａ（下側コイル）との間に大きな電位差を発生させるだけでなく、コイルＬ１ａ（下側コイル）と半導体基板ＳＢ１との間に大きな電位差を発生させてしまう。このため、下側コイルと半導体基板ＳＢ１との間に大きな電位差が発生することが懸念される半導体チップＣＰ２０１では、下側コイルと半導体基板ＳＢ１との間の層間絶縁膜を厚くする必要がある。
【0118】
それに対して、本実施の形態の半導体チップＣＰＣの場合は、半導体チップＣＰＨ内の回路とワイヤＢＷなどを介して電気的に接続されるコイルＬ１ｂ，Ｌ２ｂは、半導体チップＣＰＣ内において上側コイルではなく下側コイルとして形成している。本実施の形態の場合も、ダイパッドＤＰＨ上に半導体チップＣＰＣと半導体チップＣＰＨを搭載したことで、半導体チップＣＰＣのコイルＬ１ｂ（下側コイル）と半導体チップＣＰＣを構成する半導体基板ＳＢ１のそれぞれに高い電位が供給される懸念がある。これは、半導体チップＣＰＣにおいて、コイルＬ１ｂ（下側コイル）とコイルＬ１ａ（上側コイル）との間に大きな電位差を発生させるが、コイルＬ１ａ（下側コイル）と半導体基板ＳＢ１との間には、大きな電位差は生じないで済む。従って、図１７の半導体チップＣＰＣ２０１と図１３の半導体チップＣＰＣ２０１とを比較すると、下側コイルと半導体基板ＳＢ１との間に大きな電位差が発生するリスクが高いのは、図１７の半導体チップＣＰＣ２０１ということになる。
【0119】
このため、下側コイルと半導体基板ＳＢ１との間に大きな電位差が発生するリスクが低い本実施の形態の半導体チップＣＰＣでは、下側コイル（ここではコイルＬ１ｂ，Ｌ２ｂ）と半導体基板ＳＢ１との間の層間絶縁膜の厚さを抑制することができる。従って、半導体チップＣＰＣの厚さを抑制しながら、半導体チップＣＰＣ内に形成された一次コイルと二次コイルとの間の絶縁耐圧を十分に確保することができるようになる。
【0120】
このように、本実施の形態では、半導体チップＣＰＬと半導体チップＣＰＨとの間で信号を伝達するために利用するトランスを、半導体チップＣＰＣに形成し、その半導体チップＣＰＣを、半導体チップＣＰＬを搭載するダイパッドＤＰＬ上ではなく、半導体チップＣＰＨを搭載するダイパッドＤＰＨ上に搭載している。これにより、発熱に伴う半導体チップＣＰＨの温度上昇を抑制することができるとともに、半導体装置ＰＫＧの平面寸法（平面積）を抑制することができる。従って、半導体装置ＰＫＧの信頼性向上と小型化との両立を図ることができる。そして、半導体チップＣＰＣを半導体チップＣＰＨと一緒にダイパッドＤＰＨ上に搭載したことに伴い、半導体チップＣＰＨ内の回路（ここでは受信回路ＲＸ１、送信回路ＴＸ２）と電気的に接続されるコイルＬ１ｂ，Ｌ２ｂを、半導体チップＣＰＣ内に下側コイルとして形成している。半導体チップＣＰＬ内の回路（ここでは送信回路ＴＸ１、受信回路ＲＸ２）と電気的に接続されるコイルＬ１ａ，Ｌ２ａは、半導体チップＣＰＣ内に上側コイルとして形成している。これにより、半導体チップＣＰＣの下側コイル（ここではコイルＬ１ｂ，Ｌ２ｂ）と半導体基板ＳＢ１との間に大きな電位差が発生するのを抑制または防止することができるため、半導体チップＣＰＣおよびそれを含む半導体装置ＰＫＧの信頼性を向上させることができる。また、半導体チップＣＰＣにおいて、下側コイル（ここではコイルＬ１ｂ，Ｌ２ｂ）と半導体基板ＳＢ１との間の層間絶縁膜の厚さを抑制することができるため、半導体チップＣＰＣの厚さを抑制することができる。その結果、半導体装置ＰＫＧの厚さを抑制することができる。また、半導体チップＣＰＣの厚さを抑制しながら、半導体チップＣＰＣを構成する半導体基板ＳＢ１の厚さを厚くすることができるため、半導体チップＣＰＣを製造しやすくなる。
【0121】
また、図１５および図１６の第１検討例の半導体装置ＰＫＧ１０１の場合は、半導体チップＣＰ１０１は、その上に半導体チップＣＰＬを搭載するダイパッドＤＰＬ１０１上に搭載されている。このため、第１検討例の半導体装置ＰＫＧ１０１の場合は、半導体チップＣＰ１０１としては、本実施の形態の半導体チップＣＰＣ（図１３、図１４）ではなく、第２検討例の半導体チップＣＰ２０１（図１７）を適用することが好ましい。なぜなら、第１検討例の半導体装置ＰＫＧ１０１（図１５、図１６）の場合は、ダイパッドＤＰＬ１０１から半導体チップＣＰＣ１０１を構成する半導体基板に供給される電位は、電源ＢＴ１から半導体装置ＰＫＧの外部の回路（例えば、図１に示すインバータ回路）に供給される電源電位（高電圧）Ｖ１ではなく、電源ＢＴ２から半導体装置ＰＫＧの外部の回路（例えば、図１に示す制御回路ＣＣ）に供給される電源電位（低電圧）Ｖ２となるからである。この電源電位（低電圧）Ｖ２は、リードＬＤ（具体的には、ダイパッドＤＰＬ１０１と繋がるリードＬＤ）、このリードＬＤと繋がるダイパッドＤＰＬ１０１、および、半導体チップＣＰＣとダイパッドＤＰＬ１０１との間に介在する接合材ＢＤＣを介して、半導体チップＣＰＣ１０１を構成する半導体基板に供給され得る。このため、第１検討例の半導体装置ＰＫＧ１０１（図１５および図１６）の場合は、半導体チップＣＰ１０１において下側コイルと半導体基板との間で大きな電位差が生じないようにするには、半導体チップＣＰ１０１内の下側コイルは、図１７の半導体チップＣＰＣ２０１と同様に、半導体チップＣＰＬ内の回路と電気的に接続されたコイルＬ１ａ，Ｌ２ａとする方が有利である。このため、第１検討例の半導体装置ＰＫＧ１０１（図１５および図１６）と本実施の形態の半導体装置ＰＫＧとの違いは、半導体チップＣＰＣを搭載するのを、ダイパッドＤＰＬからダイパッドＤＰＨに変更したことだけではなく、ダイパッドの変更に伴い、半導体チップＣＰＣ内の磁気的に結合されたコイルの上下を逆にしたことである。これは、ダイパッドＤＰＨ上に２つの半導体チップＣＰＣ，ＣＰＨを搭載すると、半導体チップＣＰＣの各コイルＬ１ｂ，Ｌ２ｂと半導体チップＣＰＣを構成する半導体基板ＳＢ１のそれぞれに高い電位が供給される場合があるということに気づいたからこそ、成し得たものである。
【0122】
半導体チップＣＰＨへ高い電位が供給される場合、その高い電位は、上記図１の電源電位Ｖ１に由来している。すなわち、半導体装置ＰＫＧのリードＬＤ１は、電源電位Ｖ１が供給される回路（パワートランジスタＴＳ１，ＴＳ２で構成される回路）に電気的に接続されるため、電源電位Ｖ１に由来した高い電位がリードＬＤ１からワイヤＢＷ（リードＬＤ１と半導体チップＣＰＨのパッドＰＨ３とを電気的に接続するワイヤＢＷ）を経由して半導体チップＣＰＨに供給される可能性がある。それゆえ、半導体チップＣＰＨと半導体チップＣＰＬとの間の信号の伝達には、トランスＴＲ１，ＴＲ２を介在させている。これにより、電源電位Ｖ１に由来した高い電位が半導体チップＣＰＨに供給された場合でも、その高い電位が半導体チップＣＰＬに供給されるのを防ぐことができる。電源電位Ｖ１に由来した高い電位が半導体チップＣＰＨに供給される場合、その高い電位が半導体チップＣＰＨに供給される経路としては、リードＬＤ（具体的には、リードＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃ）、このリードＬＤと繋がるダイパッドＤＰＨ、および、このダイパッドＤＰＨと半導体チップＣＰＨのパッドＰＨ４とを電気的に接続するワイヤＢＷを経由する経路もある。また、ダイパッドＤＰＨから半導体チップＣＰＣの半導体基板ＳＢ１に高い電位が供給される場合、その経路としては、半導体チップＣＰＣとダイパッドＤＰＨとの間に介在する接合材ＢＤＣがある。このため、本実施の形態は、接合材ＢＤＣとして、導電性の接合材を適用した場合に、その効果は極めて大きいものとなる。また、本実施の形態は、半導体チップＣＰＨのパッドＰＨ４とダイパッドＤＰＨとの間をワイヤＢＷを介して電気的に接続している場合に、その効果は極めて大きいものとなる。
【0123】
また、本実施の形態では、ダイパッドＤＰＨ，ＤＰＬ（の上面ＤＰＨａ，ＤＰＬａ）の高さ位置が、リードＬＤのインナリード部（の上面）の高さ位置よりも低くなるように、リードＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃ，ＬＤ２ａ，ＬＤ２ｂのインナリード部に折り曲げ箇所を設けている。図５および後述の図１９では、リードＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃ，ＬＤ２ａ，ＬＤ２ｂのインナリード部の折り曲げ箇所を、ハッチングを付して示してある。リードＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃ，ＬＤ２ａ，ＬＤ２ｂのインナリード部の折り曲げ箇所は、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのダイボンディング工程を行う前に、既に設けられている。
【0124】
断面視において、ダイパッドＤＰＨの高さ位置を、リードＬＤのインナリード部の高さ位置よりも低くしたことで、半導体チップＣＰＨのパッドＰＨ３とリードＬＤ１とを接続するワイヤＢＷが半導体チップＣＰＨの上面端部に接触するリスクを低減することができる。また、断面視において、ダイパッドＤＰＬの高さ位置を、リードＬＤのインナリード部の高さ位置よりも低くしたことで、半導体チップＣＰＬのパッドＰＬ３とリードＬＤ２とを接続するワイヤＢＷが半導体チップＣＰＬの上面端部に接触するリスクを低減することができる。また、リードＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃ，ＬＤ２ａ，ＬＤ２ｂのインナリード部に折り曲げ箇所を設けてダイパッドＤＰＨ，ＤＰＬの高さを低くした分、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの厚さを厚くすることも可能である。これにより、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを構成する半導体基板ＳＢ１，ＳＢ２，ＳＢ３の厚さを厚くすることが可能になるため、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを製造しやすくなる。
【0125】
＜変形例＞
図１８および図１９は、本実施の形態の半導体装置ＰＫＧの変形例を示す平面透視図であり、それぞれ上記図３および図５に相当するものである。ここで、図１８および図１９に示される変形例の半導体装置ＰＫＧを、符号ＰＫＧ１を付して半導体装置ＰＫＧ１と称することとする。変形例の半導体装置ＰＫＧ１が上記半導体装置ＰＫＧ（図２～図７）と相違する点について、以下に説明する。
図１８および図１９は、本実施の形態の半導体装置ＰＫＧの変形例を示す平面透視図であり、それぞれ上記図３および図５に相当するものである。ここで、図１８および図１９に示される変形例の半導体装置ＰＫＧを、符号ＰＫＧ１を付して半導体装置ＰＫＧ１と称することとする。変形例の半導体装置ＰＫＧ１が上記半導体装置ＰＫＧ（図２～図７）と相違する点について、以下に説明する。
【0126】
【0127】
支持部ＳＧ３は、リードＬＤ１ｂの側面（Ｙ方向に延在する部分の側面）に連結されており、Ｘ方向に延在して、封止部ＭＲの側面ＭＲｃ２に達している。支持部ＳＧ３は、封止部ＭＲの側面ＭＲｃ２からほとんど突出しておらず、支持部ＳＧ３の先端面（リードＬＤ１ｂに連結された側とは反対側の端面）は封止部ＭＲの側面ＭＲｃ２から露出されている。
【0128】
支持部ＳＧ４は、リードＬＤ２ａの側面（Ｙ方向に延在する部分の側面）に連結されており、Ｘ方向に延在して、封止部ＭＲの側面ＭＲｃ２に達している。支持部ＳＧ４は、封止部ＭＲの側面ＭＲｃ２からほとんど突出しておらず、支持部ＳＧ４の先端面（リードＬＤ２ａに連結された側とは反対側の端面）は封止部ＭＲの側面ＭＲｃ２から露出されている。
【0129】
支持部ＳＧ５は、リードＬＤ２ｂの側面（Ｙ方向に延在する部分の側面）に連結されており、Ｘ方向に延在して、封止部ＭＲの側面ＭＲｃ４に達している。支持部ＳＧ５は、封止部ＭＲの側面ＭＲｃ４からほとんど突出しておらず、支持部ＳＧ５の先端面（リードＬＤ２ｂに連結された側とは反対側の端面）は封止部ＭＲの側面ＭＲｃ４から露出されている。
【0130】
支持部ＳＧ６は、リードＬＤ１ｃの側面（Ｙ方向に延在する部分の側面）に連結されており、Ｘ方向に延在して、封止部ＭＲの側面ＭＲｃ４に達している。支持部ＳＧ６は、封止部ＭＲの側面ＭＲｃ４からほとんど突出しておらず、支持部ＳＧ６の先端面（リードＬＤ１ｃに連結された側とは反対側の端面）は封止部ＭＲの側面ＭＲｃ４から露出されている。
【0131】
ダイパッドＤＰＨとリードＬＤ１ａとリードＬＤ１ｂとリードＬＤ１ｃと支持部ＳＧ３と支持部ＳＧ６とは、一体的に形成されている。また、ダイパッドＤＰＬとリードＬＤ２ａとリードＬＤ２ｂと支持部ＳＧ４と支持部ＳＧ５とは、一体的に形成されている。
【0132】
封止部ＭＲの側面ＭＲｃ２における支持部ＳＧ３の露出部は、封止部ＭＲの角部ＫＤ１近傍に位置している。封止部ＭＲの側面ＭＲｃ２における支持部ＳＧ３の露出部から封止部ＭＲの角部ＫＤ１までの距離（Ｙ方向の距離）Ｋ１は、好ましくは１ｍｍ以下である。
【0133】
封止部ＭＲの側面ＭＲｃ２における支持部ＳＧ４の露出部は、封止部ＭＲの角部ＫＤ２近傍に位置している。封止部ＭＲの側面ＭＲｃ２における支持部ＳＧ４の露出部から封止部ＭＲの角部ＫＤ２までの距離（Ｙ方向の距離）Ｋ２は、好ましくは１ｍｍ以下である。
【0134】
封止部ＭＲの側面ＭＲｃ４における支持部ＳＧ５の露出部は、封止部ＭＲの角部ＫＤ３近傍に位置している。封止部ＭＲの側面ＭＲｃ４における支持部ＳＧ５の露出部から封止部ＭＲの角部ＫＤ３までの距離（Ｙ方向の距離）Ｋ３は、好ましくは１ｍｍ以下である。
【0135】
封止部ＭＲの側面ＭＲｃ４における支持部ＳＧ６の露出部は、封止部ＭＲの角部ＫＤ４近傍に位置している。封止部ＭＲの側面ＭＲｃ４における支持部ＳＧ６の露出部から封止部ＭＲの角部ＫＤ４までの距離（Ｙ方向の距離）Ｋ４は、好ましくは１ｍｍ以下である。なお、封止部ＭＲの角部ＫＤ１，ＫＤ２，ＫＤ３，ＫＤ４は、上記図２および後述の図２１に記載されている。
【0136】
【0137】
【0138】
【0139】
図２０に示される変形例のリードフレームＬＦは、上記支持部ＳＧ１，ＳＧ２を有しておらず、その代わりに支持部ＳＧ３，ＳＧ４、ＳＧ５、ＳＧ６を有している。
【0140】
支持部ＳＧ３は、Ｘ方向に延在しており、一方の端部がリードＬＤ１ｂの側面（Ｙ方向に延在する部分の側面）に一体的に連結され、他方の端部が枠部ＬＦ２に一体的に連結されている。支持部ＳＧ４は、Ｘ方向に延在しており、一方の端部がリードＬＤ２ａの側面（Ｙ方向に延在する部分の側面）に一体的に連結され、他方の端部が枠部ＬＦ２に一体的に連結されている。支持部ＳＧ５は、Ｘ方向に延在しており、一方の端部がリードＬＤ２ｂの側面（Ｙ方向に延在する部分の側面）に一体的に連結され、他方の端部が枠部ＬＦ４に一体的に連結されている。支持部ＳＧ６は、Ｘ方向に延在しており、一方の端部がリードＬＤ１ｃの側面（Ｙ方向に延在する部分の側面）に一体的に連結され、他方の端部が枠部ＬＦ４に一体的に連結されている。
【0141】
このため、変形例のリードフレームＬＦでは、ダイパッドＤＰＨは、リードＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃを介して枠部ＬＦ１に連結されるとともに、リードＬＤ１ｂと支持部ＳＧ３とを介して枠部ＬＦ２に連結され、リードＬＤ１ｃと支持部ＳＧ６とを介して枠部ＬＦ４に連結されている。このため、ダイパッドＤＰＨは、リードＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃおよび支持部ＳＧ３，ＳＧ６によって枠部ＬＦ１，ＬＦ２，ＬＦ４に支持される。また、変形例のリードフレームＬＦでは、ダイパッドＤＰＬは、リードＬＤ２ａ，ＬＤ２ｂを介して枠部ＬＦ３に連結されるとともに、リードＬＤ２ａと支持部ＳＧ４とを介して枠部ＬＦ２に連結され、リードＬＤ２ｂと支持部ＳＧ５とを介して枠部ＬＦ４に連結されている。このため、ダイパッドＤＰＬは、リードＬＤ２ａ，ＬＤ２および支持部ＳＧ４，ＳＧ５によって枠部ＬＦ２，ＬＦ３，ＬＦ４に支持される。
【0142】
これ以外については、図２０の変形例のリードフレームＬＦも上記８のリードフレームとほぼ同様であるので、ここではその繰り返しの説明は省略する。
【0143】
ダイボンディング工程とワイヤボンディング工程については、変形例の半導体装置ＰＫＧ１を製造する場合も、上記半導体装置ＰＫＧを製造する場合とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【0144】
図２１は、変形例の半導体装置ＰＫＧ１の製造工程中の平面図であり、モールド工程を行って封止部ＭＲを形成した段階が示されている。
【0145】
モールド工程により、ダイパッドＤＰＨ，ＤＰＬと半導体チップＣＰＣ，ＣＰＨ，ＣＰＬと複数のワイヤＢＷと複数のリードＬＤのインナリード部とを封止する封止部ＭＲが形成される。
【0146】
封止部ＭＲを形成すると、支持部ＳＧ３，ＳＧ４，ＳＧ５，ＳＧ６のそれぞれの一部も封止部ＭＲ内に封止される。具体的には、支持部ＳＧ３は、封止部ＭＲの角部ＫＤ１近傍で封止部ＭＲ内に封止される部分と、封止部ＭＲの側面ＭＲｃ２から封止部ＭＲ外に突出して枠部ＬＦ２に連結される部分とを、一体的に有している。支持部ＳＧ４は、封止部ＭＲの角部ＫＤ２近傍で封止部ＭＲ内に封止される部分と、封止部ＭＲの側面ＭＲｃ２から封止部ＭＲ外に突出して枠部ＬＦ２に連結される部分とを、一体的に有している。支持部ＳＧ５は、封止部ＭＲの角部ＫＤ３近傍で封止部ＭＲ内に封止される部分と、封止部ＭＲの側面ＭＲｃ４から封止部ＭＲ外に突出して枠部ＬＦ４に連結される部分とを、一体的に有している。支持部ＳＧ６は、封止部ＭＲの角部ＫＤ４近傍で封止部ＭＲ内に封止される部分と、封止部ＭＲの側面ＭＲｃ４から封止部ＭＲ外に突出して枠部ＬＦ４に連結される部分とを、一体的に有している。
【0147】
封止部ＭＲは、側面ＭＲｃ１側の複数のリードＬＤ（ＬＤ１，ＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃ）によって枠部ＬＦ１に支持され、側面ＭＲｃ３側の複数のリードＬＤ（ＬＤ２，ＬＤ２ａ，ＬＤ２ｂ）によって枠部ＬＦ３に支持され、側面ＭＲｃ２側の支持部ＳＧ３，ＳＧ４によって枠部ＬＦ２に支持され、側面ＭＲｃ４側の支持部ＳＧ５，ＳＧ６によって枠部ＬＦ４に支持される。すなわち、封止部ＭＲは、複数のリードＬＤおよび支持部ＳＧ３，ＳＧ４，ＳＧ５，ＳＧ６によって枠部ＬＦ１，ＬＦ２，ＬＦ３，ＬＦ４に安定的に支持される。
【0148】
モールド工程で封止部ＭＲを形成した後、封止部ＭＲから露出しているリードＬＤのアウタリード部に必要に応じてめっき層（図示せず）を形成する。その後、封止部ＭＲの外部において、リードＬＤを所定の位置で切断して、リードフレームＬＦのフレーム枠（枠部ＬＦ１，ＬＦ３）から分離する。この際、封止部ＭＲの側面ＭＲｃ１側の複数のリードＬＤ（ＬＤ１，ＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃ）の切断工程と封止部ＭＲの側面ＭＲｃ３側の複数のリードＬＤ（ＬＤ２，ＬＤ２ａ，ＬＤ２ｂ）の切断工程とを任意の順序で行った後に、封止部ＭＲから突出する部分の支持部ＳＧ３，ＳＧ４，ＳＧ５，ＳＧ６を切断する。これにより、封止部ＭＲが支持部ＳＧ３，ＳＧ４，ＳＧ５，ＳＧ６によって枠部ＬＦ２，ＬＦ４に支持された状態でリードＬＤの切断工程を行うことができるため、リードＬＤを的確に切断することができる。
【0149】
その後、上記半導体装置ＰＫＧの製造工程と同様に、封止部ＭＲから突出するリードＬＤのアウタリード部を折り曲げ加工（リード加工、リード成形）することにより、変形例の半導体装置ＰＫＧ１が製造される。
【0150】
変形例の半導体装置ＰＫＧ１を製造する場合は、リードフレームＬＦにおいて、ダイパッドＤＰＨは、リードＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃによって枠部ＬＦ１に支持されるだけでなく、リードＬＤ１ｂ，ＬＤ１ｃおよび支持部ＳＧ３，ＳＧ６によって枠部ＬＦ２，ＬＦ４に支持される。また、リードフレームＬＦにおいて、ダイパッドＤＰＬは、リードＬＤ２ａ，ＬＤ２ｂによって枠部ＬＦ３に支持されるだけでなく、リードＬＤ２ａ，ＬＤ２ｂおよび支持部ＳＧ４，ＳＧ５によって枠部ＬＦ２，ＬＦ４に支持される。このため、ダイパッドＤＰＨ，ＤＰＬをリードフレームＬＦのフレーム枠に安定して支持することができるため、ダイボンディング工程、ワイヤボンディング工程およびモールド工程を行いやすくなる。また、封止部ＭＲが支持部ＳＧ３，ＳＧ４，ＳＧ５，ＳＧ６によって枠部ＬＦ２，ＬＦ４に支持された状態でリードＬＤの切断工程を行うことができるため、リードＬＤを的確に切断することができる。
【0151】
また、変形例の半導体装置ＰＫＧ１では、支持部ＳＧ３，ＳＧ４は封止部ＭＲの側面ＭＲｃ２で露出しているが、封止部ＭＲの側面ＭＲｃ２において、支持部ＳＧ３の露出部は封止部ＭＲの角部ＫＤ１近傍に位置し、支持部ＳＧ４の露出部は封止部ＭＲの角部ＫＤ２近傍に位置している（図１８、図１９、図２１参照）。また、支持部ＳＧ５，ＳＧ６は封止部ＭＲの側面ＭＲｃ４で露出しているが、封止部ＭＲの側面ＭＲｃ４において、支持部ＳＧ５の露出部は封止部ＭＲの角部ＫＤ３近傍に位置し、支持部ＳＧ６の露出部は封止部ＭＲの角部ＫＤ４近傍に位置している（図１８、図１９、図２１参照）。これにより、封止部ＭＲからの支持部ＳＧ３の露出部と支持部ＳＧ４の露出部との間の沿面距離（封止部ＭＲの表面に沿った距離）を大きくすることができ、また、封止部ＭＲからの支持部ＳＧ５の露出部と支持部ＳＧ６の露出部との間の沿面距離を大きくすることができる。従って、半導体装置ＰＫＧ１の信頼性をより向上させることができる。
【0152】
但し、封止部ＭＲの側面ＭＲｃ１では、支持部ＳＧ３，ＳＧ６は露出していないことがより好ましく、また、封止部ＭＲの側面ＭＲｃ３では、支持部ＳＧ４，ＳＧ５は露出していないことがより好ましい。すなわち、支持部ＳＧ３，ＳＧ４，ＳＧ５，ＳＧ６の側面は、封止部ＭＲで覆われていることが好ましい。これにより、支持部ＳＧ３，ＳＧ４，ＳＧ５，ＳＧ６に起因して封止部ＭＲにクラックが発生するのを、より的確に抑制または防止することができる。
【0153】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0154】
ＢＤＣ，ＢＤＨ，ＢＤＬ 接合材
ＢＴ１，ＢＴ２ 電源
ＢＷ ワイヤ
ＣＣ 制御回路
ＣＰＣ，ＣＰＣ１０１，ＣＰ２０１，ＣＰＨ，ＣＰＬ 半導体チップ
ＤＰＨ，ＤＰＨ１０１，ＤＰＬ，ＤＰＬ１０１ ダイパッド
ＤＰＨａ，ＤＰＬａ 上面
ＤＰＨｂ，ＤＰＬｂ 下面
ＤＰＨｃ１，ＤＰＨｃ２，ＤＰＨｃ３，ＤＰＨｃ４，ＤＰＬｃ１，ＤＰＬｃ２，ＤＰＬｃ３，ＤＰＬｃ４ 側面
ＤＲ 駆動回路
ＫＤ１，ＫＤ２，ＫＤ３，ＫＤ４ 角部
ＬＤ，ＬＤ１，ＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃ，ＬＤ２，ＬＤ２ａ，ＬＤ２ｂ リード
ＬＯＤ 負荷
ＭＲ 封止部
ＭＲａ 上面
ＭＲｂ 下面
ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４ 側面
ＭＷ１，ＭＷ２，ＭＷ３ 多層配線構造
ＰＡ，ＰＡ２，ＰＡ３ 保護膜
ＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４，ＰＨ１，ＰＨ２，ＰＨ３，ＰＨ４，ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４ パッド
ＰＫＧ，ＰＫＧ１０１ 半導体装置
ＲＸ１，ＲＸ２ 受信回路
ＳＢ１，ＳＢ２，ＳＢ３ 半導体基板
ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４，ＳＧ５，ＳＧ６ 支持部
ＴＳ１，ＴＳ２ パワートランジスタ
ＴＸ１，ＴＸ２ 送信回路
ＷＲ１，ＷＲ２ 配線
ＢＴ１，ＢＴ２ 電源
ＢＷ ワイヤ
ＣＣ 制御回路
ＣＰＣ，ＣＰＣ１０１，ＣＰ２０１，ＣＰＨ，ＣＰＬ 半導体チップ
ＤＰＨ，ＤＰＨ１０１，ＤＰＬ，ＤＰＬ１０１ ダイパッド
ＤＰＨａ，ＤＰＬａ 上面
ＤＰＨｂ，ＤＰＬｂ 下面
ＤＰＨｃ１，ＤＰＨｃ２，ＤＰＨｃ３，ＤＰＨｃ４，ＤＰＬｃ１，ＤＰＬｃ２，ＤＰＬｃ３，ＤＰＬｃ４ 側面
ＤＲ 駆動回路
ＫＤ１，ＫＤ２，ＫＤ３，ＫＤ４ 角部
ＬＤ，ＬＤ１，ＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃ，ＬＤ２，ＬＤ２ａ，ＬＤ２ｂ リード
ＬＯＤ 負荷
ＭＲ 封止部
ＭＲａ 上面
ＭＲｂ 下面
ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４ 側面
ＭＷ１，ＭＷ２，ＭＷ３ 多層配線構造
ＰＡ，ＰＡ２，ＰＡ３ 保護膜
ＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４，ＰＨ１，ＰＨ２，ＰＨ３，ＰＨ４，ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４ パッド
ＰＫＧ，ＰＫＧ１０１ 半導体装置
ＲＸ１，ＲＸ２ 受信回路
ＳＢ１，ＳＢ２，ＳＢ３ 半導体基板
ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４，ＳＧ５，ＳＧ６ 支持部
ＴＳ１，ＴＳ２ パワートランジスタ
ＴＸ１，ＴＸ２ 送信回路
ＷＲ１，ＷＲ２ 配線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】