特開 2023-181707 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023181707

(43)【公開日】2023-12-25

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/768 20060101AFI20231218BHJP

【ＦＩ】

H01L21/90 B

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2022094985

(22)【出願日】2022-06-13

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】白石 信仁

【テーマコード（参考）】

5F033

【Ｆターム（参考）】

5F033HH07

5F033HH32

5F033HH33

5F033JJ11

5F033JJ18

5F033JJ19

5F033JJ32

5F033JJ33

5F033KK08

5F033KK11

5F033KK18

5F033KK21

5F033KK32

5F033KK33

5F033MM13

5F033NN32

5F033QQ09

5F033QQ17

5F033QQ48

5F033VV09

5F033XX09

(57)【要約】

【課題】半導体装置の性能向上を実現する。
【解決手段】半導体装置ＳＤは、配線層ＭＷと、配線層ＭＷを覆う絶縁層ＩＬ３と、絶縁層ＩＬ３上に設けられた薄膜抵抗ＴＲと、薄膜抵抗ＴＲを配線層ＭＷに接続するプラグ電極ＰＬとを備える。プラグ電極ＰＬは、バリア層ＢＲと埋込層ＢＭとを含む。埋込層ＢＭは、第１傾斜面ＳＬ１で囲まれた領域を埋める充填部ＦＭと、充填部ＦＭから第２傾斜面ＳＬ２に沿って伸びる伸張部ＥＸとで構成される。薄膜抵抗ＴＲは、プラグ電極ＰＬの充填部ＦＭおよび伸張部ＥＸに接触している。第２傾斜面ＳＬ２が半導体基板の主面に対してなす第２傾斜角θ２は、第１傾斜面ＳＬ１が半導体基板の主面に対してなす第１傾斜角θ１よりも小さい。
【選択図】図３

【特許請求の範囲】

【請求項1】

主面を有する半導体基板と、
前記半導体基板の前記主面上に形成された配線層と、
前記配線層を覆うように設けられ、上面と、前記配線層の一部を露出するビアとを有する絶縁層と、
前記ビア内に設けられたプラグ電極と、
前記プラグ電極上および前記絶縁層上に設けられ、前記プラグ電極を介して前記配線層に電気的に接続された薄膜抵抗と、
を備える半導体装置であって、
前記ビアは、その周囲が前記配線層に接する第１傾斜面と、前記第１傾斜面につながる第２傾斜面とを含み、
前記第１傾斜面は、前記主面に対して第１傾斜角を有し、
前記第２傾斜面は、前記主面に対して第２傾斜角を有し、
前記第２傾斜角は、前記第１傾斜角よりも小さく、
前記プラグ電極は、前記第１傾斜面上および前記第２傾斜面上に延在するバリア層と、前記バリア層上に設けられた埋込層とを有し、
前記埋込層は、前記バリア層上に形成され、前記第１傾斜面で囲まれた領域を埋める充填部と、前記充填部から前記第２傾斜面に沿って前記バリア層上に伸びる伸張部とを有し、
前記薄膜抵抗は、前記充填部と前記伸張部とに接触している、半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記上面は、前記主面に略平行であり、
前記主面に垂直な方向において、前記伸張部の先端から前記上面までの距離は第１深さであり、
前記上面から前記充填部の上面である研磨面までの第２深さは、前記第１深さよりも深い、半導体装置。

【請求項3】

請求項１に記載の半導体装置において、
前記ビアは、第３傾斜面を含み、
前記第２傾斜面は、前記第１傾斜面と前記第３傾斜面とを互いに接続し、
前記第３傾斜面は、前記主面に対して第３傾斜角を有し、前記第３傾斜角は、前記第２傾斜角よりも小さく、
前記プラグ電極上に設けられた前記薄膜抵抗は、前記第３傾斜面を介して前記上面上に延在している、半導体装置。

【請求項4】

請求項１に記載の半導体装置において、
前記薄膜抵抗は、前記第２傾斜面と前記伸張部との間に設けられた前記バリア層に接触している、半導体装置。

【請求項5】

請求項１に記載の半導体装置において、
前記薄膜抵抗の膜厚は、前記バリア層の膜厚よりも薄い、半導体装置。

【請求項6】

請求項１に記載の半導体装置において、
前記薄膜抵抗は、ＳｉＣｒ、ＳｉＣｒＣ，ＮｉＣｒ、ＴｉＮまたはＴａＮからなる、半導体装置。

【請求項7】

請求項１に記載の半導体装置において、
前記埋込層は、タングステンまたは銅を主成分とする金属膜からなる、半導体装置。

【請求項8】

配線層と、前記配線層を覆う絶縁層と、前記絶縁層上に設けられた薄膜抵抗と、前記絶縁層内に設けられ、前記薄膜抵抗を前記配線層に接続し、かつバリア層と埋込層とを含むプラグ電極と、を備える半導体装置の製造方法であって、
（ａ）主面を有する半導体基板と、前記半導体基板の前記主面上に設けられた前記配線層と、前記配線層を覆い、かつ上面を有する前記絶縁層とを準備する工程、
（ｂ）前記絶縁層に、前記配線層の一部を露出し、かつ第１傾斜面で囲まれた第１開口を形成する工程、
（ｃ）前記第１開口の上部に、第２傾斜面で囲まれた第２開口を形成する工程、
（ｄ）前記第１開口から露出した前記配線層、前記第１傾斜面、前記第２傾斜面および前記上面の上に前記バリア層を形成する工程、
（ｅ）前記バリア層上に埋込金属層を形成することによって、前記第１開口および前記第２開口を埋め込む工程、
（ｆ）前記埋込金属層にＣＭＰ処理を施し、前記上面上および前記第２開口内の前記バリア層および前記埋込金属層を除去することによって、前記第１開口と、前記第２開口の一部とを埋めるように、前記埋込層の一部を構成する充填部を形成する工程、
（ｇ）前記充填部にスパッタエッチング処理を施すことによって、前記第２傾斜面に沿う前記バリア層上に、前記充填部から伸び、かつ前記埋込層の一部を構成する伸張部を形成する工程、
（ｈ）前記充填部および前記伸張部に接するように前記プラグ電極上に前記薄膜抵抗を形成する工程、
を備え、
前記第１傾斜面は、前記主面に対して第１傾斜角を有し、
前記第２傾斜面は、前記主面に対して第２傾斜角を有し、
前記第２傾斜角は、前記第１傾斜角よりも小さい、半導体装置の製造方法。

【請求項9】

請求項８に記載の半導体装置の製造方法において、
前記上面は、前記主面と略平行であり、
前記主面に垂直な方向において、前記伸張部の先端から前記上面までの距離は第１深さであり、
前記上面から前記充填部の上面である研磨面までの第２深さは、前記第１深さよりも深い、半導体装置の製造方法。

【請求項10】

請求項８に記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記第２開口の上部に第３傾斜面で囲まれた第３開口が形成され、
前記第３傾斜面は前記主面に対して第３傾斜角を有し、前記第３傾斜角は、前記第２傾斜角よりも小さく、
前記プラグ電極上に形成された前記薄膜抵抗は、前記第３傾斜面を介して前記上面上に延在する、半導体装置の製造方法。

【請求項11】

請求項８に記載の半導体装置の製造方法において、
前記（ｃ）工程では、アルゴンガス雰囲気中で前記絶縁層に対してスパッタエッチング処理をすることで、前記第２開口を形成する、半導体装置の製造方法。

【請求項12】

請求項８に記載の半導体装置の製造方法において、
前記（ｇ）工程では、アルゴンガス雰囲気中で前記充填部に対してスパッタエッチング処理をする、半導体装置の製造方法。

【請求項13】

請求項８に記載の半導体装置の製造方法において、
前記薄膜抵抗は、ＳｉＣｒ、ＳｉＣｒＣ，ＮｉＣｒ、ＴｉＮまたはＴａＮからなる、半導体装置の製造方法。

【請求項14】

請求項８に記載の半導体装置の製造方法において、
前記埋込金属層は、タングステンまたは銅を主成分とする金属膜からなる、半導体装置の製造方法。

【請求項15】

請求項８に記載の半導体装置の製造方法において、
前記（ｆ）工程では硬質研磨パッドを用いてＣＭＰ処理を行い、
前記（ｆ）工程の後に、軟質研磨パッドを用いたバフ研磨を施すことなく、前記（ｇ）工程を行う、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、例えば、薄膜抵抗を内蔵する半導体装置およびその製造方法に関する。

【背景技術】

【0002】

例えば、ＯＣＯ（On Chip Oscillator）回路を有するマイコンチップまたはＡＤ／ＤＡコンバータ回路を有するアナログ半導体装置では、半導体チップ内に抵抗素子を内蔵させることが一般的である。このような抵抗素子には、高いシート抵抗および低いＴＣＲ（抵抗温度係数）などが求められるため、金属薄膜抵抗が用いられている。

【0003】

特許文献１には、タングステン（Ｗ）プラグ電極を介して下層配線に接続された薄膜抵抗が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－６５０７５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本願発明者の検討によれば、以下の課題が確認された。プラグ電極は、絶縁層に形成された開口にタングステン膜を埋込んだ後にＣＭＰ(Chemical Mechanical Polishing)法により開口内にのみ選択的にタングステン膜を残すことで形成される。しかしながら、開口の開口径は、絶縁層の上面から開口の底部に向かって減少している。すなわち、開口の側壁は傾斜面である。また、ＣＭＰ法でタングステン膜を研磨する際に、タングステン膜の研磨面の高さは絶縁層の上面よりも低くなる。つまり、絶縁層の上面と研磨面との間に「段差」が発生する。なぜなら、絶縁層に対してタングステン膜の研磨レートが高いスラリーを用いており、さらには絶縁層の上面上のタングステン膜を完全に研磨除去するためにオーバー研磨が必要となるからである。そして、オーバー研磨によって「段差」が発生すると、平面視におけるプラグ電極の径が減少するため、プラグ電極上に形成する薄膜抵抗との接触抵抗が増加するという課題が確認された。

【0006】

「段差」を解消するために、前述の研磨に続いて、タングステン膜に対して絶縁層の研磨レートが高いスラリーを用いてバフ研磨を実施することで、絶縁層とタングステン膜の研磨面をほぼ均一にすることができる。しかしながら、前述の平面視におけるプラグ電極の径が減少するという課題が解消されるわけではない。さらに、バフ研磨を用いると製造コストが増加するという課題もある。

【0007】

製造コストを増加させることなく、薄膜抵抗とプラグ電極との接触抵抗を低減する技術が求められている。

【0008】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0009】

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【0010】

一実施の形態における半導体装置は、配線層と、配線層を覆う絶縁層と、絶縁層上に設けられた薄膜抵抗と、薄膜抵抗を配線層に接続するプラグ電極とを備える。プラグ電極は、バリア層と埋込層とを含み、埋込層は、第１傾斜面で囲まれた領域を埋める充填部と、充填部から第２傾斜面に沿って伸びる伸張部とで構成される。薄膜抵抗は、プラグ電極の充填部および伸張部に接触しており、第２傾斜面が半導体基板の主面に対してなす第２傾斜角は、第１傾斜面が半導体基板の主面に対してなす第１傾斜角よりも小さい。

【0011】

一実施の形態における半導体装置の製造方法は、配線層と、配線層を覆う絶縁層と、絶縁層上に設けられた薄膜抵抗と、絶縁層内に設けられ、薄膜抵抗を配線層に接続し、かつバリア層と埋込層とを含むプラグ電極と、を備える半導体装置の製造方法である。主面を有する半導体基板と、半導体基板の主面上に設けられた配線層と、配線層を覆い、かつ上面を有する絶縁層とを準備する工程、絶縁層に配線層の一部を露出し、かつ第１傾斜面で囲まれた第１開口を形成する工程を含む。さらに、第１開口の上部に第２傾斜面で囲まれた第２開口を形成する工程、第１開口から露出した配線層、第１傾斜面、第２傾斜面および上面の上にバリア層を形成する工程、バリア層上に埋込金属層を形成することによって、第１開口および第２開口を埋め込む工程を含む。さらに、埋込金属層にＣＭＰ処理を施し、上面上および第２開口内のバリア層および埋込金属層を除去することによって、第１開口と、第２開口の一部とを埋めるよう埋込層の一部を構成する充填部を形成する工程を含む。さらに、充填部にスパッタエッチング処理を施すことによって、第２傾斜面に沿うバリア層上に充填部から伸び、かつ埋込層の一部を構成する伸張部を形成する工程、充填部および伸張部に接するようにプラグ電極上に薄膜抵抗を形成する工程を含む。そして、第１傾斜面は、主面に対して第１傾斜角を有し、第２傾斜面は、主面に対して第２傾斜角を有し、第２傾斜角は、第１傾斜角よりも小さい。

【発明の効果】

【0012】

一実施の形態によれば、薄膜抵抗とプラグ電極との接触抵抗を低減することができる。

【図面の簡単な説明】

【0013】

【図1】本実施の形態の半導体装置の平面図である。

【図2】図１のＸ－Ｘ´線に沿う断面図である。

【図3】図２のＡ部の拡大断面図である。

【図4】本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。

【図5】本実施の形態の半導体装置の製造工程を示す断面図である。

【図6】図５に続く本実施の形態の半導体装置の製造工程を示す断面図である。

【図7】図６に続く本実施の形態の半導体装置の製造工程を示す断面図である。

【図8】図７に続く本実施の形態の半導体装置の製造工程を示す断面図である。

【図9】図８に続く本実施の形態の半導体装置の製造工程を示す断面図である。

【図10】図９に続く本実施の形態の半導体装置の製造工程を示す断面図である。

【図11】比較例の半導体装置の製造工程を示す断面図である。

【図12】図１１に続く比較例の半導体装置の製造工程を示す断面図である。

【図13】変形例の半導体装置の断面面である。

【図14】変形例の半導体装置の製造工程を示す断面図である。

【図15】図１４に続く変形例の半導体装置の製造工程を示す断面図である。

【図16】図１５に続く変形例の半導体装置の製造工程を示す断面図である。

【図17】ＣＭＰにおける研磨面の高さバラツキを示す図である。

【発明を実施するための形態】

【0014】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

【0015】

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

【0016】

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

【0017】

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0018】

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

【0019】

なお、図３以降で半導体基板ＳＢを省略しているが、図２に示すように、配線層ＭＷ、プラグ電極ＰＬ及び薄膜抵抗ＴＲは、半導体基板ＳＢの上に形成されているため、図３以降の説明で半導体基板ＳＢ、主面ＳＢａなどの用語を用いる場合がある。

【0020】

また、「深さ」または「高さ」の用語は、半導体基板ＳＢの主面ＳＢａに垂直な方向におけるＡ面（またはＡ点）とＢ面（またはＢ点）との距離を意味する。

【0021】

（実施の形態）
＜半導体装置の構造＞
図１は本実施の形態の半導体装置の平面図である。図２は図１のＸ－Ｘ´線に沿う断面図である。図３は図２のＡ部の拡大断面図である。但し、図３以降では後述するマスク層ＭＫおよび絶縁層ＩＬ４は省略している。

【0022】

図１に示すように、半導体装置ＳＤは複数個の薄膜抵抗（薄膜抵抗素子）ＴＲを有する。平面視において、各薄膜抵抗ＴＲは、Ｙ方向において所望の幅を有し、Ｘ方向に延在する略長方形を有する。略長方形には、４つの角が、面取りされた形状または丸められた形状などが含まれる。Ｘ方向とＹ方向は、半導体基板ＳＢの主面ＳＢａ（図２参照）に沿う方向であり、互いに直行する方向である。複数の薄膜抵抗ＴＲは、Ｘ方向およびＹ方向に行列状に配置されている。各薄膜抵抗ＴＲは、その両端に配置されたプラグ電極ＰＬにより、下層の配線層ＭＷに接続されている。図１では、４つの薄膜抵抗ＴＲが配線層ＭＷにより直列接続された例を示しているが、複数の薄膜抵抗ＴＲは並列接続することもできる。また、直列接続した複数の薄膜抵抗ＴＲを並列接続すること、並列接続した複数の薄膜抵抗ＴＲを直列接続することもできる。

【0023】

なお、プラグ電極ＰＬの直径Ｈと、Ｘ方向およびＹ方向に隣接するプラグ電極ＰＬ間の間隔Ｓとの関係は、Ｈ／Ｓ≦１とするのが好ましい。つまり、隣接するプラグ電極ＰＬ間の間隔Ｓは、プラグ電極ＰＬの直径Ｈと等しいか、または、それ以上とする。Ｈ／Ｓ＞１の場合、後述するプラグ電極ＰＬを形成するためのＣＭＰ工程で、プラグ電極ＰＬを囲む絶縁層ＩＬ３の上面ＵＦに対して研磨面ＢＭＴ（図３、図９参照）を十分に下げることができないからである。つまり、Ｈ／Ｓ≦１とすることで、ＣＭＰ工程において、プラグ電極ＰＬの高さ（言い換えると、絶縁層ＩＬ３の上面ＵＦに対する研磨面ＢＭＴの降下量または上面ＵＦに対する研磨面ＢＭＴの深さ）制御性が向上する。

【0024】

図２に示すように、配線層ＭＷ、プラグ電極ＰＬおよび薄膜抵抗ＴＲは、半導体基板ＳＢ上に形成されている。半導体基板ＳＢは、所望の膜厚を有し、平坦な主面ＳＢａと平坦な裏面ＳＢｂとを有する。図示しないが、主面ＳＢａには複数のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、ＭＩＳＦＥＴを囲むＳＴＩ（Shallow Trench Isolation）と呼ばれる素子分離層が形成されている。素子分離層は、隣接するＭＩＳＦＥＴ間を電気的に分離するために設けられている。素子分離層は、半導体基板ＳＢに埋め込まれた絶縁層（例えば、酸化膜）で形成されており、素子分離層（絶縁層）は、主面ＳＢａおよび裏面ＳＢｂに対して平行な上面を有している。後述する傾斜角の基準面を主面ＳＢａとする場合、例えば、素子分離層の上面とすることができる。また、傾斜角の基準面を裏面ＳＢｂとすることもできる。主面ＳＢａ上には複数の絶縁層ＩＬ１およびＩＬ２が形成されており、例えば、ＣＭＰ法で平坦化されかつ主面ＳＢａと略平行な上面を持つ絶縁層ＩＬ２上に配線層ＭＷが形成されている。配線層ＭＷは、主導体層ＭＷａとバリア層ＭＷｂおよびＭＷｃとの積層構造を有する。主導体層ＭＷａは、例えば、アルミニウム（Ａｌ）または銅（Ｃｕ）を主成分とする金属膜である。バリア層ＭＷｂおよびＭＷｃは、例えば、チタン（Ｔｉ）とチタン（Ｔｉ）上の窒化チタン（ＴｉＮ）との積層膜、窒化タンタル（ＴａＮ）膜、または、タンタル（Ｔａ）とタンタル（Ｔａ）上の窒化タンタル（ＴａＮ）との積層膜からなる。配線層ＭＷは、その側壁および上面を絶縁層ＩＬ３で覆われている。絶縁層ＩＬ３は、積層膜で構成することも可能であり、例えば、配線層ＭＷの側壁を覆う絶縁層と、配線層ＭＷの上面を覆う絶縁層とを別層とすることもできる。

【0025】

配線層ＭＷ上には絶縁層ＩＬ３内に設けられたプラグ電極ＰＬが配置されており、絶縁層ＩＬ３上には薄膜抵抗ＴＲが形成されている。薄膜抵抗ＴＲの両端に位置するプラグ電極ＰＬにより薄膜抵抗ＴＲは、配線層ＭＷに電気的に接続されている。薄膜抵抗ＴＲは、マスク層ＭＫおよび絶縁層ＩＬ４で覆われている。マスク層ＭＫは、薄膜抵抗ＴＲを所望のパターンに加工するためのハードマスクであり、例えば、酸化膜または窒化膜などからなる。絶縁層ＩＬ１からＩＬ４は、例えば、酸化膜、窒化膜または酸化膜と窒化膜との積層膜などからなる。

【0026】

図３に示すように、薄膜抵抗ＴＲはプラグ電極ＰＬを介して配線層ＭＷに接続されている。配線層ＭＷは絶縁層ＩＬ３で覆われている。絶縁層ＩＬ３はＣＭＰ法で平坦化され、主面ＳＢａと略平行な上面ＵＦを有する。絶縁層ＩＬ３には配線層ＭＷの一部を露出するビア（開口）ＶＡが設けられており、ビアＶＡ内にはプラグ電極ＰＬが埋め込まれ、プラグ電極ＰＬは配線層ＭＷに接触している。

【0027】

ビアＶＡは、絶縁層ＩＬ３に設けられた第１傾斜面ＳＬ１，第２傾斜面ＳＬ２および第３傾斜面ＳＬ３でその周囲を囲まれた（規定された）開口である。第１傾斜面ＳＬ１、第２傾斜面ＳＬ２および第３傾斜面ＳＬ３は、配線層ＭＷ側から絶縁層ＩＬ３の上面ＵＦに向かって第１傾斜面ＳＬ１、第２傾斜面ＳＬ２および第３傾斜面ＳＬ３の順に並んでいる。第１傾斜面ＳＬ１、第２傾斜面ＳＬ２および第３傾斜面ＳＬ３は、半導体基板ＳＢの主面ＳＢａに対する第１傾斜角θ１、第２傾斜角θ２および第３傾斜角θ３を有する。第２傾斜角θ２は第１傾斜角θ１よりも小さく、第３傾斜角θ３は第２傾斜角θ２よりも小さい。例えば、第１傾斜角θ１は、例えば８７°（８４°≦θ１＜９０°）である。第２傾斜角θ２は、例えば７０°（６５°≦θ２≦７５）である。第３傾斜角θ３は、例えば２０°（１５°≦θ３≦２５）である。つまり、第１傾斜面ＳＬ１，第２傾斜面ＳＬ２および第３傾斜面ＳＬ３は、配線層ＭＷ側から絶縁層ＩＬ３の上面ＵＦに向かって、ビアＶＡの開口径が広がるように傾斜している。

【0028】

プラグ電極ＰＬは、埋込層ＢＭとバリア層ＢＲとで構成されている。バリア層ＢＲは、ビアＶＡの底面上と、第１傾斜面ＳＬ１および第２傾斜面ＳＬ２上とに連続して形成され、ビアＶＡの底面に設けられたバリア層ＢＲは配線層ＭＷに接触している。バリア層ＢＲ上には埋込層ＢＭが形成され、埋込層ＢＭは充填部ＦＭと伸張部ＥＸとを備える。充填部ＦＭは、第１傾斜面ＳＬ１で囲まれた第１開口ＯＰ１および第２傾斜面ＳＬ２で囲まれた第２開口ＯＰ２の一部を埋め込むように形成されている（図９参照）。そして、第２傾斜面ＳＬ２上に形成されたバリア層ＢＲ上には、充填部ＦＭから伸びるように伸張部ＥＸが形成されている。伸張部ＥＸは第２傾斜面ＳＬ２に沿って充填部ＦＭから絶縁層ＩＬ３の上面ＵＦに向かって突出している。従って、絶縁層ＩＬ３の上面ＵＦから充填部ＦＭの上面である研磨面ＢＭＴまでの深さｄ２は、絶縁層ＩＬ３の上面ＵＦから伸張部ＥＸの先端またはバリア層ＢＲの先端までの深さｄ１よりも深い（大きい）（ｄ２＞ｄ１）。言い換えると、伸張部ＥＸの先端またはバリア層ＢＲの先端は、充填部ＦＭの上面である研磨面ＢＭＴよりも半導体基板ＳＢの主面ＳＢａから離れている。

【0029】

薄膜抵抗ＴＲは、絶縁層ＩＬ３の上面ＵＦ上およびビアＶＡ内に設けられ、ビアＶＡ内でプラグ電極ＰＬに接触している。薄膜抵抗ＴＲは、プラグ電極ＰＬの充填部ＦＭおよび伸張部ＥＸに接触しており、第２傾斜面ＳＬ２上のバリア層ＢＲにも接触している。薄膜抵抗ＴＲがプラグ電極ＰＬの充填部ＦＭおよび伸張部ＥＸに接触しているため、プラグ電極ＰＬが伸張部ＥＸを有さない場合に比べて、薄膜抵抗ＴＲとプラグ電極ＰＬとの接触抵抗を低減できる。また、薄膜抵抗ＴＲがプラグ電極ＰＬの充填部ＦＭ、伸張部ＥＸおよびバリア層ＢＲに接触しているため、プラグ電極ＰＬに伸張部ＥＸおよび第２傾斜面ＳＬ２上のバリア層ＢＲが存在しない場合に比べて、薄膜抵抗ＴＲとプラグ電極ＰＬとの接触抵抗を低減できる。プラグ電極ＰＬが伸張部ＥＸを有することで、平面視および断面視において、薄膜抵抗ＴＲとプラグ電極ＰＬとの接触面積が増加し、その結果、接触抵抗が低減される。

【0030】

また、プラグ電極ＰＬ上の薄膜抵抗ＴＲは第３傾斜面ＳＬ３を介して絶縁層ＩＬ３の上面ＵＦに延在している。第３傾斜面ＳＬ３の第３傾斜角θ３が、第１傾斜面ＳＬ１の第１傾斜角θ１および第２傾斜面ＳＬ２の第２傾斜角θ２に比べて小さいため、薄膜抵抗ＴＲの断線を防止または抑制することができる。薄膜抵抗ＴＲの膜厚ｈが、例えば第３傾斜面ＳＬ３による段差ｄ１（絶縁層ＩＬ３の上面ＵＦから伸張部ＥＸ先端までの深さｄ１とほぼ等しい）よりも薄い場合、（第３傾斜面ＳＬ３のＸ方向の長さＷ１）＞（第３傾斜面ＳＬ３による段差ｄ１）とすることが、薄膜抵抗ＴＲの断線防止に有効である。

【0031】

因みに、薄膜抵抗ＴＲは、例えば、シリコン・クロム（ＳｉＣｒ）、シリコン・クロム・炭素（ＳｉＣｒＣ）、ニッケル・クロム（ＮｉＣｒ）、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）等からなる。薄膜抵抗ＴＲの膜厚ｈは５ｎｍ～１０ｎｍである。絶縁層ＩＬ３の上面ＵＦから伸張部ＥＸ先端までの深さ（第３傾斜面ＳＬ３による段差）ｄ１は５ｎｍ～１５ｎｍである。絶縁層ＩＬ３の上面ＵＦから充填部ＦＭの上面である研磨面ＢＭＴまでの深さｄ２は５０ｎｍ未満である。

【0032】

＜半導体装置の製造方法＞
図４は、本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。図５～１０は、本実施の形態の半導体装置の製造工程を示す断面図である。図１１～１２は、比較例の半導体装置の製造工程を示す断面図である。図１７は、ＣＭＰにおける研磨面の高さバラツキを示す図面である。本実施の形態の半導体装置ＳＤの製造工程は、図４に示すステップＳ１～Ｓ９を含む。

【0033】

図４に示す配線層ＭＷ形成工程（ステップＳ１）および絶縁層ＩＬ３形成工程（ステップＳ２）では、図５に示すように、絶縁層ＩＬ２上に配線層ＭＷを形成する。絶縁層ＩＬ２の上面はＣＭＰ法による平坦化処理が施されており、配線層ＭＷは絶縁層ＩＬ２の平坦面上に形成される。配線層ＭＷは、主導体層ＭＷａとバリア層ＭＷｂおよびＭＷｃとの積層構造を有する。主導体層ＭＷａは、例えば、アルミニウム（Ａｌ）または銅（Ｃｕ）を主成分とする金属膜である。バリア層ＭＷｂおよびＭＷｃは、例えば、チタン（Ｔｉ）とチタン（Ｔｉ）上の窒化チタン（ＴｉＮ）との積層膜、窒化タンタル（ＴａＮ）膜、または、タンタル（Ｔａ）とタンタル（Ｔａ）上の窒化タンタル（ＴａＮ）との積層膜からなる。次に、配線層ＭＷを覆うように絶縁層ＩＬ３を形成する。絶縁層ＩＬ３の上面ＵＦはＣＭＰ法で平坦化され、半導体基板ＳＢの主面ＳＢａと並行または略平行になっている。絶縁層ＩＬ３は、例えば、酸化膜、窒化膜または酸化膜と窒化膜との積層膜などからなる。

【0034】

図４に示す第１開口ＯＰ１形成工程（ステップＳ３）では、図６に示すように、絶縁層ＩＬ３に第１開口ＯＰ１を形成し、配線層ＭＷの一部を露出する。第１開口ＯＰ１は、絶縁層ＩＬ３に異方性エッチングを施すことによって形成される。第１開口ＯＰ１は、絶縁層ＩＬ３に形成された第１傾斜面ＳＬ１によってその周囲を囲まれており、第１傾斜面ＳＬ１によって規定されている。第１傾斜面ＳＬ１は、絶縁層ＩＬ３の上面ＵＦから配線層ＭＷに達する。第１傾斜面ＳＬ１は半導体基板ＳＢの主面ＳＢａに対して第１傾斜角θ１を有し、第１傾斜角θ１は、例えば８７°（８４°≦θ１＜９０）とする。

【0035】

図４に示す第２開口ＯＰ２形成工程（ステップＳ４）では、図７に示すように、第１開口ＯＰ１の上部に第２開口ＯＰ２を形成する。第２開口ＯＰ２は、第２傾斜面ＳＬ２でその周囲を囲まれ、第２傾斜面ＳＬ２で規定されている。第２傾斜面ＳＬ２は半導体基板ＳＢの主面ＳＢａに対して第２傾斜角θ２を有し、第２傾斜角θ２は、例えば７０°（６５°≦θ２＜７５°）とする。第２傾斜面ＳＬ２は、第１傾斜面ＳＬ１を有する絶縁層ＩＬ３に対してアルゴン（Ａｒ）雰囲気中でスパッタエッチング（スパッタエッチング処理）を実施することで形成される。このスパッタエッチングにより、第１開口ＯＰ１から露出した配線層ＭＷ表面の酸化物などを除去することができる。

【0036】

図４に示すバリア層ＢＲ形成工程（ステップＳ５）および埋込金属層ＢＭＦ堆積工程（ステップＳ６）では、図８に示すように、第１開口ＯＰ１の底部上（言い換えると、第１開口ＯＰ１で露出した配線層ＭＷの上）、第１傾斜面ＳＬ１上、第２傾斜面ＳＬ２上および絶縁層ＩＬ３の上面ＵＦ上にバリア層ＢＲを堆積する。次に、バリア層ＢＲ上に埋込金属層ＢＭＦを堆積し、第１開口ＯＰ１および第２開口ＯＰ２を埋込金属層ＢＭＦで埋め込む。バリア層ＢＲは、例えば、チタン（Ｔｉ）膜（下層）と窒化チタン（ＴｉＮ）膜（上層）との積層膜とし、積層膜の膜厚は５０ｎｍ程度とする。埋込金属層ＢＭＦは、例えば、タングステン（Ｗ）を主成分とする金属膜とし、埋込金属層ＢＭＦの膜厚は２００～８００ｎｍとする。また、埋込金属層ＢＭＦとして銅（Ｃｕ）を主成分とする金属膜とすることもでき、その場合のバリア層ＢＲは、例えば、窒化タンタル（ＴａＮ）膜としてもよい。

【0037】

図４に示すＣＭＰ工程（ステップＳ７）について図９を用いて説明する。ＣＭＰ法を用いて埋込層ＢＭの一部分である充填部ＦＭを形成し、第２傾斜面ＳＬ２上には、充填部ＦＭから露出するバリア層ＢＲを形成する。ＣＭＰ法を用いて絶縁層ＩＬ３の上面ＵＦ上の埋込金属層ＢＭＦおよびバリア層ＢＲを研磨して除去する。すなわち、第１開口ＯＰ１および第２開口ＯＰ２外に形成された埋込金属層ＢＭＦおよびバリア層ＢＲが除去される。さらに研磨を進め、第２開口ＯＰ２内の埋込金属層ＢＭＦを部分的に除去し、埋込金属層ＢＭＦの研磨面ＢＭＴを上面ＵＦから深さｄ２だけ下げる。こうして第１開口ＯＰ１および第２開口ＯＰ２の一部を埋め込む埋込層ＢＭの一部である充填部ＦＭを形成する。研磨面ＢＭＴは第２傾斜面ＳＬ２の途中に位置するが、深さｄ２は、１０ｎｍ≦ｄ２＜５０ｎｍとするのが好ましい。研磨面ＢＭＴを上面ＵＦより所定値以上下げることで、上面ＵＦ上に埋込金属層ＢＭＦおよびバリア層ＢＲが残留するのを防止できる。このＣＭＰ工程では、硬質研磨パッドと、絶縁層ＩＬ３に対して埋込金属層ＢＭＦの研磨レートが高いスラリーを用いる。硬質研磨パッドとは、被研磨膜側に、例えば発砲ポリウレタンが配置された研磨パッドである。また、このＣＭＰ工程では、バリア層ＢＲの研磨レートが埋込金属層ＢＭＦの研磨レートに比べて小さいことを利用して、第２傾斜面ＳＬ２上に充填部ＦＭから露出したバリア層ＢＲを残すことが重要である。つまり、研磨面ＢＭＴを絶縁層ＩＬ３の上面ＵＦから十分に（深さｄ２≧１０ｎｍ）下げることで、充填部ＦＭから突出し、かつ第２傾斜面ＳＬ２上に延在するバリア層ＢＲを形成できる。さらに、ＣＭＰ工程では、バリア層ＢＲから露出した第２傾斜面ＳＬ２および上面ＵＦが研磨され、第３傾斜面ＳＬ３が形成される。第３開口ＯＰ３は第２開口ＯＰ２上に位置し、第３傾斜面ＳＬ３で周囲を囲まれている（言い換えると、第３傾斜面ＳＬ３で規定されている）。第３傾斜面ＳＬ３は、半導体基板ＳＢの主面ＳＢａに対して第３傾斜角θ３を有し、第３傾斜角θ３は、例えば２０°（１５°≦θ３＜２５°）とする。

【0038】

図４に示すスパッタエッチング工程（ステップＳ８）では、図１０に示すように、第２傾斜面ＳＬ２上で埋込層ＢＭの充填部ＦＭから露出したバリア層ＢＲ上に伸張部ＥＸを形成する。伸張部ＥＸは、充填部ＦＭから突出するように連続的に形成され、充填部ＦＭと伸張部ＥＸとで埋込層ＢＭが構成される。そして、埋込層ＢＭとバリア層ＢＲとでプラグ電極ＰＬが構成される。伸張部ＥＸは、充填部ＦＭに対して、アルゴン（Ａｒ）雰囲気中でスパッタエッチング（スパッタエッチング処理）を施すことで形成される。スパッタエッチングにより充填部ＦＭの金属原子が第２傾斜面ＳＬ２上のバリア層ＢＲの上に飛散、堆積することで伸張部ＥＸが形成される。第２傾斜面ＳＬ２の第２傾斜角θ２が比較的大きく、第３傾斜面ＳＬ３の傾斜角θ３が第２傾斜面ＳＬ２の傾斜角θ２よりも小さく、上面ＵＦは半導体基板ＳＢの主面ＳＢａと略平行で傾斜角がないため、第２傾斜面ＳＬ２上のバリア層ＢＲ上に選択的に伸張部ＥＸを形成できる。

【0039】

図４に示す薄膜抵抗ＴＲ形成工程（ステップＳ９）では、図３に示すように、プラグ電極ＰＬ上および絶縁層ＩＬ３上に薄膜抵抗ＴＲが形成される。薄膜抵抗ＴＲは、プラグ電極ＰＬの充填部ＦＭ、伸張部ＥＸおよびバリア層ＢＲに接触している。プラグ電極ＰＬ上の薄膜抵抗ＴＲは第３傾斜面ＳＬ３を介して上面ＵＦ上に延在している。薄膜抵抗ＴＲは、例えば、スパッタリング法を用いて形成する。この後、薄膜抵抗ＴＲは、図２に示すマスク層ＭＫを用いて、図１に示す長方形のパターンに加工される。

【0040】

ここで比較例の半導体装置ＳＤ０の製造方法を図１１～１２を用いて説明する。比較例の半導体装置ＳＤ０は、図４に示すＣＭＰ工程（ステップＳ７）にバフ研磨工程が追加されている。図９で説明した研磨（「バフレス研磨」と称す）に続いてバフ研磨を実施することにより、図１１に示すように、埋込層ＢＭの研磨面ＢＭＴと絶縁層ＩＬ３の上面ＵＦとを等しい高さ（半導体基板ＳＢの主面ＳＢａを基準とする）に揃えることができる。図９に示すバフレス研磨が終了した構造体に対し、バフ研磨を実施して、研磨面ＢＭＴが第１傾斜面ＳＬ１に達する位置でバフ研磨を終了する。バフ研磨は、例えば、軟質研磨パッドと、埋込金属層ＢＭＦの研磨レートに対して絶縁層ＩＬ３の研磨レートが高いスラリーとを用いる。軟質研磨パッドとは、被研磨膜側に、例えば不織布が配置された研磨パッドである。

【0041】

次に、図４に示すスパッタエッチング工程（ステップＳ８）を実施した後、図４に示す薄膜抵抗ＴＲ形成工程（ステップＳ９）を実施して、図１２に示すように、プラグ電極ＰＬおよび絶縁層ＩＬ３の上面ＵＦの上に薄膜抵抗ＴＲを形成する。

【0042】

バフレス研磨後にバフ研磨を追加した場合、プラグ電極ＰＬの研磨面ＢＭＴと絶縁層ＩＬ３の上面ＵＦとが等しい高さになるため、薄膜抵抗ＴＲの断線を防止することができる。しかしながら、プラグ電極ＰＬと薄膜抵抗ＴＲとの接触領域の幅Ｗ３は、図１０に示す幅Ｗ２に比べ減少するため、プラグ電極ＰＬと薄膜抵抗ＴＲとの接触抵抗が増加してしまう。また、バフ研磨を追加したことで製造コストが増加してしまう。

【0043】

＜本実施の形態の半導体装置およびその製造方法の特徴＞
本実施の形態の半導体装置によれば、図３に示すように、埋込層ＢＭが充填部ＦＭと充填部ＦＭから伸びる伸張部ＥＸとを有するため、薄膜抵抗ＴＲとプラグ電極ＰＬとの接触抵抗を低減することができる。

【0044】

また、図３に示すように、プラグ電極ＰＬ上に形成された薄膜抵抗ＴＲは、第１傾斜面ＳＬ１および第２傾斜面ＳＬ２よりも傾斜が緩やかな第３傾斜面ＳＬ３を介して絶縁層ＩＬ３の上面に延在しているため、薄膜抵抗ＴＲの断線を防止または抑制することができる。

【0045】

また、図３に示すように、ビアＶＡ内において、第３傾斜面ＳＬ３上にはバリア層ＢＲおよび埋込層ＢＭを介することなく薄膜抵抗ＴＲが延在している。つまり、第３傾斜面ＳＬ３上の薄膜抵抗ＴＲは抵抗素子の一部を構成している。そして、第３傾斜面ＳＬ３は、半導体基板ＳＢの主面ＳＢａに対して第３傾斜角θ３を有する、言い換えると、絶縁層ＩＬ３の上面ＵＦに対して第３傾斜角θ３を有する。従って、ビアＶＡが第３傾斜面ＳＬ３を含まず、上面ＵＦがバリア層ＢＲまで延在する場合に比べて、各薄膜抵抗ＴＲに接続された２つのプラグ電極ＰＬ間の平面視における距離を短縮できる。言い換えると、半導体装置ＳＤを小型化できる。

【0046】

本実施の形態の半導体装置の製造方法によれば、図４に示すＣＭＰ工程（ステップＳ７）は、「バフレス研磨」のみとし、図１１の比較例で説明した「バフ研磨」を実施することなく、図４に示すスパッタエッチング工程（ステップＳ８）を実施する。プラグ電極ＰＬを「バフレス研磨」によるＣＭＰ法で形成するため製造コストを低減できる。

【0047】

また、本実施の形態の半導体装置の製造方法によれば、図９に示すＣＭＰ工程（図４のステップＳ７）では、意図的に、研磨面ＢＭＴを絶縁層ＩＬ３の上面ＵＦから深く掘り下げる。そして、バリア層ＢＲと埋込金属層ＢＭＦとの研磨レートの差を利用することで、充填部ＦＭから露出するバリア層ＢＲを第２傾斜面ＳＬ２上に形成する。次に、図１０に示すスパッタエッチング工程（図４のステップＳ８）では、露出したバリア層ＢＲ上に、埋込層ＢＭの一部分である伸張部ＥＸを形成する。次に、図３に示す薄膜抵抗ＴＲ形成工程（図４のステップＳ９）では、埋込層ＢＭを構成する充填部ＦＭおよび伸張部ＥＸに接触するように薄膜抵抗ＴＲを形成する。このような製造方法により、薄膜抵抗ＴＲとプラグ電極ＰＬとの接触抵抗を低減することができる。つまり、図９に示すＣＭＰ工程で、充填部ＦＭから露出するバリア層ＢＲを形成するためには、絶縁層ＩＬ３の上面ＵＦに対する研磨面ＢＭＴの深さｄ２を１０ｎｍ以上とすることが重要である。

【0048】

なお、図１７は、ＣＭＰにおけるプラグ電極ＰＬの研磨面ＢＭＴの高さバラツキを示す図である。「バフ研磨」または「バフレス研磨」を施した各５つのサンプルの研磨面ＢＭＴの高さバラツキを示している。図１７では、「バフ研磨」を「バフ有」と示し、「バフレス研磨」を「バフ無」と示している。縦軸のｄ２は、絶縁層ＩＬ３の上面ＵＦから研磨面ＢＭＴまでの距離であり、図３及び図９に示すｄ２に対応している。図１７の縦軸において、「－５」は研磨面ＢＭＴの高さが上面ＵＦの高さよりも５ｎｍ深い（低い）ことを意味する。「バフ有」では、研磨面ＢＭＴの高さ設定値（０ｎｍ）に対して±５ｎｍ以下のバラツキがあり、「バフ無」では、研磨面ＢＭＴの高さ設定値（２５ｎｍ）に対して±５ｎｍ以下のバラツキがある。従って、「バフ研磨」で研磨面ＢＭＴと上面ＵＦとの間に例えば最大５ｎｍの段差が発生する場合が想定される。本願発明者の検討によれば、この程度の段差では、充填部ＦＭから露出したバリア層ＢＲを形成することはできないことが確認されている。つまり、比較例においては「バフ研磨」による研磨面ＢＭＴの高さバラツキが発生しても、充填部ＦＭから露出したバリア層ＢＲは形成されない。

【0049】

＜変形例＞
変形例は、図３の第２傾斜面ＳＬ２がない構造となっている。図１３は、変形例の半導体装置の断面図である。図１４～１６は、変形例の半導体装置の製造工程を示す断面図である。変形例の半導体装置の製造工程は図４に示す製造工程フローと同様であり、図１４～１６は図７～９に対応している。

【0050】

図１３に示すように、変形例の半導体装置ＳＤ１では、ビアＶＡは、絶縁層ＩＬ３に設けられた第１傾斜面ＳＬ１および第３傾斜面ＳＬ３でその周囲を囲まれた（規定された）開口である。プラグ電極ＰＬは第１開口ＯＰ１内に形成されており、埋込層ＢＭの伸張部ＥＸは第１傾斜面ＳＬ１上に形成されている。

【0051】

伸張部ＥＸおよびバリア層ＢＲは、半導体基板ＳＢの主面ＳＢａに対して傾斜角θ１を有する第１傾斜面ＳＬ１上に形成されているため、薄膜抵抗ＴＲとプラグ電極ＰＬとの接触抵抗を低減できる。また、プラグ電極ＰＬ上の薄膜抵抗ＴＲは、第１傾斜面ＳＬ１よりも緩やかな傾斜を有する第３傾斜面ＳＬ３を介して絶縁層ＩＬ３の上面ＵＦに延在しているため、薄膜抵抗ＴＲの断線を防止または抑制できる。

【0052】

図１４は、図７に対応しており、図４の第２開口ＯＰ２形成工程（ステップＳ４）を示す。第２開口ＯＰ２は、図７に示される第２開口ＯＰ２に比べ浅い。

【0053】

図１５は、図８に対応しており、図４のバリア層ＢＲ堆積工程（ステップＳ５）および埋込金属層ＢＭＦ堆積工程（ステップＳ６）を示す。図１５の説明は図８の説明と同様である。

【0054】

図１６は、図９に対応しており、図４のＣＭＰ工程（ステップＳ７）を示す。図１６に示すように、埋込層ＢＭの充填部ＦＭの研磨面ＢＭＴは第１傾斜面ＳＬ１に達しており、その深さｄ２ａを有する。ＣＭＰ工程では、図１５の第２傾斜面ＳＬ２は研磨されてなくなり、第１傾斜面ＳＬ１に続いて第３傾斜面ＳＬ３が形成される。

【0055】

次に、図４のスパッタエッチング工程（ステップＳ８）および薄膜抵抗ＴＲ形成工程（ステップＳ９）を実施することにより、図１３に示すように、第１傾斜面ＳＬ１上のバリア層ＢＲ上に伸張層ＥＸを形成し、プラグ電極ＰＬ上に薄膜抵抗ＴＲを形成する。

【0056】

変形例においても、上記実施の形態と同様に、薄膜抵抗ＴＲの断線を防止または抑制することができる。

【0057】

また、上記実施の形態と同様に、各薄膜抵抗ＴＲに接続された２つのプラグ電極ＰＬ間の平面視における距離を短縮できる。

【0058】

また、ＣＭＰ工程はバフレス研磨であるため製造コストを低減できる。

【0059】

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

【0060】

その他、上記実施の形態に記載された内容の一部を以下に記載する。

【0061】

［付記１］
主面を有する半導体基板と、
前記半導体基板の前記主面上に形成された配線層と、
前記配線層を覆うように設けられ、上面と、前記配線層の一部を露出するビアとを有する絶縁層と、
前記ビア内に設けられたプラグ電極と、
前記プラグ電極上および前記絶縁層上に設けられ、前記プラグ電極を介して前記配線層に電気的に接続された薄膜抵抗と、
を備える半導体装置であって、
前記ビアは、その周囲が前記配線層に接する第１傾斜面と、前記第１傾斜面につながる第２傾斜面とを含み、
前記第１傾斜面は、前記主面に対して第１傾斜角を有し、
前記第２傾斜面は、前記主面に対して第２傾斜角を有し、
前記第１傾斜角は９０°未満であり、前記第２傾斜角は、前記第１傾斜角よりも小さく、
前記プラグ電極は、前記第１傾斜面上に延在するバリア層と、前記バリア層上に設けられた埋込層とを有し、
前記埋込層は、前記バリア層上に形成され、前記第１傾斜面で囲まれた領域を埋める充填部と、前記充填部から前記上面に向かって伸びる伸張部とを有し、
前記薄膜抵抗は、前記充填部と前記伸張部とに接触している、半導体装置。

【0062】

［付記２］
配線層と、前記配線層を覆う絶縁層と、前記絶縁層上に設けられた薄膜抵抗と、前記絶縁層内に設けられ、前記薄膜抵抗を前記配線層に接続し、かつバリア層と埋込層とを含むプラグ電極と、を備える半導体装置の製造方法であって、
（ａ）主面を有する前記半導体基板と、前記半導体基板の前記主面上に設けられた前記配線層と、前記配線層を覆い、かつ上面を有する前記絶縁層とを準備する工程、
（ｂ）前記絶縁層に前記配線層の一部を露出し、かつ第１傾斜面で囲まれた第１開口を形成する工程、
（ｃ）前記第１開口の上部に第２傾斜面で囲まれた第２開口を形成する工程、
（ｄ）前記第１開口から露出した前記配線層、前記第１傾斜面、前記第２傾斜面および前記上面の上に前記バリア層を形成する工程、
（ｅ）前記バリア層上に埋込金属層を形成することによって、前記第１開口および前記第２開口を埋め込む工程、
（ｆ）前記埋込金属層にＣＭＰ処理を施し、前記上面上および前記第２開口内の前記バリア層および前記埋込金属層を除去することによって、前記第１開口の一部を埋めるように、前記埋込層の一部を構成する充填部を形成する工程、
（ｇ）前記充填部にスパッタエッチング処理を施すことによって、前記第１傾斜面に沿う前記バリア層上に前記充填部から伸び、かつ前記埋込層の一部を構成する伸張部を形成する工程、
（ｈ）前記充填部および前記伸張部に接するように前記プラグ電極上に前記薄膜抵抗を形成する工程、
を備え、
前記（ｆ）工程では、前記第２傾斜面を除去して前記第１傾斜面につながる第３傾斜面を形成し、
前記第１傾斜面は、前記主面に対して第１傾斜角を有し、
前記第３傾斜面は、前記主面に対して第３傾斜角を有し、
前記第１傾斜角は９０°未満であり、前記第３傾斜角は、前記第１傾斜角よりも小さい、半導体装置の製造方法。

【符号の説明】

【0063】

ＢＭ 埋込層
ＢＭＦ 埋込金属層
ＢＭＴ 研磨面
ＢＲ バリア層
ＥＸ 伸張部
ＦＭ 充填部
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４ 絶縁層
ＭＫ マスク層
ＭＷ 配線層
ＭＷａ 主導体層
ＭＷｂ，ＭＷｃ バリア層
ＯＰ１，ＯＰ２，ＯＰ３ 開口
ＰＬ プラグ電極
ＳＢ 半導体基板
ＳＢａ 主面
ＳＢｂ 裏面
ＳＬ１，ＳＬ２，ＳＬ３ 傾斜面
ＴＲ 薄膜抵抗（薄膜抵抗素子）
ＵＦ 上面
ＶＡ ビア（開口）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】