特開 2023-181761 半導体装置の製造方法、および半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023181761

(43)【公開日】2023-12-25

(54)【発明の名称】半導体装置の製造方法、および半導体装置

(51)【国際特許分類】

   H10B 43/27 20230101AFI20231218BHJP

   H10B 41/27 20230101ALI20231218BHJP

   H01L 21/336 20060101ALI20231218BHJP

【ＦＩ】

H01L27/11582

H01L27/11556

H01L29/78 371

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022095084

(22)【出願日】2022-06-13

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】大理 知哉

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP01

5F083EP22

5F083EP76

5F083ER21

5F083GA10

5F083JA39

5F083MA06

5F083MA16

5F083MA19

5F083PR21

5F083PR22

5F101BA00

5F101BB02

5F101BD16

5F101BD30

5F101BD34

5F101BE07

5F101BH02

5F101BH13

(57)【要約】

【課題】長手方向に延びるボイドの発生を抑制しつつトレンチを充填すること。
【解決手段】実施形態の半導体装置の製造方法は、第１トレンチの一部を覆うようにマスク膜を形成することにより前記第１トレンチを長手方向に分割して１以上の第２トレンチを形成し、前記第２トレンチに第１絶縁膜を充填し、前記マスク膜を除去し、前記第１トレンチの全体を覆うように第２絶縁膜を形成する。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１トレンチの一部を覆うようにマスク膜を形成することにより前記第１トレンチを長手方向に分割して１以上の第２トレンチを形成し、
前記第２トレンチに第１絶縁膜を充填し、
前記マスク膜を除去し、
前記第１トレンチの全体を覆うように第２絶縁膜を形成する、
半導体装置の製造方法。

【請求項2】

前記第２トレンチの輪郭を構成する辺であって前記第１トレンチの幅方向の第１辺の長さが、前記第１トレンチの長手方向の第２辺の長さ以上となるように前記マスク膜を形成する、
請求項１に記載の半導体装置の製造方法。

【請求項3】

前記第１絶縁膜または前記第２絶縁膜のうち少なくともいずれかはＡＬＤ法により形成される、
請求項１に記載の半導体装置の製造方法。

【請求項4】

複数の第１絶縁層と複数の第２絶縁層とを１層ずつ交互に積層した積層体を形成し、
前記積層体に第１トレンチを形成し、
前記第１トレンチの一部を覆うようにマスク膜を形成することにより前記第１トレンチを長手方向に分割して１以上の第２トレンチを形成し、
前記第２トレンチに第１絶縁膜を充填し、
前記マスク膜を除去し、
前記第１トレンチの全体を覆うように第２絶縁膜を形成する、
半導体装置の製造方法。

【請求項5】

絶縁膜が充填されたトレンチと、
前記トレンチにおいて前記絶縁膜内を前記トレンチの深さ方向に延び、前記トレンチの長手方向に沿って複数配列される空隙と、
を備える、
半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置の製造方法、および半導体装置に関する。

【背景技術】

【0002】

トレンチに埋め込まれた所定膜にコンタクト等の加工がなされた半導体装置がある。トレンチのアスペクト比が高くなると、所定膜の埋め込み性が低下し、その結果として、トレンチの長手方向に延びるボイドが発生する場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１－１８１８４４号公報

【特許文献2】特開２０１３－１１８２５８号公報

【特許文献3】特開２０００－１７４０１８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、長手方向に延びるボイドの発生を抑制しつつトレンチを充填することが可能な半導体装置の製造方法および半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

実施形態の半導体装置の製造方法は、第１トレンチの一部を覆うようにマスク膜を形成することにより前記第１トレンチを長手方向に分割して１以上の第２トレンチを形成し、前記第２トレンチに第１絶縁膜を充填し、前記マスク膜を除去し、前記第１トレンチの全体を覆うように第２絶縁膜を形成する。

【図面の簡単な説明】

【0006】

【図1】実施形態にかかる半導体装置の概略の構成例を示す図。

【図2】実施形態にかかる半導体装置の詳細の構成例を示す図。

【図3】実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。

【図4】実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。

【図5】比較例の半導体装置の構成例を示す図。

【図6】比較例の半導体装置の構成例を示す図。

【発明を実施するための形態】

【0007】

以下に、実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0008】

（半導体装置の構成例）
図１は、実施形態にかかる半導体装置１の概略の構成例を示す図である。図１（ａ）は半導体装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体装置１のレイアウトを示す模式的な平面図である。ただし、図１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１（ａ）においては一部の上層配線が省略されている。

【0009】

なお、本明細書において、Ｘ方向及びＹ方向はともに、後述するワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。

【0010】

図１に示すように、半導体装置１は、基板ＳＢ上に、周辺回路ＣＵＡ、メモリ領域ＭＲ、貫通コンタクト領域ＴＰ、及び階段領域ＳＲを備える。

【0011】

基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢ上にはトランジスタＴＲ及び配線等を含む周辺回路ＣＵＡが配置されている。周辺回路ＣＵＡは、後述するメモリセルの動作に寄与する。

【0012】

周辺回路ＣＵＡは絶縁層５０で覆われている。絶縁層５０上にはソース線ＳＬが配置されている。ソース線ＳＬ上には複数のワード線ＷＬが積層されている。複数のワード線ＷＬは絶縁膜４９で覆われている。絶縁膜４９は、複数のワード線ＷＬの周囲にも広がっている。

【0013】

複数のワード線ＷＬには、ワード線ＷＬを積層方向に貫通し、かつ、Ｘ方向に沿う方向に延びる複数の板状コンタクトＬＩが配置されている。これにより、複数のワード線ＷＬは、複数の板状コンタクトＬＩによってＹ方向に分割される。

【0014】

複数の板状コンタクトＬＩの間には、複数のメモリ領域ＭＲ、階段領域ＳＲ、及び貫通コンタクト領域ＴＰが、互いにＸ方向に並んで配置されている。複数のメモリ領域ＭＲは、階段領域ＳＲ及び貫通コンタクト領域ＴＰを間に挟み、互いにＸ方向に離れて配置されている。

【0015】

メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。

【0016】

階段領域ＳＲは、複数のワード線ＷＬが積層方向に擂り鉢状に掘り下げられた階段部ＳＰを含む。

【0017】

階段部ＳＰは、Ｘ方向の両側及びＹ方向の一方側から底面に向かって階段状に下降していく擂り鉢状の形状の一辺をなす。

【0018】

階段部ＳＰの各段は、各階層のワード線ＷＬにより構成される。各階層のワード線ＷＬは、階段部ＳＰを介して、階段領域ＳＲを挟んだＸ方向両側で電気的な導通を保っている。階段部ＳＰの各段のテラス部分には、各階層のワード線ＷＬと上層配線ＭＸとを接続するコンタクトＣＣがそれぞれ配置される。

【0019】

これにより、多層に積層されるワード線ＷＬを個々に引き出すことができる。これらのコンタクトＣＣからは、Ｘ方向両側のメモリ領域ＭＲ内のメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧及び読み出し電圧等が印加される。

【0020】

なお、本明細書においては、階段部ＳＰの各段のテラス面が向いた方向を上方向と規定する。

【0021】

階段領域ＳＲのＸ方向の一方側には、貫通コンタクト領域ＴＰが配置される。貫通コンタクト領域ＴＰには、複数のワード線ＷＬを貫通する貫通コンタクトＣ４が配置されている。貫通コンタクトＣ４は、下方の基板ＳＢ上に配置された周辺回路ＣＵＡと、階段部ＳＰのコンタクトＣＣに接続される上層配線ＭＸとを接続する。コンタクトＣＣからメモリセルに印加される各種電圧は、貫通コンタクトＣ４及び上層配線ＭＸ等を介して周辺回路ＣＵＡにより制御される。

【0022】

次に、図２を用いて、半導体装置１の詳細の構成例について説明する。図２は、実施形態にかかる半導体装置１の詳細の構成例を示す図である。

【0023】

図２（ａ）は階段領域ＳＲの上面図である。

【0024】

図２（ｂ）は、図２（ａ）のａ－ａ’線における階段領域ＳＲの断面図である。図２（ｃ）は、図２（ａ）のｂ－ｂ’線における階段領域ＳＲの断面図である。図２（ｄ）は、図２（ａ）のｃ－ｃ’線における階段領域ＳＲの断面図である。図２（ｅ）は、図２（ａ）のｄ－ｄ’線における階段領域ＳＲの断面図である。図２（ｆ）は、図２（ａ）のｅ－ｅ’線における階段領域ＳＲの断面図である。

【0025】

ただし、図２においては、絶縁層５０、及び上層配線ＭＸ等が省略されている。また、図２（ａ）においては、説明の便宜上、階段部ＳＰ、ＳＰｆ、及びＳＰｓのように、上面から見た場合に必ずしも視認することができない構成も描かれているものとする。

【0026】

図２（ｂ）～（ｆ）に示すように、半導体装置１は、ソース線ＳＬ上に配置される積層体ＬＭを備える。

【0027】

積層体ＬＭは、タングステン層またはモリブデン層等のワード線ＷＬと、ＳｉＯ_２層等の絶縁層ＯＬとが１層ずつ交互に複数積層された構成を有する。

【0028】

第１トレンチとしての階段領域ＳＲは、積層体ＬＭが積層方向に擂り鉢状に掘り下げられた形状を有している。階段領域ＳＲは、Ｘ方向に長手方向を有する。

【0029】

階段領域ＳＲには、階段部ＳＰ、ＳＰｆ、ＳＰｓが配置されている。階段部ＳＰ、ＳＰｆ、ＳＰｓはそれぞれ、複数のワード線ＷＬ及び複数の絶縁層ＯＬが階段状に加工された形状を有する。

【0030】

これらの階段部ＳＰ、ＳＰｆ、ＳＰｓのうち、階段部ＳＰは複数のワード線ＷＬを上層配線ＭＸに電気的に引き出す機能を有する。一方、階段部ＳＰｓ、及び階段部ＳＰｆは、半導体装置１の機能に寄与しないダミーの階段部である。

【0031】

階段部ＳＰは、図１のメモリ領域ＭＲから離れた貫通コンタクト領域ＴＰ寄りの位置でＸ方向に延び、メモリ領域ＭＲに近づく方向に向かって降段していく。階段部ＳＰｆは、図１のメモリ領域ＭＲ寄りの位置で階段部ＳＰと対向するようにＸ方向に延び、階段部ＳＰに近づく方向に向かって降段していく。

【0032】

階段部ＳＰｓは、階段部ＳＰ、ＳＰｆの間のＹ方向両側に配置される。個々の階段部ＳＰｓは、図１のＹ方向に隣接する板状コンタクトＬＩにそれぞれ近接する位置でＹ方向に延び、もう一方側の板状コンタクトＬＩに近づく方向に向かって降段していく。

【0033】

このように階段部ＳＰ、ＳＰｆ、ＳＰｓが配置されることで、階段領域ＳＲでは、積層体ＬＭが擂り鉢状に窪んだ形状となっている。

【0034】

階段領域ＳＲには、階段部ＳＰ、ＳＰｆ、ＳＰｓの上面を覆うように、第１絶縁膜としての絶縁膜６１、及び第２絶縁膜としての絶縁膜６２が配置されている。絶縁膜６１及び絶縁膜６２は、積層体ＬＭの上面の高さまで形成される。

【0035】

絶縁膜６１及び絶縁膜６２は、階段領域ＳＲをＸ方向に分割するようにＹ方向に沿って延び、階段領域ＳＲ内に交互に充填されている。絶縁膜６１及び絶縁膜６２は、生産性の観点からＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により形成される。絶縁膜６１及び絶縁膜６２には、例えばＴＥＯＳ（Ｔｅｔｒａ－Ｅｔｈｙｌ Ｏｒｔｈｏ－Ｓｉｌｉｃａｔｅ）膜等のＳｉＯ_２膜が用いられる。

【0036】

ここで、階段領域ＳＲ内に交互に充填された絶縁膜６１及び絶縁膜６２のそれぞれを、絶縁膜６１Ａ～６１Ｃ及び絶縁膜６２Ａ～６２Ｄと区別して称する。また、絶縁膜６１Ａ～６１Ｃ及び絶縁膜６２Ａ～６２Ｄを特に区別しない場合は、絶縁膜６１、絶縁膜６２と称する。

【0037】

絶縁膜６１Ａ～６１Ｃのそれぞれは、絶縁膜６２Ｂ～６２Ｃのそれぞれを間に挟み、互いにＸ方向に離れて配置される。絶縁膜６１Ａ～６１ＣのＹ方向の幅Ｙ１は、Ｘ方向の幅Ｘ６１Ａ～Ｘ６１Ｃ以上であることが好ましい。

【0038】

絶縁膜６２Ａ～６２Ｄのそれぞれは、絶縁膜６１Ａ～６１Ｃのそれぞれを間に挟み、互いにＸ方向に離れて配置される。絶縁膜６２Ａ～６２ＤのＹ方向の幅Ｙ１は、Ｘ方向の幅Ｘ６２Ａ～Ｘ６２Ｄ以上であることが好ましい。

【0039】

絶縁膜６１及び絶縁膜６２の上面は、絶縁層５２で覆われている。なお、絶縁層５２、絶縁膜６１、及び絶縁膜６２は、それぞれ図１（ａ）の絶縁膜４９の一部分を構成する。

【0040】

コンタクトＣＣは絶縁層５２、及び絶縁膜６１または絶縁膜６２を深さ方向に貫通し、階段部ＳＰの各段を構成するワード線ＷＬに接続されている。図示はしないが、コンタクトＣＣは、積層体ＬＭの深さ方向に延び、ワード線ＷＬに接続される金属層を備える。また、図示はしないが、コンタクトＣＣは、金属層のライナ層となる絶縁層を備えていてもよい。

【0041】

コンタクトＣＣ周辺及び階段部ＳＰの各段のテラス部分が絶縁膜６１及び絶縁膜６２で覆われることにより、コンタクトＣＣ間のリーク電流の発生が抑制される。

【0042】

ところで、絶縁膜６１及び絶縁膜６２には、階段領域ＳＲの深さ方向に延びる空隙としての空孔７１及び７２がＸ方向に沿って複数配列されている場合がある。

【0043】

空孔７１は、絶縁膜６１Ａ～６１Ｃの少なくともいずれかにおいて、ＸＹ方向の中央付近に形成されることがある。空孔７１は、例えば、上面から見ると略正円のピンホール様、またはＹ方向に長辺を有するスリット様である。

【0044】

空孔７２は、絶縁膜６２Ａ～６２Ｄの少なくともいずれかにおいて、ＸＹ方向の中央付近に形成されることがある。空孔７２は、例えば、上面から見ると略正円のピンホール様、またはＹ方向に長辺を有するスリット様である。

【0045】

なお、空孔７１及び７２は必ずしも形成されていなくともよい。

【0046】

また、図２においては、図面の見やすさを考慮して絶縁膜６１及び絶縁膜６２に異なるハッチングを施して示しているが、実際の半導体装置１において、絶縁膜６１及び絶縁膜６２のそれぞれは区別して認識できなくともよい。絶縁膜６１及び絶縁膜６２には、例えば同種の材質が用いられるからである。

【0047】

（半導体装置の製造方法）
次に、図３及び図４を用いて、実施形態の半導体装置１の製造方法の例について説明する。図３及び図４は、実施形態にかかる半導体装置１の製造方法の手順の一部を順に例示する図である。

【0048】

なお、図３及び図４に示す処理の前に、基板ＳＢ上に周辺回路ＣＵＡが形成され、周辺回路ＣＵＡを覆う絶縁層５０が形成済みであるものとする。

【0049】

図３及び図４の（Ａ）～（Ｆ）は、順次、処理が進んでいく様子を示している。図３及び図４の（Ａ）～（Ｆ）にａが付された図は、その処理における階段領域ＳＲの上面図である。図３及び図４の（Ａ）～（Ｆ）にｂ～ｄが付された各図は、ａが付された図におけるａ－ａ’線の断面図、ｂ－ｂ’線の断面図、及びｃ－ｃ’線の断面図である。

【0050】

なお、図３（Ｂａ）、（Ｃａ）、図４（Ｄａ）、（Ｅａ）、（Ｆａ）においては、説明の便宜上、階段部ＳＰ、ＳＰｆ、及びＳＰｓのように、上面から見た場合に必ずしも視認できない構成も描かれているものとする。

【0051】

半導体装置１の製造方法においては、絶縁層５０上に、ソース線ＳＬを形成する。ソース線ＳＬは、例えばポリシリコン層等である。そして、ソース線ＳＬ上に積層体ＬＭｓを形成する。

【0052】

積層体ＬＭｓは、ＳｉＮ層等の第１絶縁層としての絶縁層ＮＬと、ＳｉＯ_２層等の第２絶縁層としての絶縁層ＯＬとが１層ずつ交互に複数積層された構成を有する。絶縁層ＮＬは、後に導電材料等に置き換えられてワード線ＷＬとなる犠牲層として機能する。このような積層体ＬＭｓの一部領域において、絶縁層ＮＬと絶縁層ＯＬとを階段状に掘り下げて、階段領域ＳＲが形成される。

【0053】

図３（Ａ）に示すように、階段領域ＳＲの一部を覆うようにマスク膜としてのマスクパターン１００を形成する。具体的には、スピンコーティング法によって積層体ＬＭｓ上にレジスト膜を全面塗布する。これにより階段領域ＳＲにレジスト膜が充填される。そして階段領域ＳＲに所定の露光・現像処理を施すことにより、マスクパターン１００が形成される。

【0054】

マスクパターン１００は、階段領域ＳＲのＹ方向の幅全体を覆って、Ｙ方向に延びるラインパターンである。Ｙ方向に延びるマスクパターン１００が、階段領域ＳＲに跨って形成され、階段領域ＳＲのＹ方向側の両端から突出するように延びていてもよい。マスクパターン１００が階段領域ＳＲの一部を覆うことにより階段領域ＳＲがＸ方向に分割され、第２トレンチとしてのトレンチ１１０が１つ以上形成される。なお、マスクパターン１００のＸ方向の幅Ｘ１００が、階段領域ＳＲのＹ方向の幅Ｙ１未満となるようにマスクパターン１００の寸法を調整するとよい。

【0055】

トレンチ１１０は、第１辺として階段領域ＳＲのＹ方向の幅Ｙ１と、階段領域ＳＲのＸ方向が分割されて形成された第２辺としての幅Ｘ１１０とからその輪郭が構成される。例えばマスクパターン１００の寸法が上記のように調整されることで、トレンチ１１０のＸ方向の幅Ｘ１１０が、階段領域ＳＲのＹ方向の幅Ｙ１未満となっていることが好ましい。

【0056】

また、図３（Ａ）に示した例では、４本のマスクパターン１００によって３つのトレンチ１１０が形成されているが、この例に限定されない。マスクパターン１００、及び形成されるトレンチ１１０の数は、階段領域ＳＲのＸＹ方向の寸法に応じて任意に変更することができる。例えば、マスクパターン１００を階段領域ＳＲのＸ方向中央に１本配置することによって階段領域ＳＲのＸ方向両側に２つのトレンチ１１０を形成することができる。また例えば、マスクパターン１００を階段領域ＳＲのＸ方向両側に１本ずつ２本配置することによって階段領域ＳＲのＸ方向中央に１つのトレンチ１１０を形成することができる。上記のように、マスクパターン１００及びトレンチ１１０のＸ方向の幅Ｘ１００，Ｘ１１０が、階段領域ＳＲのＹ方向の幅Ｙ１未満となるよう、階段領域ＳＲのＸ方向の幅がＹ方向の幅に比べて長くなるほど、マスクパターン１００及びトレンチ１１０の数を増やしていくことが好ましい。

【0057】

図３（Ｂ）及び図３（Ｃ）に示すように、トレンチ１１０内に充填され、さらにマスクパターン１００が形成された積層体ＬＭｓの上面全体を覆う絶縁膜６１を形成する。

【0058】

具体的には、図３（Ｂ）に示すように、当初、絶縁膜６１は、階段部ＳＰ、ＳＰｆ、ＳＰｓの上面上、トレンチ１１０のＸ方向に延びる側壁上、及びマスクパターン１００のＹ方向に延びる側壁上に堆積されていく。また、絶縁膜６１は、マスクパターン１００の上面上にも堆積される。

【0059】

図３（Ｃ）に示すように、絶縁膜６１が上記各部に堆積していき所定膜厚に達すると、トレンチ１１０の中央付近に空孔７１が形成される場合がある。上記のように、絶縁膜６１は、トレンチ１１０のＸ方向に延びる側壁と、マスクパターン１００のＹ方向に延びる側壁の両方側から徐々に膜厚を増して形成される。そのため、トレンチ１１０のような一定の閉じられた領域では、絶縁膜６１の形成に伴い、トレンチ１１０の中央付近の未充填の領域が徐々に小さくなる。ＣＶＤ法では、原料ガスからなる反応物質が堆積面の表面に吸着することで成膜が進むため、未充填の領域が小さくなると、原料ガスが入り込めず、トレンチ１１０が完全に充填されづらくなる。このようにして空孔７１が形成される。

【0060】

空孔７１は、トレンチ１１０の形状に応じた形状を有する。例えば、トレンチ１１０の幅Ｘ１１０と、幅Ｙ１とが略等しい場合には、空孔７１はピンホール様となり、幅Ｘ１１０が幅Ｙ１より小さくなるに従い、空孔７１はＹ方向に長辺を有するスリット様になりやすい。ＣＶＤ法では、堆積面に対して略均一に成膜が進むためである。

【0061】

また、このような空孔７１は、階段領域ＳＲの深さ方向に延びている場合もある。例えば、トレンチ１１０の幅Ｙ１に対して階段領域ＳＲの深さが深い場合、即ちアスペクト比が高い場合には、階段領域ＳＲの深さ方向に原料ガスが入り込みづらいからである。

【0062】

図４（Ｄ）に示すように、マスクパターン１００の上面を含む積層体ＬＭｓ上面に形成された絶縁膜６１をエッチバックする。これにより、マスクパターン１００及び積層体ＬＭｓの上面が露出し、トレンチ１１０に充填された絶縁膜６１が個々に分離される。

【0063】

図４（Ｅ）に示すように、アッシング及びＳＨ処理等によってマスクパターン１００を除去する。マスクパターン１００が除去された部分に、トレンチ１２０が形成される。

【0064】

ここで、絶縁膜６１及びトレンチ１２０が形成された積層体ＬＭｓを熱処理してもよい。これにより絶縁膜６１が緻密化され、空孔７１を縮小させることができる。

【0065】

図４（Ｆ）に示すように、トレンチ１２０に充填され、さらに絶縁膜６１が形成された積層体ＬＭｓの上面全体を覆う絶縁膜６２を形成する。

【0066】

具体的には、絶縁膜６２は、階段部ＳＰ，ＳＰｆ，ＳＰｓの上面上、トレンチ１２０のＸ方向に延びる側壁上、及び絶縁膜６１のＹ方向に延びる側壁上に堆積されていく。また、絶縁膜６２は、絶縁膜６１の上面上にも堆積されていく。

【0067】

絶縁膜６２が上記各部に堆積していき所定膜厚に達すると、トレンチ１２０の中央付近に空孔７２が形成される場合がある。上記のように、絶縁膜６２は、トレンチ１２０のＸ方向に延びる側壁及び絶縁膜６１のＹ方向に延びる側壁の両方側から徐々に膜厚を増して形成される。そのため、トレンチ１２０のような一定の閉じられた領域では、絶縁膜６２の形成に伴い、トレンチ１２０の中央付近の未充填の領域が徐々に小さくなる。すると、未充填の領域の細部に原料ガスが入り込めず、トレンチ１２０が完全に充填されづらくなる。このようにして空孔７２が形成される。

【0068】

空孔７２は、トレンチ１２０の形状に応じた形状を有する。例えば、トレンチ１２０の幅Ｘ１２０と、幅Ｙ１とが略等しい場合には、空孔７２はピンホール様となり、トレンチ１２０の幅Ｘ１２０が幅Ｙ１より小さくなるに従い、空孔７２はＹ方向に長辺を有するスリット様になりやすい。

【0069】

このような空孔７２は、階段領域ＳＲの深さ方向に延びている場合もある。アスペクト比が高い場合には、階段領域ＳＲの深さ方向に原料ガスが入り込みづらいからである。

【0070】

また、絶縁膜６２の形成の際に、絶縁膜６１に形成された空孔７１の一部または全部が、絶縁膜６２によって充填される場合もある。

【0071】

なお、本実施形態において、絶縁膜６１または絶縁膜６２はＣＶＤ法により形成されるものとして説明したが、成膜方法はこれに限定されない。絶縁膜６１または絶縁膜６２のうち少なくともいずれかがＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されてもよい。ＡＬＤ法では、原子層レベルで成膜が進むため、ＣＶＤ法と比較して緻密な膜の形成が可能である。ＡＬＤ法によれば、階段領域ＳＲに対して絶縁膜６１及び絶縁膜６２をさらに緻密に充填することができる。

【0072】

また、図示はしないが、積層体ＬＭｓの上面、及び絶縁膜６１及び６２の上面には、これらを覆う絶縁層５２がさらに形成される。

【0073】

また、積層体ＬＭｓにおいて、所定の手法によりピラーＰＬを形成する。なお、ピラーＰＬは、階段領域ＳＲの形成前に形成されてもよいものとする。また、積層体ＬＭｓの絶縁層ＮＬをワード線ＷＬに置換し積層体ＬＭを形成する。

【0074】

積層体ＬＭにおいて、階段部ＳＰの各段を構成するワード線ＷＬにそれぞれ到達する複数のコンタクトＣＣを形成する。

【0075】

コンタクトＣＣの形成後、あるいは、コンタクトＣＣの形成に先駆けて、貫通コンタクト領域ＴＰに貫通コンタクトＣ４を形成する。また、貫通コンタクトＣ４の形成前あるいは形成時のタイミングで板状コンタクトＬＩを形成する。そして、貫通コンタクトＣ４、板状コンタクトＬＩ、及びコンタクトＣＣに上層配線ＭＸを接続し、ピラーＰＬに図示しないビット線等を接続する。

【0076】

以上により、実施形態の半導体装置１が製造される。

【0077】

（比較例）
次に、図５～６を用いて、比較例の半導体装置の製造方法について説明する。図５～６は、比較例の半導体装置の構成例を示す図である。

【0078】

図５（ａ）は、比較例の絶縁膜６３が充填された階段領域ＳＲｃの上面図である。図５（ｂ）は、図５（ａ）のａ－ａ’線における階段領域ＳＲｃの断面図である。図５（ｃ）は、図５（ａ）のｂ－ｂ’線における階段領域ＳＲｃの断面図である。

【0079】

図５に示すように、階段領域ＳＲｃに絶縁膜６３を充填すると、Ｘ方向及び階段領域ＳＲｃの深さ方向に延びるスリット様のボイドＱが形成される場合がある。ボイドＱは、階段領域ＳＲｃのアスペクト比が、例えば０．７以上と高いほど階段領域ＳＲｃの深さ方向に形成されやすく、また、階段領域ＳＲｃがＸ方向に長いほどＸ方向に長く形成されやすい。

【0080】

ボイドＱは、絶縁膜６３等にクラックを生じさせる場合がある。図６（Ａａ）に示すように、絶縁膜６３が充填された積層体ＬＭｓに所定の熱処理がなされると、熱により絶縁膜６３が収縮する。また、絶縁膜６３には引張り応力が生じやすく、一方、異種層の積層構造である積層体ＬＭｓは圧縮応力を生じさせ易い。その結果、絶縁膜６３にはＹ方向の両側へと向かう応力が加わり、ボイドＱの上下端を起点として階段領域ＳＲｃの深さ方向、及び図５（ａ）のＸ方向に広範囲のクラックが発生する。

【0081】

このようなクラックの発生により、電気的なショートが誘発される場合がある。例えば、図６（Ａｂ）に示すように、コンタクトＣＣの接続対象となるワード線ＷＬのさらに下層のワード線ＷＬまでクラックが到達している場合、コンタクトＣＣ形成時に、コンタクトＣＣの金属層が下層のワード線ＷＬまで形成されることがある。これにより上下層のワード線ＷＬで電気的なショートが発生する。

【0082】

また、このようなクラック及びボイドＱの発生により、コンタクトＣＣの加工精度が低下する場合がある。図６（Ｂ）に示すように、絶縁膜６３内部にボイドＱが形成されている場合、ボイドＱが形成されている場所とされていない場所とでエッチングレートに差異が生じるからである。例えば、コンタクトＣＣ形成時のコンタクトホールＨｃの加工の際に、ボイドＱが形成されている場所ではエッチングレートが速くなる。そのため、後にコンタクトＣＣの接続対象となる階層の絶縁層ＮＬを貫通して、下層の絶縁層ＮＬにコンタクトホールＨｃが到達してしまうことがある。このような場合にも、コンタクトＣＣ形成の際に、コンタクトＣＣの金属層が下層のワード線ＷＬまで形成され、上下層のワード線ＷＬで電気的なショートが発生することがある。

【0083】

実施形態の半導体装置１の製造方法によれば、階段領域ＳＲの一部を覆うようにマスクパターン１００を形成することにより階段領域ＳＲをＸ方向に分割して１以上のトレンチ１１０を形成する。そして、トレンチ１１０に絶縁膜６１を充填し、マスクパターン１００を除去し、階段領域ＳＲの全体を覆うように絶縁膜６２を形成する。これにより、Ｘ方向に延びるスリット様のボイドＱの発生を抑制しつつ階段領域ＳＲを充填することができる。

【0084】

実施形態の半導体装置１の製造方法によれば、トレンチ１１０の輪郭を構成する辺であって階段領域ＳＲの幅方向の幅Ｙ１が、トレンチ１１０のＸ方向の幅Ｘ１００以上となるようにマスクパターン１００を形成する。これにより、トレンチ１１０の中央部に空孔７１が形成されたとしても、空孔７１は、略正円あるいはＹ方向に長辺を有するスリット様となる。これによりＸ方向に延びるスリット様のボイドＱの発生を抑制することができる。

【0085】

実施形態の半導体装置１の製造方法によれば、絶縁膜６１または絶縁膜６２のうち少なくともいずれかはＡＬＤ法により形成される。即ち、絶縁膜６１及び絶縁膜６２のうち、絶縁膜６１のみをＡＬＤ法で形成してもよく、または絶縁膜６２のみをＡＬＤ法で形成してもよい。またあるいは、絶縁膜６１及び絶縁膜６２のいずれもＡＬＤ法で形成してもよい。これにより、絶縁膜６１のみをＡＬＤ法で形成した場合には少なくとも空孔７１の形成が抑制される。また、絶縁膜６２のみをＡＬＤ法で形成した場合には空孔７２の形成が抑制されるとともに、絶縁膜６１の空孔７１が絶縁膜６２により充填されやすくなる。また、絶縁膜６１及び絶縁膜６２のいずれもＡＬＤ法で形成した場合には空孔７１及び空孔７２のいずれの形成も抑制することができる。このように絶縁膜６１または絶縁膜６２のうち少なくともいずれかをＡＬＤ法により形成することでさらに緻密に階段領域ＳＲを充填することができる。

【0086】

（変形例）
上述の実施形態では、マスクパターン１００等のレジスト膜によって階段領域ＳＲの少なくとも一部を覆いＸ方向に分割させることとしたが、マスクパターン１００の材質はこれに限定されない。例えば、感光性を有していない有機膜で階段領域ＳＲを覆ってもよい。この場合、まず階段領域ＳＲに有機膜を埋め込み、有機膜の上層にレジスト膜を形成し、当該レジスト膜をマスクにして有機膜をエッチングし、マスクパターン１００を形成すればよい。有機膜は、埋め込み性を考慮してスピンコーティング法で成膜されることが好ましい。

【0087】

上述の実施形態では、階段領域ＳＲを有する半導体装置１を例に挙げて説明したが、これに限定されず、例えば、所定膜が埋め込まれたトレンチを有する半導体装置の構成にも適用可能である。

【0088】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0089】

１ 半導体装置、６１、６２ 絶縁膜、７１、７２ 空孔、１００ マスクパターン、１１０、１２０ トレンチ、ＬＭ、ＬＭｓ 積層体、ＮＬ、ＯＬ 絶縁層、ＳＲ 階段領域。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】