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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023181864
(43)【公開日】2023-12-25
(54)【発明の名称】試験システム、試験方法、及び試験プログラム
(51)【国際特許分類】
G01R 31/3183 20060101AFI20231218BHJP
G01R 31/28 20060101ALI20231218BHJP
G01R 31/26 20200101ALI20231218BHJP
【ＦＩ】
G01R31/3183
G01R31/28 B
G01R31/26 G
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2022095234
(22)【出願日】2022-06-13
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100101247
【弁理士】
【氏名又は名称】高橋 俊一
(74)【代理人】
【識別番号】100095500
【弁理士】
【氏名又は名称】伊藤 正和
(74)【代理人】
【識別番号】100098327
【弁理士】
【氏名又は名称】高松 俊雄
(72)【発明者】
【氏名】中原 和彦
【テーマコード（参考）】
2G003
2G132
【Ｆターム（参考）】
2G003AA08
2G003AC01
2G003AF02
2G003AH01
2G003AH04
2G132AA08
2G132AB02
2G132AB03
2G132AG02
2G132AL06
2G132AL09
2G132AL25
(57)【要約】
【課題】試験に要するコストを削減することができると共に、試験時間を短縮することができる試験システム、試験方法、及び試験プログラムを提供する。
【解決手段】実施の形態によれば、試験システムは、第１試験ボードと、テスト実行可能な集積回路と、第１測定装置とを備える。第１試験ボードには試験対象デバイスが実装される。テスト実行可能な集積回路は、第１試験ボードに実装され、試験対象デバイスに予め記憶されたファームウェアを読み出すと共に試験対象デバイスの試験を実施する。第１測定装置は、試験対象デバイスの試験開始指示をテスト実行可能な集積回路に与える。
【選択図】図１
【解決手段】実施の形態によれば、試験システムは、第１試験ボードと、テスト実行可能な集積回路と、第１測定装置とを備える。第１試験ボードには試験対象デバイスが実装される。テスト実行可能な集積回路は、第１試験ボードに実装され、試験対象デバイスに予め記憶されたファームウェアを読み出すと共に試験対象デバイスの試験を実施する。第１測定装置は、試験対象デバイスの試験開始指示をテスト実行可能な集積回路に与える。
【選択図】図１
【特許請求の範囲】
【請求項1】
試験対象デバイスが実装される第１試験ボードと、
前記第１試験ボードに実装され、前記試験対象デバイスに予め記憶されたファームウェアを読み出すと共に前記試験対象デバイスの試験を実施するテスト実行可能な集積回路と、
前記試験対象デバイスの試験開始指示を前記テスト実行可能な集積回路に与える第１測定装置と、
を備える、試験システム。
前記第１試験ボードに実装され、前記試験対象デバイスに予め記憶されたファームウェアを読み出すと共に前記試験対象デバイスの試験を実施するテスト実行可能な集積回路と、
前記試験対象デバイスの試験開始指示を前記テスト実行可能な集積回路に与える第１測定装置と、
を備える、試験システム。
【請求項2】
前記試験対象デバイスが実装される第２試験ボードと、
前記試験対象デバイスに接続され、前記試験対象デバイスに予め前記ファームウェアを書き込む第２測定装置と
を更に備える、請求項１に記載の試験システム。
前記試験対象デバイスに接続され、前記試験対象デバイスに予め前記ファームウェアを書き込む第２測定装置と
を更に備える、請求項１に記載の試験システム。
【請求項3】
前記試験対象デバイスを前記第１試験ボードに配置された試験ソケットに挿抜する挿抜装置を更に備える、請求項１に記載の試験システム。
【請求項4】
前記テスト実行可能な集積回路は、前記試験の結果を前記試験対象デバイスに書き込む、請求項１に記載の試験システム。
【請求項5】
前記テスト実行可能な集積回路は、前記試験の終了を前記第１測定装置に報告する、請求項１に記載の試験システム。
【請求項6】
前記テスト実行可能な集積回路は、前記試験対象デバイスに対応して前記第１試験ボードに実装される、請求項１に記載の試験システム。
【請求項7】
前記ファームウェアには、前記試験の条件が含まれる、請求項１に記載の試験システム。
【請求項8】
前記試験対象デバイスの試験結果に基づき、前記試験対象デバイスの良否を判定する制御装置を更に備える、請求項１に記載の試験システム。
【請求項9】
第２試験ボード上に試験対象デバイスを実装するステップと、
前記試験対象デバイスに接続された第２測定装置を用いて、前記試験対象デバイスに予めファームウェアを書き込むステップと
を含む、試験方法。
前記試験対象デバイスに接続された第２測定装置を用いて、前記試験対象デバイスに予めファームウェアを書き込むステップと
を含む、試験方法。
【請求項10】
テスト実行可能な集積回路を実装した第１試験ボード上に試験対象デバイスを実装するステップと、
前記テスト実行可能な集積回路により、前記試験対象デバイスに予め記憶されたファームウェアを読み出すステップと、
第１測定装置により、前記試験対象デバイスの試験開始指示を前記テスト実行可能な集積回路に指示するステップと、
前記テスト実行可能な集積回路により、前記試験対象デバイスの試験を実施するステップと、
前記テスト実行可能な集積回路により、前記試験対象デバイスに試験結果を書き込むステップと
を含む、試験方法。
前記テスト実行可能な集積回路により、前記試験対象デバイスに予め記憶されたファームウェアを読み出すステップと、
第１測定装置により、前記試験対象デバイスの試験開始指示を前記テスト実行可能な集積回路に指示するステップと、
前記テスト実行可能な集積回路により、前記試験対象デバイスの試験を実施するステップと、
前記テスト実行可能な集積回路により、前記試験対象デバイスに試験結果を書き込むステップと
を含む、試験方法。
【請求項11】
前記テスト実行可能な集積回路により、前記試験の結果を前記試験対象デバイスに書き込むステップ
を更に含む、請求項１０に記載の試験方法。
を更に含む、請求項１０に記載の試験方法。
【請求項12】
前記テスト実行可能な集積回路により、前記試験の終了を前記第１測定装置に報告するステップ
を更に含む、請求項１０に記載の試験方法。
を更に含む、請求項１０に記載の試験方法。
【請求項13】
制御装置により、前記試験対象デバイスの試験結果に基づき、前記試験対象デバイスの良否を判定するステップ
を更に含む、請求項１０に記載の試験方法。
を更に含む、請求項１０に記載の試験方法。
【請求項14】
試験対象デバイスに対する試験を実施する試験システムに用いられる、コンピュータにより実行可能な試験プログラムであって、
第２試験ボード上に前記試験対象デバイスを実装するステップと、
前記試験対象デバイスに接続された第２測定装置を用いて、前記試験対象デバイスに予めファームウェアを書き込むステップと
を前記コンピュータに実行させる、試験プログラム。
第２試験ボード上に前記試験対象デバイスを実装するステップと、
前記試験対象デバイスに接続された第２測定装置を用いて、前記試験対象デバイスに予めファームウェアを書き込むステップと
を前記コンピュータに実行させる、試験プログラム。
【請求項15】
試験対象デバイスに対する試験を実施する試験システムに用いられる、コンピュータにより実行可能な試験プログラムであって、
テスト実行可能な集積回路を実装した第１試験ボード上に前記試験対象デバイスを実装するステップと、
前記テスト実行可能な集積回路により、前記試験対象デバイスに予め記憶されたファームウェアを読み出すステップと、
第１測定装置により、前記試験対象デバイスの試験開始指示を前記テスト実行可能な集積回路に指示するステップと、
前記テスト実行可能な集積回路により、前記試験対象デバイスの前記試験を実施するステップと、
前記テスト実行可能な集積回路により、前記試験対象デバイスに試験結果を書き込むステップと
を前記コンピュータに実行させる、試験プログラム。
テスト実行可能な集積回路を実装した第１試験ボード上に前記試験対象デバイスを実装するステップと、
前記テスト実行可能な集積回路により、前記試験対象デバイスに予め記憶されたファームウェアを読み出すステップと、
第１測定装置により、前記試験対象デバイスの試験開始指示を前記テスト実行可能な集積回路に指示するステップと、
前記テスト実行可能な集積回路により、前記試験対象デバイスの前記試験を実施するステップと、
前記テスト実行可能な集積回路により、前記試験対象デバイスに試験結果を書き込むステップと
を前記コンピュータに実行させる、試験プログラム。
【請求項16】
前記テスト実行可能な集積回路により、前記試験の結果を前記試験対象デバイスに書き込むステップ
を更に前記コンピュータに実行させる、請求項１５に記載の試験プログラム。
を更に前記コンピュータに実行させる、請求項１５に記載の試験プログラム。
【請求項17】
前記テスト実行可能な集積回路により、前記試験の終了を前記第１測定装置に報告するステップ
を更に前記コンピュータに実行させる、請求項１５に記載の試験プログラム。
を更に前記コンピュータに実行させる、請求項１５に記載の試験プログラム。
【請求項18】
制御装置により、前記試験対象デバイスの試験結果に基づき、前記試験対象デバイスの良否を判定するステップ
を更に前記コンピュータに実行させる、請求項１５に記載の試験プログラム。
を更に前記コンピュータに実行させる、請求項１５に記載の試験プログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、試験システム、試験方法、及び試験プログラムに関する。
【背景技術】
【0002】
半導体記憶装置などの半導体装置においては、市場に出荷する前に様々な試験条件下で多方面からデバイスを評価し、市場不良が出ないように努めている。例えば、初期不良の発生を抑制するバーンイン試験や製品の信頼性を確認する信頼性試験などが行われる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－０４３０６０号公報
【特許文献2】特表２０１４－５０３０８３号公報
【特許文献3】特許第５２３５２０２号公報
【特許文献4】特許第４１２４３４５公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態は、試験に要するコストを削減することができると共に、試験時間を短縮することができる試験システム、試験方法、及び試験プログラムを提供する。
【課題を解決するための手段】
【0005】
実施の形態に係る試験システムは、第１試験ボードと、テスト実行可能な集積回路と、第１測定装置とを備える。第１試験ボードには試験対象デバイスが実装される。テスト実行可能な集積回路は、第１試験ボードに実装され、試験対象デバイスに予め記憶されたファームウェアを読み出すと共に試験対象デバイスの試験を実施する。第１測定装置は、試験対象デバイスの試験開始指示をテスト実行可能な集積回路に与える。
【図面の簡単な説明】
【0006】
【図1】実施の形態に係る試験システムの概略構成例を模式的に示すブロック図。
【図2】実施の形態に係る試験システムに用いる第１試験ボードのレイアウト例を示すブロック図。
【図3】実施の形態に係る試験システムに用いる第２試験ボードのレイアウト例を示すブロック図。
【図4】試験対象デバイスを搭載した第１試験ボードの一例を示す側面図。
【図5】試験対象デバイスを搭載した第２試験ボードの一例を示す側面図。
【図6A】試験対象デバイスの概略構成の一例を模式的に示すブロック図。
【図6B】試験対象デバイスの概略構成の別の例を模式的に示すブロック図。
【図7】実施の形態に係る試験システムに用いる第１テスタの内部構成の一例を模式的に示すブロック図。
【図8】実施の形態に係る試験システムに用いる第２テスタの内部構成の一例を模式的に示すブロック図。
【図9】実施の形態に係る試験システムに用いる制御装置の内部構成の一例を模式的に示すブロック図。
【図10】実施の形態に係る試験システムに用いるテスト実行可能な集積回路の内部構成の一例を模式的に示すブロック図。
【図11】実施の形態に係る試験システムに用いるファームウェアの構成例を示す模式図。
【図12】ファームウェアを試験対象デバイスに書き込む処理の一例を示す模式図。
【図13】試験対象デバイスのファームウェアライブラリの一例を模式的に示すブロック図。
【図14】ファームウェアを試験対象デバイスに書き込む処理の動作例を示すフローチャート。
【図15】第１試験ボード上の試験対象デバイスの試験を実行する処理の動作例を示す模式図。
【図16】第１試験ボード上の試験対象デバイスの試験を実行する処理の動作例を示すフローチャート。
【図17】第１試験ボード上の試験対象デバイスの試験を実行する処理の別の動作例を示すフローチャート。
【図18】テスト実行可能な集積回路毎に異なる試験を並行して実行する処理の一例を示す模式図。
【図19】テスト実行可能な集積回路毎に異なる試験を並行して実行する処理の一例を示すタイミングチャート。
【図20】テスト実行可能な集積回路毎に異なる試験を並行して実行する処理の別の例を示すタイミングチャート。
【発明を実施するための形態】
【0007】
次に、図面を参照して、実施の形態について説明する。以下に説明する明細書又は図面の記載において、同様の構成要素には同一の符号を付して説明を省略する。図面は模式的なものである。また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものである。実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【0008】
（試験システム）
半導体メモリ装置などの試験対象デバイス（ＤＵＴ：Device Under Test）の試験を実行するための測定装置（以降テスタともいう）には、一般に、バーンイン試験専用テスタと一般的な汎用メモリテスタとがある。本実施形態では、バーンイン試験専用テスタを第１テスタと称し、汎用メモリテスタを第２テスタと称する。
半導体メモリ装置などの試験対象デバイス（ＤＵＴ：Device Under Test）の試験を実行するための測定装置（以降テスタともいう）には、一般に、バーンイン試験専用テスタと一般的な汎用メモリテスタとがある。本実施形態では、バーンイン試験専用テスタを第１テスタと称し、汎用メモリテスタを第２テスタと称する。
【0009】
半導体メモリ装置の試験には、例えば、ＡＣテスト、ＤＣテスト、ファンクショナルテスト（機能テスト）などがある。ＡＣテストは、例えば、信号伝搬遅延時間などのＡＣ（交流）項目のテストである。ＤＣテストは、例えば、電圧値や電流値などのＤＣ（直流）項目のテストである。ファンクショナルテストは、例えば、半導体メモリ装置に作り込まれた論理機能が仕様どおりに正しく動作することを確認するテストである。ＤＣテスト、ＡＣテスト、ファンクショナルテストのうち、ファンクショナルテストが、最もテスト項目が多く、そのため試験に要する時間も長い。
【0010】
第２テスタでは、ＤＣテスト、ＡＣテスト、ファンクショナルテストなど、各種試験を汎用的に実施できるものの、測定装置自体が高価であるため、その分、試験に要するコストも高くなる。
【0011】
一方、第１テスタは、第２テスタに比べるとコストを抑えることができるが、機能及び性能に劣る傾向があり、第１テスタ上でのファンクショナルテストの実行は一部テスト項目に限定される。一般的な半導体メモリ装置（ＮＡＮＤフラッシュメモリ）においては、第１テスタのみで十分なファンクショナルテストが実施できないため、汎用的な第２テスタを併用し、テスタ本体の機能を用いて試験実行を実現している。この問題を解決するために、例えば半導体メモリ装置内部にＡＳＩＣ（Application-Specific Integrated Circuit：特定用途向け集積回路）を搭載した一部製品においては、第１テスタと半導体メモリ装置内のＡＳＩＣ、ＡＳＩＣを動作させるためのファームウェアを組み合わることで低コストの試験実行が試みられている。この場合、ファームウェアを試験対象となる半導体メモリ装置にどのように格納するかという新たな別の問題が生じる。
【0012】
ＡＳＩＣを動作させるためのファームウェアは、配線基板等を介して試験対象デバイスとＡＳＩＣとを互いに接続した状態で書き込む必要がある。そのため、ファームウェアの書き込み時にＡＳＩＣが外部（例えば第１テスタ）と通信するための専用配線を設ける必要があるが、多数のＡＳＩＣを用いて同時並列的に試験を行う場合、ＡＳＩＣとの通信に必要な信号配線の数も膨大となり、テスタの大型化・高価格化によるコストの増加や、通信速度の低下による試験効率悪化などの問題もあった。
【0013】
ＡＳＩＣを動作させるためのファームウェアは、第１テスタからホストバス経由でＡＳＩＣ上のＲＡＭに直接書き込む方法（経路１）と、第１テスタからホストバス配線経由でＡＳＩＣを介して更にメモリバス配線経由で半導体メモリ装置に書き込む方法（経路２）とのうちのいずれかの方法で行う。経路１、経路２のいずれの場合においても、すべての試験対象デバイスと第１テスタとの間をホストバス配線によって接続する必要があり、ホストバス配線の数が多くなる。また、ホストバスの規格によっては、高速伝送が必要なため、第１テスタとその配線経路についても、高速伝送可能な設計や仕様が必要である。
【0014】
（実施の形態における試験システム）
実施の形態における試験システムは、ＡＳＩＣなどのテスト実行可能な集積回路とテスト実行可能な集積回路を動作させるためのファームウェアとを用いて、半導体メモリなどの試験対象デバイスの試験を行うシステムである。実施の形態における試験システムは、試験対象デバイスに予めファームウェアを記録しておき、テスト実行可能な集積回路を搭載した専用の試験ボードを組み合わせることで、試験に要するコストや時間を低減した試験を実現する。
実施の形態における試験システムは、ＡＳＩＣなどのテスト実行可能な集積回路とテスト実行可能な集積回路を動作させるためのファームウェアとを用いて、半導体メモリなどの試験対象デバイスの試験を行うシステムである。実施の形態における試験システムは、試験対象デバイスに予めファームウェアを記録しておき、テスト実行可能な集積回路を搭載した専用の試験ボードを組み合わせることで、試験に要するコストや時間を低減した試験を実現する。
【0015】
図１は、実施の形態に係る試験システムの概略構成例を模式的に示している。実施の形態に係る試験システムは、図１に示すように、試験対象デバイス１０が実装される第１試験ボード４００と、第１試験ボード４００に実装され、試験対象デバイス１０に予め記憶されたファームウェア（試験プログラム）を読み出すと共に試験対象デバイス１０の試験を実施するテスト実行可能な集積回路（ＡＳＩＣ）７００と、試験対象デバイス１０の試験開始指示をテスト実行可能な集積回路（ＡＳＩＣ）７００に与える第１測定装置（第１テスタ）３００とを備える。
【0016】
第１テスタ３００は、ＡＳＩＣ７００に対して、試験開始指示を与えるだけで、試験対象デバイス１０の試験を実施するのは、第１テスタ３００からの指示を受けたＡＳＩＣ７００である。
【0017】
ＡＳＩＣ７００は、試験対象デバイス１０の試験を実施し、試験結果を試験対象デバイス１０に書き込むと共に、試験が終了した旨を第１テスタ３００に報告する。
【0018】
また、実施の形態に係る試験システムは、試験対象デバイス１０が実装される第２試験ボード６００と、試験対象デバイス１０に接続され、試験対象デバイス１０に予めファームウェア（試験プログラム）を書き込む第２測定装置（第２テスタ）５００とを備える。
【0019】
また、テスト実行可能な集積回路７００は、試験対象デバイス１０に対応して第１試験ボード４００に実装される。すなわち、１つの試験対象デバイス１０につき、１つのテスト実行可能な集積回路７００が第１試験ボード４００に実装される。また、複数の試験対象デバイス１０に対して１つのテスト実行可能な集積回路７００を第１試験ボード４００に実装することも可能である。
【0020】
また、ファームウェア（試験プログラム）には、試験対象デバイス１０に対して実施される試験の条件が含まれる。
【0021】
また、実施の形態に係る試験システムは、試験対象デバイス１０を第１試験ボード４００に配置された試験ソケット４１０、あるいは第２試験ボード６００に配置された試験ソケット６１０に挿抜する挿抜装置１２を更に備える。
【0022】
また、実施の形態に係る試験システムは、第１テスタ３００、第１試験ボード４００、第２テスタ５００、第２試験ボード６００、挿抜装置１２などを制御する制御装置８００を更に備える。制御装置８００は、試験対象デバイス１０の良否を判定する良否判定部（図９に示す良否判定部８０３）を備える。良否判定部は、制御装置８００に限らず、例えば、第１テスタ３００内に備えても良いし、図示しない外部の装置等に備えても良い。
【0023】
実施の形態に係る試験システムによる試験方法は、第２試験ボード６００上に試験対象デバイス１０を実装するステップと、試験対象デバイス１０に接続された第２測定装置（第２テスタ）５００を用いて、試験対象デバイス１０に予めファームウェア（試験プログラム）を書き込むステップとを含むことができる。
【0024】
また、実施の形態に係る試験システムによる試験方法は、テスト実行可能な集積回路（ＡＳＩＣ）７００を実装した第１試験ボード４００上に試験対象デバイス１０を実装するステップと、テスト実行可能な集積回路（ＡＳＩＣ）７００により、試験対象デバイス１０に予め記憶されたファームウェア（試験プログラム）を読み出すステップと、第１測定装置（第１テスタ）３００により、試験対象デバイス１０の試験開始指示をテスト実行可能な集積回路（ＡＳＩＣ）７００に指示するステップと、テスト実行可能な集積回路（ＡＳＩＣ）７００により、試験対象デバイス１０の試験を実施するステップと、テスト実行可能な集積回路７００により、試験対象デバイス１０に試験結果を書き込むステップとを含む。更に、テスト実行可能な集積回路（ＡＳＩＣ）７００により、試験対象デバイス１０の試験が終了した旨を第１テスタ３００に報告するステップを含むこともできる。
【0025】
また、実施の形態に係る試験システムによる試験方法は、制御装置８００の良否判定部８０３により、試験対象デバイスの試験結果に基づき試験対象デバイス１０の良否を判定するステップを含むこともできる。
【0026】
尚、本試験方法の処理動作を、コンピュータに実行させる命令として、コンピュータプログラムに記述することもできる。
【0027】
（試験システムの構成例）
図１に示すように、実施の形態に係る試験システムは、第１テスタ３００と、第１テスタ３００に接続される第１試験ボード４００と、第２テスタ５００と、第２テスタ５００に接続される第２試験ボード６００と、第１試験ボード４００あるいは第２試験ボード６００上のソケットに試験対象デバイス１０を挿抜する挿抜装置１２と、各部を制御する制御装置８００とを備える。
図１に示すように、実施の形態に係る試験システムは、第１テスタ３００と、第１テスタ３００に接続される第１試験ボード４００と、第２テスタ５００と、第２テスタ５００に接続される第２試験ボード６００と、第１試験ボード４００あるいは第２試験ボード６００上のソケットに試験対象デバイス１０を挿抜する挿抜装置１２と、各部を制御する制御装置８００とを備える。
【0028】
第１試験ボード４００上には、試験ソケット４１０と、試験ソケット４１０に対応してＡＳＩＣ７００とが搭載されている。試験ソケット４１０には、試験対象デバイス１０の試験実施時に、半導体メモリ装置などの試験対象デバイス１０が挿入される。試験ソケット４１０とＡＳＩＣ７００とのペアは、第１試験ボード４００上に複数個搭載することができる。また、図２に示すように、試験ソケット４１０とＡＳＩＣ７００とのペアを２次元的に配置することもできる。図２に示す例では、２行×３列に配置されているが、行数や列数はこれに限定されず、ｎ行×ｍ列のマトリックス状の配置（ｎ、ｍは、１以上の整数）とすることもできる。また、図４に示すように、ＡＳＩＣ７００は、半田層などの接合層４２５を介して第１試験ボード４００上に搭載されている。試験対象デバイス１０は、接続ピンなどの接続部４１５を介して試験ソケット４１０に挿入される。
【0029】
第２試験ボード６００上には、試験ソケット６１０が搭載されている。試験ソケット６１０には、ファームウェアの書き込み時に、半導体メモリ装置などの試験対象デバイス１０が挿入される。試験ソケット６１０は、第２試験ボード６００上に複数個搭載することができる。また、図３に示すように、試験ソケット６１０を２次元的に配置することもできる。図３に示す例では、２行×３列に配置されているが、行数や列数はこれに限定されず、ｎ行×ｍ列のマトリックス状の配置（ｎ、ｍは、１以上の整数）とすることもできる。また、図５に示すように、試験対象デバイス１０は、接続ピンなどの接続部６１５を介して試験ソケット６１０に挿入される。
【0030】
ＡＳＩＣ７００と試験ソケット４１０との間は第１信号線Ｌ１１によって接続され、ＡＳＩＣ７００と第１テスタ３００との間は第２信号線Ｌ１２によって接続されている。
【0031】
試験対象デバイス１０に対してファームウェアを書き込む際には、第２テスタ５００と第２試験ボード６００とを用いる。試験ソケット６１０と第２テスタ５００との間は、第３信号線Ｌ１３で直接接続される。
【0032】
ここで、第１信号線Ｌ１１及び第３信号線Ｌ１３には、例えば、メモリバス配線を用いることができる。試験対象デバイス１０がＮＡＮＤ型フラッシュメモリである場合、第１信号線Ｌ１１及び第３信号線Ｌ１３は、ＮＡＮＤインタフェース用メモリバス配線である。ＮＡＮＤインタフェース用メモリバス配線は、ＮＡＮＤ型フラッシュメモリが備えている、一般的で単純な配線であり、ＩＯ＜７：０>、ＤＱＳ、ＢＤＱＳ、ＣＥ、ＣＬＥ、ＡＬＥ、／ＲＥ、ＢＲＥ、／ＷＥ、／ＷＰ、Ｒ／Ｂを備えた、Ｔｏｇｇｌｅ及びＯＮＦＩ規格に準拠したＮＡＮＤフラッシュメモリ用インタフェースである。
【0033】
第２信号線Ｌ１２には、ホストバス配線を用いることができるが、実施の形態に係る試験システムの場合、第１テスタ３００からＡＳＩＣ７００に対する試験開始指示やＡＳＩＣ７００から第１テスタ３００に対する試験終了報告などのＡＳＩＣ制御専用信号を伝送できる程度の配線で良い。また、第２信号線Ｌ１２には、ＡＳＩＣ７００が備えている制御用配線を用いることもできる。
【0034】
実施の形態に係る試験システムを動作させる際には、まず、第２テスタ５００と第２試験ボード６００とを用いて試験対象デバイス１０にファームウェアを書き込む。
【0035】
次に、第１試験ボード４００上の試験ソケット４１０に、ファームウェア書き込み済の試験対象デバイス１０を挿入した状態で、電源を投入すると、ＡＳＩＣ７００は、起動動作として第１信号線Ｌ１１を通じて試験対象デバイス１０からファームウェアの読み込みを行う。
【0036】
ファームウェアの読み込み完了後に、第１テスタ３００からＡＳＩＣ７００に対して第２信号線Ｌ１２を通じて試験開始指示を与える。そして、試験開始指示を受けたＡＳＩＣ７００は、ファームウェア内で指定されている試験条件に基づき、第１信号線Ｌ１１を通じて試験ソケット４１０上の試験対象デバイス１０に対して試験を開始する。
【0037】
試験が終了すると、ＡＳＩＣ７００は、試験対象デバイス１０に試験結果を書き込み、更に、試験対象デバイス１０の試験が終了した旨を第１テスタ３００に報告する。
【0038】
実施の形態に係る試験システムによれば、ＡＳＩＣを内部に備えていない試験対象デバイス１０に対しても、第１試験ボード４００上のＡＳＩＣ７００からファームウェアに従った試験を実施することが可能となる。
【0039】
また、実施の形態に係る試験システムでは、ファームウェアを試験対象デバイス１０に書き込む際にＡＳＩＣを必要としないため、第３信号線Ｌ１３を備えた一般的な汎用試験装置である第２テスタ５００を用いることができる。また、試験対象デバイス１０に対してファームウェアを直接書き込むことで、ＡＳＩＣ７００と第２テスタ５００などの外部との専用配線（例えばホストバス配線）を不要としている。
【0040】
また複数の試験対象デバイス１０に対してそれぞれ異なるファームウェアを書き込んで、第１試験ボード４００の試験ソケット４１０に挿入し、第１テスタ３００から試験開始指示を与えることで、ＡＳＩＣ７００毎に異なる試験を並列的に実行することが可能となる。
【0041】
（試験対象デバイス）
図６Ａは、試験対象デバイス１０の概略構成の一例を示しており、単体のＮＡＮＤフラッシュメモリ１００が試験対象デバイス１０である例を示している。
図６Ａは、試験対象デバイス１０の概略構成の一例を示しており、単体のＮＡＮＤフラッシュメモリ１００が試験対象デバイス１０である例を示している。
【0042】
図６Ｂは、ＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００とを備えたメモリシステム１が試験対象デバイス１０である例を示している。この場合、メモリコントローラ２００を特殊なテスト専用モードに切り替えるように構成することで、ホストバスの信号とメモリバスの信号とが互いに直通可能な状態にしておく。メモリシステム１全体が、あたかも単体のＮＡＮＤフラッシュメモリ１００として動作するかのように振る舞うことで、ＡＳＩＣ７００、第１テスタ３００、第２テスタ５００からは、単体のＮＡＮＤフラッシュメモリ１００とメモリシステム１との区別を意識することなく、同様の試験対象デバイス１０として扱うことが可能となる。
【0043】
（第１測定装置（第１テスタ））
図７は、実施の形態に係る試験システムに用いる第１テスタ３００の内部構成の一例を示している。
図７は、実施の形態に係る試験システムに用いる第１テスタ３００の内部構成の一例を示している。
【0044】
第１テスタ３００は、制御部３０１と、インタフェース（Ｉ／Ｆ）部３０２と、試験指示部３０３とを備える。制御部３０１は、第１テスタ３００内の各部、すなわち、試験指示部３０３やＩ／Ｆ部３０２などの制御を行う。Ｉ／Ｆ部３０２は、第１試験ボード４００とのインタフェースを提供する。試験指示部３０３は、第１試験ボード４００上のＡＳＩＣ７００に対して、試験開始指示を与える。また、試験指示部３０３は、第１試験ボード４００上のＡＳＩＣ７００からの試験終了報告を受け取る。
【0045】
第１テスタ３００は、第２テスタ５００と比較して安価に試験を実施可能であるため、第２テスタ５００から第１テスタ３００へテスト項目を移行することによって試験に要するコストを削減できるメリットがある。
【0046】
第１テスタ３００とＡＳＩＣ７００とが、電流・電圧を測定する機能を有していない場合には、ＤＣパラメトリックテストが実施できないため、その場合、ＤＣテストを第２テスタ５００上で実施することもできる。
【0047】
（第２測定装置（第２テスタ））
図８は、実施の形態に係る試験システムに用いる第２テスタ５００の内部構成の一例を示している。
図８は、実施の形態に係る試験システムに用いる第２テスタ５００の内部構成の一例を示している。
【0048】
第２テスタ５００は、制御部５０１と、インタフェース（Ｉ／Ｆ）部５０２と、ファームウェア書き込み部５０３と、試験実行部５０４と、試験結果判定部５０５とを備える。制御部５０１は、第２テスタ５００内の各部、すなわち、Ｉ／Ｆ部５０２、ファームウェア書き込み部５０３、試験実行部５０４、試験結果判定部５０５などの制御を行う。Ｉ／Ｆ部５０２は、第２試験ボード６００とのインタフェースを提供する。ファームウェア書き込み部５０３は、第２試験ボード６００上の試験対象デバイス１０にファームウェアを書き込む。
【0049】
第２テスタ５００は、一般的な汎用メモリテスタであるため、ファームウェアを試験対象デバイス１０に書き込む以外に、ＤＣパラメトリックテスト、各種ＮＡＮＤフラッシュメモリのファンクショナルテストを実施することもできる。同一目的、同一条件のテストについては、第２テスタ５００上でそのまま実施することもできる。また、試験対象デバイス１０に書き込んだファームウェアに従って、第１テスタ３００上のＡＳＩＣ７００に試験を実施させることもできる。試験の実行は、試験実行部５０４が行い、試験結果の判定は、試験結果判定部５０５が行う。
【0050】
（制御装置）
図９は、実施の形態に係る試験システムに用いる制御装置８００の内部構成の一例を示している。
図９は、実施の形態に係る試験システムに用いる制御装置８００の内部構成の一例を示している。
【0051】
制御装置８００は、制御部８０１と、インタフェース（Ｉ／Ｆ）部８０２と、良否判定部８０３とを備える。制御部８０１は、制御装置８００内の各部すなわち、Ｉ／Ｆ部８０２、良否判定部８０３や、試験システム内の各部、すなわち、第１テスタ３００、第２テスタ５００、挿抜装置１２などの制御を行う。Ｉ／Ｆ部８０２は、第１テスタ３００、第２テスタ５００、挿抜装置１２などとのインタフェースを提供する。良否判定部８０３は、試験対象デバイスの試験結果に基づき試験対象デバイス１０の良否を判定する。
【0052】
また、制御装置８００は、挿抜装置１２を制御して、第１試験ボード４００上の試験ソケット４１０に、あるいは第２試験ボード６００上の試験ソケット６１０、試験対象デバイス１０を１つずつ又は複数個ずつ挿抜させる。
【0053】
（テスト実行可能な集積回路（ＡＳＩＣ））
図１０は、実施の形態に係る試験システムに用いるテスト実行可能な集積回路（ＡＳＩＣ）７００の内部構成の一例を示している。
図１０は、実施の形態に係る試験システムに用いるテスト実行可能な集積回路（ＡＳＩＣ）７００の内部構成の一例を示している。
【0054】
ＡＳＩＣ７００は、制御部７０１と、メモリインタフェース（Ｉ／Ｆ）部７０２と、テスタインタフェース（Ｉ／Ｆ）部７０３と、ファームウェア読み込み部７０４と、試験実行部７０５と、試験結果判定部７０６と、試験結果書き込み部７０７と、試験終了報告部７０８と、ＲＯＭ７１０と、ＲＡＭ７１１とを備える。
【0055】
制御部７０１は、ＡＳＩＣ７００内の各部、すなわち、メモリＩ／Ｆ部７０２、テスタＩ／Ｆ部７０３、ファームウェア読み込み部７０４、試験実行部７０５、試験結果判定部７０６、試験結果書き込み部７０７、試験終了報告部７０８などの制御を行う。メモリＩ／Ｆ部７０２は、試験対象デバイス１０とのインタフェースを提供する。テスタＩ／Ｆ部７０３は、第１テスタ３００とのインタフェースを提供する。
【0056】
ファームウェア読み込み部７０４は、試験対象デバイス１０に予め記憶されたファームウェア（試験実行関数）を読み出して、ＲＡＭ７１１内の試験実行関数ライブラリ９４０に格納する。ＲＯＭ７１０内の基本処理関数ライブラリ９３０には、試験を実行するための基本となるファームウェア（基本処理関数）が予め記録されている。ファームウェアについては、後述する。
【0057】
試験実行部７０５は、ＲＯＭ７１０及びＲＡＭ７１１内に格納されているファームウェアに従って、試験対象デバイス１０の試験を実施する。試験結果判定部７０６は、試験対象デバイス１０の試験の結果を判定し、試験結果書き込み部７０７は、試験結果を試験対象デバイス１０に書き込む。
【0058】
試験終了報告部７０８は、試験が終了した旨を第１テスタ３００に報告する。
【0059】
（ファームウェア）
図１１は、実施の形態に係る試験システムに用いるファームウェアの構成例を示している。
図１１は、実施の形態に係る試験システムに用いるファームウェアの構成例を示している。
【0060】
実施の形態に係る試験システムに用いるファームウェアは、ＡＳＩＣ７００上に搭載された制御部７０１（ＣＰＵ）が解釈実行可能な命令コードであり、基本処理関数ライブラリ（ＲＯＭコード）９３０と試験実行関数ライブラリ（ＲＡＭコード）９４０とから構成される。
【0061】
基本処理関数ライブラリ９３０は、例えばＡＳＩＣ７００上の回路パターンとして組み込まれている（ビルドイン）。基本処理関数ライブラリ９３０には、例えば、ブート処理関数、ファームウェアロード関数などが格納されている。
【0062】
試験実行関数ライブラリ９４０は、ＡＳＩＣ７００が起動動作として試験対象デバイス１０から読出し、ＡＳＩＣ上に用意された専用のＳＲＡＭ領域にコードを展開する。図１１において、試験実行関数１及び２がＡＳＩＣ７００で試験を実行するためのファームウェア（ＲＡＭコード）に対応する。具体的には、各試験実行関数において、試験対象デバイス１０（ＮＡＮＤフラッシュメモリ）に対する消去、書き込み、読出し、結果判定等の試験を実施するＡＳＩＣ制御命令が格納されている。
【0063】
ファームウェアは、ソースコード９００の状態からコンパイラ９１０によって命令語に翻訳され、更にリンカ９２０によって基本処理関数ライブラリ９３０及び試験実行関数ライブラリ９４０に結合及び配置される。
【0064】
ＡＳＩＣ７００上に搭載された制御部７０１（ＣＰＵ）は、ＲＡＭコード内の試験実行関数１、２等に収められた命令を解釈及び実行し、ＡＳＩＣ７００上の試験実行部７０５は、メモリＩ／Ｆ部７０２を通じて試験対象デバイス１０（例えばＮＡＮＤフラッシュメモリ）に対して一連の動作コマンドシーケンスを発行する処理、あるいはＮＡＮＤフラッシュメモリの出力結果を読み取る処理を繰り返す。
【0065】
試験結果判定部７０６は、結果と期待値の比較、及びＦａｉｌＢｉｔ数のカウント等のデータ演算処理を行った上で試験結果のパス（Ｐａｓｓ）／フェイル（Ｆａｉｌ）の判定を行う。
【0066】
尚、複数の異なる試験条件（試験項目）を実施するために、予め個別の試験実行関数１、試験実行関数２、…、試験実行関数ｎを用意しておき、これらの一部又は全部を逐次連続実行するもできる。
【0067】
試験項目としては、一般的な例として、導通テスト、ＤＣテスト、ファンクショナルテスト、ＡＣテスト、ＳＣＡＮテスト（ストラクチャルテスト）、電源関連のテストなどが含まれる。試験対象デバイス１０がＮＡＮＤフラッシュメモリである場合、ＮＡＮＤメモリのセルテストとして、ＳＬＣ（２値）、ＭＬＣ（４値）、ＴＬＣ（８値）、ＱＬＣ（１６値）などのパス（Ｐａｓｓ）／フェイル（Ｆａｉｌ）テスト、エラービットテストとして一定のエラーを許容したテスト、フェイルビットカウントテストとしてセルテストに要求されるＥＣＣ訂正能力を超えたフェイルビットカウントテスト、ｔＰＲＯＧクライテリアテストとしてｔＰＲＯＧクライテリアのＯＫ／ＮＧ判定テスト、等が含まれる。
【0068】
（ファームウェアの書き込み処理）
図１２は、ファームウェアを試験対象デバイス１０に書き込む処理の一例を模式的に示している。図１３は、試験対象デバイス１０のファームウェアライブラリ９４０の一例を模式的に示している。また、図１４は、ファームウェアを試験対象デバイス１０に書き込む処理の一例を示しており、この処理の主体は、第２テスタ５００である。
図１２は、ファームウェアを試験対象デバイス１０に書き込む処理の一例を模式的に示している。図１３は、試験対象デバイス１０のファームウェアライブラリ９４０の一例を模式的に示している。また、図１４は、ファームウェアを試験対象デバイス１０に書き込む処理の一例を示しており、この処理の主体は、第２テスタ５００である。
【0069】
挿抜装置１２によって第２試験ボード６００上の試験ソケット６１０に試験対象デバイス１０が実装されると、第２テスタ５００によるファームウェア書き込み処理が開始される（ステップＳ１００）。
【0070】
ステップＳ１０１において、第２テスタ５００のファームウェア書き込み部５０３は、第２試験ボード６００の試験ソケット６１０に実装されている試験対象デバイス１０にファームウェア（試験プログラム）を書き込む。
【0071】
ステップＳ１０２において、第２テスタ５００の制御部５０１は、試験ソケット６１０に実装されているすべての試験対象デバイス１０にファームウェアが書き込まれたか否かを判定する。
【0072】
ステップＳ１０２の判定の結果、すべての試験対象デバイス１０にファームウェアが書き込まれている場合、一連の処理を終了する（ステップＳ１０４）。
【0073】
ステップＳ１０２の判定の結果、ファームウェアが書き込まれていない試験対象デバイス１０がある場合、ファームウェア書き込み部５０３は、ステップＳ１０１に戻って、次の試験対象デバイス１０にファームウェアを書き込む。
【0074】
（試験対象デバイスに対する試験の実行処理）
図１５は、第１試験ボード４００上の試験対象デバイス１０の試験を実行する処理の一例を示している。また、図１６は、第１試験ボード４００上の試験対象デバイス１０の試験を実行する処理の一例を示しており、単一のファームウェアの場合を示している。この処理の主体は、第１試験ボード４００上のＡＳＩＣ７００である。
図１５は、第１試験ボード４００上の試験対象デバイス１０の試験を実行する処理の一例を示している。また、図１６は、第１試験ボード４００上の試験対象デバイス１０の試験を実行する処理の一例を示しており、単一のファームウェアの場合を示している。この処理の主体は、第１試験ボード４００上のＡＳＩＣ７００である。
【0075】
挿抜装置１２によって第１試験ボード４００上の試験ソケット４１０に試験対象デバイス１０が実装されると、第１テスタ３００による試験対象デバイス１０に対する試験の実行が開始される（ステップＳ２００）。
【0076】
ステップＳ２０１において、ＡＳＩＣ７００のファームウェア読み込み部７０４は、試験対象デバイス１０に予め記憶されたファームウェアを読み出す。
【0077】
ステップＳ２０２において、第１テスタ３００の試験指示部３０３は、試験対象デバイス１０の試験開始指示をＡＳＩＣ７００に指示する。
【0078】
試験指示部３０３からの試験開始指示に応じて、ＡＳＩＣ７００の試験実行部７０５は、ステップＳ２０３において、試験実行関数ライブラリ（ＲＡＭコード）９４０から試験条件を読み込む。
【0079】
ステップＳ２０４において、ＡＳＩＣ７００の試験実行部７０５は、読み込んだ試験条件に沿って、試験対象デバイス１０の試験を開始する。
【0080】
試験対象デバイス１０の試験が終了すると、ステップＳ２０５において、ＡＳＩＣ７００の試験結果判定部７０６は、試験結果を判定し、試験結果書き込み部７０７は、試験結果を試験対象デバイス１０に書き込む。
【0081】
更に、ステップＳ２０６において、ＡＳＩＣ７００の試験終了報告部７０８は、試験対象デバイス１０の試験が終了した旨を第１テスタ３００に報告し、一連の処理を終了する（ステップＳ２０７）。
【0082】
図１７は、第１試験ボード４００上の試験対象デバイス１０の試験を実行する処理の別の例を示しており、複数のファームウェアの場合を示している。この処理の主体も、第１試験ボード４００上のＡＳＩＣ７００である。
【0083】
挿抜装置１２によって第１試験ボード４００上の試験ソケット４１０に試験対象デバイス１０が実装されると、第１テスタ３００による試験対象デバイス１０に対する試験の実行が開始される（ステップＳ３００）。
【0084】
ステップＳ３０１において、ＡＳＩＣ７００のファームウェア読み込み部７０４は、試験対象デバイス１０に予め記憶されたファームウェアのうちの第１番目のファームウェアを読み出して試験実行関数ライブラリ９４０に格納する。
【0085】
ステップＳ３０２において、第１テスタ３００の試験指示部３０３は、試験対象デバイス１０の試験開始指示をＡＳＩＣ７００に指示する。
【0086】
試験指示部３０３からの試験開始指示に応じて、ＡＳＩＣ７００の試験実行部７０５は、ステップＳ３０３において、試験実行関数ライブラリ（ＲＡＭコード）９４０から第１番目のファームウェアの試験条件を読み込む。
【0087】
ステップＳ３０４において、ＡＳＩＣ７００の試験実行部７０５は、読み込んだ試験条件に沿って、試験対象デバイス１０の試験を開始する。
【0088】
ステップＳ３０５において、ＡＳＩＣ７００は、試験対象デバイス１０に予め記憶されたすべてのファームウェアについて処理済みであるか否かを判定する。
【0089】
ステップＳ３０５の結果、試験対象デバイス１０に予め記憶されたすべてのファームウェアについて処理済みである場合、ステップＳ３１２に進み、試験結果判定部７０６が試験結果を判定し、試験結果書き込み部７０７が試験結果を試験対象デバイス１０に書き込む。更に、ステップＳ３１３において、試験終了報告部７０８は、試験対象デバイス１０の試験が終了した旨を第１テスタ３００に報告し、一連の処理を終了する（ステップＳ３１４）。
【0090】
一方で、ステップＳ３０５の判定の結果、試験対象デバイス１０に予め記憶されたファームウェアのうち、未処理のファームウェアが残っている場合、ステップＳ３０６に進み、ＡＳＩＣ７００は、カウンタｎに対して２を設定する。
【0091】
ステップＳ３０７において、ファームウェア読み込み部７０４は、試験対象デバイス１０に予め記憶されたファームウェアのうちの第ｎ番目（ｎ＝２の場合第２番目）のファームウェアを読み出して試験実行関数ライブラリ９４０に格納する。
【0092】
試験実行部７０５は、ステップＳ３０８において、試験実行関数ライブラリ９４０から第ｎ番目のファームウェアの試験条件を読み込む。
【0093】
ステップＳ３０９において、ＡＳＩＣ７００の試験実行部７０５は、読み込んだ試験条件に沿って、試験対象デバイス１０の試験を開始する。
【0094】
ステップＳ３１０において、ＡＳＩＣ７００は、試験対象デバイス１０に予め記憶されたすべてのファームウェアについて処理済みであるか否かを判定する。
【0095】
ステップＳ３１０の結果、試験対象デバイス１０に予め記憶されたすべてのファームウェアについて処理済みである場合、ステップＳ３１２に進み、試験結果判定部７０６が試験結果を判定し、試験結果書き込み部７０７が試験結果を試験対象デバイス１０に書き込む。更に、ステップＳ３１３において、試験終了報告部７０８は、試験対象デバイス１０の試験が終了した旨を第１テスタ３００に報告し、一連の処理を終了する（ステップＳ３１４）。
【0096】
一方、ステップＳ３１０の判定の結果、試験対象デバイス１０に予め記憶されたファームウェアのうち、未処理のファームウェアが残っている場合、ステップＳ３１１に進み、ＡＳＩＣ７００は、カウンタｎに対して１を加算し、ステップＳ３０７に戻って、次の（ｎ＋１番目の）ファームウェアに対する処理を行う。
【0097】
【0098】
時刻Ｔ１１において、ＡＳＩＣ７００に対する電源がオンになると、複数のＡＳＩＣ７００、すなわち、ＡＳＩＣ１～ＡＳＩＣ４に対応する試験対象デバイス１０であるＮＡＮＤメモリ１～ＮＡＮＤメモリ４からファームウェア１～ファームウェア４が並列的に読み出され、それぞれＡＳＩＣ１～ＡＳＩＣ４に格納される。
【0099】
時刻Ｔ１２において、ファームウェア１～ファームウェア４の読み込みが完了すると、第１テスタ３００からの試験開始指示待ち状態になる。
【0100】
時刻Ｔ１３において、第１テスタ３００から試験開始が指示されると、信号線Ｂ（第２信号線Ｌ１２）が立ち下がり、それに呼応して、ＡＳＩＣ１～ＡＳＩＣ４は、それぞれの試験対象デバイス１０であるＮＡＮＤメモリ１～ＮＡＮＤメモリ４に対する試験（試験条件１～４）を並列的に開始する。
【0101】
その後、時刻Ｔ１４においてＮＡＮＤメモリ１の試験が終了し、時刻Ｔ１５においてＮＡＮＤメモリ３の試験が終了し、時刻Ｔ１６においてＮＡＮＤメモリ２の試験が終了し、時刻Ｔ１７においてＮＡＮＤメモリ４の試験が終了する。終了時刻のばらつきは、試験条件１～４の内容の違いやＮＡＮＤメモリ１～ＮＡＮＤメモリ４の個体差などに起因する。
【0102】
図１９では、時刻Ｔ１１においてファームウェア１～４の読み込みを一斉に開始し、時刻Ｔ１３においてＮＡＮＤメモリ１～４に対する試験を一斉に開始する例を示したが、必ずしも一斉に開始する必要はなく、必要に応じて開始タイミングをずらすこともできる。
【0103】
図２０は、複数のＡＳＩＣ７００に対してそれぞれ異なる試験条件の試験（複数のファームウェアがある）を並行して実行する処理の一例を模式的に示している。
【0104】
時刻Ｔ２１において、ＡＳＩＣ７００に対する電源がオンになると、ＡＳＩＣ１～ＡＳＩＣ４に対応する試験対象のＮＡＮＤメモリ１～ＮＡＮＤメモリ４から第１番目のファームウェア１－ａ～ファームウェア４－ａが並列的に読み出され、それぞれＡＳＩＣ１～ＡＳＩＣ４に格納される。
【0105】
時刻Ｔ２２において、ファームウェア１－ａ～ファームウェア４－ａの読み込みが完了すると、第１テスタ３００からの試験開始指示待ち状態になる。
【0106】
時刻Ｔ２３において、第１テスタ３００から試験開始が指示されると、信号線Ｂ（第２信号線Ｌ１２）が立ち下がり、それに呼応して、ＡＳＩＣ１～ＡＳＩＣ４は、それぞれの試験対象ＮＡＮＤメモリ１～ＮＡＮＤメモリ４に対する試験（試験条件１－ａ～４－ａ）を並列的に開始する。
【0107】
その後、時刻Ｔ２４においてＮＡＮＤメモリ１の試験（試験条件１－ａ）が終了すると、ＡＳＩＣ１は、第２番目のファームウェア１－ｂをＮＡＮＤメモリ１から読み出して、時刻Ｔ２６からＮＡＮＤメモリ１の試験（試験条件１－ｂ）を開始する。
【0108】
同様に、時刻Ｔ２６においてＮＡＮＤメモリ２の試験（試験条件２－ａ）が終了すると、ＡＳＩＣ２は、第２番目のファームウェア２－ｂをＮＡＮＤメモリ２から読み出して、時刻Ｔ２８からＮＡＮＤメモリ２の試験（試験条件２－ｂ）を開始する。
【0109】
同様に、時刻Ｔ２５においてＮＡＮＤメモリ３の試験（試験条件３－ａ）が終了すると、ＡＳＩＣ３は、第２番目のファームウェア３－ｂをＮＡＮＤメモリ３から読み出して、時刻Ｔ２７からＮＡＮＤメモリ３の試験（試験条件３－ｂ）を開始する。
【0110】
同様に、時刻Ｔ２７においてＮＡＮＤメモリ４の試験（試験条件４－ａ）が終了すると、ＡＳＩＣ４は、第２番目のファームウェア４－ｂをＮＡＮＤメモリ４から読み出して、時刻Ｔ２９からＮＡＮＤメモリ４の試験（試験条件４－ｂ）を開始する。
【0111】
図２０では、時刻Ｔ２１においてファームウェア１～４の読み込みを一斉に開始し、時刻Ｔ２３においてＮＡＮＤメモリ１～４に対する試験（試験条件１－ａ～４－ａ）を一斉に開始する例を示したが、必ずしも一斉に開始する必要はなく、必要に応じて、開始タイミングをずらすこともできる。
【0112】
但し、実施の形態に係る試験システムでは、第１テスタ３００は試験開始指示を与えるだけで、試験対象デバイス１０の試験を実施するのは、第１テスタ３００からの指示を受けたＡＳＩＣ７００である。そのため、図１９や図２０に示したように、一斉に処理を開始するように構成しても、負荷の集中などの懸念は生じない。
【0113】
尚、図１４～図２０に示した処理動作を、コンピュータに実行させる命令として、コンピュータプログラムに記述することもできる。コンピュータプログラムは、例えば、非一時的なコンピュータ可読媒体に格納され、実施の形態に係る試験システムに用いられる。
【0114】
（実施の形態における作用効果）
本実施の形態によれば、以下のような作用効果を有する。
本実施の形態によれば、以下のような作用効果を有する。
【0115】
ファームウェアの書き込みにＡＳＩＣ専用の特別な信号線を設ける必要がない。そのため、試験ボードの配線やテスタピンなどのリソースを削減することができ、同時測定可能数の向上、安価なテスタ活用による試験コスト削減を見込むことができる。また事前に試験対象デバイスにファームウェアを書き込むようにしているため、試験実行時の試験時間の短縮にも繋がる。
【0116】
一般的にはファームウェアを用いた試験は、試験対象デバイスがＡＳＩＣを内蔵している製品に限定されていた。しかしながら、本実施の形態によれば、ＡＳＩＣを内蔵していない製品に対しても試験対象を拡大することが可能となり、ファームウェアによる試験内容の統一化、試験内容の高度化による品質向上、試験時間の短縮によるコスト削減などを見込むことができる。
【0117】
試験対象デバイス毎に異なる試験条件をファームウェアとして予め書き込むようにしているため、第１テスタ側での試験条件や判定条件の設定が不要となる。そのため、第１テスタ側の構成や制御を簡便なものにすることが可能となる。
【0118】
また試験内容をファームウェアとして試験対象デバイスあるいはＡＳＩＣに書き込むように構成しているため、試験内容の詳細を隠蔽することが可能である。そのため、例えば、試験の実施作業等を外部に委託する場合でも、情報開示の必要がなくなり、秘匿情報の管理面において有効である。すなわち、ファームウェアは、例えばＨＥＸファイルのようにビルドイン形式で格納しておけば、ファームウェアに対する不正なアクセスを防止することができ、試験内容を秘匿することができる。
【0119】
従来は一度の試験で１種類の試験対象のみ試験実施可能であったが、複数の異なる試験対象をまとめて一度に試験することが可能となる。少量多品種の一括試験、試験工程の共通化等への活用も見込まれる。すなわち、試験対象デバイスに複数のファームウェアを書き込めば、複数の試験が可能となる。
【0120】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0121】
１０…試験対象デバイス
１２…挿抜装置
１００…ＮＡＮＤフラッシュメモリ
２００…メモリコントローラ
３００…第１テスタ
３０１、５０１、７０１、８０１…制御部
３０２、５０２、８０２…Ｉ／Ｆ部
３０３…試験指示部
４００…第１試験ボード
４１０、６１０…試験ソケット
４１５、６１５…接続部
４２５…接合層
５００…第２テスタ
５０３…ファームウェア書き込み部
５０４、７０５…試験実行部
５０５、７０６…試験結果判定部
６００…第２試験ボード
７００…テスト実行可能な集積回路（ＡＳＩＣ）
７０２…メモリＩ／Ｆ部
７０３…テスタＩ／Ｆ部
７０４…ファームウェア読み込み部
７０６…試験結果判定部
７０７…試験結果書き込み部
７０８…試験終了報告部
７１０…ＲＯＭ
７１１…ＲＡＭ
８００…制御装置
８０３…良否判定部
１２…挿抜装置
１００…ＮＡＮＤフラッシュメモリ
２００…メモリコントローラ
３００…第１テスタ
３０１、５０１、７０１、８０１…制御部
３０２、５０２、８０２…Ｉ／Ｆ部
３０３…試験指示部
４００…第１試験ボード
４１０、６１０…試験ソケット
４１５、６１５…接続部
４２５…接合層
５００…第２テスタ
５０３…ファームウェア書き込み部
５０４、７０５…試験実行部
５０５、７０６…試験結果判定部
６００…第２試験ボード
７００…テスト実行可能な集積回路（ＡＳＩＣ）
７０２…メモリＩ／Ｆ部
７０３…テスタＩ／Ｆ部
７０４…ファームウェア読み込み部
７０６…試験結果判定部
７０７…試験結果書き込み部
７０８…試験終了報告部
７１０…ＲＯＭ
７１１…ＲＡＭ
８００…制御装置
８０３…良否判定部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】