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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023181986
(43)【公開日】2023-12-25
(54)【発明の名称】半導体素子およびその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20231218BHJP
【ＦＩ】
H01L29/78 301Y
H01L29/78 301X
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023095039
(22)【出願日】2023-06-08
(31)【優先権主張番号】10-2022-0071639
(32)【優先日】2022-06-13
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2023-0063664
(32)【優先日】2023-05-17
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】596180076
【氏名又は名称】韓國電子通信研究院
【氏名又は名称原語表記】Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ
【住所又は居所原語表記】２１８，Ｇａｊｅｏｎｇ－ｒｏ Ｙｕｓｅｏｎｇ－ｇｕ Ｄａｅｊｅｏｎ ３４１２９，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100152205
【弁理士】
【氏名又は名称】吉田 昌司
(72)【発明者】
【氏名】キム、サンフン
(72)【発明者】
【氏名】ソ、ドンウ
(72)【発明者】
【氏名】キム、ジナ
(72)【発明者】
【氏名】パク、ジョンウ
(72)【発明者】
【氏名】イ、スンヒョン
(72)【発明者】
【氏名】イ、ワンジュ
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA40
5F140BA01
5F140BB05
5F140BB06
5F140BC12
5F140BD07
5F140BD11
5F140BD13
5F140BE09
5F140BF01
5F140BF05
5F140BF07
5F140BF42
5F140BG27
5F140BG36
5F140BH27
5F140BK18
5F140CB04
5F140CC03
5F140CC11
5F140CC12
5F140CE07
(57)【要約】 （修正有）
【課題】チャネル積層型ＧＡＡ－ＦＥＴ素子の製造方法を提供する。
【解決手段】方法は、基板上にシリコンゲルマニウム層と、シリコン層とが交互に積層された交互層１１０を形成するステップと、基板上に突出したフィン構造を形成するように交互層をパターニング及びエッチングした後、フィン構造を有する交互層の表面及び側壁上にシリコン窒化膜１１２を形成するステップと、シリコン窒化膜を挟んで交互層上にダミーゲート１１３とシリコン酸化膜１１４とを順次に形成した後、ダミーゲートの側壁にゲートスペーサ１１５を形成するステップと、上部に露出するシリコン窒化膜をエッチングした後、シリコン酸化膜をハードマスクとして用いて交互層をエッチングするステップと、エッチングされた交互層のシリコン層及びシリコンゲルマニウム層のうちシリコンゲルマニウム層の側壁に内部スペーサを選択的に形成するステップと、を含む。
【選択図】図１１
【解決手段】方法は、基板上にシリコンゲルマニウム層と、シリコン層とが交互に積層された交互層１１０を形成するステップと、基板上に突出したフィン構造を形成するように交互層をパターニング及びエッチングした後、フィン構造を有する交互層の表面及び側壁上にシリコン窒化膜１１２を形成するステップと、シリコン窒化膜を挟んで交互層上にダミーゲート１１３とシリコン酸化膜１１４とを順次に形成した後、ダミーゲートの側壁にゲートスペーサ１１５を形成するステップと、上部に露出するシリコン窒化膜をエッチングした後、シリコン酸化膜をハードマスクとして用いて交互層をエッチングするステップと、エッチングされた交互層のシリコン層及びシリコンゲルマニウム層のうちシリコンゲルマニウム層の側壁に内部スペーサを選択的に形成するステップと、を含む。
【選択図】図１１
【特許請求の範囲】
【請求項1】
半導体素子の製造方法において、前記製造方法は、
基板上にシリコンゲルマニウム層とシリコン層とが交互に積層された交互層（ａｌｔｅｒｎａｔｉｎｇ ｌａｙｅｒｓ）を形成するステップ（図２）と、
前記基板上に突出したフィン（Ｆｉｎ）構造を形成するように前記交互層をパターニングおよびエッチングした後、前記フィン構造を有する前記交互層の表面および側壁上にシリコン窒化膜を形成するステップと、
前記シリコン窒化膜を挟んで前記交互層上にダミーゲート（ｄｕｍｍｙ ｇａｔｅ）とシリコン酸化膜とを順次に形成した後、前記ダミーゲートの側壁にゲートスペーサを形成するステップと、
上部に露出する前記シリコン窒化膜をエッチングした後、前記シリコン酸化膜をハードマスクとして用いて前記交互層をエッチングするステップと、
前記エッチングされた交互層のシリコン層およびシリコンゲルマニウム層のうち前記シリコンゲルマニウム層の側壁に内部スペーサ（ｉｎｎｅｒ ｓｐａｃｅｒ）を選択的に形成するステップとを含む半導体素子の製造方法。
基板上にシリコンゲルマニウム層とシリコン層とが交互に積層された交互層（ａｌｔｅｒｎａｔｉｎｇ ｌａｙｅｒｓ）を形成するステップ（図２）と、
前記基板上に突出したフィン（Ｆｉｎ）構造を形成するように前記交互層をパターニングおよびエッチングした後、前記フィン構造を有する前記交互層の表面および側壁上にシリコン窒化膜を形成するステップと、
前記シリコン窒化膜を挟んで前記交互層上にダミーゲート（ｄｕｍｍｙ ｇａｔｅ）とシリコン酸化膜とを順次に形成した後、前記ダミーゲートの側壁にゲートスペーサを形成するステップと、
上部に露出する前記シリコン窒化膜をエッチングした後、前記シリコン酸化膜をハードマスクとして用いて前記交互層をエッチングするステップと、
前記エッチングされた交互層のシリコン層およびシリコンゲルマニウム層のうち前記シリコンゲルマニウム層の側壁に内部スペーサ（ｉｎｎｅｒ ｓｐａｃｅｒ）を選択的に形成するステップとを含む半導体素子の製造方法。
【請求項2】
前記交互層を形成するステップは、
エピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程により、第１温度で前記シリコンゲルマニウム層と前記シリコン層とを順次に成長させるステップと、
前記シリコンゲルマニウム層と前記シリコン層とを、前記第１温度より低い第２温度に冷却させるステップと、
前記エピタキシャル成長工程により、前記第１温度で前記シリコン層上に他のシリコンゲルマニウム層と他のシリコン層とを順次に成長させるステップと、
前記冷却工程により、前記他のシリコンゲルマニウム層と前記他のシリコン層とを前記第２温度に冷却させるステップと
を含む、請求項１に記載の半導体素子の製造方法。
エピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程により、第１温度で前記シリコンゲルマニウム層と前記シリコン層とを順次に成長させるステップと、
前記シリコンゲルマニウム層と前記シリコン層とを、前記第１温度より低い第２温度に冷却させるステップと、
前記エピタキシャル成長工程により、前記第１温度で前記シリコン層上に他のシリコンゲルマニウム層と他のシリコン層とを順次に成長させるステップと、
前記冷却工程により、前記他のシリコンゲルマニウム層と前記他のシリコン層とを前記第２温度に冷却させるステップと
を含む、請求項１に記載の半導体素子の製造方法。
【請求項3】
前記第１温度は、５００℃～８００℃であり、前記第２温度は、３００℃～４００℃である、請求項２に記載の半導体素子の製造方法。
【請求項4】
前記シリコン窒化膜は、後続工程でゲート電極とソース／ドレインとの間の短絡を遮断する機能を有する、請求項１に記載の半導体素子の製造方法。
【請求項5】
前記ゲートスペーサを形成するステップは、
熱酸化工程（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ ｐｒｏｃｅｓｓ）により、前記ダミーゲートの側壁にゲートスペーサを形成するステップである、請求項１に記載の半導体素子の製造方法。
熱酸化工程（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ ｐｒｏｃｅｓｓ）により、前記ダミーゲートの側壁にゲートスペーサを形成するステップである、請求項１に記載の半導体素子の製造方法。
【請求項6】
前記内部スペーサを形成するステップ（図１２および１３）は、
前記エッチングされた交互層のシリコンゲルマニウム層およびシリコン層の側壁にシリコン酸化膜を形成するステップと、
前記シリコン層の側壁が露出するまで前記シリコン酸化膜をエッチングするステップと、
前記シリコン層の側壁が露出した状態で、前記シリコンゲルマニウム層の側壁に残っている前記シリコン酸化膜を前記内部スペーサとして形成するステップと
を含む、請求項１に記載の半導体素子の製造方法。
前記エッチングされた交互層のシリコンゲルマニウム層およびシリコン層の側壁にシリコン酸化膜を形成するステップと、
前記シリコン層の側壁が露出するまで前記シリコン酸化膜をエッチングするステップと、
前記シリコン層の側壁が露出した状態で、前記シリコンゲルマニウム層の側壁に残っている前記シリコン酸化膜を前記内部スペーサとして形成するステップと
を含む、請求項１に記載の半導体素子の製造方法。
【請求項7】
前記シリコンゲルマニウム層およびシリコン層の側壁にシリコン酸化膜を形成するステップは、
熱酸化工程（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ ｐｒｏｃｅｓｓ）により、前記シリコンゲルマニウム層およびシリコン層の側壁に前記シリコン酸化膜を成長させるステップである、請求項６に記載の半導体素子の製造方法。
熱酸化工程（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ ｐｒｏｃｅｓｓ）により、前記シリコンゲルマニウム層およびシリコン層の側壁に前記シリコン酸化膜を成長させるステップである、請求項６に記載の半導体素子の製造方法。
【請求項8】
前記シリコンゲルマニウム層およびシリコン層の側壁にシリコン酸化膜を形成するステップは、
湿式酸化（ｗｅｔ ｏｘｉｄａｔｉｏｎ）工程により、前記シリコンゲルマニウム層およびシリコン層の側壁に前記シリコン酸化膜を成長させるステップである、請求項６に記載の半導体素子の製造方法。
湿式酸化（ｗｅｔ ｏｘｉｄａｔｉｏｎ）工程により、前記シリコンゲルマニウム層およびシリコン層の側壁に前記シリコン酸化膜を成長させるステップである、請求項６に記載の半導体素子の製造方法。
【請求項9】
前記シリコンゲルマニウム層の側壁に形成された前記シリコン酸化膜は、前記シリコンゲルマニウム層の中心方向に第１幅に成長し、前記シリコン層の側壁に形成された前記シリコン酸化膜は、前記シリコン層の中心方向に前記第１幅より小さい第２幅に成長する、請求項８に記載の半導体素子の製造方法。
【請求項10】
前記湿式酸化工程は、８００℃以下で行われ、好ましくは、７００℃～８００℃で行われる、請求項８に記載の半導体素子の製造方法。
【請求項11】
前記シリコン酸化膜をエッチングするステップは、
ウェットエッチング工程により、前記シリコン酸化膜をエッチングするステップである、請求項６に記載の半導体素子の製造方法。
ウェットエッチング工程により、前記シリコン酸化膜をエッチングするステップである、請求項６に記載の半導体素子の製造方法。
【請求項12】
前記シリコン層の側壁が露出するまで前記シリコン酸化膜をエッチングするステップにおいて、前記シリコン窒化膜と前記シリコン酸化膜のエッチング選択比（ｅｔｃｈｉｎｇ ｓｅｌｅｃｔｉｖｉｔｙ）によって、前記シリコン窒化膜はほとんどエッチングされず、前記エッチングされないシリコン窒化膜の両端部は、前記シリコン層の側壁を基準として突出する、請求項６に記載の半導体素子の製造方法。
【請求項13】
前記突出したシリコン窒化膜の両端部は、後続工程で形成されるゲート電極とソース／ドレインとの間の短絡を防止する絶縁体として用いられる、請求項１２に記載の半導体素子の製造方法。
【請求項14】
前記内部スペーサ（ｉｎｎｅｒ ｓｐａｃｅｒ）を形成するステップにおいて、前記内部スペーサは、犠牲層（ｓａｃｒｉｆｉｃｉａｌ ｌａｙｅｒ）として用いられる前記シリコンゲルマニウム層を除去する後続工程により形成される前記シリコン層間の空間を支持する構造体として役割を果たす、請求項１に記載の半導体素子の製造方法。
【請求項15】
前記内部スペーサ（ｉｎｎｅｒ ｓｐａｃｅｒ）を形成するステップにおいて、前記内部スペーサは、前記交互層に含まれたシリコン層であって、チャネル層として用いられる前記シリコン層によるチャネル長を決定する構造体として役割を果たす、請求項１に記載の半導体素子の製造方法。
【請求項16】
前記内部スペーサ（ｉｎｎｅｒ ｓｐａｃｅｒ）を選択的に形成するステップの後、
前記シリコン層と前記基板をシード層として用いてソース／ドレインを形成するステップと、
前記ソース／ドレインと前記ダミーゲートとを覆うシリコン酸化膜を形成するステップと、
前記ダミーゲートの表面が露出するように前記シリコン酸化膜を研磨（ｐｏｌｉｓｈｉｎｇ）するステップと、
前記露出したダミーゲートを除去するステップと、
前記ダミーゲートの除去によって露出する前記シリコン窒化膜を除去するステップと、
前記シリコン層の間に形成された前記シリコンゲルマニウム層を選択的に除去するステップと、
前記シリコン酸化膜の表面上に、前記ダミーゲートの除去によって露出する前記シリコン酸化膜の側壁上に、および前記シリコンゲルマニウム層の除去によって露出する前記シリコン層それぞれのすべての面上にゲート誘電体層を形成するステップと、
前記ゲート誘電体層上にゲート電極を形成するステップと
をさらに含む、請求項１に記載の半導体素子の製造方法。
前記シリコン層と前記基板をシード層として用いてソース／ドレインを形成するステップと、
前記ソース／ドレインと前記ダミーゲートとを覆うシリコン酸化膜を形成するステップと、
前記ダミーゲートの表面が露出するように前記シリコン酸化膜を研磨（ｐｏｌｉｓｈｉｎｇ）するステップと、
前記露出したダミーゲートを除去するステップと、
前記ダミーゲートの除去によって露出する前記シリコン窒化膜を除去するステップと、
前記シリコン層の間に形成された前記シリコンゲルマニウム層を選択的に除去するステップと、
前記シリコン酸化膜の表面上に、前記ダミーゲートの除去によって露出する前記シリコン酸化膜の側壁上に、および前記シリコンゲルマニウム層の除去によって露出する前記シリコン層それぞれのすべての面上にゲート誘電体層を形成するステップと、
前記ゲート誘電体層上にゲート電極を形成するステップと
をさらに含む、請求項１に記載の半導体素子の製造方法。
【請求項17】
前記シリコン窒化膜をエッチングして除去するステップにおいて、前記シリコン酸化膜によって、前記シリコン酸化膜の内部に突出した前記シリコン窒化膜の両端部は除去されない、請求項１６に記載の半導体素子の製造方法。
【請求項18】
前記シリコン窒化膜の両端部は、
前記ゲート電極と前記ソース／ドレインとの間の間隔を維持する役割を果たす、請求項１７に記載の半導体素子の製造方法。
前記ゲート電極と前記ソース／ドレインとの間の間隔を維持する役割を果たす、請求項１７に記載の半導体素子の製造方法。
【請求項19】
前記シリコン窒化膜の両端部は、
前記ゲート電極と前記ソース／ドレインとの間の短絡を防止する絶縁体として役割を果たす、請求項１７に記載の半導体素子の製造方法。
前記ゲート電極と前記ソース／ドレインとの間の短絡を防止する絶縁体として役割を果たす、請求項１７に記載の半導体素子の製造方法。
【請求項20】
基板と、
前記基板上に配置された複数のソース／ドレインと、
前記基板上に配置され、チャネル層として役割を果たすシリコン層であって、隣接した前記ソース／ドレインの間に積層された前記シリコン層と、
前記シリコン層の上部および前記シリコン層の間に形成された空間に配置されるゲート電極と、
前記空間を支持する内部スペーサと、
前記シリコン層の上部に配置された前記ゲート電極と前記ソース／ドレインとの間の短絡を遮断する絶縁体と
を含む半導体素子。
前記基板上に配置された複数のソース／ドレインと、
前記基板上に配置され、チャネル層として役割を果たすシリコン層であって、隣接した前記ソース／ドレインの間に積層された前記シリコン層と、
前記シリコン層の上部および前記シリコン層の間に形成された空間に配置されるゲート電極と、
前記空間を支持する内部スペーサと、
前記シリコン層の上部に配置された前記ゲート電極と前記ソース／ドレインとの間の短絡を遮断する絶縁体と
を含む半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子およびその製造方法に関し、より詳しくは、ゲート－オール－アラウンド（Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ：ＧＡＡ）電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）で設計された半導体素子およびその製造方法に関する。
【背景技術】
【0002】
平面構造の半導体素子が有する構造的限界を克服するために、立体構造のＦｉｎ－ＦＥＴ技術が導入された。Ｆｉｎ－ＦＥＴは、ヒレ（Ｆｉｎ）とＦＥＴとの合成語であって、ゲートがチャネルの一部面（例、３面）を取り囲む構造を有する。このような構造によりゲートとチャネルとの間の接点面積が増加するため、素子の大きさの増加なしに、動作速度と生産性を向上させ、消費電力を低減することができる。また、Ｆｉｎ－ＦＥＴ技術は、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の大きさの調節を容易にする。
【0003】
ＣＭＯＳアーキテクチャとファウンドリーの面から、Ｆｉｎ－ＦＥＴ技術は、さらに改善されたゲートオールアラウンド（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ；ＧＡＡ）－ＦＥＴ技術へ進化しつつある。ＧＡＡ－ＦＥＴは、ゲートがチャネルの全面（例、４面）を取り囲む構造であって、接点面積がＦｉｎ－ＦＥＴに比べてより増加するため、Ｆｉｎ－ＦＥＴ技術に比べて大きさが小さくなりながらもより優れた電流駆動能力を提供し、電源オフ状態でリーク電流を著しく低減できるという利点を提供する。
【0004】
このようなＧＡＡ－ＦＥＴ素子の製造は極めて難しく、特に、数十ナノメートル以下の厚さを有するチャネルが積層されたＧＡＡ－ＦＥＴ素子の製造では超高難度工程が必要であるが、依然としてこれに関する研究開発は不十分であるのが現状である。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】韓国公開番号：１０－２０１６－００９９４４５（公開日：２０１６年８月２２日、発明の名称：積層型ゲートオールアラウンドＦＩＮＦＥＴおよびその形成方法｛ＴＡＣＫＥＤ ＧＡＴＥ－ＡＬＬ－ＡＲＯＵＮＤ ＦＩＮＦＥＴ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲＭＩＮＧ ＴＨＥ ＳＡＭＥ｝）
【発明の概要】
【発明が解決しようとする課題】
【0006】
上述した問題点を解決するための本発明は、半導体素子の製造方法であって、より詳しくは、超高難度工程を必要とするチャネル積層型ＧＡＡ－ＦＥＴ素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上述した目的を達成するための、本発明の一態様による半導体素子の製造方法は、基板上にシリコンゲルマニウム層とシリコン層とが交互に積層された交互層（ａｌｔｅｒｎａｔｉｎｇ ｌａｙｅｒｓ）を形成するステップと、前記基板上に突出したフィン（Ｆｉｎ）構造を形成するように前記交互層をパターニングおよびエッチングした後、前記フィン構造を有する前記交互層の表面および側壁上にシリコン窒化膜を形成するステップと、前記シリコン窒化膜を挟んで前記交互層上にダミーゲート（ｄｕｍｍｙ ｇａｔｅ）とシリコン酸化膜とを順次に形成した後、前記ダミーゲートの側壁にゲートスペーサを形成するステップと、上部に露出する前記シリコン窒化膜をエッチングした後、前記シリコン酸化膜をハードマスクとして用いて前記交互層をエッチングするステップと、前記エッチングされた交互層のシリコン層およびシリコンゲルマニウム層のうち前記シリコンゲルマニウム層の側壁に内部スペーサ（ｉｎｎｅｒ ｓｐａｃｅｒ）を選択的に形成するステップとを含む。
【0008】
本発明の他の態様による半導体素子は、基板上に配置された複数のソース／ドレインと、前記基板上に配置され、チャネル層として役割を果たすシリコン層であって、隣接した前記ソース／ドレインの間に積層された前記シリコン層と、前記シリコン層の上部および前記シリコン層の間に形成された空間に配置されるゲート電極と、前記空間を支持する内部スペーサと、前記シリコン層の上部に配置された前記ゲート電極と前記ソース／ドレインとの間の短絡を遮断する絶縁体とを含む。
【発明の効果】
【0009】
本発明によれば、犠牲層として用いられるシリコンゲルマニウム層と、チャネル層として用いられるシリコン層とを繰り返し成長する過程で発生する応力を低減するための方法として低温繰り返し冷却工程を用いることにより、欠陥のない単結晶シリコン層（ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ｓｉｌｉｃｏｎ ｌａｙｅｒ）を積層することができる。これによって、チャネル層として用いられるシリコン層の積層個数を増やすことができ、駆動電流を向上させ、リーク電流を低減することができる。
【0010】
また、犠牲層（Ｓａｃｒｉｆｉｃｉａｌ Ｌａｙｅｒ）として用いられるシリコンゲルマニウム層の両側壁に内部スペーサ（ｉｎｎｅｒ ｓｐａｃｅｒ）を形成することにより、シリコンゲルマニウム層の除去によって形成されるシリコン層間の空間を支持することができる。
【0011】
また、前記内部スペーサを熱酸化工程により容易に形成することにより、チャネル長（Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ）を容易に調節することができる。
【0012】
さらに、熱酸化工程によるゲルマニウムの凝縮現象によってシリコンゲルマニウム層のモル分率が増加し、これによってシリコンゲルマニウム層を選択的に容易にエッチングすることができる。
【0013】
なお、シリコン層の上部に形成されるシリコン窒化膜を除去する過程でシリコン窒化膜が完全に除去されず、シリコン窒化膜の両端部が維持されることにより、前記シリコン窒化膜の両端部によってゲート電極とソース／ドレインとの間の短絡を容易に遮断することができる。
【図面の簡単な説明】
【0014】
【図1】本発明の実施例による半導体素子の３次元構造を示す斜視図である。
【発明を実施するための形態】
【0015】
本発明の利点および特徴、そしてそれらを達成する方法は、添付した図面と共に詳細に後述する実施例を参照すれば明確になる。しかし、本発明は以下に開示される実施例に限定されるものではなく、互いに異なる多様な形態で実現可能であり、単に本実施例は本発明の開示が完全となるようにし、本発明の属する技術分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範疇によってのみ定義される。明細書全文にわたって同一の参照符号は同一の構成要素を指し示す。
【0016】
本明細書において、層または膜などのある物質膜が他の物質膜または基板「上」にあると言及された場合に、そのある物質膜は他の物質膜または基板上に直接形成されるか、またはそれらの間にさらに他の物質膜が介在してもよいことを意味する。
【0017】
また、本明細書の多様な実施例において、第１、第２、第３などの用語が物質膜または工程段階を記述するために使われたが、これは単にある特定の物質膜または工程段階を他の物質膜または他の工程段階と区別させるために使われただけであり、これらの用語によって限定されてはならない。
【0018】
本明細書で使われた用語は実施例を説明するためのものであり、本発明を制限しようとするものではない。本明細書において、単数形は、文言で特に言及しない限り、複数形も含む。明細書で使われる「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及された構成要素、段階、動作および／または素子は、１つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない。
【0019】
また、本明細書で記述する実施例は、本発明の理想的な例示図である斜視図および／または断面図を参照して説明される。図面において、膜および領域の厚さは技術的内容の効果的な説明のために誇張されたものである。よって、製造技術および／または許容誤差などによって例示図の形態が変形可能である。したがって、本発明の実施例は、図示の特定の形態に制限されるのではなく、製造工程によって生成される形態の変化も含む。例えば、直角で示されたエッチング領域は、ラウンドまたは所定の曲率を有する形態であってもよい。したがって、図面に例示された領域は概略的な属性を有し、図面に例示された領域の形状は素子の領域の特定の形態を例示するためのものであり、発明の範疇を制限するためのものではない。
【0020】
図１は、本発明の実施例による半導体素子の３次元構造を示す斜視図である。
【0021】
図１を参照すれば、本発明の実施例による半導体素子は、ｆｉｎ－ＦＥＴ素子から進化したチャネル積層型ＧＡＡ（Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）－ＦＥＴ素子であってもよい。
【0022】
ＧＡＡ－ＦＥＴ素子で設計された前記半導体素子は、基板１０１と、前記基板１０１上に配置された複数のソース／ドレイン１１７と、前記基板１０１上に配置されるチャネル層（ｃｈａｎｎｅｌ ｌａｙｅｒｓ）として隣接した前記ソース／ドレイン１１７の間に積層された複数のシリコン層１０３、１０５、１０７、１０９と、前記シリコン層１０３、１０５、１０７、１０９の上部および前記シリコン層（ｓｉｌｉｃｏｎ ｌａｙｅｒｓ）１０３、１０５、１０７、１０９の間に形成された空間に配置されるゲート電極１２０と、前記空間を支持する内部スペーサ（ｉｎｎｅｒ ｓｐａｃｅｒ）１１６’と、前記シリコン層１０３、１０５、１０７、１０９の上部に配置された前記ゲート電極１２０と前記ソース／ドレイン１１７との間の短絡を遮断（防止）する絶縁体（ｉｎｓｕｌａｔｏｒ）１１２とを含む。
【0023】
ゲート電極１２０は、前記シリコン層１０３、１０５、１０７、１０９の上部および前記シリコン層１０３、１０５、１０７、１０９の間に形成された空間に配置されることにより、チャネル層として用いられるシリコン層１０３、１０５、１０７、１０９を取り囲む構造で構成される。
【0024】
ゲート電極１２０は、隣接したソース／ドレイン１１７を共有することにより、ＧＡＡ－ＦＥＴ素子で構成される。前記ＧＡＡ－ＦＥＴ素子と他のＧＡＡ－ＦＥＴ素子は、素子分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）膜（ＳＴＩ膜）１１１によって分離される。
【0025】
前記シリコン層１０３、１０５、１０７、１０９の間に形成された空間を支持する前記内部スペーサ１１６’は、シリコン酸化膜（ｓｉｌｉｃｏｎ ｏｘｉｄｅ ｆｉｌｍ）（第３シリコン酸化膜）であってもよいし、前記ゲート電極１２０と前記ソース／ドレイン１１７との間の短絡を遮断する絶縁体１１２は、シリコン窒化膜（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ ｆｉｌｍ）であってもよい。絶縁体１１２は、後述するエッチング工程により板状の薄膜から一字状の薄膜に加工される。
【0026】
一方、図１中、参照番号１１８は、基板１０１の全面を覆うシリコン酸化膜（第４シリコン酸化膜）であって、図１では、前記半導体素子の内部３次元構造を明確に示すために透明な構成で示した。図１中、参照番号１１９は、ゲート誘電体層である。ゲート誘電体層（ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）１１９は、ゲート電極１２０とチャネル層として用いられるシリコン層１０３、１０５、１０７、１０９との間に配置される。
【0027】
以下、図１に示された半導体素子の製造方法を、図２～図２２を参照して詳しく説明する。図１では、４つのシリコン層１０３、１０５、１０７、１０９を示しているが、図面の簡略化のために、図２～図２２では、３つのシリコン層１０３、１０５、１０７だけが示されることに留意しなければならない。
【0028】
【0029】
まず、図２を参照すれば、基板１０１上にシリコンゲルマニウム層（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｌａｙｅｒ）１０２とシリコン層（ｓｉｌｉｃｏｎ ｌａｙｅｒ）１０３とが交互に積層された交互層（ａｌｔｅｒｎａｔｉｎｇ ｌａｙｅｒｓ）１１０を形成する工程が行われる。
【0030】
基板１０１は、シリコン、ゲルマニウム、シリコン－ゲルマニウムなどを含む半導体基板であってもよい。また、基板１０１は、シリコン基板（ｓｉｌｉｃｏｎ ｓｕｂｓｔｒａｔｅ）、Ｓｉ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）基板を含み、ｐ型あるいはｎ型であるか、真性シリコン基板（ｉｎｔｒｉｎｓｉｃ ｓｉｌｉｃｏｎ ｓｕｂｓｔｒａｔｅ）を含む。
【0031】
基板１０１上にシリコンゲルマニウム層１０２とシリコン層１０３とが連続して成長する。シリコンゲルマニウム層１０２とシリコン層１０３は、数十ナノメートル以下の厚さを有する薄膜（ｔｈｉｎ ｆｉｌｍ）であってもよい。例えば、シリコンゲルマニウム層１０２とシリコン層１０３の厚さは、約５ｎｍと約８ｎｍとの間の範囲であってもよい。シリコンゲルマニウム層１０２のゲルマニウムパーセンテージ（ｇｅｒｍａｎｉｕｍ ｐｅｒｃｅｎｔａｇｅ）（原子パーセンテージ：ａｔｏｍｉｃ ｐｅｒｃｅｎｔａｇｅ）は、約２５パーセントと約３５パーセントとの間の範囲内にあり得るが、これより高いか低いゲルマニウムパーセンテージが用いられる。
【0032】
シリコンゲルマニウム層１０２とシリコン層１０３は、同一のチャンバで前記基板１０１をシード層（ｓｅｅｄ ｌａｙｅｒ）とするエピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程により形成される。この場合、シリコンゲルマニウム層１０２は、ＳｉＧｅ（Ｓｉ１－ｘＧｅｘ；ｘは０～１）エピ層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ：ｅｐｉ ｌａｙｅｒ）と称され、シリコン層１０３は、Ｓｉエピ層と称される。
【0033】
エピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程は、例えば、化学気相蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）工程、ＡＬＤ（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）工程またはＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）工程を含む。
【0034】
シリコンゲルマニウム層１０２は、後続工程で選択的にエッチングされる犠牲層（Ｓａｃｒｉｆｉｃｉａｌ Ｌａｙｅｒ）として用いられ、シリコン層１０３は、ＧＡＡ－ＦＥＴ素子のチャネル層として用いられる。この場合、シリコンゲルマニウム層１０２とシリコン層１０３との繰り返し成長回数は、ＧＡＡ－ＦＥＴ素子のチャネル層の個数と同一である。チャネル層として用いられるシリコン層１０３は、半導体層（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ）と称されることもある。
【0035】
シリコンとゲルマニウムの格子定数（ｌａｔｔｉｃｅ ｃｏｎｓｔａｎｔ）の差は約４．３％程度である。これによって、シリコンゲルマニウム層１０２とシリコン層１０３との繰り返し成長時に応力（ｓｔｒｅｓｓ）が発生する。この状態で、シリコンゲルマニウム層１０２とシリコン層１０３が臨界厚さを超えると、累積された歪みエネルギー（ｓｔｒａｉｎ ｅｎｅｒｇｙ）を放出して応力が緩和される。この過程で、界面転位（ｉｎｔｅｒｆａｃｉａｌ ｄｉｓｌｏｃａｔｉｏｎ）が生成され、素子の性能が低下し、リーク電流が発生する。
【0036】
シリコンゲルマニウム層１０２とシリコン層１０３との繰り返し成長回数は増加するほど、シリコンゲルマニウム層１０２とシリコン層１０３に印加される応力が大きくなり、転位密度が増加する。これによって、ＧＡＡ－ＦＥＴ素子のシリコンチャネルの数が制限される問題が発生する。
【0037】
このような問題を解決するために、本実施例では、シリコンゲルマニウム層１０２とシリコン層１０３との繰り返し成長時に発生する応力を低減するための方法として、低温繰り返し冷却工程（ｌｏｗ－ｔｅｒｍｐｅｒａｔｕｒｅ ｒｅｃｕｒｒｉｎｇ ｃｏｏｌｉｎｇ ｐｒｏｃｅｓｓ）が提案される。
【0038】
低温繰り返し冷却工程は、第１温度でシリコンゲルマニウム層１０２とシリコン層１０３とを連続して成長した後、前記成長したシリコンゲルマニウム層１０２とシリコン層１０３を前記第１温度より低い第２温度に冷却させ、再度、前記第１温度で他のシリコンゲルマニウム層１０４と他のシリコン層１０５とを連続して成長させる工程である。すなわち、低温繰り返し冷却工程は、シリコンゲルマニウム層とシリコン層の成長と冷却を繰り返すことを意味する。
【0039】
このような低温繰り返し冷却工程は、シリコンとゲルマニウムの熱膨張係数の差を利用したもので、ＳｉＧｅとシリコンとの間の応力を緩和するのに効果がある。ここで、成長温度である前記第１温度は、例えば、５００℃～８００℃であり、冷却温度である前記第２温度は、例えば、３００℃～４００℃であってもよい。
【0040】
シリコンゲルマニウム層とシリコン層の成長は、ランプヒーティング（ｌａｍｐ ｈｅａｔｉｎｇ）による輻射熱（ｒａｄｉａｎｔ ｈｅａｔ）を利用するＣＶＤ工程で行うことが好ましく、ランプヒーティングにより急速冷却および急速加熱が可能である。
【0041】
ＳｉＧｅとシリコンの成長が、ＣＶＤ工程ではない、ＡＬＤ工程やＭＢＥ工程により行われる場合、エピ成長が完了した後、ＲＴＡ（Ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）装置により急速冷却および急速加熱が可能である。
【0042】
このように、本発明では、シリコンゲルマニウム層とシリコン層との繰り返し成長時に発生する応力を低減するために、低温繰り返し冷却工程を用いてシリコンゲルマニウム層とシリコン層とを繰り返し成長させることにより、欠陥のない単結晶シリコン層を積層することができ、また、シリコン層の積層個数を増やすことができる。これによって、駆動電流を向上させることができ、リーク電流を低減することができる。
【0043】
図２では、シリコンゲルマニウム層とシリコン層とを３回繰り返し成長した場合を示しているが、これに限定するものではない。したがって、シリコンゲルマニウム層とシリコン層との繰り返し成長回数は４回以上であってもよい。
【0044】
図３～６を参照すれば、前記基板１０１上に突出したフィン（Ｆｉｎ）構造を形成するように前記交互層１１０をパターニングおよびエッチングする工程（図３、４、５）を進行させた後、前記フィン構造を有する前記交互層１１０の表面および側壁上にシリコン窒化膜（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ ｆｉｌｍ）を形成する工程（図６）が行われる。
【0045】
具体的には、図３を参照すれば、フィン構造は、前記交互層１１０をパターニングおよびエッチングしてトレンチ（ｔｒｅｎｃｈ）３０を形成することにより達成できる。トレンチ３０は、トレンチの位置を選定した後に行われるフォト（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程、エッチング工程および前記フォト工程で生成されたフォトレジスト膜（ｐｈｏｔｏｒｅｓｉｓｔ ｆｉｌｍ）を除去するアッシング（ａｓｈｉｎｇ）工程などを順次に進行させて形成される。
【0046】
次に、図４を参照すれば、前記交互層を覆うと同時に、前記トレンチ３０に素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ ｆｉｌｍ：ＳＴＩ ｆｉｌｍ）１１１を形成するＳＴＩ工程が行われる。
【0047】
ＳＴＩ工程は、前記トレンチ３０に素子分離膜を満たすための蒸着工程と、前記素子分離膜１１１の表面段差を除去するための平坦化工程（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）とを含む。蒸着工程は、ＣＶＤ、Ａｔｏｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ ＣＶＤ（ＡＰＣＶＤ）、Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ（ＬＰＣＶＤ）、Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ（ＰＥＣＶＤ）、Ｈｉｇｈ ＤｅｎｓｉｔｙまたはＰｌａｓｍａ ＣＶＤであってもよい。平坦化工程は、交互層１１０の表面が露出しない水準で素子分離膜１１１の表面段差を除去するように行われる。交互層１１０の表面は、交互層１１０内で最上段シリコン層１０７の表面である。素子分離膜１１１は、シリコン酸化膜（ＳｉＯ２）であってもよい。
【0048】
次に、図５を参照すれば、交互層１１０の側壁が露出するように素子分離膜１１１を除去する工程が行われる。このために、ウェットエッチング（ｗｅｔ ｅｔｃｈｉｎｇ）工程が利用できる。
【0049】
次に、図６を参照すれば、素子分離膜の表面、交互層１１０の表面と側壁および基板１０１の全面にシリコン窒化膜（Ｓｉ３Ｎ４あるいはＳｉＮ）１１２を形成する工程が行われる。シリコン窒化膜１１２は、ＣＶＤ、ＡＰＣＶＤ、ＬＰＣＶＤまたはＰＥＣＶＤを含む蒸着工程により形成される。シリコン窒化膜１１２は、後続工程でゲート電極とソース／ドレインとの間の短絡を遮断する役割と、シリコン層１０３、１０５、１０７によるチャネル形成のための選択的エッチング工程において重要な役割として用いられる。
【0050】
図７～９を参照すれば、前記シリコン窒化膜１１２を挟んで前記交互層１１０上にダミーゲート（ｄｕｍｍｙ ｇａｔｅ）１１３と第１シリコン酸化膜１１４とを順次に形成した後（図７および８）、前記ダミーゲート１１３の側壁にゲートスペーサを形成する工程（図９）が行われる。
【0051】
具体的には、図７を参照すれば、シリコン窒化膜１１２の全面にダミーゲート１１３を形成する。したがって、シリコン窒化膜１１２を挟んで前記交互層１１０上にダミーゲート１１３が形成される。ダミーゲート１１３は、ＣＶＤ、ＡＰＣＶＤ、ＬＰＣＶＤまたはＰＥＣＶＤを含む蒸着工程により形成される。ダミーゲート１１３は、ポリシリコン（Ｐｏｌｙ ｓｉｌｉｃｏｎ：Ｐｏｌｙ－Ｓｉ）、シリコンゲルマニウム（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ：ＳｉＧｅ）、非晶質シリコン（Ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ）であってもよいし、第１シリコン酸化膜１１４に対して高いエッチング選択比（ｅｔｃｈｉｎｇ ｓｅｌｅｃｔｉｖｉｔｙ）を有する他の物質であってもよい。次に、ダミーゲート１１３の全面に第１シリコン酸化膜１１４が形成される。第１シリコン酸化膜１１４は、ＣＶＤ、ＡＰＣＶＤ、ＬＰＣＶＤまたはＰＥＣＶＤを含む蒸着工程により形成される。
【0052】
次に、図８を参照すれば、シリコン層１０３、１０５、１０７においてチャネル層として用いられる領域を除いた残りの領域に対応するダミーゲート１１３と第１シリコン酸化膜１１４をエッチングする工程が行われる。前記残りの領域に対応するダミーゲート１１３と第１シリコン酸化膜１１４は、例えば、フォトリソグラフィ工程およびドライエッチング工程によりエッチングされる。切断線Ａ－Ａ’の視点から眺めたダミーゲート１１３と第１シリコン酸化膜１１４のエッチング幅Ｗ１は、切断線Ｂ－Ｂ’の視点から眺めたダミーゲート１１３と第１シリコン酸化膜１１４のエッチング幅Ｗ２より大きく設定される。
【0053】
次に、図９を参照すれば、図８のエッチング工程により露出するダミーゲート１１３の側壁にゲートスペーサ１１５を形成する工程が行われる。ゲートスペーサ１１５は、例えば、熱酸化工程（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ ｐｒｏｃｅｓｓ）により形成される。ゲートスペーサ１１５は、シリコン酸化膜であってもよい。ゲートスペーサ１１５であるシリコン酸化膜は、ダミーゲート１１３上に形成された第１シリコン酸化膜１１４と区分するために第２シリコン酸化膜と称される。ゲートスペーサ１１５の幅は、シリコン層１０３、１０５、１０７のチャネル幅を考慮して設定可能である。
【0054】
図１０および１１を参照すれば、ダミーゲート１１３の側壁にゲートスペーサ１１５を形成した後、上部に露出するシリコン窒化膜１１２を選択的にエッチングした後（図１０）、ダミーゲート１１３上に形成された第１シリコン酸化膜１１４をハードマスク（ｈａｒｄ ｍａｓｋ）として用いて前記交互層１１０をエッチングする工程（図１１）が行われる（図１１）。
【0055】
図１０中、シリコン窒化膜１１２は、例えば、ドライまたはウェットエッチング工程によりエッチングされ、好ましくは、ドライエッチング工程によりエッチングされ、シリコン窒化膜１１２のエッチングにより交互層１１０の一部表面が上部に露出する。交互層１１０の一部表面は、最上段に配置されたシリコン層１０７の一部表面を意味する。
【0056】
図１１中、フォトリソグラフィ工程なしに、ダミーゲート１１３上に形成された第１シリコン酸化膜１１４をハードマスクとして用いて前記交互層１１０をエッチングする工程が行われる。この時、ダミーゲート１１３の側壁に形成された第２シリコン酸化膜であるゲートスペーサ１１５も、ハードマスクとして用いられる。これによって、前記交互層１１０のエッチング時に、前記ダミーゲート１１３の側壁は露出しない。
【0057】
図１２および１３を参照すれば、前記エッチングされた交互層１１０のシリコン層１０３、１０５、１０７およびシリコンゲルマニウム層１０２、１０４、１０６のうち前記シリコンゲルマニウム層１０２、１０４、１０６の側壁に内部スペーサ（ｉｎｎｅｒ ｓｐａｃｅｒ）１１６’を選択的に形成する工程が行われる。
【0058】
具体的には、図１２を参照すれば、前記エッチングされた交互層１１０のシリコンゲルマニウム層１０２、１０４および１０６とシリコン層１０３、１０５、１０７の側壁にシリコン酸化膜１１６を形成する工程が行われる。この時、同一の工程で基板１０１上にもシリコン酸化膜１１６が形成される。用語の区分のために、シリコンゲルマニウム層１０２、１０４および１０６とシリコン層１０３、１０５、１０７の側壁および基板１０１上に形成されたシリコン酸化膜を「第３シリコン酸化膜」と称する。
【0059】
第３シリコン酸化膜１１６は、熱酸化工程（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ ｐｒｏｃｅｓｓ）により形成される。熱酸化工程は、湿式酸化（Ｗｅｔ Ｏｘｉｄａｔｉｏｎ）工程または乾式酸化（Ｄｒｙ Ｏｘｉｄａｔｉｏｎ）工程であってもよいし、好ましくは、湿式酸化工程であってもよい。湿式酸化工程は、例えば、シリコン層１０３、１０５、１０７とシリコンゲルマニウム層１０２、１０４、１０６の幅を精密に調節するために、８００℃以下で行われ、好ましくは、７００℃～８００℃で行われる。
【0060】
乾式酸化工程では、シリコン層１０３、１０５、１０７とシリコンゲルマニウム層１０２、１０４、１０６との間の酸化速度の差がほとんどない。しかし、湿式酸化工程では、シリコンゲルマニウム層１０２、１０４、１０６の酸化速度がシリコン層１０３、１０５、１０７の酸化速度に比べて高い。これはシリコンゲルマニウム層１０２、１０４、１０６に含まれたゲルマニウム成分に起因し、ゲルマニウムのモル分率（ｍｏｌｅ ｆｒａｃｔｉｏｎ）が高いほど、第３シリコン酸化膜１１６の成長速度は増加する。シリコンゲルマニウム層の酸化工程において、ゲルマニウム成分は、酸化過程に参加しない。これによって、ゲルマニウム成分は、シリコンゲルマニウム層内で凝縮され、酸化工程が進行するにつれ、シリコンゲルマニウム層のゲルマニウムのモル分率は増加する。
【0061】
これによって、同一の時間で前記シリコンゲルマニウム層１０２、１０４、１０６の側壁に形成された前記第３シリコン酸化膜１１６は、前記シリコンゲルマニウム層１０２、１０４、１０６の中心方向に第１幅Ｗ１に成長し、前記シリコン層１０３、１０５、１０７の側壁に形成された前記第３シリコン酸化膜１１６は、前記シリコン層１０３、１０５、１０７の中心方向に前記第１幅Ｗ１より短い第２幅Ｗ２に成長する。
【0062】
湿式酸化工程では、シリコン層１０３、１０５、１０６の側壁に成長する第３シリコン酸化膜１１６の成長速度と、シリコンゲルマニウム層１０２、１０４、１０６の側壁に成長する第３シリコン酸化膜１１６の成長速度とは異なるが、各シリコン酸化膜１１６は、非常に正確な幅に形成される。したがって、湿式酸化工程は、シリコン酸化膜１１６が成長した後、残っているシリコン層１０３、１０５、１０７とシリコンゲルマニウム層１０２、１０４、１０６の幅を精密に調節するという面から、乾式酸化工程より有利である。また、湿式酸化工程は、ゲルマニウムの拡散によってシリコン層とシリコンゲルマニウム層との間の境界が曖昧になる現象を防止できるという面から、乾式酸化工程より有利である。
【0063】
図１３を参照すれば、第３シリコン酸化膜１１６がシリコン層１０３、１０５、１０７とシリコンゲルマニウム層１０２、１０４、１０６の側壁に互いに異なる幅に成長すれば、シリコン層１０３、１０５、１０７の側壁が露出するまで第３シリコン酸化膜１１６をエッチングする工程が行われる。すなわち、第３シリコン酸化膜１１６のエッチング工程は、シリコンゲルマニウム層１０２、１０４、１０６の側壁に形成された第３シリコン酸化膜が残っている状態で中止される。ここで、前記シリコン層１０３、１０５、１０７の側壁が露出した状態で、前記シリコンゲルマニウム層１０２、１０４、１０６の側壁に残っている前記第３シリコン酸化膜１１６が前記内部スペーサ１１６’になる。
【0064】
シリコン層１０３、１０５、１０６の側壁が露出するまで行われる第３シリコン酸化膜１１６のエッチング工程は、例えば、ドライエッチング工程またはウェットエッチング工程であってもよいし、好ましくは、ウェットエッチング工程であってもよい。
【0065】
第３シリコン酸化膜１１６のエッチング工程は、ダミーゲート１１３の側壁に形成された第２シリコン酸化膜であるゲートスペーサ１１５が完全に除去されない水準で行われる。また、第３シリコン酸化膜１１６のエッチング工程は、ダミーゲート１１３上に形成された第１シリコン酸化膜１１４も完全に除去されない水準で行われる。
【0066】
内部スペーサ（ｉｎｎｅｒ ｓｐａｃｅｒ）１１６’は、犠牲層（ｓａｃｒｉｆｉｃｉａｌ ｌａｙｅｒ）として用いられるシリコンゲルマニウム層１０２、１０４、１０６を除去する後続工程で、シリコン層１０３、１０５、１０７によるチャネル長（Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ）を決定する。
【0067】
また、内部スペーサ１１６’は、チャネル層として用いられるシリコン層１０３、１０５、１０７を支持する役割を果たす。すなわち、内部スペーサ１１６’は、前記シリコンゲルマニウム層１０２、１０４、１０６を除去する後続工程（図１９）により形成されるシリコン層間の空間（図１９の１９）を支持する構造体として用いられる。
【0068】
一方、シリコン層１０３、１０５、１０７とシリコンゲルマニウム層１０２、１０４、１０６の側壁に形成された第３シリコン酸化膜１１６のエッチング工程で、シリコン窒化膜１１２は、第１シリコン酸化膜１１４および第３シリコン酸化膜１１６に対する高いエッチング選択比によってほとんどエッチングされない。これによって、切断線Ａ－Ａの視点から眺めると、前記エッチングされないシリコン窒化膜１１２の両端部１３は、前記シリコン層１０３、１０５、１０７の側壁を基準として突出する。前記突出したシリコン窒化膜の両端部１３は、後続工程で形成されるゲート電極とソース／ドレインとの間の短絡を防止（遮断）する絶縁体として用いられる。
【0069】
図１４を参照すれば、前記内部スペーサ１１６’を形成した後、シリコン層１０３、１０５、１０７とシリコンゲルマニウム層１０２、１０４、１０６とを含む交互層の両側に、前記シリコン層１０３、１０５、１０７とシリコン材質の基板１０１をシード層（ｓｅｅｄ ｌａｙｅｒ）として用いてソース／ドレイン（Ｓｏｕｒｃｅ／Ｄｒａｉｎ：Ｓ／Ｄ）１１７を形成する工程が行われる。
【0070】
ソース／ドレイン１１７は、選択的エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程により形成される。選択的エピタキシャル成長工程は、例えば、素子タイプ（ｎ型ＦＥＴまたはｐ型ＦＥＴ）によって、ｎ型不純物またはｐ型不純物をドーピングするイオン注入（Ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）工程を含むことができる。
【0071】
ソース／ドレイン１１７を選択的に成長させるための物質は、例えば、シリコン、シリコンゲルマニウム（ＳｉＧｅ）および／またはシリコンカーバイド（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ：ＳｉＣ）などが使用できる。また、本発明の実施例によるソース／ドレイン１１７は、シリコン層１０３、１０５、１０７とシリコン材質の基板１０１をシード層（ｓｅｅｄ ｌａｙｅｒ）として用いるため、互いに異なる成長地点で成長を始めて出会う形態に成長する。したがって、ソース／ドレイン１１７は、多結晶形態に成長できる。
【0072】
図１５を参照すれば、前記ソース／ドレインと前記ダミーゲート１１３とを覆うシリコン酸化膜１１８を形成する工程が行われる。前述した第１シリコン酸化膜１１４、ゲートスペーサ１１５として用いられる第２シリコン酸化膜および内部スペーサ１１６’として用いられる第３シリコン酸化膜と区分するために、前記シリコン酸化膜１１８は、第４シリコン酸化膜と称する。第４シリコン酸化膜１１８は、例えば、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程、ＣＶＤ工程またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）工程などを含む蒸着工程により形成される。ここで、ＰＶＤ工程は、熱蒸発法（ｔｈｅｒｍａｌ ｅｖａｐｏｒａｔｉｏｎ）、電子ビーム蒸発法（ｅ－ｂｅａｎ ｅｖａｐｏｒａｔｉｏｎ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）を含み、ＣＶＤ工程は、ｔｈｅｒｍａｌ ＣＶＤ、ＰＥ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ）ＣＶＤ、ＡＰ（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ）ＣＶＤ、ＬＰ（Ｌｏｗ ｐｒｅｓｓｕｒｅ）ＣＶＤなどを含む。
【0073】
図１６を参照すれば、前記ダミーゲート１１３の表面が露出するように前記第４シリコン酸化膜１１８を研磨（ｐｏｌｉｓｈｉｎｇ）する工程が行われる。第４シリコン酸化膜１１８は、ＣＭＰ工程により研磨される。
【0074】
図１７を参照すれば、前記露出したダミーゲート１１３を除去する工程が行われる。前記ダミーゲート１１３は、第４シリコン酸化膜１１８とシリコン窒化膜１１２に対して高いエッチング選択比を有するエッチング工程により除去される。エッチング工程は、例えば、ウェットエッチング工程またはドライエッチング工程であってもよい。
【0075】
図１８を参照すれば、前記ダミーゲート１１３の除去によって上部に露出するシリコン窒化膜１１２を除去するエッチング工程が行われる。シリコン窒化膜１１２の除去は、第４シリコン酸化膜１１８に対して高いエッチング選択比を有するエッチング工程により行われる。この時、第４シリコン酸化膜１１８にカバーされるシリコン窒化膜１１２の両端部１３は、第４シリコン酸化膜１１８によってエッチングされない。エッチング工程により除去されないシリコン窒化膜１１２の両端部１３は、第４シリコン酸化膜１１８の内部に突出する。前記突出したシリコン窒化膜１１２の両端部１３は、後続工程で形成されるゲート電極（図２２の１２０）とソース／ドレイン１１７との間の間隔を維持する役割を果たすと同時に、ゲート電極（図２２の１２０）とソース／ドレイン１１７との間の短絡を防止する絶縁体として役割を果たす。一方、シリコン窒化膜１１２を除去するためのエッチング工程は、例えば、ドライエッチング工程またはウェットエッチング工程であってもよい。ゲート電極（図２２の１２０）とソース／ドレイン１１７との間の間隔を精密に制御するために、精密なエッチングに有利なドライエッチング工程を用いてシリコン窒化膜１１２を除去することが好ましい。
【0076】
図１９を参照すれば、シリコン窒化膜１１２の除去が完了すれば、前記シリコン層１０３、１０５、１０７の間に形成された前記シリコンゲルマニウム層（図１８の１０２、１０４、１０６）を選択的に除去する工程が行われる。前記シリコンゲルマニウム層（図１８の１０２、１０４、１０６）の除去は、例えば、ドライエッチング工程またはウェットエッチング工程を含むエッチング工程により行われる。シリコンゲルマニウム層（図１８の１０２、１０４、１０６）のエッチング工程は、切断線Ｂ－Ｂ’の視点から眺める時、シリコン層１０３、１０５、１０７の側壁と第４シリコン酸化膜１１８の側壁との間に形成された空間２０を通して投入されるエッチング物質（例、エッチング液またはエッチング気体など）などによって行われる。
【0077】
図２０を参照すれば、前記シリコンゲルマニウム層（図１８の１０２、１０４、１０６）の除去が完了すれば、前記第４シリコン酸化膜１１８、前記シリコンゲルマニウム層（図１８の１０２、１０４、１０６）の除去によって露出する前記シリコン層１０３、１０５、１０７のすべての面および内部スペーサ１１６’の内側壁上にゲート誘電体層１１９を形成する工程が行われる。ゲート誘電体層１１９は、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、シリコン窒化物（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ）、またはｈｉｇｈ－ｋ誘電体物質（ｈｉｇｈ－ｋ ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）（Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｍｇ、Ｂａ、Ｔｉ、Ｐｂ、またはこれら組み合わせの金属酸化物およびシリケート（ｓｉｌｉｃａｔｅ））であってもよい。ゲート誘電体層１１９は、例えば、ＡＬＤ（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）工程などを含む蒸着工程により形成される。
【0078】
図２１を参照すれば、ゲート誘電体層１１９の形成が完了すれば、ゲート誘電体層１１９上にゲート電極１２０を形成する工程が行われる。ゲート電極１２０の材料は、例えば、Ｔｉ、Ａｌ、Ｃｕ、Ｗ、およびこれらの組み合わせであってもよい。ゲート電極１２０は、例えば、ＡＬＤ工程または電解／無電解めっき（ｅｌｅｃｔｒｏ／ｅｌｅｔｒｏｌｅｓｓ ｄｅｐｏｓｉｔｉｏｎ）工程により形成される。
【0079】
図２２を参照すれば、ゲート電極１２０の形成が完了すれば、ＣＭＰ工程を用いてゲート電極１２０と第４シリコン酸化膜の厚さを同一に形成する工程が行われる。例えば、ＣＭＰ工程は、第４シリコン酸化膜１１８の表面が露出する時に中止できる。ゲート電極１２０に対するＣＭＰ工程の完了によってＧＡＡ－ＦＥＴ素子が完成する。
【0080】
上述した実施例による製造方法により製造された半導体素子は、多様な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）で実現できる。例えば、本発明の実施例による半導体素子は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ－Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ－Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ－ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ－Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などの方式でパッケージングされる。
【0081】
以上の発明の詳細な説明は、開示された実施態様で本発明を制限しようとする意図ではなく、本発明の要旨を逸脱しない範囲内で多様な他の組み合わせ、変更および環境で使用可能である。添付した特許請求の範囲は他の実施態様も含むと解釈されなければならない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
