(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023182368
(43)【公開日】2023-12-26
(54)【発明の名称】半導体集積回路、PLL回路及び信号処理装置
(51)【国際特許分類】
H03K 3/03 20060101AFI20231219BHJP
H03L 7/083 20060101ALI20231219BHJP
H03L 7/24 20060101ALI20231219BHJP
H03L 7/099 20060101ALI20231219BHJP
H03K 3/354 20060101ALI20231219BHJP
【FI】
H03K3/03
H03L7/083
H03L7/24
H03L7/099 150
H03K3/354 B
【審査請求】未請求
【請求項の数】8
【出願形態】OL
(21)【出願番号】P 2022095924
(22)【出願日】2022-06-14
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100103263
【弁理士】
【氏名又は名称】川崎 康
(72)【発明者】
【氏名】永光 正知
【テーマコード(参考)】
5J106
5J300
【Fターム(参考)】
5J106AA04
5J106CC06
5J106CC21
5J106CC41
5J106CC52
5J106DD32
5J106EE18
5J106GG01
5J106HH01
5J106KK08
5J106KK16
5J106LL01
5J300AA22
5J300LL02
(57)【要約】
【課題】周波数調整範囲を広げることができる半導体集積回路、PLL回路及び信号処理装置を提供する。
【解決手段】半導体集積回路は、差動の発振信号を出力する第1論理反転素子及び第2論理反転素子を有する発振回路と、前記発振回路に電流を注入可能な電流源と、クロック信号に同期した第1信号に同期して、前記第1論理反転素子の出力ノードに前記電流源からの電流を注入する第1電流制御回路と、前記クロック信号に同期した第2信号に同期して、前記第2論理反転素子の出力ノードから基準電圧ノードに電流を引き抜く第2電流制御回路と、を備える。
【選択図】
図3
【特許請求の範囲】
【請求項1】
差動の発振信号を出力する第1論理反転素子及び第2論理反転素子を有する発振回路と、
前記発振回路に電流を注入可能な電流源と、
クロック信号に同期した第1信号に同期して、前記第1論理反転素子の出力ノードに前記電流源からの電流を注入する第1電流制御回路と、
前記クロック信号に同期した第2信号に同期して、前記第2論理反転素子の出力ノードから基準電圧ノードに電流を引き抜く第2電流制御回路と、を備える、半導体集積回路。
【請求項2】
前記発振回路は、
直列接続される2以上の前記第1論理反転素子を有する第1直列回路と、
直列接続される2以上の前記第2論理反転素子を有する第2直列回路と、を有し、
前記第1直列回路における最終段の第1論理反転素子の出力ノードは前記第1直列回路における初段の第1論理反転素子の入力ノードに接続され、
前記第2直列回路における最終段の第2論理反転素子の出力ノードは前記第2直列回路における初段の第2論理反転素子の入力ノードに接続され、
前記第1電流制御回路は、前記第1信号に同期して、前記第1直列回路におけるいずれかの段の前記第1論理反転素子の出力ノードに前記電流源からの電流を注入し、
前記第2電流制御回路は、前記第2信号に同期して、前記第2直列回路におけるいずれかの段の前記第2論理反転素子の出力ノードから電流を引き抜く、請求項1に記載の半導体集積回路。
【請求項3】
前記第1直列回路内の前記第1論理反転素子の接続段数は奇数であり、
前記第2直列回路内の前記第2論理反転素子の接続段数は、前記第1直列回路内の前記第1論理反転素子の接続段数と同一である、請求項2に記載の半導体集積回路。
【請求項4】
前記発振回路は、
直列接続される2以上の前記第1論理反転素子を有する第1直列回路と、
直列接続される2以上の前記第2論理反転素子を有する第2直列回路と、を有し、
前記第1直列回路における最終段の第1論理反転素子の出力ノードは前記第2直列回路における初段の第2論理反転素子の入力ノードに接続され、
前記第2直列回路における最終段の第2論理反転素子の出力ノードは前記第1直列回路における初段の第1論理反転素子の入力ノードに接続され、
前記第1電流制御回路は、前記第1信号に同期して、前記第1直列回路におけるいずれかの段の前記第1論理反転素子の出力ノードに前記電流源からの電流を注入し、
前記第2電流制御回路は、前記第2信号に同期して、前記第2直列回路におけるいずれかの段の前記第2論理反転素子の出力ノードから電流を引き抜く、請求項1に記載の半導体集積回路。
【請求項5】
前記第1直列回路内の前記第1論理反転素子の接続段数は偶数であり、
前記第2直列回路内の前記第2論理反転素子の接続段数は、前記第1直列回路内の前記第1論理反転素子の接続段数と同一である、請求項4に記載の半導体集積回路。
【請求項6】
前記クロック信号に同期した前記第1信号及び前記第2信号と、前記クロック信号の反転位相に同期した第3信号及び第4信号とを生成するパルス生成器を備え、
前記第1電流制御回路は、前記第1信号に同期し、前記第1直列回路内のいずれかの前記第1論理反転素子の出力ノードに電流を注入し、かつ、前記第3信号に同期し、前記第2直列回路内のいずれかの前記第2論理反転素子の出力ノードに電流を注入し、
前記第2電流制御回路は、前記第2信号に同期し、前記第2直列回路内のいずれかの前記第2論理反転素子の出力ノードから電流を引き抜き、かつ、前記第4信号に同期し、前記第1直列回路内のいずれかの前記第1論理反転素子の出力ノードから電流を引き抜く、請求項2に記載の半導体集積回路。
【請求項7】
請求項1乃至6のいずれか一項に記載の半導体集積回路と、
前記発振回路を有する第1発振器と、
前記電流源から出力される電流に応じた周波数の発振信号を生成する第2発振器と、
前記第2発振器で生成される前記発振信号の周波数を帰還制御する帰還制御回路と、を備えたPLL回路。
【請求項8】
請求項7に記載のPLL回路と、
前記PLL回路から出力された前記発振信号に基づいて信号処理を行う信号処理回路と、を備える信号処理装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一実施形態は、半導体集積回路、PLL回路及び信号処理装置に関する。
【背景技術】
【0002】
差動の発振信号を出力する一対のインバータの出力ノード同士を入力クロック信号に同期して周期的に短絡させる発振回路が知られている。この種の発振回路は、一対のインバータを含む複数対のインバータをリング状に接続して構成されており、一対のインバータの出力ノード同士を短絡させない状態では、周波数が不定のフリーランの発振信号が出力される。
【0003】
この種の発振回路では、フリーランの発振信号の周波数を、この周波数よりも低い周波数に調整することは可能であるが、フリーランの発振信号の周波数を引き上げる(高くする)調整は容易ではない。このため、周波数の調整範囲が制限されるという問題がある。
【先行技術文献】
【特許文献】
【0004】
【発明の概要】
【発明が解決しようとする課題】
【0005】
そこで、本発明の一実施形態では、発振信号の周波数の調整範囲を好適に広げることができる半導体集積回路、PLL回路及び信号処理装置を提供するものである。
【課題を解決するための手段】
【0006】
上記の課題を解決するために、本発明の一実施形態によれば、差動の発振信号を出力する第1論理反転素子及び第2論理反転素子を有する発振回路と、
前記発振回路に電流を注入可能な電流源と、
クロック信号に同期した第1信号に同期して、前記第1論理反転素子の出力ノードに前記電流源からの電流を注入する第1電流制御回路と、
前記クロック信号に同期した第2信号に同期して、前記第2論理反転素子の出力ノードから基準電圧ノードに電流を引き抜く第2電流制御回路と、を備える半導体集積回路が提供される。
【図面の簡単な説明】
【0007】
【
図1】第1の実施形態に係る半導体集積回路を備えるPLL回路の概略構成を示すブロック図。
【
図2】
図1のPLL回路を備える信号処理装置のブロック図。
【
図3】
図1のVICとILICOの回路構成を示す回路図。
【
図4】入力クロック信号INJCLK、第2信号INJ、第1信号INJB、及び発振信号ILCKのタイミング図。
【
図5】
図3のILICOから出力される発振信号の周波数範囲を示す図。
【
図6】一比較例に係るVICとILICOの回路構成を示す回路図。
【
図7】
図6に示す一比較例に係るILICOのタイミング図。
【
図8】
図6のILICOから出力される発振信号の周波数範囲を説明するための図。
【
図9】第2の実施形態に係るVIC及びILICOの回路構成を示す回路図。
【
図10】
図9のILICOにおける各信号のタイミング図。
【
図11】
図9のILICOから出力される発振信号の周波数範囲を説明するための図。
【
図12】第3の実施形態に係るVIC及びILICOの回路構成を示す回路図。
【
図13】第3の実施形態の一変形例に係るVIC及びILICOの回路構成を示す回路図。
【発明を実施するための形態】
【0008】
以下、図面を参照して、実施形態に係る半導体集積回路、PLL回路及び信号処理装置について説明する。以下では、半導体集積回路、PLL回路及び信号処理装置の主要な構成部分を中心に説明するが、半導体集積回路、PLL回路及び信号処理装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
【0009】
(第1の実施形態)
図1は第1の実施形態に係る半導体集積回路1を備えるPLL(Phase Locked Loop)回路2の概略構成を示すブロック図である。
【0010】
図1のPLL回路2は、インジェクションロック電流制御発振器(ILICO:Injection Lock Current (I) Control Oscillator)3と、電流制御発振器(ICO:Current (I) Control Oscillator)4と、第1L/S(Level Shifter)5と、第2L/S(Level Shifter)6と、分周器(DIV:Divider)7と、位相周波数検出器(PFD:Phase Frequency Detector)8と、チャージポンプ(CP:Charge Pump)9と、ループフィルタ(LPF:Loop Filter)10と、電圧電流変換器(VIC:Voltage Current (I) Converter)11と、パルス生成器(PulseGen)12とを備えている。
【0011】
図1のPLL回路2には、発振器(OSC:Oscillator)13から出力された基準発振信号CKREFと、入出力インタフェース回路(I/O:Input/Output)14からの入力クロック信号INJCLKが入力される。
【0012】
ILICO3は、インジェクションロック機能を有する電流制御発振器である。ILICO3は、後述するように、インジェクションロック機能により、電流源であるVIC11からの電流の注入と基準電圧ノード(例えば接地電圧ノード)への電流の引き抜きとを行うことで発振周波数をロックする。ILICO3は、PLL回路2に入力される入力クロック信号INJCLKの周波数と同じ周波数の発振信号ILCKを生成して出力する。
【0013】
ICO4は、インジェクションロック機能を持たない電流制御発振器である。ICO4は、OSC13からの基準発振信号CKREFに同期した発振信号を生成して出力する。より具体的には、ICO4は、基準発振信号CKREFの周波数を逓倍した周波数の発振信号を生成して出力する。
【0014】
第1L/S5は、ICO4から出力された発振信号の信号レベルの変換を行う。例えば、第1L/S5は、ICO4から出力された発振信号の信号振幅をより大きくする。第2L/S6は、ILICO3から出力された発振信号ILCKの信号レベルの変換を行う。例えば、第2L/S6は、ILICO3から出力された発振信号ILCKの信号振幅をより大きくする。第2L/S6から出力される発振信号ILCLKは、PLL回路2から出力される発振信号ILCLKになる。
【0015】
DIV7は、第1L/S5から出力された発振信号を分周して分周信号を生成する。DIV7の分周比は任意である。PFD8は、DIV7から出力された分周信号と、OSC13からの基準発振信号CKREFとの位相差及び周波数差を検出し、位相差及び周波数差に応じた信号を出力する。
【0016】
CP9は、PFD8の出力信号に応じた電流信号を生成する。LPF10は、CP9から出力された電流信号に含まれる不要な周波数成分を除去して、制御電圧V_LPFを生成する。VIC11は、制御電圧V_LPFに応じた電流信号を生成する。VIC11で生成された電流信号は、ILICO3とICO4に供給される。ILICO3とICO4は、VIC11で生成された電流信号に応じて発振信号の周波数を制御する。より具体的には、ICO4は、基準発振信号CKREFの周波数を逓倍した周波数の発振信号が出力されるように周波数制御を行う。ILICO3は、I/O14からの入力クロック信号INJCLKの周波数と同じ周波数の発振信号が出力されるように周波数制御を行う。
【0017】
パルス生成器12は、I/O14からの入力クロック信号INJCLKに同期して、第2信号INJを生成する。第2信号INJは、入力クロック信号INJCLKの立ち上がりエッジ又は立ち下がりエッジに同期したパルス幅を有するパルス信号である。パルス生成器12で生成された第2信号INJは、ILICO3に入力される。
図1のICO(第2発振器)4は、第1L/S5、DIV7、PFD8、CP9、LPF10、及びVIC11からなる帰還制御回路によりPLL制御される。一方、ILICO(第1発振器)3はPLL制御されない。
【0018】
本実施形態による半導体集積回路1は、少なくとも
図1のILICO3を含んでいる。本実施形態による半導体集積回路1は、
図1のPLL回路2内のILICO3以外の少なくとも一つのブロックを含んでいてもよい。
【0019】
図2は
図1のPLL回路2を備える信号処理装置20のブロック図である。
図2の信号処理装置20は、PLL回路2と、信号処理回路21とを備えている。信号処理回路21には、PLL回路2から出力された発振信号ILCLKが入力される。信号処理回路21は、PLL回路2から出力された発振信号ILCLKに同期して、種々の信号処理を行う。信号処理回路21で行われる信号処理の具体的な内容は問わない。
【0020】
信号処理回路21は、例えば、不図示の記憶装置を制御する記憶制御部の機能を有していてもよい。この場合、信号処理回路21は、PLL回路2から出力された発振信号ILCLKに同期して、記憶装置に対するデータの書込と、記憶装置からのデータの読出しとを制御する。
【0021】
PLL回路2に入力クロック信号INJCLKを入力するI/O14には、例えば制御回路22が接続される。制御回路22は、入力クロック信号INJCLKを生成する。I/O14は、制御回路22からの入力クロック信号INJCLKをバッファリングして、PLL回路2のパルス生成器12に入力する。制御回路22は、具体的には、CPU(Central Processing Unit)などである。
【0022】
図3は
図1のVIC11とILICO3の回路構成を示す回路図である。VIC11は、LPF10から出力される制御電圧V_LPFに応じた電流をILICO3に供給する電流源として機能する。
【0023】
図3に示すように、VIC11は3つのPMOSトランジスタQ1~Q3と、1つのNMOSトランジスタQ4とを有する。PMOSトランジスタQ1とNMOSトランジスタQ4は、電源電圧ノードVDDと接地電圧ノードVSSとの間にカスコード接続されている。より詳細には、PMOSトランジスタQ1のソースは電源電圧ノードVDDに接続され、ドレインはNMOSトランジスタQ4のドレインに接続されている。NMOSトランジスタQ4のソースは接地電圧ノードVSSに接続されている。NMOSトランジスタQ4のゲートには、LPF10から出力される制御電圧V_LPFが入力される。
【0024】
PMOSトランジスタQ1、Q2、Q3のゲート同士は接続されており、ソース同士は電源電圧ノードVDDに接続されている。これにより、PMOSトランジスタQ1、Q2、Q3はカレントミラー回路を構成している。
【0025】
LPF10から出力される制御電圧V_LPFの電圧レベルにより、PMOSトランジスタQ1のソース-ドレイン間に流れる電流が変化し、PMOSトランジスタQ1のソース-ドレイン間の電流に比例した電流がPMOSトランジスタQ2のソース-ドレイン間とPMOSトランジスタQ3のソース-ドレイン間に流れる。PMOSトランジスタQ2のドレインとPMOSトランジスタQ3のドレインは、ILICO3に接続されている。
【0026】
このように、LPF10から出力される制御電圧V_LPFの電圧レベルに応じて、PMOSトランジスタQ1、Q2、Q3のソース-ドレイン間の電流を制御することができる。
【0027】
図3のILICO3は、発振回路31と、第1電流制御回路32と、第2電流制御回路33とを備えている。
【0028】
発振回路31は、差動の発振信号を出力する一対のインバータ34、35を有する。本明細書では、一対のインバータ34、35を第1インバータ34及び第2インバータ35と呼ぶ。後述するように、発振回路31は、複数の第1インバータ34を有する第1直列回路38と、複数の第2インバータ35を有する第2直列回路39とを有する。第1直列回路38または第2直列回路39から出力された発振信号ILCKが発振回路31から出力されて、
図1の第2L/S6に入力される。
【0029】
第1電流制御回路32は、入力クロック信号INJCLKに同期した第1信号INJBに同期して、第1インバータ34の出力ノードにVIC11からの電流を注入する。第2電流制御回路33は、入力クロック信号INJCLKに同期した第2信号INJに同期して、第2インバータ35の出力ノードから基準電圧ノードに電流を引き抜く。基準電圧ノードは、電圧レベルが固定のノードであり、本明細書では、基準電圧ノードが接地電圧ノードVSSである例を主に説明する。
【0030】
このように、発振回路31は、入力クロック信号INJCLKに同期した第1信号INJBと第2信号INJに同期して、第1インバータ34の出力ノードに電流を注入し、かつ第2インバータ35の出力ノードから電流を引き抜く、これにより、発振回路31の発振周波数を引き下げるだけでなく、引き上げることも可能となり、周波数調整範囲をより広げることができる。
【0031】
第1インバータ34と第2インバータ35のそれぞれは、第1電源端子と第2電源端子を有する。第1インバータ34と第2インバータ35の第1電源端子には、VIC11で生成された電流が供給される。より詳細には、第1インバータ34と第2インバータ35の第1電源端子には、VIC11内のトランジスタQ2のソース-ドレイン間の電流が供給される。
【0032】
第1インバータ34と第2インバータ35の第2電源端子は接地電圧ノードVSSに接続されている。
【0033】
第1インバータ34の出力ノードと第2インバータ35の出力ノードとの間には、互いに逆向きに2つのインバータ(以下、第3インバータ)36、37が接続されている。2つの第3インバータ36、37を互いに逆向きに接続することで、第1インバータ34の出力ノードと第2インバータ35の出力ノードとを反転させることができる。これにより、一対のインバータ34、35(第1インバータ34と第2インバータ35)の出力ノードからは、互いに位相が180度異なる差動の発振信号が出力される。
【0034】
発振回路31は、より具体的には、第1直列回路38と第2直列回路39を有する。第1直列回路38は、直列接続される2以上の第1インバータ34を有する。第2直列回路39は、直列接続される2以上の第2インバータ35を有する。
【0035】
第1直列回路38内の最終段の第1インバータ34の出力ノードは、初段の第1インバータ34の入力ノードに接続されている。すなわち、第1直列回路38は、リング発振器を構成している。同様に、第2直列回路39内の最終段の第2インバータ35の出力ノードは、初段の第2インバータ35の入力ノードに接続されている。すなわち、第2直列回路39は、リング発振器を構成している。
【0036】
第1直列回路38内の第1インバータ34の接続段数と、第2直列回路39内の第2インバータ35の接続段数とは同一である。第1直列回路38内の第1インバータ34の接続段数と、第2直列回路39内の第2インバータ35の接続段数は同一である必要があるが、接続段数自体は任意に調整可能である。より詳細には、接続段数は、2段以上であればよく、奇数段でもよいし、偶数段でもよい。接続段数を偶数段にした場合の具体的な回路構成は、後述する。
【0037】
第1電流制御回路32は、入力クロック信号INJCLKに同期した第1信号INJBに同期して、第1直列回路38内のいずれかのインバータ34の出力ノードに電流源であるVIC11からの電流を注入する。第2電流制御回路33は、入力クロック信号INJCLKに同期した第2信号INJに同期して、第2直列回路39内のいずれかのインバータ35の出力ノードから電流を引き抜く。
【0038】
前述したように、パルス生成器12は、入力クロック信号INJCLKの立ち上がりエッジ又は立ち下がりエッジに同期したパルス信号である第1信号INJBと第2信号INJを生成する。第1電流制御回路32は、パルス生成器12で生成された第1信号INJBのレベルがアクティブ(ロー)の期間に、第1直列回路38内のいずれかの第1インバータ34の出力ノードに電流を注入する。第2電流制御回路33は、第2信号INJのレベルがアクティブ(ハイ)の期間に、第2直列回路39内のいずれかの第2インバータ35の出力ノードから電流を引き抜く。
【0039】
このように、第1電流制御回路32は、入力クロック信号INJCLKの立ち上がりエッジ又は立ち下がりエッジに同期して、いずれかの第1インバータ34の出力ノードに電流を注入する。第2電流制御回路33は、入力クロック信号INJCLKの立ち上がりエッジ又は立ち下がりエッジに同期して、いずれかの第2インバータ35の出力ノードから電流を引き抜く。これにより、発振回路31における発振周波数が不定のフリーランの発振信号の発振周波数を入力クロック信号INJCLKの発振周波数に合わせて引き上げる、あるいは引き下げる周波数制御を行うことができる。
【0040】
より詳細には、第1電流制御回路32は、第1直列回路38内のある接続段目(
図3の例では初段)の第1インバータ34の出力ノードに電流を注入する。第2電流制御回路33は、第2直列回路39内のある接続段目(
図3の例では初段)の第2インバータ35の出力ノードから電流を引き抜く。すなわち、第1電流制御回路32と第2電流制御回路33は、第1直列回路38と第2直列回路39内の同一の接続段目(
図3の例では初段)の第1インバータ34及び第2インバータ35の出力ノードに対して電流の注入及び引き抜きを行う。
【0041】
第1電流制御回路32は、例えば、PMOSトランジスタQ5を有する。PMOSトランジスタQ5のソースは、VIC11内のPMOSトランジスタQ3のドレインに接続されている。PMOSトランジスタQ5のドレインは、例えば、第1直列回路38内の初段の第1インバータ34の出力ノードに接続されている。PMOSトランジスタQ5のゲートには、パルス生成器12で生成された第2信号INJの反転信号INJBが入力される。第2信号INJがハイになると、その反転信号INJBはローになり、PMOSトランジスタQ5はオンする。これにより、VIC11内のPMOSトランジスタQ3のソース-ドレイン間の電流がPMOSトランジスタQ5のソース-ドレイン間を通って、初段の第1インバータ34の出力ノードに注入される。
【0042】
第2電流制御回路33は、例えば、NMOSトランジスタQ6を有する。NMOSトランジスタQ6のドレインは第2直列回路39内の初段の第2インバータ35の出力ノードに接続されている。NMOSトランジスタQ6のソースは接地電圧ノードVSSに接続されている。NMOSトランジスタQ6のゲートには、パルス生成器12で生成された第2信号INJが入力される。入力クロック信号INJCLKの立ち上がりエッジに同期して、第2信号INJがハイになり、NMOSトランジスタQ6がオンする。これにより、初段の第2インバータ35の出力ノードから接地電圧ノードVSSに電流が引き抜かれる。
【0043】
図3では、第1直列回路38内の初段の第1インバータ34の出力ノードに電流を注入し、第2直列回路39内の初段の第2インバータ35の出力ノードから電流を引き抜いているが、第1直列回路38内の初段以外の任意の接続段目の第1インバータ34の出力ノードに電流を注入し、第2直列回路39内の同じ接続段目の第2インバータ35の出力ノードから電流を引き抜いてもよい。
【0044】
図4は、I/O14からPLL回路2に入力される入力クロック信号INJCLK、パルス生成器12で生成される第2信号INJ、その反転信号INJB、及びILICO3から出力される発振信号ILCKのタイミング図である。
【0045】
時刻t1~t2の期間は、入力クロック信号INJCLKの停止期間である。この期間では、ILICO3は、発振周波数が発振器13の発振周波数に依存するフリーランの発振信号ILCKを出力する。時刻t2で入力クロック信号INJCLKが入力されると、パルス生成器12は、入力クロック信号INJCLKの立ち上がりエッジに同期するあるパルス幅のパルス信号である第1信号INJBと第2信号INJを生成する。第2信号INJのハイの期間のパルス幅及び第1信号INJBのローの期間の幅は、入力クロック信号INJCLKの半周期よりも短い時間幅を有する。なお、パルス生成器12は、入力クロック信号INJCKに基づいて、第1信号INJBと第2信号INJのいずれか一方を生成し、パルス生成器12の後段に設けたインバータで第1信号INJBと第2信号INJの他方を生成してもよい。
【0046】
第1信号INJBがローの期間、すなわち第1信号INJBのあるパルス幅の期間に、第1電流制御回路32は、初段の第1インバータ34の出力ノードに電流源であるVIC11からの電流を注入する。また、第2信号INJがハイの期間、すなわち第2信号INJのあるパルス幅の期間に、第1電流制御回路32は、初段の第2インバータ35の出力ノードから接地電圧ノードVSSに電流を引き抜く。これにより、発振回路31は、入力クロック信号INJCLKの周波数と同じ周波数の発振信号ILCKを出力する。
【0047】
図5は
図3のILICO3から出力される発振信号ILCKの周波数範囲を示す図である。
図5の横方向の長さはILICO3で調整可能な周波数範囲を示している。
図5の0%は、フリーラン周波数が、目標とするターゲット周波数に一致していることを示す。0%よりも左側は、フリーラン周波数がターゲット周波数よりも低い場合に、フリーラン周波数をターゲット周波数まで引き上げることが可能な周波数範囲(以下、第1周波数範囲)fr1を示している。0%よりも右側は、フリーラン周波数がターゲット周波数よりも高い場合に、フリーラン周波数をターゲット周波数まで引き下げることが可能な周波数範囲(以下、第2周波数範囲)fr2を示している。
【0048】
図6は一比較例に係るVIC110とILICO30の回路構成を示す回路図である。
図6では、
図3と共通する回路部分には同一の符号を付しており、以下では
図3との相違点を説明する。
図6のVIC110は、PMOSトランジスタQ1、Q2と、NMOSトランジスタQ4とを有する。これらトランジスタQ1、Q2、Q4の接続関係は、
図3と同じである。LPF10から出力される制御電圧V_LPFに応じた電流がPMOSトランジスタQ1のソース-ドレイン間に流れる。PMOSトランジスタQ1とQ2はカレントミラー回路を構成している。よって、LPF10から出力される制御電圧V_LPFに応じた電流がPMOSトランジスタQ2のソース-ドレイン間に流れる。この電流は、発振回路31内の第1直列回路38及び第2直列回路39における各段の第1インバータ34と第2インバータ35の第1電源端子に供給される。
【0049】
第1直列回路38及び第2直列回路39内の各段の第1インバータ34の出力ノードと第2インバータ35の出力ノードとの間には、
図3と同様に、互いに逆向きに2つの第3インバータ36、37が接続されている。
【0050】
また、第1直列回路38及び第2直列回路39内のいずれかの接続段(例えば初段)の第1インバータ34の出力ノードと第2インバータ35の出力ノードとの間には、NMOSトランジスタQ7が接続されている。具体的には、トランジスタQ7のドレインは第1インバータ34の出力ノードに接続され、トランジスタQ7のソースは第2インバータ35の出力ノードに接続されている。
【0051】
トランジスタQ7のゲートには、パルス生成器12から出力された第2信号INJが入力される。トランジスタは、I/O14から入力される入力クロック信号INJCLKの立ち上がり又は立ち下がりエッジのタイミングで一時的にオンし、第1インバータ34と第2インバータ35の出力ノード同士を短絡する。これにより、発振回路31aから出力される発振信号ILCKの発振周波数を、入力クロック信号INJCLKの発振周波数に合わせることができる。
【0052】
図6のILICO30は、
図3における第1電流制御回路32及び第2電流制御回路33を持たない。また、
図6のVIC110は、
図3におけるPMOSトランジスタQ3を持たない。よって、
図6のILICO30では、初段の第1インバータ34の出力ノードへの電流の注入と、初段の第2インバータ35の出力ノードからの電流の引き抜きを行わない。その代わりに、
図6のILICO30では、入力クロック信号INJCLKの立ち上がりエッジに同期する第2信号INJによって、トランジスタQ7にて、初段の第1インバータ34の出力ノードと初段の第2インバータ35の出力ノードとを短絡する。
【0053】
図7は
図6に示す一比較例に係るILICO30のタイミング図である。
図7のタイミング図は、第2信号INJの反転信号である第1信号INJBがない以外は、
図4と実質的に同一である。入力クロック信号INJCLKの立ち上がりエッジに同期して、パルス生成器12があるパルス幅の第2信号INJを生成する。ILICO30内のトランジスタQ7は、第2信号INJのあるパルス幅の期間にオンし、初段の第1インバータ34の出力ノードと、初段の第2インバータ35の出力ノードとを短絡する。
【0054】
図8は
図6のILICO30から出力される発振信号の周波数範囲を説明するための図である。
図8に示すように、
図6の一比較例に係るILICO30は、
図3の第1の実施形態に係るILICO3と比べて、フリーラン周波数がターゲット周波数より低い場合にフリーラン周波数をターゲット周波数まで引き上げることが可能な第1周波数範囲fr1と、フリーラン周波数がターゲット周波数より高い場合にフリーラン周波数をターゲット周波数まで引き下げることが可能な第2周波数範囲fr2のいずれも、狭くなる。
【0055】
このように、第1の実施形態では、入力クロック信号INJCLKの立ち上がりエッジ又は立ち下がりエッジに同期して、発振回路31内のいずれかの接続段目の第1インバータ34の出力ノードに電流を注入し、かつ同じ接続段目の第2インバータ35の出力ノードから電流を引き抜く。このような構成により、入力クロック信号INJCLKの発振周波数が広範囲であっても、ILICO3の発振信号ILCKの発振周波数をロックさせることができる。
【0056】
特に、本実施形態によれば、発振回路31において、フリーラン周波数がターゲット周波数よりも高い場合にフリーラン周波数をターゲット周波数まで引き下げることが可能な第2周波数範囲fr2を広げることができるだけでなく、フリーラン周波数がターゲット周波数よりも低い場合にフリーラン周波数をターゲット周波数まで引き上げることが可能な第1周波数範囲fr1を広げることができる。
【0057】
(第2の実施形態)
第1の実施形態における第1電流制御回路32と第2電流制御回路33は、入力クロック信号INJCLKの立ち上がりエッジ又は立ち下がりエッジのいずれか一方しか電流制御を行っていなかったが、両エッジで電流制御を行う構成も取り得る。
【0058】
図9は第2の実施形態に係るVIC11及びILICO3aの回路構成を示す回路図である。
図9のVIC11は、
図3のVIC11と同様に構成されている。
図9のILICO3aは、
図3と同じ回路構成の発振回路31と、
図3と異なる回路構成の第1電流制御回路32aと、
図3と異なる回路構成の第2電流制御回路33aとを備えている。
【0059】
図9の第1電流制御回路32aは、
図3と同様のPMOSトランジスタQ5を有するとともに、PMOSトランジスタQ8を有する。トランジスタQ8のソースはトランジスタQ3のドレインに接続され、トランジスタQ8のドレインは、第2直列回路39内のいずれかの接続段(例えば初段)の第2インバータ35の出力ノードに接続されている。
【0060】
以下では、トランジスタQ5のゲートに入力されるパルス信号を第1信号INJB、トランジスタQ6のゲートに入力されるパルス信号を第2信号INJ、トランジスタQ8のゲートに入力されるパルス信号を第3信号INJ2B、及びトランジスタQ9のゲートに入力されるパルス信号を第4信号INJ2と呼ぶ。パルス生成器12は、入力クロック信号INJCLKの立ち上がりエッジに同期して、あるパルス幅の第2信号INJとその反転信号である第1信号INJBを生成するとともに、入力クロック信号INJCLKの立ち下がりエッジに同期して、あるパルス幅の第4信号INJ2とその反転信号である第3信号INJ2Bを生成する。
【0061】
図9の第2電流制御回路33aは、
図3と同様のNMOSトランジスタQ6を有するとともに、NMOSトランジスタQ9を有する。トランジスタQ9のドレインは第1直列回路38内のいずれかの接続段(例えば初段)の第1インバータ34の出力ノードに接続され、トランジスタQ9のソースは接地電圧ノードVSSに接続されている。トランジスタQ9のゲートには、第4信号INJ2が入力されている。
【0062】
より詳細には、
図9の第1電流制御回路32aは、第1信号INJBに同期し、第1直列回路38内のいずれかのインバータ34の出力ノードに電流を注入し、かつ、第3信号INJ2Bに同期し、第2直列回路39内のいずれかのインバータ35の出力ノードに電流を注入する。また、第2電流制御回路33aは、第2信号INJに同期し、第2直列回路39内のいずれかのインバータ35の出力ノードから電流を引き抜き、かつ、第4信号INJ2に同期し、第1直列回路38内のいずれかのインバータ34の出力ノードから電流を引き抜く。
【0063】
図10は
図9のILICO3aにおける各信号のタイミング図である。時刻t11で入力クロック信号INJCLKの立ち上がりエッジが入力されると、パルス生成器12はあるパルス幅の第2信号INJと第1信号INJBを生成する。これにより、第1電流制御回路32a内のトランジスタQ5がオンし、LPF10から出力される制御電圧V_LPFに応じた電流がトランジスタQ3のソース-ドレイン間と、トランジスタQ5のソース-ドレイン間を経由して、初段の第1インバータ34の出力ノードに注入される。また、このとき、第2電流制御回路33a内のトランジスタQ6がオンし、初段の第2インバータ35の出力ノードから接地電圧ノードVSSに電流が引き抜かれる。
【0064】
時刻t12で入力クロック信号INJCLKの立ち下がりエッジが入力されると、パルス生成器12は、あるパルス幅の第4信号INJ2と第3信号INJ2Bを生成する。これにより、第1電流制御回路32a内のトランジスタQ8がオンし、LPF10から出力される制御電圧V_LPFに応じた電流がトランジスタQ3のソース-ドレイン間と、トランジスタQ8のソース-ドレイン間を経由して、初段の第2インバータ35の出力ノードに注入される。また、このとき、第2電流制御回路33a内のトランジスタQ9がオンし、初段の第1インバータ34の出力ノーから接地電圧ノードVSSに電流が引き抜かれる。時刻t13では、時刻t11と同様の動作が行われる。
【0065】
図11は
図9のILICO3aから出力される発振信号の周波数範囲を説明するための図である。
図11には、
図9のILICO3aの周波数範囲だけでなく、対比のために、
図5の第1の実施形態に係る周波数範囲と
図8の一比較例に係る周波数範囲とを図示している。
【0066】
図9のILICO3aは、フリーラン周波数がターゲット周波数より低い場合にフリーラン周波数をターゲット周波数まで引き上げることができる第1周波数範囲fr1を、
図5の周波数範囲よりもさらに広げることができる。同様に、
図9のILICO3aは、フリーラン周波数がターゲット周波数より高い場合にフリーラン周波数をターゲット周波数まで引き下げることができる第2周波数範囲fr2を、
図5の周波数範囲よりもさらに広げることができる。
【0067】
このように、第2の実施形態では、入力クロック信号INJCLKの立ち上がりエッジと立ち下がりエッジの両方に同期して、例えば初段の第1インバータ34の出力ノードと初段の第2インバータ35の出力ノードの一方に電流を注入し、他方から電流を引き抜くため、第1の実施形態よりも、入力クロック信号INJCLKの発振周波数に合わせて発振周波数を可変可能なILICO3aの周波数範囲を広げることができる。
【0068】
(第3の実施形態)
第1及び第2の実施形態によるILICO3、3aは、直列接続された奇数段(例えば3段)の第1インバータ34を有する第1直列回路38と、直列接続された奇数段の第2インバータ35を有する第2直列回路39とを有する発振回路31を備えている。第1直列回路38内の第1インバータ34の接続段数と、第2直列回路39内の第2インバータ35の接続段数は、偶数段でもよい。
【0069】
図12は第3の実施形態に係るVIC11及びILICO3bの回路構成を示す回路図である。
図12では、
図3と共通する構成部分には同一の符号を付している。
図12のILICO3bは、発振回路31bを備えている。発振回路31bは、直列接続された偶数段(例えば2段)の第1インバータ34を有する第1直列回路38aと、直列接続された偶数段の第2インバータ35を有する第2直列回路39aとを含む。各段の第1インバータ34の出力ノードと第2インバータ35の出力ノードには、互いに逆向きの2つの第3インバータ36、37が接続されている。
【0070】
図12における第1直列回路38aと第2直列回路39aの出力ノードの接続先は、
図3における第1直列回路38と第2直列回路39の出力ノードの接続先とは異なっている。
図12における第1直列回路38a内の最終段の第1インバータ34の出力ノードは、第2直列回路39a内の初段の第2インバータ35の入力ノードに接続されている。また、第2直列回路39a内の最終段の第2インバータ35の出力ノードは、第1直列回路38a内の初段の第1インバータ34の入力ノードに接続されている。
【0071】
図12の第1直列回路38a内のいずれかの接続段(例えば初段)の第1インバータ34の出力ノードには第1電流制御回路32が接続され、同じ接続段の第2インバータ35の出力ノードには、第2電流制御回路33が接続されている。
【0072】
図12のVIC11及びILICO3bは、第1直列回路38a内の第1インバータ34の接続段数と第2直列回路39a内の第2インバータ35の接続段数が
図3とは異なるだけで、回路動作は共通する。入力クロック信号INJCLKの立ち上がりエッジ又は立ち下がりエッジに同期して、初段の第1インバータ34の出力ノードに電流を注入するとともに、初段の第2インバータ35の出力ノードから電流を引き抜くため、入力クロック信号INJCLKの発振周波数に合わせて発振周波数をロック可能なILICO3bの周波数範囲を広げることができる。
【0073】
図13は第3の実施形態の一変形例に係るVIC11及びILICO3cの回路構成を示す回路図である。
図13では、
図9と共通する構成部分には同一の符号を付しており、以下では
図9との相違点を中心に説明する。
【0074】
図13のILICO3cにおける第1直列回路38aと第2直列回路39aとは、
図12と同様に構成されており、
図9の第1直列回路38と第2直列回路39とはそれぞれの出力ノードの接続先が異なっている。第1直列回路38aと第2直列回路39aは、それぞれ偶数段の第1インバータ34と第2インバータ35を有する。
【0075】
図13のILICO3cでは、入力クロック信号INJCLKの立ち上がりエッジだけでなく、立ち下がりエッジにも同期して、例えば初段の第1インバータ34の出力ノードと第2インバータ35の出力ノードのいずれか一方に電流を注入し、他方から電流を引き抜くため、
図12のILICO3bよりも広い周波数範囲で、入力クロック信号INJCLKの周波数にロックさせることができる。
【0076】
このように、第3の実施形態では、ILICO3c内の第1直列回路38aと第2直列回路39aにおける第1インバータ34と第2インバータ35の接続段数を偶数段(最低2段)にする。このため、より小さい回路規模のILICO3cを構成でき、かつ広範な周波数範囲のフリーラン周波数をターゲット周波数に合わせて引き上げたり、引き下げることが可能となる。
【0077】
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
【0078】
本実施形態は、下記のようにまとめることができる。
[付記1]
差動の発振信号を出力する第1論理反転素子及び第2論理反転素子を有する発振回路と、
前記発振回路に電流を注入可能な電流源と、
クロック信号に同期した第1信号に同期して、前記第1論理反転素子の出力ノードに前記電流源からの電流を注入する第1電流制御回路と、
前記クロック信号に同期した第2信号に同期して、前記第2論理反転素子の出力ノードから基準電圧ノードに電流を引き抜く第2電流制御回路と、を備える、半導体集積回路。
[付記2]
前記第1論理反転素子及び前記第2論理反転素子は、前記基準電圧ノードに接続される、付記1に記載の半導体集積回路。
[付記3]
前記基準電圧ノードは、接地電圧レベルのノードである、付記1に記載の半導体集積回路。
[付記4]
前記発振回路は、
直列接続される2以上の前記第1論理反転素子を有する第1直列回路と、
直列接続される2以上の前記第2論理反転素子を有する第2直列回路と、を有し、
前記第1直列回路における最終段の第1論理反転素子の出力ノードは前記第1直列回路における初段の第1論理反転素子の入力ノードに接続され、
前記第2直列回路における最終段の第2論理反転素子の出力ノードは前記第2直列回路における初段の第2論理反転素子の入力ノードに接続され、
前記第1電流制御回路は、前記第1信号に同期して、前記第1直列回路におけるいずれかの段の前記第1論理反転素子の出力ノードに前記電流源からの電流を注入し、
前記第2電流制御回路は、前記第2信号に同期して、前記第2直列回路におけるいずれかの段の前記第2論理反転素子の出力ノードから電流を引き抜く、付記1に記載の半導体集積回路。
[付記5]
前記第1直列回路内の前記第1論理反転素子の接続段数は奇数であり、
前記第2直列回路内の前記第2論理反転素子の接続段数は、前記第1直列回路内の前記第1論理反転素子の接続段数と同一である、付記4に記載の半導体集積回路。
[付記6]
前記発振回路は、
直列接続される2以上の前記第1論理反転素子を有する第1直列回路と、
直列接続される2以上の前記第2論理反転素子を有する第2直列回路と、を有し、
前記第1直列回路における最終段の第1論理反転素子の出力ノードは前記第2直列回路における初段の第2論理反転素子の入力ノードに接続され、
前記第2直列回路における最終段の第2論理反転素子の出力ノードは前記第1直列回路における初段の第1論理反転素子の入力ノードに接続され、
前記第1電流制御回路は、前記第1信号に同期して、前記第1直列回路におけるいずれかの段の前記第1論理反転素子の出力ノードに前記電流源からの電流を注入し、
前記第2電流制御回路は、前記第2信号に同期して、前記第2直列回路におけるいずれかの段の前記第2論理反転素子の出力ノードから電流を引き抜く、付記1に記載の半導体集積回路。
[付記7]
前記第1直列回路内の前記第1論理反転素子の接続段数は偶数であり、
前記第2直列回路内の前記第2論理反転素子の接続段数は、前記第1直列回路内の前記第1論理反転素子の接続段数と同一である、付記6に記載の半導体集積回路。
[付記8]
前記第1直列回路及び前記第2直列回路における同一段の前記第1論理反転素子及び前記第2論理反転素子の出力ノード同士の間に互いに逆向きに接続される2つの第3論理反転素子を備える、付記4に記載の半導体集積回路。
[付記9]
前記クロック信号の立ち上がりエッジ又は立ち下がりエッジに同期した前記第1信号及び前記第2信号を生成するパルス生成器を備え、
前記第1電流制御回路は、前記第1信号のレベルがアクティブの期間に、前記第1直列回路内のいずれかの前記第1論理反転素子の出力ノードに電流を注入し、
前記第2電流制御回路は、前記第2信号のレベルがアクティブの期間に、前記第2直列回路内のいずれかの前記第2論理反転素子の出力ノードから電流を引き抜く、付記4に記載の半導体集積回路。
[付記10]
前記クロック信号に同期した前記第1信号及び前記第2信号と、前記クロック信号の反転位相に同期した第3信号及び第4信号とを生成するパルス生成器を備え、
前記第1電流制御回路は、前記第1信号に同期し、前記第1直列回路内のいずれかの前記第1論理反転素子の出力ノードに電流を注入し、かつ、前記第3信号に同期し、前記第2直列回路内のいずれかの前記第2論理反転素子の出力ノードに電流を注入し、
前記第2電流制御回路は、前記第2信号に同期し、前記第2直列回路内のいずれかの前記第2論理反転素子の出力ノードから電流を引き抜き、かつ、前記第4信号に同期し、前記第1直列回路内のいずれかの前記第1論理反転素子の出力ノードから電流を引き抜く、付記4に記載の半導体集積回路。
[付記11]
前記第1電流制御回路は、前記第1直列回路内の所定の接続段目の前記第1論理反転素子の出力ノードに電流を注入し、
前記第2電流制御回路は、前記第2直列回路内の前記所定の接続段目の前記第2論理反転素子の出力ノードから電流を引き抜く、付記4に記載の半導体集積回路。
[付記12]
付記1乃至11のいずれか一項に記載の半導体集積回路と、
前記発振回路を有する第1発振器と、
前記電流源から出力される電流に応じた周波数の発振信号を生成する第2発振器と、
前記第2発振器で生成される前記発振信号の周波数を帰還制御する帰還制御回路と、を備えたPLL回路。
[付記13]
前記帰還制御回路は、
前記第2発振器の発振信号の周波数を分周する分周器と、
基準信号と、前記分周器で分周された信号との位相差信号を生成する位相比較器と、
前記位相差信号に応じた電流信号を生成するチャージポンプと、
前記電流信号に含まれる不要周波数成分を除去するループフィルタと、を有し、
前記電流源は、前記ループフィルタの出力信号に応じた電流を前記第1発振器及び第2の発振器に注入する、付記12に記載のPLL回路。
[付記14]
前記基準信号の周波数は、前記クロック信号の周波数より低く、
前記発振信号の周波数は、前記クロック信号の周波数に等しい、付記13に記載のPLL回路。
[付記15]
前記発振信号の電圧振幅をより大きくするレベルシフタを備える、付記12に記載のPLL回路。
[付記16]
付記12~15の何れか一項に記載のPLL回路と、
前記PLL回路から出力された前記発振信号に基づいて信号処理を行う信号処理回路と、を備える信号処理装置。
【符号の説明】
【0079】
1 半導体集積回路、2 PLL回路、3,3a,3b,3c インジェクションロック電流制御発振器(ILICO)、4 電流制御発振器(ICO)、7 分周器(DIV)、8 位相周波数検出器(PFD)、9 チャージポンプ(CP)、10 ループフィルタ(LPF)、11 電圧電流変換器(VIC)、12 パルス生成器(PulseGen)、13 発振器(OSC)、14 入出力インタフェース回路(I/O)、20 信号処理装置、21 信号処理回路、22 制御回路、31、31a、31b 発振回路、32,32a 第1電流制御回路、33,33a 第2電流制御回路、34 第1インバータ、35 第2インバータ、36 第3インバータ、37 第3インバータ、38,38a 第1直列回路、39,39a 第2直列回路