特開 2023-182378 配線基板、半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023182378

(43)【公開日】2023-12-26

(54)【発明の名称】配線基板、半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 23/12 20060101AFI20231219BHJP

【ＦＩ】

H01L23/12 Q

H01L23/12 W

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022095942

(22)【出願日】2022-06-14

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100140486

【弁理士】

【氏名又は名称】鎌田 徹

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100121843

【弁理士】

【氏名又は名称】村井 賢郎

(72)【発明者】

【氏名】丹羽 恵一

(57)【要約】

【課題】半導体素子が配線基板にフリップチップ接続される構成において、半田の広がりを抑制することが可能な配線基板、半導体装置及び半導体装置の製造方法を提供する。
【解決手段】配線基板は、主面に形成された導電層と、前記導電層の一部を覆う絶縁層と、を備え、前記導電層は、半田に対して第１ぬれ性を有し、前記絶縁層から露出した第１接続部と、前記第１接続部に接続し、前記半田に対して前記第１ぬれ性より小さい第２ぬれ性を有し、前記絶縁層から露出した引出部と、前記引出部を介して前記第１接続部に接続し、前記絶縁層によって覆われた配線部と、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

主面に形成された導電層と、
前記導電層の一部を覆う絶縁層と、を備え、
前記導電層は、
半田に対して第１ぬれ性を有し、前記絶縁層から露出した第１接続部と、
前記第１接続部に接続し、前記半田に対して前記第１ぬれ性より小さい第２ぬれ性を有し、前記絶縁層から露出した引出部と、
前記引出部を介して前記第１接続部に接続し、前記絶縁層によって覆われた配線部と、を含む、
配線基板。

【請求項2】

主面に形成された導電層と、
前記導電層の一部を覆う絶縁層と、を備え、
前記導電層は、
金を主成分とする第１金属が形成された第１接続部と、
前記第１接続部に接続し、銅を主成分とする第２金属が形成され、前記絶縁層から露出した引出部と、
前記引出部を介して前記第１接続部に接続し、前記絶縁層によって覆われた配線部と、を含む、
配線基板。

【請求項3】

前記配線基板に対して垂直な方向から平面視をしたときに、
前記配線部を含み、前記絶縁層によって覆われた第１エリアと、
前記第１接続部及び前記引出部を含む第２エリアと、があり、
前記第１エリアは、前記第２エリアを囲む、
請求項１または２に記載の配線基板。

【請求項4】

前記平面視をしたときに、
第１開口が形成された前記絶縁層によって覆われた第３エリアがさらにあり、
前記第２エリアは、前記第３エリアを囲む、
請求項３に記載の配線基板。

【請求項5】

前記導電層は、
前記第１開口内に形成され、半田に対して第１ぬれ性を有するように表面が形成されているか、または、金を主成分とする第１金属が前記表面に形成されているか、の少なくとも一方である第２接続部をさらに含む、
請求項４に記載の配線基板。

【請求項6】

前記第１接続部は、前記主面と略平行な表面と前記表面と接続する側面とを有する板状であり、
前記第１金属は、前記表面及び前記側面にわたって位置する、
請求項５に記載の配線基板。

【請求項7】

前記主面からの前記引出部の高さと、前記主面からの前記配線部の高さとは、略同じである、
請求項１または２に記載の配線基板。

【請求項8】

請求項１または２に記載の前記配線基板と、
前記第１接続部に接続された第１電極を有し、前記配線基板に前記第１電極が向かい合うように接続された第１半導体素子と、を備える、
半導体装置。

【請求項9】

前記絶縁層には第２開口が形成され、
前記導電層は、
前記第２開口内に形成され、半田に対して第１ぬれ性を有するように表面が形成されているか、または、金を主成分とする第１金属が前記表面に形成されているか、の少なくとも一方である第３接続部をさらに含み、
前記第１半導体素子上に積層された複数の第２半導体素子と、
少なくとも一つの前記第２半導体素子と前記第３接続部とを接続するワイヤと、をさらに備える、
請求項８に記載の半導体装置。

【請求項10】

主面上に、半田に対して第２ぬれ性を有する導電層、または、銅を主成分とする第２金属を含む導電層を形成し、
前記導電層の一部である第１導電部を覆う絶縁層を形成し、
前記絶縁層から露出した前記導電層の他の部分の一部である第２導電部を覆うレジスト層を形成し、
前記絶縁層及び前記レジスト層から露出した前記導電層の一部である第３導電部が前記第２ぬれ性を有する場合、前記半田に対して前記第２ぬれ性より大きい第１ぬれ性を有するように前記第３導電部を処理することにより前記第３導電部に基づいて第１接続部を形成し、または、前記第３導電部が前記第２金属を含む場合、金を主成分とする第１金属を前記第３導電部にめっきにより形成することにより前記第３導電部に基づいて前記第１接続部を形成し、
前記レジスト層を除去し、
前記第１接続部に第１半導体素子の第１電極を、前記第１電極が前記第１接続部に向かい合うように接続する、
半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、配線基板、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

例えば、半導体メモリ及びメモリコントローラがパッケージされた半導体装置が知られている。このような半導体装置では、半導体メモリ及びメモリコントローラなどの半導体チップが基板にフリップチップ接続されることがある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開ＵＳ２００９／０２７３０６５号明細書

【特許文献2】特表２０１５―５３３２６０号公報

【特許文献3】米国特許出願公開ＵＳ２００９／０２３６７５６号明細書

【特許文献4】特開２００２－２１７９６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

フリップチップ接続では、半導体チップにおけるバンプが基板における端子に半田によって接続されるが、設計で想定した範囲を超えて半田が電極上に広がることがある。

【0005】

本開示は、半導体素子が配線基板にフリップチップ接続される構成において、半田が電極上に広がることを抑制することが可能な配線基板、半導体装置及び半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示に係る配線基板は、主面に形成された導電層と、前記導電層の一部を覆う絶縁層と、を備え、前記導電層は、半田に対して第１ぬれ性を有し、前記絶縁層から露出した第１接続部と、前記第１接続部に接続し、前記半田に対して前記第１ぬれ性より小さい第２ぬれ性を有し、前記絶縁層から露出した引出部と、前記引出部を介して前記第１接続部に接続し、前記絶縁層によって覆われた配線部と、を含む。

【0007】

本開示に係る配線基板は、主面に形成された導電層と、前記導電層の一部を覆う絶縁層と、を備え、前記導電層は、金を主成分とする第１金属が形成された第１接続部と、前記第１接続部に接続し、銅を主成分とする第２金属が形成され、前記絶縁層から露出した引出部と、前記引出部を介して前記第１接続部に接続し、前記絶縁層によって覆われた配線部と、を含む。

【0008】

本開示に係る半導体装置は、主面に形成された導電層と、前記導電層の一部を覆う絶縁層と、を含む配線基板を備え、前記導電層は、半田に対して第１ぬれ性を有し、前記絶縁層から露出した第１接続部と、前記第１接続部に接続し、前記半田に対して前記第１ぬれ性より小さい第２ぬれ性を有し、前記絶縁層から露出した引出部と、前記引出部を介して前記第１接続部に接続し、前記絶縁層によって覆われた配線部と、を含み、前記第１接続部に接続された第１電極を有し、前記配線基板に前記第１電極が向かい合うように接続された第１半導体素子をさらに備える。

【0009】

本開示に係る半導体装置の製造方法は、主面上に、半田に対して第２ぬれ性を有する導電層、または、銅を主成分とする第２金属を含む導電層を形成し、前記導電層の一部である第１導電部を覆う絶縁層を形成し、前記絶縁層から露出した前記導電層の他の部分の一部である第２導電部を覆うレジスト層を形成し、前記絶縁層及び前記レジスト層から露出した前記導電層の一部である第３導電部が前記第２ぬれ性を有する場合、前記半田に対して前記第２ぬれ性より大きい第１ぬれ性を有するように前記第３導電部を処理することにより前記第３導電部に基づいて第１接続部を形成し、または、前記第３導電部が前記第２金属を含む場合、金を主成分とする第１金属を前記第３導電部にめっきにより形成することにより前記第３導電部に基づいて前記第１接続部を形成し、前記レジスト層を除去し、前記第１接続部に第１半導体素子の第１電極を、前記第１電極が前記第１接続部に向かい合うように接続することを含む。

【図面の簡単な説明】

【0010】

【図1】本実施形態の半導体装置の模式図である。

【図2】本実施形態の配線基板の平面図である。

【図3】本実施形態の半導体チップを配線基板に接続する前の半導体装置の断面模式図である。

【図4】本実施形態のパッドの拡大平面図である。

【図5】比較例に係る半導体チップを配線基板に接続する前の半導体装置の断面模式図である。

【図6】比較例のパッドの拡大平面図である。

【図7】比較例の半導体装置のリフロー処理後における断面模式図である。

【図8】本実施形態の半導体装置のリフロー処理後における断面模式図である。

【図9】変形例に係る半導体装置のリフロー処理後における断面模式図である。

【図10A】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図10B】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図10C】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図10D】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図10E】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図10F】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図10G】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図11D】比較例に係る半導体装置の製造プロセスを示す模式図である。

【図11E】比較例に係る半導体装置の製造プロセスを示す模式図である。

【図11F】比較例に係る半導体装置の製造プロセスを示す模式図である。

【図11G】比較例に係る半導体装置の製造プロセスを示す模式図である。

【図11H】比較例に係る半導体装置の製造プロセスを示す模式図である。

【発明を実施するための形態】

【0011】

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

【0012】

以下、本実施形態に係る半導体装置１０の構成について説明する。各図面には、ｘ軸、ｙ軸及びｚ軸を示すことがある。ｘ軸、ｙ軸及びｚ軸は、右手系の３次元の直交座標を形成する。以下、ｘ軸の矢印方向をｘ軸＋側、矢印とは逆方向をｘ軸－側と呼ぶことがあり、その他の軸についても同様である。なお、ｚ軸＋側及びｚ軸－側を、それぞれ「上側」及び「下側」と呼ぶこともある。また、ｚ軸方向を「積層方向」と呼ぶこともある。また、ｘ軸、ｙ軸又はｚ軸にそれぞれ直交する面を、ｙｚ面、ｚｘ面又はｘｙ面と呼ぶことがある。

【0013】

図１及び図２に示すように、半導体装置１０は、配線基板２０と、メモリチップ６０ａ、６０ｂ、６０ｃ及び６０ｄと、ダイアタッチフィルム６１ａ、６１ｂ、６１ｃ及び６１ｄと、ロジック／インターフェースチップ６２（第１半導体素子）と、スペーサ６３と、接着フィルム６４と、アンダーフィル樹脂６５と、モールド樹脂６６と、ボンディングワイヤー６８と、を主に備える。図２には、メモリチップ６０ａ等の搭載前における配線基板２０の完成時の状態が示される。ロジック／インターフェースチップ６２は、メモリチップ６０ａ、６０ｂ、６０ｃ及び６０ｄを制御可能なチップである。

【0014】

以下、メモリチップ６０ａ、６０ｂ、６０ｃ及び６０ｄの各々を、メモリチップ６０（第２半導体素子）と称することがある。

【0015】

配線基板２０は、ソルダレジスト層２０ａ（絶縁層）及び２０ｅと、導電層２０ｂ及び２０ｄと、絶縁層２０ｃと、を含む。

【0016】

ソルダレジスト層２０ａ、導電層２０ｂ、絶縁層２０ｃ、導電層２０ｄ及びソルダレジスト層２０ｅは、ｘｙ面と略平行に延在する層であり、上側から下側に向かってこの順に積層する。

【0017】

絶縁層２０ｃは、ｘｙ面と略平行な面であって上側の面（以下、主面２０ｆと称することがある。）と、ｘｙ面と略平行な面であって下側の面（以下、主面２０ｇと称することがある。）と、を有する。絶縁層２０ｃは、例えばプレプリグによって形成される。なお、絶縁層２０ｃの内部には、一又は複数の内部導電層が形成されてもよい。

【0018】

導電層２０ｂ及び２０ｄは、例えば、銅を主成分とする金属（以下、第２金属と称することがある。）によって形成される。導電層２０ｂ及び２０ｄは、それぞれ配線パターンであるパターン２１及び２２（以下、「配線パターン」を単に「パターン」と呼ぶ場合がある。）を含む。パターン２１及び２２は、それぞれ主面２０ｆ及び２０ｇに形成される。

【0019】

パターン２１は、複数の第１接続部２１ａ（第３導電部）と、複数の引出部２１ｂと、複数の配線部２１ｃと、複数の第２接続部２１ｄと、複数の第３接続部２１ｅと、を含む。第１接続部２１ａ、引出部２１ｂ及び配線部２１ｃは、一体に形成されている。

【0020】

第１接続部２１ａ及び第２接続部２１ｄは、具体的には、ロジック／インターフェースチップ６２を配線基板２０にフリップチップ接続させるための基板側のフリップチップ実装端子（以下、フリップチップパッドとも称する。）である。

【0021】

第３接続部２１ｅは、具体的には、メモリチップ６０と配線基板２０との間のワイヤーボンディングに用いるワイヤーボンディング実装端子（以下、ワイヤーボンディングパッドとも称する。）である。第１接続部２１ａ、第２接続部２１ｄ及び第３接続部２１ｅの各々は、無電解ＮｉＰｄＡｕめっき３１を含む。無電解ＮｉＰｄＡｕめっき３１の詳細については、後述する。

【0022】

絶縁層２０ｃには、複数のスルーホール７２が形成される。パターン２１に含まれる一部の電極とパターン２２に含まれる一部の電極とは、スルーホール７２によって電気的に接続される。

【0023】

ソルダレジスト層２０ａは、ソルダレジスト２３ａ及び２３ｂを含む。ソルダレジスト２３ａ及び２３ｂの各々は、パターン２１の一部及び絶縁層２０ｃの主面２０ｆの一部を上側から覆う。配線基板２０の完成時において、ソルダレジスト２３ａ又は２３ｂが形成されていない部分では、パターン２１、絶縁層２０ｃ又は無電解ＮｉＰｄＡｕめっき３１が露出する。

【0024】

ソルダレジスト層２０ｅは、ソルダレジスト２４を含む。ソルダレジスト２４は、パターン２２の一部及び絶縁層２０ｃの主面２０ｇの一部を下側から覆う。配線基板２０の完成時において、ソルダレジスト２４には、複数の開口が形成される。複数の開口には、ボールランド７３が形成される。詳細には、複数の開口には、無電解ＮｉＰｄＡｕめっき３１が施されたパターン２２が設けられる。なお、複数の開口には、無電解ＮｉＰｄＡｕめっき３１が施されたパターン２２の代わりに、ＯＳＰ（Organic Solderability Preservative）膜で覆われたパターン２２すなわちＣｕＯＳＰが設けられてもよい。

【0025】

そして、複数の開口では、半田ボール７４が無電解ＮｉＰｄＡｕめっき３１の下側に形成される。なお、本明細書における半田は、当業者に知られた意義を有するものであり、例えばＳｎが主成分である。

【0026】

ロジック／インターフェースチップ６２は、配線基板２０の上側にフリップチップ接続される。詳細には、ロジック／インターフェースチップ６２は、複数のチップ側フリップチップ実装端子６２ａ（第１電極）と、複数のチップ側フリップチップ実装端子６２ｄ（第２電極）と、を含む。

【0027】

チップ側フリップチップ実装端子６２ａは、ロジック／インターフェースチップ６２の下側の面から下側に向かって延びる銅ピラー６２ｂと、銅ピラー６２ｂの先端に設けられた半田バンプ６２ｃと、を含む。チップ側フリップチップ実装端子６２ｄは、チップ側フリップチップ実装端子６２ａと同様の構成を有する。

【0028】

チップ側フリップチップ実装端子６２ａは、例えば、メモリチップ６０に対してデータの読み書きをさせるための制御信号を伝送する端子である。チップ側フリップチップ実装端子６２ｄは、例えば、ロジック／インターフェースチップ６２を配線基板２０における電源ライン又はグランド電極に接続させるための端子である。

【0029】

複数のチップ側フリップチップ実装端子６２ａが、半田バンプ６２ｃによって複数の第１接続部２１ａすなわちフリップチップパッド２１ａにそれぞれ接続され、かつ、複数のチップ側フリップチップ実装端子６２ｄが、半田バンプによって複数の第２接続部２１ｄすなわちフリップチップパッド２１ｄにそれぞれ接続される。これにより、ロジック／インターフェースチップ６２は、配線基板２０にフリップチップ接続される。

【0030】

複数のメモリチップ６０は、ロジック／インターフェースチップ６２上に積層される。詳細には、ソルダレジスト２３ａの上側の面には、スペーサ６３が接着フィルム６４によって接着される。スペーサ６３の上側の面及びロジック／インターフェースチップ６２の上側の面には、ダイアタッチフィルム６１ｄによってメモリチップ６０ｄが接着される。

【0031】

メモリチップ６０ｄの上側では、メモリチップ６０ｃ、６０ｂ及び６０ａは、それぞれダイアタッチフィルム６１ｃ、６１ｂ及び６１ａによって下側のメモリチップ６０に接着される。

【0032】

また、上側のメモリチップ６０と下側のメモリチップ６０とが接着された状態では、下側のメモリチップ６０の上側の面の一部が露出している。最も上側のメモリチップ６０すなわちメモリチップ６０ａの上側の面は、すべて露出している。

【0033】

メモリチップ６０ａ、６０ｂ、６０ｃ及び６０ｄにおいて、露出している上側の面には、それぞれ電極６９ａ、６９ｂ、６９ｃ及び６９ｄが設けられる。以下、電極６９ａ、６９ｂ、６９ｃ及び６９ｄの各々を電極６９と称することがある。ボンディングワイヤー６８は、電極６９と第３接続部２１ｅすなわちワイヤーボンディングパッド２１ｅとを電気的に接続する。

【0034】

メモリチップ６０ｄと配線基板２０との間において、チップ側フリップチップ実装端子６２ａ及び６２ｄを含む領域には、アンダーフィル樹脂６５が設けられる。

【0035】

アンダーフィル樹脂６５は、ロジック／インターフェースチップ６２におけるチップ側フリップチップ実装端子６２ａ及び６２ｄへの応力を緩和するために、チップ側フリップチップ実装端子６２ａ及び６２ｄを含む領域に充填される樹脂である。

【0036】

モールド樹脂６６は、メモリチップ６０ｄと配線基板２０との間の領域を含む領域に設けられる。モールド樹脂６６は、メモリチップ６０及びロジック／インターフェースチップ６２を封止するための樹脂であり、例えばエポキシ樹脂等の熱硬化性樹脂から構成されている。モールド樹脂６６は、アンダーフィル樹脂６５よりもフィラーとなるガラス繊維や無機物粒子の含有量が多い。モールド樹脂６６は、アンダーフィル樹脂６５よりも弾性率やヤング率が大きい。なお、モールド樹脂６６とアンダーフィル樹脂６５との間には、放熱シートが設けられてもよい。

【0037】

図３には、ｙ軸－側からｙ軸＋側にロジック／インターフェースチップ６２を見たときの断面が示される。

【0038】

図３に示すように、フリップチップパッド２１ａは、無電解ＮｉＰｄＡｕめっき３１と、Ｃｕ配線３２（第３導電部）と、を含む。無電解ＮｉＰｄＡｕめっき３１は、Ａｕ層３１ａと、Ｐｄ層３１ｂと、Ｎｉ層３１ｃと、を含む。

【0039】

フリップチップパッド２１ａは、半田に対して第１ぬれ性を有する。フリップチップパッド２１ａの表側には、金を主成分とするＡｕ層３１ａ（以下、第１金属と称することがある。）が位置する。第１金属は、第１ぬれ性を有する。

【0040】

図３及び図４に示すように、フリップチップパッド２１ａは、主面２０ｆと略平行な表面３１ｄと、表面３１ｄと接続し、かつｚ軸に略平行な側面３１ｅと、を有する板状である。Ａｕ層３１ａは、表面３１ｄ及び側面３１ｅにわたって位置する。

【0041】

詳細には、Ｃｕ配線３２には、無電解ＮｉＰｄＡｕめっき３１が形成される。無電解ＮｉＰｄＡｕめっき３１では、Ｎｉ層３１ｃ、Ｐｄ層３１ｂ及びＡｕ層３１ａが、この順にＣｕ配線３２の近くに位置する。つまり、Ｎｉ層３１ｃは、Ｃｕ配線３２に接する。Ａｕ層３１ａは、もっとも外側に位置して露出し、かつ第１ぬれ性を有する。Ｐｄ層３１ｂは、Ａｕ層３１ａとＮｉ層３１ｃとの間に位置する。

【0042】

引出部２１ｂは、フリップチップパッド２１ａに接続し、半田に対して第１ぬれ性より小さい第２ぬれ性を有する。詳細には、引出部２１ｂの表側には、第２金属が位置する。第２金属は、第２ぬれ性を有する。

【0043】

本実施形態では、配線基板２０の完成時において、引出部２１ｂは、ベアＣｕ配線３３である。つまり、引出部２１ｂでは、第２ぬれ性を有する第２金属が露出している。

【0044】

配線部２１ｃは、引出部２１ｂを介してフリップチップパッド２１ａに接続し、ソルダレジスト２３ａによって覆われる。主面２０ｆからの引出部２１ｂの高さと、主面２０ｆからの配線部２１ｃの高さとは、略同じである。

【0045】

本実施形態では、導電層２０ｂは、主面２０ｆの略全体にわたって同じ厚さで形成される。導電層２０ｂがエッチングされることにより、パターン２１が形成される。本実施形態では、パターン２１にレーザー光が照射されるプロセスは用いられないため、パターン２１の厚さは、場所によらず略同じである。したがって、引出部２１ｂの厚さと配線部２１ｃの厚さとは略同じである。このような構成により、レーザー光の照射によってパターン２１の厚さが薄くなり、電気抵抗の上昇に基づく電気特性の劣化を抑制することができる。

【0046】

図２に示すように、主面２０ｆを主面２０ｆに対して垂直な方向すなわちｚ軸方向から平面視をしたときに、配線基板２０には、エリアＡ１（第１エリア）と、エリアＡ２（第２エリア）と、エリアＡ３（第３エリア）と、がある。

【0047】

エリアＡ３は、複数の開口５１（第１開口）が形成されたソルダレジスト２３ｂによって覆われる。フリップチップパッド２１ｄは、開口５１内に形成され、第１ぬれ性を有する。フリップチップパッド２１ｄの表側には、Ａｕ層３１ａが位置する。

【0048】

詳細には、エリアＡ３の縁は、矩形状である。エリアＡ３では、長孔形状の複数の開口５１がソルダレジスト２３ｂに設けられる。フリップチップパッド２１ｄは、無電解ＮｉＰｄＡｕめっき３１と、パターン２１の一部であるＣｕ電極３４と、を含む。

【0049】

ｚ軸方向から平面視をしたときに、開口５１では、パターン２１に含まれるＣｕ電極３４が露出している。Ｃｕ電極３４の上側の面には、開口５１の縁と接しないように無電解ＮｉＰｄＡｕめっき３１が設けられる。

【0050】

つまり、配線基板２０の完成時において、Ｃｕ電極３４が、開口５１の縁に沿って環状に露出している。露出するＣｕ電極３４の内側には、無電解ＮｉＰｄＡｕめっき３１に含まれるＡｕ層３１ａが露出している。

【0051】

ｚ軸方向から平面視をしたときに、開口５１のサイズは、Ｃｕ電極３４のサイズより小さい。つまり、ソルダレジスト２３ｂの開口５１がランドサイズとなるオーバーレジスト設計となっている。フリップチップパッド２１ｄは、ＳＭＤ（Solder Mask Defined）のタイプのパッドである。

【0052】

エリアＡ２は、フリップチップパッド２１ａ及び引出部２１ｂを含む。そして、エリアＡ２は、エリアＡ３を囲む。

【0053】

詳細には、エリアＡ２の縁は、矩形状である。エリアＡ２には、ソルダレジスト２３ａ及び２３ｂが設けられない。このため、エリアＡ２では、配線基板２０の完成時において、絶縁層２０ｃにおける主面２０ｆ、フリップチップパッド２１ａ及び引出部２１ｂが露出している。つまり、フリップチップパッド２１ａは、ＮＳＭＤ（Nonsolder Mask Defined）のタイプのパッドである。

【0054】

エリアＡ１は、配線部２１ｃを含み、ソルダレジスト２３ａによって覆われる。そして、エリアＡ１は、エリアＡ２を囲む。

【0055】

詳細には、エリアＡ１の縁は、矩形状である。ソルダレジスト２３ａには、複数の開口５２（第２開口）が形成される。ワイヤーボンディングパッド２１ｅは、開口５２に形成される。ワイヤーボンディングパッド２１ｅは、第１ぬれ性を有する。

【0056】

詳細には、ワイヤーボンディングパッド２１ｅは、無電解ＮｉＰｄＡｕめっき３１と、パターン２１の一部であるＣｕ電極３５と、を含む。ｚ軸方向から平面視をしたときに、開口５２のサイズは、Ｃｕ電極３５のサイズより小さい。つまり、ワイヤーボンディングパッド２１ｅは、ＳＭＤのタイプのパッドである。なお、ワイヤーボンディングパッド２１ｅは、ＮＳＭＤタイプのパッドであってもよい。

【0057】

Ｃｕ電極３５の上側の面には、開口５２の縁と接するように無電解ＮｉＰｄＡｕめっき３１が設けられる。配線基板２０の完成時において、開口５２では、無電解ＮｉＰｄＡｕめっき３１に含まれるＡｕ層３１ａが露出している。

【0058】

配線部２１ｃは、ソルダレジスト２３ａによって覆われる。このため、配線基板２０の完成時において、配線部２１ｃは、露出しない。

【0059】

図５には、ｙ軸－側からｙ軸＋側にロジック／インターフェースチップ６２を見たときの断面が示される。

【0060】

図５及び図６に示すように、比較例に係る半導体装置１０では、無電解ＮｉＰｄＡｕめっき３１は、ソルダレジスト２３ａに接するように設けられる。このため、配線部２１ｃは、フリップチップパッド２１ａに直接接続される。

【0061】

図７には、ｙ軸－側からｙ軸＋側にロジック／インターフェースチップ６２を見たときの断面が示される。

【0062】

図７に示すように、ロジック／インターフェースチップ６２のフリップチップ接続をするときのリフロー処理では、チップ側フリップチップ実装端子６２ａにおける半田バンプ６２ｃが溶融する。

【0063】

このとき、溶融した半田バンプ６２ｃは、銅ピラー６２ｂ及び無電解ＮｉＰｄＡｕめっき３１の両方に接触した状態（以下、両接触状態と称することがある。）である。しかしながら、無電解ＮｉＰｄＡｕめっき３１におけるＡｕ層３１ａの半田に対する第１ぬれ性が大きいため、半田バンプ６２ｃは、Ａｕ層３１ａの全体にわたって広がる。このとき、銅ピラー６２ｂと無電解ＮｉＰｄＡｕめっき３１との間における半田量が不足し、両接触状態を維持することが困難となることがある。

【0064】

また、リフロー処理において、ロジック／インターフェースチップ６２が反ることがある。このような反りが発生すると、フリップチップパッド２１ａと銅ピラー６２ｂとの間の距離が大きくなってしまう。このような、銅ピラー６２ｂとの間の距離が大きいフリップチップパッド２１ａでは、両接触状態を維持することがさらに困難となる。

【0065】

両接触状態が維持できなくなると、銅ピラー６２ｂとフリップチップパッド２１ａとが電気的に接続せず、オープン状態となる。

【0066】

図８には、ｙ軸－側からｙ軸＋側にロジック／インターフェースチップ６２を見たときの断面が示される。

【0067】

図８に示すように、本実施形態に係る半導体装置１０では、フリップチップパッド２１ａと配線部２１ｃとの間に、引出部２１ｂが設けられる。

【0068】

リフロー処理では、チップ側フリップチップ実装端子６２ａにおける半田バンプ６２ｃは、両接触状態となる。引出部２１ｂにおけるベアＣｕ配線３３の表面の第２ぬれ性が、フリップチップパッド２１ａにおけるＡｕ層３１ａの表面の第１ぬれ性より小さいので、半田バンプ６２ｃの広がりは、フリップチップパッド２１ａと引出部２１ｂとの境界で止まりやすい。

【0069】

これにより、銅ピラー６２ｂと無電解ＮｉＰｄＡｕめっき３１との間において十分な半田量を確保することができるので、両接触状態が維持される可能性を高めることができる。

【0070】

また、リフロー処理においてロジック／インターフェースチップ６２が反った場合においても、両接触状態が維持される可能性を高めることができる。したがって、オープン状態の発生を抑制することができる。

【0071】

また、上側方向から平面視をしたとき、フリップチップパッド２１ｄの面積は、フリップチップパッド２１ａの面積より大きい。フリップチップパッド２１ｄのように面積が大きなパッドの場合、ソルダレジスト２３ｂの開口５１の位置と、フリップチップパッド２１ｄの位置とを合わせることが可能である。

【0072】

一方、ソルダーレジストにおける開口の形成精度が十分でない場合、開口の位置を、当該開口に設けられるべきフリップチップパッドの位置に精度よく形成することが困難となる。特に、フリップチップパッド２１ａのようにパッドの面積が小さい場合、パッドの位置に開口を形成することが困難となる。

【0073】

本発明では、面積が小さいフリップチップパッド２１ａをＮＳＭＤタイプのパッドとし、かつ、フリップチップパッド２１ａに接続された引出部２１ｂを設けることで、ソルダレジストを用いることなく半田の流れ出しを抑制することができる。したがって、ソルダーレジストにおける開口の形成精度が十分でない場合においても、面積が小さいフリップチップパッドからの半田の流れ出しを抑制する構成を実現することができる。

【0074】

（変形例１）
図９には、ｙ軸－側からｙ軸＋側にロジック／インターフェースチップ６２を見たときの断面が示される。

【0075】

図９に示すように、変形例１に係る半導体装置１０では、フリップチップパッド２１ａにおいて、無電解ＮｉＰｄＡｕめっき３１は、Ｃｕ配線３２の上側の面に設けられるが、Ｃｕ配線３２の側面には設けられない。

【0076】

リフロー処理において、半田バンプ６２ｃの半田量が多く、溶融した半田バンプ６２ｃが無電解ＮｉＰｄＡｕめっき３１からはみ出しても、引出部２１ｂにおいて半田の広がりを抑制することができる。これにより、銅ピラー６２ｂと無電解ＮｉＰｄＡｕめっき３１との間において十分な半田量が確保することができるので、両接触状態を維持する可能性を高めることができる。したがって、オープン状態の発生を抑制することができる。

【0077】

［半導体装置の製造方法］
以下、本発明に係る半導体装置の製造方法の一例として半導体装置１０の製造方法について説明する。

【0078】

まず、図１０Ａに示すように、絶縁層２０ｃの主面２０ｆの上側に、半田に対して第２ぬれ性を有する第２金属（第２材料）が露出するパターン２１が形成される。また、絶縁層２０ｃの主面２０ｇの下側に、第２金属が露出するパターン２２が形成される。

【0079】

次に、図１０Ｂに示すように、例えば、導電層２０ｂの上側にソルダレジスト層２０ａが形成される。そして、ソルダレジスト層２０ａに対して露光処理及び現像処理が行われる。ソルダレジスト層２０ａに対してエッチング処理が行われることで、パターン２１の一部（以下、非露出部２１ｆ（第１導電部）と称することがある。）を上側から覆うソルダレジスト層２０ａが形成される。同様に、パターン２２の一部（以下、非露出部２２ｆと称することがある。）を下側から覆うソルダレジスト層２０ｅが形成される。

【0080】

次に、図１０Ｃに示すように、ソルダレジスト層２０ａの上側にレジストマスク層２０ｈ（レジスト層）が形成される。また、ソルダレジスト層２０ｅの下側にレジストマスク層２０ｉが形成される。

【0081】

次に、図１０Ｄに示すように、レジストマスク層２０ｈに対して露光処理が行われる。また、レジストマスク層２０ｉに対して露光処理が行われる。

【0082】

次に、図１０Ｅに示すように、レジストマスク層２０ｈに対して現像処理が行われ、ソルダレジスト層２０ａを上側から覆い、パターン２１の他の一部（以下、めっき対象部２１ｇ（第３導電部）と称することがある。）が露出するレジストマスク層２０ｈが形成される。このとき、ソルダレジスト層２０ａから露出した導電層２０ｂの他の部分の一部であって、レジストマスク層２０ｈによって覆われている部分が第２導電部に相当する。また、レジストマスク層２０ｉに対して現像処理が行われ、ソルダレジスト層２０ｅを下側から覆い、パターン２２の他の一部（以下、めっき対象部２２ｇと称することがある。）が露出するレジストマスク層２０ｉが形成される。

【0083】

次に、図１０Ｆに示すように、無電解めっき処理によって、めっき対象部２１ｇに無電解ＮｉＰｄＡｕめっき３１が形成される。半田に対して第２ぬれ性より大きい第１ぬれ性を有するＡｕ層３１ａ（第１材料）が成膜されることにより、Ａｕ層３１ａが露出するフリップチップパッド２１ａ及び２１ｄ（図示しない）ならびにワイヤーボンディングパッド２１ｅが形成される。また、無電解めっき処理によって、めっき対象部２２ｇに無電解ＮｉＰｄＡｕめっき３１が形成される。

【0084】

次に、図１０Ｇに示すように、レジストマスク層２０ｈが取り除かれることにより、フリップチップパッド２１ａに接続し、かつ、第２金属が露出する引出部２１ｂと、引出部２１ｂを介してフリップチップパッド２１ａに接続し、かつ、ソルダレジスト層２０ａによって覆われる配線部２１ｃと、が形成される。また、レジストマスク層２０ｉが取り除かれる。

【0085】

次に、フリップチップパッド２１ａ及び２１ｄにロジック／インターフェースチップ６２のチップ側フリップチップ実装端子６２ａ及び６２ｄがそれぞれ接続されることによって、ロジック／インターフェースチップ６２が配線基板２０にフリップチップ接続される。

【0086】

［比較例に係る半導体装置の製造方法］
以下、比較例に係る半導体装置の製造方法について説明する。

【0087】

図１０Ａ～図１０Ｃに示す半導体装置１０の製造プロセスが行われる。

【0088】

次に、図１１Ｄに示すように、配線基板２０ｒにおいて、レジストマスク層２０ｈに対して露光処理が行われる。また、レジストマスク層２０ｉに対して露光処理が行われる。図１０Ｄに示す配線基板２０とは、露光処理される範囲が異なる。

【0089】

次に、図１１Ｅに示すように、配線基板２０ｒにおいて、レジストマスク層２０ｈに対して現像処理が行われ、ソルダレジスト層２０ａを上側から覆い、めっき対象部２１ｇが露出するレジストマスク層２０ｈが形成される。また、レジストマスク層２０ｉに対して現像処理が行われ、ソルダレジスト層２０ｅを下側から覆い、めっき対象部２２ｇが露出するレジストマスク層２０ｉが形成される。

【0090】

次に、図１１Ｆに示すように、無電解めっき処理によって、めっき対象部２１ｇの上側に無電解ＮｉＰｄＡｕめっき３１が形成される。Ａｕ層３１ａが成膜されることによりＡｕ層３１ａが露出するワイヤーボンディングパッド２１ｅが形成される。また、無電解めっき処理によって、めっき対象部２２ｇの下側に無電解ＮｉＰｄＡｕめっき３１が形成される。

【0091】

次に、図１１Ｇに示すように、レジストマスク層２０ｈが取り除かれることにより、配線基板２０ｒの上側には、ベアＣｕ配線（以下、ＯＳＰ対象部２１ｈと称することがある。）が露出する。また、レジストマスク層２０ｉが取り除かれる。配線基板２０ｒの下側では、パターン２２に無電解ＮｉＰｄＡｕめっき３１が施されるので、ベアＣｕ配線が露出しない。

【0092】

次に、図１１Ｈに示すように、配線基板２０ｒでは、ＯＳＰ対象部２１ｈにＯＳＰ膜４１が形成される。なお、ＯＳＰ膜４１を形成する前処理として、酸によるエッチング処理が行われてもよい。

【0093】

次に、配線基板２０ｒでは、フラックスによってＯＳＰ膜４１が除去される。

【0094】

次に、配線基板２０ｒに、ロジック／インターフェースチップ６２がフリップチップ接続される。

【0095】

ＯＳＰ膜４１を形成しない場合、ＯＳＰ対象部２１ｈにおける銅を主成分とする第２金属の表面の酸化膜が厚くなる。酸化膜が厚くなると、半田による実装性が悪くなる。配線基板２０ｒが完成したタイミングからロジック／インターフェースチップ６２がフリップチップ接続されるタイミングまでの時間が長くなると、半田による実装性の悪化は顕著となる。このため、配線基板２０ｒでは、第２金属の表面の酸化を抑制するための、ＯＳＰ対象部２１ｈへのＯＳＰ膜４１の形成処理が行われる。

【0096】

また、パターン２１を通じてワイヤーボンディングパッド２１ｅと電気的に接続されたＯＳＰ対象部２１ｈでは、ＯＳＰ膜４１を形成する前の酸によるエッチング処理において、Ａｕ層３１ａにおける金と、ＯＳＰ対象部２１ｈにおける銅とで電池が形成される。このとき、フリップチップパッドにおける銅が銅イオンとなって溶液中に溶けだすため、ＯＳＰ対象部２１ｈが消耗する。

【0097】

一方、パターン２１を通じてワイヤーボンディングパッド２１ｅと電気的に接続されないＯＳＰ対象部２１ｈでは、電池が形成されないので、ＯＳＰ対象部２１ｈの消耗は抑制される。つまり、パターン２１を通じてのワイヤーボンディングパッド２１ｅとの電気的な接続の有無によってＯＳＰ対象部２１ｈの厚さがばらつく。このため、フリップチップパッドの厚さがばらつき、フリップチップ接続をする際の接続性が劣化する可能性が高くなる。

【0098】

これに対して、図１０Ｇに示す配線基板２０では、フリップチップパッド２１ａ及び２１ｄ、ワイヤーボンディングパッド２１ｅならびにボールランド７３などの半田による実装に用いられる部分には、すべて無電解ＮｉＰｄＡｕめっき３１が施されている。なお、ボールランド７３には、無電解ＮｉＰｄＡｕめっき３１が施される代わりに、ＯＳＰ膜が形成される構成であってもよい。

【0099】

無電解ＮｉＰｄＡｕめっき３１におけるＡｕ層３１ａには自然酸化膜が形成されないので、ＯＳＰ膜を形成しなくても、半田による実装性の悪化を抑制することができる。したがって、ＯＳＰ膜の形成処理及びフラックスによる除去処理を不要にし、配線基板２０の製造プロセスを簡易にするとともに、配線基板２０の製造コストを低減することができる。

【0100】

また、図１０Ｇに示す配線基板２０では、そもそも、ＯＳＰ膜４１を形成する前の酸によるエッチング処理が行われないので、電池が形成されることによってフリップチップパッド２１ａの厚さがばらつくことを防ぐことができる。

【0101】

また、仮に、酸によるエッチング処理が行われる場合においても、フリップチップパッド２１ａ及びワイヤーボンディングパッド２１ｅには、すべて無電解ＮｉＰｄＡｕめっき３１が施されているので、これらのパッド間では電池が形成されない。つまり、図１０Ｇに示す配線基板２０では、酸によるエッチング処理が行われても、フリップチップパッド２１ａの厚さのばらつきを防ぐことができる。

【0102】

（ａ）本実施形態では、パターン２２に無電解ＮｉＰｄＡｕめっき３１が施される構成について説明したが、これに限定するものではない。パターン２２には、電解ＮｉＡｕめっきなどの他の種類のめっきが施される構成であってもよい。また、フリップチップパッド２１ａにおける第１ぬれ性が、引出部２１ｂにおける第２ぬれ性より大きければ、フリップチップパッド２１ａにめっきが施されなくてもよい。

【0103】

また、第１金属が金を主成分とする金属である構成について説明したが、これに限定するものではない。第１金属は、Ａｕと異なる金属を主成分とするものであってもよい。また、第２金属が銅を主成分とする金属である構成について説明したが、これに限定するものではない。第２金属は、Ｃｕと異なる金属を主成分とするものであってもよい。

【0104】

（ｂ）本実施形態では、引出部２１ｂがベアＣｕ配線３３である構成について説明したが、これに限定するものではない。引出部２１ｂにおける第２ぬれ性が、フリップチップパッド２１ａにおける第１ぬれ性より小さければ、引出部２１ｂに、めっきが施される構成であってもよい。

【0105】

（ｃ）
本開示に係る配線基板は、
主面を有する絶縁層と、
前記主面に形成されたパターンを含む導電層と、
前記パターンの一部を覆うソルダレジスト層と、を備え、
前記パターンは、
半田に対して第１ぬれ性を有する第１材料が露出する第１接続部と、
前記第１接続部に接続し、前記半田に対して前記第１ぬれ性より小さい第２ぬれ性を有する第２材料が露出する引出部と、
前記引出部を介して前記第１接続部に接続し、前記ソルダレジスト層によって覆われた配線部と、を含む、
配線基板。

【0106】

（ｄ）
主面を有する絶縁層と、
前記主面に形成されたパターンを含む導電層と、
前記パターンの一部を覆い、第１開口が形成されたソルダレジスト層と、を含む配線基板と、
信号が伝送される第１電極と電源又はグランドに接続させるための第２電極とを有する第１半導体素子と、を備え、
前記パターンは、
半田に対して第１ぬれ性を有する第１接続部と、
前記第１接続部に接続し、前記半田に対して前記第１ぬれ性より小さい第２ぬれ性を有する引出部と、
前記引出部を介して前記第１接続部に接続し、前記ソルダレジスト層によって覆われた配線部と、
前記第１開口内に形成され、前記第１ぬれ性を有する第２接続部と、を含み、
前記第１半導体素子は、前記第１接続部及び前記第２接続部がそれぞれ前記第１電極及び前記第２電極に接続されることによって前記配線基板にフリップチップ接続される、
半導体素子装置。

【0107】

（ｅ）
主面を有する絶縁層と、
前記主面に形成されたパターンを含む導電層と、
前記パターンの一部を覆うソルダレジスト層と、を備え、
前記パターンは、
半田に対して第１ぬれ性を有する第１接続部と、
前記第１接続部に接続し、前記半田に対して前記第１ぬれ性より小さい第２ぬれ性を有する引出部と、
前記引出部を介して前記第１接続部に接続し、前記ソルダレジスト層によって覆われた配線部と、を含む、
配線基板。

【0108】

（ｆ）
絶縁層の主面上に半田に対して第２ぬれ性を有する第２材料が露出するパターンを形成し、
前記パターンの一部を覆うソルダレジスト層を形成し、
前記ソルダレジスト層を覆い、前記パターンの他の一部が露出するレジストマスク層を形成し、
めっきによって前記他の一部上に前記半田に対して前記第２ぬれ性より大きい第１ぬれ性を有する第１材料を成膜することにより前記第１材料が露出する第１接続部を形成し、
前記レジストマスク層を取り除くことにより、前記第１接続部に接続し、かつ、前記第２材料が露出する引出部と、前記引出部を介して前記第１接続部に接続し、かつ、前記ソルダレジスト層によって覆われる配線部と、を形成し、
前記第１接続部に第１半導体素子の第１電極を接続することによって前記第１半導体素子をフリップチップ接続する、
半導体装置の製造方法。

【0109】

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

【符号の説明】

【0110】

２０…配線基板２０
２０ａ、２０ｅ…ソルダレジスト層
２０ｂ、２０ｄ…導電層
２０ｃ…絶縁層
２０ｆ、２０ｇ…主面
２０ｈ、２０ｉ…レジストマスク層
２１…パターン
２１ａ…第１接続部
２１ｂ…引出部
２１ｃ…配線部
２１ｄ…第２接続部
２１ｅ…第３接続部
２１ｆ…非露出部
２１ｇ…めっき対象部
２１ｈ…ＯＳＰ対象部
２２…パターン
２３ａ、２３ｂ、２４…ソルダレジスト
３１…無電解ＮｉＰｄＡｕめっき
３１ａ…Ａｕ層
３１ｂ…Ｐｄ層
３１ｃ…Ｎｉ層
３１ｄ…表面
３１ｅ…側面
３２…Ｃｕ配線
３３…ベアＣｕ配線
３４、３５…Ｃｕ電極
４１…ＯＳＰ膜
５１、５２…開口
６０ａ、６０ｂ、６０ｃ、６０ｄ…メモリチップ
６１ａ、６１ｂ、６１ｃ、６１ｄ…ダイアタッチフィルム
６２…ロジック／インターフェースチップ
６２ａ、６２ｄ…チップ側フリップチップ実装端子
６２ｂ…銅ピラー
６２ｃ…半田バンプ
６３…スペーサ
６４…接着フィルム
６５…アンダーフィル樹脂
６６…モールド樹脂
６８…ボンディングワイヤー
６９ａ、６９ｂ、６９ｃ、６９ｄ…電極
７２…スルーホール
７３…ボールランド
７４…半田ボール

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10A】

【図10B】

【図10C】

【図10D】

【図10E】

【図10F】

【図10G】

【図11D】

【図11E】

【図11F】

【図11G】

【図11H】