特開 2023-182419 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023182419

(43)【公開日】2023-12-26

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20231219BHJP

   H01L 21/8234 20060101ALI20231219BHJP

   H01L 29/78 20060101ALI20231219BHJP

【ＦＩ】

H01L27/04 C

H01L27/04 R

H01L27/06 102A

H01L29/78 653A

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2022096019

(22)【出願日】2022-06-14

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100105854

【弁理士】

【氏名又は名称】廣瀬 一

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】豊田 善昭

【テーマコード（参考）】

5F038

5F048

【Ｆターム（参考）】

5F038AC04

5F038AC05

5F038AC10

5F038AC15

5F038AR01

5F038AR13

5F038AR20

5F038EZ01

5F038EZ02

5F038EZ14

5F038EZ15

5F038EZ16

5F038EZ20

5F048AC10

5F048BA14

5F048BA15

5F048BB05

5F048BB11

5F048BB19

5F048BC03

5F048BC12

5F048BD07

5F048BE09

5F048BG12

(57)【要約】

【課題】抵抗素子及び容量素子を有する構成において、面積を小さくすることができる半導体装置を提供する。
【解決手段】第１導電型の基体１と、基体１の上部に設けられた第２導電型の第１拡散層２と、第１拡散層２の上部に設けられたトレンチ４ａ～４ｆに絶縁膜５を介して埋め込まれ、第１拡散層２及び絶縁膜５と共に容量素子を構成する導電層６ａ～６ｆと、第１拡散層２の上部にトレンチ４ａ～４ｆよりも浅く設けられ、抵抗素子を構成する第１導電型の第２拡散層３とを備え、トレンチ４ａ～４ｆの少なくとも一部と、第２拡散層３の少なくとも一部とが交互に設けられている。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１導電型の基体と、
前記基体の上部に設けられた第２導電型の第１拡散層と、
前記第１拡散層の上部に設けられたトレンチに絶縁膜を介して埋め込まれ、前記第１拡散層及び前記絶縁膜と共に容量素子を構成する導電層と、
前記第１拡散層の上部に前記トレンチよりも浅く設けられ、抵抗素子を構成する第１導電型の第２拡散層と、
を備え、
前記トレンチの少なくとも一部と、前記第２拡散層の少なくとも一部とが交互に設けられていることを特徴とする半導体装置。

【請求項2】

前記第２拡散層の少なくとも一部の側面が前記トレンチに接することを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第２拡散層の少なくとも一部の幅が、隣り合う前記トレンチの間隔により規定されていることを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記第２拡散層の少なくとも一部の側面が前記トレンチから離間することを特徴とする請求項１に記載の半導体装置。

【請求項5】

前記第２拡散層が、互いに平行に延伸する複数のストライプ部を有し、
前記複数のストライプ部が前記トレンチと交互に設けられている
ことを特徴とする請求項１又は２に記載の半導体装置。

【請求項6】

前記第２拡散層が蛇行形状の平面パターンを有することを特徴とする請求項５に記載の半導体装置。

【請求項7】

前記複数のストライプ部が前記トレンチにより互いに分離され、中継配線により互いに電気的に接続されていることを特徴とする請求項５に記載の半導体装置。

【請求項8】

前記第２拡散層が渦巻き状の平面パターンを有することを特徴とする請求項１又は２に記載の半導体装置。

【請求項9】

前記抵抗素子及び前記容量素子がＲＣフィルタを構成することを特徴とする請求項１又は２に記載の半導体装置。

【請求項10】

前記基体に設けられたトレンチゲート型の半導体素子を更に備えることを特徴とする請求項１又は２に記載の半導体装置。

【請求項11】

前記トレンチの一部がダミートレンチを構成することを特徴とする請求項５に記載の半導体装置。

【請求項12】

第１導電型の基体の上部に第２導電型の第１拡散層を形成する工程と、
前記第１拡散層の上部に、抵抗素子を構成する第１導電型の第２拡散層を形成する工程と、
前記第１拡散層の上部に前記第２拡散層よりも深いトレンチを形成する工程と、
前記トレンチに絶縁膜を介して、前記第１拡散層及び前記絶縁膜と共に容量素子を構成する導電層を埋め込む工程と、
を含み、
前記トレンチの少なくとも一部と、前記第２拡散層の少なくとも一部とを交互に形成することを特徴とする半導体装置の製造方法。

【請求項13】

前記トレンチを形成する工程は、前記トレンチにより前記第２拡散層の一部を除去することにより前記第２拡散層の前記抵抗素子としての幅を規定することを特徴とする請求項１２に記載の半導体装置の製造方法。

【請求項14】

前記トレンチを形成する工程は、前記基体に形成されるトレンチゲート型の半導体素子のゲート電極構造を埋め込むためのトレンチを形成する工程と同時に行うことを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

従来のＲＣフィルタとして、ｎ型拡散抵抗とプレーナ型のＭＯＳ容量を組み合わせた構成が知られている。ｎ型拡散抵抗の一方の端子がＭＯＳ容量の一方の端子に接続されている。ＭＯＳ容量の他方の端子にはグランド（ＧＮＤ）電位が印加される。ｎ型拡散抵抗の他方の端子を入力とし、ｎ型拡散抵抗とＭＯＳ容量との接続点を出力とする。ｎ型拡散抵抗は、高抵抗とするため蛇行させている。

【0003】

特許文献１は、半導体基板上に形成されたキャパシタの上方にインダクタ素子を形成することで、ＬＣフィルタを構成した半導体集積回路を開示する。特許文献２は、基板の垂直溝内に容量絶縁膜と、不純物が高濃度にドープされた第１の多結晶シリコン膜と、シリコン酸化膜とを介して基板の垂直方向に深さを有すると共に基板水平方向に抵抗長を有し、不純物がドープされて所望の抵抗値を有する第２の多結晶シリコンからなる抵抗体を埋設して構成される半導体装置を開示する。特許文献３は、並列に接続した大容量および小容量のキャパシタを備え、大容量キャパシタをレジスタと直列に接続したローパスフィルタを開示する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００７－２８８１０４号公報

【特許文献2】特許第３１６１４１２号明細書

【特許文献3】特許第４７０４３２９号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかし、従来の各種フィルタの抵抗素子、インダクタ素子及び容量素子を有する半導体装置では、抵抗素子、インダクタ素子及び容量素子を個別の領域に配置するため、面積が大きくなる。

【0006】

上記課題に鑑み、本発明は、抵抗素子及び容量素子を有する構成において、面積を小さくすることができる半導体装置及びその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の一態様は、（ａ）第１導電型の基体と、（ｂ）基体の上部に設けられた第２導電型の第１拡散層と、（ｃ）第１拡散層の上部に設けられたトレンチに絶縁膜を介して埋め込まれ、第１拡散層及び絶縁膜と共に容量素子を構成する導電層と、（ｄ）第１拡散層の上部にトレンチよりも浅く設けられ、抵抗素子を構成する第１導電型の第２拡散層とを備え、トレンチの少なくとも一部と、第２拡散層の少なくとも一部とが交互に設けられている半導体装置であることを要旨とする。

【0008】

本発明の他の態様は、（ａ）第１導電型の基体の上部に第２導電型の第１拡散層を形成する工程と、（ｂ）第１拡散層の上部に、抵抗素子を構成する第１導電型の第２拡散層を形成する工程と、（ｃ）第１拡散層の上部に第２拡散層よりも深いトレンチを形成する工程と、（ｄ）トレンチに絶縁膜を介して、第１拡散層及び絶縁膜と共に容量素子を構成する導電層を埋め込む工程とを含み、トレンチの少なくとも一部と、第２拡散層の少なくとも一部とを交互に形成する半導体装置の製造方法であることを要旨とする。

【発明の効果】

【0009】

本発明によれば、抵抗素子及び容量素子を有する構成において、面積を小さくすることができる半導体装置及びその製造方法を提供することができる。

【図面の簡単な説明】

【0010】

【図1】第１実施形態に係る半導体装置の回路図である。

【図2】第１実施形態に係る半導体装置の平面図である。

【図3】図２のＡ－Ａ´線で切断した断面図である。

【図4】第１実施形態に係る半導体装置の他の平面図である。

【図5】比較例に係る半導体装置の平面図である。

【図6】図５のＡ－Ａ´線で切断した断面図である。

【図7】第１実施形態に係る半導体装置の製造方法を説明するための断面図である。

【図8】第１実施形態に係る半導体装置の製造方法を説明するための図７に引き続く断面図である。

【図9】第１実施形態に係る半導体装置の製造方法を説明するための図８に引き続く断面図である。

【図10】第１実施形態に係る半導体装置の製造方法を説明するための図９に引き続く断面図である。

【図11】第１実施形態に係る半導体装置の製造方法を説明するための図１０に引き続く断面図である。

【図12】第１実施形態に係る半導体装置の製造方法を説明するための図１０に引き続く断面図である。

【図13】第２実施形態に係る半導体装置の平面図である。

【図14】第３実施形態に係る半導体装置の平面図である。

【図15】第４実施形態に係る半導体装置の平面図である。

【図16】第５実施形態に係る半導体装置の平面図である。

【図17】第６実施形態に係る半導体装置の平面図である。

【図18】第７実施形態に係る半導体装置の平面図である。

【発明を実施するための形態】

【0011】

以下、図面を参照して、本発明の第１～第７実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第７実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。

【0012】

また、本明細書において、半第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、半導体領域の導電型を示す「ｐ」又は「ｎ」に付す「＋」又は「－」は、「＋」又は「－」が付されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じ「ｐ」と「ｐ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。更に、以下の説明で「ｐ型」又は「ｎ型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味する。

【0013】

また、本明細書において、上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。

【0014】

（第１実施形態）
第１実施形態に係る半導体装置は、図１に示すように、抵抗Ｒ及び容量ＣからなるＲＣフィルタを備える。抵抗Ｒの一端からは入力信号ＩＮが入力される。抵抗Ｒの他端には容量Ｃの一端が接続されている。容量Ｃの他端にはグランド（ＧＮＤ）電位が印加される。抵抗Ｒの他端と容量Ｃの一端との接続点からは出力信号ＯＵＴが出力される。図１に示したＲＣフィルタは、例えばハイサイド型パワーＩＣの構成要素であってよい。

【0015】

図２は、図１に示したＲＣフィルタの平面レイアウトを示す。図３は、図２のＡ－Ａ´線で切断した断面図を示す。図２及び図３に示すように、第１実施形態に係る半導体装置は、ｎ型の基体１を備える。基体１は、例えばｎ^＋型の半導体基板に形成されたエピタキシャル成長層であってよい。基体１は、例えばシリコン（Ｓｉ）で構成されているが、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ_２Ｏ_３）、ダイヤモンド（Ｃ）又は窒化アルミニウム（ＡｌＮ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）で構成されていてもよい。

【0016】

図２及び図３に示すように、基体１の上部には、ｐ型の拡散層（第１拡散層）２が設けられている。第１拡散層２は、略矩形の平面パターンを有する。第１拡散層２の上部には、ｎ型の拡散層（第２拡散層）３が設けられている。第２拡散層３は抵抗素子（拡散抵抗）を構成し、図１に示した抵抗Ｒに対応する。

【0017】

第２拡散層３は蛇行形状の平面パターンを有する。第２拡散層３は、複数のストライプ部３ａ～３ｅ及び複数の接続部３ｆ～３ｉを有する。複数のストライプ部３ａ～３ｅは、互いに平行に延伸し、延伸する方向に直交する方向に並んで設けられている。

【0018】

複数の接続部３ｆ～３ｉは、隣り合うストライプ部３ａ～３ｅ同士を接続する。接続部３ｆは、ストライプ部３ａ，３ｂの端部同士を接続する。接続部３ｇは、接続部３ｆの反対側で、ストライプ部３ｂ，３ｃの端部同士を接続する。接続部３ｈは、接続部３ｆの同じ側且つ接続部３ｇの反対側で、ストライプ部３ｃ，３ｄの端部同士を接続する。接続部３ｉは、接続部３ｆ，３ｈの反対側且つ接続部３ｇの同じ側で、ストライプ部３ｄ，３ｅ同士を接続する。

【0019】

なお、図２及び図３では５本のストライプ部３ａ～３ｅを例示するが、第２拡散層３のストライプ部の本数は特に限定されず、１～４本又は６本以上のストライプ部であってよい。第２拡散層３のストライプ部の本数及びストライプ部同士を接続する接続部の数は、第２拡散層３により構成される抵抗素子に必要な抵抗値に応じて適宜選択可能である。

【0020】

複数のストライプ部３ａ～３ｅと複数の接続部３ｆ～３ｉとは、例えば同一の幅を有するが、異なる幅を有していてもよい。複数のストライプ部３ａ～３ｅは、互いに同一の幅を有するが、互いに異なる幅を有していてもよい。複数の接続部３ｆ～３ｉは、互いに同一の幅を有するが、互いに異なる幅を有していてもよい。

【0021】

図２及び図３に示すように、第１拡散層２の上部にはトレンチ４ａ～４ｆが設けられている。トレンチ４ａ～４ｆは第１拡散層２よりも浅く設けられている。トレンチ４ａ～４ｆの底部は、第１拡散層２の底面よりも浅い位置にある。トレンチ４ａ～４ｆは第２拡散層３よりも深く設けられている。トレンチ４ａ～４ｆの底部は、第２拡散層３の底面よりも深い位置にある。

【0022】

トレンチ４ａ～４ｄは、互いに平行に延伸するストライプ状の平面パターンを有する。トレンチ４ａ～４ｄは、延伸する方向と直交する方向に並んで設けられている。トレンチ４ａ～４ｄは、第２拡散層３のストライプ部３ａ～３ｅと交互に設けられている。

【0023】

トレンチ４ａは、第２拡散層３のストライプ部３ａ，３ｂの間に設けられている。トレンチ４ｂは、第２拡散層３のストライプ部３ｂ，３ｃの間に設けられている。トレンチ４ｃは、第２拡散層３のストライプ部３ｃ，３ｄの間に設けられている。トレンチ４ｄは、第２拡散層３のストライプ部３ｄ，３ｅの間に設けられている。

【0024】

第２拡散層３のストライプ部３ａ～３ｅの配列の一端に位置するストライプ部３ａの片側の側面はトレンチ４ａに接し、ストライプ部３ａの幅はトレンチ４ａにより規定されている。ストライプ部３ｂの両側の側面はトレンチ４ａ，４ｂに接し、ストライプ部３ｂの幅はトレンチ４ａ，４ｂにより規定されている。ストライプ部３ｃの両側の側面はトレンチ４ｂ，４ｃに接し、ストライプ部３ｃの幅はトレンチ４ｂ，４ｃにより規定されている。ストライプ部３ｄの両側の側面はトレンチ４ｃ，４ｄに接し、ストライプ部３ｄの幅はトレンチ４ｃ，４ｄにより規定されている。第２拡散層３のストライプ部３ａ～３ｅの配列の他端に位置するストライプ部３ｅの片側の側面はトレンチ４ｄに接し、ストライプ部３ｅの幅はトレンチ４ｄにより規定されている。

【0025】

第２拡散層３の接続部３ｆの片側の側面はトレンチ４ａに接し、接続部３ｆの幅はトレンチ４ａにより規定されている。第２拡散層３の接続部３ｇの片側の側面はトレンチ４ｂに接し、接続部３ｇの幅はトレンチ４ｂにより規定されている。第２拡散層３の接続部３ｈの片側の側面はトレンチ４ｃに接し、接続部３ｈの幅はトレンチ４ｃにより規定されている。第２拡散層３の接続部３ｉの片側の側面は４ｄに接し、接続部３ｉの幅はトレンチ４ｄにより規定されている。

【0026】

トレンチ４ｅは、トレンチ４ａ～４ｄの延伸方向に直交する方向に延伸する平面パターンを有し、トレンチ４ａ，４ｃの長手方向の一端に接続されている。トレンチ４ｆは、トレンチ４ａ～４ｄを挟んでトレンチ４ｅとは反対側に設けられている。トレンチ４ｆは、トレンチ４ａ～４ｄの延伸方向に直交する方向に延伸するストライプ状の平面パターンを有し、トレンチ４ｂ，４ｄの長手方向の一端に接続されている。

【0027】

図２及び図３に示すように、トレンチ４ａ～４ｆには、絶縁膜５を介して導電層６ａ～６ｆが埋め込まれている。第１拡散層２、絶縁膜５及び導電層６ａ～６ｆは、トレンチ型の容量素子（２，５，６ａ～６ｆ）を構成し、図１に示した容量Ｃに対応する。

【0028】

導電層６ａ～６ｄは、互いに平行に延伸するストライプ状の平面パターンを有する。導電層６ａは、第２拡散層３のストライプ部３ａ，３ｂの間に絶縁膜５を介して設けられている。導電層６ｂは、第２拡散層３のストライプ部３ｂ，３ｃの間に絶縁膜５を介して設けられている。導電層６ｃは、第２拡散層３のストライプ部３ｃ，３ｄの間に絶縁膜５を介して設けられている。導電層６ｄは、第２拡散層３のストライプ部３ｄ，３ｅの間に絶縁膜５を介して設けられている。

【0029】

導電層６ｅは、導電層６ａ～６ｄの延伸方向に直交する方向に延伸する平面パターンを有し、導電層６ａ，６ｃの長手方向の一端に接続されている。導電層６ｆは、導電層６ａ～６ｄを挟んで導電層６ｅとは反対側に設けられている。導電層６ｆは、導電層６ａ～６ｄの延伸方向に直交する方向に延伸する平面パターンを有し、導電層６ｂ，６ｄの長手方向の一端に接続されている。

【0030】

絶縁膜５としては、例えばシリコン酸化膜（ＳｉＯ_２膜）等が使用可能であるが、ＳｉＯ_２膜の他にもシリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ_３Ｎ_４）膜、アルミニウム酸化物（Ａｌ_２Ｏ_３）膜も使用可能である。或いは、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ_２Ｏ_３）膜、ハフニウム酸化物（ＨｆＯ_２）膜、ジルコニウム酸化物（ＺｒＯ_２）膜、タンタル酸化物（Ｔａ_２Ｏ_５）膜、ビスマス酸化物（Ｂｉ_２Ｏ_３）膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。

【0031】

導電層６ａ～６ｆの材料としては、例えばｎ型不純物又はｐ型不純物が高濃度に添加されたポリシリコン（ドープドポリシリコン）が使用可能であるが、ドープドポリシリコン（ＤＯＰＯＳ）の他にもタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属、高融点金属とポリシリコンとのシリサイド等が使用可能である。更に導電層６ａ～６ｆの材料はポリシリコンと高融点金属のシリサイドとの複合膜であるポリサイドでもよい。

【0032】

図３に示すように、基体１の上面には絶縁膜７が設けられている。絶縁膜７は、例えば局部絶縁膜（ＬＯＣＯＳ膜）等のフィールド酸化膜で構成されている。絶縁膜７には第１拡散層２の周囲に沿って、活性領域を区画する開口部７ａが設けられている。図２では、絶縁膜７の図示を省略し、絶縁膜７の開口部７ａを一点鎖線で模式的に示している。なお、第１拡散層２、第２拡散層３、絶縁膜５、導電層６ａ～６ｆの上面にも層間絶縁膜が設けられているが、図２及び図３では図示を省略している。

【0033】

図４は、図２に示した平面レイアウトに配線１１～１３を追加した平面レイアウトである。配線１１には、ビア２１を介して第２拡散層３の一端であるストライプ部３ｅの端部が接続されている。配線１１には入力信号ＩＮが入力される。

【0034】

配線１２には、ビア２２を介して第２拡散層３の他端であるストライプ部３ａの端部が接続されている。更に、配線１２には、ビア２３を介して導電層６ｅが接続されている。更に、配線１２には、ビア２４を介して導電層６ｆが接続されている。配線１２は、第２拡散層３により構成される抵抗素子と容量素子（２，５，６ａ～６ｆ）との接続点となる。容量素子（２，５，６ａ～６ｆ）は、導電層６ａ，６ｃ，６ｅを含む容量部（２，５，６ａ，６ｃ，６ｅ）と、導電層６ｂ，６ｄ，６ｆを含む容量部（２，５，６ｂ，６ｄ，６ｆ）の並列接続で構成されている。配線１２からは出力信号ＯＵＴが出力される。

【0035】

配線１３には、ビア２５を介して第１拡散層２が接続されている。配線１３にはＧＮＤ電位が印加される。

【0036】

＜比較例＞
次に、比較例に係る半導体装置を説明する。比較例に係る半導体装置の回路構成は、図１に示したＲＣフィルタと同様である。比較例に係る半導体装置は、図５及び図６に示すように、ｎ型の基体１０１上に設けられたｐ型拡散層１０２を備える。ｐ型拡散層１０２の上部には、抵抗素子を構成するｎ型拡散層１０３が設けられている。ｎ型拡散層１０３は蛇行形状の平面パターンを有する。

【0037】

ｐ型拡散層１０２の上面には、絶縁膜１０８を介してポリシリコンからなる導電層１０９が設けられている。ｐ型拡散層１０２、絶縁膜１０８及び導電層１０９によりＭＯＳ型の容量素子（１０２，１０８，１０９）が構成されている。

【0038】

図６に示すように、ｐ型拡散層１０２の上面には絶縁膜１０７が設けられている。絶縁膜１０７には、ｎ型拡散層１０３の周囲を囲む開口部１０７ａと、容量素子（１０２，１０８，１０９）の周囲を囲む開口部１０７ｂが設けられている。図５では、絶縁膜１０７の図示を省略し、開口部１０７ａ，１０７ｂを一点鎖線で模式的に示している。

【0039】

図５に示すように、ｎ型拡散層１０３の一端には、ビア１２１を介して配線１１１が接続されている。配線１１１には入力信号ＩＮが入力される。ｎ型拡散層１０３の他端には、ビア１２２を介して配線１１２が接続されている。導電層１０９には、ビア１２３を介して配線１１２が接続されている。配線１１２は、ｎ型拡散層１０３により構成される抵抗素子と、容量素子（１０２，１０８，１０９）との接続点となり、出力信号ＯＵＴを出力する。ｐ型拡散層１０２には、ビア１２４を介して配線１１３が接続されている。配線１１３にはＧＮＤ電位が印加される。

【0040】

比較例に係る半導体装置では、図５及び図６に示すように、ｎ型拡散層１０３により構成される抵抗素子と、容量素子（１０２，１０８，１０９）とを個別の領域に形成するため、面積が大きくなる。これに対して、第１実施形態に係る半導体装置によれば、図２～図４に示すように、トレンチ４ａ～４ｄと、第２拡散層３のストライプ部３ａ～３ｅとを交互に設けて、第２拡散層３により構成される抵抗素子と、トレンチ型の容量素子（２，５，６ａ～６ｆ）を近接配置する。これにより、ＲＣフィルタの面積を小さくすることができ、面積効率の良いＲＣフィルタを実現可能となる。

【0041】

更に、図５及び図６に示した比較例に係る半導体装置の製造時には、ｎ型拡散層１０３を形成するために、蛇行パターンの開口部を有するマスクを用いてｎ型不純物をイオン注入する。しかし、イオン注入後の熱処理により、イオン注入されたｎ型不純物が横方向に拡散するため、第２拡散層３の蛇行パターンのストライプ部の間隔を予め確保する必要がある。これに対して、第１実施形態に係る半導体装置によれば、図２～図４に示すように、第２拡散層３のストライプ部３ａ～３ｅの幅をトレンチ４ａ～４ｄの間隔で規定（画定）することにより、第２拡散層３のストライプ部３ａ～３ｅの間隔を狭くすることができ、第２拡散層３により構成される抵抗素子の面積を小さくすることができる。

【0042】

＜半導体装置の製造方法＞
次に、図７～図１２を参照して、第１実施形態に係る半導体装置の製造方法の一例を説明する。図７～図１２の右側には、第１実施形態に係る半導体装置のＲＣフィルタの製造工程を示し、図７～図１２の左側には、ＲＣフィルタと同一半導体チップに形成されるパワー半導体素子であるトレンチゲート型の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造工程を示す。

【0043】

まず、図７に示すように、ｎ^＋型の半導体基板１０を用意し、半導体基板１０の上面にｎ型の基体１をエピタキシャル成長させる。

【0044】

次に、フォトリソグラフィ工程及びイオン注入工程を繰り返し行い、基体１にｐ型不純物及びｎ型不純物をイオン注入する。次に、熱処理により、イオン注入されたｐ型不純物及びｎ型不純物を活性化させる。この結果、図８の右側に示すように、基体１の上部にｐ型の第１拡散層２が形成されると共に、第１拡散層２の上部にｎ型の第２拡散層３が形成される。また、図８の左側に示すように、トレンチゲート型のＭＯＳＦＥＴのためのｐ型の拡散層３１及びｐ型のベース領域３２が形成される。

【0045】

次に、基体１の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術によりフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ドライエッチングにより、図９の右側に示すように、トレンチ４ａ～４ｄを形成する。このとき、図２に示したトレンチ４ｅ，４ｆも同時に形成される。この結果、トレンチ４ａ～４ｄにより、第２拡散層３の一部が選択的に除去されて、ストライプ部３ａ～３ｅ及び接続部３ｆ～３ｉの幅が規定（画定）される。また、図９の左側に示すように、トレンチゲート型のＭＯＳＦＥＴのゲート電極構造を埋め込むためのトレンチ３４ａ，３４ｂが形成される。

【0046】

次に、シリコン局部的酸化（ＬＯＣＯＳ）法等により、図１０に示すように、ＬＯＣＯＳ膜からなる絶縁膜７を選択的（局部的）に形成する。

【0047】

次に、熱酸化法等により、トレンチ４ａ～４ｆ及びトレンチ３４ａ，３４ｂを含む全面に絶縁膜を形成する。次に、ＣＶＤ法等により、絶縁膜を介してトレンチ４ａ～４ｆ及びトレンチ３４ａ，３４ｂを埋め込むように不純物が高濃度にドープされたポリシリコン層を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、絶縁膜及びポリシリコン層の一部を選択的に除去する。この結果、図１１の右側に示すように、トレンチ４ａ～４ｄには絶縁膜５を介して導電層６ａ～６ｄが埋め込まれる。このとき、図２に示したトレンチ４ｅ，４ｆにも絶縁膜５を介して導電層６ｅ，６ｆが埋め込まれる。また、図１１の左側に示すように、トレンチ３４ａ，３４ｂには、ゲート絶縁膜３５を介してゲート電極３６ａ，３６ｂが埋め込まれ、ゲート電極構造（３５，３６ａ，３６ｂ）が形成される。

【0048】

次に、フォトリソグラフィ工程及びイオン注入工程を繰り返し行い、基体１にｐ型不純物及びｎ型不純物をイオン注入する。次に、熱処理により、イオン注入されたｐ型不純物及びｎ型不純物を活性化させる。この結果、図１２の左側に示すように、ベース領域３２の上部に、トレンチゲート型のＭＯＳＦＥＴのｎ^＋型のソース領域３７ａ，３７ｂ及びｐ^＋型のコンタクト領域３８が形成される。この結果、ｎ^＋型の半導体基板１０をドレイン領域として、トレンチゲート型のＭＯＳＦＥＴが形成される。

【0049】

その後、基体１の上面側に、図３に示した配線１１～１３や、トレンチゲート型のＭＯＳＦＥＴのためのゲート配線及びソース電極等の配線を形成する。また、基体１の下面側にトレンチゲート型のＭＯＳＦＥＴのためのドレイン電極等を形成することにより、第１実施形態に係る半導体装置が完成する。

【0050】

第１実施形態に係る半導体装置の製造方法によれば、トレンチ型の容量素子（２，５，６ａ～６ｆ）を形成するためのトレンチ４ａ～４ｆを、トレンチゲート型のＭＯＳＦＥＴのためのトレンチ３４ａ，３４ｂと同一工程で形成することができ、工数の増加を抑制することができる。

【0051】

（第２実施形態）
第２実施形態に係る半導体装置は、図１３に示すように、第２拡散層３の接続部３ｆ～３ｈがトレンチ４ｅ，４ｆに接する点が、図３に示した第１実施形態に係る半導体装置と異なる。第２拡散層３の接続部３ｆ，３ｈがトレンチ４ｆに接する。第２拡散層３の接続部３ｇがトレンチ４ｅに接する。第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0052】

第２実施形態に係る半導体装置によれば、第２拡散層３により構成される抵抗素子と、トレンチ型の容量素子（２，５，６ａ～６ｆ）を近接配置することにより、ＲＣフィルタの面積を小さくすることができる。更に、第２拡散層３の接続部３ｆ～３ｈがトレンチ４ｅ，４ｆに接することにより、第２拡散層３の接続部３ｆ～３ｈがトレンチ４ｅ，４ｆから離間する場合と比較して、更に面積を小さくすることができる。

【0053】

（第３実施形態）
第３実施形態に係る半導体装置は、図１４に示すように、第２拡散層３が、複数のストライプ部３ａ～３ｅのみを有し、隣り合うストライプ部３ａ～３ｅ同士を接続する接続部を有しない点が、図３に示した第１実施形態に係る半導体装置と異なる。複数のストライプ部３ａ～３ｅは、ストライプ部３ａ～３ｅの間に設けられたトレンチ４ａ～４ｄにより分断されている。

【0054】

第３実施形態に係る半導体装置は、配線１１～１３に加えて、中継配線１４～１７を更に備える。中継配線１４は、ビア４１を介してストライプ部３ａの一端に接続されると共に、ビア４２を介してストライプ部３ｂの一端に接続されている。中継配線１５は、ビア４３を介してストライプ部３ｂの他端に接続されると共に、ビア４４を介してストライプ部３ｃの一端に接続されている。

【0055】

中継配線１６は、ビア４５を介してストライプ部３ｃの他端に接続されると共に、ビア４６を介してストライプ部３ｄの一端に接続されている。中継配線１７は、ビア４７を介してストライプ部３ｄの他端に接続されると共に、ビア４８を介してストライプ部３ｅの一端に接続されている。第２拡散層３の複数のストライプ部３ａ～３ｅが、中継配線１４～１７により直列接続されて抵抗素子を構成している。第３実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0056】

第３実施形態に係る半導体装置によれば、第２拡散層３により構成される抵抗素子と、トレンチ型の容量素子（２，５，６ａ～６ｆ）を近接配置することにより、ＲＣフィルタの面積を小さくすることができる。更に、複数のストライプ部３ａ～３ｅが分断されており、中継配線１４～１７で接続する場合には、中継配線１４～１７の構成を変更すれば、複数のストライプ部３ａ～３ｅのうちの任意のストライプ部を選択的に接続することができる。このため、第２拡散層３により構成される抵抗素子の抵抗値を容易に調整することができる。

【0057】

（第４実施形態）
第４実施形態に係る半導体装置は、図１５に示すように、トレンチ４ａ～４ｆのうちの一部のトレンチ４ｃ，４ｄが分離されてダミートレンチを構成する点が、図３に示した第１実施形態に係る半導体装置と異なる。トレンチ４ｃは、トレンチ４ｅから分離されている。トレンチ４ｄは、トレンチ４ｆから分離されている。トレンチ４ａ～４ｆのうちから分離されるトレンチはトレンチ４ｃ，４ｄに限定されず、適宜選択可能である。第４実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0058】

第４実施形態に係る半導体装置によれば、第２拡散層３により構成される抵抗素子と、トレンチ型の容量素子（２，５，６ａ～６ｆ）を近接配置することにより、ＲＣフィルタの面積を小さくすることができる。更に、ＲＣフィルタの特性上容量値を抑制したいような場合でも、トレンチ４ａ～４ｆの一部を分断することにより、トレンチ型の容量素子（２，５，６ａ，６ｂ，６ｅ，６ｆ）の容量値を調整することができる。

【0059】

（第５実施形態）
第５実施形態に係る半導体装置は、図１６に示すように、第２拡散層３のストライプ部３ａ～３ｅがトレンチ４ａ～４ｄから離間している点が、図３に示した第１実施形態に係る半導体装置と異なる。第２拡散層３のストライプ部３ａ～３ｅとトレンチ４ａ～４ｄとの間には第１拡散層２が設けられている。

【0060】

ストライプ部３ａ～３ｅの幅はトレンチ４ａ～４ｄにより規定されていない。このため、第５実施形態に係る半導体装置の製造時には、第２拡散層３の蛇行形状を形成するために、蛇行形状の開口部を有するマスクを用いてｎ型不純物をイオン注入する。第５実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0061】

第５実施形態に係る半導体装置によれば、第２拡散層３により構成される抵抗素子と、トレンチ型の容量素子（２，５，６ａ～６ｆ）を近接配置することにより、ＲＣフィルタの面積を小さくすることができる。更に、第２拡散層３のストライプ部３ａ～３ｅがトレンチ４ａ～４ｄから離間することにより、寄生容量を低減することができる。

【0062】

（第６実施形態）
第６実施形態に係る半導体装置は、図１７に示すように、配線１１～１３，５１の構成が変更されて、第２拡散層３により構成される抵抗素子と、容量素子（２，５，６ａ～６ｆ）とが個別の素子として設けられている点が、図３に示した第１実施形態に係る半導体装置と異なる。

【0063】

配線１１には、ビア２１を介して第２拡散層３の一端であるストライプ部３ｅが接続されている。配線１２には、ビア２２を介して第２拡散層３の他端であるストライプ部３ａが接続されている。配線１３には、ビア２５を介して第１拡散層２が接続されている。配線５１には、ビア２３を介して導電層６ｃが接続されると共に、ビア２４を介して導電層６ｄが接続されている。即ち、第２拡散層３により構成される抵抗素子と、容量素子（２，５，６ａ～６ｆ）はＲＣフィルタを構成せずに、個別の素子として設けられている。第６実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0064】

第６実施形態に係る半導体装置によれば、第２拡散層３により構成される抵抗素子と、容量素子（２，５，６ａ～６ｆ）とが個別の素子として設けられている場合でも、第２拡散層３により構成される抵抗素子と、トレンチ型の容量素子（２，５，６ａ～６ｆ）を近接配置することにより、面積を小さくすることができる。

【0065】

即ち、第２拡散層３により構成される抵抗素子と、トレンチ型の容量素子（２，５，６ａ～６ｆ）を有する構成であれば、ＲＣフィルタ以外の構成であってよい。例えば、第２拡散層３により構成される抵抗素子と容量素子（２，５，６ａ～６ｆ）を接続せず、全く異なる回路の要素として用いてもよい。具体例としては、第２拡散層３により構成される抵抗素子を分割回路に用い、容量素子（２，５，６ａ～６ｆ）を他の素子と組み合わせて容量素子（２，５，６ａ～６ｆ）の充放電を利用する遅延回路（タイマ）を構成してもよい。

【0066】

（第７実施形態）
第７実施形態に係る半導体装置は、図１８に示すように、トレンチ４及び第２拡散層３が渦巻状の平面パターンを有する点が、図３に示した第１実施形態に係る半導体装置と異なる。第２拡散層３の一端はビア２１を介して配線１１に接続されている。第２拡散層３の他端はビア２２を介して配線１２に接続されている。トレンチ４には、絶縁膜５を介して導電層６が設けられている。導電層６は、ビア２３を介して配線１２に接続されている。第１拡散層２は、ビア２５を介して配線１３に接続されている。第７実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0067】

第７実施形態に係る半導体装置によれば、トレンチ４及び第２拡散層３が渦巻状の平面パターンを有する場合でも、第２拡散層３により構成される抵抗素子と、トレンチ型の容量素子（２，５，６ａ～６ｆ）を近接配置することにより、ＲＣフィルタの面積を小さくすることができる。

【0068】

（その他の実施形態）
上記のように、本発明は第１～第７実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

【0069】

例えば、第１～第７実施形態に係る半導体装置は、抵抗素子及び容量素子を有する構成であれば適用可能であり、電力用集積回路（パワーＩＣ）や、パワーＩＣ以外のＩＣ全般にも適用可能である。

【0070】

また、第１半導体装置の製造方法において、ＲＣフィルタと同時にトレンチゲート型のＭＯＳＦＥＴを形成する場合を例示したが、ＭＯＳＦＥＴのｎ^＋型の半導体基板１０で構成されるドレイン領域をｐ^＋型のコレクタ領域とした絶縁ゲート型バイポーラトランジスタを形成してもよい。

【0071】

また、第１～第７実施形態に係る半導体装置では、第２拡散層３の平面パターンが蛇行形状又は渦巻き形状である場合を例示したが、これに限定されない。即ち、第２拡散層３により構成される抵抗素子と、トレンチ型の容量素子を近接配置するために、トレンチ型容量素子を構成するトレンチの少なくとも一部と、第２拡散層の少なくとも一部とが交互に設けられている構成を有していればよい。例えば、２本のトレンチが第２拡散層の１本のストライプ部を挟む構成であってもよく、１本のトレンチが第２拡散層の２本のストライプ部の間に挟まれた構成であってもよい。

【0072】

また、第１～第７実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0073】

１…基体
２…ｐ型拡散層
３…ｎ型拡散層
３ａ～３ｅ…ストライプ部
３ｆ～３ｉ…接続部
４，４ａ～４ｆ…トレンチ
５…絶縁膜
６，６ａ～６ｆ…導電層
７…絶縁膜
７ａ…開口部
１０…半導体基板
１１～１３，５１…配線
１４～１７…中継配線
２１～２５…ビア
３１…ｐ型拡散層
３２…ｐ型ベース領域
３４ａ，３４ｂ…トレンチ
３５…ゲート絶縁膜
３６ａ，３６ｂ…ゲート電極
３７ａ，３７ｂ…ソース領域
３８…コンタクト領域
４１～４８…ビア
１０１…基体
１０２…ｐ型拡散層
１０３…ｎ型拡散層
１０７…絶縁膜
１０７ａ，１０７ｂ…開口部
１０８…絶縁膜
１０９…導電層
１１１～１１３…配線
１２１～１２４…ビア
Ｃ…容量
Ｒ…抵抗

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】