特開 2023-182877 電子装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023182877

(43)【公開日】2023-12-27

(54)【発明の名称】電子装置

(51)【国際特許分類】

   H03K 17/0814 20060101AFI20231220BHJP

   H03K 19/003 20060101ALI20231220BHJP

   H03K 17/08 20060101ALI20231220BHJP

【ＦＩ】

H03K17/0814

H03K19/003 230

H03K17/08 C

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2020192223

(22)【出願日】2020-11-19

(71)【出願人】

【識別番号】509186579

【氏名又は名称】日立Ａｓｔｅｍｏ株式会社

(74)【代理人】

【識別番号】110002572

【氏名又は名称】弁理士法人平木国際特許事務所

(72)【発明者】

【氏名】松本 昌大

(72)【発明者】

【氏名】小田部 晃

(72)【発明者】

【氏名】佐藤 尭生

【テーマコード（参考）】

5J032

5J055

【Ｆターム（参考）】

5J032AA01

5J032AA02

5J032AC18

5J055AX34

5J055AX64

5J055BX16

5J055CX28

5J055DX13

5J055DX14

5J055DX22

5J055DX56

5J055DX72

5J055EX07

5J055EY01

5J055EY12

5J055EY21

5J055EZ03

5J055EZ04

5J055EZ07

5J055FX05

5J055FX13

5J055FX20

5J055FX37

5J055GX01

(57)【要約】

【課題】電源電圧よりも数Ｖ高い過電圧が出力端子に印加された場合でも、電源端子への逆流電流を防止することが可能な電子装置を提供する。
【解決手段】電子装置１００は、電源端子４と、出力端子７と、電源端子４及び出力端子７に接続されたＰ型出力トランジスタ３と、グラウンド及び出力端子７に接続されたＮ型出力トランジスタ１２と、Ｐ型出力トランジスタ３と出力端子７との間に接続され、Ｐ型出力トランジスタ３と出力端子７との導通を遮断する遮断トランジスタ５と、出力端子７の電圧と電源電圧との電圧差を監視し、当該電圧差が所定値以上であることを検出する検出トランジスタ６を備える。検出トランジスタ６は、当該電圧差が当該所定値以上である場合、遮断トランジスタ５のゲートに出力端子７の電圧を供給する。
【選択図】図２

【特許請求の範囲】

【請求項1】

内部の回路に電源電圧を供給する電源端子と、
外部に出力信号を出力する出力端子と、
前記電源端子及び前記出力端子に接続され、前記電源電圧を有する前記出力信号を前記出力端子に供給するＰ型出力トランジスタと、
グラウンド及び前記出力端子に接続され、グラウンド電位を有する前記出力信号を前記出力端子に供給するＮ型出力トランジスタと、
前記Ｐ型出力トランジスタと前記出力端子との間に接続され、前記Ｐ型出力トランジスタと前記出力端子との導通を遮断する遮断トランジスタと、
前記出力端子の電圧と前記電源電圧との電圧差を監視し、前記電圧差が所定値以上であることを検出する検出トランジスタと、
を備え、
前記検出トランジスタは、前記電圧差が前記所定値以上である場合、前記遮断トランジスタのゲートに前記出力端子の前記電圧を供給する
ことを特徴とする電子装置。

【請求項2】

前記電圧差が前記所定値以上である場合、前記遮断トランジスタのウェルに前記出力端子の前記電圧を供給するトランジスタを更に備える
ことを特徴とする請求項１に記載の電子装置。

【請求項3】

前記検出トランジスタと前記出力端子の間に接続された保護抵抗を更に備える
ことを特徴とする請求項１に記載の電子装置。

【請求項4】

前記Ｐ型出力トランジスタと並列して前記電源端子に接続され、前記Ｐ型出力トランジスタとカレントミラー回路を構成して、前記Ｐ型出力トランジスタに流れる電流を制御する第１制御トランジスタと、
前記第１制御トランジスタと前記グラウンドとの間に接続され、前記第１制御トランジスタに流れる電流を制御する第２制御トランジスタと、を更に備える
ことを特徴とする請求項１に記載の電子装置。

【請求項5】

前記第１制御トランジスタと前記第２制御トランジスタとの間に接続され、内部電源の電圧がゲートに供給されるトランジスタを更に備える
ことを特徴とする請求項４に記載の電子装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子装置に関し、特に、出力端子に過電圧が印加され得る環境で使用される電子装置に関する。

【背景技術】

【0002】

従来、センサ装置等の電子装置の出力回路は、オープンドレインのアナログ出力回路が主流であったが、近年、高速なデジタル出力回路に移行しつつある。デジタル出力回路の１つとして、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）出力回路がある。

【0003】

ＣＭＯＳ出力回路では、出力端子に過電圧が印加された場合、出力端子から、Ｐチャネル型のトランジスタに存在する寄生ダイオードを介して、電源端子に向かって電流が逆流する可能性がある。この逆流電流は、電子装置の内部回路に影響を及ぼす可能性がある。

【0004】

特許文献１には、出力端子に印加される電圧を検出する回路を備え、出力端子の電圧が、所定値以上になった場合には、遮断スイッチをオフ状態にして出力端子から電源端子に電流が逆流しないようにした電子回路が記載されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０２０－６５１６１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

特許文献１の電子回路において、遮断スイッチをオフ状態にする基準となる上記の所定値は、電源電圧の変動や所定値のばらつき等を考慮して通常の電源電圧よりも高く設定される必要がある。しかも、特許文献１の電子回路では、上記の所定値を設定するためにツェナダイオードが用いられており、製造プロセス上の制約から、上記の所定値として設定可能な値が制限される。しかしながら、特許文献１の電子回路では、これらの事情が何ら考慮されておらず、例えば、電源電圧よりも数Ｖ高い過電圧が出力端子に印加された場合には、これを検出して上記の逆流電流を防止することができない可能性がある。

【0007】

本発明は、上記に鑑みてなされたものであり、電源電圧よりも数Ｖ高い過電圧が出力端子に印加された場合でも、電源端子への逆流電流を防止することが可能な電子装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記課題を解決するために、本発明に係る電子装置は、内部の回路に電源電圧を供給する電源端子と、外部に出力信号を出力する出力端子と、前記電源端子及び前記出力端子に接続され、前記電源電圧を有する前記出力信号を前記出力端子に供給するＰ型出力トランジスタと、グラウンド及び前記出力端子に接続され、グラウンド電位を有する前記出力信号を前記出力端子に供給するＮ型出力トランジスタと、前記Ｐ型出力トランジスタと前記出力端子との間に接続され、前記Ｐ型出力トランジスタと前記出力端子との導通を遮断する遮断トランジスタと、前記出力端子の電圧と前記電源電圧との電圧差を監視し、前記電圧差が所定値以上であることを検出する検出トランジスタと、を備え、前記検出トランジスタは、前記電圧差が前記所定値以上である場合、前記遮断トランジスタのゲートに前記出力端子の前記電圧を供給することを特徴とする。

【発明の効果】

【0009】

本発明によれば、電源電圧よりも数Ｖ高い過電圧が出力端子に印加された場合でも、電源端子への逆流電流を防止することが可能な電子装置を提供することができる。
上記以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0010】

【図1】ＣＭＯＳ出力回路を備える比較例の電子装置の構成を示す図。

【図2】実施形態１の電子装置が備える出力回路の構成を示す図。

【図3】実施形態２の電子装置が備える出力回路の構成を示す図。

【図4】実施形態３の電子装置が備える出力回路の構成を示す図。

【図5】実施形態４の電子装置が備える出力回路の構成を示す図。

【発明を実施するための形態】

【0011】

以下、本発明の実施形態について図面を用いて説明する。なお、各実施形態において同一の符号を付された構成は、特に言及しない限り、各実施形態において同様の機能を有し、その説明を省略する。

【0012】

図１は、ＣＭＯＳ出力回路を備える比較例の電子装置の構成を示す図である。

【0013】

比較例の電子装置は、外部電源（１２Ｖ）の電圧を調整して電源電圧（５Ｖ）を供給するレギュレータ２０と、ＣＭＯＳ出力回路を有する集積回路１４と、集積回路１４の内部に配置された内部回路１５と、集積回路１４の外部に配置された外部回路１３とを備える。更に、比較例の電子装置は、電源端子（Ｖｃｃ）と、出力端子（Ｖｏｕｔ）と、集積回路１４の内部に配置されＣＭＯＳ出力回路を構成する、Ｐチャネル型の出力トランジスタ１６及びＮチャネル型の出力トランジスタ１８を備える。

【0014】

出力トランジスタ１６は、例えば、Ｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；以下、ＰＭＯＳとも称する)等により構成される。出力トランジスタ１８は、例えば、Ｎチャネル型のＭＯＳＦＥＴ（以下、ＮＭＯＳとも称する）等により構成される。出力トランジスタ１６には寄生ダイオード１７が存在し、出力トランジスタ１８には寄生ダイオード１９が存在する。

【0015】

比較例の電子装置の出力端子に過電圧（９Ｖ）が印加された場合、図１の破線矢印にて示すように、出力端子から、寄生ダイオード１７を介して、電源端子に電流が逆流する可能性がある。出力端子から電源端子への逆流電流によって、比較例の電子装置では、内部回路１５及び外部回路１３に過電圧が印加され、内部回路１５及び外部回路１３が破壊される可能性がある。

【0016】

電源端子への逆流電流を防止するために、特許文献１の電子回路では、出力端子に印加される電圧を検出する回路を備え、出力端子の電圧が、所定値以上になった場合には、遮断スイッチをオフ状態にする。

【0017】

特許文献１の電子回路において、出力端子に過電圧が印加されたか否かの判断基準となる上記の所定値は、電源電圧の変動及び所定値のばらつき等を考慮して通常の電源電圧よりも高く設定される必要がある。しかも、特許文献１の電子回路では、上記の所定値を設定するためにツェナダイオードが用いられており、製造プロセス上の制約から、上記の所定値として設定可能な値が制限される。例えば、ツェナダイオードでは、その製造プロセス上の制約から、不純物濃度を高くすることができないので、ツェナ電圧が１２Ｖ以上になり、低電圧のツェナ電圧を得ることが難しい。電源電圧が５Ｖであれば、電源電圧とツェナ電圧との電圧差は７Ｖにも達する。しかしながら、特許文献１の電子回路では、これらの事情が何ら考慮されておらず、例えば、電源電圧よりも数Ｖ高い過電圧が出力端子に印加された場合には、これを検出して上記の逆流電流を防止することができない可能性がある。

【0018】

そこで、本実施形態の電子装置は、電源電圧よりも数Ｖ高い過電圧が出力端子に印加された場合でも電源端子への逆流電流を防止できるよう、以下のような構成を備える。

【0019】

［実施形態１］
図２は、実施形態１の電子装置１００が備える出力回路の構成を示す図である。なお、図２では、ＮＭＯＳによって構成される各トランジスタ（Ｎ型出力トランジスタ１２及び第２制御トランジスタ１１）のウェルがグラウンドに接続されているが、その図示を省略している。以降の図面においても同様である。

【0020】

電子装置１００は、車載用のセンサ装置や電子制御ユニット等の、出力端子７に過電圧が印加され得る環境で使用される電子装置に広く適用可能である。電子装置１００は、出力回路として、後述するＰ型出力トランジスタ３及びＮ型出力トランジスタ１２によって構成されるＣＭＯＳ出力回路を備える。

【0021】

電子装置１００は、内部の回路に電源電圧（Ｖｃｃ）を供給する電源端子４と、外部に出力信号を出力する出力端子７と、電源電圧を有する出力信号を出力端子７に供給するＰ型出力トランジスタ３と、グラウンド電位を有する出力信号を出力端子７に供給するＮ型出力トランジスタ１２とを備える。更に、電子装置１００は、Ｐ型出力トランジスタ３と出力端子７との導通を遮断する遮断トランジスタ５と、出力端子７の電圧（Ｖｏｕｔ）と電源電圧との電圧差を監視して当該電圧差が所定値以上であることを検出する検出トランジスタ６とを備える。更に、電子装置１００は、遮断トランジスタ５のゲートにグラウンド電位を供給する電流源８と、遮断トランジスタ５及び検出トランジスタ６の各ウェルに電源電圧を供給するダイオード１とを備える。更に、電子装置１００は、Ｐ型出力トランジスタ３に流れる電流を制御する第１制御トランジスタ２と、第１制御トランジスタ２に流れる電流を制御する第２制御トランジスタ１１とを備える。更に、電子装置１００は、入力信号（Ｖｉｎ）の論理レベルを反転させて第２制御トランジスタ１１のゲート及びインバータ１０に供給するインバータ９と、インバータ９からの入力信号の論理レベルを反転させてＮ型出力トランジスタ１２のゲートに供給するインバータ１０とを備える。

【0022】

Ｐ型出力トランジスタ３は、ＰＭＯＳによって構成される。Ｐ型出力トランジスタ３のドレイン又はソースの一方は、電源端子４に接続され、他方は、遮断トランジスタ５を介して出力端子７に接続される。Ｐ型出力トランジスタ３のゲートは、第１制御トランジスタ２のゲートに接続される。Ｐ型出力トランジスタ３のウェルは、電源端子４に接続される。Ｐ型出力トランジスタ３は、オン状態になると、遮断トランジスタ５を介して出力端子７を電源端子４に導通させ、出力端子７に電源電圧を供給する。これにより、Ｐ型出力トランジスタ３は、電源電圧を有する出力信号を出力端子７に供給する。

【0023】

Ｎ型出力トランジスタ１２は、ＮＭＯＳによって構成される。Ｎ型出力トランジスタ１２のドレイン又はソースの一方は、グラウンドに接続され、他方は、出力端子７に接続される。Ｎ型出力トランジスタ１２のゲートは、インバータ１０の出力側に接続される。Ｎ型出力トランジスタ１２のウェルは、グラウンドに接続される。Ｎ型出力トランジスタ１２は、オン状態になると、出力端子７をグラウンドに導通させ、出力端子７にグラウンド電位を供給する。これにより、Ｎ型出力トランジスタ１２は、グラウンド電位を有する出力信号を出力端子７に供給する。

【0024】

第１制御トランジスタ２は、ＰＭＯＳによって構成される。第１制御トランジスタ２のドレイン又はソースの一方は、Ｐ型出力トランジスタ３と並列して電源端子４に接続され、他方は、第２制御トランジスタ１１を介してグラウンドに接続される。第１制御トランジスタ２のゲートは、Ｐ型出力トランジスタ３のゲートに接続される。第１制御トランジスタ２のゲートは、第１制御トランジスタ２のドレイン又はソースのうち、第２制御トランジスタ１１に接続された他方と接続される。第１制御トランジスタ２のウェルは、電源端子４に接続される。第１制御トランジスタ２は、Ｐ型出力トランジスタ３とカレントミラー回路を構成する。第１制御トランジスタ２は、オン状態になると、Ｐ型出力トランジスタ３のゲートを、第２制御トランジスタ１１を介してグラウンドに導通させる。Ｐ型出力トランジスタ３は、オン状態になり、電源端子４からＰ型出力トランジスタ３に電流が流れる。これにより、第１制御トランジスタ２は、Ｐ型出力トランジスタ３に流れる電流を制御する。

【0025】

第２制御トランジスタ１１は、ＰＭＯＳによって構成される。第２制御トランジスタ１１のドレイン又はソースの一方は、グラウンドに接続され、他方は、第１制御トランジスタ２に接続される。すなわち、第２制御トランジスタ１１は、第１制御トランジスタ２とグラウンドの間に接続される。第２制御トランジスタ１１のゲートは、インバータ９の出力側に接続される。第２制御トランジスタ１１のウェルは、グラウンドに接続される。第２制御トランジスタ１１は、オン状態になると、第１制御トランジスタ２のドレイン又はソースの他方を、グラウンドに導通させる。これにより、第２制御トランジスタ１１は、第１制御トランジスタ２に流れる電流を制御する。

【0026】

ダイオード１のアノードは、電源端子４に接続され、ダイオード１のカソードは、遮断トランジスタ５及び検出トランジスタ６の各ウェルに接続される。これにより、ダイオード１は、遮断トランジスタ５及び検出トランジスタ６の各ウェルに電源電圧を供給する。

【0027】

遮断トランジスタ５は、ＰＭＯＳによって構成される。遮断トランジスタ５のドレイン又はソースの一方は、Ｐ型出力トランジスタ３に接続され、他方は、出力端子７及びＮ型出力トランジスタ１２に接続される。遮断トランジスタ５のゲートは、電流源８を介してグラウンドに接続される。遮断トランジスタ５のウェルは、ダイオード１のカソードに接続される。遮断トランジスタ５は、オン状態になると、Ｐ型出力トランジスタ３のドレイン又はソースの他方を出力端子７に導通させる。遮断トランジスタ５は、オフ状態になると、Ｐ型出力トランジスタ３のドレイン又はソースの他方と出力端子７とを非導通とする。これにより、遮断トランジスタ５は、Ｐ型出力トランジスタ３と出力端子７との導通を遮断する。

【0028】

検出トランジスタ６は、ＰＭＯＳによって構成される。検出トランジスタ６のドレイン又はソースの一方は、遮断トランジスタ５のゲートに接続されると共に、電流源８を介してグラウンドに接続され、他方は、出力端子７に接続される。検出トランジスタ６のゲートは、電源端子４に接続される。検出トランジスタ６のウェルは、ダイオード１のカソードに接続される。検出トランジスタ６のゲート・ソース間の電圧（すなわちゲート電圧）は、出力端子７の電圧と電源電圧との電圧差に相当する。検出トランジスタ６は、ゲート電圧が検出トランジスタ６の閾値電圧（上記の所定値）以上であると、オン状態になる。これにより、検出トランジスタ６は、出力端子７の電圧と電源電圧との電圧差を監視し、当該電圧差が上記の所定値（検出トランジスタ６の閾値電圧）以上であることを検出する。

【0029】

なお、本実施形態において、出力端子７の電圧と電源電圧との電圧差が検出トランジスタ６の閾値電圧（上記の所定値）以上であるとは、当該電圧差の絶対値が当該閾値電圧（上記の所定値）の絶対値以上であることを意味していてもよい。

【0030】

また、検出トランジスタ６は、オン状態になると、遮断トランジスタ５のゲートを出力端子７に導通させ、遮断トランジスタ５のゲートに出力端子７の電圧を供給する。すなわち、検出トランジスタ６は、出力端子７の電圧と電源電圧との電圧差が上記の所定値以上である場合、遮断トランジスタ５のゲートに出力端子７の電圧を供給する。これにより、遮断トランジスタ５は、遮断トランジスタ５のゲート・ソース間の電圧（すなわちゲート電圧）が実質的に０Ｖになるので、オフ状態になる。結果的に、Ｐ型出力トランジスタ３と出力端子７との導通が遮断される。

【0031】

また、検出トランジスタ６は、オフ状態になると、遮断トランジスタ５のゲートを、電流源８を介してグラウンドに導通させ、遮断トランジスタ５のゲートにグラウンド電位を供給する。すなわち、検出トランジスタ６は、出力端子７の電圧と電源電圧との電圧差が上記の所定値未満である場合、遮断トランジスタ５のゲートにグラウンド電位を供給する。これにより、遮断トランジスタ５は、Ｐ型出力トランジスタ３がオン状態になり電源電圧が供給されると、遮断トランジスタ５のゲート・ソース間の電圧（すなわちゲート電圧）が遮断トランジスタ５の閾値電圧以上になり、オン状態になる。結果的に、Ｐ型出力トランジスタ３と出力端子７とが導通する。

【0032】

上記のような構成を備える実施形態１の電子装置１００の動作について、下記に説明する。まず、出力端子７に過電圧が印加されていない通常時の場合における電子装置１００の動作について説明する。

【0033】

入力信号（Ｖｉｎ）の論理レベルがハイレベルの場合、第２制御トランジスタ１１のゲートには、インバータ９を介してローレベルの電圧が供給され、第２制御トランジスタ１１はオフ状態になる。第２制御トランジスタ１１がオフ状態になると、第１制御トランジスタ２には電流が流れず、Ｐ型出力トランジスタ３はオフ状態になる。一方、Ｎ型出力トランジスタ１２のゲートには、インバータ１０を介してハイレベルの電圧が供給され、Ｎ型出力トランジスタ１２はオン状態になる。これらの結果、出力端子７には、グラウンド電位が供給される。よって、電子装置１００は、グラウンド電位を有する出力信号を出力端子７から外部に出力することができる。

【0034】

入力信号の論理レベルがローレベルの場合、第２制御トランジスタ１１のゲートには、インバータ９を介してハイレベルの電圧が供給され、第２制御トランジスタ１１はオン状態になる。第２制御トランジスタ１１がオン状態になると、第１制御トランジスタ２に電流が流れ、Ｐ型出力トランジスタ３がオン状態になる。一方、Ｎ型出力トランジスタ１２のゲートには、インバータ１０を介してローレベルの電圧が供給され、Ｎ型出力トランジスタ１２はオフ状態になる。また、出力端子７の電圧は電源電圧よりも低く、両者の電圧差は検出トランジスタ６の閾値電圧未満になるので、検出トランジスタ６はオフ状態になる。検出トランジスタ６がオフ状態になると、遮断トランジスタ５のゲートには電流源８によってグラウンド電位が供給され、遮断トランジスタ５はオン状態になる。これらの結果、出力端子７には、電源電圧が供給される。よって、電子装置１００は、電源電圧を有する出力信号を出力端子７から外部に出力することができる。

【0035】

次に、出力端子７に過電圧が印加された場合における電子装置１００の動作について説明する。出力端子７に過電圧が印加された場合、出力端子７の電圧は電源電圧よりも高くなる。遮断トランジスタ５及び検出トランジスタ６の各ウェルには、遮断トランジスタ５及び検出トランジスタ６の各寄生ダイオードを介して、出力端子７の電圧が供給される。一般的に、ＰＭＯＳでは、ドレイン又はソースのうち、高電位側の端子がソースとなる。出力端子７の電圧が電源電圧よりも高いので、遮断トランジスタ５及び検出トランジスタ６の各ソースは、出力端子７に接続される側の端子になる。検出トランジスタ６のソースには、出力端子７の電圧が供給される。また、検出トランジスタ６のゲートには、電源電圧が供給される。ここで、出力端子７の電圧と電源電圧との電圧差が、検出トランジスタ６の閾値電圧（上記の所定値）以上になると、検出トランジスタ６は、オン状態になる。検出トランジスタ６がオン状態になると、遮断トランジスタ５のゲートには出力端子７の電圧が供給され、遮断トランジスタ５はオフ状態になる。これらの結果、Ｐ型出力トランジスタ３と出力端子７との導通が遮断される。これにより、電子装置１００は、出力端子７からＰ型出力トランジスタ３を介して電源端子４に逆流する電流を、遮断トランジスタ５によって防止することができる。また、電子装置１００は、出力端子７から遮断トランジスタ５のウェルを介して電源端子４に逆流する電流を、ダイオード１によって防止することができる。

【0036】

以上のように、実施形態１の電子装置１００では、出力端子７の電圧と電源電圧との電圧差が検出トランジスタ６の閾値電圧（上記の所定値）以上である場合、検出トランジスタ６が遮断トランジスタ５のゲートに出力端子７の電圧を供給する。これにより、実施形態１の電子装置１００では、出力端子７の電圧と電源電圧との電圧差が、検出トランジスタ６の閾値電圧以上である場合、遮断トランジスタ５をオフ状態にすることができ、電源端子４への逆流電流を防止することができる。検出トランジスタ６の閾値電圧の大きさは、ＰＭＯＳの閾値電圧の大きさであり、数Ｖ程度である。すなわち、実施形態１の電子装置１００では、出力端子７の電圧が電源電圧よりも数Ｖ程度高くなった時点において、遮断トランジスタ５を直ちにオフ状態にすることができ、電源端子４への逆流電流を防止することができる。仮に、出力端子７の電圧が電源電圧よりも数Ｖ程度高くなった時点において、逆流電流が生じたとしても、逆流電流は、その大きさが極めて微小であり、出力端子７から電源端子４に至る過程において消費され得る。このようなことから、実施形態１の電子装置１００は、電源電圧よりも数Ｖ高い過電圧が出力端子７に印加された場合でも、電源端子４への逆流電流を確実に防止することができる。

【0037】

更に、実施形態１の電子装置１００では、Ｐ型出力トランジスタ３と並列して電源端子４に接続され、Ｐ型出力トランジスタ３とカレントミラー回路を構成して、Ｐ型出力トランジスタ３に流れる電流を制御する第１制御トランジスタ２を備える。そして、実施形態１の電子装置１００では、第１制御トランジスタ２とグラウンドとの間に接続され、第１制御トランジスタ２に流れる電流を制御する第２制御トランジスタ１１を備える。すなわち、実施形態１の電子装置１００では、Ｐ型出力トランジスタ３の駆動回路が電流駆動型の回路にて構成されている。電子装置１００がセンサ装置の場合、過電圧は出力端子７のみではなく電源端子４にも印加される場合がある。電子装置１００において、電源端子４に印加された過電圧によって誤動作が生じることは、許容されない。実施形態１の電子装置１００では、Ｐ型出力トランジスタ３の駆動回路が電流駆動型の回路にて構成されているので、電源端子４に過電圧が印加されたとしても、Ｐ型出力トランジスタ３はオン状態を保持することができるので、誤動作を防止することができる。しかも、Ｐ型出力トランジスタ３の駆動回路が電流駆動型の回路にて構成されているので、ＰＭＯＳによって構成される各トランジスタ（Ｐ型出力トランジスタ３、遮断トランジスタ５、検出トランジスタ６及び第１制御トランジスタ２）のウェル及びゲートに供給される電圧は、電源電圧に追従して変動する。これにより、実施形態１の電子装置１００では、ＰＭＯＳによって構成される各トランジスタを一纏めにしてレイアウトし、ＮＭＯＳによって構成される各トランジスタとの距離を十分に確保することによって、ラッチアップ耐性を向上させることができる。

【0038】

［他の実施形態］
図３～図５を用いて、実施形態２～４の電子装置１００について説明する。実施形態２～４の説明において、従前の実施形態と同様の構成及び動作の説明については省略する。

【0039】

図３は、実施形態２の電子装置１００が備える出力回路の構成を示す図である。

【0040】

実施形態２の電子装置１００は、実施形態１に対して、ダイオード１をトランジスタ２１に変更し、トランジスタ２２を追加している。これにより、実施形態２の電子装置１００では、遮断トランジスタ５及び検出トランジスタ６のウェルには、出力端子７に過電圧が印加されない通常時の場合、電源電圧が供給され、出力端子７に過電圧が印加された場合、出力端子７の電圧が供給される。

【0041】

具体的には、トランジスタ２１は、ＰＭＯＳによって構成される。トランジスタ２１のドレイン又はソースの一方は、電源端子４に接続され、他方は、遮断トランジスタ５及び検出トランジスタ６の各ウェルに接続される。トランジスタ２１のゲートは、検出トランジスタ６のドレイン又はソースのうちの一方の端子（遮断トランジスタ５のゲートに接続されると共に、電流源８を介してグラウンドに接続される側の端子）に接続される。トランジスタ２１のウェルは、遮断トランジスタ５及び検出トランジスタ６の各ウェルに接続される。

【0042】

トランジスタ２２は、ＰＭＯＳによって構成される。トランジスタ２２のドレイン又はソースの一方は、トランジスタ２１のドレイン又はソースのうちの一方の端子（遮断トランジスタ５及び検出トランジスタ６の各ウェルに接続される側の端子）に接続される。トランジスタ２２のドレイン又はソースの他方は、トランジスタ２１のゲートに接続されると共に、電流源８を介してグラウンドに接続される。トランジスタ２２のゲートは、電源端子４に接続される。トランジスタ２２のウェルは、トランジスタ２１のドレイン又はソースのうちの一方の端子（遮断トランジスタ５及び検出トランジスタ６の各ウェルに接続される側の端子）に接続される。

【0043】

出力端子７に過電圧が印加されない通常時の場合、実施形態１の電子装置１００では、遮断トランジスタ５及び検出トランジスタ６の各ウェルには、電源電圧からダイオード１の順電圧分だけ低下した電圧が供給される。これに対し、通常時の場合、実施形態２の電子装置１００では、トランジスタ２１のゲートにはグラウンド電位が供給され、トランジスタ２１がオン状態になる。これにより、通常時の場合、実施形態２の電子装置１００では、遮断トランジスタ５及び検出トランジスタ６の各ウェルには、電源電圧が供給される。

【0044】

また、出力端子７に過電圧が印加された場合、実施形態１の電子装置１００では、遮断トランジスタ５及び検出トランジスタ６の各ウェルには、遮断トランジスタ５及び検出トランジスタ６の各寄生ダイオードを介して、出力端子７の電圧が供給される。この際、遮断トランジスタ５及び検出トランジスタ６の各ウェルには、出力端子７の電圧から各寄生ダイオードの順電圧分だけ低下した電圧が供給される。これに対し、出力端子７に過電圧が印加された場合、実施形態２の電子装置１００では、トランジスタ２２のゲートには、電源電圧が供給され、トランジスタ２２がオン状態になる。また、検出トランジスタ６もオン状態になる。これにより、出力端子７に過電圧が印加された場合、実施形態２の電子装置１００では、遮断トランジスタ５及び検出トランジスタ６の各ウェルには、出力端子７の電圧が供給される。すなわち、実施形態２の電子装置１００は、出力端子７の電圧と電源電圧との電圧差が検出トランジスタ６の閾値電圧（上記の所定値）以上である場合、遮断トランジスタ５及び検出トランジスタ６の各ウェルに出力端子７の電圧を供給するトランジスタ２２を備えると言える。なお、この場合、遮断トランジスタ５及びトランジスタ２１は、オフ状態となる。

【0045】

このように、出力端子７に過電圧が印加された場合、実施形態１の電子装置１００では、遮断トランジスタ５及び検出トランジスタ６の各ウェルには、出力端子７の電圧から各寄生ダイオードの順電圧分だけ低下した電圧が供給される。これにより、実施形態１の電子装置１００では、遮断トランジスタ５のソースとウェルとの間には電圧差が生じると共に、検出トランジスタ６のソースとウェルとの間には電圧差が生じる。ゆえに、実施形態１の電子装置１００では、遮断トランジスタ５がオン状態に復帰するのに必要なゲート・ソース間の電圧（閾値電圧）が大きくなるので、出力端子７に印加された過電圧が正常に復帰したとしても、遮断トランジスタ５の復帰に或る程度の時間を要する。同様に、実施形態１の電子装置１００では、検出トランジスタ６がオフ状態にそれぞれ復帰するのに必要なゲート・ソース間の電圧（閾値電圧）が大きくなるので、検出トランジスタ６の復帰に或る程度の時間を要する。

【0046】

これに対し、出力端子７に過電圧が印加された場合、実施形態２の電子装置１００では、遮断トランジスタ５及び検出トランジスタ６の各ウェルには、出力端子７の電圧が供給される。これにより、実施形態２の電子装置１００では、遮断トランジスタ５のソースとウェルとの間には電圧差が生じないと共に、検出トランジスタ６のソースとウェルとの間には電圧差が生じない。ゆえに、実施形態２の電子装置１００では、遮断トランジスタ５がオン状態に復帰するのに必要なゲート・ソース間の電圧が大きくならないので、実施形態１よりも、遮断トランジスタ５の復帰に要する時間を短縮することができる。同様に、実施形態２の電子装置１００では、検出トランジスタ６がオフ状態に復帰するのに必要なゲート・ソース間の電圧が大きくならないので、実施形態１よりも、検出トランジスタ６の復帰に要する時間を短縮することができる。

【0047】

以上のように、実施形態２の電子装置１００では、トランジスタ２１，２２を備えることによって、出力端子７に印加された過電圧が正常に復帰した際に、遮断トランジスタ５及び検出トランジスタ６を直ちに復帰させることができる。よって、実施形態２の電子装置１００では、短時間に複数回の過電圧が出力端子７に印加される場合でも、電源端子４への逆流電流を確実に防止することができる。

【0048】

図４は、実施形態３の電子装置１００が備える出力回路の構成を示す図である。

【0049】

実施形態３の電子装置１００は、実施形態２に対して、保護抵抗２３，２４を追加している。保護抵抗２３は、遮断トランジスタ５と出力端子７との間に接続された抵抗である。保護抵抗２４は、検出トランジスタ６と出力端子７との間に接続された抵抗である。実施形態３の電子装置１００は、保護抵抗２３を備えることにより、出力端子７からの過電圧に対する遮断トランジスタ５の耐性を向上させることができる。実施形態３の電子装置１００は、保護抵抗２４を備えることにより、出力端子７からの過電圧に対する検出トランジスタ６の耐性を向上させることができる。

【0050】

ここで、出力端子７に過電圧が印加された場合、検出トランジスタ６をオン状態にし、遮断トランジスタ５をオフ状態にするには、出力端子７の電圧と電源電圧との電圧差が、検出トランジスタ６の閾値電圧（上記の所定値）以上である必要がある。すなわち、出力端子７の電圧と電源電圧との電圧差が、検出トランジスタ６の閾値電圧（上記の所定値）未満の場合、電源端子４への逆流電流が生じてしまう。保護抵抗２３には、この逆流電流を低減する効果もある。また、保護抵抗２４には、この逆流電流と保護抵抗２３とによって、検出トランジスタ６の監視及び検出に影響が出ることを防止する効果もある。

【0051】

図５は、実施形態４の電子装置１００が備える出力回路の構成を示す図である。

【0052】

実施形態４の電子装置１００では、実施形態３に対して、トランジスタ２５，２６及び内部電源２７を追加している。これにより、実施形態４の電子装置１００では、電源端子４に過電圧が印加された場合、電源端子４からの過電圧に対する電流源８及び第２制御トランジスタ１１の各耐性を向上させることができる。

【0053】

具体的には、トランジスタ２５は、ＮＭＯＳによって構成される。トランジスタ２５のドレイン又はソースの一方は、トランジスタ２２のドレイン又はソースのうちの一方の端子（トランジスタ２１のゲートに接続されると共に、電流源８を介してグラウンドに接続される側の端子）に接続される。トランジスタ２５のドレイン又はソースの他方は、電流源８を介してグラウンドに接続される。トランジスタ２５のゲートは、内部電源２７に接続される。トランジスタ２５のウェルは、グラウンドに接続される。すなわち、トランジスタ２５は、トランジスタ２２と電流源８との間に接続され、内部電源２７の電圧がゲートに供給されるトランジスタである。

【0054】

トランジスタ２６は、ＮＭＯＳによって構成される。トランジスタ２５のドレイン又はソースの一方は、第１制御トランジスタ２の他方の端子（第２制御トランジスタ１１を介してグラウンドに接続される側の端子）に接続される。トランジスタ２５のドレイン又はソースの他方は、第２制御トランジスタ１１の他方の端子（第１制御トランジスタ２に接続される側の端子）に接続される。トランジスタ２６のゲートは、内部電源２７に接続される。トランジスタ２６のウェルは、グラウンドに接続される。すなわち、トランジスタ２６は、第１制御トランジスタ２と第２制御トランジスタ１１との間に接続され、内部電源２７の電圧がゲートに供給されるトランジスタである。

【0055】

電源端子４に過電圧が印加された場合、ＰＭＯＳによって構成される各トランジスタ（Ｐ型出力トランジスタ３、遮断トランジスタ５、検出トランジスタ６、第１制御トランジスタ２及びトランジスタ２１，２２）のウェル及びゲートに供給される電圧は、電源電圧によって追従して変動する。よって、電源端子４に過電圧が印加された場合、Ｐ型出力トランジスタ３の電流駆動を行う第２制御トランジスタ１１及び電流源８にも過電圧が印加される可能性がある。実施形態４の電子装置１００では、トランジスタ２２と電流源８との間に接続されたトランジスタ２５と、第１制御トランジスタ２と第２制御トランジスタ１１との間に接続されたトランジスタ２６とを備える。これにより、電源端子４に過電圧が印加されても、電流源８及び第２制御トランジスタ１１に印加される過電圧を低減することができる。しかも、実施形態４の電子装置１００では、トランジスタ２５，２６のゲートには内部電源２７の電圧が供給される。これにより、実施形態４の電子装置１００では、電源端子４に過電圧が印加されても、トランジスタ２５，２６のゲートに供給される電圧は、電源端子４に印加された過電圧によって変動しないので、誤動作を更に防止することができる。

【0056】

なお、上記の各実施形態において、電子装置１００が備える各トランジスタ２，３，５，６，１１，１２，２１，２２，２５，２６は、ＭＯＳＦＥＴによって構成されていたが、他のトランジスタによって構成されてもよい。また、電子装置１００の出力回路は、ＣＭＯＳ出力回路以外のデジタル出力回路であってもよい。

【0057】

［その他］
なお、本発明は上記の実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記の実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、或る実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、或る実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

【0058】

また、上記の各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路にて設計する等によりハードウェアによって実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアによって実現してもよい。各機能を実現するプログラム、テープ、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（solid state drive）等の記録装置、又は、ＩＣカード、ＳＤカード、ＤＶＤ等の記録媒体に置くことができる。

【0059】

また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。

【符号の説明】

【0060】

１…ダイオード、２…第１制御トランジスタ、３…Ｐ型出力トランジスタ、４…電源端子、５…遮断トランジスタ、６…検出トランジスタ、７…出力端子、１１…第２制御トランジスタ、１２…Ｎ型出力トランジスタ、２１…トランジスタ、２２…トランジスタ、２３…保護抵抗、２４…保護抵抗、２５…トランジスタ、２６…トランジスタ、２７…内部電源、１００…電子装置

【図1】

【図2】

【図3】

【図4】

【図5】