ホーム > 特許ランキング > セイコーエプソン株式会社
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023182987
(43)【公開日】2023-12-27
(54)【発明の名称】ドライバー、電気光学装置及び電子機器
(51)【国際特許分類】
G09G 3/36 20060101AFI20231220BHJP
G09G 3/20 20060101ALI20231220BHJP
G02F 1/133 20060101ALI20231220BHJP
H01L 21/8234 20060101ALI20231220BHJP
【ＦＩ】
G09G3/36
G09G3/20 623B
G09G3/20 623R
G09G3/20 642P
G09G3/20 623F
G09G3/20 641C
G09G3/20 612E
G09G3/20 621L
G09G3/20 621B
G09G3/20 621F
G09G3/20 621H
G09G3/20 621M
G09G3/20 680G
G09G3/20 611A
G09G3/20 611J
G09G3/20 612R
G02F1/133 550
H01L27/088 C
H01L27/06 102A
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022096321
(22)【出願日】2022-06-15
(71)【出願人】
【識別番号】000002369
【氏名又は名称】セイコーエプソン株式会社
(74)【代理人】
【識別番号】100179475
【弁理士】
【氏名又は名称】仲井 智至
(74)【代理人】
【識別番号】100216253
【弁理士】
【氏名又は名称】松岡 宏紀
(74)【代理人】
【識別番号】100225901
【弁理士】
【氏名又は名称】今村 真之
(72)【発明者】
【氏名】森田 晶
(72)【発明者】
【氏名】新 千弘
【テーマコード（参考）】
2H193
5C006
5C080
5F048
【Ｆターム（参考）】
2H193ZA02
2H193ZC23
2H193ZD23
2H193ZF05
2H193ZF07
2H193ZF34
2H193ZR02
5C006AA16
5C006AC21
5C006AC26
5C006AF43
5C006AF46
5C006AF50
5C006AF51
5C006AF52
5C006AF53
5C006AF54
5C006AF64
5C006AF67
5C006AF83
5C006BB11
5C006BC03
5C006BC11
5C006BC23
5C006BF09
5C006BF14
5C006BF16
5C006BF24
5C006BF25
5C006BF31
5C006BF37
5C006BF46
5C006BF49
5C006BF50
5C006EB05
5C006EC02
5C006EC11
5C006FA14
5C006FA18
5C006FA37
5C006FA46
5C006FA47
5C006FA51
5C080AA06
5C080AA10
5C080BB05
5C080DD08
5C080DD09
5C080DD19
5C080DD21
5C080DD25
5C080DD26
5C080DD28
5C080EE29
5C080GG01
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ05
5C080KK02
5C080KK07
5C080KK23
5C080KK50
5F048AA05
5F048AB10
5F048AC01
5F048AC10
5F048BB03
5F048BB16
5F048BD10
(57)【要約】
【課題】電気光学パネルの信号供給線を駆動する演算増幅器の増幅率と周波数応答特性を両立できるドライバー等を提供すること。
【解決手段】ドライバー１００は、第１駆動回路６０と第２駆動回路７０とを含む。第２駆動回路７０は、演算増幅器７１と出力キャパシターＣＱと第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂとを含む。演算増幅器７１は、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される。出力キャパシターＣＱは、演算増幅器７１の出力ノードＮＡＭＱと信号供給線との間に配置される。第１フィードバックキャパシターＣｆａは、演算増幅器７１の反転入力ノードＮＡＮと信号供給線との間に配置される。第２フィードバックキャパシターＣｆｂの一端が、演算増幅器７１の反転入力ノードＮＡＮに接続される。
【選択図】 図６
【解決手段】ドライバー１００は、第１駆動回路６０と第２駆動回路７０とを含む。第２駆動回路７０は、演算増幅器７１と出力キャパシターＣＱと第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂとを含む。演算増幅器７１は、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される。出力キャパシターＣＱは、演算増幅器７１の出力ノードＮＡＭＱと信号供給線との間に配置される。第１フィードバックキャパシターＣｆａは、演算増幅器７１の反転入力ノードＮＡＮと信号供給線との間に配置される。第２フィードバックキャパシターＣｆｂの一端が、演算増幅器７１の反転入力ノードＮＡＮに接続される。
【選択図】 図６
【特許請求の範囲】
【請求項1】
階調データに基づいて、電気光学パネルの信号供給線にデータ信号を供給する第１駆動回路と、
前記第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器と、前記演算増幅器の出力ノードと前記信号供給線との間に配置される出力キャパシターと、前記演算増幅器の反転入力ノードと前記信号供給線との間に配置される第１フィードバックキャパシターと、一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第２フィードバックキャパシターと、を含み、前記信号供給線に電気的に接続された第２駆動回路と、
を含むことを特徴とするドライバー。
前記第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器と、前記演算増幅器の出力ノードと前記信号供給線との間に配置される出力キャパシターと、前記演算増幅器の反転入力ノードと前記信号供給線との間に配置される第１フィードバックキャパシターと、一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第２フィードバックキャパシターと、を含み、前記信号供給線に電気的に接続された第２駆動回路と、
を含むことを特徴とするドライバー。
【請求項2】
請求項１に記載されたドライバーにおいて、
前記第２駆動回路は、
前記演算増幅器の前記反転入力ノードに対して、前記階調データに基づくＤ／Ａ変換電圧を供給するＤ／Ａ変換回路を含み、
前記第２フィードバックキャパシターの他端は、
所定電位ノードに電気的に接続されることを特徴とするドライバー。
前記第２駆動回路は、
前記演算増幅器の前記反転入力ノードに対して、前記階調データに基づくＤ／Ａ変換電圧を供給するＤ／Ａ変換回路を含み、
前記第２フィードバックキャパシターの他端は、
所定電位ノードに電気的に接続されることを特徴とするドライバー。
【請求項3】
請求項１に記載されたドライバーにおいて、
前記第２フィードバックキャパシターの容量は、
前記第１フィードバックキャパシターの容量より大きいことを特徴とするドライバー。
前記第２フィードバックキャパシターの容量は、
前記第１フィードバックキャパシターの容量より大きいことを特徴とするドライバー。
【請求項4】
請求項１に記載されたドライバーにおいて、
前記第１駆動回路を構成するトランジスターのソースードレイン間距離の長さが前記第２駆動回路を構成するトランジスターのソースードレイン間距離の長さよりも長い、または、前記第１駆動回路を構成するトランジスターのゲート絶縁膜の膜厚が前記第２駆動回路を構成するトランジスターのゲート絶縁膜の膜厚よりも厚いことを特徴とするドライバー。
前記第１駆動回路を構成するトランジスターのソースードレイン間距離の長さが前記第２駆動回路を構成するトランジスターのソースードレイン間距離の長さよりも長い、または、前記第１駆動回路を構成するトランジスターのゲート絶縁膜の膜厚が前記第２駆動回路を構成するトランジスターのゲート絶縁膜の膜厚よりも厚いことを特徴とするドライバー。
【請求項5】
請求項１乃至４のいずれか一項に記載されたドライバーにおいて、
初期化期間においてオンになり、前記演算増幅器の前記反転入力ノードに基準電圧を供給する初期化スイッチを含むことを特徴とするドライバー。
初期化期間においてオンになり、前記演算増幅器の前記反転入力ノードに基準電圧を供給する初期化スイッチを含むことを特徴とするドライバー。
【請求項6】
請求項１乃至４のいずれか一項に記載されたドライバーにおいて、
前記第１駆動回路は、
前記階調データに対応する第１～第ｎキャパシター駆動電圧（ｎは２以上の整数）を第１～第ｎキャパシター駆動用ノードに出力するキャパシター駆動回路と、
前記信号供給線と、前記第１～第ｎキャパシター駆動用ノードとの間に配置される第１～第ｎキャパシターを有するキャパシター回路と、
を含むことを特徴とするドライバー。
前記第１駆動回路は、
前記階調データに対応する第１～第ｎキャパシター駆動電圧（ｎは２以上の整数）を第１～第ｎキャパシター駆動用ノードに出力するキャパシター駆動回路と、
前記信号供給線と、前記第１～第ｎキャパシター駆動用ノードとの間に配置される第１～第ｎキャパシターを有するキャパシター回路と、
を含むことを特徴とするドライバー。
【請求項7】
請求項１乃至４のいずれか一項に記載されたドライバーにおいて、
前記第１駆動回路を制御する制御回路を含み、
前記第１駆動回路は、
高電位側電源電圧が供給されるノードと前記信号供給線との間に配置される第１駆動トランジスター群と、
低電位側電源電圧が供給されるノードと前記信号供給線との間に配置される第２駆動トランジスター群と、
を含み、
前記制御回路は、
前記階調データに基づいて、前記第１駆動トランジスター群の各トランジスター又は前記第２駆動トランジスター群の各トランジスターを、オン又はオフに制御することを特徴とするドライバー。
前記第１駆動回路を制御する制御回路を含み、
前記第１駆動回路は、
高電位側電源電圧が供給されるノードと前記信号供給線との間に配置される第１駆動トランジスター群と、
低電位側電源電圧が供給されるノードと前記信号供給線との間に配置される第２駆動トランジスター群と、
を含み、
前記制御回路は、
前記階調データに基づいて、前記第１駆動トランジスター群の各トランジスター又は前記第２駆動トランジスター群の各トランジスターを、オン又はオフに制御することを特徴とするドライバー。
【請求項8】
請求項１乃至４のいずれか一項に記載されたドライバーにおいて、
前記演算増幅器の前記反転入力ノードに電気的に接続され、前記反転入力ノードの電圧をシフトする電圧シフト回路を含むことを特徴とするドライバー。
前記演算増幅器の前記反転入力ノードに電気的に接続され、前記反転入力ノードの電圧をシフトする電圧シフト回路を含むことを特徴とするドライバー。
【請求項9】
請求項８に記載されたドライバーにおいて、
前記電圧シフト回路は、
極性反転信号に基づいて、正極性駆動期間の前記初期化期間と負極性駆動期間の前記初期化期間とで異なる初期化電圧を、前記演算増幅器の前記反転入力ノードに設定することを特徴とするドライバー。
前記電圧シフト回路は、
極性反転信号に基づいて、正極性駆動期間の前記初期化期間と負極性駆動期間の前記初期化期間とで異なる初期化電圧を、前記演算増幅器の前記反転入力ノードに設定することを特徴とするドライバー。
【請求項10】
請求項９に記載されたドライバーにおいて、
前記電圧シフト回路は、
初期化期間においてオンになり、前記演算増幅器の前記反転入力ノードに基準電圧を供給する初期化スイッチと、
一端が前記演算増幅器の前記反転入力ノードに電気的に接続されるシフト用キャパシターと、
前記初期化期間において前記シフト用キャパシターの他端に前記極性反転信号に基づく電圧を出力する電圧出力回路と、
を含むことを特徴とするドライバー。
前記電圧シフト回路は、
初期化期間においてオンになり、前記演算増幅器の前記反転入力ノードに基準電圧を供給する初期化スイッチと、
一端が前記演算増幅器の前記反転入力ノードに電気的に接続されるシフト用キャパシターと、
前記初期化期間において前記シフト用キャパシターの他端に前記極性反転信号に基づく電圧を出力する電圧出力回路と、
を含むことを特徴とするドライバー。
【請求項11】
請求項８に記載されたドライバーにおいて、
前記電圧シフト回路は、
正極駆動期間の前記初期化期間において、前記演算増幅器の前記反転入力ノードに正極性用の初期化電圧を供給する第１初期化スイッチと、
負極駆動期間の前記初期化期間において、前記演算増幅器の前記反転入力ノードに負極性用の初期化電圧を供給する第２初期化スイッチと、
を含むことを特徴とするドライバー。
前記電圧シフト回路は、
正極駆動期間の前記初期化期間において、前記演算増幅器の前記反転入力ノードに正極性用の初期化電圧を供給する第１初期化スイッチと、
負極駆動期間の前記初期化期間において、前記演算増幅器の前記反転入力ノードに負極性用の初期化電圧を供給する第２初期化スイッチと、
を含むことを特徴とするドライバー。
【請求項12】
請求項８に記載されたドライバーにおいて、
前記電圧シフト回路は、
極性反転信号と前記階調データの上位ビットに基づいて、前記演算増幅器の前記反転入力ノードの電圧をシフトすることを特徴とするドライバー。
前記電圧シフト回路は、
極性反転信号と前記階調データの上位ビットに基づいて、前記演算増幅器の前記反転入力ノードの電圧をシフトすることを特徴とするドライバー。
【請求項13】
請求項１２に記載されたドライバーにおいて、
前記電圧シフト回路は、
初期化期間においてオンになり、前記演算増幅器の前記反転入力ノードに基準電圧を供給する初期化スイッチと、
一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第１シフト用キャパシターと、
前記初期化期間において前記第１シフト用キャパシターの他端に前記極性反転信号に基づく電圧を出力する第１電圧出力回路と、
一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第２シフト用キャパシターと、
前記第２シフト用キャパシターの他端に前記階調データの前記上位ビットに基づく電圧を出力する第２電圧出力回路と、
を含むことを特徴とするドライバー。
前記電圧シフト回路は、
初期化期間においてオンになり、前記演算増幅器の前記反転入力ノードに基準電圧を供給する初期化スイッチと、
一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第１シフト用キャパシターと、
前記初期化期間において前記第１シフト用キャパシターの他端に前記極性反転信号に基づく電圧を出力する第１電圧出力回路と、
一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第２シフト用キャパシターと、
前記第２シフト用キャパシターの他端に前記階調データの前記上位ビットに基づく電圧を出力する第２電圧出力回路と、
を含むことを特徴とするドライバー。
【請求項14】
請求項１乃至４のいずれか一項に記載されたドライバーと、
前記電気光学パネルと、
を含むことを特徴とする電気光学装置。
前記電気光学パネルと、
を含むことを特徴とする電気光学装置。
【請求項15】
請求項１乃至４のいずれか一項に記載されたドライバーを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ドライバー、電気光学装置及び電子機器等に関する。
【背景技術】
【0002】
特許文献１には、容量駆動回路とアンプ回路とを含み、電気光学パネルを駆動するドライバーが開示されている。アンプ回路は、容量駆動回路により電気光学パネルを駆動する容量駆動が開始された後に、階調データに対応するデータ電圧をデータ電圧出力端子に出力する電圧駆動を行う。これにより、電気光学パネルのソース線スイッチがオフからオンになった後のデータ線の電圧低下が、アンプ回路により補われるので、容量駆動におけるデータ電圧の精度低下が抑制される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１６－８０８０７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
液晶パネルの形式によっては、その駆動に高い電圧が必要であることから、そのような液晶パネルを駆動する駆動回路には、高耐圧のトランジスターで構成された演算増幅器が用いられている。しかしながら、高耐圧のトランジスターは移動度が低いため、演算増幅器の増幅率と周波数応答特性の両立が難しいという課題がある。例えば、高解像化等に伴って駆動速度を速くするためには演算増幅器の周波数応答特性を高くする必要があるが、演算増幅器の増幅率を保ったまま周波数応答特性を高くすると演算増幅器の消費電力が大きくなってしまう。
【課題を解決するための手段】
【0005】
本開示の一態様は、階調データに基づいて、電気光学パネルの信号供給線にデータ信号を供給する第１駆動回路と、前記第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器と、前記演算増幅器の出力ノードと前記信号供給線との間に配置される出力キャパシターと、前記演算増幅器の反転入力ノードと前記信号供給線との間に配置される第１フィードバックキャパシターと、一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第２フィードバックキャパシターと、を含み、前記信号供給線に電気的に接続された第２駆動回路と、を含むドライバーに関係する。
【0006】
また本開示の他の態様は、上記のドライバーと、前記電気光学パネルと、を含む電気光学装置に関係する。
【0007】
また本開示の更に他の態様は、上記のドライバーを含むことを特徴とする電子機器。
【図面の簡単な説明】
【0008】
【図1】電気光学装置の構成例。
【図2】ドライバーの第１詳細構成例。
【図3】階調データとデータ電圧の関係を説明する図。
【図4】第１駆動回路の第１詳細構成例。
【図5】階調データと、低耐圧の第２駆動回路における電圧との関係を説明する図。
【図6】第２駆動回路の第１詳細構成例。
【図7】第１駆動回路と第２駆動回路の動作を説明する第１波形例。
【図8】第１駆動回路と第２駆動回路の動作を説明する第２波形例。
【図9】第１駆動回路と第２駆動回路の動作を説明する第３波形例。
【図10】ドライバーの第２詳細構成例。
【図11】階調データ、設定データ及びデータ電圧の関係を説明する図。
【図12】第１駆動回路の第２詳細構成例。
【図13】第１駆動回路と第２駆動回路の動作を説明する第４波形例。
【図14】第２駆動回路の第２詳細構成例。
【図15】階調データとＤ／Ａ変換電圧の関係。
【図16】第２駆動回路の第３詳細構成例。
【図17】第１駆動回路と第２駆動回路の動作を説明する第５波形例。
【図18】第１駆動回路と第２駆動回路の動作を説明する第６波形例。
【図19】第２駆動回路の第４詳細構成例。
【図20】第１駆動回路と第２駆動回路の動作を説明する第７波形例。
【図21】第１駆動回路と第２駆動回路の動作を説明する第８波形例。
【図22】第２駆動回路の第５詳細構成例。
【図23】第２駆動回路の第６詳細構成例。
【図24】第１駆動回路と第２駆動回路の動作を説明する第９波形例。
【図25】第１駆動回路と第２駆動回路の動作を説明する第１０波形例。
【図26】電子機器の構成例。
【発明を実施するための形態】
【0009】
以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。
【0010】
１．電気光学装置
図１に、電気光学装置の構成例を示す。電気光学装置４００は、ドライバー１００と電気光学パネル２００とを含む。以下では、相展開駆動方式の電気光学装置４００を例に説明するが、これに限定されず、例えば電気光学装置４００はデマルチプレクス駆動方式であってもよい。
図１に、電気光学装置の構成例を示す。電気光学装置４００は、ドライバー１００と電気光学パネル２００とを含む。以下では、相展開駆動方式の電気光学装置４００を例に説明するが、これに限定されず、例えば電気光学装置４００はデマルチプレクス駆動方式であってもよい。
【0011】
ドライバー１００は、電気光学パネル２００の信号供給線にデータ信号を出力することで電気光学パネル２００を駆動する。なお、１つの画素に１回に書き込まれる電圧をデータ電圧と呼ぶこととする。そして、複数の画素が時系列的に駆動されるときに、その各画素に対するデータ電圧が時系列的な信号として信号供給線に出力されるが、この信号供給線への信号をデータ信号と呼ぶこととする。
【0012】
電気光学パネル２００の走査線を駆動する走査線駆動回路はドライバー１００に含まれてもよいし、ドライバー１００の外部に設けられてもよい。ドライバー１００は、例えば、複数の回路素子が半導体基板に集積された集積回路装置である。ドライバー１００は、制御回路４０と、第１～第ｋデータ線駆動回路ＤＤ１～ＤＤｋとを含む。ｋは２以上の整数である。なお、以下ではｋ＝８の場合を例に説明する。
【0013】
制御回路４０は、データ線駆動回路ＤＤ１～ＤＤ８の各データ線駆動回路に対して、対応する階調データを出力する。また制御回路４０は、データ線スイッチを制御する制御信号ＥＮＢＸを、電気光学パネル２００に出力する。
【0014】
データ線駆動回路ＤＤ１～ＤＤ８は、階調データをデータ電圧に変換し、そのデータ電圧を出力電圧ＶＱ１～ＶＱ８として電気光学パネル２００の信号供給線ＳＰＬ１～ＳＰＬ８へ出力する。時系列の階調データに応じて出力電圧ＶＱ１～ＶＱ８が変化していくが、その変化する出力電圧ＶＱ１～ＶＱ８による信号が、上述したデータ信号に相当する。
【0015】
電気光学パネル２００は、第１～第８信号供給線ＳＰＬ１～ＳＰＬ８と、第１～第１２８０データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０と、第１～第１２８０データ線ＤＬ１～ＤＬ１２８０と、を含む。データ線はｋ×ｔ本であってよい。ｔは２以上の整数である。ここではＷＸＧＡを例にとり、ｔ＝１６０としている。
【0016】
データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０のうちデータ線スイッチＳＷＥＰ（（ｊ－１）×ｋ＋１）～ＳＷＥＰ（ｊ×ｋ）の一端は、信号供給線ＳＰＬ１～ＳＰＬ８に接続される。ｊは１６０以下の整数である。例えばｊ＝１の場合にはデータ線スイッチＳＷＥＰ１～ＳＷＥＰ８である。
【0017】
データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０の各々は、例えばＴＦＴ等で構成され、制御信号ＥＮＢＸに基づいて制御される。ＴＦＴはThin Film Transistorの略である。例えば、電気光学パネル２００は不図示のスイッチ制御回路を含み、そのスイッチ制御回路が制御信号ＥＮＢＸに基づいてデータ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０をオン又はオフに制御する。
【0018】
データ線駆動回路ＤＤ１～ＤＤ８が水平走査期間において１６０回の駆動を行い、そのｊ番目の駆動においてデータ線スイッチＳＷＥＰ（（ｊ－１）×ｋ＋１）～ＳＷＥＰ（ｊ×ｋ）がオンであり、それ以外のデータ線スイッチがオフである。これにより、ｊ番目の駆動においてデータ線ＤＬ（（ｊ－１）×ｋ＋１）～ＤＬ（ｊ×ｋ）が駆動される。データ線駆動回路ＤＤ１に着目すると、水平走査期間においてデータ線スイッチＳＷＥＰ１、ＳＷＥＰ２、・・・、ＳＷＥＰ１２７３が順次にオンになり、データ線駆動回路ＤＤ１がデータ線ＤＬ１、ＤＬ２、・・・、ＤＬ１２７３を順次に駆動する。
【0019】
２．第１実施形態
図２は、ドライバーの第１詳細構成例である。ドライバー１００は、データ線駆動回路１１０と、制御回路４０とを含む。データ線駆動回路１１０は、図１のデータ線駆動回路ＤＤ１～ＤＤ８のうち任意の１つに対応する。
図２は、ドライバーの第１詳細構成例である。ドライバー１００は、データ線駆動回路１１０と、制御回路４０とを含む。データ線駆動回路１１０は、図１のデータ線駆動回路ＤＤ１～ＤＤ８のうち任意の１つに対応する。
【0020】
データ線駆動回路１１０は、第１駆動回路６０と、第２駆動回路７０と、可変容量回路３０と、検出回路５０とを含む。制御回路４０は、処理回路４２と、インターフェース回路４４と、レジスター回路４８とを含む。
【0021】
インターフェース回路４４は、ドライバー１００を制御する表示コントローラー３００とドライバー１００との間のインターフェース処理を行う。インターフェース回路４４は、表示コントローラー３００から受信した階調データＧＤ［９：０］を処理回路４２に出力する。なお、受信される階調データのビット数は任意であってよい。インターフェース回路４４は、例えば、ＬＶＤＳ方式、パラレルＲＧＢ方式又はディスプレイポート方式等の画像インターフェース回路である。ＬＶＤＳは、Low Voltage Differential Signalingの略である。
【0022】
処理回路４２は、ドライバー１００に電源が投入されたときの初期化処理等において、可変容量回路３０の容量値の設定データＣＳＷ［４：０］を決定し、その設定データＣＳＷ［４：０］をレジスター回路４８に記憶させる。処理回路４２は、電気光学パネル２００を駆動する通常動作時において、レジスター回路４８から読み出した設定データＣＳＷ［４：０］により可変容量回路３０の容量値を設定する。また処理回路４２は、階調データＧＤ［９：０］に基づいて、階調データＤＴＨ［１０：０］を第１駆動回路６０に出力すると共に、階調データＤＴＬ［１０：０］を第２駆動回路７０に出力する。また処理回路４２は、極性反転信号ＦＲを第２駆動回路７０に出力する。なお、第２駆動回路７０の構成に応じて、第２駆動回路７０への極性反転信号ＦＲの入力が省略されてもよい。
【0023】
出力ノードＮＶＱはデータ電圧出力端子ＴＶＱに接続されるノードであり、この出力ノードＮＶＱの電圧を出力電圧ＶＱとする。データ電圧出力端子ＴＶＱの負荷容量を電気光学パネル側容量ＣＰとする。
【0024】
第１駆動回路６０は、キャパシターを用いた電荷再分配により、階調データＤＴＨ［１０：０］に対応する電荷を出力ノードＮＶＱに供給する。その電荷が可変容量回路３０と電気光学パネル側容量ＣＰに分配されることで、出力電圧ＶＱが、階調データＤＴＨ［１０：０］に対応したデータ電圧となる。第１駆動回路６０は、電気光学パネル２００を駆動できる高耐圧プロセスの回路素子で構成されている。一例として、電気光学パネル２００が高温ポリシリコン型の液晶パネルである場合、第１駆動回路６０の電源電圧は１５Ｖ～２０Ｖ程度であり、第１駆動回路６０は、その電源電圧より高い耐圧の回路素子で構成される。
【0025】
第１駆動回路６０が出力した電荷に誤差がある、或いは出力ノードＮＶＱの電荷保存がわずかに成り立たない場合、第１駆動回路６０が出力した電荷による出力電圧ＶＱと、階調データＤＴＨ［１０：０］に対応した目標電圧との間に誤差が生じる。第２駆動回路７０は、演算増幅器を用いたフィードバック制御により出力電圧ＶＱを目標電圧に補正する。このとき、出力電圧ＶＱと目標電圧の誤差が小さいため、第２駆動回路７０が出力する電荷が少なくて済む。これを利用して、演算増幅器と出力ノードＮＶＱとの間をキャパシターでＤＣカットしつつ、演算増幅器を低耐圧プロセスの回路素子で構成する。一例として、低耐圧プロセスの耐圧は、高耐圧プロセスの耐圧の１／３～１／１０程度である。第２駆動回路７０は、低耐圧プロセスの耐圧より低い電源電圧で動作する。
【0026】
可変容量回路３０の容量値決定手法と、可変容量回路３０及び検出回路５０の構成例について説明する。
【0027】
検出回路５０は、所与の検出電圧と出力電圧ＶＱとを比較し、その結果を検出信号ＤＥＴとして出力する。検出回路５０は、例えばコンパレーターである。
【0028】
処理回路４２は、所与のデータ電圧に対応した階調データＤＴＨ［１０：０］をキャパシター駆動回路２０に出力する。このとき、上記所与の検出電圧は、出力電圧ＶＱの期待値である所与のデータ電圧と同じ電圧に設定される。処理回路４２は、設定データＣＳＷ［４：０］の値を順次に変化させることで、可変容量回路３０の容量値を順次に変化させる。処理回路４２は、各容量値における検出信号ＤＥＴに基づいて可変容量回路３０の容量値を決定する。即ち、処理回路４２は、出力電圧ＶＱが所与の検出電圧となる容量値を、検出信号ＤＥＴに基づいて判断し、その容量値の設定データＣＳＷ［４：０］をレジスター回路４８に記憶させる。
【0029】
可変容量回路３０は、第１～第５調整用キャパシターと第１～第５調整用スイッチとを含む。第１調整用スイッチの一端は出力ノードＮＶＱに接続され、他端は第１調整用キャパシターの一端に接続される。第１調整用キャパシターの他端はグランドノードに接続される。第２～第５調整用キャパシターと第２～第５調整用スイッチについても同様である。第１～第５調整用キャパシターの容量値はバイナリに重み付けされている。第１調整用スイッチはＣＳＷ［０］によりオン又はオフに制御される。同様に、第２～第５調整用スイッチはＣＳＷ［１］～ＣＳＷ［４］によりオン又はオフに制御される。
【0030】
以下、第１駆動回路６０、第２駆動回路７０、可変容量回路３０及び検出回路５０の詳細を説明する。
【0031】
図３は、階調データとデータ電圧の関係を説明する図である。
【0032】
処理回路４２は、入力された階調データＧＤ［９：０］を階調データＤＴＨ［１０：０］に変換する。具体的には、処理回路４２は、負極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２３～０のＤＴＨ［１０：０］に変換し、正極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２４～２０４７のＤＴＨ［１０：０］に変換する。
【0033】
ＶＳＨ＝０Ｖは、第１駆動回路６０の低電位側電源電圧である。ＶＤＨ＝１５Ｖは、第１駆動回路６０の高電位側電源電圧である。電気光学パネル２００の対向電極に供給されるコモン電圧はＶＣ＝７．５Ｖである。画素に供給されるデータ電圧は、負極性駆動において７．５Ｖ～２．５Ｖであり、正極性駆動において７．５Ｖ～１２．５Ｖである。
【0034】
図４は、第１駆動回路の第１詳細構成例を示す。なお以下では、キャパシターの容量値を表す符号として、そのキャパシターの符号と同じ符号を用いる。例えばキャパシターＣ１の容量値をＣ１と記載する。
【0035】
キャパシター回路１０は、第１～第ｎキャパシターＣ１～Ｃｎを含む。キャパシター駆動回路２０は、第１～第ｎ駆動回路ＤＲ１～ＤＲｎを含む。以下ではｎ＝１１の例を説明するが、ｎは２以上の整数であればよい。ｎは、階調データＤＴＨ［１０：０］のビット数と同数に設定されればよい。
【0036】
キャパシターＣｉの一端は、出力ノードＮＶＱに接続され、他端は、キャパシター駆動ノードＮＤＲｉに接続される。ｉは１以上でｎ＝１１以下の整数である。キャパシターＣ１～Ｃ１０は、バイナリに重み付けされた容量値を有している。具体的にはキャパシターＣｉの容量値は２（ｉ－１）×Ｃ１である。
【0037】
処理回路４２は、階調データＤＴＨ［１０：０］の第ｉビットＤＴＨ［ｉ－１］を駆動回路ＤＲｉの入力ノードに出力する。駆動回路ＤＲｉは、ビットＤＴＨ［ｉ－１］が第１論理レベルのとき第１電圧レベルをキャパシター駆動ノードＮＤＲｉに出力し、ビットＤＴＨ［ｉ－１］が第２論理レベルのとき第２電圧レベルをキャパシター駆動ノードＮＤＲｉに出力する。例えば、第１論理レベルは“０”であり、第２論理レベルは“１”であり、第１電圧レベルは低電位側電源電圧ＶＳＨであり、第２電圧レベルは高電位側電源電圧ＶＤＨである。駆動回路ＤＲｉは、高耐圧プロセスのトランジスターで構成され、電源電圧ＶＤＨとＶＳＨで動作する。駆動回路ＤＲｉは、例えば、入力された論理レベルを駆動回路ＤＲｉの出力電圧レベルにレベルシフトするレベルシフターと、そのレベルシフターの出力をバッファリングするバッファー回路と、で構成される。
【0038】
駆動回路ＤＲ１～ＤＲ１１がキャパシターＣ１～Ｃ１１を駆動することで、キャパシターＣ１～Ｃ１１と可変容量回路３０と電気光学パネル側容量ＣＰとの間で電荷再分配が生じる。そして、その結果として出力ノードＮＶＱにデータ電圧が出力される。
【0039】
電気光学パネル側容量ＣＰは、データ電圧出力端子ＴＶＱから見える容量の合計である。例えば、電気光学パネル側容量ＣＰは、プリント基板の寄生容量である基板容量ＣＰ１と、電気光学パネル２００内の寄生容量であるパネル容量ＣＰ２と、を加算したものである。プリント基板は、ドライバー１００が実装されると共に電気光学パネル２００に接続される基板である。
【0040】
キャパシターＣ１～Ｃ１１の容量値の合計がＣｔｏｔ＝Ｃ１＋Ｃ２＋・・・＋Ｃ１１であり、可変容量回路３０の容量値がＣＦであるとする。一例としては、Ｃｔｏｔ／（ＣＦ＋ＣＰ）＝２となるようにＣＦが設定される。このとき、ＤＴＨ［１０：０］の最大階調値２０４７において、ＶＱ＝１５Ｖ×｛Ｃｔｏｔ／（Ｃｔｏｔ＋ＣＦ＋ＣＰ）｝＋２．５Ｖ＝１０Ｖ＋２．５Ｖ＝１２．５Ｖとなる。ＤＴＨ［１０：０］の最小階調値０において、ＶＱ＝０Ｖ×｛Ｃｔｏｔ／（Ｃｔｏｔ＋ＣＦ＋ＣＰ）｝＋２．５Ｖ＝０Ｖ＋２．５Ｖ＝２．５Ｖとなる。これにより、図３の例と同じデータ電圧が実現されている。
【0041】
図５は、階調データと、低耐圧の第２駆動回路における電圧との関係を説明する図である。
【0042】
処理回路４２は、入力された階調データＧＤ［９：０］を階調データＤＴＬ［１０：０］に変換する。具体的には、処理回路４２は、負極性駆動のとき、ＤＴＬ［１０］＝１、ＤＴＬ［９：０］＝ＧＤ［９：０］とし、正極性駆動のとき、ＤＴＬ［１０］＝０、ＤＴＬ［９：０］＝ＸＧＤ［９：０］とする。ＸＧＤ［９：０］は、ＧＤ［９：０］の各ビットを論理反転したデータである。
【0043】
ＶＳＬ＝０Ｖは、第２駆動回路７０の低電位側電源電圧である。ＶＤＬ＝１．８Ｖは、第２駆動回路７０の高電位側電源電圧である。図３のコモン電圧ＶＣ＝７．５Ｖに対応する電圧は、ＶＣＬ＝０．９Ｖである。負極性駆動において画素に供給されるデータ電圧７．５Ｖ～２．５Ｖに対応する電圧は、０．９Ｖ～０．４Ｖであり、正極性駆動において画素に供給されるデータ電圧７．５Ｖ～１２．５Ｖに対応する電圧は、０．９Ｖ～１．４Ｖである。
【0044】
図６は、第２駆動回路の第１詳細構成例である。第２駆動回路７０は、演算増幅器７１とＤ／Ａ変換回路７２と出力キャパシターＣＱと第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂと初期化スイッチＳＷＲとを含む。
【0045】
Ｄ／Ａ変換回路７２は、階調データＤＴＬ［１０：０］をＤ／Ａ変換電圧ＤＡＱにＤ／Ａ変換し、そのＤ／Ａ変換電圧ＤＡＱを演算増幅器７１の非反転入力ノードＮＡＰに出力する。階調データＤＴＬ［１０：０］とＤ／Ａ変換電圧ＤＡＱの対応は図５で説明した通りである。Ｄ／Ａ変換回路７２は、例えば、電源電圧ＶＤＬとＶＳＬの間を複数の電圧に分圧するラダー抵抗と、その複数の電圧から階調データＤＴＬ［１０：０］に対応した電圧を選択するスイッチ回路と、を含む。
【0046】
演算増幅器７１は、低耐圧プロセスのトランジスターで構成されており、電源電圧ＶＤＬとＶＳＬで動作する。具体的には、第１駆動回路６０を構成するトランジスターのソースードレイン間距離の長さは、演算増幅器７１を含む第２駆動回路７０を構成するトランジスターのソースードレイン間距離の長さよりも長い。または、第１駆動回路６０を構成するトランジスターのゲート絶縁膜の膜厚は、演算増幅器７１を含む第２駆動回路７０を構成するトランジスターのゲート絶縁膜の膜厚よりも厚い。但し、上記はトランジスターの耐圧を異ならせる構成の一例であって、第２駆動回路７０を構成するトランジスターの耐圧が、第１駆動回路６０を構成するトランジスターの耐圧よりも低くなるように、各駆動回路のトランジスターが構成されていればよい。
【0047】
出力キャパシターＣＱの一端は演算増幅器７１の出力ノードＮＡＭＱに接続され、他端はデータ線駆動回路１１０の出力ノードＮＶＱに接続される。第１フィードバックキャパシターＣｆａの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端はデータ線駆動回路１１０の出力ノードＮＶＱに接続される。第２フィードバックキャパシターＣｆｂの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は低電位側電源電圧ＶＳＬのノードに接続される。なお、第２フィードバックキャパシターＣｆｂの他端は、一定電位が供給される所定電位ノードに接続されていればよい。
【0048】
初期化スイッチＳＷＲの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は、基準電圧ＶＲＥＦが供給されるノードＮＶＲＥＦに接続される。基準電圧ＶＲＥＦは、ＶＳＬより高くＶＤＬより低い電圧である。ここではＶＲＥＦ＝ＶＣＬ＝０．９Ｖとする。基準電圧ＶＲＥＦは、例えば、ドライバー１００に含まれる不図示の電圧生成回路からノードＮＶＲＥＦに供給される。初期化スイッチＳＷＲはアナログスイッチであり、例えば、Ｎ型トランジスター、Ｐ型トランジスター又はそれらを組み合わせたトランスファーゲートである。
【0049】
図３と図５の例において、出力電圧ＶＱの範囲は１０Ｖであり、Ｄ／Ａ変換電圧ＤＡＱの電圧範囲は１Ｖである。このとき、第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂにより電圧範囲が９：１に分圧されればよいので、Ｃｆｂ／Ｃｆａ＝９である。なお、ＣｆｂとＣｆａの比は９に限定されず、電圧範囲の比に応じて適宜に設定されればよい。
【0050】
出力キャパシターＣＱの容量値は、演算増幅器７１の出力電圧ＡＭＱがＶＳＬ～ＶＤＬの範囲内となるように設定されていれば、任意であってよい。例えば、出力キャパシターＣＱの容量値は、キャパシター回路１０と可変容量回路３０と電気光学パネル側容量ＣＰの合計の１～１０倍程度に設定される。一例として、出力キャパシターＣＱの容量値が上記合計の４倍である場合に、出力電圧ＶＱの誤差０．１Ｖを補償するためには、演算増幅器７１の出力電圧ＡＭＱは０．１Ｖ×（５／４）＝０．１２５Ｖだけ変化すればよい。
【0051】
図７は、第１駆動回路と第２駆動回路の動作を説明する第１波形例である。階調データＤＴＨ［１０：０］、ＤＴＬ［１０：０］の階調値が１０２４、１５３５、１０２４と変化したとする。階調値１５３５に対応する目標電圧は１０．０Ｖである。
【0052】
仮に第２駆動回路７０が無く第１駆動回路６０のみで駆動した場合において、階調値が１０２４から１５３５になったとき、出力電圧ＶＱが７．５Ｖから９．９Ｖになるとする。目標電圧１０．０Ｖとの差は０．１Ｖである。以下、この場合における第２駆動回路７０の動作を説明する。
【0053】
Ｄ／Ａ変換回路７２は、階調値が１０２４から１５３５になったとき、Ｄ／Ａ変換電圧ＤＡＱを０．９Ｖから１．１５Ｖにする。出力電圧ＶＱは、第１駆動回路６０により７．５Ｖから９．９Ｖになるため、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢは、０．９Ｖから０．９Ｖ＋（９．９Ｖ－７．５Ｖ）／１０＝１．１４Ｖとなる。演算増幅器７１は、ＶＦＢ＝ＤＡＱ＝１．１５Ｖにするために出力電圧ＡＭＱを０．９Ｖから０．９Ｖ＋（１０．０Ｖ－９．９Ｖ）×（５／４）＝１．０２５Ｖにする。これにより、出力電圧ＶＱが目標電圧の１０．０Ｖになり、電圧ＶＦＢが１．１５Ｖになる。
【0054】
図８は、第１駆動回路と第２駆動回路の動作を説明する第２波形例である。図８には、極性反転駆動の正極性駆動期間における水平走査期間の波形例を示す。ここでは、９個の画素に対して順次に階調値０、１２７、・・・、１０２３を書き込む例を示しているが、水平走査期間に駆動する画素数、及び各画素に書き込まれる階調値は任意であってよい。
【0055】
水平同期信号ＨＳＹＮＣの立ち上がりエッジを水平走査期間の開始タイミングとする。水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝ＤＴＬ［９：０］＝０を出力すると共に、ＤＴＨ［１０］＝ＤＴＬ［１０］を０から１にする。ここでは、０をローレベルで示し、１をハイレベルで示している。これは、ＤＴＨ［１０：０］＝ＤＴＬ［１０：０］＝１０２４に相当するので、Ｄ／Ａ変換電圧ＤＡＱ＝０．９Ｖ、出力電圧ＶＱ＝７．５Ｖである。
【0056】
次に、初期化スイッチＳＷＲがオフからオンになり、オンからオフになる。ここでは、オフをローレベルで示し、オンをハイレベルで示している。初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝０．９Ｖに初期化される。なお、電圧ＶＦＢの初期化が行われる期間を初期化期間と呼ぶ。図８では、初期化スイッチＳＷＲがオンである期間が初期化期間に相当する。
【0057】
次に、画素への書き込みが開始される。処理回路４２は、階調値０、１２７、・・・、１０２３のＤＴＨ［９：０］＝ＤＴＬ［９：０］を順次に出力する。これにより、Ｄ／Ａ変換電圧ＤＡＱが０．９Ｖから１．４Ｖまで順次に変化し、出力電圧ＶＱが７．５Ｖから１２．５Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、上述したように各画素に書き込まれる階調値は任意であってよい。
【0058】
【0059】
水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝ＤＴＬ［９：０］＝０を出力すると共に、ＤＴＨ［１０］＝ＤＴＬ［１０］を０から１にする。これは、ＤＴＨ［１０：０］＝ＤＴＬ［１０：０］＝１０２４に相当するので、Ｄ／Ａ変換電圧ＤＡＱ＝０．９Ｖ、出力電圧ＶＱ＝７．５Ｖである。
【0060】
次に、初期化スイッチＳＷＲがオフからオンになり、オンからオフになる。初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝ＶＣＬ＝０．９Ｖに初期化される。
【0061】
次に、処理回路４２は、ＤＴＨ［１０］＝ＤＴＬ［１０］を１から０にする。これにより、ＤＴＨ［１０：０］＝ＤＴＬ［１０：０］＝０になるので、Ｄ／Ａ変換電圧ＤＡＱが０．９Ｖから０．４Ｖになり、出力電圧ＶＱが７．５Ｖから２．５Ｖになる。
【0062】
次に、画素への書き込みが開始される。処理回路４２は、階調値０、１２７、・・・、１０２３のＤＴＨ［９：０］＝ＤＴＬ［９：０］を順次に出力する。これにより、Ｄ／Ａ変換電圧ＤＡＱが０．４Ｖから０．９Ｖまで順次に変化し、出力電圧ＶＱが２．５Ｖから７．５Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。
【0063】
なお、以上ではＤＴＨ［１０：０］＝ＤＴＬ［１０：０］としたが、階調データＤＴＨ［１０：０］に補正データが加算されることでＤＴＨ［１０：０］≠ＤＴＬ［１０：０］となってもよい。補正データは、例えば、過不足電荷量を補正するデータである。過不足電荷量は、補正データが加算されない階調データＤＴＨ［１０：０］で第１駆動回路６０が出力した電荷と、出力電圧ＶＱを目標電圧にするために必要な電荷との間の過不足である。補正データは、この過不足電荷量を階調値に換算したものである。階調データＤＴＨ［１０：０］に補正データを加算することで、第１駆動回路６０が出力した電荷による出力電圧ＶＱと、階調データＤＴＨ［１０：０］に対応した目標電圧との間の誤差を小さくできる。このような補正を行う場合には、その補正を行ってもなお出力電圧ＶＱと目標電圧の誤差が生じたとき、第２駆動回路７０が、その誤差を、演算増幅器７１を用いたフィードバック制御によって補正する。
【0064】
以上の実施形態において、ドライバー１００は、階調データＤＴＨ［１０：０］に基づいて、電気光学パネル２００の信号供給線にデータ信号を供給する第１駆動回路６０と、信号供給線に電気的に接続された第２駆動回路７０と、を含む。第２駆動回路７０は、演算増幅器７１と出力キャパシターＣＱと第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂとを含む。演算増幅器７１は、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される。出力キャパシターＣＱは、演算増幅器７１の出力ノードＮＡＭＱと信号供給線との間に設けられる。第１フィードバックキャパシターＣｆａは、演算増幅器７１の反転入力ノードＮＡＮと信号供給線との間に設けられる。第２フィードバックキャパシターＣｆｂの一端が、演算増幅器７１の反転入力ノードＮＡＮに接続される。
【0065】
本実施形態によれば、演算増幅器７１の出力ノードＮＡＭＱと信号供給線が出力キャパシターＣＱによりカップリングされ、演算増幅器７１の反転入力ノードＮＡＮと信号供給線が第１フィードバックキャパシターＣｆａによりカップリングされる。これにより、演算増幅器７１と信号供給線がＤＣ的に非接続になるので、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。
【0066】
また、第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂにより信号供給線の電圧が分圧されて演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる。これにより、信号供給線の電圧よりも低い電圧が演算増幅器７１の反転入力ノードＮＡＮに印加されるので、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。
【0067】
また、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成することで、演算増幅器７１を高い移動度のトランジスターで構成できる。これにより、演算増幅器の増幅率と周波数応答特性を両立できる。例えば、高解像化等に伴って駆動速度を速くするためには演算増幅器の周波数応答特性を高くする必要があるが、演算増幅器の増幅率を保ったまま周波数応答特性を高くでき、演算増幅器の消費電力を抑えることが可能になる。
【0068】
なお、電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は能動素子等を介した接続であってもよい。
【0069】
なお、以上の実施形態では、演算増幅器７１の非反転入力ノードＮＡＰにＤ／Ａ変換回路７２が接続され、第２フィードバックキャパシターＣｆｂの他端が一定電圧である。但し、これに限定されず、第２フィードバックキャパシターＣｆｂの一端が演算増幅器７１の反転入力ノードＮＡＮに接続される構成となっていればよい。例えば、第２駆動回路７０がいわゆる容量ＤＡＣのような構成であってもよい。即ち、演算増幅器７１の非反転入力ノードＮＡＰに基準電圧が入力され、階調データに基づいて第２フィードバックキャパシターＣｆｂの他端の電圧が変動してもよい。この場合にも、ある１つの階調データに対応する電圧が第２フィードバックキャパシターＣｆｂの他端に印加されているとき、信号供給線の電圧が第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂの分圧によりフィードバックされるので、上述した作用効果と同じ作用効果が得られる。
【0070】
また本実施形態では、第２駆動回路７０はＤ／Ａ変換回路７２を含む。Ｄ／Ａ変換回路７２は、演算増幅器７１の反転入力ノードＮＡＮに対して、階調データＤＴＬ［１０：０］に基づくＤ／Ａ変換電圧ＤＡＱを供給する。第２フィードバックキャパシターＣｆｂの他端は、所定電位ノードに電気的に接続される。
【0071】
本実施形態によれば、Ｄ／Ａ変換電圧ＤＡＱと、信号供給線から演算増幅器７１の反転入力ノードＮＡＮにフィードバックされた電圧ＶＦＢとの間に差が生じたとき、演算増幅器７１が出力キャパシターＣＱを介して信号供給線に電荷を供給することで、信号供給線の電圧と、階調データＧＤ［９：０］に対応した目標電圧との差を補正できる。これにより、第１駆動回路６０により信号供給線に出力された電圧と目標電圧との間に誤差がある場合であっても、第２駆動回路７０が、その誤差を補正できる。
【0072】
また、上記誤差は目標電圧に比べて十分小さいものと考えられることから、演算増幅器７１が供給すべき電荷量は小さいとみなせる。これにより、演算増幅器７１の出力ノードＮＡＭＱの電圧変化は小さいので、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。
【0073】
また、本実施形態では、第２フィードバックキャパシターＣｆｂの容量は、第１フィードバックキャパシターＣｆａの容量より大きい。
【0074】
第２駆動回路７０のゲインは（Ｃｆａ＋Ｃｆｂ）／Ｃｆａである。本実施形態によれば、ゲインが２より大きくなるので、演算増幅器７１に印加される電圧範囲は、信号供給線の電圧範囲の１／２より小さくなる。これにより、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。
【0075】
また本実施形態では、第１駆動回路６０を構成するトランジスターのソースードレイン間距離の長さが、第２駆動回路７０を構成するトランジスターのソースードレイン間距離の長さよりも長い。または、第１駆動回路６０を構成するトランジスターのゲート絶縁膜の膜厚が、第２駆動回路７０を構成するトランジスターのゲート絶縁膜の膜厚よりも厚い。
【0076】
本実施形態によれば、演算増幅器７１を含む第２駆動回路７０を構成するトランジスターを、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターで構成できる。
【0077】
また本実施形態では、ドライバー１００は初期化スイッチＳＷＲを含む。初期化スイッチＳＷＲは、初期化期間においてオンになり、演算増幅器７１の反転入力ノードＮＡＮに基準電圧ＶＲＥＦを供給する。
【0078】
本実施形態によれば、演算増幅器７１の反転入力ノードＮＡＮが基準電圧ＶＲＥＦを基準として変化する。Ｄ／Ａ変換電圧ＤＡＱの範囲をＶＲＥＦ－ΔＶ１～ＶＲＥＦ＋ΔＶ２と表したとき、ＶＲＥＦ－ΔＶ１が第２駆動回路７０の低電位側電源電圧ＶＳＬより高く、ＶＲＥＦ＋ΔＶ２が第２駆動回路７０の高電位側電源電圧ＶＤＬより低くなるように基準電圧ＶＲＥＦを設定しておけばよい。
【0079】
また本実施形態では、第１駆動回路６０はキャパシター駆動回路２０とキャパシター回路１０とを含む。キャパシター駆動回路２０は、階調データＤＴＨ［１０：０］に対応する第１～第ｎキャパシター駆動電圧を第１～第ｎキャパシター駆動用ノードＮＤＲ１～ＮＤＲｎに出力する。ｎは２以上の整数である。キャパシター回路１０は、信号供給線と、第１～第ｎキャパシター駆動用ノードＮＤＲ１～ＮＤＲｎとの間に設けられる第１～第ｎキャパシターＣ１～Ｃｎを有する。
【0080】
本実施形態によれば、キャパシター駆動回路２０が、階調データＤＴＨ［１０：０］に対応する第１～第ｎキャパシター駆動電圧を出力することで、第１～第ｎキャパシターＣ１～Ｃｎが、階調データＤＴＨ［１０：０］に対応する電荷量の電荷を信号供給線に出力する。これにより、階調データＤＴＨ［１０：０］に対応する電圧が信号供給線に出力される。この駆動はフィードバック制御されていないので、その駆動により出力される電圧と目標電圧との間に誤差が生じることがある。第２駆動回路７０は、その誤差をフィードバック制御によって補正できる。
【0081】
３．第２実施形態
図１０は、ドライバーの第２詳細構成例である。本構成例では、データ線駆動回路１１０は、第１駆動回路６０と第２駆動回路７０とを含む。また、処理回路４２は、階調データＧＤ［９：０］に基づいて、第１駆動回路６０の駆動能力を設定する設定データＤＰ［９：０］、ＤＮ［９：０］を出力する。なお、第２駆動回路７０の構成と動作は第１実施形態と同様なので、以下では主に第１駆動回路６０の構成と動作について説明する。
図１０は、ドライバーの第２詳細構成例である。本構成例では、データ線駆動回路１１０は、第１駆動回路６０と第２駆動回路７０とを含む。また、処理回路４２は、階調データＧＤ［９：０］に基づいて、第１駆動回路６０の駆動能力を設定する設定データＤＰ［９：０］、ＤＮ［９：０］を出力する。なお、第２駆動回路７０の構成と動作は第１実施形態と同様なので、以下では主に第１駆動回路６０の構成と動作について説明する。
【0082】
【0083】
ある画素が階調値ＤＴＨ１で駆動され、次の画素が階調値ＤＴＨ２で駆動され、ＤＴＨ２－ＤＴＨ１＞０であるとする。このとき、処理回路４２は、ＤＰ［９：０］＝｜ＤＴＨ２－ＤＴＨ１｜、ＤＮ［９：０］＝０を出力する。ある画素が階調値ＤＴＨ３で駆動され、次の画素が階調値ＤＴＨ４で駆動され、ＤＴＨ４－ＤＴＨ３＜０であるとする。このとき、処理回路４２は、ＤＰ［９：０］＝０、ＤＮ［９：０］＝｜ＤＴＨ４－ＤＴＨ３｜を出力する。図１１には正極性駆動の例を示したが、負極性駆動についても同様である。
【0084】
なお、差分をとるときにＤＴＨ［１０］がキャンセルするので、階調データＧＤ［９：０］からＤＴＨ［１０：０］を経由せずに直接にＤＰ［９：０］とＤＮ［９：０］を演算することも可能である。
【0085】
図１２は、第１駆動回路の第２詳細構成例である。本構成例において、第１駆動回路６０は、第１駆動トランジスター群ＴＲＧ１と第２駆動トランジスター群ＴＲＧ２とを含む。
【0086】
第１駆動トランジスター群ＴＲＧ１は、高電位側電源電圧ＶＤＨのノードと出力ノードＮＶＱの間に並列接続されたＰ型トランジスターＴＰ１～ＴＰ１０を含む。Ｐ型トランジスターＴＰ１のゲートにはビット信号ＸＤＰ［０］が入力される。同様に、Ｐ型トランジスターＴＰ２～ＴＰ１０のゲートにはビット信号ＸＤＰ［１］～ＸＤＰ［９］が入力される。ＸＤＰ［９：０］は、ＤＰ［９：０］の各ビットを論理反転したデータである。Ｐ型トランジスターＴＰ１～ＴＰ１０の駆動能力はバイナリに重み付けされている。即ち、Ｐ型トランジスターＴＰｉの駆動能力は、Ｐ型トランジスターＴＰ１の駆動能力の２（ｉ－１）倍である。駆動能力は、例えばトランジスターのゲート幅、或いはユニットトランジスターの並列接続数によって調整される。
【0087】
第２駆動トランジスター群ＴＲＧ２は、出力ノードＮＶＱと低電位側電源電圧ＶＳＨの間に並列接続されたＮ型トランジスターＴＮ１～ＴＮ１０を含む。Ｎ型トランジスターＴＮ１のゲートにはビット信号ＤＮ［０］が入力される。同様に、Ｎ型トランジスターＴＮ２～ＴＮ１０のゲートにはビット信号ＤＮ［１］～ＤＮ［９］が入力される。Ｎ型トランジスターＴＮ１～ＴＮ１０の駆動能力はバイナリに重み付けされている。即ち、Ｎ型トランジスターＴＮｉの駆動能力は、Ｎ型トランジスターＴＮ１の駆動能力の２（ｉ－１）倍である。
【0088】
例えばＰ型トランジスターＴＰ１がオンしているときに流す電流をＩｔｐ１とし、１画素を駆動するオン期間をｔｏｎとする。Ｐ型トランジスターＴＰ１が出力ノードＮＶＱに供給する電荷はＩｔｐ１×ｔｏｎであり、その電荷による出力電圧ＶＱの変化は（Ｉｔｐ１×ｔｏｎ）／ＣＰである。この電圧変化が１ＬＳＢ分になるようにＩｔｐ１が設定される、つまりＰ型トランジスターＴＰ１の駆動能力が設定される。
【0089】
【0090】
水平走査期間が開始された後、処理回路４２は、ＤＴＬ［９：０］＝ＤＰ［９：０］＝ＤＮ［９：０］＝０を出力すると共に、ＤＴＬ［１０］を０から１にする。これは、ＤＴＬ［１０：０］＝１０２４に相当するので、Ｄ／Ａ変換電圧ＤＡＱ＝０．９Ｖ、出力電圧ＶＱ＝７．５Ｖである。
【0091】
次に、初期化スイッチＳＷＲがオフからオンになり、オンからオフになる。初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝ＶＣＬ＝０．９Ｖに初期化される。
【0092】
次に、画素への書き込みが開始される。処理回路４２は、階調値０、１２７、・・・、１０２３のＤＴＬ［９：０］を順次に出力すると共に、ＤＰ［９：０］＝０、１２７、１２８、・・・、１２８を順次に出力する。これにより、Ｄ／Ａ変換電圧ＤＡＱが０．９Ｖから１．４Ｖまで順次に変化し、出力電圧ＶＱが７．５Ｖから１２．５Ｖまで順次に変化する。なお、図１３にはＤＰ［９：０］＞０、ＤＮ［９：０］＝０の例を示したが、ＤＴＬ［９：０］の階調値が下がる場合にはＤＰ［９：０］＝０、ＤＮ［９：０］＞０となる。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。
【0093】
負極性駆動期間については、波形の図示を省略する。負極性駆動期間において、ＳＷＲ、ＤＴＬ［９：０］、ＤＰ［９：０］、ＤＮ［９：０］の波形は図１３と同様である。ＤＴＬ［１０］、ＤＡＱ、ＶＱの波形は図９と同様である。
【0094】
以上の実施形態において、ドライバー１００は、第１駆動回路６０を制御する制御回路４０を含む。第１駆動回路６０は、高電位側電源電圧ＶＤＨが供給されるノードと信号供給線との間に設けられる第１駆動トランジスター群ＴＲＧ１と、低電位側電源電圧ＶＳＨが供給されるノードと信号供給線との間に設けられる第２駆動トランジスター群ＴＲＧ２と、を含む。制御回路４０は、階調データＧＤ［９：０］に基づいて、第１駆動トランジスター群ＴＲＧ１の各トランジスター又は第２駆動トランジスター群ＴＲＧ２の各トランジスターを、オン又はオフに制御する。
【0095】
本実施形態によれば、階調データＧＤ［９：０］に基づいて第１駆動トランジスター群ＴＲＧ１又は第２駆動トランジスター群ＴＲＧ２のうちオンされたトランジスターが、階調データＧＤ［９：０］に対応する電荷量の電荷を信号供給線に出力する。これにより、階調データＧＤ［９：０］に対応する電圧が信号供給線に出力される。この駆動はフィードバック制御されていないので、その駆動により出力される電圧と目標電圧との間に誤差が生じることがある。第２駆動回路７０は、その誤差をフィードバック制御によって補正できる。
【0096】
４．第３実施形態
第３実施形態において、第１駆動回路６０の構成と動作は第１実施形態又は第２実施形態と同様である。以下、第２駆動回路７０の構成と動作について、第１実施形態と異なる部分を主に説明する。
第３実施形態において、第１駆動回路６０の構成と動作は第１実施形態又は第２実施形態と同様である。以下、第２駆動回路７０の構成と動作について、第１実施形態と異なる部分を主に説明する。
【0097】
図１４は、第２駆動回路の第２詳細構成例である。第２駆動回路７０は、演算増幅器７１とＤ／Ａ変換回路７２と出力キャパシターＣＱと第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂと電圧シフト回路７３とを含む。
【0098】
処理回路４２は、階調データＧＤ［９：０］に基づいて階調データＤＴＭ［９：０］を出力する。Ｄ／Ａ変換回路７２は、階調データＤＴＭ［９：０］をＤ／Ａ変換電圧ＤＡＱにＤ／Ａ変換する。図１５に、階調データとＤ／Ａ変換電圧の関係を示す。処理回路４２は、正極性駆動においてＤＴＭ［９：０］＝ＧＤ［９：０］とし、負極性駆動においてＤＴＭ［９：０］＝ＸＧＤ［９：０］とする。Ｄ／Ａ変換回路７２は、ＤＴＭ［９：０］＝０～１０２３に対してＤＡＱ＝０．４Ｖ～１．４Ｖを出力する。
【0099】
電圧シフト回路７３は、初期化スイッチＳＷＲとシフト用キャパシターＣＦＲと電圧出力回路ＤＦＲとを含む。
【0100】
シフト用キャパシターＣＦＲの一端は、演算増幅器７１の反転入力ノードＮＡＮに接続される。電圧出力回路ＤＦＲには、極性反転信号ＦＲの論理反転信号である信号ＸＦＲが入力される。電圧出力回路ＤＦＲは、信号ＸＦＲがローレベルのときＶＳＬ＝０Ｖの電圧レベルの信号をシフト用キャパシターＣＦＲの他端に出力し、信号ＸＦＲがハイレベルのときＶＤＬ＝１．８Ｖの電圧レベルの信号をシフト用キャパシターＣＦＲの他端に出力する。
【0101】
正極性駆動と負極正駆動の各々において、Ｄ／Ａ変換電圧ＤＡＱの範囲１Ｖに対して出力電圧ＶＱの範囲が５Ｖになるように、ＣＦＲ、Ｃｆｂ、Ｃｆａの容量値を設定する。このとき、ＣｆａとＣｆｂ＋ＣＦＲの分圧比は４：１なので、（Ｃｆｂ＋ＣＦＲ）／Ｃｆａ＝４である。また、シフト用キャパシターＣＦＲの他端の電圧が１．８Ｖ変化したとき、電圧ＶＦＢが０．５Ｖ変化するように、ＣＦＲ、Ｃｆｂの容量値を設定する。このとき、ＣＦＲとＣｆｂの分圧比は１．３：０．５なので、Ｃｆｂ／ＣＦＲ＝１．３Ｖ／０．５Ｖ＝２．６である。
【0102】
図１６は、第２駆動回路の第３詳細構成例である。本構成例では、電圧シフト回路７３は、更にレベルシフターＬＳＦＲを含む。また、電圧出力回路ＤＦＲの電源電圧がＶＤＨとＶＳＨである。
【0103】
信号ＸＦＲがローレベルつまりＶＳＬ＝０Ｖのとき、レベルシフターＬＳＦＲはＶＳＨ＝０Ｖの電圧レベルの信号を出力し、電圧出力回路ＤＦＲはＶＳＨ＝０Ｖの電圧レベルの信号をシフト用キャパシターＣＦＲの他端に出力する。信号ＸＦＲがハイレベルつまりＶＤＬ＝１．８Ｖのとき、レベルシフターＬＳＦＲはＶＤＨ＝１５Ｖの電圧レベルの信号を出力し、電圧出力回路ＤＦＲはＶＤＨ＝１５Ｖの電圧レベルの信号をシフト用キャパシターＣＦＲの他端に出力する。
【0104】
シフト用キャパシターＣＦＲの他端の電圧が１５Ｖ変化したとき、電圧ＶＦＢが０．５Ｖ変化するので、ＣＦＲとＣｆｂの分圧比は１４．５：０．５である。従って、Ｃｆｂ／ＣＦＲ＝１４．５Ｖ／０．５Ｖ＝２９である。
【0105】
【0106】
水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝０、ＤＴＭ［９：０］＝５１２を出力すると共に、ＤＴＨ［１０］を０から１にする。このとき、Ｄ／Ａ変換電圧ＤＡＱ＝０．９Ｖ、出力電圧ＶＱ＝７．５Ｖである。
【0107】
次に、処理回路４２は、信号ＸＦＲをローレベルからハイレベルにした後、初期化スイッチＳＷＲをオフからオンに、オンからオフにする。信号ＸＦＲがハイレベルであり且つ初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝ＶＣＬ＝０．９Ｖに初期化される。次に、処理回路４２は、信号ＸＦＲをハイレベルからローレベルにする。これにより、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが０．９Ｖから、正極性用の初期化電圧に対応した０．４Ｖにシフトされる。なお、図１７において、初期化スイッチＳＷＲがオフからオンになった後、信号ＸＦＲがハイレベルからローレベルになるまでの期間が、初期化期間に相当する。
【0108】
次に、画素への書き込みが開始される。処理回路４２は、階調値０、１２７、・・・、１０２３のＤＴＨ［９：０］＝ＤＴＭ［９：０］を順次に出力する。これにより、Ｄ／Ａ変換電圧ＤＡＱが０．４Ｖから１．４Ｖまで順次に変化し、出力電圧ＶＱが７．５Ｖから１２．５Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。
【0109】
【0110】
水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝０、ＤＴＭ［９：０］＝５１２を出力すると共に、ＤＴＨ［１０］を０から１にする。このとき、Ｄ／Ａ変換電圧ＤＡＱ＝０．９Ｖ、出力電圧ＶＱ＝７．５Ｖである。
【0111】
次に、処理回路４２は、信号ＸＦＲをハイレベルからローレベルにした後、初期化スイッチＳＷＲをオフからオンに、オンからオフにする。信号ＸＦＲがローレベルであり且つ初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝ＶＣＬ＝０．９Ｖに初期化される。次に、処理回路４２は、信号ＸＦＲをローレベルからハイレベルにする。これにより、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが０．９Ｖから、負極性用の初期化電圧に対応した１．４Ｖにシフトされる。
【0112】
次に、画素への書き込みが開始される。処理回路４２は、ＤＴＨ［１０］を１から０にした後、階調値１０２３、８９５、・・・、０のＤＴＨ［９：０］＝ＤＴＭ［９：０］を順次に出力する。これにより、Ｄ／Ａ変換電圧ＤＡＱが１．４Ｖから０．４Ｖまで順次に変化し、出力電圧ＶＱが７．５Ｖから２．５Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。
【0113】
以上の実施形態において、ドライバー１００は電圧シフト回路７３を含む。電圧シフト回路７３は、演算増幅器７１の反転入力ノードＮＡＮに電気的に接続され、反転入力ノードＮＡＮの電圧ＶＦＢをシフトする。
【0114】
本実施形態によれば、電圧シフト回路７３が反転入力ノードＮＡＮの電圧ＶＦＢをシフトすることで、反転入力ノードＮＡＮの電圧ＶＦＢの基準がシフトされる。出力電圧ＶＱの範囲を複数の範囲に分割して各範囲に対して電圧ＶＦＢの基準をシフトすることで、出力電圧ＶＱの各範囲とＤ／Ａ変換電圧ＤＡＱの範囲とを対応付けることが可能になる。これにより、第２駆動回路７０のゲイン（Ｃｆａ＋Ｃｆｂ）／Ｃｆａを下げると共に、Ｄ／Ａ変換の階調数を下げることが可能になる。
【0115】
また本実施形態では、電圧シフト回路７３は、極性反転信号ＦＲに基づいて、正極性駆動期間の初期化期間と負極性駆動期間の初期化期間とで異なる初期化電圧を、演算増幅器７１の反転入力ノードＮＡＮに設定する。
【0116】
本実施形態によれば、正極性駆動期間における出力電圧ＶＱの範囲７．５Ｖ～１２．５ＶとＤ／Ａ変換電圧ＤＡＱの範囲０．４Ｖ～１．４Ｖとが対応付けられ、負極性駆動期間における出力電圧ＶＱの範囲７．５Ｖ～２．５ＶとＤ／Ａ変換電圧ＤＡＱの範囲１．４Ｖ～０．４Ｖとが対応付けられる。これにより、第２駆動回路７０のゲイン（Ｃｆａ＋Ｃｆｂ）／Ｃｆａを約１／２にすると共に、Ｄ／Ａ変換の階調数を２０４８から１／２の１０２４に下げることが可能になる。
【0117】
また本実施形態では、電圧シフト回路７３は、初期化スイッチＳＷＲとシフト用キャパシターＣＦＲと電圧出力回路ＤＦＲとを含む。初期化スイッチＳＷＲは、初期化期間においてオンになり、演算増幅器７１の反転入力ノードＮＡＮに基準電圧ＶＲＥＦを供給する。シフト用キャパシターＣＦＲの一端が、演算増幅器７１の反転入力ノードＮＡＮに電気的に接続される。電圧出力回路ＤＦＲは、初期化期間においてシフト用キャパシターＣＦＲの他端に極性反転信号ＦＲに基づく電圧を出力する。
【0118】
本実施形態によれば、電圧出力回路ＤＦＲが極性反転信号ＦＲに基づいてシフト用キャパシターＣＦＲの他端の電圧を変化させることで、シフト用キャパシターＣＦＲと第２フィードバックキャパシターＣｆｂの分圧により演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢがシフトする。
【0119】
５．第４実施形態
第４実施形態において、第１駆動回路６０の構成と動作は第１実施形態又は第２実施形態と同様である。以下、第２駆動回路７０の構成と動作について、第１実施形態及び第３実施形態と異なる部分を主に説明する。
第４実施形態において、第１駆動回路６０の構成と動作は第１実施形態又は第２実施形態と同様である。以下、第２駆動回路７０の構成と動作について、第１実施形態及び第３実施形態と異なる部分を主に説明する。
【0120】
図１９は、第２駆動回路の第４詳細構成例である。本構成例において、電圧シフト回路７３は、第１初期化スイッチＳＷＲＰと第２初期化スイッチＳＷＲＮとを含む。
【0121】
第１初期化スイッチＳＷＲＰの一端は、演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は、正極性用の初期化電圧ＰＶＲが供給されるノードＮＰＶＲに接続される。第２初期化スイッチＳＷＲＮの一端は、演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は、負極性用の初期化電圧ＮＶＲが供給されるノードＮＮＶＲに接続される。初期化電圧ＰＶＲ、ＮＶＲは、例えば、ドライバー１００に含まれる不図示の電圧生成回路からノードＮＰＶＲ、ＮＮＶＲに供給される。
【0122】
【0123】
水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝０、ＤＴＭ［９：０］＝０を出力すると共に、ＤＴＨ［１０］を０から１にする。このとき、Ｄ／Ａ変換電圧ＤＡＱ＝０．４Ｖ、出力電圧ＶＱ＝７．５Ｖである。
【0124】
次に、処理回路４２は、第１初期化スイッチＳＷＲＰをオフからオンに、オンからオフにする。第２初期化スイッチＳＷＲＮはオフのままである。第１初期化スイッチＳＷＲＰがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが正極性用の初期化電圧ＰＶＲ＝０．４Ｖに初期化される。なお、図２０において、第１初期化スイッチＳＷＲＰがオンである期間が初期化期間に相当する。
【0125】
次に、画素への書き込みが開始される。処理回路４２は、階調値０、１２７、・・・、１０２３のＤＴＨ［９：０］＝ＤＴＭ［９：０］を順次に出力する。これにより、Ｄ／Ａ変換電圧ＤＡＱが０．４Ｖから１．４Ｖまで順次に変化し、出力電圧ＶＱが７．５Ｖから１２．５Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。
【0126】
【0127】
水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝０、ＤＴＭ［９：０］＝１０２３を出力すると共に、ＤＴＨ［１０］を０から１にする。このとき、Ｄ／Ａ変換電圧ＤＡＱ＝１．４Ｖ、出力電圧ＶＱ＝７．５Ｖである。
【0128】
次に、処理回路４２は、第２初期化スイッチＳＷＲＮをオフからオンに、オンからオフにする。第１初期化スイッチＳＷＲＰはオフのままである。第２初期化スイッチＳＷＲＮがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが負極性用の初期化電圧ＮＶＲ＝１．４Ｖに初期化される。なお、図２１において、第２初期化スイッチＳＷＲＮがオンである期間が初期化期間に相当する。
【0129】
次に、画素への書き込みが開始される。処理回路４２は、階調値１０２３、８９５、・・・、０のＤＴＨ［９：０］＝ＤＴＭ［９：０］を順次に出力する。これにより、Ｄ／Ａ変換電圧ＤＡＱが１．４Ｖから０．４Ｖまで順次に変化し、出力電圧ＶＱが７．５Ｖから２．５Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。
【0130】
以上の実施形態において、電圧シフト回路７３は、正極駆動期間の初期化期間において演算増幅器７１の反転入力ノードＮＡＮに正極性用の初期化電圧ＰＶＲを供給する第１初期化スイッチＳＷＲＰと、負極駆動期間の初期化期間において演算増幅器７１の反転入力ノードＮＡＮに負極性用の初期化電圧ＮＶＲを供給する第２初期化スイッチＳＷＲＮと、を含む。
【0131】
本実施形態によれば、正極性駆動期間の初期化期間と負極性駆動期間の初期化期間とで異なる初期化電圧が、演算増幅器７１の反転入力ノードＮＡＮに設定される。これにより、第２駆動回路７０のゲイン（Ｃｆａ＋Ｃｆｂ）／Ｃｆａを約１／２に下げると共に、Ｄ／Ａ変換の階調数を２０４８から１／２の１０２４に下げることが可能になる。
【0132】
６．第５実施形態
第５実施形態において、第１駆動回路６０の構成と動作は第１実施形態又は第２実施形態と同様である。以下、第２駆動回路７０の構成と動作について、第１実施形態及び第３実施形態と異なる部分を主に説明する。
第５実施形態において、第１駆動回路６０の構成と動作は第１実施形態又は第２実施形態と同様である。以下、第２駆動回路７０の構成と動作について、第１実施形態及び第３実施形態と異なる部分を主に説明する。
【0133】
図２２は、第２駆動回路の第５詳細構成例である。本構成例において、電圧シフト回路７３は、初期化スイッチＳＷＲと第１シフト用キャパシターＣＦＲと第１電圧出力回路ＤＦＲと第２シフト用キャパシターＣＤＭと第２電圧出力回路ＤＤＭとを含む。
【0134】
Ｄ／Ａ変換回路７２には、階調データＤＴＭ［９：０］の下位ビットＤＴＭ［８：０］が入力される。Ｄ／Ａ変換回路７２は、下位ビットＤＴＭ［８：０］をＤ／Ａ変換電圧ＤＡＱにＤ／Ａ変換する。
【0135】
第２シフト用キャパシターＣＤＭの一端は、演算増幅器７１の反転入力ノードＮＡＮに接続される。第２電圧出力回路ＤＤＭには、階調データＤＴＭ［９：０］の上位ビットＤＴＭ［９］の論理反転信号である信号ＸＤＴＭ［９］が入力される。第２電圧出力回路ＤＤＭは、信号ＸＤＴＭ［９］がローレベルのときＶＳＬ＝０Ｖの電圧レベルの信号を第２シフト用キャパシターＣＤＭの他端に出力し、信号ＸＤＴＭ［９］がハイレベルのときＶＤＬ＝１．８Ｖの電圧レベルの信号を第２シフト用キャパシターＣＤＭの他端に出力する。
【0136】
Ｄ／Ａ変換電圧ＤＡＱの範囲１Ｖに対して、出力電圧ＶＱの範囲が１０Ｖ／４＝２．５Ｖになるように、ＣＤＭ、ＣＦＲ、Ｃｆｂ、Ｃｆａの容量値を設定する。このとき、ＣｆａとＣｆｂ＋ＣＦＲ＋ＣＤＭの分圧比は１．５：１なので、（Ｃｆｂ＋ＣＦＲ＋ＣＤＭ）／Ｃｆａ＝１．５である。また、第１シフト用キャパシターＣＦＲの他端の電圧が１．８Ｖ変化したとき、電圧ＶＦＢが０．５Ｖ変化するように、ＣＤＭ、ＣＦＲ、Ｃｆｂの容量値を設定する。このとき、ＣＦＲとＣｆｂ＋ＣＤＭの分圧比は１．３：０．５なので、（Ｃｆｂ＋ＣＤＭ）／ＣＦＲ＝１．３Ｖ／０．５Ｖ＝２．６である。また、第２シフト用キャパシターＣＤＭの他端の電圧が１．８Ｖ変化したとき、電圧ＶＦＢが１．０Ｖ変化するように、ＣＤＭ、ＣＦＲ、Ｃｆｂの容量値を設定する。このとき、ＣＤＭとＣｆｂ＋ＣＦＲの分圧比は０．８：１なので、（Ｃｆｂ＋ＣＦＲ）／ＣＤＭ＝０．８Ｖ／１Ｖ＝０．８である。
【0137】
図２３は、第２駆動回路の第６詳細構成例である。本構成例では、電圧シフト回路７３は、更に第１レベルシフターＬＳＦＲと第２レベルシフターＬＳＤＭとを含む。また、第１電圧出力回路ＤＦＲ及び第２電圧出力回路ＤＤＭの電源電圧がＶＤＨとＶＳＨである。これらレベルシフターと電圧出力回路の動作は、図１６のレベルシフターと電圧出力回路の動作と同様なので、説明を省略する。
【0138】
【0139】
水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝０、ＤＴＭ［８：０］＝２５５、ＸＤＴＭ［９］＝１を出力すると共に、ＤＴＨ［１０］を０から１にする。このとき、Ｄ／Ａ変換電圧ＤＡＱ＝０．９Ｖ、出力電圧ＶＱ＝７．５Ｖである。
【0140】
次に、処理回路４２は、信号ＸＦＲをローレベルからハイレベルにした後、初期化スイッチＳＷＲをオフからオンに、オンからオフにする。信号ＸＦＲがハイレベルであり且つ初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝ＶＣＬ＝０．９Ｖに初期化される。次に、処理回路４２は、信号ＸＦＲをハイレベルからローレベルにする。これにより、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが０．９Ｖから０．４Ｖにシフトされる。
【0141】
次に、画素への書き込みが開始される。処理回路４２は、階調値０、１２７、２５５、３７７、５１１のＤＴＨ［９：０］＝ＤＴＭ［９：０］を順次に出力する。このとき、ＸＤＴＭ［９］＝１、ＤＴＭ［８：０］＝０、１２７、２５５、３７７、５１１である。これにより、Ｄ／Ａ変換電圧ＤＡＱが０．４Ｖから１．４Ｖまで順次に変化し、出力電圧ＶＱが７．５Ｖから１０．０Ｖまで順次に変化する。
【0142】
処理回路４２は、信号ＸＤＴＭ［９］をハイレベルからローレベルにする。これにより、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが１．４Ｖから０．４Ｖにシフトされる。但し、次の画素に対する階調値がＤＴＨ［９：０］＝６３７なのでＶＱ＝１０．０Ｖ＋０．６２５Ｖとなり、フィードバックキャパシターの分圧によりＶＦＢ＝０．４Ｖ＋０．６２５／２．５＝０．４Ｖ＋０．２５Ｖになる。また、ＤＴＭ［８：０］＝１２７なのでＤＡＱ＝０．４Ｖ＋０．２５Ｖである。
【0143】
処理回路４２は、信号ＸＤＴＭ［９］をハイレベルからローレベルにした後、階調値６３９、７６７、８９５、１０２３のＤＴＨ［９：０］＝ＤＴＭ［９：０］を出力する。このとき、ＸＤＴＭ［９］＝０、ＤＴＭ［８：０］＝１２７、２５５、３７７、５１１である。これにより、Ｄ／Ａ変換電圧ＤＡＱが０．６５Ｖから１．４Ｖまで順次に変化し、出力電圧ＶＱが１０．６２５Ｖから１０．０Ｖまで順次に変化する。以上により、階調値０、１２７、・・・、１０２３のＤＴＨ［９：０］に対して出力電圧ＶＱが７．５Ｖから１２．５Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。
【0144】
【0145】
水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝０、ＤＴＭ［８：０］＝２５５、ＸＤＴＭ［９］＝０を出力すると共に、ＤＴＨ［１０］を０から１にする。このとき、Ｄ／Ａ変換電圧ＤＡＱ＝０．９Ｖ、出力電圧ＶＱ＝７．５Ｖである。
【0146】
次に、処理回路４２は、信号ＸＦＲをハイレベルからローレベルにした後、初期化スイッチＳＷＲをオフからオンに、オンからオフにする。信号ＸＦＲがローレベルであり且つ初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝ＶＣＬ＝０．９Ｖに初期化される。次に、処理回路４２は、信号ＸＦＲをローレベルからハイレベルにする。これにより、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが０．９Ｖから１．４Ｖにシフトされる。
【0147】
次に、画素への書き込みが開始される。処理回路４２は、ＤＴＨ［１０］を１から０にする。処理回路４２は、階調値１０２３、８９５、７６７、６３９、５１１のＤＴＨ［９：０］＝ＤＴＭ［９：０］を順次に出力する。このとき、ＸＤＴＭ［９］＝０であり、ＤＴＭ［８：０］＝５１１、３７７、２５５、１２７、０である。これにより、Ｄ／Ａ変換電圧ＤＡＱが１．４Ｖから０．４Ｖまで順次に変化し、出力電圧ＶＱが７．５Ｖから５．０Ｖまで順次に変化する。
【0148】
ＤＴＭ［９：０］が５１１以下から５１２以上になったとき、信号ＸＤＴＭ［９］がローレベルからハイレベルになる。これにより、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが０．４Ｖから１．４Ｖにシフトされる。但し、次の画素に対する階調値がＤＴＨ［９：０］＝３７７なのでＶＱ＝５．０Ｖ－０．６２５Ｖとなり、フィードバックキャパシターの分圧によりＶＦＢ＝１．４Ｖ－０．６２５／２．５＝１．４Ｖ－０．２５Ｖになる。また、ＤＴＭ［８：０］＝３７７なのでＤＡＱ＝１．４Ｖ－０．２５Ｖである。
【0149】
処理回路４２は、階調値３７７、２５５、１２７、０のＤＴＨ［９：０］＝ＤＴＭ［９：０］を順次に出力する。このとき、ＸＤＴＭ［９］＝１であり、ＤＴＭ［８：０］＝３７７、２５５、１２７、０である。これにより、Ｄ／Ａ変換電圧ＤＡＱが１．１５Ｖから０．４Ｖまで順次に変化し、出力電圧ＶＱが４．３７５Ｖから２．５Ｖまで順次に変化する。以上により、階調値１０２３、８９５、・・・、０のＤＴＨ［９：０］に対して出力電圧ＶＱが７．５Ｖから２．５Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。
【0150】
以上の実施形態において、電圧シフト回路７３は、極性反転信号ＦＲと階調データＤＴＭ［９：０］の上位ビットＤＴＭ［９］に基づいて、演算増幅器７１の反転入力ノードＮＡＮの電圧をシフトする。
【0151】
本実施形態によれば、出力電圧ＶＱの範囲２．５Ｖ～１２．５Ｖが４つの範囲２．５Ｖ～５Ｖ、５Ｖ～７．５Ｖ、７．５Ｖ～１０Ｖ、１０Ｖ～１２．５Ｖに分割され、その各範囲とＤ／Ａ変換電圧ＤＡＱの範囲０．４Ｖ～１．４Ｖとが対応付けられる。これにより、第２駆動回路７０のゲイン（Ｃｆａ＋Ｃｆｂ）／Ｃｆａを約１／４に下げると共に、Ｄ／Ａ変換の階調数を２０４８から１／４の５１２に下げることが可能になる。
【0152】
また本実施形態では、電圧シフト回路７３は初期化スイッチＳＷＲと第１シフト用キャパシターＣＦＲと第１電圧出力回路ＤＦＲと第２シフト用キャパシターＣＤＭと第２電圧出力回路ＤＤＭとを含む。初期化スイッチＳＷＲは、初期化期間においてオンになり、演算増幅器７１の反転入力ノードＮＡＮに基準電圧ＶＲＥＦを供給する。第１シフト用キャパシターＣＦＲの一端が、演算増幅器７１の反転入力ノードＮＡＮに電気的に接続される。第１電圧出力回路ＤＦＲは、初期化期間において第１シフト用キャパシターＣＦＲの他端に極性反転信号ＦＲに基づく電圧を出力する。第２シフト用キャパシターＣＤＭの一端が、演算増幅器７１の反転入力ノードＮＡＮに電気的に接続される。第２電圧出力回路ＤＤＭは、第２シフト用キャパシターＣＤＭの他端に階調データＤＴＭ［９：０］の上位ビットＤＴＭ［９］に基づく電圧を出力する。
【0153】
本実施形態によれば、第１電圧出力回路ＤＦＲが極性反転信号ＦＲに基づいて第１シフト用キャパシターＣＦＲの他端の電圧を変化させることで、第１シフト用キャパシターＣＦＲと、第２フィードバックキャパシターＣｆｂ及び第２シフト用キャパシターＣＤＭとの分圧により演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢがシフトする。また、第２電圧出力回路ＤＤＭが上位ビットＤＴＭ［９］に基づいて第２シフト用キャパシターＣＤＭの他端の電圧を変化させることで、第２シフト用キャパシターＣＤＭと、第２フィードバックキャパシターＣｆｂ及び第１シフト用キャパシターＣＦＲとの分圧により演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢがシフトする。
【0154】
７．電子器機
図２６は、本実施形態のドライバーを含む電子機器の構成例である。本実施形態の電子機器として、表示装置を搭載する種々の電子機器を想定できる。例えば、電子器機は、プロジェクター、テレビション装置、情報処理装置、携帯型情報端末、カーナビゲーションシステム、又は携帯型ゲーム端末等である。
図２６は、本実施形態のドライバーを含む電子機器の構成例である。本実施形態の電子機器として、表示装置を搭載する種々の電子機器を想定できる。例えば、電子器機は、プロジェクター、テレビション装置、情報処理装置、携帯型情報端末、カーナビゲーションシステム、又は携帯型ゲーム端末等である。
【0155】
電子機器５００は、電気光学装置４００、表示コントローラー３００と、処理装置３１０と、記憶部３２０と、ユーザーインターフェース部３３０と、データインターフェース部３４０とを含む。電気光学装置４００は、ドライバー１００と電気光学パネル２００とを含む。
【0156】
電気光学パネル２００は例えばマトリックス型の液晶表示パネルである。或は、電気光学パネル２００は自発光素子を用いたＥＬ表示パネルであってもよい。ＥＬはElectro-Luminescenceの略である。ユーザーインターフェース部３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。例えば、ボタン、マウス、キーボード、又は電気光学パネル２００に装着されたタッチパネル等で構成される。データインターフェース部３４０は、画像データ又は制御データの入出力を行うインターフェース部である。例えばＵＳＢ等の有線通信インターフェース、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、データインターフェース部３４０から入力された画像データを記憶する。或は、記憶部３２０は、処理装置３１０又は表示コントローラー３００のワーキングメモリーとして機能する。処理装置３１０は、電子機器の各部の制御処理や種々のデータ処理を行う。処理装置３１０は、例えばＣＰＵ又はマイクロコンピューター等のプロセッサーである。表示コントローラー３００はドライバー１００の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース部３４０又は記憶部３２０から転送された画像データを、ドライバー１００が受け付け可能な形式に変換し、その変換された画像データをドライバー１００へ出力する。ドライバー１００は、表示コントローラー３００から転送された画像データに基づいて電気光学パネル２００を駆動する。
【0157】
以上に説明した本実施形態のドライバーは、階調データに基づいて、電気光学パネルの信号供給線にデータ信号を供給する第１駆動回路と、信号供給線に電気的に接続された第２駆動回路と、を含む。第２駆動回路は、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器と、演算増幅器の出力ノードと信号供給線との間に配置される出力キャパシターと、を含む。第２駆動回路は、演算増幅器の反転入力ノードと信号供給線との間に配置される第１フィードバックキャパシターと、一端が演算増幅器の反転入力ノードに接続される第２フィードバックキャパシターと、を含む。
【0158】
本実施形態によれば、出力キャパシターと第１フィードバックキャパシターにより演算増幅器と信号供給線がＤＣ的に非接続になる。また、第１フィードバックキャパシターと第２フィードバックキャパシターにより信号供給線の電圧が分圧されて演算増幅器の反転入力ノードにフィードバックされる。以上により、信号供給線の電圧よりも低い電圧が演算増幅器の反転入力ノードに印加されるので、演算増幅器を、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。また、演算増幅器を低い耐圧のトランジスターにより構成することで、演算増幅器を高い移動度のトランジスターで構成できる。これにより、演算増幅器の増幅率と周波数応答特性を両立できる。また、それによって演算増幅器の消費電力を抑えることが可能になる。
【0159】
また本実施形態では、第２駆動回路は、演算増幅器の反転入力ノードに対して、階調データに基づくＤ／Ａ変換電圧を供給するＤ／Ａ変換回路を含んでもよい。第２フィードバックキャパシターの他端は、所定電位ノードに電気的に接続されてもよい。
【0160】
本実施形態によれば、Ｄ／Ａ変換電圧と、信号供給線から演算増幅器の反転入力ノードにフィードバックされた電圧との間に差が生じたとき、演算増幅器が出力キャパシターを介して信号供給線に電荷を供給することで、信号供給線の電圧と、階調データに対応した目標電圧との差を補正できる。これにより、第１駆動回路により信号供給線に出力された電圧と目標電圧との間に誤差がある場合であっても、第２駆動回路が、その誤差を補正できる。
【0161】
また本実施形態では、第２フィードバックキャパシターの容量は、第１フィードバックキャパシターの容量より大きくてもよい。
【0162】
本実施形態によれば、第２駆動回路のゲインが２より大きくなるので、演算増幅器に印加される電圧範囲は、信号供給線の電圧範囲の１／２より小さくなる。これにより、演算増幅器を、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。
【0163】
また本実施形態では、第１駆動回路を構成するトランジスターのソースードレイン間距離の長さが、第２駆動回路を構成するトランジスターのソースードレイン間距離の長さよりも長くてもよい。または、第１駆動回路を構成するトランジスターのゲート絶縁膜の膜厚が、第２駆動回路を構成するトランジスターのゲート絶縁膜の膜厚よりも厚くてもよい。
【0164】
本実施形態によれば、演算増幅器を含む第２駆動回路構成するトランジスターを、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターで構成できる。
【0165】
また本実施形態では、ドライバーは、初期化期間においてオンになり、演算増幅器の反転入力ノードに基準電圧を供給する初期化スイッチを含んでもよい。
【0166】
本実施形態によれば、演算増幅器の反転入力ノードが基準電圧を基準として変化する。Ｄ／Ａ変換電圧の範囲を（基準電圧－ΔＶ１）～（基準電圧＋ΔＶ２）と表したとき、（基準電圧－ΔＶ１）が第２駆動回路の低電位側電源電圧より高く、（基準電圧＋ΔＶ２）が第２駆動回路の高電位側電源電圧より低くなるように基準電圧を設定しておけばよい。
【0167】
また本実施形態では、第１駆動回路は、階調データに対応する第１～第ｎキャパシター駆動電圧を第１～第ｎキャパシター駆動用ノードに出力するキャパシター駆動回路と、信号供給線と、第１～第ｎキャパシター駆動用ノードとの間に配置される第１～第ｎキャパシターを有するキャパシター回路と、を含んでもよい。ｎは２以上の整数である。
【0168】
本実施形態によれば、キャパシター駆動回路が、階調データに対応する第１～第ｎキャパシター駆動電圧を出力することで、第１～第ｎキャパシターが、階調データに対応する電荷量の電荷を信号供給線に出力する。これにより、階調データに対応する電圧が信号供給線に出力される。この駆動はフィードバック制御されていないので、その駆動により出力される電圧と目標電圧との間に誤差が生じることがある。第２駆動回路は、その誤差をフィードバック制御によって補正できる。
【0169】
また本実施形態では、ドライバーは、第１駆動回路を制御する制御回路を含んでもよい。第１駆動回路は、高電位側電源電圧が供給されるノードと信号供給線との間に配置される第１駆動トランジスター群と、低電位側電源電圧が供給されるノードと信号供給線との間に配置される第２駆動トランジスター群と、を含んでもよい。制御回路は、階調データに基づいて、第１駆動トランジスター群の各トランジスター又は第２駆動トランジスター群の各トランジスターを、オン又はオフに制御してもよい。
【0170】
本実施形態によれば、階調データに基づいて第１駆動トランジスター群又は第２駆動トランジスター群のうちオンされたトランジスターが、階調データに対応する電荷量の電荷を信号供給線に出力する。これにより、階調データに対応する電圧が信号供給線に出力される。この駆動はフィードバック制御されていないので、その駆動により出力される電圧と目標電圧との間に誤差が生じることがある。第２駆動回路は、その誤差をフィードバック制御によって補正できる。
【0171】
また本実施形態では、ドライバーは、演算増幅器の反転入力ノードに電気的に接続され、反転入力ノードの電圧をシフトする電圧シフト回路を含んでもよい。
【0172】
本実施形態によれば、電圧シフト回路が演算増幅器の反転入力ノードの電圧をシフトすることで、反転入力ノードの電圧の基準がシフトされる。信号供給線に出力される電圧の範囲を複数の範囲に分割して各範囲に対して反転入力ノードの電圧の基準をシフトすることで、信号供給線に出力される電圧の各範囲とＤ／Ａ変換電圧の範囲とを対応付けることが可能になる。これにより、第２駆動回路のゲインを下げると共に、Ｄ／Ａ変換の階調数を下げることが可能になる。
【0173】
また本実施形態では、電圧シフト回路は、極性反転信号に基づいて、正極性駆動期間の初期化期間と負極性駆動期間の初期化期間とで異なる初期化電圧を、演算増幅器の反転入力ノードに設定してもよい。
【0174】
本実施形態によれば、正極性駆動期間における信号供給線に出力される電圧の範囲とＤ／Ａ変換電圧の範囲とが対応付けられ、負極性駆動期間における信号供給線に出力される電圧の範囲とＤ／Ａ変換電圧の範囲とが対応付けられる。これにより、第２駆動回路７０のゲインを約１／２にすると共に、Ｄ／Ａ変換の階調数を１／２に下げることが可能になる。
【0175】
また本実施形態では、電圧シフト回路は、初期化期間においてオンになり、演算増幅器の反転入力ノードに基準電圧を供給する初期化スイッチを含んでもよい。電圧シフト回路は、一端が演算増幅器の反転入力ノードに電気的に接続されるシフト用キャパシターと、初期化期間においてシフト用キャパシターの他端に極性反転信号に基づく電圧を出力する電圧出力回路と、を含んでもよい。
【0176】
本実施形態によれば、電圧出力回路が極性反転信号に基づいてシフト用キャパシターの他端の電圧を変化させることで、シフト用キャパシターと第２フィードバックキャパシターの分圧により演算増幅器の反転入力ノードの電圧がシフトする。
【0177】
また本実施形態では、電圧シフト回路は、正極駆動期間の初期化期間において、演算増幅器の反転入力ノードに正極性用の初期化電圧を供給する第１初期化スイッチと、負極駆動期間の初期化期間において、演算増幅器の反転入力ノードに負極性用の初期化電圧を供給する第２初期化スイッチと、を含んでもよい。
【0178】
本実施形態によれば、正極性駆動期間の初期化期間と負極性駆動期間の初期化期間とで異なる初期化電圧が、演算増幅器の反転入力ノードに設定される。これにより、第２駆動回路のゲインを約１／２に下げると共に、Ｄ／Ａ変換の階調数を１／２に下げることが可能になる。
【0179】
また本実施形態では、電圧シフト回路は、極性反転信号と階調データの上位ビットに基づいて、演算増幅器の反転入力ノードの電圧をシフトしてもよい。
【0180】
本実施形態によれば、信号供給線に出力される電圧の範囲が４つの範囲に分割され、その各範囲とＤ／Ａ変換電圧の範囲とが対応付けられる。これにより、第２駆動回路のゲインを約１／４に下げると共に、Ｄ／Ａ変換の階調数を１／４に下げることが可能になる。
【0181】
また本実施形態では、電圧シフト回路は、初期化期間においてオンになり、演算増幅器の反転入力ノードに基準電圧を供給する初期化スイッチを含んでもよい。電圧シフト回路は、一端が演算増幅器の反転入力ノードに電気的に接続される第１シフト用キャパシターと、初期化期間において第１シフト用キャパシターの他端に極性反転信号に基づく電圧を出力する第１電圧出力回路と、を含んでもよい。電圧シフト回路は、一端が演算増幅器の反転入力ノードに電気的に接続される第２シフト用キャパシターと、第２シフト用キャパシターの他端に階調データの上位ビットに基づく電圧を出力する第２電圧出力回路と、を含んでもよい。
【0182】
本実施形態によれば、第１電圧出力回路が極性反転信号に基づいて第１シフト用キャパシターの他端の電圧を変化させることで、第１シフト用キャパシターと、第２フィードバックキャパシター及び第２シフト用キャパシターとの分圧により演算増幅器の反転入力ノードの電圧がシフトする。また、第２電圧出力回路が階調データの上位ビットに基づいて第２シフト用キャパシターの他端の電圧を変化させることで、第２シフト用キャパシターと、第２フィードバックキャパシター及び第１シフト用キャパシターとの分圧により演算増幅器の反転入力ノードの電圧がシフトする。
【0183】
また本実施形態の電気光学装置は、上記のいずれかに記載されたドライバーと、電気光学パネルと、を含む。
【0184】
また本実施形態の電子機器は、上記のいずれかに記載されたドライバーを含む。
【0185】
なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また制御回路、データ線駆動回路、ドライバー、電気光学パネル、電気光学装置、及び電子器機等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【0186】
１０…キャパシター回路、２０…キャパシター駆動回路、３０…可変容量回路、４０…制御回路、４２…処理回路、４４…インターフェース回路、４８…レジスター回路、５０…検出回路、６０…第１駆動回路、７０…第２駆動回路、７１…演算増幅器、７２…Ｄ／Ａ変換回路、７３…電圧シフト回路、１００…ドライバー、１１０…データ線駆動回路、２００…電気光学パネル、３００…表示コントローラー、３１０…処理装置、３２０…記憶部、３３０…ユーザーインターフェース部、３４０…データインターフェース部、４００…電気光学装置、５００…電子機器、Ｃ１～Ｃ１１…キャパシター、ＣＤＭ…第２シフト用キャパシター、ＣＦＲ…第１シフト用キャパシター、ＣＱ…出力キャパシター、Ｃｆａ…第１フィードバックキャパシター、Ｃｆｂ…第２フィードバックキャパシター、ＤＤＭ…第２電圧出力回路、ＤＦＲ…第１電圧出力回路、ＤＬ１～ＤＬ１２８０…データ線、ＤＲ１～ＤＲ１１…駆動回路、ＤＴＨ［１０：０］…階調データ、ＤＴＭ［９：０］…階調データ、ＦＲ…極性反転信号、ＧＤ［９：０］…階調データ、ＬＳＤＭ…第２レベルシフター、ＬＳＦＲ…第１レベルシフター、ＮＶＲ，ＰＶＲ…初期化電圧、ＳＰＬ１～ＳＰＬ８…信号供給線、ＳＷＥＰ～ＳＷＥＰ１２８０…データ線スイッチ、ＳＷＲ…初期化スイッチ、ＳＷＲＮ…第２初期化スイッチ、ＳＷＲＰ…第１初期化スイッチ、ＴＲＧ１…第１駆動トランジスター群、ＴＲＧ２…第２駆動トランジスター群、ＶＲＥＦ…基準電圧
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】