特開 2023-182988 ドライバー、電気光学装置及び電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023182988

(43)【公開日】2023-12-27

(54)【発明の名称】ドライバー、電気光学装置及び電子機器

(51)【国際特許分類】

   G09G 3/36 20060101AFI20231220BHJP

   G09G 3/20 20060101ALI20231220BHJP

   G02F 1/133 20060101ALI20231220BHJP

   H01L 21/8234 20060101ALI20231220BHJP

【ＦＩ】

G09G3/36

G09G3/20 623B

G09G3/20 623R

G09G3/20 642P

G09G3/20 611J

G09G3/20 611A

G09G3/20 623F

G09G3/20 641C

G09G3/20 621H

G09G3/20 621F

G09G3/20 621M

G09G3/20 680G

G09G3/20 641P

G09G3/20 612R

G09G3/20 621L

G09G3/20 621B

G02F1/133 550

H01L27/088 C

H01L27/06 102A

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2022096322

(22)【出願日】2022-06-15

(71)【出願人】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100179475

【弁理士】

【氏名又は名称】仲井 智至

(74)【代理人】

【識別番号】100216253

【弁理士】

【氏名又は名称】松岡 宏紀

(74)【代理人】

【識別番号】100225901

【弁理士】

【氏名又は名称】今村 真之

(72)【発明者】

【氏名】森田 晶

(72)【発明者】

【氏名】番匠 遼太

【テーマコード（参考）】

2H193

5C006

5C080

5F048

【Ｆターム（参考）】

2H193ZA02

2H193ZC23

2H193ZD23

2H193ZF05

2H193ZF07

2H193ZF34

2H193ZR02

5C006AA16

5C006AC21

5C006AC26

5C006AF43

5C006AF46

5C006AF50

5C006AF51

5C006AF52

5C006AF53

5C006AF54

5C006AF64

5C006AF67

5C006AF83

5C006BB11

5C006BC03

5C006BC11

5C006BC23

5C006BF09

5C006BF14

5C006BF16

5C006BF24

5C006BF25

5C006BF31

5C006BF37

5C006BF46

5C006BF49

5C006BF50

5C006EB05

5C006EC02

5C006EC11

5C006FA14

5C006FA18

5C006FA37

5C006FA46

5C006FA47

5C006FA51

5C080AA06

5C080AA10

5C080BB05

5C080DD08

5C080DD09

5C080DD19

5C080DD21

5C080DD25

5C080DD26

5C080DD28

5C080EE29

5C080GG01

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ05

5C080KK02

5C080KK07

5C080KK23

5C080KK50

5F048AA05

5F048AB10

5F048AC01

5F048AC10

5F048BB03

5F048BB15

5F048BD10

(57)【要約】

【課題】階調数を変えることなく画素を駆動する電圧の範囲を変更できるドライバー等を提供すること。
【解決手段】ドライバー１００は、第１駆動回路６０と第２駆動回路７０とを含む。第２駆動回路７０は、演算増幅器７１と出力キャパシターＣＱと第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂとを含む。出力キャパシターＣＱの一端は、演算増幅器７１の出力ノードと接続され、他端は、信号供給線と接続される。第１フィードバックキャパシターＣｆａの一端は、演算増幅器７１の反転入力ノードと接続され、他端は、信号供給線と接続される。第２フィードバックキャパシターＣｆｂの一端は、演算増幅器７１の反転入力ノードと接続され、他端は、所定電位ノードと接続される。第１フィードバックキャパシターＣｆａ及び第２フィードバックキャパシターＣｆｂの少なくとも一方は、容量値が可変のキャパシターである。
【選択図】 図４

【特許請求の範囲】

【請求項1】

階調データに基づいて、電気光学パネルの信号供給線にデータ信号を供給する第１駆動回路と、
演算増幅器と、一端が前記演算増幅器の出力ノードと電気的に接続され、他端が前記信号供給線と電気的に接続される出力キャパシターと、一端が前記演算増幅器の反転入力ノードと電気的に接続され、他端が前記信号供給線と電気的に接続される第１フィードバックキャパシターと、一端が前記演算増幅器の前記反転入力ノードと電気的に接続され、他端が所定電位ノードと電気的に接続される第２フィードバックキャパシターと、を含み、前記信号供給線に電気的に接続された第２駆動回路と、
を含み、
前記第１フィードバックキャパシター及び前記第２フィードバックキャパシターの少なくとも一方は、容量値が可変のキャパシターであることを特徴とするドライバー。

【請求項2】

請求項１に記載されたドライバーにおいて、
前記第２駆動回路は、
前記演算増幅器の前記反転入力ノードに対して、前記階調データに基づくＤ／Ａ変換電圧を供給するＤ／Ａ変換回路を含むことを特徴とするドライバー。

【請求項3】

請求項１に記載されたドライバーにおいて、
前記演算増幅器は、
前記第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成されることを特徴とするドライバー。

【請求項4】

請求項３に記載されたドライバーにおいて、
前記第１駆動回路を構成するトランジスターのソースードレイン間距離の長さが、前記第２駆動回路を構成するトランジスターのソースードレイン間距離の長さよりも長い、または、前記第１駆動回路を構成するトランジスターのゲート絶縁膜の膜厚が、前記第２駆動回路を構成するトランジスターのゲート絶縁膜の膜厚よりも厚いことを特徴とするドライバー。

【請求項5】

請求項１に記載されたドライバーにおいて、
前記第２フィードバックキャパシターの容量値は、前記第１フィードバックキャパシターの容量値より大きいことを特徴とするドライバー。

【請求項6】

請求項１に記載されたドライバーにおいて、
前記可変の容量値に応じたゲインで前記階調データを乗算処理した第２階調データを出力する処理回路を含み、
前記第１駆動回路は、
前記第２階調データに基づいて前記信号供給線に前記データ信号を供給することを特徴とするドライバー。

【請求項7】

請求項１に記載されたドライバーにおいて、
前記第１フィードバックキャパシターは、
前記信号供給線と前記演算増幅器の前記反転入力ノードとの間に直列に配置されたスイッチとキャパシターの対が、複数並列に配置された第１スイッチ群及び第１キャパシター群を含み、
前記第２フィードバックキャパシターは、
前記演算増幅器の前記反転入力ノードと前記所定電位ノードとの間に直列に配置されたスイッチとキャパシターの対が、複数並列に配置された第２スイッチ群及び第２キャパシター群を含むことを特徴とするドライバー。

【請求項8】

請求項１乃至７のいずれか一項に記載されたドライバーにおいて、
初期化期間においてオンになり、基準電圧を前記演算増幅器の前記反転入力ノードに供給する初期化スイッチを含むことを特徴とするドライバー。

【請求項9】

請求項１乃至７のいずれか一項に記載されたドライバーにおいて、
前記第１駆動回路は、
前記階調データに対応する第１～第ｎキャパシター駆動電圧（ｎは２以上の整数）を第１～第ｎキャパシター駆動用ノードに出力するキャパシター駆動回路と、
前記信号供給線と、前記第１～第ｎキャパシター駆動用ノードとの間に配置される第１～第ｎキャパシターを有するキャパシター回路と、
を含むことを特徴とするドライバー。

【請求項10】

請求項１乃至７のいずれか一項に記載されたドライバーにおいて、
前記第１駆動回路を制御する制御回路を含み、
前記第１駆動回路は、
高電位側電源電圧が供給されるノードと前記信号供給線の間に配置される第１駆動トランジスター群と、
低電位側電源電圧が供給されるノードと前記信号供給線の間に配置される第２駆動トランジスター群と、
を含み、
前記制御回路は、
前記階調データに基づいて、前記第１駆動トランジスター群の各トランジスター又は前記第２駆動トランジスター群の各トランジスターを、オン又はオフに制御することを特徴とするドライバー。

【請求項11】

請求項１乃至７のいずれか一項に記載されたドライバーにおいて、
前記演算増幅器の前記反転入力ノードに電気的に接続され、前記反転入力ノードの電圧をシフトする電圧シフト回路を含むことを特徴とするドライバー。

【請求項12】

請求項１１に記載されたドライバーにおいて、
前記電圧シフト回路は、
極性反転信号に基づいて、正極性駆動期間の前記初期化期間と負極性駆動期間の前記初期化期間とで異なる初期化電圧を、前記演算増幅器の前記反転入力ノードに設定することを特徴とするドライバー。

【請求項13】

階調データに基づいて、電気光学パネルの信号供給線にデータ信号を供給する第１駆動回路と、
演算増幅器と、一端が前記演算増幅器の出力ノードと電気的に接続され、他端が前記信号供給線と電気的に接続される出力キャパシターと、一端が前記演算増幅器の反転入力ノードと電気的に接続され、他端が前記信号供給線と電気的に接続され、容量値が可変のキャパシターである第１フィードバックキャパシターと、一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第１～第ｍ電圧出力用キャパシター（ｍは２以上の整数）と、前記第１～第ｍ電圧出力用キャパシターの他端に、前記階調データに基づく電圧を出力する第１～第ｍ電圧出力回路と、を含み、前記信号供給線に電気的に接続された第２駆動回路と、
を含むことを特徴とするドライバー。

【請求項14】

請求項１３に記載されたドライバーにおいて、
前記演算増幅器は、
前記第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成されることを特徴とするドライバー。

【請求項15】

請求項１４に記載されたドライバーにおいて、
前記第１駆動回路を構成するトランジスターのソースードレイン間距離の長さが前記第２駆動回路を構成するトランジスターのソースードレイン間距離の長さよりも長い、または、前記第１駆動回路を構成するトランジスターのゲート絶縁膜の膜厚が前記第２駆動回路を構成するトランジスターのゲート絶縁膜の膜厚よりも厚いことを特徴とするドライバー。

【請求項16】

請求項１乃至７のいずれか一項に記載されたドライバーと、
前記電気光学パネルと、
を含むことを特徴とする電気光学装置。

【請求項17】

請求項１乃至７のいずれか一項に記載されたドライバーを含むことを特徴とする電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ドライバー、電気光学装置及び電子機器等に関する。

【背景技術】

【0002】

特許文献１には、容量駆動回路とアンプ回路とを含み、電気光学パネルを駆動するドライバーが開示されている。アンプ回路は、容量駆動回路により電気光学パネルを駆動する容量駆動が開始された後に、階調データに対応するデータ電圧をデータ電圧出力端子に出力する電圧駆動を行う。これにより、電気光学パネルのソース線スイッチがオフからオンになった後のデータ線の電圧低下が、アンプ回路により補われるので、容量駆動におけるデータ電圧の精度低下が抑制される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１６－８０８０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

液晶パネルの駆動において、液晶パネルに入射する光の色、又は液晶パネルに用いられる液晶材料に応じて、駆動電圧の範囲が異なる。上記特許文献１では、アンプ回路としてボルテージフォロア回路が用いられておりアンプ回路のゲインが固定であるため、駆動電圧の範囲を変えることが困難であるという課題がある。例えば、上記特許文献１では、階調範囲つまり階調数を変えることによって駆動電圧の範囲を変える、或いは、階調数を変えずに電源電圧又はゲイン等を変えることで駆動電圧の範囲を変えて駆動回路を作り直す必要がある。

【課題を解決するための手段】

【0005】

本開示の一態様は、階調データに基づいて、電気光学パネルの信号供給線にデータ信号を供給する第１駆動回路と、演算増幅器と、一端が前記演算増幅器の出力ノードと電気的に接続され、他端が前記信号供給線と電気的に接続される出力キャパシターと、一端が前記演算増幅器の反転入力ノードと電気的に接続され、他端が前記信号供給線と電気的に接続される第１フィードバックキャパシターと、一端が前記演算増幅器の前記反転入力ノードと電気的に接続され、他端が所定電位ノードと電気的に接続される第２フィードバックキャパシターと、を含み、前記信号供給線に電気的に接続された第２駆動回路と、を含み、前記第１フィードバックキャパシター及び前記第２フィードバックキャパシターの少なくとも一方は、容量値が可変のキャパシターであるドライバーに関係する。

【0006】

また本開示の他の態様は、上記のドライバーと、前記電気光学パネルと、を含む電気光学装置に関係する。

【0007】

また本開示の更に他の態様は、上記のドライバーを含むことを特徴とする電子機器。

【図面の簡単な説明】

【0008】

【図1】電気光学装置の構成例。

【図2】ドライバーの第１詳細構成例。

【図3】第１駆動回路の第１詳細構成例。

【図4】第２駆動回路の第１詳細構成例。

【図5】可変容量キャパシターの詳細構成例。

【図6】液晶表示パネルに入射する光の色と画素の透過率特性との関係を示す図。

【図7】第１駆動回路に入力される階調データと電圧の関係を示す図。

【図8】第２駆動回路に入力される階調データと電圧の関係を示す図。

【図9】第１駆動回路と第２駆動回路の動作を説明する第１波形例。

【図10】第１駆動回路と第２駆動回路の動作を説明する第２波形例。

【図11】第１駆動回路と第２駆動回路の動作を説明する第３波形例。

【図12】ドライバーの第２詳細構成例。

【図13】階調データ、設定データ及びデータ電圧の関係を説明する図。

【図14】第１駆動回路の第２詳細構成例。

【図15】第１駆動回路と第２駆動回路の動作を説明する第４波形例。

【図16】第２駆動回路の第２詳細構成例。

【図17】階調データとＤ／Ａ変換電圧の関係。

【図18】第１駆動回路と第２駆動回路の動作を説明する第５波形例。

【図19】第１駆動回路と第２駆動回路の動作を説明する第６波形例。

【図20】第２駆動回路の第３詳細構成例。

【図21】第２駆動回路の第４詳細構成例。

【図22】電子機器の構成例。

【発明を実施するための形態】

【0009】

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

【0010】

１．電気光学装置
図１に、電気光学装置の構成例を示す。電気光学装置４００は、ドライバー１００と電気光学パネル２００とを含む。以下では、相展開駆動方式の電気光学装置４００を例に説明するが、これに限定されず、例えば電気光学装置４００はデマルチプレクス駆動方式であってもよい。

【0011】

ドライバー１００は、電気光学パネル２００の信号供給線にデータ信号を出力することで電気光学パネル２００を駆動する。なお、１つの画素に１回に書き込まれる電圧をデータ電圧と呼ぶこととする。そして、複数の画素が時系列的に駆動されるときに、その各画素に対するデータ電圧が時系列的な信号として信号供給線に出力されるが、この信号供給線への信号をデータ信号と呼ぶこととする。

【0012】

電気光学パネル２００の走査線を駆動する走査線駆動回路はドライバー１００に含まれてもよいし、ドライバー１００の外部に設けられてもよい。ドライバー１００は、例えば、複数の回路素子が半導体基板に集積された集積回路装置である。ドライバー１００は、制御回路４０と、第１～第ｋデータ線駆動回路ＤＤ１～ＤＤｋとを含む。ｋは２以上の整数である。なお、以下ではｋ＝８の場合を例に説明する。

【0013】

制御回路４０は、データ線駆動回路ＤＤ１～ＤＤ８の各データ線駆動回路に対して、対応する階調データを出力する。また制御回路４０は、データ線スイッチを制御する制御信号ＥＮＢＸを、電気光学パネル２００に出力する。

【0014】

データ線駆動回路ＤＤ１～ＤＤ８は、階調データをデータ電圧に変換し、そのデータ電圧を出力電圧ＶＱ１～ＶＱ８として電気光学パネル２００の信号供給線ＳＰＬ１～ＳＰＬ８へ出力する。時系列の階調データに応じて出力電圧ＶＱ１～ＶＱ８が変化していくが、その変化する出力電圧ＶＱ１～ＶＱ８による信号が、上述したデータ信号に相当する。

【0015】

電気光学パネル２００は、第１～第８信号供給線ＳＰＬ１～ＳＰＬ８と、第１～第１２８０データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０と、第１～第１２８０データ線ＤＬ１～ＤＬ１２８０と、を含む。データ線はｋ×ｔ本であってよい。ｔは２以上の整数である。ここではＷＸＧＡを例にとり、ｔ＝１６０としている。

【0016】

データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０のうちデータ線スイッチＳＷＥＰ（（ｊ－１）×ｋ＋１）～ＳＷＥＰ（ｊ×ｋ）の一端は、信号供給線ＳＰＬ１～ＳＰＬ８に接続される。ｊは１６０以下の整数である。例えばｊ＝１の場合にはデータ線スイッチＳＷＥＰ１～ＳＷＥＰ８である。

【0017】

データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０の各々は、例えばＴＦＴ等で構成され、制御信号ＥＮＢＸに基づいて制御される。ＴＦＴはThin Film Transistorの略である。例えば、電気光学パネル２００は不図示のスイッチ制御回路を含み、そのスイッチ制御回路が制御信号ＥＮＢＸに基づいてデータ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０をオン又はオフに制御する。

【0018】

データ線駆動回路ＤＤ１～ＤＤ８が水平走査期間において１６０回の駆動を行い、そのｊ番目の駆動においてデータ線スイッチＳＷＥＰ（（ｊ－１）×ｋ＋１）～ＳＷＥＰ（ｊ×ｋ）がオンであり、それ以外のデータ線スイッチがオフである。これにより、ｊ番目の駆動においてデータ線ＤＬ（（ｊ－１）×ｋ＋１）～ＤＬ（ｊ×ｋ）が駆動される。データ線駆動回路ＤＤ１に着目すると、水平走査期間においてデータ線スイッチＳＷＥＰ１、ＳＷＥＰ２、・・・、ＳＷＥＰ１２７３が順次にオンになり、データ線駆動回路ＤＤ１がデータ線ＤＬ１、ＤＬ２、・・・、ＤＬ１２７３を順次に駆動する。

【0019】

２．第１実施形態
図２は、ドライバーの第１詳細構成例である。ドライバー１００は、データ線駆動回路１１０と、制御回路４０とを含む。データ線駆動回路１１０は、図１のデータ線駆動回路ＤＤ１～ＤＤ８のうち任意の１つに対応する。

【0020】

データ線駆動回路１１０は、第１駆動回路６０と、第２駆動回路７０と、可変容量回路３０と、検出回路５０とを含む。制御回路４０は、処理回路４２と、インターフェース回路４４と、レジスター回路４８とを含む。

【0021】

インターフェース回路４４は、ドライバー１００を制御する表示コントローラー３００とドライバー１００との間のインターフェース処理を行う。インターフェース回路４４は、表示コントローラー３００から受信した階調データＧＤ［９：０］を処理回路４２に出力する。なお、受信される階調データのビット数は任意であってよい。インターフェース回路４４は、例えば、ＬＶＤＳ方式、パラレルＲＧＢ方式又はディスプレイポート方式等の画像インターフェース回路である。ＬＶＤＳは、Low Voltage Differential Signalingの略である。

【0022】

処理回路４２は、ドライバー１００に電源が投入されたときの初期化処理等において、可変容量回路３０の容量値の設定データＣＳＷ［４：０］を決定し、その設定データＣＳＷ［４：０］をレジスター回路４８に記憶させる。処理回路４２は、電気光学パネル２００を駆動する通常動作時において、レジスター回路４８から読み出した設定データＣＳＷ［４：０］により可変容量回路３０の容量値を設定する。また処理回路４２は、階調データＧＤ［９：０］に基づいて、階調データＤＴＨ［１０：０］を第１駆動回路６０に出力すると共に、階調データＤＴＬ［１０：０］を第２駆動回路７０に出力する。また処理回路４２は、極性反転信号ＦＲを第２駆動回路７０に出力する。なお、第２駆動回路７０の構成に応じて、第２駆動回路７０への極性反転信号ＦＲの入力が省略されてもよい。

【0023】

出力ノードＮＶＱはデータ電圧出力端子ＴＶＱに接続されるノードであり、この出力ノードＮＶＱの電圧を出力電圧ＶＱとする。データ電圧出力端子ＴＶＱの負荷容量を電気光学パネル側容量ＣＰとする。

【0024】

第１駆動回路６０は、キャパシターを用いた電荷再分配により、階調データＤＴＨ［１０：０］に対応する電荷を出力ノードＮＶＱに供給する。その電荷が可変容量回路３０と電気光学パネル側容量ＣＰに分配されることで、出力電圧ＶＱが、階調データＤＴＨ［１０：０］に対応したデータ電圧となる。第１駆動回路６０は、電気光学パネル２００を駆動できる高耐圧プロセスの回路素子で構成されている。一例として、電気光学パネル２００が高温ポリシリコン型の液晶パネルである場合、第１駆動回路６０の電源電圧は１５Ｖ～２０Ｖ程度であり、第１駆動回路６０は、その電源電圧より高い耐圧の回路素子で構成される。

【0025】

第１駆動回路６０が出力した電荷に誤差がある、或いは出力ノードＮＶＱの電荷保存がわずかに成り立たない場合、第１駆動回路６０が出力した電荷による出力電圧ＶＱと、階調データＤＴＨ［１０：０］に対応した目標電圧との間に誤差が生じる。第２駆動回路７０は、演算増幅器を用いたフィードバック制御により出力電圧ＶＱを目標電圧に補正する。このとき、出力電圧ＶＱと目標電圧の誤差が小さいため、第２駆動回路７０が出力する電荷が少なくて済む。これを利用して、演算増幅器と出力ノードＮＶＱの間をキャパシターでＤＣカットしつつ、演算増幅器を低耐圧プロセスの回路素子で構成する。一例として、低耐圧プロセスの耐圧は、高耐圧プロセスの耐圧の１／３～１／１０程度である。第２駆動回路７０は、低耐圧プロセスの耐圧より低い電源電圧で動作する。

【0026】

可変容量回路３０の容量値決定手法と、可変容量回路３０及び検出回路５０の構成例について説明する。

【0027】

検出回路５０は、所与の検出電圧と出力電圧ＶＱとを比較し、その結果を検出信号ＤＥＴとして出力する。検出回路５０は、例えばコンパレーターである。

【0028】

処理回路４２は、所与のデータ電圧に対応した階調データＤＴＨ［１０：０］をキャパシター駆動回路２０に出力する。このとき、上記所与の検出電圧は、出力電圧ＶＱの期待値である所与のデータ電圧と同じ電圧に設定される。処理回路４２は、設定データＣＳＷ［４：０］の値を順次に変化させることで、可変容量回路３０の容量値を順次に変化させる。処理回路４２は、各容量値における検出信号ＤＥＴに基づいて可変容量回路３０の容量値を決定する。即ち、処理回路４２は、出力電圧ＶＱが所与の検出電圧となる容量値を、検出信号ＤＥＴに基づいて判断し、その容量値の設定データＣＳＷ［４：０］をレジスター回路４８に記憶させる。

【0029】

可変容量回路３０は、第１～第５調整用キャパシターと第１～第５調整用スイッチとを含む。第１調整用スイッチの一端は出力ノードＮＶＱに接続され、他端は第１調整用キャパシターの一端に接続される。第１調整用キャパシターの他端はグランドノードに接続される。第２～第５調整用キャパシターと第２～第５調整用スイッチについても同様である。第１～第５調整用キャパシターの容量値はバイナリに重み付けされている。第１調整用スイッチはＣＳＷ［０］によりオン又はオフに制御される。同様に、第２～第５調整用スイッチはＣＳＷ［１］～ＣＳＷ［４］によりオン又はオフに制御される。

【0030】

以下、第１駆動回路６０、第２駆動回路７０、可変容量回路３０及び検出回路５０の詳細を説明する。

【0031】

図３は、第１駆動回路の第１詳細構成例を示す。なお以下では、キャパシターの容量値を表す符号として、そのキャパシターの符号と同じ符号を用いる。例えばキャパシターＣ１の容量値をＣ１と記載する。

【0032】

キャパシター回路１０は、第１～第ｎキャパシターＣ１～Ｃｎを含む。キャパシター駆動回路２０は、第１～第ｎ駆動回路ＤＲ１～ＤＲｎを含む。以下ではｎ＝１１の例を説明するが、ｎは２以上の整数であればよい。ｎは、階調データＤＴＨ［１０：０］のビット数と同数に設定されればよい。

【0033】

キャパシターＣｉの一端は、出力ノードＮＶＱに接続され、他端は、キャパシター駆動ノードＮＤＲｉに接続される。ｉは１以上でｎ＝１１以下の整数である。キャパシターＣ１～Ｃ１０は、バイナリに重み付けされた容量値を有している。具体的にはキャパシターＣｉの容量値は２^{（ｉ－１）}×Ｃ１である。

【0034】

処理回路４２は、階調データＤＴＨ［１０：０］の第ｉビットＤＴＨ［ｉ－１］を駆動回路ＤＲｉの入力ノードに出力する。駆動回路ＤＲｉは、ビットＤＴＨ［ｉ－１］が第１論理レベルのとき第１電圧レベルをキャパシター駆動ノードＮＤＲｉに出力し、ビットＤＴＨ［ｉ－１］が第２論理レベルのとき第２電圧レベルをキャパシター駆動ノードＮＤＲｉに出力する。例えば、第１論理レベルは“０”であり、第２論理レベルは“１”であり、第１電圧レベルは低電位側電源電圧ＶＳＨであり、第２電圧レベルは高電位側電源電圧ＶＤＨである。駆動回路ＤＲｉは、高耐圧プロセスのトランジスターで構成され、電源電圧ＶＤＨとＶＳＨで動作する。駆動回路ＤＲｉは、例えば、入力された論理レベルを駆動回路ＤＲｉの出力電圧レベルにレベルシフトするレベルシフターと、そのレベルシフターの出力をバッファリングするバッファー回路と、で構成される。

【0035】

駆動回路ＤＲ１～ＤＲ１１がキャパシターＣ１～Ｃ１１を駆動することで、キャパシターＣ１～Ｃ１１と可変容量回路３０と電気光学パネル側容量ＣＰとの間で電荷再分配が生じる。そして、その結果として出力ノードＮＶＱにデータ電圧が出力される。

【0036】

電気光学パネル側容量ＣＰは、データ電圧出力端子ＴＶＱから見える容量の合計である。例えば、電気光学パネル側容量ＣＰは、プリント基板の寄生容量である基板容量ＣＰ１と、電気光学パネル２００内の寄生容量であるパネル容量ＣＰ２と、を加算したものである。プリント基板は、ドライバー１００が実装されると共に電気光学パネル２００に接続される基板である。

【0037】

キャパシターＣ１～Ｃ１１の容量値の合計がＣｔｏｔ＝Ｃ１＋Ｃ２＋・・・＋Ｃ１１であり、可変容量回路３０の容量値がＣＦであるとする。一例としては、Ｃｔｏｔ／（ＣＦ＋ＣＰ）＝２となるようにＣＦが設定される。このとき、ＤＴＨ［１０：０］の最大階調値２０４７において、ＶＱ＝１５Ｖ×｛Ｃｔｏｔ／（Ｃｔｏｔ＋ＣＦ＋ＣＰ）｝＋２．５Ｖ＝１０Ｖ＋２．５Ｖ＝１２．５Ｖとなる。ＤＴＨ［１０：０］の最小階調値０において、ＶＱ＝０Ｖ×｛Ｃｔｏｔ／（Ｃｔｏｔ＋ＣＦ＋ＣＰ）｝＋２．５Ｖ＝０Ｖ＋２．５Ｖ＝２．５Ｖとなる。階調値と電圧の詳細な関係については、図７で後述する。

【0038】

図４は、第２駆動回路の第１詳細構成例である。第２駆動回路７０は、演算増幅器７１とＤ／Ａ変換回路７２と出力キャパシターＣＱと第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂと初期化スイッチＳＷＲとを含む。

【0039】

Ｄ／Ａ変換回路７２は、階調データＤＴＬ［１０：０］をＤ／Ａ変換電圧ＤＡＱにＤ／Ａ変換し、そのＤ／Ａ変換電圧ＤＡＱを演算増幅器７１の非反転入力ノードＮＡＰに出力する。階調データＤＴＬ［１０：０］とＤ／Ａ変換電圧ＤＡＱの対応は図８で後述する。Ｄ／Ａ変換回路７２は、例えば、電源電圧ＶＤＬとＶＳＬの間を複数の電圧に分圧するラダー抵抗と、その複数の電圧から階調データＤＴＬ［１０：０］に対応した電圧を選択するスイッチ回路と、を含む。

【0040】

演算増幅器７１は、低耐圧プロセスのトランジスターで構成されており、電源電圧ＶＤＬとＶＳＬで動作する。

【0041】

出力キャパシターＣＱの一端は演算増幅器７１の出力ノードＮＡＭＱに接続され、他端はデータ線駆動回路１１０の出力ノードＮＶＱに接続される。第１フィードバックキャパシターＣｆａの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端はデータ線駆動回路１１０の出力ノードＮＶＱに接続される。第２フィードバックキャパシターＣｆｂの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は低電位側電源電圧ＶＳＬのノードに接続される。なお、第２フィードバックキャパシターＣｆｂの他端は、一定電位が供給される所定電位ノードに接続されていればよい。

【0042】

第１フィードバックキャパシターＣｆａは、その容量値が可変である可変容量キャパシターである。第２フィードバックキャパシターＣｆｂは、その容量値が可変である可変容量キャパシターである。第１フィードバックキャパシターＣｆａの容量値は、処理回路４２からの設定データＳＣｆａにより設定され、第２フィードバックキャパシターＣｆｂの容量値は、処理回路４２からの設定データＳＣｆｂにより設定される。例えば、表示コントローラー３００がインターフェース回路４４を介して設定データＳＣｆａ、ＳＣｆｂをレジスター回路４８に書き込み、処理回路４２は、レジスター回路４８に記憶される設定データＳＣｆａ、ＳＣｆｂを第２駆動回路７０に出力する。なお、第１フィードバックキャパシターＣｆａ及び第２フィードバックキャパシターＣｆｂの一方が可変容量キャパシターであり、他方が固定容量のキャパシターであってもよい。

【0043】

初期化スイッチＳＷＲの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は、基準電圧ＶＲＥＦが供給されるノードＮＶＲＥＦに接続される。基準電圧ＶＲＥＦは、ＶＳＬより高くＶＤＬより低い電圧である。ここではＶＲＥＦ＝ＶＣＬ＝０．９Ｖとする。基準電圧ＶＲＥＦは、例えば、ドライバー１００に含まれる不図示の電圧生成回路からノードＮＶＲＥＦに供給される。初期化スイッチＳＷＲはアナログスイッチであり、例えば、Ｎ型トランジスター、Ｐ型トランジスター又はそれらを組み合わせたトランスファーゲートである。

【0044】

出力電圧ＶＱの範囲を１０Ｖとし、Ｄ／Ａ変換電圧ＤＡＱの電圧範囲を１Ｖとする。このとき、第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂにより電圧範囲が９：１に分圧されればよいので、Ｃｆｂ／Ｃｆａ＝９となるように１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂの容量値が設定される。なお、ＣｆｂとＣｆａの比は９に限定されず、電圧範囲の比に応じて適宜に設定される。この点の詳細については、図７と図８で後述する。

【0045】

出力キャパシターＣＱの容量値は、演算増幅器７１の出力電圧ＡＭＱがＶＳＬ～ＶＤＬの範囲内となるように設定されていれば、任意であってよい。例えば、出力キャパシターＣＱの容量値は、キャパシター回路１０と可変容量回路３０と電気光学パネル側容量ＣＰの合計の１～１０倍程度に設定される。一例として、出力キャパシターＣＱの容量値が上記合計の４倍である場合に、出力電圧ＶＱの誤差０．１Ｖを補償するためには、演算増幅器７１の出力電圧ＡＭＱは０．１Ｖ×（５／４）＝０．１２５Ｖだけ変化すればよい。

【0046】

図５は、可変容量キャパシターの詳細構成例である。図５には、第１フィードバックキャパシターＣｆａの詳細構成例を示すが、第２フィードバックキャパシターＣｆｂも同様の構成である。但し、各フィードバックキャパシターに含まれるキャパシターの数は異なってもよい。

【0047】

第１フィードバックキャパシターＣｆａは、キャパシターＣａ１～Ｃａ５とスイッチＳＷａ１～ＳＷａ４とを含む。スイッチＳＷａ１の一端は出力ノードＮＶＱに接続され、他端はキャパシターＣａ１の一端に接続される。キャパシターＣａ１の他端は演算増幅器７１の反転入力ノードＮＡＮに接続される。同様に、スイッチＳＷａ２～ＳＷａ４の一端は出力ノードＮＶＱに接続され、他端はキャパシターＣａ２～Ｃａ４の一端に接続される。キャパシターＣａ２～Ｃａ４の他端は演算増幅器７１の反転入力ノードＮＡＮに接続される。なお、スイッチＳＷａ１～ＳＷａ４はキャパシターＣａ１～Ｃａ４より演算増幅器７１の反転入力ノードＮＡＮの側に設けられてもよい。キャパシターＣａ５の一端は出力ノードＮＶＱに接続され、他端は演算増幅器７１の反転入力ノードＮＡＮに接続される。

【0048】

キャパシターＣａ１～Ｃａ４の容量値は、バイナリに重み付けされている。即ち、Ｃａ４＝８×Ｃａ１、Ｃａ３＝４×Ｃａ１、Ｃａ２＝２×Ｃａ１である。スイッチＳＷａ１は、設定データＳＣｆａ［３：０］のビットＳＣｆａ［０］によりオン又はオフに制御される。同様に、スイッチＳＷａ２～ＳＷａ４は、設定データＳＣｆａ［３：０］のビットＳＣｆａ［１］～ＳＣｆａ［３］によりオン又はオフに制御される。

【0049】

図６は、液晶表示パネルに入射する光の色と画素の透過率特性との関係を示す図である。横軸は、画素に印加される電圧を示し、縦軸は、各印加電圧における画素の透過率を示す。

【0050】

図６に示すように、液晶表示パネルに入射する光の色に応じて、画素の透過率特性が異なっている。具体的には、光の波長が長波長になるほど透過率特性のピークが高電圧側にシフトしている。また、透過率特性のピークに達する前の特性の傾きが光の色に応じて異なっている。このため、同じ透過率が実現される印加電圧は、光の色に応じて異なっている。このため、光の色に応じて適切な印加電圧の範囲に設定しておく必要がある。本実施形態においては、出力電圧ＶＱの電圧範囲を光の色に応じて設定することに相当する。例えば、プロジェクター等において、ＲＧＢの各々に光源とパネルが設けられる機種があるが、そのような機種においては、どの色の光源に対応したパネルなのかに応じて、印加電圧の範囲が設定されることになる。

【0051】

なお、光の色だけでなく、液晶材の種類、画像のガンマ補正、画像のホワイトバランス補正、又は画像の発色調整によっても各色の印加電圧の範囲が調整される場合がある。例えば、発色をユーザーが調整できる場合には、その調整に応じて各色の印加電圧の範囲が設定されることになる。

【0052】

以上のように、出力電圧ＶＱの電圧範囲を任意に設定できることが望ましい。一方で、階調数、或いは１階調の電圧ステップを変更すると画質が低下するおそれがあるため、それらを変更しないことが望ましい。

【0053】

本実施形態では、図４の構成例において、出力ノードＮＶＱから演算増幅器７１の反転入力ノードＮＡＮへのフィードバックゲインＣｆａ／（Ｃｆａ＋Ｃｆｂ）を調整する。このとき、第１駆動回路６０に入力される階調データＤＴＨ［１０：０］の階調数は変化するが、Ｄ／Ａ変換回路７２に入力される階調データＤＴＬ［１０：０］の階調数とＤ／Ａ変換回路７２の出力電圧範囲は変更しない。これにより、階調数と１階調の電圧ステップを維持しつつ、出力電圧ＶＱの電圧範囲を任意に設定する。

【0054】

まず、図７と図８を用いて、フィードバックゲイン、階調データ及び電圧範囲の関係を説明する。

【0055】

図７は、第１駆動回路に入力される階調データと電圧の関係を示す図である。ここでは、フィードバックゲインが１／１０、１／５の例を示し、フィードバックゲインが１／１０のとき電圧範囲が最大になるものとする。

【0056】

図７において、ＶＳＨ＝０ＶとＶＤＨ＝１５Ｖは、第１駆動回路６０の低電位側電源電圧と高電位側電源電圧である。電気光学パネル２００の対向電極に供給されるコモン電圧はＶＣ＝７．５Ｖである。また、ＶＳＬ＝０ＶとＶＤＬ＝１．８Ｖは、第２駆動回路７０の低電位側電源電圧と高電位側電源電圧である。コモン電圧ＶＣ＝７．５Ｖに対応する電圧を、ＶＣＬ＝０．９Ｖとする。

【0057】

処理回路４２は、入力された階調データＧＤ［９：０］を階調データＤＴＨ［１０：０］に変換する。フィードバックゲインが１／１０のとき、処理回路４２は、負極性駆動において、階調値０～１０２３のＧＤ［９：０］を階調値１０２３～０のＤＴＨ［１０：０］に変換し、正極性駆動において、階調値０～１０２３のＧＤ［９：０］を階調値１０２４～２０４７のＤＴＨ［１０：０］に変換する。出力電圧ＶＱの範囲は、コモン電圧ＶＣ＝７．５Ｖを中心とした１０Ｖ、即ち２．５Ｖ～１２．５Ｖである。演算増幅器７１の反転入力ノードＮＡＮのコモン電圧をＶＣＬ＝ＶＲＥＦ＝０．９Ｖとする。出力電圧ＶＱの範囲１０Ｖがゲイン１／１０でフィードバックされるので、反転入力ノードＮＡＮの電圧ＶＦＢの範囲は、０．９Ｖを中心とした１Ｖ、即ち０．４Ｖ～１．４Ｖである。

【0058】

フィードバックゲインが１／５のとき、処理回路４２は、ＤＴＨ［１０：０］の階調数を（１／１０）／（１／５）＝１／２にする。即ち、処理回路４２は、負極性駆動において、階調値０～１０２３のＧＤ［９：０］を階調値１０２３～５１２のＤＴＨ［１０：０］に変換し、正極性駆動において、階調値０～１０２３のＧＤ［９：０］を階調値１０２４～１５３５のＤＴＨ［１０：０］に変換する。出力電圧ＶＱの範囲は、コモン電圧ＶＣ＝７．５Ｖを中心とした５Ｖ、即ち５Ｖ～１０Ｖである。出力電圧ＶＱの範囲１０Ｖがゲイン１／５でフィードバックされるので、反転入力ノードＮＡＮの電圧ＶＦＢの範囲は、０．９Ｖを中心とした１Ｖ、即ち０．４Ｖ～１．４Ｖである。

【0059】

図８は、第２駆動回路に入力される階調データと電圧の関係を示す図である。

【0060】

処理回路４２は、入力された階調データＧＤ［９：０］を階調データＤＴＬ［１０：０］に変換する。具体的には、処理回路４２は、負極性駆動のとき、ＤＴＬ［１０］＝１、ＤＴＬ［９：０］＝ＧＤ［９：０］とし、正極性駆動のとき、ＤＴＬ［１０］＝０、ＤＴＬ［９：０］＝ＸＧＤ［９：０］とする。ＸＧＤ［９：０］は、ＧＤ［９：０］の各ビットを論理反転したデータである。Ｄ／Ａ変換回路７２は、階調データＤＴＬ［１０：０］＝０～２０４７を０．４Ｖ～１．４Ｖの電圧範囲にＤ／Ａ変換する。

【0061】

第２駆動回路７０のゲインは、フィードバックゲインの逆数（Ｃｆａ＋Ｃｆｂ）／Ｃｆａである。即ち、フィードバックゲインが１／１０のとき、Ｄ／Ａ変換回路７２の出力電圧範囲０．４Ｖ～１．４Ｖがゲイン１０倍で増幅されるので、出力電圧ＶＱの電圧範囲は２．５Ｖ～１２．５Ｖとなる。フィードバックゲインが１／５のとき、Ｄ／Ａ変換回路７２の出力電圧範囲０．４Ｖ～１．４Ｖがゲイン５倍で増幅されるので、出力電圧ＶＱの電圧範囲は５Ｖ～１０Ｖとなる。

【0062】

以上のように、ＤＴＨ［１０：０］の階調数が変わっても、反転入力ノードＮＡＮの電圧ＶＦＢの範囲は変わらない。演算増幅器７１の非反転入力ノードＮＡＰと反転入力ノードＮＡＮは演算増幅器７１によりバーチャルショートされるので、フィードバックの電圧範囲が変わらないこととは、Ｄ／Ａ変換回路７２の出力電圧範囲が変わらないことと等価である。これにより、図８で説明したように、Ｄ／Ａ変換回路７２の階調数と１階調の電圧ステップが維持される。ＤＴＨ［１０：０］の階調数が変わると第１駆動回路６０による駆動の階調数が変わることになるが、図９で後述するように、第１駆動回路６０の出力電圧ＶＱと目標電圧の差は、第２駆動回路７０によって補正される。即ち、第２駆動回路７０の階調数と１階調の電圧ステップが維持されていれば、第２駆動回路７０も含めた最終的な出力としては、階調数と１階調の電圧ステップを維持できる。

【0063】

図９は、第１駆動回路と第２駆動回路の動作を説明する第１波形例である。図９には、フィードバックゲインが１／５のときの波形例を示す。

【0064】

階調データＤＴＨ［１０：０］の階調値が１０２４、１５３５、１０２４と変化し、ＤＴＬ［１０：０］の階調値が１０２４、２０４７、１０２４と変化したとする。ＤＴＨ［１０：０］＝１５３５に対応する目標電圧は１０．０Ｖである。

【0065】

仮に第２駆動回路７０が無く第１駆動回路６０のみで駆動した場合において、階調値が１０２４から１５３５になったとき、出力電圧ＶＱが７．５Ｖから９．９Ｖになるとする。目標電圧１０．０Ｖとの差は０．１Ｖである。以下、この場合における第２駆動回路７０の動作を説明する。

【0066】

Ｄ／Ａ変換回路７２は、階調値が１０２４から２０４７になったとき、Ｄ／Ａ変換電圧ＤＡＱを０．９Ｖから１．４Ｖにする。出力電圧ＶＱは、第１駆動回路６０により７．５Ｖから９．９Ｖになるため、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢは、０．９Ｖから０．９Ｖ＋（９．９Ｖ－７．５Ｖ）／５＝１．３８Ｖとなる。演算増幅器７１は、ＶＦＢ＝ＤＡＱ＝１．４Ｖにするために出力電圧ＡＭＱを０．９Ｖから０．９Ｖ＋（１０．０Ｖ－９．９Ｖ）×（５／４）＝１．０２５Ｖにする。これにより、出力電圧ＶＱが目標電圧の１０．０Ｖになり、電圧ＶＦＢが１．４Ｖになる。

【0067】

このように、第２駆動回路７０が第１駆動回路６０の出力電圧を補正することで、出力電圧ＶＱが決まっている。上述のように第２駆動回路７０の階調数と１階調の電圧ステップはフィードバックゲインによって変化しないので、データ線駆動回路１１０が出力するデータ電圧の階調数と１階調の電圧ステップを変更することなく、画素に印加される電圧の範囲を変更可能となっている。

【0068】

図１０は、第１駆動回路と第２駆動回路の動作を説明する第２波形例である。図１０には、極性反転駆動の正極性駆動期間における水平走査期間においてフィードバックゲインを１／５としたときの波形例を示す。ここでは、９個の画素に対して順次に階調値０、１２７、・・・、１０２３を書き込む例を示しているが、水平走査期間に駆動する画素数、及び各画素に書き込まれる階調値は任意であってよい。

【0069】

水平同期信号ＨＳＹＮＣの立ち上がりエッジを水平走査期間の開始タイミングとする。水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝ＤＴＬ［９：０］＝０を出力すると共に、ＤＴＨ［１０］＝ＤＴＬ［１０］を０から１にする。ここでは、０をローレベルで示し、１をハイレベルで示している。これは、ＤＴＨ［１０：０］＝ＤＴＬ［１０：０］＝１０２４に相当するので、Ｄ／Ａ変換電圧ＤＡＱ＝０．９Ｖ、出力電圧ＶＱ＝７．５Ｖである。

【0070】

次に、初期化スイッチＳＷＲがオフからオンになり、オンからオフになる。ここでは、オフをローレベルで示し、オンをハイレベルで示している。初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝０．９Ｖに初期化される。なお、電圧ＶＦＢの初期化が行われる期間を初期化期間と呼ぶ。図１０では、初期化スイッチＳＷＲがオンである期間が初期化期間に相当する。

【0071】

次に、画素への書き込みが開始される。処理回路４２は、階調値０、１２７、・・・、１０２３のＤＴＬ［９：０］と階調値０、６３、・・・、５１１のＤＴＨ［９：０］と、を順次に出力する。これにより、Ｄ／Ａ変換電圧ＤＡＱが０．９Ｖから１．４Ｖまで順次に変化し、出力電圧ＶＱが７．５Ｖから１０Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、上述したように各画素に書き込まれる階調値は任意であってよい。

【0072】

図１１は、第１駆動回路と第２駆動回路の動作を説明する第３波形例である。図１１には、極性反転駆動の負極性駆動期間においてフィードバックゲインを１／５としたときの波形例を示す。

【0073】

水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝ＤＴＬ［９：０］＝０を出力すると共に、ＤＴＨ［１０］＝ＤＴＬ［１０］を０から１にする。これは、ＤＴＨ［１０：０］＝ＤＴＬ［１０：０］＝１０２４に相当するので、Ｄ／Ａ変換電圧ＤＡＱ＝０．９Ｖ、出力電圧ＶＱ＝７．５Ｖである。

【0074】

次に、初期化スイッチＳＷＲがオフからオンになり、オンからオフになる。初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝ＶＣＬ＝０．９Ｖに初期化される。

【0075】

次に、処理回路４２は、ＤＴＨ［１０］＝ＤＴＬ［１０］を１から０にする。次に、画素への書き込みが開始される。処理回路４２は、階調値０、１２７、・・・、１０２３のＤＴＬ［９：０］と階調値５１１、７５７、・・・、１０２３のＤＴＨ［９：０］を順次に出力する。これにより、Ｄ／Ａ変換電圧ＤＡＱが０．４Ｖから０．９Ｖまで順次に変化し、出力電圧ＶＱが５Ｖから７．５Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。

【0076】

以上の実施形態において、ドライバー１００は、第１駆動回路６０と第２駆動回路７０とを含む。第１駆動回路６０は、階調データＧＤ［９：０］に基づいて、電気光学パネル２００の信号供給線にデータ信号を供給する。第２駆動回路７０は、演算増幅器７１と出力キャパシターＣＱと第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂとを含む。出力キャパシターＣＱの一端は、演算増幅器７１の出力ノードＮＡＭＱと電気的に接続され、他端は、信号供給線と電気的に接続される。第１フィードバックキャパシターＣｆａの一端は、演算増幅器７１の反転入力ノードＮＡＮと電気的に接続され、他端は、信号供給線と電気的に接続される。第２フィードバックキャパシターＣｆｂの一端は、演算増幅器７１の反転入力ノードＮＡＮと電気的に接続され、他端は、所定電位ノードと電気的に接続される。第２駆動回路７０は、信号供給線と電気的に接続される。第１フィードバックキャパシターＣｆａ及び第２フィードバックキャパシターＣｆｂの少なくとも一方は、容量値が可変のキャパシターである。

【0077】

本実施形態によれば、第１フィードバックキャパシターＣｆａ及び第２フィードバックキャパシターＣｆｂの少なくとも一方の容量値が可変なので、信号供給線から演算増幅器７１の反転入力ノードＮＡＮへのフィードバックゲイン、及び第２駆動回路７０のゲインを可変にできる。これにより、第２駆動回路７０の階調数と１階調の電圧ステップを変えずに、信号供給線に出力されるデータ電圧の電圧範囲を変えることができる。上述したように、電気光学パネル２００に入射する光の色などによって画素に印加される電圧の範囲を変える必要があるが、本実施形態によれば、階調数と１階調の電圧ステップを維持したまま画素に印加される電圧の範囲を変更できる。

【0078】

なお、電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は能動素子等を介した接続であってもよい。

【0079】

また本実施形態では、第２駆動回路７０はＤ／Ａ変換回路７２を含む。Ｄ／Ａ変換回路７２は、演算増幅器７１の反転入力ノードＮＡＮに対して、階調データＧＤ［９：０］に基づくＤ／Ａ変換電圧ＤＡＱを供給する。

【0080】

本実施形態によれば、Ｄ／Ａ変換電圧ＤＡＱと、信号供給線から演算増幅器７１の反転入力ノードＮＡＮにフィードバックされた電圧ＶＦＢとの間に差が生じたとき、演算増幅器７１が出力キャパシターＣＱを介して信号供給線に電荷を供給することで、信号供給線の電圧と、階調データＧＤ［９：０］に対応した目標電圧との差を補正できる。これにより、第１駆動回路６０により信号供給線に出力された電圧と目標電圧との間に誤差がある場合であっても、第２駆動回路７０が、その誤差を補正できる。

【0081】

また、上記誤差は目標電圧に比べて十分小さいものと考えられることから、演算増幅器７１が供給すべき電荷量は小さいとみなせる。これにより、演算増幅器７１の出力ノードＮＡＭＱの電圧変化は小さいので、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成することが、可能になる。

【0082】

また本実施形態では、演算増幅器７１は、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される。

【0083】

本実施形態によれば、演算増幅器７１の出力ノードＮＡＭＱと信号供給線が出力キャパシターＣＱによりカップリングされ、演算増幅器７１の反転入力ノードＮＡＮと信号供給線が第１フィードバックキャパシターＣｆａによりカップリングされる。これにより、演算増幅器７１と信号供給線がＤＣ的に非接続になるので、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

【0084】

また本実施形態では、第１駆動回路６０を構成するトランジスターのソースードレイン間距離の長さが、第２駆動回路７０を構成するトランジスターのソースードレイン間距離の長さよりも長い。または、第１駆動回路６０を構成するトランジスターのゲート絶縁膜の膜厚が、第２駆動回路７０を構成するトランジスターのゲート絶縁膜の膜厚よりも厚い。

【0085】

本実施形態によれば、演算増幅器７１を含む第２駆動回路７０を構成するトランジスターを、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターで構成できる。

【0086】

また、第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂにより信号供給線の電圧が分圧されて演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる。これにより、信号供給線の電圧よりも低い電圧が演算増幅器７１の反転入力ノードＮＡＮに印加されるので、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

【0087】

また、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成することで、演算増幅器７１を高い移動度のトランジスターで構成できる。これにより、演算増幅器の増幅率と周波数応答特性を両立できる。例えば、高解像化等に伴って駆動速度を速くするためには演算増幅器の周波数応答特性を高くする必要があるが、演算増幅器の増幅率を保ったまま周波数応答特性を高くでき、演算増幅器の消費電力を抑えることが可能になる。

【0088】

また本実施形態では、第２フィードバックキャパシターＣｆｂの容量値は、第１フィードバックキャパシターＣｆａの容量値より大きい。

【0089】

第２駆動回路７０のゲインは（Ｃｆａ＋Ｃｆｂ）／Ｃｆａである。本実施形態によれば、ゲインが２より大きくなるので、演算増幅器７１に印加される電圧範囲は、信号供給線の電圧範囲の１／２より小さくなる。これにより、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

【0090】

また本実施形態では、ドライバー１００は、可変の容量値に応じたゲインで階調データＧＤ［９：０］を乗算処理した第２階調データＤＴＨ［１０：０］を出力する処理回路４２を含む。第１駆動回路６０は、第２階調データＤＴＨ［１０：０］に基づいて信号供給線にデータ信号を供給する。

【0091】

本実施形態によれば、第１駆動回路６０が、可変の容量値に応じたゲインで階調データＧＤ［９：０］を乗算処理した第２階調データＤＴＨ［１０：０］に基づいてデータ電圧を出力することで、その電圧範囲がゲインに応じて変化する。そして、その電圧範囲を変えるゲインとフィードバックゲインがキャンセルすることで、演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる電圧の範囲を一定にできる。これにより、第２駆動回路７０の階調数と１階調の電圧ステップを変えずに、信号供給線に出力されるデータ電圧の電圧範囲を変えることができる。

【0092】

なお、図７の例において、可変の容量値に応じたゲインは、フィードバックゲインが１／１０の場合には（１／１０）／（１／１０）＝１であり、フィードバックゲインが１／５の場合には（１／１０）／（１／５）＝１／２である。乗算処理は単純にゲインを乗じる演算に限定されない。図７の例において、乗算処理は、１０２４を基準として第２階調データＤＴＨ［１０：０］の傾きを１倍又は１／２倍する処理である。

【0093】

また本実施形態では、第１フィードバックキャパシターＣｆａは、信号供給線と演算増幅器７１の反転入力ノードＮＡＮとの間に直列に配置されたスイッチとキャパシターの対が、複数並列に配置された第１スイッチ群及び第１キャパシター群を含む。第２フィードバックキャパシターＣｆｂは、演算増幅器７１の反転入力ノードＮＡＮと所定電位ノードとの間に直列に配置されたスイッチとキャパシターの対が、複数並列に配置された第２スイッチ群及び第２キャパシター群を含む。

【0094】

本実施形態によれば、第１スイッチ群の各スイッチがオン又はオフされることで、第１キャパシター群のうち、オンになったスイッチに直列接続されたキャパシターが信号供給線と演算増幅器７１の反転入力ノードＮＡＮとの間に接続される。これにより、第１フィードバックキャパシターＣｆａの容量値が可変に制御される。同様に、第２スイッチ群の各スイッチがオン又はオフされることで、第２フィードバックキャパシターＣｆｂの容量値が可変に制御される。

【0095】

なお、図５の例において、キャパシターＣａ１～Ｃａ４が第１キャパシター群に対応し、スイッチＳＷａ１～ＳＷａ４が第１スイッチ群に対応する。例えばスイッチＳＷａ１とキャパシターＣａ１が直列に接続されており、対を成している。図５の例では、このような対が４つ並列に接続されている。

【0096】

また本実施形態では、ドライバー１００は初期化スイッチＳＷＲを含む。初期化スイッチＳＷＲは、初期化期間においてオンになり、基準電圧ＶＲＥＦを演算増幅器７１の反転入力ノードＮＡＮに供給する。

【0097】

本実施形態によれば、演算増幅器７１の反転入力ノードＮＡＮが基準電圧ＶＲＥＦを基準として変化する。Ｄ／Ａ変換電圧ＤＡＱの範囲をＶＲＥＦ－ΔＶ１～ＶＲＥＦ＋ΔＶ２と表したとき、ＶＲＥＦ－ΔＶ１が第２駆動回路７０の低電位側電源電圧ＶＳＬより高く、ＶＲＥＦ＋ΔＶ２が第２駆動回路７０の高電位側電源電圧ＶＤＬより低くなるように基準電圧ＶＲＥＦを設定しておけばよい。

【0098】

また本実施形態では、第１駆動回路６０はキャパシター駆動回路２０とキャパシター回路１０とを含む。キャパシター駆動回路２０は、階調データＤＴＨ［１０：０］に対応する第１～第ｎキャパシター駆動電圧を第１～第ｎキャパシター駆動用ノードＮＤＲ１～ＮＤＲｎに出力する。ｎは２以上の整数である。キャパシター回路１０は、信号供給線と、第１～第ｎキャパシター駆動用ノードＮＤＲ１～ＮＤＲｎとの間に配置される第１～第ｎキャパシターＣ１～Ｃｎを有する。

【0099】

本実施形態によれば、キャパシター駆動回路２０が、階調データＤＴＨ［１０：０］に対応する第１～第ｎキャパシター駆動電圧を出力することで、第１～第ｎキャパシターＣ１～Ｃｎが、階調データＤＴＨ［１０：０］に対応する電荷量の電荷を信号供給線に出力する。これにより、階調データＤＴＨ［１０：０］に対応する電圧が信号供給線に出力される。この駆動はフィードバック制御されていないので、その駆動により出力される電圧と目標電圧との間に誤差が生じることがある。第２駆動回路７０は、その誤差をフィードバック制御によって補正できる。

【0100】

３．第２実施形態
図１２は、ドライバーの第２詳細構成例である。本構成例では、データ線駆動回路１１０は、第１駆動回路６０と第２駆動回路７０とを含む。また、処理回路４２は、階調データＧＤ［９：０］に基づいて、第１駆動回路６０の駆動能力を設定する設定データＤＰ［９：０］、ＤＮ［９：０］を出力する。なお、第２駆動回路７０の構成と動作は第１実施形態と同様なので、以下では主に第１駆動回路６０の構成と動作について説明する。

【0101】

図１３は、階調データ、設定データ及びデータ電圧の関係を説明する図である。階調データＧＤ［９：０］、階調データＤＴＨ［１０：０］及びデータ電圧の関係は図７と同様である。図１３には、フィードバックゲインが１／５のときのＤＰ、ＤＮの演算例を示すが、フィードバックゲインによらず演算手法は同じである。

【0102】

ある画素が階調値ＤＴＨ１で駆動され、次の画素が階調値ＤＴＨ２で駆動され、ＤＴＨ２－ＤＴＨ１＞０であるとする。このとき、処理回路４２は、ＤＰ［９：０］＝｜ＤＴＨ２－ＤＴＨ１｜、ＤＮ［９：０］＝０を出力する。ある画素が階調値ＤＴＨ３で駆動され、次の画素が階調値ＤＴＨ４で駆動され、ＤＴＨ４－ＤＴＨ３＜０であるとする。このとき、処理回路４２は、ＤＰ［９：０］＝０、ＤＮ［９：０］＝｜ＤＴＨ４－ＤＴＨ３｜を出力する。図１３には正極性駆動の例を示したが、負極性駆動についても同様である。

【0103】

なお、差分をとるときにＤＴＨ［１０］がキャンセルするので、階調データＧＤ［９：０］からＤＴＨ［１０：０］を経由せずに直接にＤＰ［９：０］とＤＮ［９：０］を演算することも可能である。

【0104】

図１４は、第１駆動回路の第２詳細構成例である。本構成例において、第１駆動回路６０は、第１駆動トランジスター群ＴＲＧ１と第２駆動トランジスター群ＴＲＧ２とを含む。

【0105】

第１駆動トランジスター群ＴＲＧ１は、高電位側電源電圧ＶＤＨのノードと出力ノードＮＶＱの間に並列接続されたＰ型トランジスターＴＰ１～ＴＰ１０を含む。Ｐ型トランジスターＴＰ１のゲートにはビット信号ＸＤＰ［０］が入力される。同様に、Ｐ型トランジスターＴＰ２～ＴＰ１０のゲートにはビット信号ＸＤＰ［１］～ＸＤＰ［９］が入力される。ＸＤＰ［９：０］は、ＤＰ［９：０］の各ビットを論理反転したデータである。Ｐ型トランジスターＴＰ１～ＴＰ１０の駆動能力はバイナリに重み付けされている。即ち、Ｐ型トランジスターＴＰｉの駆動能力は、Ｐ型トランジスターＴＰ１の駆動能力の２^{（ｉ－１）}倍である。駆動能力は、例えばトランジスターのゲート幅、或いはユニットトランジスターの並列接続数によって調整される。

【0106】

第２駆動トランジスター群ＴＲＧ２は、出力ノードＮＶＱと低電位側電源電圧ＶＳＨの間に並列接続されたＮ型トランジスターＴＮ１～ＴＮ１０を含む。Ｎ型トランジスターＴＮ１のゲートにはビット信号ＤＮ［０］が入力される。同様に、Ｎ型トランジスターＴＮ２～ＴＮ１０のゲートにはビット信号ＤＮ［１］～ＤＮ［９］が入力される。Ｎ型トランジスターＴＮ１～ＴＮ１０の駆動能力はバイナリに重み付けされている。即ち、Ｎ型トランジスターＴＮｉの駆動能力は、Ｎ型トランジスターＴＮ１の駆動能力の２^{（ｉ－１）}倍である。

【0107】

例えばＰ型トランジスターＴＰ１がオンしているときに流す電流をＩｔｐ１とし、１画素を駆動するオン期間をｔｏｎとする。Ｐ型トランジスターＴＰ１が出力ノードＮＶＱに供給する電荷はＩｔｐ１×ｔｏｎであり、その電荷による出力電圧ＶＱの変化は（Ｉｔｐ１×ｔｏｎ）／ＣＰである。この電圧変化が１ＬＳＢ分になるようにＩｔｐ１が設定される、つまりＰ型トランジスターＴＰ１の駆動能力が設定される。

【0108】

図１５は、第１駆動回路と第２駆動回路の動作を説明する第４波形例である。図１５には、正極性駆動期間においてフィードバックゲインを１／５としたときの波形例を示す。

【0109】

水平走査期間が開始された後、処理回路４２は、ＤＴＬ［９：０］＝ＤＰ［９：０］＝ＤＮ［９：０］＝０を出力すると共に、ＤＴＬ［１０］を０から１にする。これは、ＤＴＬ［１０：０］＝１０２４に相当するので、Ｄ／Ａ変換電圧ＤＡＱ＝０．９Ｖ、出力電圧ＶＱ＝７．５Ｖである。

【0110】

次に、初期化スイッチＳＷＲがオフからオンになり、オンからオフになる。初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝ＶＣＬ＝０．９Ｖに初期化される。

【0111】

次に、画素への書き込みが開始される。処理回路４２は、階調値０、１２７、・・・、１０２３のＤＴＬ［９：０］を順次に出力すると共に、ＤＰ［９：０］＝０、６４、６４、・・・、６４を順次に出力する。これにより、Ｄ／Ａ変換電圧ＤＡＱが０．９Ｖから１．４Ｖまで順次に変化し、出力電圧ＶＱが７．５Ｖから１０Ｖまで順次に変化する。なお、図１５にはＤＰ［９：０］＞０、ＤＮ［９：０］＝０の例を示したが、ＤＴＬ［９：０］の階調値が下がる場合にはＤＰ［９：０］＝０、ＤＮ［９：０］＞０となる。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。

【0112】

負極性駆動期間については、波形の図示を省略する。負極性駆動期間において、ＳＷＲ、ＤＴＬ［９：０］、ＤＰ［９：０］、ＤＮ［９：０］の波形は図１５と同様である。ＤＴＬ［１０］、ＤＡＱ、ＶＱの波形は図１１と同様である。

【0113】

以上の実施形態において、ドライバー１００は、第１駆動回路６０を制御する制御回路４０を含む。第１駆動回路６０は、高電位側電源電圧ＶＤＨが供給されるノードと信号供給線の間に配置される第１駆動トランジスター群ＴＲＧ１と、低電位側電源電圧ＶＳＨが供給されるノードと信号供給線の間に配置される第２駆動トランジスター群ＴＲＧ２と、を含む。制御回路４０は、階調データＧＤ［９：０］に基づいて、第１駆動トランジスター群ＴＲＧ１の各トランジスター又は第２駆動トランジスター群ＴＲＧ２の各トランジスターを、オン又はオフに制御する。

【0114】

本実施形態によれば、階調データＧＤ［９：０］に基づいて第１駆動トランジスター群ＴＲＧ１又は第２駆動トランジスター群ＴＲＧ２のうちオンされたトランジスターが、階調データＧＤ［９：０］に対応する電荷量の電荷を信号供給線に出力する。これにより、階調データＧＤ［９：０］に対応する電圧が信号供給線に出力される。この駆動はフィードバック制御されていないので、その駆動により出力される電圧と目標電圧との間に誤差が生じることがある。第２駆動回路７０は、その誤差をフィードバック制御によって補正できる。

【0115】

４．第３実施形態
第３実施形態において、第１駆動回路６０の構成と動作は第１実施形態又は第２実施形態と同様である。以下、第２駆動回路７０の構成と動作について、第１実施形態と異なる部分を主に説明する。

【0116】

図１６は、第２駆動回路の第２詳細構成例である。第２駆動回路７０は、演算増幅器７１とＤ／Ａ変換回路７２と出力キャパシターＣＱと第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂと電圧シフト回路７３とを含む。

【0117】

処理回路４２は、階調データＧＤ［９：０］に基づいて階調データＤＴＭ［９：０］を出力する。Ｄ／Ａ変換回路７２は、階調データＤＴＭ［９：０］をＤ／Ａ変換電圧ＤＡＱにＤ／Ａ変換する。図１７に、階調データとＤ／Ａ変換電圧の関係を示す。処理回路４２は、正極性駆動においてＤＴＭ［９：０］＝ＧＤ［９：０］とし、負極性駆動においてＤＴＭ［９：０］＝ＸＧＤ［９：０］とする。Ｄ／Ａ変換回路７２は、ＤＴＭ［９：０］＝０～１０２３に対してＤＡＱ＝０．４Ｖ～１．４Ｖを出力する。

【0118】

電圧シフト回路７３は、初期化スイッチＳＷＲとシフト用キャパシターＣＦＲと電圧出力回路ＤＦＲとを含む。

【0119】

シフト用キャパシターＣＦＲの一端は、演算増幅器７１の反転入力ノードＮＡＮに接続される。電圧出力回路ＤＦＲには、極性反転信号ＦＲの論理反転信号である信号ＸＦＲが入力される。電圧出力回路ＤＦＲは、信号ＸＦＲがローレベルのときＶＳＬ＝０Ｖの電圧レベルの信号をシフト用キャパシターＣＦＲの他端に出力し、信号ＸＦＲがハイレベルのときＶＤＬ＝１．８Ｖの電圧レベルの信号をシフト用キャパシターＣＦＲの他端に出力する。

【0120】

出力電圧ＶＱの範囲が１０Ｖのとき、フィードバックゲインを第１実施形態では１／１０に設定したが、第３実施形態では１／５に設定する。これにより、正極性駆動と負極正駆動の各々において、Ｄ／Ａ変換電圧ＤＡＱの範囲１Ｖに対して出力電圧ＶＱの範囲が５Ｖになる。このとき、ＣｆａとＣｆｂ＋ＣＦＲの分圧比は４：１なので、（Ｃｆｂ＋ＣＦＲ）／Ｃｆａ＝４である。出力電圧ＶＱの範囲が５Ｖのときには、フィードバックゲインを第１実施形態では１／５に設定したが、第３実施形態では１／２．５に設定する。このとき、ＣｆａとＣｆｂ＋ＣＦＲの分圧比は１．５：１なので、（Ｃｆｂ＋ＣＦＲ）／Ｃｆａ＝１．５である。

【0121】

また、シフト用キャパシターＣＦＲの他端の電圧が１．８Ｖ変化したとき、電圧ＶＦＢが０．５Ｖ変化するように、ＣＦＲ、Ｃｆｂの容量値を設定する。このとき、ＣＦＲとＣｆｂの分圧比は１．３：０．５なので、Ｃｆｂ／ＣＦＲ＝１．３Ｖ／０．５Ｖ＝２．６である。

【0122】

なお、電圧出力回路ＤＦＲの前段にレベルシフターを設けてもよい。レベルシフターは、信号ＸＦＲの電圧レベルを高耐圧用の電源電圧ＶＳＨ、ＶＤＨのレベルにレベルシフトする。この場合、電圧出力回路ＤＦＲは高耐圧のトランジスターで構成され、電源電圧ＶＳＨ、ＶＤＨで動作する。

【0123】

図１８は、第１駆動回路と第２駆動回路の動作を説明する第５波形例である。図１８には、正極性駆動期間においてフィードバックゲインを１／５としたときの波形例を示す。

【0124】

水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝０、ＤＴＭ［９：０］＝５１１を出力すると共に、ＤＴＨ［１０］を０から１にする。このとき、Ｄ／Ａ変換電圧ＤＡＱ＝０．９Ｖ、出力電圧ＶＱ＝７．５Ｖである。

【0125】

次に、処理回路４２は、信号ＸＦＲをローレベルからハイレベルにした後、初期化スイッチＳＷＲをオフからオンに、オンからオフにする。信号ＸＦＲがハイレベルであり且つ初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝ＶＣＬ＝０．９Ｖに初期化される。次に、処理回路４２は、信号ＸＦＲをハイレベルからローレベルにする。これにより、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが０．９Ｖから、正極性用の初期化電圧に対応した０．４Ｖにシフトされる。なお、図１８において、初期化スイッチＳＷＲがオフからオンになった後、信号ＸＦＲがハイレベルからローレベルになるまでの期間が、初期化期間に相当する。

【0126】

次に、画素への書き込みが開始される。処理回路４２は、階調値０、１２７、・・・、１０２３のＤＴＭ［９：０］と階調値０、６３、・・・、５１１のＤＴＨ［９：０］を順次に出力する。これにより、Ｄ／Ａ変換電圧ＤＡＱが０．４Ｖから１．４Ｖまで順次に変化し、出力電圧ＶＱが７．５Ｖから１０Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。

【0127】

図１９は、第１駆動回路と第２駆動回路の動作を説明する第６波形例である。図１８には、負極性駆動期間における水平走査期間においてフィードバックゲインを１／５としたときの波形例を示す。

【0128】

水平走査期間が開始された後、処理回路４２は、ＤＴＨ［９：０］＝０、ＤＴＭ［９：０］＝５１１を出力すると共に、ＤＴＨ［１０］を０から１にする。このとき、Ｄ／Ａ変換電圧ＤＡＱ＝０．９Ｖ、出力電圧ＶＱ＝７．５Ｖである。

【0129】

次に、処理回路４２は、信号ＸＦＲをハイレベルからローレベルにした後、初期化スイッチＳＷＲをオフからオンに、オンからオフにする。信号ＸＦＲがローレベルであり且つ初期化スイッチＳＷＲがオンのとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが基準電圧ＶＲＥＦ＝ＶＣＬ＝０．９Ｖに初期化される。次に、処理回路４２は、信号ＸＦＲをローレベルからハイレベルにする。これにより、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢが０．９Ｖから、負極性用の初期化電圧に対応した１．４Ｖにシフトされる。

【0130】

次に、画素への書き込みが開始される。処理回路４２は、ＤＴＨ［１０］を１から０にした後、階調値１０２３、８９５、・・・、０のＤＴＭ［９：０］と階調値１０２３、９５９、・・・、５１１のＤＴＨ［９：０］を順次に出力する。これにより、Ｄ／Ａ変換電圧ＤＡＱが１．４Ｖから０．４Ｖまで順次に変化し、出力電圧ＶＱが７．５Ｖから５Ｖまで順次に変化する。なお、ここでは電圧範囲が分かりやすい階調値を例示しただけであり、各画素に書き込まれる階調値は任意であってよい。

【0131】

図２０は、第２駆動回路の第３詳細構成例である。本構成例において、電圧シフト回路７３は、第１初期化スイッチＳＷＲＰと第２初期化スイッチＳＷＲＮとを含む。

【0132】

第１初期化スイッチＳＷＲＰの一端は、演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は、正極性用の初期化電圧ＰＶＲが供給されるノードＮＰＶＲに接続される。第２初期化スイッチＳＷＲＮの一端は、演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は、負極性用の初期化電圧ＮＶＲが供給されるノードＮＮＶＲに接続される。初期化電圧ＰＶＲ、ＮＶＲは、例えば、ドライバー１００に含まれる不図示の電圧生成回路からノードＮＰＶＲ、ＮＮＶＲに供給される。

【0133】

処理回路４２は、極性反転信号に基づいて第１初期化スイッチＳＷＲＰと第２初期化スイッチＳＷＲＮをオン又はオフに制御する。具体的には、正極性駆動期間の初期化期間において第１初期化スイッチＳＷＲＰがオンになり、演算増幅器７１の反転入力ノードＮＡＮが初期化電圧ＰＶＲ＝０．４Ｖで初期化される。負極性駆動期間の初期化期間において第２初期化スイッチＳＷＲＮがオンになり、演算増幅器７１の反転入力ノードＮＡＮが初期化電圧ＮＶＲ＝１．４Ｖで初期化される。

【0134】

以上の実施形態において、ドライバー１００は電圧シフト回路７３を含む。電圧シフト回路７３は、演算増幅器７１の反転入力ノードＮＡＮに電気的に接続され、反転入力ノードＮＡＮの電圧ＶＦＢをシフトする。

【0135】

本実施形態によれば、電圧シフト回路７３が反転入力ノードＮＡＮの電圧ＶＦＢをシフトすることで、反転入力ノードＮＡＮの電圧ＶＦＢの基準がシフトされる。出力電圧ＶＱの範囲を複数の範囲に分割して各範囲に対して電圧ＶＦＢの基準をシフトすることで、出力電圧ＶＱの各範囲とＤ／Ａ変換電圧ＤＡＱの範囲とを対応付けることが可能になる。これにより、第２駆動回路７０のゲイン（Ｃｆａ＋Ｃｆｂ）／Ｃｆａを下げると共に、Ｄ／Ａ変換の階調数を下げることが可能になる。

【0136】

また本実施形態では、電圧シフト回路７３は、極性反転信号ＦＲに基づいて、正極性駆動期間の初期化期間と負極性駆動期間の初期化期間とで異なる初期化電圧を、演算増幅器７１の反転入力ノードＮＡＮに設定する。

【0137】

例えば、図１６において、シフト用キャパシターＣＦＲと電圧出力回路ＤＦＲが極性反転信号に基づいて初期化電圧を設定している。或いは、図２０において、第１初期化スイッチＳＷＲＰと第２初期化スイッチＳＷＲＮが極性反転信号に基づいて初期化電圧を設定している。

【0138】

本実施形態によれば、正極性駆動期間における出力電圧ＶＱの範囲７．５Ｖ～１２．５ＶとＤ／Ａ変換電圧ＤＡＱの範囲０．４Ｖ～１．４Ｖとが対応付けられ、負極性駆動期間における出力電圧ＶＱの範囲７．５Ｖ～２．５ＶとＤ／Ａ変換電圧ＤＡＱの範囲１．４Ｖ～０．４Ｖとが対応付けられる。これにより、第２駆動回路７０のゲイン（Ｃｆａ＋Ｃｆｂ）／Ｃｆａを約１／２にすると共に、Ｄ／Ａ変換の階調数を２０４８から１／２の１０２４に下げることが可能になる。

【0139】

５．第４実施形態
第３実施形態において、第１駆動回路６０の構成と動作は第１実施形態又は第２実施形態と同様である。以下、第２駆動回路７０の構成と動作について、第１実施形態と異なる部分を主に説明する。

【0140】

図２１は、第２駆動回路の第４詳細構成例である。第２駆動回路７０は、演算増幅器７１と出力キャパシターＣＱと第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂと初期化スイッチＳＷＲと第１～第ｍ＋１電圧出力用キャパシターＣＢ１～ＣＢｍ＋１と第１～第ｍ＋１電圧出力回路ＤＢ１～ＤＢｍ＋１とを含む。なお、ここではｍ＝１０の例を説明するが、ｍは２以上の整数であればよい。第４実施形態においては、ｍ＋１が階調データＤＴＬ［１０：０］のビット数と同数に設定されればよい。

【0141】

電圧出力用キャパシターＣＢｐの一端は、演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は、電圧出力回路ＤＢｐの出力ノードに接続される。ｐは１以上でｍ＋１＝１１以下の整数である。電圧出力用キャパシターＣＢ１～ＣＢ１１は、バイナリに重み付けされた容量値を有している。具体的には電圧出力用キャパシターＣＢｐの容量値は２^{（ｐ－１）}×ＣＢ１である。

【0142】

電圧出力回路ＤＢｐは、ビット信号ＤＴＬ［ｐ－１］の論理反転信号であるビット信号ＸＤＴＬ［ｐ－１］が第１論理レベルのとき第１電圧レベルを出力し、ビット信号ＸＤＴＬ［ｐ－１］が第２論理レベルのとき第２電圧レベルを出力する。例えば、第１論理レベルは“０”であり、第２論理レベルは“１”であり、第１電圧レベルは低電位側電源電圧ＶＳＨであり、第２電圧レベルは高電位側電源電圧ＶＤＨである。電圧出力回路ＤＢｐは、低耐圧プロセスのトランジスターで構成され、電源電圧ＶＤＬとＶＳＬで動作する。電圧出力回路ＤＢｐは、入力された信号をバッファリングして出力するバッファー回路である。

【0143】

初期化スイッチＳＷＲの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は、基準電圧ＶＲＥＦが供給されるノードＮＶＲＥＦに接続される。演算増幅器７１の非反転入力ノードは、基準電圧ＶＲＥＦが供給されるノードＮＶＲＥＦに接続される。

【0144】

初期化スイッチＳＷＲは画素駆動時にはオフである。このとき、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢがバーチャルショートにより基準電圧ＶＲＥＦ＝０．９Ｖとなるように、演算増幅器７１がフィードバック制御を行う。これにより、階調データＤＴＬ［１０：０］に応じてビット信号ＸＤＴＬ［１０］～ＸＤＴＬ［０］が０又は１になることで、階調データＤＴＬ［１０：０］に応じたデータ電圧が出力ノードＮＶＱに出力される。

【0145】

各キャパシターの容量値について説明する。以下では、ＣＢ１～ＣＢ１１の合計容量をＣＢ＝ＣＢ１＋ＣＢ２＋・・・＋ＣＢ１１と表記する。

【0146】

例えばフィードバックゲインを１／１０とし、第２駆動回路７０のゲインを１０とする。このとき、出力電圧ＶＱの範囲は１０Ｖである。ＸＤＴＬ［１０］～ＸＤＴＬ［０］が全て１から０に変化したとき、即ち電圧出力回路ＤＢ１～ＤＢ１１の出力電圧が全てＶＤＬ＝１．８ＶからＶＳＬ＝０Ｖに変化したとき、出力電圧ＶＱが１０Ｖ変化すればよいので、ＣＢ／Ｃｆａ＝１０Ｖ／１．８Ｖ＝５０／９である。

【0147】

逆に第１駆動回路６０が出力ノードＮＶＱの電圧を１０Ｖ変化させたとき、第１フィードバックキャパシターＣｆａを介して演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる電圧変化を、Ｖｆａとする。Ｖｆａ≦１．８Ｖであればよいが、ここではＶｆａ＝１Ｖとする。この場合、ＣｆａとＣｆｂ＋ＣＢとにより１０Ｖが９：１に分圧されればよいので、（Ｃｆｂ＋ＣＢ）／Ｃｆａ＝９である。

【0148】

また例えば、フィードバックゲインを１／５とし、第２駆動回路７０のゲインを５とする。このとき、出力電圧ＶＱの範囲は５Ｖである。ＸＤＴＬ［１０］～ＸＤＴＬ［０］が全て１から０に変化したとき、即ち電圧出力回路ＤＢ１～ＤＢ１１の出力電圧が全てＶＤＬ＝１．８ＶからＶＳＬ＝０Ｖに変化したとき、出力電圧ＶＱが５Ｖ変化すればよいので、ＣＢ／Ｃｆａ＝５Ｖ／１．８Ｖ＝２５／９である。

【0149】

逆に第１駆動回路６０が出力ノードＮＶＱの電圧を５Ｖ変化させたとき、第１フィードバックキャパシターＣｆａを介して演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる電圧変化を、Ｖｆａ＝１Ｖとする。この場合、ＣｆａとＣｆｂ＋ＣＢとにより１０Ｖが４：１に分圧されればよいので、（Ｃｆｂ＋ＣＢ）／Ｃｆａ＝４である。

【0150】

なお、ＸＤＴＬ［１０］～ＸＤＴＬ［０］の変化による反転入力ノードＮＡＮの電圧変化は、最大で１．８Ｖなので、Ｖｆａ≦１．８Ｖであればよい。Ｖｆａ≦１．８Ｖであれば、ＸＤＴＬ［１０］～ＸＤＴＬ［０］の変化による反転入力ノードＮＡＮの電圧変化と、第１駆動回路６０が出力ノードＮＶＱの電圧を変化させたときの反転入力ノードＮＡＮの電圧変化とを釣り合わせることができる。即ち、理想的に電圧変化が釣り合っている限りは、演算増幅器７１が電荷を出力しなくても反転入力ノードＮＡＮの電圧がＶＦＢ＝０．９Ｖに保たれ、釣り合いに誤差が有る場合にのみ、その誤差を補正する分だけの電荷を演算増幅器７１が出力すればよいことになる。

【0151】

出力キャパシターＣＱの容量値は、演算増幅器７１の出力電圧ＡＭＱがＶＳＬ～ＶＤＬの範囲内となるように設定されていれば、任意であってよい。例えば、出力キャパシターＣＱの容量値は、キャパシター回路１０と可変容量回路３０と電気光学パネル側容量ＣＰの合計の１～１０倍程度に設定される。一例として、出力キャパシターＣＱの容量値が上記合計の４倍である場合に、出力電圧ＶＱの誤差０．１Ｖを補償するためには、演算増幅器７１の出力電圧ＡＭＱは０．１Ｖ×（５／４）＝０．１２５Ｖだけ変化すればよい。

【0152】

以上の実施形態において、ドライバー１００は、第１駆動回路６０と第２駆動回路７０とを含む。第１駆動回路６０は、階調データに基づいて、電気光学パネル２００の信号供給線にデータ信号を供給する。第２駆動回路７０は、演算増幅器７１と出力キャパシターＣＱと第１フィードバックキャパシターＣｆａと第１～第ｍ電圧出力用キャパシターＣＢ１～ＣＢｍと第１～第ｍ電圧出力回路ＤＢ１～ＤＢｍとを含む。出力キャパシターＣＱの一端は、演算増幅器７１の出力ノードＮＡＭＱと電気的に接続され、他端は、信号供給線と電気的に接続される。第１フィードバックキャパシターＣｆａの一端は、演算増幅器７１の反転入力ノードＮＡＮと電気的に接続され、他端は、信号供給線と電気的に接続される。第１フィードバックキャパシターＣｆａは、容量値が可変のキャパシターである。第１～第ｍ電圧出力用キャパシターＣＢ１～ＣＢｍの一端は、演算増幅器７１の反転入力ノードＮＡＮに電気的に接続される。第１～第ｍ電圧出力回路ＤＢ１～ＤＢｍは、第１～第ｍ電圧出力用キャパシターＣＢ１～ＣＢｍの他端に、第１～第ｍ電圧出力回路ＤＢ１～ＤＢｍは、第１～第ｍ電圧出力用キャパシターＣＢ１～ＣＢｍの他端に、階調データに基づく電圧を出力する。第２駆動回路７０は、信号供給線に電気的に接続される。

【0153】

本実施形態によれば、第１フィードバックキャパシターＣｆａの容量値が可変なので、信号供給線から演算増幅器７１の反転入力ノードＮＡＮへのフィードバックゲイン、及び第２駆動回路７０のゲインを可変にできる。これにより、第２駆動回路７０の階調数と１階調の電圧ステップを変えずに、信号供給線に出力されるデータ電圧の電圧範囲を変えることができる。上述したように、電気光学パネル２００に入射する光の色などによって画素に印加される電圧の範囲を変える必要があるが、本実施形態によれば、階調数と１階調の電圧ステップを維持したまま画素に印加される電圧の範囲を変更できる。

【0154】

また本実施形態では、演算増幅器７１は、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される。

【0155】

本実施形態によれば、演算増幅器７１の出力ノードＮＡＭＱと信号供給線が出力キャパシターＣＱによりカップリングされ、演算増幅器７１の反転入力ノードＮＡＮと信号供給線が第１フィードバックキャパシターＣｆａによりカップリングされる。これにより、演算増幅器７１と信号供給線がＤＣ的に非接続になるので、演算増幅器７１を、第１駆動回路６０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

【0156】

６．電子器機
図２２は、本実施形態のドライバーを含む電子機器の構成例である。本実施形態の電子機器として、表示装置を搭載する種々の電子機器を想定できる。例えば、電子器機は、プロジェクター、テレビション装置、情報処理装置、携帯型情報端末、カーナビゲーションシステム、又は携帯型ゲーム端末等である。

【0157】

電子機器５００は、電気光学装置４００、表示コントローラー３００と、処理装置３１０と、記憶部３２０と、ユーザーインターフェース部３３０と、データインターフェース部３４０とを含む。電気光学装置４００は、ドライバー１００と電気光学パネル２００とを含む。

【0158】

電気光学パネル２００は例えばマトリックス型の液晶表示パネルである。或は、電気光学パネル２００は自発光素子を用いたＥＬ表示パネルであってもよい。ＥＬはElectro-Luminescenceの略である。ユーザーインターフェース部３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。例えば、ボタン、マウス、キーボード、又は電気光学パネル２００に装着されたタッチパネル等で構成される。データインターフェース部３４０は、画像データ又は制御データの入出力を行うインターフェース部である。例えばＵＳＢ等の有線通信インターフェース、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、データインターフェース部３４０から入力された画像データを記憶する。或は、記憶部３２０は、処理装置３１０又は表示コントローラー３００のワーキングメモリーとして機能する。処理装置３１０は、電子機器の各部の制御処理や種々のデータ処理を行う。処理装置３１０は、例えばＣＰＵ又はマイクロコンピューター等のプロセッサーである。表示コントローラー３００はドライバー１００の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース部３４０又は記憶部３２０から転送された画像データを、ドライバー１００が受け付け可能な形式に変換し、その変換された画像データをドライバー１００へ出力する。ドライバー１００は、表示コントローラー３００から転送された画像データに基づいて電気光学パネル２００を駆動する。

【0159】

以上に説明した本実施形態のドライバーは、第１駆動回路と第２駆動回路とを含む。第１駆動回路は、階調データに基づいて、電気光学パネルの信号供給線にデータ信号を供給する。第２駆動回路は、演算増幅器を含む。第２駆動回路は、一端が演算増幅器の出力ノードと電気的に接続され、他端が信号供給線と電気的に接続される出力キャパシターを含む。第２駆動回路は、一端が演算増幅器の反転入力ノードと電気的に接続され、他端が信号供給線と電気的に接続される第１フィードバックキャパシターを含む。第２駆動回路は、一端が演算増幅器の反転入力ノードと電気的に接続され、他端が所定電位ノードと電気的に接続される第２フィードバックキャパシターを含む。第２駆動回路は、信号供給線に電気的に接続される。第１フィードバックキャパシター及び第２フィードバックキャパシターの少なくとも一方は、容量値が可変のキャパシターである。

【0160】

本実施形態によれば、第１フィードバックキャパシター及び第２フィードバックキャパシターの少なくとも一方の容量値が可変なので、信号供給線から演算増幅器の反転入力ノードへのフィードバックゲイン、及び第２駆動回路のゲインを可変にできる。これにより、第２駆動回路の階調数と１階調の電圧ステップを変えずに、信号供給線に出力されるデータ電圧の電圧範囲を変えることができる。電気光学パネルに入射する光の色などによって画素に印加される電圧の範囲を変える必要があるが、本実施形態によれば、階調数と１階調の電圧ステップを維持したまま画素に印加される電圧の範囲を変更できる。

【0161】

また本実施形態では、第２駆動回路は、演算増幅器の反転入力ノードに対して、階調データに基づくＤ／Ａ変換電圧を供給するＤ／Ａ変換回路を含んでもよい。

【0162】

本実施形態によれば、Ｄ／Ａ変換電圧と、信号供給線から演算増幅器の反転入力ノードにフィードバックされた電圧との間に差が生じたとき、演算増幅器が出力キャパシターを介して信号供給線に電荷を供給することで、信号供給線の電圧と、階調データに対応した目標電圧との差を補正できる。これにより、第１駆動回路により信号供給線に出力された電圧と目標電圧との間に誤差がある場合であっても、第２駆動回路が、その誤差を補正できる。

【0163】

また本実施形態では、演算増幅器は、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成されてもよい。

【0164】

本実施形態によれば、演算増幅器の出力ノードと信号供給線が出力キャパシターによりカップリングされ、演算増幅器の反転入力ノードと信号供給線が第１フィードバックキャパシターによりカップリングされる。これにより、演算増幅器と信号供給線がＤＣ的に非接続になるので、演算増幅器を、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

【0165】

また本実施形態では、第１駆動回路を構成するトランジスターのソースードレイン間距離の長さが、第２駆動回路を構成するトランジスターのソースードレイン間距離の長さよりも長くてもよい。または、第１駆動回路を構成するトランジスターのゲート絶縁膜の膜厚が、第２駆動回路を構成するトランジスターのゲート絶縁膜の膜厚よりも厚くてもよい。

【0166】

本実施形態によれば、演算増幅器を含む第２駆動回路構成するトランジスターを、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターで構成できる。

【0167】

また本実施形態では、第２フィードバックキャパシターの容量は、第１フィードバックキャパシターの容量より大きくてもよい。

【0168】

本実施形態によれば、第２駆動回路のゲインが２より大きくなるので、演算増幅器に印加される電圧範囲は、信号供給線の電圧範囲の１／２より小さくなる。これにより、演算増幅器を、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

【0169】

また本実施形態では、ドライバーは、可変の容量値に応じたゲインで階調データを乗算処理した第２階調データを出力する処理回路を含んでもよい。第１駆動回路は、第２階調データに基づいて信号供給線にデータ信号を供給してもよい。

【0170】

本実施形態によれば、第１駆動回路が、可変の容量値に応じたゲインで階調データを乗算処理した第２階調データに基づいてデータ電圧を出力することで、その電圧範囲がゲインに応じて変化する。そして、その電圧範囲を変えるゲインとフィードバックゲインがキャンセルすることで、演算増幅器の反転入力ノードにフィードバックされる電圧の範囲を一定にできる。これにより、第２駆動回路の階調数と１階調の電圧ステップを変えずに、信号供給線に出力されるデータ電圧の電圧範囲を変えることができる。

【0171】

また本実施形態では、第１フィードバックキャパシターは、信号供給線と演算増幅器の反転入力ノードとの間に直列に配置されたスイッチとキャパシターの対が、複数並列に配置された第１スイッチ群及び第１キャパシター群を含んでもよい。第２フィードバックキャパシターは、演算増幅器の反転入力ノードと所定電位ノードとの間に直列に配置されたスイッチとキャパシターの対が、複数並列に設けられた第２スイッチ群及び第２キャパシター群を含んでもよい。

【0172】

本実施形態によれば、第１スイッチ群の各スイッチがオン又はオフされることで、第１キャパシター群のうち、オンになったスイッチに直列接続されたキャパシターが信号供給線と演算増幅器の反転入力ノードとの間に接続される。これにより、第１フィードバックキャパシターの容量値が可変に制御される。同様に、第２スイッチ群の各スイッチがオン又はオフされることで、第２フィードバックキャパシターの容量値が可変に制御される。

【0173】

また本実施形態では、ドライバーは、初期化期間においてオンになり、基準電圧を演算増幅器の反転入力ノードに供給する初期化スイッチを含んでもよい。

【0174】

本実施形態によれば、演算増幅器の反転入力ノードが基準電圧を基準として変化する。Ｄ／Ａ変換電圧の範囲を（基準電圧－ΔＶ１）～（基準電圧＋ΔＶ２）と表したとき、（基準電圧－ΔＶ１）が第２駆動回路の低電位側電源電圧より高く、（基準電圧＋ΔＶ２）が第２駆動回路の高電位側電源電圧より低くなるように基準電圧を設定しておけばよい。

【0175】

また本実施形態では、第１駆動回路は、階調データに対応する第１～第ｎキャパシター駆動電圧を第１～第ｎキャパシター駆動用ノードに出力するキャパシター駆動回路と、信号供給線と、第１～第ｎキャパシター駆動用ノードとの間に配置される第１～第ｎキャパシターを有するキャパシター回路と、を含んでもよい。ｎは２以上の整数である。

【0176】

本実施形態によれば、キャパシター駆動回路が、階調データに対応する第１～第ｎキャパシター駆動電圧を出力することで、第１～第ｎキャパシターが、階調データに対応する電荷量の電荷を信号供給線に出力する。これにより、階調データに対応する電圧が信号供給線に出力される。この駆動はフィードバック制御されていないので、その駆動により出力される電圧と目標電圧との間に誤差が生じることがある。第２駆動回路は、その誤差をフィードバック制御によって補正できる。

【0177】

また本実施形態では、ドライバーは、第１駆動回路を制御する制御回路を含んでもよい。第１駆動回路は、高電位側電源電圧が供給されるノードと信号供給線の間に配置される第１駆動トランジスター群と、低電位側電源電圧が供給されるノードと信号供給線の間に配置される第２駆動トランジスター群と、を含んでもよい。制御回路は、階調データに基づいて、第１駆動トランジスター群の各トランジスター又は第２駆動トランジスター群の各トランジスターを、オン又はオフに制御してもよい。

【0178】

本実施形態によれば、階調データに基づいて第１駆動トランジスター群又は第２駆動トランジスター群のうちオンされたトランジスターが、階調データに対応する電荷量の電荷を信号供給線に出力する。これにより、階調データに対応する電圧が信号供給線に出力される。この駆動はフィードバック制御されていないので、その駆動により出力される電圧と目標電圧との間に誤差が生じることがある。第２駆動回路は、その誤差をフィードバック制御によって補正できる。

【0179】

また本実施形態では、ドライバーは、演算増幅器の反転入力ノードに電気的に接続され、反転入力ノードの電圧をシフトする電圧シフト回路を含んでもよい。

【0180】

本実施形態によれば、電圧シフト回路が演算増幅器の反転入力ノードの電圧をシフトすることで、反転入力ノードの電圧の基準がシフトされる。信号供給線に出力される電圧の範囲を複数の範囲に分割して各範囲に対して反転入力ノードの電圧の基準をシフトすることで、信号供給線に出力される電圧の各範囲とＤ／Ａ変換電圧の範囲とを対応付けることが可能になる。これにより、第２駆動回路のゲインを下げると共に、Ｄ／Ａ変換の階調数を下げることが可能になる。

【0181】

また本実施形態では、電圧シフト回路は、極性反転信号に基づいて、正極性駆動期間の初期化期間と負極性駆動期間の初期化期間とで異なる初期化電圧を、演算増幅器の反転入力ノードに設定してもよい。

【0182】

本実施形態によれば、正極性駆動期間における信号供給線に出力される電圧の範囲とＤ／Ａ変換電圧の範囲とが対応付けられ、負極性駆動期間における信号供給線に出力される電圧の範囲とＤ／Ａ変換電圧の範囲とが対応付けられる。これにより、第２駆動回路７０のゲインを約１／２にすると共に、Ｄ／Ａ変換の階調数を１／２に下げることが可能になる。

【0183】

また本実施形態のドライバーは、第１駆動回路と第２駆動回路とを含む。第１駆動回路は、階調データに基づいて、電気光学パネルの信号供給線にデータ信号を供給する。第２駆動回路は、演算増幅器を含む。第２駆動回路は、一端が演算増幅器の出力ノードと電気的に接続され、他端が信号供給線と電気的に接続される出力キャパシターを含む。第２駆動回路は、一端が演算増幅器の反転入力ノードと電気的に接続され、他端が信号供給線と電気的に接続され、容量値が可変のキャパシターである第１フィードバックキャパシターを含む。第２駆動回路は、一端が演算増幅器の反転入力ノードに電気的に接続される第１～第ｍ電圧出力用キャパシターを含む。ｍは２以上の整数である。第２駆動回路は、第１～第ｍ電圧出力用キャパシターの他端に、階調データに基づく電圧を出力する第１～第ｍ電圧出力回路を含む。第２駆動回路は、信号供給線に電気的に接続される。

【0184】

本実施形態によれば、第１フィードバックキャパシターの容量値が可変なので、信号供給線から演算増幅器の反転入力ノードへのフィードバックゲイン、及び第２駆動回路のゲインを可変にできる。これにより、第２駆動回路の階調数と１階調の電圧ステップを変えずに、信号供給線に出力されるデータ電圧の電圧範囲を変えることができる。上述したように、電気光学パネルに入射する光の色などによって画素に印加される電圧の範囲を変える必要があるが、本実施形態によれば、階調数と１階調の電圧ステップを維持したまま画素に印加される電圧の範囲を変更できる。

【0185】

また本実施形態では、演算増幅器は、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成されてもよい。

【0186】

本実施形態によれば、演算増幅器の出力ノードと信号供給線が出力キャパシターによりカップリングされ、演算増幅器の反転入力ノードと信号供給線が第１フィードバックキャパシターによりカップリングされる。これにより、演算増幅器と信号供給線がＤＣ的に非接続になるので、演算増幅器を、第１駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

【0187】

また本実施形態の電気光学装置は、上記のいずれかに記載されたドライバーと、電気光学パネルと、を含む。

【0188】

また本実施形態の電子機器は、上記のいずれかに記載されたドライバーを含む。

【0189】

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また制御回路、データ線駆動回路、ドライバー、電気光学パネル、電気光学装置、及び電子器機等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

【符号の説明】

【0190】

１０…キャパシター回路、２０…キャパシター駆動回路、３０…可変容量回路、４０…制御回路、４２…処理回路、４４…インターフェース回路、４８…レジスター回路、５０…検出回路、６０…第１駆動回路、７０…第２駆動回路、７１…演算増幅器、７２…Ｄ／Ａ変換回路、７３…電圧シフト回路、１００…ドライバー、１１０…データ線駆動回路、２００…電気光学パネル、３００…表示コントローラー、３１０…処理装置、３２０…記憶部、３３０…ユーザーインターフェース部、３４０…データインターフェース部、４００…電気光学装置、５００…電子機器、Ｃ１～Ｃ１０…キャパシター、ＣＢ１～ＣＢ１０…電圧出力用キャパシター、Ｃｆａ…第１フィードバックキャパシター、Ｃｆｂ…第２フィードバックキャパシター、ＤＢ１～ＤＢ１０…電圧出力回路、ＤＲ１～ＤＲ１０…駆動回路、ＤＴＨ［１０：０］…階調データ、ＤＴＬ［１０：０］…階調データ、ＦＲ…極性反転信号、ＧＤ［９：０］…階調データ、ＳＰＬ１～ＳＰＬ８…信号供給線、ＳＷＲ…初期化スイッチ、ＴＲＧ１…第１駆動トランジスター群、ＴＲＧ２…第２駆動トランジスター群、ＶＲＥＦ…基準電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】