知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023183026
(43)【公開日】2023-12-27
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/07 20060101AFI20231220BHJP
H01L 23/12 20060101ALI20231220BHJP
【ＦＩ】
H01L25/04 C
H01L23/12 J
H01L23/12 Q
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022096388
(22)【出願日】2022-06-15
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３０年度、国立研究開発法人科学技術振興機構、「戦略的イノベーション創造プログラム／ＳＩＰ第２期／ＩｏＥ社会のエネルギーシステム／高パワー密度、高温動作可能なＷＢＧチップ搭載パワーモジュール／ユニバーサル対応コア・パワーモジュールの開発」委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】平尾 章
(72)【発明者】
【氏名】池田 良成
(72)【発明者】
【氏名】堀 元人
(57)【要約】
【課題】スナバ回路を搭載した半導体装置において、パワー半導体素子の発熱による信頼性の低減、及び長配線化に伴うスナバ効果の低減をそれぞれ抑制することができる半導体装置を提供する。
【解決手段】絶縁回路基板と、絶縁回路基板上に配置された半導体チップ３ａ～３ｄと、絶縁回路基板上に配置された第１外部接続端子２２と、絶縁回路基板上に配置された中継端子８１と、半導体チップ３ａ～３ｄの上方に配置され、第１外部接続端子２２及び中継端子８１に接続されたプリント基板６と、プリント基板６上に配置され、プリント基板６を介して第１外部接続端子２２に一端が接続され、プリント基板６を介して中継端子８１に他端が接続されたスナバ回路（８２ａ，８２ｂ，８３ａ，８３ｂ）とを備える。
【選択図】図７
【解決手段】絶縁回路基板と、絶縁回路基板上に配置された半導体チップ３ａ～３ｄと、絶縁回路基板上に配置された第１外部接続端子２２と、絶縁回路基板上に配置された中継端子８１と、半導体チップ３ａ～３ｄの上方に配置され、第１外部接続端子２２及び中継端子８１に接続されたプリント基板６と、プリント基板６上に配置され、プリント基板６を介して第１外部接続端子２２に一端が接続され、プリント基板６を介して中継端子８１に他端が接続されたスナバ回路（８２ａ，８２ｂ，８３ａ，８３ｂ）とを備える。
【選択図】図７
【特許請求の範囲】
【請求項1】
絶縁回路基板と、
前記絶縁回路基板上に配置された半導体チップと、
前記絶縁回路基板上に配置された第１外部接続端子と、
前記絶縁回路基板上に配置された中継端子と、
前記半導体チップの上方に配置され、前記第１外部接続端子及び前記中継端子に接続されたプリント基板と、
前記プリント基板上に配置され、前記プリント基板を介して前記第１外部接続端子に一端が接続され、前記プリント基板を介して前記中継端子に他端が接続された第１スナバ回路と、
を備えることを特徴とする半導体装置。
前記絶縁回路基板上に配置された半導体チップと、
前記絶縁回路基板上に配置された第１外部接続端子と、
前記絶縁回路基板上に配置された中継端子と、
前記半導体チップの上方に配置され、前記第１外部接続端子及び前記中継端子に接続されたプリント基板と、
前記プリント基板上に配置され、前記プリント基板を介して前記第１外部接続端子に一端が接続され、前記プリント基板を介して前記中継端子に他端が接続された第１スナバ回路と、
を備えることを特徴とする半導体装置。
【請求項2】
前記第１スナバ回路が、
前記プリント基板を介して前記第１外部接続端子に一端が接続された第１抵抗素子と、
前記プリント基板を介して前記第１抵抗素子の他端に一端が接続され、且つ前記プリント基板を介して前記中継端子に他端が接続された第１容量素子と、
を備えることを特徴とする請求項１に記載の半導体装置。
前記プリント基板を介して前記第１外部接続端子に一端が接続された第１抵抗素子と、
前記プリント基板を介して前記第１抵抗素子の他端に一端が接続され、且つ前記プリント基板を介して前記中継端子に他端が接続された第１容量素子と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項3】
２つの前記第１抵抗素子が、前記プリント基板上の、複数の前記半導体チップの間の領域に重なる位置に、前記複数の半導体チップの並列方向に並んで配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項4】
２つの前記第１容量素子が、前記プリント基板上の、複数の前記半導体チップの間の領域に重なる位置に、前記複数の半導体チップの並列方向と直交する方向に互いに平行に配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項5】
前記プリント基板上に配置された第２外部接続端子と、
前記プリント基板上に配置され、前記プリント基板を介して前記第１外部接続端子に一端が接続され、前記プリント基板を介して前記第２外部接続端子に他端が接続された第２スナバ回路と、
を更に備えることを特徴とする請求項１又は２に記載の半導体装置。
前記プリント基板上に配置され、前記プリント基板を介して前記第１外部接続端子に一端が接続され、前記プリント基板を介して前記第２外部接続端子に他端が接続された第２スナバ回路と、
を更に備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項6】
前記第２スナバ回路が、
前記プリント基板を介して前記第１外部接続端子に一端が接続された第２抵抗素子と、
前記プリント基板を介して前記第２抵抗素子の他端に一端が接続され、且つ前記プリント基板を介して前記第２外部接続端子に他端が接続された第２容量素子と、
を備えることを特徴とする請求項５に記載の半導体装置。
前記プリント基板を介して前記第１外部接続端子に一端が接続された第２抵抗素子と、
前記プリント基板を介して前記第２抵抗素子の他端に一端が接続され、且つ前記プリント基板を介して前記第２外部接続端子に他端が接続された第２容量素子と、
を備えることを特徴とする請求項５に記載の半導体装置。
【請求項7】
２つの前記第２抵抗素子が、前記プリント基板上の、複数の前記半導体チップから等間隔の領域に重なる位置に、前記複数の半導体チップの並列方向と直交する方向に互いに平行に配置されていることを特徴とする請求項６に記載の半導体装置。
【請求項8】
２つの前記第２容量素子が、前記プリント基板上の、複数の前記半導体チップから等間隔の領域に重なる位置に、前記複数の半導体チップの並列方向に並んで配置されていることを特徴とする請求項６に記載の半導体装置。
【請求項9】
前記第１スナバ回路が、
前記プリント基板を介して前記第１外部接続端子に一端が接続された容量素子と、
前記プリント基板を介して前記容量素子の他端に一端が接続され、且つ前記プリント基板を介して前記中継端子に他端が接続された抵抗素子と、
を備えることを特徴とする請求項１に記載の半導体装置。
前記プリント基板を介して前記第１外部接続端子に一端が接続された容量素子と、
前記プリント基板を介して前記容量素子の他端に一端が接続され、且つ前記プリント基板を介して前記中継端子に他端が接続された抵抗素子と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項10】
２つの前記容量素子が、前記プリント基板上の、複数の前記半導体チップから等間隔の領域に重なる位置に、前記複数の半導体チップの並列方向に並んで配置されていることを特徴とする請求項９に記載の半導体装置。
【請求項11】
前記抵抗素子が、前記２つの容量素子から等距離の位置に配置されていることを特徴とする請求項１０に記載の半導体装置。
【請求項12】
前記プリント基板が、
第１絶縁層と、
前記第１絶縁層の上面側に配置された上側配線層と、
前記第１絶縁層の下面側に配置された下側配線層と、
を有することを特徴とする請求項１又は２に記載の半導体装置。
第１絶縁層と、
前記第１絶縁層の上面側に配置された上側配線層と、
前記第１絶縁層の下面側に配置された下側配線層と、
を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項13】
前記プリント基板が、
前記第１絶縁層の下面に配置された第１炭素層と、
前記第１炭素層の下面と前記下側配線層の上面との間に配置された第２絶縁層と、
を更に有することを特徴とする請求項１２に記載の半導体装置。
前記第１絶縁層の下面に配置された第１炭素層と、
前記第１炭素層の下面と前記下側配線層の上面との間に配置された第２絶縁層と、
を更に有することを特徴とする請求項１２に記載の半導体装置。
【請求項14】
前記プリント基板が、
前記上側配線層の上面に配置された第１炭素層と、
前記下側配線層の下面に配置された第２炭素層と、
を更に有することを特徴とする請求項１２に記載の半導体装置。
前記上側配線層の上面に配置された第１炭素層と、
前記下側配線層の下面に配置された第２炭素層と、
を更に有することを特徴とする請求項１２に記載の半導体装置。
【請求項15】
前記半導体チップと前記プリント基板とを接続するインターポーザを更に備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項16】
前記半導体チップが、炭化珪素、窒化ガリウム及び酸化ガリウムのいずれからなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項17】
絶縁回路基板と、
前記絶縁回路基板上に配置された半導体チップと、
前記絶縁回路基板上に配置された第１外部接続端子と、
前記半導体チップの上方に配置され、前記第１外部接続端子及び前記中継端子に接続されたプリント基板と、
前記プリント基板上に配置された第２外部接続端子と、
前記プリント基板上に配置され、前記プリント基板を介して前記第１外部接続端子に一端が接続され、前記プリント基板を介して前記第２外部接続端子に他端が接続されたスナバ回路と、
を備えることを特徴とする半導体装置。
前記絶縁回路基板上に配置された半導体チップと、
前記絶縁回路基板上に配置された第１外部接続端子と、
前記半導体チップの上方に配置され、前記第１外部接続端子及び前記中継端子に接続されたプリント基板と、
前記プリント基板上に配置された第２外部接続端子と、
前記プリント基板上に配置され、前記プリント基板を介して前記第１外部接続端子に一端が接続され、前記プリント基板を介して前記第２外部接続端子に他端が接続されたスナバ回路と、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、パワー半導体素子を搭載したパワー半導体装置等の半導体装置に関する。
【背景技術】
【0002】
近年、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）又は酸化ガリウム（Ｇａ２Ｏ３）等からなる次世代のパワー半導体素子を搭載したパワー半導体装置（以下、単に、「半導体装置」と呼ぶ。）の開発が進められている。パワー半導体素子は、従来のシリコン（Ｓｉ）からなるパワー半導体素子に対して絶縁破壊電界強度が高いことから高耐圧であり、また不純物濃度をより高く、活性層をより薄くすることができることから、高効率で高速動作が可能な小型の半導体装置を実現することができる。
【0003】
前述の半導体装置を搭載した電力変換装置は、パワー半導体素子のスイッチング動作により、入力された直流電力を交流電力に変換、又は入力された交流電力を直流電力に変換する。パワー半導体素子のスイッチング動作時には電流の急激な変化と主回路配線の寄生インダクタンス（パワー半導体素子から主回路コンデンサを介した一巡の寄生インダクタンス）とによってサージ電圧やリンギングが発生し、パワー半導体素子が破壊される恐れがある。
【0004】
そこで、電力変換装置では、コンデンサのみ、又は抵抗とコンデンサの組み合わせ等により成り立つスナバ回路をパワー半導体素子と並列に接続することにより、主回路配線の寄生インダクタンスに蓄積されたエネルギーを吸収してサージ電圧やリンギング、ノイズを低減する方法が採用されている。
【0005】
特許文献１は、スイッチング素子が搭載された第１の基板の上方の第２の基板上にコンデンサを含むスナバ回路を設けた電力変換装置を開示する。特許文献２は、半導体チップが搭載された絶縁回路基板と、絶縁回路基板の上方のプリント基板とをインターポーザで接続した半導体装置を開示する。
【0006】
特許文献３は、半導体素子が搭載された基板の上方の付加基板上に、振動抑制回路を構成する抵抗素子及びキャパシタを設けた半導体装置を開示する。特許文献４は、トランジスタ素子を搭載した絶縁基板上に、サージ電圧を抑制するためのコンデンサを設けた電力変換装置を開示する。
【0007】
特許文献５は、温度検出器を用いてスナバ抵抗の温度を検出し、スナバ抵抗の温度に関連する電圧を、電力用半導体装置を駆動する駆動器に出力する電力用半導体モジュールを開示する。特許文献６は、半導体素子が搭載された基板の上方の配線基板上に、電圧振動抑制回路を構成する抵抗素子及び容量素子を設けた半導体装置を開示する。
【0008】
特許文献７は、半導体チップが搭載された積層回路基板の上方のパワー基板上に、ＣＲスナバ回路を構成するコンデンサ及び抵抗を設けた半導体装置を開示する。特許文献８は、グラファイトシートとコンデンサとグラファイトシートの積層体でスナバ回路を構成したモジュールを開示する。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特許第６６０２２６０号明細書
【特許文献2】特開２０２２－２２５２１号公報
【特許文献3】特許第６５９７９０２号明細書
【特許文献4】特開２０１４－１８７８７４号公報
【特許文献5】国際公開第２０１９／１６３２０５号
【特許文献6】特開２０１８－１１６９６２号公報
【特許文献7】特開２０２０－４９２９号公報
【特許文献8】特許第６１９６９３１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0010】
しかしながら、従来のスナバ回路を搭載した半導体装置では、パワー半導体素子の発熱により信頼性が低減したり、長配線化に伴いスナバ効果が低減したりする課題がある。
【0011】
上記課題に鑑み、本発明は、スナバ回路を搭載した半導体装置において、パワー半導体素子の発熱による信頼性の低減、及び長配線化に伴うスナバ効果の低減をそれぞれ抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0012】
本発明の一態様は、（ａ）絶縁回路基板と、（ｂ）絶縁回路基板上に配置された半導体チップと、（ｃ）絶縁回路基板上に配置された第１外部接続端子と、（ｄ）絶縁回路基板上に配置された中継端子と、（ｅ）半導体チップの上方に配置され、第１外部接続端子及び中継端子に接続されたプリント基板と、（ｆ）プリント基板上に配置され、プリント基板を介して第１外部接続端子に一端が接続され、プリント基板を介して中継端子に他端が接続された第１スナバ回路とを備える半導体装置であることを要旨とする。
【0013】
本発明の他の態様は、（ａ）絶縁回路基板と、（ｂ）絶縁回路基板上に配置された半導体チップと、（ｃ）絶縁回路基板上に配置された第１外部接続端子と、（ｄ）半導体チップの上方に配置され、第１外部接続端子及び中継端子に接続されたプリント基板と、（ｅ）プリント基板上に配置された第２外部接続端子と、（ｆ）プリント基板上に配置され、プリント基板を介して第１外部接続端子に一端が接続され、プリント基板を介して第２外部接続端子に他端が接続されたスナバ回路とを備える半導体装置であることを要旨とする。
【発明の効果】
【0014】
本発明によれば、スナバ回路を搭載した半導体装置において、パワー半導体素子の発熱による信頼性の低減、及び長配線化に伴うスナバ効果の低減をそれぞれ抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【0015】
【図1】第１実施形態に係る半導体装置の等価回路図である。
【図2】第１実施形態に係る半導体装置の側面図である。
【図3】第１実施形態に係る半導体装置の他の側面図である。
【図4】第１実施形態に係る絶縁回路基板及び半導体チップの平面図である。
【図6】第１実施形態に係るプリント基板の下側配線層の平面図である。
【図7】第１実施形態に係るプリント基板の上側配線層の平面図である。
【図9】比較例に係る半導体装置のターンオフ時の電流電圧波形である。
【図10】第１実施形態に係る半導体装置のターンオフ時の電流電圧波形である。
【図11】第２実施形態に係る半導体装置の等価回路図である。
【図12】第２実施形態に係るプリント基板の上側配線層の平面図である。
【図13】第３実施形態に係る半導体装置の側面図である。
【図14】第４実施形態に係る半導体装置の側面図である。
【図15】第５実施形態に係るプリント基板の上側配線層の平面図である。
【図16】第６実施形態に係るプリント基板の上側配線層の平面図である。
【発明を実施するための形態】
【0016】
以下、図面を参照して、第１～第６実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第６実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【0017】
以下の説明において、「第１主電極」とは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であれば、エミッタ電極又はコレクタ電極のいずれか一方を意味する。電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）であれば、ソース電極又はドレイン電極のいずれか一方を意味する。静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）、ダイオードであれば、アノード電極又はカソード電極のいずれか一方を意味する。また、「第２主電極」とは、ＩＧＢＴであれば、上記第１主電極とはならないエミッタ電極又はコレクタ電極のいずれか一方を意味する。ＦＥＴやＳＩＴであれば、上記第１主電極とはならないソース電極又はドレイン電極のいずれか一方を意味する。ＳＩサイリスタやＧＴＯ、ダイオードであれば、上記第１主電極とはならないアノード電極又はカソード電極のいずれか一方を意味する。即ち、「第１主電極」がソース電極であれば、「第２主電極」はドレイン電極を意味する。「第１主電極」がエミッタ電極であれば、「第２主電極」はコレクタ電極を意味する。「第１主電極」がアノード電極であれば、「第２主電極」はカソード電極を意味する。
【0018】
また、以下の説明における「上」、「下」、「上下」、「左」、「右」、「左右」等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば「上下」は「左右」に変換して読まれ、１８０°回転して観察すれば「上下」は反転して読まれることは勿論である。
【0019】
（第１実施形態）
第１実施形態に係る半導体装置は、図１に示すように、３相ブリッジ回路の一部を構成し、上アームを構成するパワー半導体素子であるＭＯＳトランジスタＴ１と、下アームを構成するパワー半導体素子であるＭＯＳトランジスタＴ２を備える。ＭＯＳトランジスタＴ１には還流ダイオード（ＦＷＤ）Ｄ１が逆並列接続されている。ＭＯＳトランジスタＴ１のドレインは正極端子Ｐに接続され、ＭＯＳトランジスタＴ１のゲートはゲート端子Ｇ１に接続されている。ＭＯＳトランジスタＴ１のソースは、補助ソース端子（センス端子）Ｓ１及び出力端子Ｕに接続されている。
第１実施形態に係る半導体装置は、図１に示すように、３相ブリッジ回路の一部を構成し、上アームを構成するパワー半導体素子であるＭＯＳトランジスタＴ１と、下アームを構成するパワー半導体素子であるＭＯＳトランジスタＴ２を備える。ＭＯＳトランジスタＴ１には還流ダイオード（ＦＷＤ）Ｄ１が逆並列接続されている。ＭＯＳトランジスタＴ１のドレインは正極端子Ｐに接続され、ＭＯＳトランジスタＴ１のゲートはゲート端子Ｇ１に接続されている。ＭＯＳトランジスタＴ１のソースは、補助ソース端子（センス端子）Ｓ１及び出力端子Ｕに接続されている。
【0020】
ＭＯＳトランジスタＴ１のドレインとソースの間には、スナバ回路１０１が並列接続されている。スナバ回路１０１は、抵抗Ｒ１及び容量Ｃ１を備える。抵抗Ｒ１の一端は、ＭＯＳトランジスタＴ１のドレインに接続され、抵抗Ｒ１の他端は容量Ｃ１の一端に接続されている。容量Ｃ１の他端は、ＭＯＳトランジスタＴ１のソースに接続されている。
【0021】
ＭＯＳトランジスタＴ２には還流ダイオード（ＦＷＤ）Ｄ２が逆並列接続されている。ＭＯＳトランジスタＴ２のソースは負極端子Ｎ及び補助ソース端子（センス端子）Ｓ２に接続され、ＭＯＳトランジスタＴ２のゲートはゲート端子Ｇ２に接続されている。ＭＯＳトランジスタＴ２のドレインは、出力端子Ｕに接続されている。
【0022】
ＭＯＳトランジスタＴ２のドレインとソースの間には、スナバ回路１０２が並列接続されている。スナバ回路１０２は、抵抗Ｒ２及び容量Ｃ２を備える。抵抗Ｒ２の一端は、ＭＯＳトランジスタＴ２のドレインに接続され、抵抗Ｒ２の他端は容量Ｃ２の一端に接続されている。容量Ｃ２の他端は、ＭＯＳトランジスタＴ２のソースに接続されている。
【0023】
図２は、第１実施形態に係る半導体装置の概略側面図を示す。図２に示す側面視において、図２の左右方向をＹ軸と定義し、図２の左方向をＹ軸の正方向と定義する。また、図２の奥側及び手前側の方向であるＹ軸に直交する方向をＸ軸と定義し、図２の奥側をＸ軸の正方向と定義する。また、図２の上下方向であるＸ軸及びＹ軸に直交する方向をＺ軸と定義し、図２の上方向をＺ軸の正方向と定義する。図３以降の平面図及び側面図においてもＸ軸、Ｙ軸及びＺ軸の定義は同様とする。
【0024】
図２は、第１実施形態に係る半導体装置をＸ軸の正方向に見た概略側面図である。図３は、第１実施形態に係る半導体装置をＹ軸の正方向に見た概略側面図である。図４は、第１実施形態に係る半導体装置の一部である絶縁回路基板１及び半導体チップ３ａ～３ｄの平面図である。
【0025】
第１実施形態に係る半導体装置は、パワー半導体素子２つ分の機能を有する「２イン１」と呼ばれる半導体モジュールである。図２～図４に示すように、第１実施形態に係る半導体装置は、絶縁回路基板１と、絶縁回路基板１上に接合材２ａ～２ｃ等を介して搭載された半導体チップ３ａ～３ｄとを備える。
【0026】
絶縁回路基板１は、例えば直接銅接合（ＤＣＢ）基板や活性ろう付け（ＡＭＢ）基板等であってもよい。絶縁回路基板１は、絶縁基板１１と、絶縁基板１１の上面に配置された上側導体層（導電板）１２ａ，１２ｂと、絶縁基板１１の下面に配置された下側導体層（放熱板）１３とを備える。上側導体層１２ａ，１２ｂは互いに離間して設けられている。上側導体層１２ａは高電位側領域であり、上側導体層１２ｂは低電位側領域である。
【0027】
絶縁基板１１は、例えば酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）、窒化ホウ素（ＢＮ）等からなるセラミクス基板や、高分子材料等を用いた樹脂絶縁基板で構成されている。上側導体層１２ａ，１２ｂ及び下側導体層１３は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等からなる導体箔で構成されている。
【0028】
上側導体層１２ａ上には、接合材２ａ，２ｂを介して半導体チップ３ａ，３ｂが接合されている。上側導体層１２ｂ上には、接合材２ｃを介して半導体チップ３ｃが接合されている。上側導体層１２ｂ上には、接合材（不図示）を介して半導体チップ３ｄが接合されている。接合材２ａ～２ｃは、例えばはんだ又は焼結材等で構成されている。半導体チップ３ａ～３ｄは、接合材２ａ～２ｃ等を介さずに、直接接合技術を用いて上側導体層１２ａ，１２ｂ上に直接接合していてもよい。
【0029】
図２～図４に示した半導体チップ３ａ，３ｂは、図１に示した上アームを構成するＭＯＳトランジスタＴ１に対応し、図２～図４に示した半導体チップ３ｃ，３ｄは、図１に示した下アームを構成するＭＯＳトランジスタＴ２に対応する。上アームを構成する半導体チップ３ａ，３ｂは、Ｙ軸方向に並列して配置されている。下アームを構成する半導体チップ３ｃ，３ｄは、Ｙ軸方向に並列して配置されている。図１に示したＭＯＳトランジスタＴ１，Ｔ２をそれぞれ構成する半導体チップの数は特に限定されず、定格電流等に応じて適宜選択可能である。
【0030】
半導体チップ３ａ～３ｄは、用途により種類が異なるが、例えば電界効果トランジスタ（ＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、静電誘導（ＳＩ）サイリスタ、ゲートターンオフ（ＧＴＯ）サイリスタ等のパワー半導体素子、還流ダイオード（ＦＷＤ）等の整流素子等が採用可能である。半導体チップ３ａ～３ｄは、例えばシリコン（Ｓｉ）基板で構成してもよく、或いは炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）等のワイドバンドギャップ半導体基板で構成してもよい。
【0031】
第１実施形態に係る半導体装置では、半導体チップ３ａ～３ｄがＭＯＳＦＥＴである場合を例示している。半導体チップ３ａ～３ｄのそれぞれは、上面側に第１主電極（ソース電極）及び制御電極（ゲート電極）を有し、下面側に第２主電極（ドレイン電極）を有する。
【0032】
図２及び図３に示すように、半導体チップ３ａ～３ｃの上面には、インターポーザ４ａ～４ｃが配置されている。図示を省略するが、半導体チップ３ｄの上面にも、インターポーザ４ａ～４ｃと同様のインターポーザが配置されている。インターポーザ４ａ～４ｃ等は、半導体チップ３ａ～３ｄと後述するプリント基板６とを電気的に接続する機能を有する。なお、半導体チップ３ａ～３ｄとプリント基板６とを電気的に接続する手段はインターポーザ４ａ～４ｃ等に特に限定されない。
【0033】
図４では、半導体チップ３ａの上面に配置されたインターポーザ４ａの一部であるポスト電極（バンプ）４１ａ～４１ｅ、半導体チップ３ｂの上面に配置されたインターポーザ４ｂの一部であるポスト電極（バンプ）４２ａ～４２ｅ、半導体チップ３ｃの上面に配置されたインターポーザ４ｃの一部であるポスト電極（バンプ）４３ａ～４３ｅ、半導体チップ３ｄの上面に配置されたインターポーザ（不図示）の一部であるポスト電極（バンプ）４４ａ～４４ｅを示している。ポスト電極４１ａ～４１ｅ，４２ａ～４２ｅ，４３ａ～４３ｅ，４４ａ～４４ｅは、例えば棒状（ピン状）又は柱状であり、具体的には円柱、楕円柱、三角柱又は四角柱等の多角柱等であってもよい。
【0034】
ポスト電極４１ａ～４１ｄの下端は、半導体チップ３ａのソース電極にはんだ又は焼結材等の接合材（不図示）を介して接合されている。ポスト電極４１ｅの下端は、半導体チップ３ａのゲート電極にはんだ又は焼結材等の接合材（不図示）を介して接合されている。
【0035】
ポスト電極４２ａ～４２ｄの下端は、半導体チップ３ｂのソース電極にはんだ又は焼結材等の接合材（不図示）を介して接合されている。ポスト電極４２ｅの下端は、半導体チップ３ｂのゲート電極にはんだ又は焼結材等の接合材（不図示）を介して接合されている。
【0036】
ポスト電極４３ａ～４３ｄの下端は、半導体チップ３ｃのソース電極にはんだ又は焼結材等の接合材（不図示）を介して接合されている。ポスト電極４３ｅの下端は、半導体チップ３ｂのゲート電極にはんだ又は焼結材等の接合材（不図示）を介して接合されている。
【0037】
ポスト電極４４ａ～４４ｄの下端は、半導体チップ３ｄのソース電極にはんだ又は焼結材等の接合材（不図示）を介して接合されている。ポスト電極４４ｅの下端は、半導体チップ３ｄのゲート電極にはんだ又は焼結材等の接合材（不図示）を介して接合されている。
【0038】
図４のＡ－Ａ方向から見た切断面に位置するインターポーザ４ａの断面図を図５に示す。図２～図５に示すように、インターポーザ４ａは、絶縁層４５ａと、絶縁層４５ａの上面に配置された導電層４６ａと、絶縁層４５ａを貫通し、はんだ又は焼結材等の接合材（不図示）を介して導電層４６ａの下面に上端が接続されたポスト電極４１ａ～４１ｅとを備える。
【0039】
絶縁層４５ａとしては、例えばポリイミド等の樹脂が使用可能である。導電層４６ａの材料としては、例えば銅（Ｃｕ）等の金属材料が使用可能である。導電層４６ａは、ポスト電極４１ａ～４１ｄに接続する部分と、ポスト電極４１ｅに接続する部分で互いに分離されている。導電層４６ａのポスト電極４１ａ～４１ｄに接続する部分は、はんだ又は焼結材等の接合材５を介して後述するプリント基板６の下側配線層６３ａに接合されている。
【0040】
図２及び図４に示すように、インターポーザ４ｂは、絶縁層４５ｂと、絶縁層４５ｂの上面に配置された導電層４６ｂと、絶縁層４５ｂを貫通し、はんだ又は焼結材等の接合材（不図示）を介して導電層４６ｂの下面に上端が接続されたポスト電極４２ａ～４２ｅとを備える。
【0041】
図３及び図４に示すように、インターポーザ４ｃは、絶縁層４５ｃと、絶縁層４５ｃの上面に配置された導電層４６ｃと、絶縁層４５ｃを貫通し、はんだ又は焼結材等の接合材（不図示）を介して導電層４６ｂの下面に上端が接続されたポスト電極４３ａ～４３ｅとを備える。
【0042】
図２及び図３に示すように、半導体チップ３ａ～３ｄの上方には、インターポーザ４ａ～４ｃ等を介して、プリント基板６が配置されている。プリント基板６は、炭素層６１と、炭素層６１の上面に配置された上側絶縁層６５と、上側絶縁層６５の上面に配置された上側配線層６６ｂ，６６ｃ，６６ｄと、炭素層６１の下面に配置された下側絶縁層６２と、下側絶縁層６２の下面に配置された下側配線層６３ｂ，６３ｃ，６３ｈとを備える。下側配線層６３ｂ，６３ｃ，６３ｈの下面には炭素層６４が配置され、下側配線層６３ｂ，６３ｃ，６３ｈを被覆している。上側配線層６６ｂ，６６ｃ，６６ｄの上面には炭素層６７が配置され、上側配線層６６ｂ，６６ｃ，６６ｄを被覆している。
【0043】
図２及び図３では、炭素層６１の端部が、上側絶縁層６５及び下側絶縁層６２の端部と一致する場合を例示するが、炭素層６１の端部は、上側絶縁層６５及び下側絶縁層６２の端部よりも内側に位置してもよい。上側絶縁層６５及び下側絶縁層６２は、炭素層６１全体を被覆し、炭素層６１が内部に埋設されるように一体的に設けられていてもよい。また、炭素層６１の端部を被覆するように他の絶縁層が更に設けられていてもよい。
【0044】
炭素層６１，６４，６７の熱伝導率は、上側配線層６６ｂ，６６ｃ，６６ｄ及び下側配線層６３ｂ，６３ｃ，６３ｈの熱伝導率（例えば銅の熱伝導率である約４００Ｗ／ｍＫ）よりも高い。炭素層６１，６４，６７としては、シート状のグラファイト（グラファイトシート）又はグラフェン（グラフェンシート）が使用可能である。グラフェンは、炭素原子が結合した１原子層のシート状の物質であり、グラファイトは、複数のグラフェンシートの積層構造からなる。グラファイト又はグラフェンは、熱伝導率に異方性を有する。グラファイト又はグラフェンを炭素層６１，６４，６７に用いる場合には、炭素層６１，６４，６７の厚さ方向（Ｚ軸方向）の熱伝導率（例えば約５Ｗ／ｍＫ程度）よりも、面方向（Ｘ軸方向及びＹ軸方向）の熱伝導率（例えば約１５００Ｗ／ｍＫ程度）が高い材料を使用すれば、炭素層６１，６４，６７の面方向に熱を瞬時に拡散させることができる。
【0045】
炭素層６１，６４，６７は、炭素繊維や、炭素繊維を用いた複合材料で構成されていてもよい。例えば、炭素繊維を用いた複合材料としては、炭素繊維強化プラスチック（ＣＦＲＰ）や炭素繊維強化炭素複合材料等が挙げられる。
【0046】
上側絶縁層６５及び下側絶縁層６２は、例えばアルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）等を主成分としたセラミクスや樹脂等の絶縁材料で構成されている。上側絶縁層６５及び下側絶縁層６２は、ポリイミド樹脂や、ガラス繊維とエポキシ樹脂との組み合わせ等からなる樹脂基板であってよい。上側配線層６６ｂ，６６ｃ，６６ｄ及び下側配線層６３ｂ，６３ｃ，６３ｈは、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等からなる導体箔で構成されている。
【0047】
図６は、プリント基板６の下側絶縁層６２及び下側配線層６３ａ～６３ｉを、Ｚ軸の負方向に下側絶縁層６２を透過して見た場合の下側配線層６３ａ～６３ｉの平面パターンを示す。図６では、破線で模式的に、半導体チップ３ａ～３ｄ及びポスト電極４１ａ～４１ｅ，４２ａ～４２ｅ，４３ａ～４３ｅ，４４ａ～４４ｅの重なる位置を示している。
【0048】
ポスト電極４１ａ～４１ｃは、インターポーザ４ａの導電層４６ａの一部を介して、半導体チップ３ａのソース電極と、下側配線層６３ａとを電気的に接続する。ポスト電極４１ｄは、インターポーザ４ａの導電層４６ａの一部を介して、半導体チップ３ａのソース電極と、下側配線層６３ｈとを電気的に接続する。ポスト電極４１ｅは、インターポーザ４ａの導電層４６ａの一部を介して、半導体チップ３ａのゲート電極と、下側配線層６３ｄとを電気的に接続する。
【0049】
ポスト電極４２ａ～４２ｃは、インターポーザ４ｂの導電層４６ｂの一部を介して、半導体チップ３ｂのソース電極と、下側配線層６３ａとを電気的に接続する。ポスト電極４２ｄは、インターポーザ４ｂの導電層４６ｂの一部を介して、半導体チップ３ｂのソース電極と、下側配線層６３ｈとを電気的に接続する。ポスト電極４２ｅは、インターポーザ４ｂの導電層４６ｂの一部を介して、半導体チップ３ｂのゲート電極と、下側配線層６３ｅとを電気的に接続する。
【0050】
ポスト電極４３ａ～４３ｃは、インターポーザ４ｃの導電層４６ｃの一部を介して、半導体チップ３ｃのソース電極と、下側配線層６３ｂとを電気的に接続する。ポスト電極４３ｄは、インターポーザ４ｃの導電層４６ｃの一部を介して、半導体チップ３ｃのソース電極と、下側配線層６３ｉとを電気的に接続する。ポスト電極４３ｅは、インターポーザ４ｃの導電層４６ｃの一部を介して、半導体チップ３ｃのゲート電極と、下側配線層６３ｆとを電気的に接続する。
【0051】
ポスト電極４４ａ～４４ｃは、インターポーザの導電層の一部を介して、半導体チップ３ｄのソース電極と、下側配線層６３ｂとを電気的に接続する。ポスト電極４４ｄは、インターポーザの導電層の一部を介して、半導体チップ３ｄのソース電極と、下側配線層６３ｉとを電気的に接続する。ポスト電極４４ｅは、インターポーザの導電層の一部を介して、半導体チップ３ｄのゲート電極と、下側配線層６３ｇとを電気的に接続する。
【0052】
図７は、プリント基板６の上側絶縁層６５及び上側配線層６６ａ～６６ｉを、Ｚ軸の負方向に見た平面パターンを示す。上側配線層６６ａは、下側配線層６３ａに重なるように設けられている。上側配線層６６ａは、炭素層６１、下側絶縁層６２及び上側絶縁層６５を貫通する銅（Ｃｕ）等の金属からなるビア（不図示）を介して下側配線層６３ａに電気的に接続されている。
【0053】
上側配線層６６ａには、切り欠き部７１及び突出部７２が設けられている。切り欠き部７１は、半導体チップ３ａ，３ｂの間の領域に重なる位置に設けられている。切り欠き部７１には、上側配線層６６ｈ及び上側配線層６６ｉが設けられている。突出部７２は、半導体チップ３ａ，３ｂの並列方向と直交する方向（Ｘ軸方向）において切り欠き部７１と並んで設けられている。
【0054】
上側配線層６６ｂは、下側配線層６３ｂに重なるように設けられている。上側配線層６６ｂは、炭素層６１、下側絶縁層６２及び上側絶縁層６５を貫通するビア（不図示）を介して下側配線層６３ｂに電気的に接続されている。上側配線層６６ｂには、上側配線層６６ａの突出部７２に対応する位置に、切り欠き部７３が設けられている。切り欠き部７３には、上側配線層６６ａの突出部７２及び上側配線層６６ｊが設けられている。
【0055】
上側配線層６６ｃは、下側配線層６３ｃに重なるように設けられている。上側配線層６６ｃは、炭素層６１、下側絶縁層６２及び上側絶縁層６５を貫通するビア（不図示）を介して下側配線層６３ｃに電気的に接続されている。
【0056】
上側配線層６６ｄは、下側配線層６３ｄ，６３ｅに重なるように設けられている。上側配線層６６ｄは、炭素層６１、下側絶縁層６２及び上側絶縁層６５を貫通するビア（不図示）を介して下側配線層６３ｄ，６３ｅに電気的に接続されている。
【0057】
上側配線層６６ｅは、下側配線層６３ｆ，６３ｇに重なるように設けられている。上側配線層６６ｅは、炭素層６１、下側絶縁層６２及び上側絶縁層６５を貫通するビア（不図示）を介して下側配線層６３ｆ，６３ｇに電気的に接続されている。
【0058】
上側配線層６６ｆは、下側配線層６３ｈに重なるように設けられている。上側配線層６６ｆは、炭素層６１、下側絶縁層６２及び上側絶縁層６５を貫通するビア（不図示）を介して下側配線層６３ｈに電気的に接続されている。
【0059】
上側配線層６６ｇは、下側配線層６３ｉに重なるように設けられている。上側配線層６６ｇは、炭素層６１、下側絶縁層６２及び上側絶縁層６５を貫通するビア（不図示）を介して下側配線層６３ｉに電気的に接続されている。
【0060】
図２及び図３に示すように、プリント基板６の最表面は保護層（レジスト）９でコーティングされている。保護層９としては、例えば耐熱性が高く硬質な熱硬化性樹脂等の樹脂材料が使用可能であり、具体的にはエポキシ樹脂、マレイミド樹脂、シアネート樹脂等が使用可能である。保護層９としては、フレキシブルプリント配線板（ＦＰＣ）等で用いられるポリイミド等からなるカバーレイ等も適用可能である。なお、保護層９は必ずしも設けなくてもよい。
【0061】
図２及び図３に示すように、半導体チップ３ａ～３ｄ及びプリント基板６の周囲は、封止部材１０により封止されている。封止部材１０は、第１実施形態に係る半導体装置の筐体を構成し、略直方体形状を有する。封止部材１０の下面から、絶縁回路基板１が露出する。封止部材１０としては、例えば耐熱性が高く硬質な熱硬化性樹脂等の樹脂材料が使用可能であり、具体的にはエポキシ樹脂、マレイミド樹脂、シアネート樹脂等が使用可能である。
【0062】
図２及び図３に示すように、第１実施形態に係る半導体装置は、外部回路に接続される外部接続端子２１～２３を備える。外部接続端子２１～２３は、棒状（ピン状）又は柱状であってもよく、具体的には円柱、楕円柱、三角柱又は四角柱等の多角柱等であってもよい。外部接続端子２１～２３の材料としては、例えば銅（Ｃｕ）等の導電材料が使用可能である。
【0063】
外部接続端子２１は、図１に示した正極端子Ｐを構成する。図４に示すように、外部接続端子２１の下端は、絶縁回路基板１の上側導体層１２ａの上面に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。外部接続端子２１は、図６及び図７に示すように、プリント基板６の下側配線層６３ｃ及び上側配線層６６ｃを貫通する。外部接続端子２１から供給された電流は、上側導体層１２ａを介して半導体チップ３ａ，３ｂのドレイン電極に供給される。
【0064】
外部接続端子２２は、図１に示した出力端子Ｕを構成する。図４に示すように、外部接続端子２２の下端は、絶縁回路基板１の上側導体層１２ｂの上面に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。外部接続端子２２は、プリント基板６を貫通し、図６及び図７に示すように、下側配線層６３ａ及び上側配線層６６ａに電気的に接続されている。外部接続端子２３は、半導体チップ３ａ，３ｂのソース電極と半導体チップ３ｃ，３ｄのドレイン電極との間の出力電流を、下側配線層６３ａ及び上側配線層６６ａを介して外部回路へ出力する。
【0065】
外部接続端子２３は、図１に示した負極端子Ｎを構成する。図７に示すように、外部接続端子２２の下端は、プリント基板６の上側配線層６６ｂの上面に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。外部接続端子２３は、半導体チップ３ｃ，３ｄのソース電極の電流を、下側配線層６３ｂ及び上側配線層６６ｂを介して外部回路へ出力する。
【0066】
図７に示すように、第１実施形態に係る半導体装置は、外部回路に接続される外部接続端子２４ａ，２４ｂ，２５ａ，２５ｂを備える。なお、図２及び図３では外部接続端子２４ａ，２４ｂ，２５ａ，２５ｂの図示を省略している。外部接続端子２４ａ，２４ｂ，２５ａ，２５ｂは、棒状（ピン状）又は柱状であってもよく、具体的には円柱、楕円柱、三角柱又は四角柱等の多角柱等であってもよい。外部接続端子２４ａ，２４ｂ，２５ａ，２５ｂの材料としては、例えば銅（Ｃｕ）等の導電材料が使用可能である。
【0067】
外部接続端子２４ａは、図１に示したゲート端子Ｇ１を構成する。外部接続端子２４ａの下端は、プリント基板６の上側配線層６６ｄの上面に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。外部接続端子２４ａは、半導体チップ３ａ，３ｂのオン・オフを制御する制御信号を、上側配線層６６ｄ及び下側配線層６３ｄ，６３ｅを介して半導体チップ３ａ，３ｂのゲート電極へ供給する。
【0068】
外部接続端子２４ｂは、図１に示したゲート端子Ｇ２を構成する。外部接続端子２４ｂの下端は、プリント基板６の上側配線層６６ｅの上面に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。外部接続端子２４ｂは、半導体チップ３ｃ，３ｄのオン・オフを制御する制御信号を、上側配線層６６ｅ及び下側配線層６３ｆ，６３ｇを介して半導体チップ３ｃ，３ｄのゲート電極へ供給する。
【0069】
外部接続端子２５ａは、図１に示した補助ソース端子Ｓ１を構成する。外部接続端子２５ａの下端は、プリント基板６の上側配線層６６ｆの上面に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。外部接続端子２５ａは、半導体チップ３ａ，３ｂの信号（ソース側電圧）を、上側配線層６６ｆ及び下側配線層６３ｈを介して外部回路へ出力する。
【0070】
外部接続端子２５ｂは、図１に示した補助ソース端子Ｓ２を構成する。外部接続端子２５ｂの下端は、プリント基板６の上側配線層６６ｇの上面に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。外部接続端子２５ｂは、半導体チップ３ｃ，３ｄの信号（ソース側電圧）を、上側配線層６６ｇ及び下側配線層６３ｉを介して外部回路へ出力する。
【0071】
図２～図４に示すように、絶縁回路基板１の上側導体層１２ａの上面には、はんだ又は焼結材等の接合材（不図示）を介して中継端子８１の下端が接合されている。中継端子８１は、プリント基板６を貫通し、図６及び図７に示すように、プリント基板６の下側配線層６３ａ及び上側配線層６６ｈに電気的に接続されている。中継端子８１は、棒状（ピン状）又は柱状であってもよく、具体的には円柱、楕円柱、三角柱又は四角柱等の多角柱等であってもよい。中継端子８１の材料としては、例えば銅（Ｃｕ）等の金属材料が使用可能である。
【0072】
図２、図３及び図７に示すように、第１実施形態に係る半導体装置は、プリント基板６の上面側に配置された上アーム側のスナバ回路（８２ａ，８２ｂ，８３ａ，８３ｂ）及び下アーム側のスナバ回路（８２ｃ，８２ｄ，８３ｃ，８３ｄ）を備える。スナバ回路（８２ａ，８２ｂ，８３ａ，８３ｂ）は、図１に示したスナバ回路１０１に対応し、スナバ回路（８２ｃ，８２ｄ，８３ｃ，８３ｄ）は、図１に示したスナバ回路１０２に対応する。
【0073】
上アーム側のスナバ回路（８２ａ，８２ｂ，８３ａ，８３ｂ）は、プリント基板６の上面側に配置された容量素子（スナバコンデンサ）８２ａ，８２ｂ及び抵抗素子（スナバ抵抗）８３ａ，８３ｂで構成されている。容量素子８２ａ，８２ｂは、図１に示した容量Ｃ１に対応し、抵抗素子８３ａ，８３ｂは、図１に示した抵抗Ｒ１に対応する。
【0074】
容量素子８２ａ，８２ｂは、表面実装型（横型）の積層セラミックコンデンサで構成されており、例えばＮＯＶＡＣＡＰ社製の高耐熱型コンデンサを採用できる。抵抗素子８３ａ，８３ｂは、表面実装型（横型）の抵抗で構成されており、例えば高電力品の長辺電極型の抵抗等を採用できる。
【0075】
容量素子８２ａ，８２ｂは、プリント基板６上の、半導体チップ３ａ，３ｂの間の領域に重なる位置に配置されている。容量素子８２ａ，８２ｂは、半導体チップ３ａ，３ｂの並列方向（Ｙ軸方向）において互いに離間し、半導体チップ３ａ，３ｂの並列方向とは直交する方向（Ｘ軸方向）に、互いに平行に延伸して配置されている。容量素子８２ａ，８２ｂのそれぞれの一端は、上側配線層６６ｈ上に配置され、上側配線層６６ｈを介して中継端子８１に電気的に接続されている。容量素子８２ａ，８２ｂのそれぞれの他端は、上側配線層６６ｉ上に配置されている。
【0076】
なお、ここでは２つの容量素子８２ａ，８２ｂが配置された場合を例示するが、１つの容量素子のみが配置されていてもよく、３つ以上の容量素子が並列接続するように配置されていてもよい。
【0077】
抵抗素子８３ａ，８３ｂは、プリント基板６上の、半導体チップ３ａ，３ｂの間の領域に重なる位置に配置されている。抵抗素子８３ａ，８３ｂは、半導体チップ３ａ，３ｂの並列方向（Ｙ軸方向）に互いに離間して並んで配置され、半導体チップ３ａ，３ｂの並列方向に延伸して配置されている。抵抗素子８３ａ，８３ｂのそれぞれの一端は、上側配線層６６ｉ上に配置され、上側配線層６６ｉを介して容量素子８２ａ，８２ｂのそれぞれの他端に電気的に接続されている。抵抗素子８３ａ，８３ｂのそれぞれの他端は、上側配線層６６ａ上に配置され、上側配線層６６ａを介して外部接続端子２２に電気的に接続されている。
【0078】
図７のＡ－Ａ方向から見た抵抗素子８３ａ，８３ｂの断面を図８に示す。図８に示すように、抵抗素子８３ａ，８３ｂのそれぞれの一端は、上側配線層６６ｉ上にはんだ又は焼結材等の接合材（不図示）を介して接合されている。抵抗素子８３ａ，８３ｂのそれぞれの他端は、上側配線層６６ａ上にはんだ又は焼結材等の接合材（不図示）を介して接合されている。
【0079】
なお、ここでは２つの抵抗素子８３ａ，８３ｂが配置された場合を例示するが、１つの抵抗素子のみが配置されていてもよく、３つ以上の抵抗素子が並列接続するように配置されていてもよい。
【0080】
図７に示すように、下アーム側のスナバ回路（８２ｃ，８２ｄ，８３ｃ，８３ｄ）は、プリント基板６の上面側に配置された容量素子（スナバコンデンサ）８２ｃ，８２ｄ及び抵抗素子（スナバ抵抗）８３ｃ，８３ｄで構成されている。容量素子８２ｃ，８２ｄは、図１に示した容量Ｃ２に対応し、抵抗素子８３ｃ，８３ｄは、図１に示した抵抗Ｒ２に対応する。容量素子８２ｃ，８２ｄは、容量素子８２ａ，８２ｂと同様の構成である。抵抗素子８３ｃ，８３ｄは、抵抗素子８３ａ，８３ｂと同様の構成である。
【0081】
容量素子８２ｃ，８２ｄは、プリント基板６上の、半導体チップ３ｃ，３ｄから等距離の領域に重なる位置に配置されている。容量素子８２ｃ，８２ｄは、半導体チップ３ｃ，３ｄの並列方向（Ｙ軸方向）に互いに離間して並んで配置され、半導体チップ３ｃ，３ｄの並列方向（Ｙ軸方向）に延伸して配置されている。容量素子８２ｃ，８２ｄのそれぞれの一端は、上側配線層６６ｊ上に配置されている。容量素子８２ｃ，８２ｄのそれぞれの他端は、上側配線層６６ｂ上に配置され、上側配線層６６ｂを介して外部接続端子２３に電気的に接続されている。
【0082】
なお、ここでは２つの容量素子８２ｃ，８２ｄが配置された場合を例示するが、１つの容量素子のみが配置されていてもよく、３つ以上の容量素子が並列接続するように配置されていてもよい。
【0083】
抵抗素子８３ｃ，８３ｄは、プリント基板６上の、半導体チップ３ｃ，３ｄから等距離の領域に重なる位置に配置されている。抵抗素子８３ｃ，８３ｄは、半導体チップ３ｃ，３ｄの並列方向（Ｙ軸方向）において互いに離間し、半導体チップ３ｃ，３ｄの並列方向に直交する方向（Ｘ軸方向）に、互いに平行に延伸して配置されている。抵抗素子８３ｃ，８３ｄのそれぞれの一端は、上側配線層６６ｊ上に配置され、上側配線層６６ｊを介して容量素子８２ｃ，８２ｄのそれぞれの他端に電気的に接続されている。抵抗素子８３ｃ，８３ｄのそれぞれの他端は、上側配線層６６ａの突出部７２上に配置され、上側配線層６６ａを介して外部接続端子２２に電気的に接続されている。
【0084】
なお、ここでは２つの抵抗素子８３ｃ，８３ｄが配置された場合を例示するが、１つの抵抗素子のみが配置されていてもよく、３つ以上の抵抗素子が並列接続するように配置されていてもよい。
【0085】
第１実施形態に係る半導体装置において、プリント基板６上に搭載する抵抗素子及び容量素子の数は、モジュールの電流定格や構造、デバイスの特性や抵抗素子及び容量素子の特性に応じて適宜変更可能である。搭載する抵抗素子及び容量素子の数に応じて、第１実施形態に係る半導体装置のレイアウトも適宜変更可能である。
【0086】
第１実施形態に係る半導体装置の製造方法（組立方法）の一例としては、図１に示した絶縁回路基板１を用意し、絶縁回路基板１の上側導体層１２ａ，１２ｂ上に接合材２ａ～２ｃ等を介して半導体チップ３ａ～３ｄを搭載する。次に、半導体チップ３ａ～３ｄ上に接合材（不図示）を介してインターポーザ４ａ～４ｃ等を搭載する。
【0087】
次に、中継端子８１、外部接続端子２１～２３，２４ａ，２４ｂ，２５ａ，２５ｂ、スナバ回路（８２ａ，８２ｂ，８３ａ，８３ｂ），（８２ｃ，８２ｄ，８３ｃ，８３ｄ）が搭載されたプリント基板６を用意し、プリント基板６をインターポーザ４ａ～４ｃ等上に接合材５を介して搭載する。
【0088】
次に、加熱処理により、絶縁回路基板１、半導体チップ３ａ～３ｄ、インターポーザ４ａ～４ｃ等及びプリント基板６を接合材２ａ～２ｃ，５等により一括して接合する。その後、絶縁回路基板１、半導体チップ３ａ～３ｄ、インターポーザ４ａ～４ｃ等及びプリント基板６の周囲を、封止部材１０で封止する。これにより、第１実施形態に係る半導体装置が完成する。
【0089】
第１実施形態に係る半導体装置によれば、上アームを構成するＭＯＳトランジスタＴ１及び下アームを構成するＭＯＳトランジスタＴ２のそれぞれにスナバ回路１０１，１０２を接続することにより、ターンオフ時のサージ電圧を減少させることができると共に、リンギングの低減によりターンオフ損失を減少させることができる。
【0090】
更に、プリント基板６上にスナバ回路（８２ａ，８２ｂ，８３ａ，８３ｂ），（８２ｃ，８２ｄ，８３ｃ，８３ｄ）を搭載することで、絶縁回路基板１上にスナバ回路を搭載する場合と比較して、熱応力による影響を低減することができ、スナバ回路（８２ａ，８２ｂ，８３ａ，８３ｂ），（８２ｃ，８２ｄ，８３ｃ，８３ｄ）の信頼性を向上させることができる。
【0091】
更に、プリント基板６上にスナバ回路（８２ａ，８２ｂ，８３ａ，８３ｂ），（８２ｃ，８２ｄ，８３ｃ，８３ｄ）を搭載することで、絶縁回路基板１上にスナバ回路を搭載する場合と比較して、半導体チップ３ａ～３ｄの発熱がスナバ回路（８２ａ，８２ｂ，８３ａ，８３ｂ），（８２ｃ，８２ｄ，８３ｃ，８３ｄ）まで到達し難くなるため、半導体チップ３ａ～３ｄの発熱による容量素子８２ａ～８２ｄの容量の変動を抑制することができ、スイッチング損失の増加を抑制することができる。
【0092】
更に、プリント基板６に炭素層６１，６４，６７を設けることにより、半導体チップ３ａ～３ｄからの熱を遮熱することができると共に、プリント基板６に発生した熱を瞬時に拡散させることができる。これにより、半導体チップ３ａ～３ｄの発熱が、プリント基板６上のスナバ回路（８２ａ，８２ｂ，８３ａ，８３ｂ），（８２ｃ，８２ｄ，８３ｃ，８３ｄ）までより到達し難くなる。この結果、半導体チップ３ａ～３ｄの発熱による容量素子８２ａ～８２ｄの容量の変動を更に抑制することができ、スイッチング損失の増加を更に抑制することができる。
【0093】
更に、プリント基板６上にスナバ回路（８２ａ，８２ｂ，８３ａ，８３ｂ），（８２ｃ，８２ｄ，８３ｃ，８３ｄ）を搭載することにより、半導体装置の端子付近にスナバ回路を搭載する場合と比較して、スナバ回路（８２ａ，８２ｂ，８３ａ，８３ｂ），（８２ｃ，８２ｄ，８３ｃ，８３ｄ）の位置が半導体チップ３ａ～３ｄの近傍となるため、スナバ回路（８２ａ，８２ｂ，８３ａ，８３ｂ），（８２ｃ，８２ｄ，８３ｃ，８３ｄ）と半導体チップ３ａ～３ｄとの間の配線の寄生インダクタンスを低減することができる。この結果、サージ電圧やノイズ等を効率よく減衰させることができ、更にはスイッチング損失の低減が可能となる。
【0094】
図９は、比較例に係る半導体装置のターンオフ時の電流及び電圧波形を示し、図１０は、第１実施形態に係る半導体装置のターンオフ時の電流及び電圧波形を示す。比較例に係る半導体装置は、スナバ回路を有さない点が、第１実施形態に係る半導体装置と異なる。図９に示すように、比較例に係る半導体装置では、リンギングの影響が大きく、誤動作する可能性がある。これに対して、図１０に示すように、第１実施形態に係る半導体装置によれば、リンギング及び１発目のアンダーシュートが減少している。
【0095】
（第２実施形態）
第２実施形態に係る半導体装置の回路構成は、図１１に示すように、正極端子Ｐと負極端子Ｎとの間にスナバ回路１０３が接続されている点が、第１実施形態に係る半導体装置の回路構成と異なる。スナバ回路１０３は、抵抗Ｒ３及び容量Ｃ３を備える。抵抗Ｒ３の一端は正極端子Ｐに接続されている。抵抗Ｒ３の他端は容量Ｃ３の一端に接続されている。容量Ｃ３の他端は負極端子Ｎに接続されている。第２実施形態に係る半導体装置の他の回路構成は、第１実施形態に係る半導体装置の回路構成と同様であるので、重複した説明を省略する。
第２実施形態に係る半導体装置の回路構成は、図１１に示すように、正極端子Ｐと負極端子Ｎとの間にスナバ回路１０３が接続されている点が、第１実施形態に係る半導体装置の回路構成と異なる。スナバ回路１０３は、抵抗Ｒ３及び容量Ｃ３を備える。抵抗Ｒ３の一端は正極端子Ｐに接続されている。抵抗Ｒ３の他端は容量Ｃ３の一端に接続されている。容量Ｃ３の他端は負極端子Ｎに接続されている。第２実施形態に係る半導体装置の他の回路構成は、第１実施形態に係る半導体装置の回路構成と同様であるので、重複した説明を省略する。
【0096】
図１２は、第２実施形態に係る半導体装置のプリント基板６の上側絶縁層６５及び上側配線層６６ａ～６６ｉを、Ｚ軸の負方向に見た平面パターンを示す。図１２に示すように、プリント基板６の上側配線層６６ａ～６６ｉのうち、上側配線層６６ｃ～６６ｇの平面パターンは、図７に示した第１実施形態に係る半導体装置と共通するが、上側配線層６６ａ，６６ｂ，６６ｈ，６６ｉの平面パターンは、図７に示した第１実施形態に係る半導体装置と異なる。
【0097】
上側配線層６６ａには、外部接続端子２２の周囲に曲線状の切り欠き部７４が設けられ、切り欠き部７４に連続するように直線状の切り欠き部７５が設けられている。切り欠き部７４，７５には、上側配線層６６ｈが設けられている。上側配線層６６ｂの切り欠き部７４に対向する部分には、切り欠き部７７が設けられている。切り欠き部７７には、上側配線層６６ｉが設けられている。
【0098】
図１２に示すように、第２実施形態に係る半導体装置は、プリント基板６上に配置された容量素子８２ａ，８２ｂ及び抵抗素子８３で構成されるスナバ回路（８２ａ，８２ｂ，８３）を備える。図１２に示したスナバ回路（８２ａ，８２ｂ，８３）は、図１１に示したスナバ回路１０３に対応し、図１２に示した容量素子８２ａ，８２ｂは、図１１に示した容量Ｃ３に対応し、図１２に示した抵抗素子８３は、図１１に示した抵抗Ｒ３に対応する。
【0099】
容量素子８２ａ，８２ｂは、プリント基板６上の、半導体チップ３ｃ，３ｄから等距離の領域に重なる位置に配置されている。容量素子８２ａ，８２ｂは、半導体チップ３ｃ，３ｄの並列方向（Ｙ軸方向）に、互いに離間して並んで延伸するように配置されている。容量素子８２ａ，８２ｂのそれぞれの一端は、上側配線層６６ｉの上面に配置されている。容量素子８２ａ，８２ｂのそれぞれの他端は、上側配線層６６ｂの上面に配置され、上側配線層６６ｂを介して外部接続端子２３に電気的に接続されている。
【0100】
なお、ここでは２つの容量素子８２ａ，８２ｂが配置された場合を例示するが、１つの容量素子のみが配置されていてもよく、３つ以上の容量素子が配置されていてもよい。
【0101】
第２実施形態に係る半導体装置において、プリント基板６上に搭載する抵抗素子及び容量素子の数は、モジュールの電流定格や構造、デバイスの特性や抵抗素子及び容量素子の特性に応じて適宜変更可能である。搭載する抵抗素子及び容量素子の数に応じて、第２実施形態に係る半導体装置のレイアウトも適宜変更可能である。
【0102】
抵抗素子８３は、半導体チップ３ｃ，３ｄから等距離の領域に重なる位置であり、且つ容量素子８２ａ，８２ｂから等距離となる位置に配置されている。抵抗素子８３は、半導体チップ３ｃ，３ｄの並列方向に直交する方向（Ｘ軸方向）に延伸するように配置されている。抵抗素子８３の一端は、上側配線層６６iの上面に配置され、上側配線層６６ｉを介して容量素子８２ａ，８２ｂのそれぞれの他端に電気的に接続されている。抵抗素子８３の他端は、上側配線層６６ｈの上面に配置され、上側配線層６６ｈを介して中継端子８１に電気的に接続されている。
【0103】
なお、ここでは１つの抵抗素子８３が配置された場合を例示するが、２つ以上の抵抗素子が並列接続するように配置されていてもよい。
【0104】
中継端子８１の下端は、絶縁回路基板１の上側導体層１２ａの上面に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0105】
第２実施形態に係る半導体装置によれば、正極端子Ｐと負極端子Ｎとの間にスナバ回路１０３を接続することにより、ターンオフ時のサージ電圧を減少させることができると共に、リンギングの低減によりターンオフ損失を減少させることができる。
【0106】
更に、プリント基板６上にスナバ回路（８２ａ，８２ｂ，８３）を搭載することで、絶縁回路基板１上にスナバ回路を搭載する場合と比較して、熱応力による影響を低減することができ、スナバ回路（８２ａ，８２ｂ，８３）の信頼性を向上させることができる。
【0107】
更に、プリント基板６上にスナバ回路（８２ａ，８２ｂ，８３）を搭載することで、絶縁回路基板１上にスナバ回路を搭載する場合と比較して、半導体チップ３ａ～３ｄの発熱がスナバ回路（８２ａ，８２ｂ，８３）まで到達し難くなるため、半導体チップ３ａ～３ｄの発熱による容量素子８２ａ～８２ｄの容量の変動を抑制することができ、スイッチング損失の増加を抑制することができる。
【0108】
更に、プリント基板６に炭素層６１，６４，６７を設けることにより、半導体チップ３ａ～３ｄからの熱を遮熱することができると共に、プリント基板６に発生した熱を瞬時に拡散させることができる。これにより、半導体チップ３ａ～３ｄの発熱が、プリント基板６上のスナバ回路（８２ａ，８２ｂ，８３）までより到達し難くなる。この結果、半導体チップ３ａ～３ｄの発熱による容量素子８２ａ，８２ｂの容量の変動を更に抑制することができ、スイッチング損失の増加を更に抑制することができる。
【0109】
更に、プリント基板６上にスナバ回路（８２ａ，８２ｂ，８３）を搭載することにより、半導体装置の端子付近にスナバ回路を搭載する場合と比較して、スナバ回路（８２ａ，８２ｂ，８３）の位置が半導体チップ３ａ～３ｄの近傍となるため、スナバ回路（８２ａ，８２ｂ，８３）と半導体チップ３ａ～３ｄとの間の配線の寄生インダクタンスを低減することができる。この結果、サージ電圧やノイズ等を効率よく減衰させることができ、更にはスイッチング損失の低減が可能となる。
【0110】
（第３実施形態）
第３実施形態に係る半導体装置は、図１３に示すように、プリント基板６が炭素層を有さない構成である点が、第１実施形態に係る半導体装置と異なる。プリント基板６は、絶縁層６０と、絶縁層６０の上面に配置された上側配線層６６ｃ，６６ｄ等と、絶縁層６０の下面に配置された下側配線層６３ｃ，６３ｈ等とを備える。第３実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第３実施形態に係る半導体装置は、図１３に示すように、プリント基板６が炭素層を有さない構成である点が、第１実施形態に係る半導体装置と異なる。プリント基板６は、絶縁層６０と、絶縁層６０の上面に配置された上側配線層６６ｃ，６６ｄ等と、絶縁層６０の下面に配置された下側配線層６３ｃ，６３ｈ等とを備える。第３実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0111】
第３実施形態に係る半導体装置によれば、プリント基板６が炭素層を有さない構成である場合でも、第１実施形態に係る半導体装置と同様の効果を奏する。
【0112】
（第４実施形態）
第４実施形態に係る半導体装置は、図１４に示すように、半導体チップ３ａ，３ｂとプリント基板６との間にインターポーザを設けない構成である点が、第３実施形態に係る半導体装置と異なる。半導体チップ３ａの上面は、ポスト電極４１ｂ，４１ｄ，４１ｅ等を介してプリント基板６の下側配線層６３ｈ等に接合されている。半導体チップ３ｂの上面は、ポスト電極４２ｂ，４２ｄ，４２ｅ等を介してプリント基板６の下側配線層６３ｈ等に接合されている。第４実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第４実施形態に係る半導体装置は、図１４に示すように、半導体チップ３ａ，３ｂとプリント基板６との間にインターポーザを設けない構成である点が、第３実施形態に係る半導体装置と異なる。半導体チップ３ａの上面は、ポスト電極４１ｂ，４１ｄ，４１ｅ等を介してプリント基板６の下側配線層６３ｈ等に接合されている。半導体チップ３ｂの上面は、ポスト電極４２ｂ，４２ｄ，４２ｅ等を介してプリント基板６の下側配線層６３ｈ等に接合されている。第４実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0113】
第４実施形態に係る半導体装置によれば、インターポーザ以外の手段で半導体チップ３ａ，３ｂとプリント基板６との間を電気的に接続する場合でも、第３実施形態に係る半導体装置と同様の効果を奏する。
【0114】
（第５実施形態）
第５実施形態に係る半導体装置は、図１に示した回路構成において、スナバ回路１０１，１０２が抵抗Ｒ１，Ｒ２を有さず、容量Ｃ１，Ｃ２のみで構成される点が、第１実施形態に係る半導体装置の回路構成と異なる。
第５実施形態に係る半導体装置は、図１に示した回路構成において、スナバ回路１０１，１０２が抵抗Ｒ１，Ｒ２を有さず、容量Ｃ１，Ｃ２のみで構成される点が、第１実施形態に係る半導体装置の回路構成と異なる。
【0115】
第５実施形態に係る半導体装置は、図１５に示すように、プリント基板６上に、上アーム側のスナバ回路を構成する容量素子８２ａ，８２ｂ、及び下アーム側のスナバ回路を構成する容量素子８２ｃ，８２ｄが配置されている。容量素子８２ａ，８２ｂのそれぞれの一端は、上側配線層６６ｈ上に配置され、上側配線層６６ｈを介して中継端子８１に電気的に接続されている。容量素子８２ａ，８２ｂのそれぞれの他端は、上側配線層６６ａ上に配置され、上側配線層６６ａを介して外部接続端子２２に電気的に接続されている。
【0116】
容量素子８２ｃ，８２ｄのそれぞれの一端は、上側配線層６６ｂ上に配置され、上側配線層６６ｂを介して外部接続端子２３に電気的に接続されている。容量素子８２ｃ，８２ｄのそれぞれの他端は、上側配線層６６ａ上に配置され、上側配線層６６ａを介して外部接続端子２２に電気的に接続されている。
【0117】
第５実施形態に係る半導体装置において、プリント基板６上に搭載する容量素子の数は、モジュールの電流定格や構造、デバイスの特性や容量素子の特性に応じて適宜変更可能である。搭載する容量素子の数に応じて、第５実施形態に係る半導体装置のレイアウトも適宜変更可能である。第５実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0118】
第５実施形態に係る半導体装置によれば、上アーム側のスナバ回路を容量素子８２ａ，８２ｂのみで構成し、下アーム側のスナバ回路を容量素子８２ｃ，８２ｄのみで構成する場合でも、第１実施形態に係る半導体装置と同様の効果を奏する。
【0119】
（第６実施形態）
第６実施形態に係る半導体装置は、図１１に示した回路構成において、正極端子Ｐと負極端子Ｎとの間に接続されるスナバ回路１０３が、抵抗Ｒ３を有さずに、容量Ｃ３のみで構成される点が、第２実施形態に係る半導体装置の回路構成と異なる。
第６実施形態に係る半導体装置は、図１１に示した回路構成において、正極端子Ｐと負極端子Ｎとの間に接続されるスナバ回路１０３が、抵抗Ｒ３を有さずに、容量Ｃ３のみで構成される点が、第２実施形態に係る半導体装置の回路構成と異なる。
【0120】
第６実施形態に係る半導体装置は、図１６に示すように、プリント基板６上に、スナバ回路を構成する容量素子８２ａ，８２ｂが配置されている。容量素子８２ａ，８２ｂのそれぞれの一端は上側配線層６６ｈ上に配置され、上側配線層６６ｈを介して中継端子８１に電気的に接続されている。容量素子８２ａ，８２ｂのそれぞれの他端は、上側配線層６６ｂ上に配置され、上側配線層６６ｂを介して外部接続端子２３に電気的に接続されている。
【0121】
第６実施形態に係る半導体装置において、プリント基板６上に搭載する容量素子の数は、モジュールの電流定格や構造、デバイスの特性や容量素子の特性に応じて適宜変更可能である。搭載する容量素子の数に応じて、第６実施形態に係る半導体装置のレイアウトも適宜変更可能である。第６実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0122】
第６実施形態に係る半導体装置によれば、容量素子８２ａ，８２ｂのみでスナバ回路を構成する場合でも、第２実施形態に係る半導体装置と同様の効果を奏する。なお、中継端子８１を抵抗として、中継端子８１及び容量素子８２ａ，８２ｂによりＣＲスナバであるスナバ回路（８１，８２ａ，８２ｂ）を構成してもよい。
【0123】
（その他の実施形態）
上記のように、本発明は第１～第６実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は第１～第６実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【0124】
例えば、第１～第６実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0125】
１…絶縁回路基板
２ａ～２ｃ…接合材
３ａ～３ｄ…半導体チップ
４ａ～４ｃ…インターポーザ
５…接合材
６…プリント基板
９…保護層（レジスト）
１０…封止部材
１１…絶縁基板
１２ａ，１２ｂ…上側導体層（導電板）
１３…下側導体層（放熱板）
２１～２３，２４ａ，２４ｂ，２５ａ，２５ｂ…外部接続端子
４１ａ～４１ｅ，４２ａ～４２ｅ，４３ａ～４３ｅ，４４ａ～４４ｅ…ポスト電極（バンプ）
４５ａ～４５ｃ…絶縁層
４６ａ～４６ｃ…導電層
６０…絶縁層
６１，６４，６７…炭素層
６２…下側絶縁層
６３ａ～６３ｉ…下側配線層
６５…上側絶縁層
６６ａ～６６ｊ…上側配線層
７１，７３，７４，７５，７７…切り欠き部
７２…突出部
８１…中継端子
８２ａ～８２ｄ…容量素子
８３ａ～８３ｄ…抵抗素子
１０１～１０３…スナバ回路
Ｃ１～Ｃ３…容量
Ｇ１，Ｇ２…ゲート端子
Ｎ…負極端子
Ｐ…正極端子
Ｒ１～Ｒ３…抵抗
Ｓ１，Ｓ２…補助ソース端子（センス端子）
Ｔ１，Ｔ２…ＭＯＳトランジスタ
Ｕ…出力端子
２ａ～２ｃ…接合材
３ａ～３ｄ…半導体チップ
４ａ～４ｃ…インターポーザ
５…接合材
６…プリント基板
９…保護層（レジスト）
１０…封止部材
１１…絶縁基板
１２ａ，１２ｂ…上側導体層（導電板）
１３…下側導体層（放熱板）
２１～２３，２４ａ，２４ｂ，２５ａ，２５ｂ…外部接続端子
４１ａ～４１ｅ，４２ａ～４２ｅ，４３ａ～４３ｅ，４４ａ～４４ｅ…ポスト電極（バンプ）
４５ａ～４５ｃ…絶縁層
４６ａ～４６ｃ…導電層
６０…絶縁層
６１，６４，６７…炭素層
６２…下側絶縁層
６３ａ～６３ｉ…下側配線層
６５…上側絶縁層
６６ａ～６６ｊ…上側配線層
７１，７３，７４，７５，７７…切り欠き部
７２…突出部
８１…中継端子
８２ａ～８２ｄ…容量素子
８３ａ～８３ｄ…抵抗素子
１０１～１０３…スナバ回路
Ｃ１～Ｃ３…容量
Ｇ１，Ｇ２…ゲート端子
Ｎ…負極端子
Ｐ…正極端子
Ｒ１～Ｒ３…抵抗
Ｓ１，Ｓ２…補助ソース端子（センス端子）
Ｔ１，Ｔ２…ＭＯＳトランジスタ
Ｕ…出力端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【手続補正書】
【提出日】2023-03-22
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１７
【補正方法】変更
【補正の内容】
【請求項17】
絶縁回路基板と、
前記絶縁回路基板上に配置された半導体チップと、
前記絶縁回路基板上に配置された第１外部接続端子と、
前記半導体チップの上方に配置され、前記第１外部接続端子に接続されたプリント基板と、
前記プリント基板上に配置された第２外部接続端子と、
前記プリント基板上に配置され、前記プリント基板を介して前記第１外部接続端子に一端が接続され、前記プリント基板を介して前記第２外部接続端子に他端が接続されたスナバ回路と、
を備えることを特徴とする半導体装置。
前記絶縁回路基板上に配置された半導体チップと、
前記絶縁回路基板上に配置された第１外部接続端子と、
前記半導体チップの上方に配置され、前記第１外部接続端子に接続されたプリント基板と、
前記プリント基板上に配置された第２外部接続端子と、
前記プリント基板上に配置され、前記プリント基板を介して前記第１外部接続端子に一端が接続され、前記プリント基板を介して前記第２外部接続端子に他端が接続されたスナバ回路と、
を備えることを特徴とする半導体装置。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【0013】
本発明の他の態様は、（ａ）絶縁回路基板と、（ｂ）絶縁回路基板上に配置された半導体チップと、（ｃ）絶縁回路基板上に配置された第１外部接続端子と、（ｄ）半導体チップの上方に配置され、第１外部接続端子に接続されたプリント基板と、（ｅ）プリント基板上に配置された第２外部接続端子と、（ｆ）プリント基板上に配置され、プリント基板を介して第１外部接続端子に一端が接続され、プリント基板を介して第２外部接続端子に他端が接続されたスナバ回路とを備える半導体装置であることを要旨とする。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【0036】
ポスト電極４３ａ～４３ｄの下端は、半導体チップ３ｃのソース電極にはんだ又は焼結材等の接合材（不図示）を介して接合されている。ポスト電極４３ｅの下端は、半導体チップ３ｃのゲート電極にはんだ又は焼結材等の接合材（不図示）を介して接合されている。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【0041】
図３及び図４に示すように、インターポーザ４ｃは、絶縁層４５ｃと、絶縁層４５ｃの上面に配置された導電層４６ｃと、絶縁層４５ｃを貫通し、はんだ又は焼結材等の接合材（不図示）を介して導電層４６ｃの下面に上端が接続されたポスト電極４３ａ～４３ｅとを備える。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【0064】
外部接続端子２２は、図１に示した出力端子Ｕを構成する。図４に示すように、外部接続端子２２の下端は、絶縁回路基板１の上側導体層１２ｂの上面に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。外部接続端子２２は、プリント基板６を貫通し、図６及び図７に示すように、下側配線層６３ａ及び上側配線層６６ａに電気的に接続されている。外部接続端子２２は、半導体チップ３ａ，３ｂのソース電極と半導体チップ３ｃ，３ｄのドレイン電極との間の出力電流を、下側配線層６３ａ及び上側配線層６６ａを介して外部回路へ出力する。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【0065】
外部接続端子２３は、図１に示した負極端子Ｎを構成する。図７に示すように、外部接続端子２３の下端は、プリント基板６の上側配線層６６ｂの上面に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。外部接続端子２３は、半導体チップ３ｃ，３ｄのソース電極の電流を、下側配線層６３ｂ及び上側配線層６６ｂを介して外部回路へ出力する。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】０１０７
【補正方法】変更
【補正の内容】
【0107】
更に、プリント基板６上にスナバ回路（８２ａ，８２ｂ，８３）を搭載することで、絶縁回路基板１上にスナバ回路を搭載する場合と比較して、半導体チップ３ａ～３ｄの発熱がスナバ回路（８２ａ，８２ｂ，８３）まで到達し難くなるため、半導体チップ３ａ～３ｄの発熱による容量素子８２ａ，８２ｂの容量の変動を抑制することができ、スイッチング損失の増加を抑制することができる。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正の内容】
【0112】
（第４実施形態）
第４実施形態に係る半導体装置は、図１４に示すように、半導体チップ３ａ，３ｂとプリント基板６との間にインターポーザを設けない構成である点が、第３実施形態に係る半導体装置と異なる。半導体チップ３ａの上面は、ポスト電極４１ｂ，４１ｄ，４１ｅ等を介してプリント基板６の下側配線層６３ｈ等に接合されている。半導体チップ３ｂの上面は、ポスト電極４２ｂ，４２ｄ，４２ｅ等を介してプリント基板６の下側配線層６３ｈ等に接合されている。第４実施形態に係る半導体装置の他の構成は、第３実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第４実施形態に係る半導体装置は、図１４に示すように、半導体チップ３ａ，３ｂとプリント基板６との間にインターポーザを設けない構成である点が、第３実施形態に係る半導体装置と異なる。半導体チップ３ａの上面は、ポスト電極４１ｂ，４１ｄ，４１ｅ等を介してプリント基板６の下側配線層６３ｈ等に接合されている。半導体チップ３ｂの上面は、ポスト電極４２ｂ，４２ｄ，４２ｅ等を介してプリント基板６の下側配線層６３ｈ等に接合されている。第４実施形態に係る半導体装置の他の構成は、第３実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【0121】
第６実施形態に係る半導体装置において、プリント基板６上に搭載する容量素子の数は、モジュールの電流定格や構造、デバイスの特性や容量素子の特性に応じて適宜変更可能である。搭載する容量素子の数に応じて、第６実施形態に係る半導体装置のレイアウトも適宜変更可能である。第６実施形態に係る半導体装置の他の構成は、第２実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【手続補正10】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図3】
【手続補正11】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図12】
【手続補正12】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正の内容】
【図16】