(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023183052
(43)【公開日】2023-12-27
(54)【発明の名称】半導体記憶装置、及び半導体記憶装置の製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20231220BHJP
H10B 41/27 20230101ALI20231220BHJP
H01L 21/336 20060101ALI20231220BHJP
【ＦＩ】
H01L27/11582
H01L27/11556
H01L29/78 371
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022096444
(22)【出願日】2022-06-15
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】北山 大輝
(72)【発明者】
【氏名】有賀 智崇
(72)【発明者】
【氏名】池田 光雄
(72)【発明者】
【氏名】池野 大輔
(72)【発明者】
【氏名】梶田 明広
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
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5F083EP76
5F083ER03
5F083ER09
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5F083GA10
5F083JA03
5F083JA04
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5F083JA39
5F083KA01
5F083KA05
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5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083MA19
5F083PR05
5F083PR21
5F083PR22
5F083ZA01
5F083ZA13
5F101BA01
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH15
(57)【要約】
【課題】性能の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置１０は、トンネル絶縁膜５３と、トンネル絶縁膜５３の上に設けられた電荷捕獲膜５４と、電荷捕獲膜５４の上にブロック絶縁膜５５，５６を介して設けられた導電体層４０と、を備える。導電体層４０は、モリブデンを含む第１層４１と、第１層４１を挟んでブロック絶縁膜５５，５６とは反対側となる位置に設けられた層であって、タングステンを含む第２層４２と、を含む。
【選択図】図１３
【解決手段】半導体記憶装置１０は、トンネル絶縁膜５３と、トンネル絶縁膜５３の上に設けられた電荷捕獲膜５４と、電荷捕獲膜５４の上にブロック絶縁膜５５，５６を介して設けられた導電体層４０と、を備える。導電体層４０は、モリブデンを含む第１層４１と、第１層４１を挟んでブロック絶縁膜５５，５６とは反対側となる位置に設けられた層であって、タングステンを含む第２層４２と、を含む。
【選択図】図１３
【特許請求の範囲】
【請求項1】
トンネル絶縁膜と、
前記トンネル絶縁膜の上に設けられた電荷蓄積層と、
前記電荷蓄積層の上にブロック絶縁膜を介して設けられた導電体層と、を備え、
前記導電体層は、
モリブデンを含む第１層と、
前記第１層を挟んで前記ブロック絶縁膜とは反対側となる位置に設けられた層であって、タングステンを含む第２層と、を含む、半導体記憶装置。
前記トンネル絶縁膜の上に設けられた電荷蓄積層と、
前記電荷蓄積層の上にブロック絶縁膜を介して設けられた導電体層と、を備え、
前記導電体層は、
モリブデンを含む第１層と、
前記第１層を挟んで前記ブロック絶縁膜とは反対側となる位置に設けられた層であって、タングステンを含む第２層と、を含む、半導体記憶装置。
【請求項2】
前記導電体層は、
前記第１層を挟んで前記第２層とは反対側となる位置に設けられた層であって、タングステンを含む第３層、を更に含む、請求項１に記載の半導体記憶装置。
前記第１層を挟んで前記第２層とは反対側となる位置に設けられた層であって、タングステンを含む第３層、を更に含む、請求項１に記載の半導体記憶装置。
【請求項3】
前記第３層におけるフッ素原子の濃度が、１×１０１７ａｔｏｍｓ／ｃｍ３以下である、請求項２に記載の半導体記憶装置。
【請求項4】
前記ブロック絶縁膜と前記導電体層との間には第４層が設けられている、請求項１又は２に記載の半導体記憶装置。
【請求項5】
前記第４層は、窒素、チタン、モリブデン、及びタングステンのうちの少なくとも１つを含む、請求項４に記載の半導体記憶装置。
【請求項6】
前記第１層は、窒素、及び塩素のうちの少なくとも１つを更に含む、請求項１に記載の半導体記憶装置。
【請求項7】
前記第１層における窒素原子の濃度又は塩素原子の濃度が、１×１０１８ａｔｏｍｓ／ｃｍ３以下である、請求項６に記載の半導体記憶装置。
【請求項8】
トンネル絶縁膜の上に電荷蓄積層を形成し、
前記電荷蓄積層の上にブロック絶縁膜を形成し、
前記ブロック絶縁膜の上に、モリブデンを含む第１層を形成し、
前記第１層の上に、タングステンを含む第２層を形成する、半導体記憶装置の製造方法。
前記電荷蓄積層の上にブロック絶縁膜を形成し、
前記ブロック絶縁膜の上に、モリブデンを含む第１層を形成し、
前記第１層の上に、タングステンを含む第２層を形成する、半導体記憶装置の製造方法。
【請求項9】
前記第１層の形成、及び、前記第２層の形成を、周囲の雰囲気を外気から遮断した状態のまま連続して行う、請求項８に記載の半導体記憶装置の製造方法。
【請求項10】
前記ブロック絶縁膜の上に、タングステンを含む第３層を形成し、
当該第３層の上に前記第１層を形成する、請求項９に記載の半導体記憶装置の製造方法。
当該第３層の上に前記第１層を形成する、請求項９に記載の半導体記憶装置の製造方法。
【請求項11】
前記ブロック絶縁膜の上に、チタン、モリブデン、及びタングステンのうちの少なくとも１つを含む第４層を形成し、
当該第４層の上に前記第１層を形成する、請求項９に記載の半導体記憶装置の製造方法。
当該第４層の上に前記第１層を形成する、請求項９に記載の半導体記憶装置の製造方法。
【請求項12】
前記ブロック絶縁膜の上に、窒素、チタン、モリブデン、及びタングステンのうちの少なくとも１つを含む第４層を形成し、
当該第４層の上に前記第３層を形成する、請求項１０に記載の半導体記憶装置の製造方法。
当該第４層の上に前記第３層を形成する、請求項１０に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置、及び半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、ワード線として機能する複数の導電体層を備えている。導電体層の材料としては、例えばタングステンが用いられる。近年では、導電体層の材料として、例えばモリブデンのような高抵抗化しにくい材料を用いることも検討されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特表２０２０－５１３０６５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
開示された実施形態によれば、性能の高い半導体記憶装置が提供される。
【課題を解決するための手段】
【0005】
実施形態に係る半導体記憶装置は、トンネル絶縁膜と、トンネル絶縁膜の上に設けられた電荷蓄積層と、電荷蓄積層の上にブロック絶縁膜を介して設けられた導電体層と、を備える。導電体層は、モリブデンを含む第１層と、第１層を挟んでブロック絶縁膜とは反対側となる位置に設けられた層であって、タングステンを含む第２層と、を含む。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステムの構成例を示すブロック図である。
【図2】第１実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図3】第１実施形態に係る半導体記憶装置の等価回路を示す図である。
【図4】第１実施形態に係る半導体記憶装置の構成を示す図である。
【図5】第１実施形態に係る半導体記憶装置の構成を示す断面図である。
【図7】第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。
【図8】第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。
【図9】第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。
【図10】第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。
【図11】第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。
【図12】第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。
【図13】第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。
【図14】第２実施形態に係る半導体記憶装置の製造方法を説明するための図である。
【図15】第２実施形態に係る半導体記憶装置の構成を示す断面図である。
【図16】第３実施形態に係る半導体記憶装置の構成を示す断面図である。
【図17】第４実施形態に係る半導体記憶装置の構成を示す断面図である。
【発明を実施するための形態】
【0007】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【0008】
第１実施形態について説明する。本実施形態に係る半導体記憶装置１０は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置１０を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置１０とを備える。尚、半導体記憶装置１０は、図１のメモリシステムにおいて実際には複数設けられているのであるが、図１においてはそのうちの１つのみが図示されている。半導体記憶装置１０の具体的な構成については後に説明する。このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。
【0009】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置１０へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置１０からのデータの読み出しを制御する。
【0010】
メモリコントローラ１と半導体記憶装置１０との間では、チップイネーブル信号／ＣＥ、レディービジー信号Ｒ／Ｂ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。
【0011】
チップイネーブル信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。レディービジー信号Ｒ／Ｂは、半導体記憶装置１０がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置１０に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう半導体記憶装置１０に指示する。
【0012】
リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、半導体記憶装置１０からデータを読み出すための信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置１０の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置１０に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置１０とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。信号／ＤＱＳは信号ＤＱＳの相補信号である。
【0013】
メモリコントローラ１は、ＲＡＭ３０１と、プロセッサ３０２と、ホストインターフェイス３０３と、ＥＣＣ回路３０４と、メモリインターフェイス３０５と、を備える。ＲＡＭ３０１、プロセッサ３０２、ホストインターフェイス３０３、ＥＣＣ回路３０４、及びメモリインターフェイス３０５は、互いに内部バス３０６で接続されている。
【0014】
ホストインターフェイス３０３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス３０６に出力する。また、ホストインターフェイス３０３は、半導体記憶装置１０から読み出されたユーザデータ、プロセッサ３０２からの応答等をホストへ送信する。
【0015】
メモリインターフェイス３０５は、プロセッサ３０２の指示に基づいて、ユーザデータ等を半導体記憶装置１０へ書き込む処理、及び、半導体記憶装置１０から読み出す処理を制御する。
【0016】
プロセッサ３０２は、メモリコントローラ１を統括的に制御する。プロセッサ３０２は、例えばＣＰＵやＭＰＵ等である。プロセッサ３０２は、ホストからホストインターフェイス３０３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ３０２は、ホストからのリクエストに従って、半導体記憶装置１０へのユーザデータ及びパリティの書き込みをメモリインターフェイス３０５へ指示する。また、プロセッサ３０２は、ホストからのリクエストに従って、半導体記憶装置１０からのユーザデータ及びパリティの読み出しをメモリインターフェイス３０５へ指示する。
【0017】
プロセッサ３０２は、ＲＡＭ３０１に蓄積されるユーザデータに対して、半導体記憶装置１０上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス３０６経由でＲＡＭ３０１に格納される。プロセッサ３０２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置１０の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置１０に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置１０に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0018】
プロセッサ３０２は、ユニットデータごとに書き込み先の半導体記憶装置１０のメモリ領域を決定する。半導体記憶装置１０のメモリ領域には物理アドレスが割当てられている。プロセッサ３０２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ３０２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置１０へ書き込むようメモリインターフェイス３０５へ指示する。プロセッサ３０２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ３０２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス３０５へ指示する。
【0019】
ＥＣＣ回路３０４は、ＲＡＭ３０１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路３０４は、半導体記憶装置１０から読み出された符号語を復号する。ＥＣＣ回路３０４は、例えばユーザデータに付与されたチェックサム等を利用することで、データにおけるエラーの検出、及び当該エラーの訂正を行う。
【0020】
ＲＡＭ３０１は、ホストから受信したユーザデータを半導体記憶装置１０へ記憶するまでに一時格納したり、半導体記憶装置１０から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ３０１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。
【0021】
図１では、メモリコントローラ１が、ＥＣＣ回路３０４とメモリインターフェイス３０５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路３０４がメモリインターフェイス３０５に内蔵されていてもよい。また、ＥＣＣ回路３０４が、半導体記憶装置１０に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。
【0022】
ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ３０２は、書き込み対象となるデータをＲＡＭ３０１に一時記憶させる。プロセッサ３０２は、ＲＡＭ３０１にストアされたデータを読み出し、ＥＣＣ回路３０４に入力する。ＥＣＣ回路３０４は、入力されたデータを符号化し、符号語をメモリインターフェイス３０５に入力する。メモリインターフェイス３０５は、入力された符号語を半導体記憶装置１０に書き込む。
【0023】
ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス３０５は、半導体記憶装置１０から読み出した符号語をＥＣＣ回路３０４に入力する。ＥＣＣ回路３０４は、入力された符号語を復号し、復号されたデータをＲＡＭ３０１にストアする。プロセッサ３０２は、ＲＡＭ３０１にストアされたデータを、ホストインターフェイス３０３を介してホストに送信する。
【0024】
半導体記憶装置１０の構成について説明する。図２に示されるように、半導体記憶装置１０は、メモリセルアレイ４３０と、センスアンプ４４０と、ロウデコーダ４５０と、入出力回路４０１と、ロジック制御回路４０２と、シーケンサ４２１と、レジスタ４２２と、電圧生成回路４２３と、入出力用パッド群４１１と、ロジック制御用パッド群４１２と、電源入力用端子群４１３と、を備えている。
【0025】
メモリセルアレイ４３０は、データを記憶する部分である。メモリセルアレイ４３０は、複数のビット線ＢＬ及び複数のワード線ＷＬに関連付けられた複数のメモリセルトランジスタＭＴを有している。メモリセルアレイ４３０の具体的な構成については、図３～図６を参照しながら後に説明する。
【0026】
センスアンプ４４０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電圧を読み出してデータに変換したりするための回路である。センスアンプ４４０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路４０１に転送する。センスアンプ４４０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。センスアンプ４４０の動作は、シーケンサ４２１により制御される。
【0027】
ロウデコーダ４５０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ４５０は、レジスタ４２２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ４５０は、選択されたワード線ＷＬに対して電圧生成回路４２３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。ロウデコーダ４５０の動作はシーケンサ４２１により制御される。
【0028】
入出力回路４０１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路４０１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２２に転送する。また、入出力回路４０１は、書き込みデータ及び読み出しデータを、センスアンプ４４０との間で送受信する。
【0029】
ロジック制御回路４０２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路４０２は、レディービジー信号Ｒ／Ｂをメモリコントローラ１に転送して、半導体記憶装置１０の状態を外部に通知する。
【0030】
シーケンサ４２１は、メモリコントローラ１から入出力回路４０１及びロジック制御回路４０２へと入力された制御信号に基づいて、メモリセルアレイ４３０を含む各部の動作を制御する。
【0031】
レジスタ４２２は、コマンドやアドレスを一時的に保持する部分である。レジスタ４２２には、書き込み動作や読み出し動作、及び消去動作等を指示するコマンドが保持される。当該コマンドは、メモリコントローラ１から入出力回路４０１に入力された後、入出力回路４０１からレジスタ４２２に転送され保持される。
【0032】
また、レジスタ４２２は、上記のコマンドに対応するアドレスも保持される。当該アドレスは、メモリコントローラ１から入出力回路４０１に入力された後、入出力回路４０１からレジスタ４２２に転送され保持される。
【0033】
更に、レジスタ４２２は、半導体記憶装置１０の動作状態を示すステータス情報も保持する。ステータス情報は、メモリセルアレイ４３０等の動作状態に応じて、シーケンサ４２１によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路４０１からメモリコントローラ１へと出力される。
【0034】
電圧生成回路４２３は、メモリセルアレイ４３０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、それぞれのワード線ＷＬに印加される電圧や、それぞれのビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４２３の動作はシーケンサ４２１によって制御される。
【0035】
入出力用パッド群４１１は、メモリコントローラ１と入出力回路４０１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。
【0036】
ロジック制御用パッド群４１２は、メモリコントローラ１とロジック制御回路４０２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号Ｒ／Ｂのそれぞれに対応して個別に設けられている。
【0037】
電源入力用端子群４１３は、半導体記憶装置１０の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓ等が含まれる。
【0038】
電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置１０との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
【0039】
メモリセルアレイ４３０の具体的な構成について説明する。図３には、メモリセルアレイ４３０の構成が等価回路図として示されている。同図に示されるように、メモリセルアレイ４３０は、複数のストリングユニットＳＵ０～ＳＵ３を含む。それぞれのストリングユニットＳＵ０～ＳＵ３は、複数のＮＡＮＤストリングＳＲを含む。更に、それぞれのＮＡＮＤストリングＳＲは、例えば、８つのメモリセルトランジスタＭＴ０～ＭＴ７、及び、２つのセレクトトランジスタＳＴＤ、ＳＴＳを含む。ＮＡＮＤストリングＳＲに含まれるメモリセルトランジスタやセレクトトランジスタの数は、図１の例とは異なっていてもよい。
【0040】
複数のストリングユニットＳＵ０～ＳＵ３は、全体で１つのブロックを構成しており、このようなブロックがメモリセルアレイ４３０には複数設けられている。図３においては単一のブロックのみが図示されており、その他のブロックについては図示が省略されている。
【0041】
以下の説明においては、ストリングユニットＳＵ０～ＳＵ３のそれぞれを区別せず「ストリングユニットＳＵ」とも表記することがある。同様に、メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれを区別せず「メモリセルトランジスタＭＴ」とも表記することがある。
【0042】
それぞれのストリングユニットＳＵには、Ｎ本設けられたビット線ＢＬ０～ＢＬ（Ｎ－１）と同じ数のＮＡＮＤストリングＳＲが含まれる。Ｎは正の整数である。ＮＡＮＤストリングＳＲに含まれるメモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴＤのソースと、セレクトトランジスタＳＴＳのドレインと、の間において直列に配置されている。セレクトトランジスタＳＴＤのドレインはいずれかのビット線ＢＬ０等に接続されている。セレクトトランジスタＳＴＳのソースはソース線ＳＬに接続されている。以下の説明においては、ビット線ＢＬ１～ＢＬ（Ｎ－１）のそれぞれを区別せず「ビット線ＢＬ」とも表記することがある。
【0043】
後に説明するように、それぞれのメモリセルトランジスタＭＴは、ゲート部分に電荷蓄積層を有するトランジスタとして構成されている。当該電荷蓄積層に蓄積された電荷量が、メモリセルトランジスタＭＴに保持されるデータに対応したものとなる。メモリセルトランジスタＭＴは、電荷蓄積層として例えば窒化シリコン膜等を用いたチャージトラップ型のものであってもよく、電荷蓄積層として例えばシリコン膜等を用いたフローティングゲート型のものであってもよい。
【0044】
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴＤのゲートは、いずれもセレクトゲート線ＳＧＤ０に接続されている。セレクトゲート線ＳＧＤ０は、各セレクトトランジスタＳＴＤの開閉を切り換えるための電圧が印加される線である。ストリングユニットＳＵ１～ＳＵ３についても同様に、それぞれのストリングユニットＳＵに対応して、セレクトトランジスタＳＴＤに電圧を印加するためのセレクトゲート線ＳＧＤ１～ＳＧＤ３が設けられている。
【0045】
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴＳのゲートは、いずれもセレクトゲート線ＳＧＳ０に接続されている。セレクトゲート線ＳＧＳ０は、各セレクトトランジスタＳＴＳの開閉を切り換えるための電圧が印加される線である。ストリングユニットＳＵ１～ＳＵ３についても同様に、それぞれのストリングユニットＳＵに対応して、セレクトトランジスタＳＴＳに電圧を印加するためのセレクトゲート線ＳＧＳ１～ＳＧＳ３が設けられている。尚、１つのブロックを構成するストリングユニットＳＵ０～ＳＵ３間においてセレクトゲート線ＳＧＳが共有され、ストリングユニットＳＵ０～ＳＵ３に含まれる全てのセレクトトランジスタＳＴ２のゲートが共通のセレクトゲート線ＳＧＳに接続されていてもよい。
【0046】
メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれのゲートは、ワード線ＷＬ０～ＷＬ７に接続されている。ワード線ＷＬ０～ＷＬ７は、メモリセルトランジスタＭＴ０～ＭＴ７の開閉を切り換えたり、メモリセルトランジスタＭＴ０～ＭＴ７の各電荷蓄積層に蓄積された電荷量を変化させたりする等の目的で、電圧が印加される線である。
【0047】
半導体記憶装置１０におけるデータの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、「ページ」と称される単位ごとに一括して行われる。一方、半導体記憶装置１０におけるデータの消去は、ブロックに含まれる全てのメモリセルトランジスタＭＴに対して、一括して行われる。このようなデータの書き込み、読み出し、及び消去を行うための具体的な方法としては、公知となっている様々な方法を採用することができるので、その詳細な説明については省略する。
【0048】
図４には、半導体記憶装置１０のうち、メモリセルアレイ４３０及びその近傍の部分の構成が模式的な斜視図として示されている。同図に示されるように、半導体記憶装置１０は、基板２０と、絶縁体層２１と、半導体層２２と、複数の絶縁体層３０及び導電体層４０と、を備えている。尚、図４に示されるｚ方向は、基板２０の表面に対し垂直な方向である。同図に示されるｘ方向は、ｚ方向に対し垂直な方向であり、ビット線ＢＬが伸びている方向である。同図に示されるｙ方向は、ｚ方向及びｘ方向のいずれに対しても垂直な方向である。
【0049】
基板２０は、図４のｚ方向側において平坦な面を有する板状の部材であって、例えばシリコンウェハである。以下に説明する絶縁体層２１、半導体層２２、絶縁体層３０、及び導電体層４０等は、基板２０のｚ方向側において、例えばＣＶＤ成膜により形成された複数層の膜となっている。基板２０の表面には、例えば、素子分離領域２０ｉが設けられている。素子分離領域２０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、その一部において、トランジスタＴｒのソース及びドレイン領域を区画する部分である。
【0050】
絶縁体層２１は、例えば酸化シリコンのような絶縁性の材料により形成された層である。基板２０の表面側には、例えば上記のトランジスタＴｒや、配線ＬＮ等を含む周辺回路が形成されている。この周辺回路は、図２に示されるセンスアンプ４４０やロウデコーダ４５０等を構成するものである。絶縁体層２１は、これら周辺回路の全体を覆っている。
【0051】
半導体層２２は、図３のソース線ＳＬとして機能する層である。半導体層２２は、例えば、不純物がドープされた多結晶シリコンのような、シリコンを含む材料により形成されている。半導体層２２は、メモリセルアレイ４３０の－ｚ方側となる部分において、上記の絶縁体層２１に埋め込まれている。
【0052】
尚、半導体層２２は、その全体がシリコンのような半導体材料により形成されていてもよいのであるが、図４の例のように、半導体層２２ａと導電層２２ｂからなる２層構造になっていてもよい。半導体層２２ａは例えばシリコンのような半導体材料により形成された層であり、導電層２２ｂは例えばタングステンのような金属材料により形成された層である。
【0053】
絶縁体層３０及び導電体層４０は、半導体層２２の上方（＋ｚ）側においてそれぞれ複数形成されており、図４のｚ方向に沿って交互に並ぶように配置されている。
【0054】
導電体層４０は、モリブデン等を含む材料により形成された、導電性を有する層である。それぞれの導電体層４０は、図３におけるワード線ＷＬ０～ＷＬ７やセレクトゲート線ＳＧＳ１、ＳＧＤ１等として用いられるものである。後に説明するように、それぞれの導電体層４０には、互いに異なる材料からなる複数の層（後述の第１層４１等）が含まれるのであるが、図４においてはその図示が省略されている。絶縁体層３０は、互いに隣り合う導電体層４０の間となる位置に配置され、両者の間を電気的に絶縁するものである。絶縁体層３０は、例えば、酸化シリコンを含む材料により形成されている。
【0055】
複数の絶縁体層３０及び導電体層４０がｚ方向に沿って積層されている領域には、これらをｚ方向に沿って貫くように複数のメモリホールＭＨが形成されており、メモリホールＭＨの内側にメモリピラー５０が形成されている。それぞれのメモリピラー５０は、最もｚ方向側にある絶縁体層３０から、半導体層２２に至るまでの範囲において形成されている。尚、それぞれのメモリピラー５０は、図３に示されるＮＡＮＤストリングＳＲに対応するものである。
【0056】
【0057】
図６に示されるように、メモリピラー５０は略円形の断面形状を有している。メモリピラー５０は、コア部５１と、半導体部５２と、トンネル絶縁膜５３と、電荷捕獲膜５４と、ブロック絶縁膜５５と、を有している。
【0058】
コア部５１は、メモリピラー５０のうち最も中心側に設けられた部分である。コア部５１は、例えば酸化シリコンのような絶縁性の材料により形成されている。
【0059】
半導体部５２は、コア部５１を外周側から覆う層として形成された膜である。半導体部５２は、例えばアモルファスシリコンを含む材料によって形成されており、メモリセルトランジスタＭＴ等のチャンネルが形成される部分である。尚、コア部５１が設けられておらず、半導体部５２がメモリピラー５０の中心に設けられているような態様であってもよい。
【0060】
トンネル絶縁膜５３は、半導体部５２を外周側から覆う層として形成された膜である。トンネル絶縁膜５３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜５３は、半導体部５２と電荷捕獲膜５４との間の電位障壁を形成するためのものである。例えば、半導体部５２から電荷捕獲膜５４へ電子を注入するとき（書き込み動作時）、及び、半導体部５２から電荷捕獲膜５４へ正孔を注入するとき（消去動作時）のそれぞれにおいて、電子又は正孔が、トンネル絶縁膜５３の電位障壁を通過する。
【0061】
電荷捕獲膜５４は、トンネル絶縁膜５３の外側を覆う層として形成された膜である。電荷捕獲膜５４は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜５４のうち、ワード線ＷＬである導電体層４０と半導体部５２との間に挟まれた部分は、先に述べた「電荷蓄積層」として、メモリセルトランジスタＭＴの記憶領域を構成する。メモリセルトランジスタＭＴの閾値電圧は、電荷捕獲膜５４における電荷の有無、又は、当該電荷の量によって変化する。これにより、メモリセルトランジスタＭＴは情報を保持する。
【0062】
ブロック絶縁膜５５は、導電体層４０から電荷捕獲膜５４側への電荷のバックトンネリングを抑制するための膜である。ブロック絶縁膜５５の材料としては、例えば、アルミニウム酸化物等の金属酸化物や、シリコン酸化物等を用いることができる。
【0063】
図５に示されるように、ワード線ＷＬである導電体層４０は、その外周側の全体がブロック絶縁膜５６により覆われている。ブロック絶縁膜５６は、上記のブロック絶縁膜５５と同様に、導電体層４０から電荷捕獲膜５４側への電荷のバックトンネリングを抑制するための膜である。本実施形態では、このようにブロック絶縁膜が二重の膜として形成されている。ブロック絶縁膜５６の材料としては、ブロック絶縁膜５５と同様に、例えば、アルミニウム酸化物等の金属酸化物や、シリコン酸化物等を用いることができる。
【0064】
本実施形態では、それぞれの導電体層４０が、第１層４１と、第２層４２と、を含む。第１層４１は、導電体層４０のうち外側（つまりブロック絶縁膜５６側）に設けられた層であり、モリブデン（Ｍｏ）を主成分として含む材料により形成されている。第１層４１は、例えばモリブデン単体の層である。第２層４２は、第１層４１の内側、すなわち、第１層４１を挟んでブロック絶縁膜５６とは反対側となる位置に設けられた層であり、タングステン（Ｗ）を主成分として含む材料により形成されている。第２層４２は、例えばタングステン単体の層である。
【0065】
第２層４２の更に内側には、空間ＳＰが形成されている。空間ＳＰは、後に説明するように、半導体記憶装置１０が製造される過程において形成される微小な空間である。尚、空間ＳＰの厚さは均等ではなく、場所によっては厚さが０となっているような部分も生じ得るのであるが、図５においては、空間ＳＰが均等な厚さを有する空間として模式的に描かれている。
【0066】
以上のように、半導体記憶装置１０のメモリセルアレイ４３０は、トンネル絶縁膜５３と、トンネル絶縁膜５３の上に設けられた電荷捕獲膜５４と、電荷捕獲膜５４の上にブロック絶縁膜５５、５６を介して設けられた導電体層４０と、を備える。導電体層４０は、モリブデンを含む第１層４１と、第１層４１を挟んでブロック絶縁膜５５、５６とは反対側となる位置に設けられた層であって、タングステンを含む第２層４２と、を含んでいる。導電体層４０がこのような多層構造となっていることの利点については後に説明する。
【0067】
メモリピラー５０のうち、導電体層４０が接続されている部分の内側のそれぞれは、トランジスタとして機能する。つまり、それぞれのメモリピラー５０では、その長手方向に沿って複数のトランジスタが直列に接続された状態となっている。それぞれの導電体層４０は、ブロック絶縁膜５５、５６や電荷捕獲膜５４を介して、各トランジスタのゲートに接続されている。トランジスタの内側にある半導体部５２は、当該トランジスタのチャネルとして機能する。
【0068】
メモリピラー５０の長手方向に沿って、上記のように直列に並ぶそれぞれのトランジスタは、その一部が、図３における複数のメモリセルトランジスタＭＴとして機能する。また、直列に並ぶ複数のメモリセルトランジスタＭＴの両側に形成されたトランジスタは、図３におけるセレクトトランジスタＳＴＤ、ＳＴＳとして機能する。
【0069】
図４に戻って説明を続ける。同図に示されるように、それぞれのメモリピラー５０のｚ方向側には、複数のビット線ＢＬが設けられている。それぞれのビット線ＢＬは、ｘ方向に沿って伸びる直線状の配線として形成されており、ｙ方向に沿って並ぶように配置されている。メモリピラー５０の上端は、コンタクトＣｂを介して、いずれかのビット線ＢＬに接続されている。これにより、各メモリピラー５０の半導体部５２が、ビット線ＢＬに対し電気的に接続されている。
【0070】
積層された導電体層４０及び絶縁体層３０は、スリットＳＴによって複数に分断されている。スリットＳＴは、ｙ方向に沿って伸びるように形成された直線状の溝であり、例えば、半導体層２２まで達する深さまで形成されている。
【0071】
また、積層された導電体層４０及び絶縁体層３０のｚ方向側部分は、スリットＳＨＥによって分断されている。スリットＳＨＥは、ｙ方向に沿って伸びるように形成された浅い溝である。スリットＳＨＴは、複数の導電体層４０のうち、セレクトゲート線ＳＧＤとして設けられたもののみを分断する深さまで形成されている。
【0072】
メモリピラー５０のうち－ｚ方向側の端部においては、トンネル絶縁膜５３等が除去されており、半導体部５２が半導体層２２に対して接続されている。これにより、ソース線ＳＬとして機能する半導体層２２と、各トランジスタのチャネルとが電気的に接続されている。
【0073】
以下では半導体記憶装置１０の製造方法について説明する。
【0074】
＜積層工程＞先ず、基板２０の表面に周辺回路を形成した上で、当該周辺回路を覆う絶縁体層２１や、絶縁体層２１を覆う半導体層２２を形成する。その後、半導体層２２上面に、複数の絶縁体層３０及び犠牲層６０を交互に積層する。犠牲層６０は、後の工程において導電体層４０にリプレイスされる層である。このような犠牲層６０としては、例えば窒化シリコンが用いられる。図７には、積層された絶縁体層３０及び犠牲層６０の一部が図示されている。これらの積層方向（図７の上下方向）は、図４のｚ方向と同じである。
【0075】
＜メモリホール形成工程＞積層工程の後は、メモリホール形成工程が行われる。メモリホール形成工程では、積層された絶縁体層３０及び犠牲層６０のうち、メモリピラー５０と対応する部分のそれぞれにメモリホールＭＨが形成される。メモリホールＭＨは、図４のｚ方向に伸びる略円柱形状の細長い穴であり、例えばＲＩＥにより形成される。メモリホールＭＨは、例えば、半導体層２２に到達する深さまで形成される。図８には、メモリホール形成工程が完了した状態が示されている。
【0076】
＜メモリピラー形成工程＞メモリホール形成工程の後は、メモリピラー形成工程が行われる。メモリピラー形成工程では、メモリホールＭＨの内側にメモリピラー５０が形成される。具体的には、メモリホールＭＨの内面に、ブロック絶縁膜５５、電荷捕獲膜５４、トンネル絶縁膜５３、半導体部５２、及びコア部５１が、例えばＣＶＤ成膜によってこの順に形成される。図９には、メモリピラー形成工程が完了した状態が示されている。
【0077】
＜犠牲層除去工程＞メモリピラー形成工程の後は、犠牲層除去工程が行われる。犠牲層除去工程では、先ず、図４に示されるスリットＳＴが形成される。これにより、積層された絶縁体層３０及び犠牲層６０が分断される。その後、スリットＳＴを介したウェットエッチングによって犠牲層６０が除去される。このとき、積層されたそれぞれの絶縁体層３０は、間に隙間（空間ＳＰ）が空いている状態で残留する。ただし、それぞれの絶縁体層３０は、メモリピラー５０及び不図示の支持柱によって支持されるので、その形状が維持される。図１０には、犠牲層除去工程が完了した状態が示されている。
【0078】
＜絶縁膜形成工程＞犠牲層除去工程の後は、絶縁膜形成工程が行われる。絶縁膜形成工程では、空間ＳＰを区画する各面の全体を覆うように、ブロック絶縁膜５６が形成される。ブロック絶縁膜５６は、例えばＣＶＤもしくはＡＬＤによって成膜される。図１１には、絶縁膜形成工程が完了した状態が示されている。
【0079】
＜導電体層形成工程＞絶縁膜形成工程の後は、導電体層形成工程が行われる。導電体層形成工程では、ブロック絶縁膜５６のうち空間ＳＰを区画する各面の全体を覆うように、導電体層４０が形成される。具体的には、図１２に示されるように、ブロック絶縁膜５６の上に先ず第１層４１が形成される。続いて、図１３に示されるように、第１層４１の上に第２層４２が形成される。これにより、図５に示される構成のメモリセルアレイ４３０が完成する。第１層４１の厚さは５ｎｍ以上であることが好ましい。また、第２層４２の厚さは、３ｎｍから５ｎｍの範囲とすることが好ましい。例えば、第１層４１の厚さは、第２層４２の厚さよりも厚い。ここで、「厚さ」とは、例えばｚ方向における寸法を指してよい。
【0080】
ところで、ワード線として設けられる層の材料としては、従来はタングステン（Ｗ）が用いられることが多かった。しかしながら、半導体記憶装置の小型化や性能向上に伴って、当該層の材料としてモリブデンを用いることの検討が進められている。
【0081】
しかしながら、モリブデンは、タングステンに比べると酸素が拡散しやすい材料であることが知られている。このため、製造工程等においてモリブデンの層（ワード線）が外気に曝されると、モリブデン内に酸素が拡散し、半導体記憶装置１０の性能が低下してしまう可能性がある。
【0082】
そこで、本実施形態では、モリブデンを主成分とする第１層４１で導電体層４０を形成した上で、第１層４１の外側（空間ＳＰ側）を、タングステンを主成分とする第２層４２で覆うこととしている。
【0083】
上記の導電体層形成工程において、第１層４１及び第２層４２はいずれも、例えばＣＶＤもしくはＡＬＤによって成膜される。第１層４１を形成する際は、原料ガスとして例えばＭｏＯ２Ｃｌ２、ＭｏＯＣｌ４、Ｈ２、ＮＨ３、等を含むガスを用いることができる。第２層４２を形成する際は、原料ガスとして例えばＷＦ６、Ｈ２、Ｂ２Ｈ６、ＳｉＨ４、等を含むガスを用いることができる。ＳｉＨ４に替えてＮＨ３を用いてもよい。
【0084】
不図示の成膜装置において第１層４１が形成された後は、製造途中の半導体記憶装置１０を成膜装置のチャンバーから取り出すことなく、供給されるガス種等を変更することで、そのまま第２層４２の形成が行われる。つまり、第１層４１の形成、及び、第２層４２の形成は、周囲の雰囲気を外気から遮断した状態のまま連続して行われる。図１２の状態において空間ＳＰに外気が導入されないので、第１層４１の表面は、外気に触れることなく第２層４２によって覆われることとなる。これにより、モリブデンを含む第１層４１の一部が酸化したり、第１層４１の内部に酸素が拡散したりすることを抑制できる。
【0085】
尚、図１３の状態において、第２層４２の周囲には空間ＳＰの一部が残留している。導電体層形成工程が完了した後、半導体記憶装置１０が成膜装置のチャンバーから取り出される際等においては、空間ＳＰには外気が導入され、第２層４２が外気に曝される可能性がある。
【0086】
しかしながら、タングステンを主成分として含む第２層４２は、上記のように酸素が拡散しにくい層となっている。このような第２層４２で第１層４１が覆われているので、第１層４１の内部に向けた酸素の拡散が十分に抑えられている。これにより、酸素の拡散に起因した半導体記憶装置１０の性能低下が防止される。
【0087】
第１層４１は、上記のようにＭｏＯ２Ｃｌ２、ＭｏＯＣｌ４、Ｈ２、ＮＨ３、等の原料ガスにより形成された結果として、窒素及び塩素を含んでいる。原料ガスの選択により、第１層４１が、窒素及び塩素のうちの一方のみを含んでいる構成としてもよい。いずれの場合も、第１層４１に不純物として含まれる窒素原子の濃度、又は塩素原子の濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以下に抑えることが好ましく、１×１０１８ａｔｏｍｓ／ｃｍ３以下に抑えることが更に好ましい。
【0088】
第２層４２は、成膜時の原料ガスとしてＷＦ６を用いた結果として、不純物としてフッ素（Ｆ）を含む膜となっている。第２層４２のフッ素が拡散してブロック絶縁膜５５（アルミニウム酸化物等）まで到達すると、ブロック絶縁膜５５の劣化が生じる可能性がある。しかしながら、本実施形態では、第２層４２とブロック絶縁膜５５との間に第１層４１が介在しているので、ブロック絶縁膜５５へのフッ素の到達は十分に抑えられる。従って、第２層４２の原料ガスとしてＷＦ６を用いても問題はない。尚、フッ素の到達を更に抑制する必要がある場合には、第２層４２の成膜時における原料ガスとして、例えばＷＯＣｌ４、Ｈ２、Ｂ２Ｈ６、ＳｉＨ４（又はＮＨ３）、等を含むガスを用いればよい。
【0089】
第２実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
【0090】
本実施形態に係る半導体記憶装置１０は、導電体層形成工程の内容、及び、その結果として形成される導電体層４０の構成において、第１実施形態と異なっている。
【0091】
絶縁膜形成工程においてブロック絶縁膜５６が形成された後は、本実施形態では図１４のように、ブロック絶縁膜５６の上に第３層４３が先ず形成される。第３層４３は、タングステンを主成分として含む材料により形成された膜である。第３層４３は、例えばタングステン単体の層である。第３層４３は、ブロック絶縁膜５６のうち、ブロック絶縁膜５５や絶縁体層３０とは反対側の面全体を覆うように形成される。第３層４３の厚さは３ｎｍ以上であることが好ましく、４ｎｍ以上であることが更に好ましい。第３層４３の厚さは、例えば第１層４１の厚さよりも薄い。第３層４３は、第１層４１や第２層４２と同様に、例えばＣＶＤもしくはＡＬＤによって成膜される。第３層４３を形成する際は、原料ガスとして例えばＷＯＣｌ４、Ｈ２、Ｂ２Ｈ６、ＳｉＨ４、等を含むガスを用いることができる。ＳｉＨ４に替えてＮＨ３を用いてもよい。
【0092】
その後は、第１実施形態における導電体層形成工程と同様に、第１層４１及び第２層４２が順に形成される。つまり、本実施形態では、ブロック絶縁膜５６の上に、タングステンを含む第３層４３を形成し、当該第３層４３の上に第１層４１、第２層４２を順に形成する。第３層４３の形成、第１層４１の形成、及び、第２層４２の形成は、周囲の雰囲気を外気から遮断した状態のまま連続して行われることが好ましい。尚、第２層４２の厚さは、本実施形態では２ｎｍから４ｎｍの範囲とすることが好ましい。図１５には、導電体層４０の形成が完了した状態、すなわち、本実施形態に係る半導体記憶装置１０の構成が示されている。
【0093】
このように、本実施形態に係る半導体記憶装置１０では、導電体層４０が第３層４３を更に含んでいる。第３層４３は、第１層４１を挟んで第２層４２とは反対側となる位置に設けられた層であって、タングステンを含む層として設けられている。
【0094】
タングステンを主成分として含む第３層４３は、ブロック絶縁膜５５に向けた酸素の拡散を防止する機能を有している。ただし、本実施形態では、第２層４２によって酸素の侵入及び拡散が十分に防止されているので、第３層４３によって酸素の拡散を防止する必要性は小さい。このため、第３層４３を十分に薄く形成し、導電体層４０の電気抵抗を第１実施形態と同程度に抑えることが可能となる。また、酸素の拡散防止機能を第３層４３にも持たせることで、第１実施形態に比べて第２層４２を薄くできるという効果も得られる。更に、第３層４３を介在させることにより、第１層４１におけるモリブデンの大粒径化を促進し、低抵抗化する、という効果も得られる。
【0095】
第３層４３は、ブロック絶縁膜５５に近い位置にあるので、不純物としてフッ素を含むことは好ましくない。そこで、本実施形態では上記のように、原料ガスとしてＷＯＣｌ４、Ｈ２、Ｂ２Ｈ６、ＳｉＨ４、等を含むガス（つまり、フッ素を殆ど含まないガス）を用いることで、第３層４３が含むフッ素の量を可能な限り低減している。第３層４３におけるフッ素原子の濃度は、１×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
【0096】
第３実施形態について説明する。以下では、上記の第２実施形態（図１５）と異なる点について主に説明し、第２実施形態と共通する点については適宜説明を省略する。
【0097】
図１６に示されるように、本実施形態に係る半導体記憶装置１０では、第４層４４が更に設けられている。第４層４４は、ブロック絶縁膜５６と導電体層４０との間、具体的には、ブロック絶縁膜５６と第３層４３との間に設けられた層である。第４層４４は、所謂「バリアメタル」として機能する層であり、本実施形態では窒化チタン（ＴｉＮ）を含む材料に形成されている。第４層４４が設けられていることにより、ブロック絶縁膜５６に対する導電体層４０の密着性を向上させることができる。第４層４４は、窒化モリブデン（ＭｏＮ）又は窒化タングステン（ＷＮ）を含む材料により形成されていてもよい。第４層４４は、窒素、チタン、モリブデン、及びタングステンのうちの少なくとも１つを含んでいればよい。
【0098】
第４層４４は、ブロック絶縁膜５６のうち、ブロック絶縁膜５５や絶縁体層３０とは反対側の面全体を覆うように形成される。第４層４４は、第１層４１等と同様に、例えばＣＶＤもしくはＡＬＤによって成膜される。その後は、第２実施形態と同様に、第３層４３、第１層４１、及び第２層４２が順に形成される。第４層４４の形成、第３層４３の形成、第１層４１の形成、及び、第２層４２の形成は、周囲の雰囲気を外気から遮断した状態のまま連続して行われることが好ましい。
【0099】
第４実施形態について説明する。以下では、上記の第３実施形態（図１６）と異なる点について主に説明し、第３実施形態と共通する点については適宜説明を省略する。
【0100】
図１７に示されるように、本実施形態に係る半導体記憶装置１０では、第３層４３が設けられておらず、ブロック絶縁膜５６と導電体層４０との間、具体的には、ブロック絶縁膜５６と第１層４１との間に、第３実施形態と同様の第４層４４が設けられている。
【0101】
本実施形態では、ブロック絶縁膜５６の上に第４層４４が形成された後、第４層４４の上に、第１層４１及び第２層４２が順に形成される。第４層４４の形成、第１層４１の形成、及び、第２層４２の形成は、周囲の雰囲気を外気から遮断した状態のまま連続して行われることが好ましい。
【0102】
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
【符号の説明】
【0103】
１０：半導体記憶装置、４０：導電体層、４１：第１層、４２：第２層、５３：トンネル絶縁膜、５４：電荷捕獲膜。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】