(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023183107
(43)【公開日】2023-12-27
(54)【発明の名称】メモリシステムおよび配線板
(51)【国際特許分類】
H05K 1/02 20060101AFI20231220BHJP
【ＦＩ】
H05K1/02 J
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022096550
(22)【出願日】2022-06-15
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001092
【氏名又は名称】弁理士法人サクラ国際特許事務所
(72)【発明者】
【氏名】岩崎 健太
(72)【発明者】
【氏名】加賀 正之
(72)【発明者】
【氏名】鈴木 勝治
(72)【発明者】
【氏名】井野 恒頼
(72)【発明者】
【氏名】青木 慎
【テーマコード（参考）】
5E338
【Ｆターム（参考）】
5E338AA03
5E338BB61
5E338BB65
5E338BB75
5E338CD13
5E338EE31
(57)【要約】
【課題】配線板における電子部品の実装面積の低減を抑制する。
【解決手段】メモリシステムは、第１、第２の配線と、第１の側面と、を有する第１の配線板と、第３、第４の配線と、第２の側面と、を有する第２の配線板と、第１、第２の側面の一方に設けられる第１、第２の凸部と、第１、第２の側面の他方に設けられる第１、第２の凹部と、第１、第２の配線板にそれぞれ実装されるメモリ、メモリコントローラと、を具備する。第１、第２の凸部は、第１、第３の配線の一方、第２、第４の配線の一方からそれぞれ延在する。第１、第２の凹部は、第１、第３の配線の他方、第２、第４の配線の他方に面する。第１の凸部および第１の凹部は、互いに嵌合され、第１、第３の配線を介してメモリとメモリコントローラとを電気的に接続する。第２の凸部および第２の凹部は、互いに嵌合され、第２、第４の配線を介してメモリとメモリコントローラとを電気的に接続する。
【選択図】図１
【解決手段】メモリシステムは、第１、第２の配線と、第１の側面と、を有する第１の配線板と、第３、第４の配線と、第２の側面と、を有する第２の配線板と、第１、第２の側面の一方に設けられる第１、第２の凸部と、第１、第２の側面の他方に設けられる第１、第２の凹部と、第１、第２の配線板にそれぞれ実装されるメモリ、メモリコントローラと、を具備する。第１、第２の凸部は、第１、第３の配線の一方、第２、第４の配線の一方からそれぞれ延在する。第１、第２の凹部は、第１、第３の配線の他方、第２、第４の配線の他方に面する。第１の凸部および第１の凹部は、互いに嵌合され、第１、第３の配線を介してメモリとメモリコントローラとを電気的に接続する。第２の凸部および第２の凹部は、互いに嵌合され、第２、第４の配線を介してメモリとメモリコントローラとを電気的に接続する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の配線と、第２の配線と、第１の側面と、を有する第１の配線板と、
第３の配線と、第４の配線と、第２の側面と、を有する第２の配線板と、
前記第１の側面および前記第２の側面の一方にそれぞれ独立して設けられる第１の凸部および第２の凸部と、
前記第１の側面および前記第２の側面の他方にそれぞれ独立して設けられる第１の凹部および第２の凹部と、
前記第１の配線板に実装されて前記第１の配線および前記第２の配線に電気的に接続されるメモリと、
前記第２の配線板に実装されて前記第３の配線および前記第４の配線に電気的に接続されるメモリコントローラと、
を具備し、
前記第１の凸部は、前記第１の配線および前記第３の配線の一方から延在し、
前記第２の凸部は、前記第２の配線および前記第４の配線の一方から延在し、
前記第１の凹部は、前記第１の配線および前記第３の配線の他方に面し、
前記第２の凹部は、前記第２の配線および前記第４の配線の他方に面し、
前記第１の凸部および前記第１の凹部は、互いに嵌合され、前記第１の配線と前記第３の配線とを介して前記メモリと前記メモリコントローラとを電気的に接続し、
前記第２の凸部および前記第２の凹部は、互いに嵌合され、前記第２の配線と前記第４の配線とを介して前記メモリと前記メモリコントローラとを電気的に接続する、メモリシステム。
第３の配線と、第４の配線と、第２の側面と、を有する第２の配線板と、
前記第１の側面および前記第２の側面の一方にそれぞれ独立して設けられる第１の凸部および第２の凸部と、
前記第１の側面および前記第２の側面の他方にそれぞれ独立して設けられる第１の凹部および第２の凹部と、
前記第１の配線板に実装されて前記第１の配線および前記第２の配線に電気的に接続されるメモリと、
前記第２の配線板に実装されて前記第３の配線および前記第４の配線に電気的に接続されるメモリコントローラと、
を具備し、
前記第１の凸部は、前記第１の配線および前記第３の配線の一方から延在し、
前記第２の凸部は、前記第２の配線および前記第４の配線の一方から延在し、
前記第１の凹部は、前記第１の配線および前記第３の配線の他方に面し、
前記第２の凹部は、前記第２の配線および前記第４の配線の他方に面し、
前記第１の凸部および前記第１の凹部は、互いに嵌合され、前記第１の配線と前記第３の配線とを介して前記メモリと前記メモリコントローラとを電気的に接続し、
前記第２の凸部および前記第２の凹部は、互いに嵌合され、前記第２の配線と前記第４の配線とを介して前記メモリと前記メモリコントローラとを電気的に接続する、メモリシステム。
【請求項2】
前記第１の配線および前記第２の配線は、互いに異なる層に設けられ、
前記第３の配線および前記第４の配線は、互いに異なる層に設けられる、請求項１に記載のメモリシステム。
前記第３の配線および前記第４の配線は、互いに異なる層に設けられる、請求項１に記載のメモリシステム。
【請求項3】
前記第１の凸部、前記第２の凸部、前記第１の凹部、および前記第２の凹部の少なくとも一つの表面に設けられた金属膜をさらに具備する、請求項１または請求項２に記載のメモリシステム。
【請求項4】
前記第２の配線板は、それぞれ前記第３の配線および前記第４の配線と異なる第５の配線および第６の配線と、前記第２の側面と異なる第３の側面と、をさらに有し、
第７の配線と、第８の配線と、第４の側面と、を有する第３の配線板と、
前記第３の側面および前記第４の側面の一方にそれぞれ独立して設けられる第３の凸部および第４の凸部と、
前記第３の側面および前記第４の側面の他方にそれぞれ独立して設けられる第３の凹部および第４の凹部と、
前記第３の配線板に実装されて前記第５の配線および前記第６の配線に電気的に接続されるダイナミックランダムアクセスメモリと、
をさらに具備し、
前記第３の凸部は、前記第５の配線および前記第７の配線の一方から延在し、
前記第４の凸部は、前記第６の配線および前記第８の配線の一方から延在し、
前記第３の凹部は、前記第５の配線および前記第７の配線の他方に面し、
前記第４の凹部は、前記第６の配線および前記第８の配線の他方に面し、
前記第３の凸部および前記第３の凹部は、互いに嵌合され、前記第５の配線と前記第７の配線とを介して前記メモリコントローラと前記ダイナミックランダムアクセスメモリとを電気的に接続し、
前記第４の凸部および前記第４の凹部は、互いに嵌合され、前記第６の配線と前記第８の配線とを介して前記メモリコントローラと前記ダイナミックランダムアクセスメモリとを電気的に接続する、請求項１または請求項２に記載のメモリシステム。
第７の配線と、第８の配線と、第４の側面と、を有する第３の配線板と、
前記第３の側面および前記第４の側面の一方にそれぞれ独立して設けられる第３の凸部および第４の凸部と、
前記第３の側面および前記第４の側面の他方にそれぞれ独立して設けられる第３の凹部および第４の凹部と、
前記第３の配線板に実装されて前記第５の配線および前記第６の配線に電気的に接続されるダイナミックランダムアクセスメモリと、
をさらに具備し、
前記第３の凸部は、前記第５の配線および前記第７の配線の一方から延在し、
前記第４の凸部は、前記第６の配線および前記第８の配線の一方から延在し、
前記第３の凹部は、前記第５の配線および前記第７の配線の他方に面し、
前記第４の凹部は、前記第６の配線および前記第８の配線の他方に面し、
前記第３の凸部および前記第３の凹部は、互いに嵌合され、前記第５の配線と前記第７の配線とを介して前記メモリコントローラと前記ダイナミックランダムアクセスメモリとを電気的に接続し、
前記第４の凸部および前記第４の凹部は、互いに嵌合され、前記第６の配線と前記第８の配線とを介して前記メモリコントローラと前記ダイナミックランダムアクセスメモリとを電気的に接続する、請求項１または請求項２に記載のメモリシステム。
【請求項5】
第１の配線と、第２の配線と、第１の側面と、を有し、メモリの実装が可能な第１の配線板と、
第３の配線と、第４の配線と、第２の側面と、を有し、メモリコントローラの実装が可能な第２の配線板と、
前記第１の側面および前記第２の側面の一方にそれぞれ独立して設けられる第１の凸部および第２の凸部と、
前記第１の側面および前記第２の側面の他方にそれぞれ独立して設けられる第１の凹部および第２の凹部と、
を具備し、
前記第１の凸部は、前記第１の配線および前記第３の配線の一方から延在し、
前記第２の凸部は、前記第２の配線および前記第４の配線の一方から延在し、
前記第１の凹部は、前記第１の配線および前記第３の配線の他方に面し、
前記第２の凹部は、前記第２の配線および前記第４の配線の他方に面し、
前記第１の凸部および前記第１の凹部は、互いに嵌合されて前記第１の配線と前記第３の配線とを電気的に接続可能であり、
前記第２の凸部および前記第２の凹部は、互いに嵌合されて前記第２の配線と前記第４の配線とを電気的に接続可能である、配線板。
第３の配線と、第４の配線と、第２の側面と、を有し、メモリコントローラの実装が可能な第２の配線板と、
前記第１の側面および前記第２の側面の一方にそれぞれ独立して設けられる第１の凸部および第２の凸部と、
前記第１の側面および前記第２の側面の他方にそれぞれ独立して設けられる第１の凹部および第２の凹部と、
を具備し、
前記第１の凸部は、前記第１の配線および前記第３の配線の一方から延在し、
前記第２の凸部は、前記第２の配線および前記第４の配線の一方から延在し、
前記第１の凹部は、前記第１の配線および前記第３の配線の他方に面し、
前記第２の凹部は、前記第２の配線および前記第４の配線の他方に面し、
前記第１の凸部および前記第１の凹部は、互いに嵌合されて前記第１の配線と前記第３の配線とを電気的に接続可能であり、
前記第２の凸部および前記第２の凹部は、互いに嵌合されて前記第２の配線と前記第４の配線とを電気的に接続可能である、配線板。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステムおよび配線板に関する。
【背景技術】
【0002】
近年、メモリと、コントローラと、を配線板上に有するメモリシステムが知られている。このようなメモリシステムでは、メモリやコントローラ等の電子部品は、はんだ等の接続部材を介して配線板に実装されている。メモリシステムの機能や性能の向上に伴って、配線板に実装される電子部品の数が増加することや配線板の面積が小さくなることがある。すなわち、配線板における電子部品の実装面積が制限されることがある。また、配線板に実装されたメモリやコントローラは、修理や解析のために配線板から取り外されることがある。このとき、加熱により接続部材を溶融させて、メモリやコントローラ等の電子部品が配線板から取り外される。この加熱により、電子部品に熱的なストレスが加わる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１４９４８９号公報
【特許文献2】特開平１１－２６１１８６号公報
【特許文献3】特開２０１３－１９７４５５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態において解決しようとする課題の一つは、電子部品が好適に実装されるメモリシステムおよび配線板を提供することである。
【課題を解決するための手段】
【0005】
実施形態のメモリシステムは、第１の配線と、第２の配線と、第１の側面と、を有する第１の配線板と、第３の配線と、第４の配線と、第２の側面と、を有する第２の配線板と、第１の側面および第２の側面の一方にそれぞれ独立して設けられる第１の凸部および第２の凸部と、第１の側面および第２の側面の他方にそれぞれ独立して設けられる第１の凹部および第２の凹部と、第１の配線板に実装されて第１の配線および第２の配線に電気的に接続されるメモリと、第２の配線板に実装されて第３の配線および第４の配線に電気的に接続されるメモリコントローラと、を具備する。第１の凸部は、第１の配線および第３の配線の一方から延在する。第２の凸部は、第２の配線および第４の配線の一方から延在する。第１の凹部は、第１の配線および第３の配線の他方に面する。第２の凹部は、第２の配線および第４の配線の他方に面する。第１の凸部および第１の凹部は、互いに嵌合され、第１の配線と第３の配線とを介してメモリとメモリコントローラとを電気的に接続する。第２の凸部および第２の凹部は、互いに嵌合され、第２の配線と第４の配線とを介してメモリとメモリコントローラとを電気的に接続する。
【図面の簡単な説明】
【0006】
【図1】メモリシステムの構成例を示すブロック図である。
【図2】メモリシステムに使用可能な配線板の一部の構造例を示す斜視図である。
【図4】配線板の一部の他の構造例を示す斜視図である。
【図6】メモリシステムの第１の構造例を説明するための模式図である。
【図7】メモリシステムの第１の構造例を説明するための模式図である。
【図8】メモリシステムの第１の構造例を説明するための模式図である。
【図9】メモリシステムの第２の構造例を説明するための模式図である。
【図10】メモリシステムの第２の構造例を説明するための模式図である。
【図11】メモリシステムの第２の構造例を説明するための模式図である。
【図12】凸部の第１の形成方法例の一部を説明するための模式図である。
【図13】凸部の第１の形成方法例の他の一部を説明するための模式図である。
【図14】凸部の第１の形成方法例のさらに他の一部を説明するための模式図である。
【図15】凸部の第１の形成方法例のさらに他の一部を説明するための模式図である。
【図16】凸部の第１の形成方法例のさらに他の一部を説明するための模式図である。
【図17】凸部の第１の形成方法例のさらに他の一部を説明するための模式図である。
【図18】凸部の第１の形成方法例のさらに他の一部を説明するための模式図である。
【図19】凸部の第２の形成方法例の一部を説明するための模式図である。
【図20】凸部の第２の形成方法例の他の一部を説明するための模式図である。
【図21】凸部の第２の形成方法例のさらに他の一部を説明するための模式図である。
【図22】凸部の第２の形成方法例のさらに他の一部を説明するための模式図である。
【図23】凸部の第２の形成方法例のさらに他の一部を説明するための模式図である。
【図24】凸部の第２の形成方法例のさらに他の一部を説明するための模式図である。
【図25】凸部の第２の形成方法例のさらに他の一部を説明するための模式図である。
【図26】凸部の第２の形成方法例のさらに他の一部を説明するための模式図である。
【図27】凹部の形成方法例の一部を説明するための模式図である。
【図28】凹部の形成方法例の他の一部を説明するための模式図である。
【図29】配線板の一部の第１の変形例の一例を示す模式図である。
【図30】配線板の一部の第１の変形例の他の例を示す模式図である。
【図31】金属膜を有する配線板の凸部と、金属膜を有する配線板の凹部と、を嵌合する例を説明するための模式図である。
【図32】配線板の凸部と、配線板の凹部と、を嵌合後に分離する例を説明するための模式図である。
【図33】配線板の第２の変形例を示す斜視図である。
【図34】凹部を有する配線板と、凹部を有する配線板と、ジャンパーを用いて固定する例を説明するための模式図である。
【発明を実施するための形態】
【0007】
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略または簡略化する。
【0008】
本実施形態において「接続する」とは、特に記述する場合を除き、構造的に接続することだけでなく、電気的に接続することも含む。
【0009】
（メモリシステムの構成例）
図１は、本実施形態のメモリシステム１の構成例を示すブロック図である。メモリシステム１は、ホスト装置２に接続可能に構成される。
図１は、本実施形態のメモリシステム１の構成例を示すブロック図である。メモリシステム１は、ホスト装置２に接続可能に構成される。
【0010】
メモリシステム１は、ソリッドステートドライブ（ＳＳＤ）等のストレージデバイスを含む。ストレージデバイスは、例えばパーソナルコンピュータ、スマートフォン、タブレット等の様々な電子機器に用いることができる。
【0011】
ホスト装置２は、メモリシステム１を制御する機能を有する。ホスト装置２の例は、サーバー、パーソナルコンピュータ等が挙げられる。
【0012】
メモリシステム１は、メモリコントローラ１１と、ＮＡＮＤメモリ１２と、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）１３と、を具備する。メモリシステム１は、メモリコントローラ１１、ＮＡＮＤメモリ１２、ＤＲＡＭ１３等の電子部品が実装された複数の配線板を接続することにより形成される。複数の配線板の構成については後述する。
【0013】
メモリコントローラ１１は、例えばホスト装置２からのアクセス要求に基づいて、ＮＡＮＤメモリ１２およびＤＲＡＭ１３に対するデータの書き込み、読み出し、および消去等の動作の実行を制御する。メモリコントローラ１１は、電子部品の一例である。メモリコントローラ１１は、例えばＳｏＣとして構成される半導体デバイスである。
【0014】
ＮＡＮＤメモリ１２は、ＮＡＮＤ型のフラッシュメモリである。ＮＡＮＤメモリ１２は、データを不揮発に記憶する。図１は、３つのＮＡＮＤメモリ１２を示すが、ＮＡＮＤメモリ１２の数は、３つに限定されない。ＮＡＮＤメモリ１２は、電子部品の一例である。
【0015】
ＤＲＡＭ１３は、例えばホスト装置２から受信してＮＡＮＤメモリ１２に書き込まれる前のデータ、およびＮＡＮＤメモリ１２から読み出されてホスト装置２に送信する前のデータ等を一時的に記憶する。図１は、３つのＤＲＡＭ１３を示すが、ＤＲＡＭ１３の数は、３つに限定されない。ＤＲＡＭ１３は、電子部品の一例である。
【0016】
（配線板の構成例）
メモリシステム１に使用可能な配線板１０を説明する。配線板１０は、例えばプリント配線板（ＰＷＢ）である。図２は、配線板１０の一部の構造例を示す斜視図である。図３は、図２に示す配線板１０をＸ軸方向から見たときの側面を示す模式図である。図４は、配線板１０の他の一部の構造例を示す斜視図である。図５は、図４に示す配線板１０をＸ軸方向から見たときの側面を示す模式図である。図２から図５に示すように、Ｘ軸と、Ｘ軸に垂直なＹ軸と、Ｘ軸およびＹ軸に垂直なＺ軸と、が定義される。Ｚ軸は、配線板１０の厚さ方向と同じ方向である。
メモリシステム１に使用可能な配線板１０を説明する。配線板１０は、例えばプリント配線板（ＰＷＢ）である。図２は、配線板１０の一部の構造例を示す斜視図である。図３は、図２に示す配線板１０をＸ軸方向から見たときの側面を示す模式図である。図４は、配線板１０の他の一部の構造例を示す斜視図である。図５は、図４に示す配線板１０をＸ軸方向から見たときの側面を示す模式図である。図２から図５に示すように、Ｘ軸と、Ｘ軸に垂直なＹ軸と、Ｘ軸およびＹ軸に垂直なＺ軸と、が定義される。Ｚ軸は、配線板１０の厚さ方向と同じ方向である。
【0017】
図２ないし図５に示すように、配線板１０は、絶縁基材１０１と、配線層１０２と、絶縁層１０３と、凸部１０４および凹部１０５の少なくとも一つと、を有する。配線板１０は、凸部１０４および凹部１０５の両方を有していてもよい。
【0018】
配線板１０は、外面１１１と、側面１１２および側面１１３の少なくとも一つの側面と、を有する。外面１１１は、メモリコントローラ１１、ＮＡＮＤメモリ１２、またはＤＲＡＭ１３等の電子部品が実装される面である。これらの電子部品は、はんだ等の接続部材を介して外面１１１に実装される。側面１１２および側面１１３は、他の配線板１０と嵌合される際に他の配線板１０と接する面である。
【0019】
絶縁基材１０１は、例えばガラスクロス等の絶縁材料を含む。これに限定されず、絶縁基材１０１は、例えばガラス基板、セラミック基板、ガラスエポキシ基板、プリプレグ等の他の絶縁材料を用いてもよい。絶縁基材１０１は、第１の面および第２の面を有する。
【0020】
配線層１０２は、絶縁基材１０１の第１または第２の面に設けられる。配線層１０２は、配線板１０の外面１１１に露出する接続パッド（不図示）を含む。図２ないし図５は、絶縁基材１０１の第１の面に設けられた配線層１０２ａと、絶縁基材１０１の第２の面に設けられた配線層１０２ｂと、を示す。配線層１０２ａは、外面１１１の接続パッドを介して例えばメモリコントローラ１１、ＮＡＮＤメモリ１２、ＤＲＡＭ１３等の電子部品に電気的に接続可能である。配線層１０２ｂは、絶縁基材１０１を貫通するビアを介して外面１１１の接続パッドを介して電子部品に電気的に接続される。図２ないし図５は、絶縁基材１０１の第１および第２の面に配線層１０２が設けられる多層配線を有する配線板１０の例について示す。これに限定されず、配線層１０２は、絶縁基材１０１の少なくとも一つの面に設けられていればよい。また、絶縁基材１０１および配線層１０２の積層構造が、絶縁層を介して複数設けられてもよい。配線層１０２は、例えば銅等の金属材料を用いて形成される。
【0021】
絶縁層１０３は、絶縁基材１０１の第１および第２の面に設けられるとともに配線層１０２を覆う。絶縁層１０３は、例えばソルダーレジストを用いて形成される。図２ないし図５は、絶縁基材１０１の第１の面に設けられた絶縁層１０３ａと、絶縁基材１０１の第２の面に設けられた絶縁層１０３ｂと、を示す。これに限定されず、絶縁層１０３は、絶縁基材１０１の少なくとも一つの面に設けられていればよい。
【0022】
凸部１０４は、配線板１０の側面１１２に設けられるとともに配線層１０２から例えばＸ軸方向に延在する。図２および図３は、配線層１０２ａから延在する２つの凸部１０４ａと、配線層１０２ｂから延在する１つの凸部１０４ｂと、を示す。凸部１０４ａおよび凸部１０４ｂは、互いに異なる層（すなわち、Ｚ軸方向における異なる位置）に設けられる。凸部１０４ａの数は、２つに限定されず、凸部１０４ｂの数は、１つに限定されない。凸部１０４ａおよび凸部１０４ｂの数は、配線層１０２ａおよび配線層１０２ｂの数に応じて設けられればよい。凸部１０４は、配線層１０２と同一の材料を用いて形成される。図２および図３において、凸部１０４はＸ軸方向に沿って先細る形状を有しているが、凸部１０４の形状は、図２および図３に示す形状に限定されない。
【0023】
凹部１０５は、配線板１０の側面１１３近傍に設けられるとともに配線層１０２に面する。凹部１０５は、例えばＸ軸方向に沿って側面１１３から配線層１０２まで延在する。凹部１０５のＹ軸方向の幅（長さ）およびＺ軸方向の幅（長さ）は、例えばそれぞれに対応する凸部１０４のＹ軸方向の幅（長さ）およびＺ軸方向の幅（長さ）よりも大きい（長い）ことが好ましい。図４および図５は、配線層１０２ａに面する２つの凹部１０５ａと、配線層１０２ｂに面する１つの凹部１０５ｂと、を示す。凹部１０５ａおよび凹部１０５ｂは、互いに異なる層（すなわち、Ｚ軸方向における異なる位置）に設けられる。凹部１０５ａの数は、２つに限定されず、凹部１０５ｂの数は、１つに限定されない。凸部１０４ａおよび凸部１０４ｂの数は、配線層１０２ａおよび配線層１０２ｂの数に応じて設けられればよい。また、凸部１０４ａおよび凸部１０４ｂの数は、それぞれに対応する凸部１０４の数に応じて設けられてもよい。図４および図５において、凹部１０５ａはＸ軸方向に沿って先細る形状を有しているが、凹部１０５ａの形状は、凸部１０４と嵌合可能であれば、図４および図５に示す形状に限定されない。
【0024】
実施形態のメモリシステム１は、メモリコントローラ１１、ＮＡＮＤメモリ１２、ＤＲＡＭ１３等の電子部品それぞれが実装された複数の配線板１０を備える。複数の配線板１０のうち、一つの配線板１０に設けられた凸部１０４と、他の一つの配線板１０に設けられた凹部１０５とを嵌合することにより、複数の配線板１０の配線同士を電気的に接続することができる。
【0025】
（メモリシステム１の第１の構造例）
図６、図７、および図８は、メモリシステム１の第１の構造例を説明するための模式図である。メモリシステム１の第１の構造例は、メモリコントローラ１１が実装される配線板１０（１０Ａ）と、ＮＡＮＤメモリ１２が実装される配線板１０（１０Ｂ）と、を有する。これに限定されず、メモリシステム１の第１の構造例は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）１３が実装される配線板１０をさらに有していてもよい。
図６、図７、および図８は、メモリシステム１の第１の構造例を説明するための模式図である。メモリシステム１の第１の構造例は、メモリコントローラ１１が実装される配線板１０（１０Ａ）と、ＮＡＮＤメモリ１２が実装される配線板１０（１０Ｂ）と、を有する。これに限定されず、メモリシステム１の第１の構造例は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）１３が実装される配線板１０をさらに有していてもよい。
【0026】
【0027】
【0028】
配線板１０Ａの凸部１０４および配線板１０Ｂの凹部１０５は、図７に示すように、互いに嵌合され、接合部１０７を形成する。接合部１０７により、配線板１０Ａの配線層１０２と配線板１０Ｂの配線層１０２とを電気的に接続することができる。
【0029】
なお、図６では、配線板１０Ａが凸部１０４を有し、配線板１０Ｂが凹部１０５を有する例について説明したが、これに限定されず、配線板１０Ａが凹部１０５を有し、配線板１０Ｂが凸部１０４を有していてもよい。
【0030】
複数の配線板を接続する他の例として、例えば、複数の配線板の外面の一部同士を重ねあわせて接続する方法が挙げられる。しかしながら、この方法では、複数の配線板の外面が重なる部分に電子部品を実装できないため、配線板における電子部品の実装面積が小さくなる。これに対し、メモリシステム１の第１の構造例では、複数の配線板の側面同士を重ねて接続するため、配線板１０における電子部品の実装面積の低減を抑制することができる。さらに、実施形態のメモリシステム１では、コネクタを用いることなく、複数の配線板１０を接続することが可能である。
【0031】
また、一つの配線板に複数の電子部品を実装した後に、実装された電子部品の一部を交換する場合、配線板を加熱してはんだを融解させ、交換する電子部品を配線板から分離することが知られている。この場合、配線板に実装された交換不要な電子部品にも熱が加わるため、交換不要な電子部品が劣化する場合がある。これに対し、メモリシステム１の第１の構造例では、交換する電子部品が実装された配線板１０を他の配線板１０から容易に分離できる。そして、交換する電子部品が実装された配線板１０だけを加熱できるため、交換不要な電子部品の劣化を抑制できる。
【0032】
さらに、メモリシステム１の第１の構造例では、配線板１０Ａと、配線板１０Ｂと、を分離し、図８に示すように、配線板１０Ｂを、実装されたＮＡＮＤメモリ１２の数が配線板１０Ｂと異なる別の配線板１０Ｃに交換することができる。この場合であっても、配線板１０Ａの凸部１０４と、配線板１０Ｃの凹部１０５と、を嵌合することができる。よって、配線板１０Ａを交換することなく再び用いたメモリシステム１を提供することができる。例えば、多機能なメモリシステム１では、サイズが大きくなり、設計・製造のコストも大きくなる。そのようなメモリシステム１のストレージ容量を変更する場合、異なるストレージ容量を有するメモリ（例えばＮＡＮＤメモリ１２）が実装された配線板１０に交換し、メモリコントローラ１１が実装された配線板１０Ａを交換することなく用いることができる。これにより、メモリシステム１の製品変更に伴う設計工程を低減できる。
【0033】
（メモリシステム１の第２の構造例）
図９、図１０、および図１１は、メモリシステム１の第２の構造例を説明するための模式図である。メモリシステム１の第２の構造例は、メモリコントローラ１１が実装される配線板１０（１０ａ）と、ＮＡＮＤメモリ１２が実装される配線板１０（１０ｂ）と、ＤＲＡＭ１３が実装される配線板１０（１０ｃ）と、電子部品１４が実装される配線板１０（１０ｄ）と、を有する。なお、複数の配線板１０の数は、４つに限定されない。また、メモリシステム１が備える電子部品の種類毎に別々の配線板１０を用いてもよい。
図９、図１０、および図１１は、メモリシステム１の第２の構造例を説明するための模式図である。メモリシステム１の第２の構造例は、メモリコントローラ１１が実装される配線板１０（１０ａ）と、ＮＡＮＤメモリ１２が実装される配線板１０（１０ｂ）と、ＤＲＡＭ１３が実装される配線板１０（１０ｃ）と、電子部品１４が実装される配線板１０（１０ｄ）と、を有する。なお、複数の配線板１０の数は、４つに限定されない。また、メモリシステム１が備える電子部品の種類毎に別々の配線板１０を用いてもよい。
【0034】
配線板１０ａは、図９に示すように、複数の凸部１０４ａと、複数の凹部１０５ａと、を有する。各凸部１０４ａおよび各凹部１０５ａは、配線板１０ａの互いに異なる側面に設けられる。メモリコントローラ１１は、配線板１０ａの配線層１０２に電気的に接続される。
【0035】
配線板１０ｂは、図９に示すように、複数の凹部１０５ｂと、複数の凹部１０５ｃと、を有する。各凹部１０５ｂおよび各凹部１０５ｃは、配線板１０ｂの互いに異なる側面に設けられる。ＮＡＮＤメモリ１２は、配線板１０ｂの配線層１０２に電気的に接続される。
【0036】
配線板１０ｃは、図９に示すように、複数の凸部１０４ｂと、複数の凸部１０４ｃと、を有する。各凸部１０４ｂおよび各凸部１０４ｃは、配線板１０ｃの互いに異なる側面に設けられる。ＤＲＡＭ１３は、配線板１０ｃの配線層１０２に電気的に接続される。
【0037】
配線板１０ｄは、図９に示すように、複数の凸部１０４ｄと、複数の凹部１０５ｄと、を有する。各凸部１０４ｄおよび各凸部１０４ｃは、配線板１０ｄの互いに異なる側面に設けられる。電子部品１４は、配線板１０ｄの配線層１０２に電気的に接続される。電子部品１４の例は、パッケージ封止された半導体集積回路デバイス、抵抗器、またはコンデンサ等を含む。図９は、４つの電子部品１４を示すが、電子部品１４の数は、４つに限定されない。
【0038】
配線板１０ａの各凸部１０４ａおよび配線板１０ｂの各凹部１０５ｂは、図１０に示すように、互いに嵌合されて接合部１０７ａを形成する。接合部１０７ａにより、配線板１０ａの配線層１０２と配線板１０ｂの配線層１０２とを電気的に接続することができる。
【0039】
配線板１０ａの各凹部１０５ａおよび配線板１０ｃの各凸部１０４ｂは、図１０に示すように、互いに嵌合されて接合部１０７ｂを形成する。接合部１０７ｂにより、配線板１０ａの配線層１０２と配線板１０ｃの配線層１０２とを電気的に接続することができる。
【0040】
配線板１０ｂの各凹部１０５ｃおよび配線板１０ｄの各凸部１０４ｄは、図１０に示すように、互いに嵌合されて接合部１０７ｃを形成する。接合部１０７ｃにより、配線板１０ｂの配線層１０２と配線板１０ｄの配線層１０２とを電気的に接続することができる。
【0041】
配線板１０ｃの各凸部１０４ｃおよび配線板１０ｄの各凹部１０５ｄは、図１０に示すように、互いに嵌合されて接合部１０７ｄを形成する。接合部１０７ｄにより、配線板１０ｃの配線層１０２と配線板１０ｄの配線層１０２とを電気的に接続することができる。
【0042】
配線板１０ａが凸部１０４ａを有し、配線板１０ｂが凹部１０５ｂを有する例について説明したが、これに限定されず、配線板１０ａが凹部１０５ｂを有し、配線板１０ｂが凸部１０４ａを有していてもよい。
【0043】
配線板１０ａが凹部１０５ａを有し、配線板１０ｃが凸部１０４ｂを有する例について説明したが、これに限定されず、配線板１０ａが凸部１０４ｂを有し、配線板１０ｃが凹部１０５ａを有していてもよい。
【0044】
配線板１０ｂが凹部１０５ｃを有し、配線板１０ｄが凸部１０４ｄを有する例について説明したが、これに限定されず、配線板１０ｂが凸部１０４ｄを有し、配線板１０ｄが凹部１０５ｃを有していてもよい。
【0045】
配線板１０ｃが凸部１０４ｃを有し、配線板１０ｄが凹部１０５ｄを有する例について説明したが、これに限定されず、配線板１０ｃが凹部１０５ｄを有し、配線板１０ｄが凸部１０４ｃを有していてもよい。
【0046】
メモリシステム１の第２の構造例では、複数の配線板１０ａ～１０ｄを側面同士を向かい合わせて接続するため、各配線板１０ａ～１０ｄの実装面積の低減を抑制できる。さらに、メモリシステム１の第２の構造例では、コネクタを用いることなく、複数の配線板１０ａ～１０ｄを接続することが可能である。
【0047】
また、メモリシステム１の第２の構造例では、例えば配線板１０ｂに実装されたＮＡＮＤメモリ１２に何らかの不具合が生じた場合、図１１に示すように、配線板１０ａ、配線板１０ｃ、および配線板１０ｄと、配線板１０ｂと、を容易に分離することができる。その後、配線板１０ｂを加熱して交換が必要なＮＡＮＤメモリ１２ａを取り外し、ＮＡＮＤメモリ１２ａを別のＮＡＮＤメモリ１２ｂに交換し、配線板１０ａ、配線板１０ｃ、および配線板１０ｄと、配線板１０ｂと、を再度嵌合して接続することができる。これにより、交換する部品が実装された配線板のみを他の配線板から分離して加熱できるため、他の配線板に実装された交換不要な電子部品の劣化を抑制できる。
【0048】
さらに、メモリシステム１の第２の構造例では、仕様変更などに伴い一部の電子部品が実装された配線板を交換する場合であっても、交換不要な配線板を交換することなく再び用いることができるため、仕様変更に伴う幾つかの工程を低減できる。
【0049】
（凸部１０４の第１の形成方法例）
配線板１０に設けられる凸部１０４の第１の形成方法例について図１２ないし図１８を参照して説明する。これらの図は、凸部１０４の第１の形成方法例を説明するための模式図である。図１２ないし図１８それぞれの上部（ａ）は、配線板１０の一部をＺ軸方向から見たときの上面を示す模式図である。図１２ないし図１８それぞれの下部（ｂ）は、配線板１０の一部をＹ軸方向から見たときの側面を示す模式図である。
配線板１０に設けられる凸部１０４の第１の形成方法例について図１２ないし図１８を参照して説明する。これらの図は、凸部１０４の第１の形成方法例を説明するための模式図である。図１２ないし図１８それぞれの上部（ａ）は、配線板１０の一部をＺ軸方向から見たときの上面を示す模式図である。図１２ないし図１８それぞれの下部（ｂ）は、配線板１０の一部をＹ軸方向から見たときの側面を示す模式図である。
【0050】
まず、図１２の（ａ）および（ｂ）に示すように、絶縁基材１０１の側面１０１ａに支持材１０６を接合する。支持材１０６は、例えば側面１０１ａに樹脂材料を吹き付ける方法や、樹脂材を接着剤を介して側面１０１ａに接合する方法を用いて形成可能である。支持材１０６は、絶縁性を有していてもよい。
【0051】
次に、図１３の（ａ）および（ｂ）に示すように、絶縁基材１０１および支持材１０６の少なくとも一つの面に配線層１０２を形成する。図１３の（ａ）および（ｂ）は、絶縁基材１０１および支持材１０６の第１の面に配線層１０２ａを形成し、第１の面の反対の面である第２の面に配線層１０２ｂを形成する例を示す。配線層１０２は、例えば絶縁基材１０１および支持材１０６の表面に銅板等の導電材を形成する方法等を用いて形成可能である。
【0052】
次に、図１４の（ａ）および（ｂ）に示すように、配線層１０２を加工して配線パターンを形成する。配線パターンの形状は、特に限定されない。配線パターンは、例えば配線層１０２をエッチング等の方法を用いて部分的に除去することにより形成可能である。
【0053】
次に、図１５の（ａ）および（ｂ）に示すように、配線層１０２の上に絶縁層１０３を形成する。図１５の（ａ）および（ｂ）は、配線層１０２ａの上に絶縁層１０３ａを形成し、配線層１０２ｂの上に絶縁層１０３ｂを形成する例を示す。絶縁層１０３は、ソルダーレジスト等の絶縁材料を配線層１０２の上に塗布して硬化させることにより形成可能である。
【0054】
次に、図１６の（ａ）および（ｂ）に示すように、絶縁層１０３のうち、支持材１０６に重なる部分を除去して配線層１０２の支持材１０６に重なる部分を露出させる。絶縁層１０３は、例えばエッチング等の方法を用いて部分的に除去可能である。なお、絶縁層１０３を配線層１０２に塗布する工程において、支持材１０６に重なる部分を避けて絶縁層１０３を塗布してもよい。
【0055】
次に、図１７の（ａ）および（ｂ）に示すように、配線層１０２の露出部を加工して凸部１０４を形成する。図１７の（ａ）および（ｂ）は、配線層１０２ａの露出部を加工して凸部１０４ａを形成し、配線層１０２ｂの露出部を加工して凸部１０４ｂを形成する例を示す。凸部１０４は、例えば配線層１０２の露出部を電解エッチングまたは硝酸等のエッチング液を用いた強酸エッチングを用いて加工することにより形成可能である。また、支持材１０６は、残存したままである。
【0056】
次に、図１８の（ａ）および（ｂ）に示すように、支持材１０６を除去する。支持材１０６は、例えば有機溶媒に浸食させることにより除去可能である。なお、支持材１０６を除去せずに残したままでもよい。以上が凸部１０４の第１の形成方法例の説明である。
【0057】
（凸部１０４の第２の形成方法例）
配線板１０に設けられる凸部１０４の第２の形成方法例について図１９ないし図２６を参照して説明する。これらの図は、凸部１０４の第２の形成方法例を説明するための模式図である。図１９ないし図２６それぞれの上部（ａ）は、配線板１０の一部をＺ軸方向から見たときの上面を示す模式図である。図１９ないし図２６それぞれの下部（ｂ）は、配線板１０の一部をＹ軸方向から見たときの側面を示す模式図である。ここでは、複数の配線板１０のそれぞれに設けられる凸部１０４を同一工程で形成する例について説明する。
配線板１０に設けられる凸部１０４の第２の形成方法例について図１９ないし図２６を参照して説明する。これらの図は、凸部１０４の第２の形成方法例を説明するための模式図である。図１９ないし図２６それぞれの上部（ａ）は、配線板１０の一部をＺ軸方向から見たときの上面を示す模式図である。図１９ないし図２６それぞれの下部（ｂ）は、配線板１０の一部をＹ軸方向から見たときの側面を示す模式図である。ここでは、複数の配線板１０のそれぞれに設けられる凸部１０４を同一工程で形成する例について説明する。
【0058】
まず、図１９の（ａ）および（ｂ）に示すように、絶縁基材１０１の側面１０１ａおよび側面１０１ｂに支持材１０６を接合する。支持材１０６は、例えば側面１０１ａおよび側面１０１ｂに樹脂材料を吹き付ける方法や、樹脂材を接着剤を介して側面１０１ａおよび側面１０１ｂに接合する方法を用いて形成可能である。支持材１０６は、絶縁性を有していてもよい。
【0059】
次に、図２０の（ａ）および（ｂ）に示すように、絶縁基材１０１および支持材１０６の少なくとも一つの面に配線層１０２を形成する。図２０の（ａ）および（ｂ）は、絶縁基材１０１および支持材１０６の第１の面に配線層１０２ａを形成し、第１の面の反対の面である第２の面に配線層１０２ｂを形成する例を示す。配線層１０２は、例えば絶縁基材１０１および支持材１０６の表面に銅板等の導電材を形成する方法等を用いて形成可能である。
【0060】
次に、図２１の（ａ）および（ｂ）に示すように、配線層１０２を加工して複数の配線パターンを形成する。配線パターンの形状は、特に限定されない。配線パターンは、例えば配線層１０２をエッチング等の方法を用いて部分的に除去することにより形成可能である。
【0061】
次に、図２２の（ａ）および（ｂ）に示すように、配線層１０２の上に絶縁層１０３を形成する。図２２の（ａ）および（ｂ）は、配線層１０２ａの上に絶縁層１０３ａを形成し、配線層１０２ｂの上に絶縁層１０３ｂを形成する例を示す。絶縁層１０３は、ソルダーレジスト等の絶縁材料を配線層１０２の上に塗布することにより形成可能である。
【0062】
次に、図２３の（ａ）および（ｂ）に示すように、ミシン目１０８を形成する。ミシン目１０８は、例えば複数の配線パターンを区切るように形成される。ミシン目１０８は、例えばドリルやルーター等の器具を用いて絶縁基材１０１、支持材１０６、配線層１０２、および絶縁層１０３を有する積層体を厚さ方向に加工して複数の開口を形成することにより形成可能である。このとき、配線パターンも加工されるため、配線層１０２のミシン目１０８に面する部分には、傷等のダメージが生じる。
【0063】
次に、図２４の（ａ）および（ｂ）に示すように、絶縁層１０３のうち、支持材１０６に重なる部分を除去して配線層１０２の支持材１０６に重なる部分を露出させる。絶縁層１０３は、例えばエッチング等の方法を用いて部分的に除去可能である。なお、絶縁層１０３を配線層１０２に塗布する工程において、支持材１０６に重なる部分を避けて絶縁層１０３を塗布してもよい。
【0064】
次に、図２５の（ａ）および（ｂ）に示すように、配線層１０２の露出部を加工して凸部１０４を形成する。図２５の（ａ）および（ｂ）は、配線層１０２ａの露出部を加工して凸部１０４ａを形成し、配線層１０２ｂの露出部を加工して凸部１０４ｂを形成する例を示す。凸部１０４は、例えば配線層１０２の露出部を電解エッチングまたは硝酸等のエッチング液を用いた強酸エッチングにより加工することにより形成可能である。このとき、配線層１０２のダメージ部分が優先的に加工される。また、支持材１０６は、残存したままである。
【0065】
次に、図２６の（ａ）および（ｂ）に示すように、支持材１０６を除去する。支持材１０６は、例えば有機溶媒に浸食させることにより除去可能である。なお、支持材１０６を除去せずに残したままでもよい。その後、ミシン目１０８に沿って配線層１０２を分離し、複数の配線板１０を形成する。以上が凸部１０４の第２の形成方法例の説明である。
【0066】
（凹部１０５の形成方法例）
配線板１０に設けられる凹部１０５の形成方法例について図２７および図２８を参照して説明する。図２７および図２８は、凹部１０５の形成方法例を説明するための模式図である。図２７および図２８それぞれの上部（ａ）は、配線板１０の一部をＺ軸方向から見たときの上面を示す模式図である。図２７および図２８それぞれの下部（ｂ）は、配線板１０の一部をＹ軸方向から見たときの断面を示す模式図である。
配線板１０に設けられる凹部１０５の形成方法例について図２７および図２８を参照して説明する。図２７および図２８は、凹部１０５の形成方法例を説明するための模式図である。図２７および図２８それぞれの上部（ａ）は、配線板１０の一部をＺ軸方向から見たときの上面を示す模式図である。図２７および図２８それぞれの下部（ｂ）は、配線板１０の一部をＹ軸方向から見たときの断面を示す模式図である。
【0067】
まず、図２７の（ａ）および（ｂ）に示すように、絶縁基材１０１の上に配線層１０２を形成し、配線層１０２の上に絶縁層１０３を形成する。絶縁基材１０１、配線層１０２、絶縁層１０３の説明は、凸部１０４の第１および第２の形成方法例の説明を適宜援用できる。
【0068】
次に、図２８の（ａ）および（ｂ）に示すように、側面１１３を加工して凹部１０５を形成する。図２８の（ａ）および（ｂ）は、側面１１３に凹部１０５ａと凹部１０５ｂとを形成する例を示す。凹部１０５は、例えばドリルを用いてＸ軸方向に沿って側面１１２を加工することにより形成可能である。ドリルの直径は、凸部１０４のＹ軸方向の幅およびＺ軸方向の幅よりも大きいことが好ましい。これにより、凹部１０５がダストポケットとして機能するため、凸部１０４と凹部１０５とを嵌合・分離する際に生じる残渣の影響を抑制でき、再嵌合可能回数を増加できる。このとき、配線層１０２だけでなく、絶縁基材１０１や絶縁層１０３も加工してもよい。以上が凹部１０５の形成方法例の説明である。また、凸部１０４の第１の形成方法例と同様に、例えば複数の配線板１０のそれぞれに設けられる凹部１０５を同一工程で形成してもよい。
【0069】
（配線板１０の第１の変形例）
図２９は、配線板１０の一部の第１の変形例の一例を示す模式図である。図３０は、配線板１０の一部の第１の変形例の他の例を示す模式図である。図２９および図３０は、配線板１０をＹ軸方向から見たときの側面を示す。図２ないし図５を参照して説明した配線板１０と同じ部分については、説明を省略する。
図２９は、配線板１０の一部の第１の変形例の一例を示す模式図である。図３０は、配線板１０の一部の第１の変形例の他の例を示す模式図である。図２９および図３０は、配線板１０をＹ軸方向から見たときの側面を示す。図２ないし図５を参照して説明した配線板１０と同じ部分については、説明を省略する。
【0070】
【0071】
金属膜１０９は、凸部１０４の表面に設けられる。金属膜１１０は、凹部１０５の表面に設けられる。金属膜１０９および金属膜１１０は、例えば無電解めっき法、蒸着法、スパッタリング等の方法を用い、銅または金等の金属材料を凸部１０４または凹部１０５の表面に堆積させることにより形成可能である。蒸着法を用いる場合、金属膜１０９および金属膜１１０は、ニッケルまたはクロムを先に蒸着し、その上に金を蒸着することにより形成されてもよい。
【0072】
図３１は、配線板１０（１０Ｘ１）の金属膜１０９を有する凸部１０４と、配線板１０（１０Ｙ１）の金属膜１１０を有する凹部１０５と、を嵌合する例を説明するための模式図である。金属膜１０９または金属膜１１０を形成することにより、図３１に示すように、配線板１０Ｘ１の凸部１０４と、配線板１０Ｙ１の凹部１０５と、は金属膜１０９および金属膜１１０を介して嵌合される。工場出荷後にユーザーが配線板１０Ｘ１と配線板１０Ｙ１とを分離した場合に金属膜１０９および金属膜１１０の少なくとも一部が剥がれる可能性がある。金属膜１０９または金属膜１１０の一部が剥がれると、凸部１０４と凹部１０５とは電気的に接続されなくなる可能性がある。この場合、工場出荷後にユーザーが配線板１０Ｘ１と配線板１０Ｙ１とを再嵌合しても、電気的な接続がないためにメモリシステム１は動作しない。すなわち、金属膜１０９または金属膜１１０を設けることで、メモリシステム１のセキュリティを向上することが期待される。
【0073】
図３２は、配線板１０Ｘ１の凸部１０４と、配線板１０Ｙ１の金属膜１１０を有する凹部１０５と、を嵌合後に分離する例を説明するための模式図である。配線板１０Ｘ１の凸部１０４と、配線板１０Ｙ１の凹部１０５と、を嵌合した後に、配線板１０Ｘ１と配線板１０Ｙ１とを分離する場合、凸部１０４の表面に金属膜１１０の一部からなる残渣１１０ａが形成される場合がある。残渣１１０ａは、凸部１０４と凹部１０５との再嵌合に用いることができる。また、凹部１０５のＹ軸方向の幅およびＺ軸方向の幅を凸部１０４のＹ軸方向の幅およびＺ軸方向の幅よりも大きくすることにより、凹部１０５がダストポケットとして機能するため、凸部１０４と凹部１０５とを嵌合・分離する際に生じる残渣の影響を抑制でき、再嵌合可能回数を増加できる。
【0074】
【0075】
【0076】
凹部１２０は、複数の配線板１０を固定するためのジャンパーを挿入するための挿入穴としての機能を有する。凹部１２０は、例えば配線層１０２と重ならない位置において、絶縁層１０３を貫通して絶縁基材１０１まで延在する。凹部１２０は、例えば絶縁層１０３を形成した後に、ドリル等の器具を用いて絶縁層１０３および絶縁基材１０１を厚さ方向（Ｚ方向）に加工することにより形成される。凹部１２０は、貫通孔である必要が無く、凹部１２０の反対側に別の電子部品を実装してもよい。
【0077】
図３４は、凹部１２０を有する配線板１０（１０Ｘ２）と、凹部１２０を有する配線板１０（１０Ｙ２）と、ジャンパー１２１を用いて固定する例を説明するための模式図である。ジャンパー１２１は、配線板１０Ｘ２と配線板１０Ｙ２とを固定する固定部材の一例である。図３４では省略しているが、配線板１０（１０Ｘ２）および配線板１０（１０Ｙ２）は、それぞれ凸部１０４または凹部１０５の何れかを有している。すなわち、配線板１０（１０Ｘ２）と配線板１０（１０Ｙ２）とは、凸部１０４または凹部１０５を介して嵌合する。
【0078】
配線板１０Ｘ２の凹部１２０および配線板１０Ｙ２の凹部１２０にジャンパー１２１を挿入することにより、配線板１０Ｘ２と配線板１０Ｙ２とを固定することができる。配線板１０Ｘ２と配線板１０Ｙ２とを分離する場合は、ジャンパー１２１を外した後に行われる。ジャンパー１２１を用いることにより、凸部１０４と凹部１０５とを嵌合した後に、配線板１０Ｘ２と配線板１０Ｙ２との姿勢を安定させることができるため、配線板１０Ｘ２と配線板１０Ｙ２との意図しない不要な分離を抑制できる。
【0079】
なお、実施形態のメモリシステム１では、凸部１０４と凹部１０５とを嵌合させて複数の配線板１０を接続するため、ジャンパー１２１は、絶縁性を有していてもよい。また、３つ以上の配線板１０に複数の凹部１２０を形成し、１つのまたは複数のジャンパー１２１を用いて３つ以上の配線板１０を互いに固定してもよい。
【0080】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0081】
１…メモリシステム、２…ホスト装置、１０…配線板、１０Ａ…配線板、１０Ｂ…配線板、１０Ｃ…配線板、１０Ｘ…配線板、１０Ｘ１…配線板、１０Ｘ２…配線板、１０Ｙ１…配線板、１０Ｙ２…配線板、１０ａ…配線板、１０ｂ…配線板、１０ｃ…配線板、１０ｄ…配線板、１１…メモリコントローラ、１２…ＮＡＮＤメモリ、１２ａ…ＮＡＮＤメモリ、１２ｂ…ＮＡＮＤメモリ、１３…ＤＲＡＭ、１４…電子部品、１０１…絶縁基材、１０１ａ…側面、１０１ｂ…側面、１０２…配線層、１０２ａ…配線層、１０２ｂ…配線層、１０３…絶縁層、１０３ａ…絶縁層、１０３ｂ…絶縁層、１０４…凸部、１０４…凸部、１０４ａ…凸部、１０４ｂ…凸部、１０４ｃ…凸部、１０４ｄ…凸部、１０５…凹部、１０５ａ…凹部、１０５ｂ…凹部、１０５ｃ…凹部、１０５ｄ…凹部、１０６…支持材、１０７…接合部、１０７ａ…接合部、１０７ｂ…接合部、１０７ｃ…接合部、１０７ｄ…接合部、１０８…ミシン目、１０９…金属膜、１１０…金属膜、１１０ａ…残渣、１１１…外面、１１２…側面、１１３…側面、１２０…凹部、１２１…ジャンパー。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】