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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023183144
(43)【公開日】2023-12-27
(54)【発明の名称】表示装置およびその製造方法
(51)【国際特許分類】
H05B 33/04 20060101AFI20231220BHJP
H10K 59/10 20230101ALI20231220BHJP
H10K 50/10 20230101ALI20231220BHJP
H05B 33/12 20060101ALI20231220BHJP
H05B 33/22 20060101ALI20231220BHJP
H05B 33/26 20060101ALI20231220BHJP
H05B 33/28 20060101ALI20231220BHJP
H05B 33/10 20060101ALI20231220BHJP
G09F 9/30 20060101ALI20231220BHJP
G09F 9/00 20060101ALI20231220BHJP
【ＦＩ】
H05B33/04
H01L27/32
H05B33/14 A
H05B33/12 B
H05B33/22 Z
H05B33/26 Z
H05B33/28
H05B33/10
G09F9/30 365
G09F9/30 309
G09F9/00 338
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022096615
(22)【出願日】2022-06-15
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】松本 優子
(72)【発明者】
【氏名】大畑 公孝
(72)【発明者】
【氏名】小亀 平章
【テーマコード（参考）】
3K107
5C094
5G435
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107BB08
3K107CC23
3K107DD23
3K107DD27
3K107DD89
3K107EE48
3K107EE50
3K107FF13
3K107FF15
3K107GG04
3K107GG13
3K107GG28
5C094AA01
5C094AA31
5C094BA27
5C094DA07
5C094HA05
5C094HA08
5G435AA01
5G435AA06
5G435BB05
5G435FF11
5G435KK05
5G435LL04
5G435LL07
5G435LL08
5G435LL17
(57)【要約】
【課題】 表示装置の表示品位または信頼性を向上させる。
【解決手段】 一実施形態に係る表示装置は、第１乃至第３画素開口を有するリブと、リブの上に配置された下部とその側面から突出した上部とを含む隔壁と、第１画素開口と重なる第１表示素子と、第２画素開口と重なる第２表示素子と、第３画素開口と重なる第３表示素子と、第１表示素子を覆うとともに上部の上に位置する第１部分を有する第１封止層と、第２表示素子を覆うとともに上部の上に位置する第２部分を有する第２封止層と、第３表示素子を覆うとともに上部の上に位置する第３部分を有する第３封止層と、を備える。さらに、第１部分と上部が重なる領域の第１幅、第２部分と上部が重なる領域の第２幅、および、第３部分と上部が重なる領域の第３幅のうちの少なくとも２つが互いに異なる。
【選択図】 図１８
【解決手段】 一実施形態に係る表示装置は、第１乃至第３画素開口を有するリブと、リブの上に配置された下部とその側面から突出した上部とを含む隔壁と、第１画素開口と重なる第１表示素子と、第２画素開口と重なる第２表示素子と、第３画素開口と重なる第３表示素子と、第１表示素子を覆うとともに上部の上に位置する第１部分を有する第１封止層と、第２表示素子を覆うとともに上部の上に位置する第２部分を有する第２封止層と、第３表示素子を覆うとともに上部の上に位置する第３部分を有する第３封止層と、を備える。さらに、第１部分と上部が重なる領域の第１幅、第２部分と上部が重なる領域の第２幅、および、第３部分と上部が重なる領域の第３幅のうちの少なくとも２つが互いに異なる。
【選択図】 図１８
【特許請求の範囲】
【請求項1】
第１画素開口、第２画素開口および第３画素開口を有するリブと、
前記リブの上に配置された下部と、前記下部の側面から突出した上部とを含み、前記第１画素開口、前記第２画素開口および前記第３画素開口を囲う隔壁と、
第１下電極、第１上電極、および、前記第１下電極と前記第１上電極の間に配置された第１有機層を含み、前記第１画素開口と重なる第１表示素子と、
第２下電極、第２上電極、および、前記第２下電極と前記第２上電極の間に配置された第２有機層を含み、前記第２画素開口と重なる第２表示素子と、
第３下電極、第３上電極、および、前記第３下電極と前記第３上電極の間に配置された第３有機層を含み、前記第３画素開口と重なる第３表示素子と、
前記第１表示素子を覆うとともに、前記上部の上に位置する第１部分を有する第１封止層と、
前記第２表示素子を覆うとともに、前記上部の上に位置する第２部分を有する第２封止層と、
前記第３表示素子を覆うとともに、前記上部の上に位置する第３部分を有する第３封止層と、
を備え、
前記第１部分と前記上部が重なる領域の第１幅、前記第２部分と前記上部が重なる領域の第２幅、および、前記第３部分と前記上部が重なる領域の第３幅のうちの少なくとも２つが互いに異なる、
表示装置。
前記リブの上に配置された下部と、前記下部の側面から突出した上部とを含み、前記第１画素開口、前記第２画素開口および前記第３画素開口を囲う隔壁と、
第１下電極、第１上電極、および、前記第１下電極と前記第１上電極の間に配置された第１有機層を含み、前記第１画素開口と重なる第１表示素子と、
第２下電極、第２上電極、および、前記第２下電極と前記第２上電極の間に配置された第２有機層を含み、前記第２画素開口と重なる第２表示素子と、
第３下電極、第３上電極、および、前記第３下電極と前記第３上電極の間に配置された第３有機層を含み、前記第３画素開口と重なる第３表示素子と、
前記第１表示素子を覆うとともに、前記上部の上に位置する第１部分を有する第１封止層と、
前記第２表示素子を覆うとともに、前記上部の上に位置する第２部分を有する第２封止層と、
前記第３表示素子を覆うとともに、前記上部の上に位置する第３部分を有する第３封止層と、
を備え、
前記第１部分と前記上部が重なる領域の第１幅、前記第２部分と前記上部が重なる領域の第２幅、および、前記第３部分と前記上部が重なる領域の第３幅のうちの少なくとも２つが互いに異なる、
表示装置。
【請求項2】
前記第１幅、前記第２幅および前記第３幅が互いに異なる、
請求項１に記載の表示装置。
請求項１に記載の表示装置。
【請求項3】
前記第１画素開口の面積は、前記第３画素開口の面積よりも大きく、
前記第１幅は、前記第３幅よりも小さい、
請求項１に記載の表示装置。
前記第１幅は、前記第３幅よりも小さい、
請求項１に記載の表示装置。
【請求項4】
前記第１画素開口の面積は、前記第２画素開口の面積よりも大きく、
前記第３画素開口の面積は、前記第２画素開口の面積よりも小さく、
前記第１幅は、前記第２幅よりも小さく、
前記第３幅は、前記第２幅よりも大きい、
請求項３に記載の表示装置。
前記第３画素開口の面積は、前記第２画素開口の面積よりも小さく、
前記第１幅は、前記第２幅よりも小さく、
前記第３幅は、前記第２幅よりも大きい、
請求項３に記載の表示装置。
【請求項5】
前記第１有機層は、青色の光を放ち、
前記第２有機層は、緑色の光を放ち、
前記第３有機層は、赤色の光を放つ、
請求項１乃至４のうちいずれか１項に記載の表示装置。
前記第２有機層は、緑色の光を放ち、
前記第３有機層は、赤色の光を放つ、
請求項１乃至４のうちいずれか１項に記載の表示装置。
【請求項6】
第１画素開口、第２画素開口および第３画素開口を有するリブと、
前記リブの上に配置された下部と、前記下部の側面から突出した上部とを含み、前記第１画素開口、前記第２画素開口および前記第３画素開口を囲う隔壁と、
第１下電極、第１上電極、および、前記第１下電極と前記第１上電極の間に配置された第１有機層を含み、前記第１画素開口と重なる第１表示素子と、
第２下電極、第２上電極、および、前記第２下電極と前記第２上電極の間に配置された第２有機層を含み、前記第２画素開口と重なる第２表示素子と、
第３下電極、第３上電極、および、前記第３下電極と前記第３上電極の間に配置された第３有機層を含み、前記第３画素開口と重なる第３表示素子と、
前記第１表示素子を覆うとともに、前記上部の上に位置する第１部分を有する第１封止層と、
前記第２表示素子を覆うとともに、前記上部の上に位置する第２部分を有する第２封止層と、
前記第３表示素子を覆うとともに、前記上部の上に位置する第３部分を有する第３封止層と、
を備え、
前記第２部分と前記上部の間に、前記第２部分と前記上部で閉じられた隙間が形成されている、
表示装置。
前記リブの上に配置された下部と、前記下部の側面から突出した上部とを含み、前記第１画素開口、前記第２画素開口および前記第３画素開口を囲う隔壁と、
第１下電極、第１上電極、および、前記第１下電極と前記第１上電極の間に配置された第１有機層を含み、前記第１画素開口と重なる第１表示素子と、
第２下電極、第２上電極、および、前記第２下電極と前記第２上電極の間に配置された第２有機層を含み、前記第２画素開口と重なる第２表示素子と、
第３下電極、第３上電極、および、前記第３下電極と前記第３上電極の間に配置された第３有機層を含み、前記第３画素開口と重なる第３表示素子と、
前記第１表示素子を覆うとともに、前記上部の上に位置する第１部分を有する第１封止層と、
前記第２表示素子を覆うとともに、前記上部の上に位置する第２部分を有する第２封止層と、
前記第３表示素子を覆うとともに、前記上部の上に位置する第３部分を有する第３封止層と、
を備え、
前記第２部分と前記上部の間に、前記第２部分と前記上部で閉じられた隙間が形成されている、
表示装置。
【請求項7】
前記第１部分は、前記上部に接触している、
請求項６に記載の表示装置。
請求項６に記載の表示装置。
【請求項8】
前記第３部分と前記上部の間に開かれた隙間が形成されている、
請求項６に記載の表示装置。
請求項６に記載の表示装置。
【請求項9】
前記第１有機層は、青色の光を放ち、
前記第２有機層は、緑色の光を放ち、
前記第３有機層は、赤色の光を放つ、
請求項６乃至８のうちいずれか１項に記載の表示装置。
前記第２有機層は、緑色の光を放ち、
前記第３有機層は、赤色の光を放つ、
請求項６乃至８のうちいずれか１項に記載の表示装置。
【請求項10】
第１下電極、第２下電極および第３下電極を形成し、
前記第１下電極と重なる第１画素開口、前記第２下電極と重なる第２画素開口および前記第３下電極と重なる第３画素開口を有するリブを形成し、
前記リブの上に配置された下部と、前記下部の側面から突出した上部とを含み、前記第１画素開口、前記第２画素開口および前記第３画素開口を囲う隔壁を形成し、
前記第１画素開口を通じて前記第１下電極に接触する第１有機層と、前記第１有機層を覆う第１上電極とを含む第１蒸着膜を表示領域の全体に形成し、
前記第１蒸着膜を覆う第１封止層を前記表示領域の全体に形成し、
前記第１封止層および前記第１蒸着膜のうち、前記第１下電極の上方に位置する部分を残し、前記第２下電極および前記第３下電極の上方に位置する部分を除去する第１パターニング工程を実施し、
前記第２画素開口を通じて前記第２下電極に接触する第２有機層と、前記第２有機層を覆う第２上電極とを含む第２蒸着膜を前記表示領域の全体に形成し、
前記第２蒸着膜を覆う第２封止層を前記表示領域の全体に形成し、
前記第２封止層および前記第２蒸着膜のうち、前記第２下電極の上方に位置する部分を残し、前記第１下電極および前記第３下電極の上方に位置する部分を除去する第２パターニング工程を実施し、
前記第３画素開口を通じて前記第３下電極に接触する第３有機層と、前記第３有機層を覆う第３上電極とを含む第３蒸着膜を前記表示領域の全体に形成し、
前記第３蒸着膜を覆う第３封止層を前記表示領域の全体に形成し、
前記第３封止層および前記第３蒸着膜のうち、前記第３下電極の上方に位置する部分を残し、前記第１下電極および前記第２下電極の上方に位置する部分を除去する第３パターニング工程を実施する、
ことを含み、
前記第１パターニング工程は、前記第１封止層に対する異方性ドライエッチングと、当該異方性ドライエッチングの後に実施される前記第１封止層に対する等方性ドライエッチングとを含み、
前記第３パターニング工程は、前記第３封止層に対する異方性ドライエッチングを含み、前記第３封止層に対する等方性ドライエッチングを含まない、
表示装置の製造方法。
前記第１下電極と重なる第１画素開口、前記第２下電極と重なる第２画素開口および前記第３下電極と重なる第３画素開口を有するリブを形成し、
前記リブの上に配置された下部と、前記下部の側面から突出した上部とを含み、前記第１画素開口、前記第２画素開口および前記第３画素開口を囲う隔壁を形成し、
前記第１画素開口を通じて前記第１下電極に接触する第１有機層と、前記第１有機層を覆う第１上電極とを含む第１蒸着膜を表示領域の全体に形成し、
前記第１蒸着膜を覆う第１封止層を前記表示領域の全体に形成し、
前記第１封止層および前記第１蒸着膜のうち、前記第１下電極の上方に位置する部分を残し、前記第２下電極および前記第３下電極の上方に位置する部分を除去する第１パターニング工程を実施し、
前記第２画素開口を通じて前記第２下電極に接触する第２有機層と、前記第２有機層を覆う第２上電極とを含む第２蒸着膜を前記表示領域の全体に形成し、
前記第２蒸着膜を覆う第２封止層を前記表示領域の全体に形成し、
前記第２封止層および前記第２蒸着膜のうち、前記第２下電極の上方に位置する部分を残し、前記第１下電極および前記第３下電極の上方に位置する部分を除去する第２パターニング工程を実施し、
前記第３画素開口を通じて前記第３下電極に接触する第３有機層と、前記第３有機層を覆う第３上電極とを含む第３蒸着膜を前記表示領域の全体に形成し、
前記第３蒸着膜を覆う第３封止層を前記表示領域の全体に形成し、
前記第３封止層および前記第３蒸着膜のうち、前記第３下電極の上方に位置する部分を残し、前記第１下電極および前記第２下電極の上方に位置する部分を除去する第３パターニング工程を実施する、
ことを含み、
前記第１パターニング工程は、前記第１封止層に対する異方性ドライエッチングと、当該異方性ドライエッチングの後に実施される前記第１封止層に対する等方性ドライエッチングとを含み、
前記第３パターニング工程は、前記第３封止層に対する異方性ドライエッチングを含み、前記第３封止層に対する等方性ドライエッチングを含まない、
表示装置の製造方法。
【請求項11】
前記第２パターニング工程は、前記第２封止層に対する異方性ドライエッチングと、当該異方性ドライエッチングの後に実施される前記第２封止層に対する等方性ドライエッチングとを含む、
請求項１０に記載の表示装置の製造方法。
請求項１０に記載の表示装置の製造方法。
【請求項12】
前記第３パターニング工程における前記異方性ドライエッチングの処理時間は、前記第１パターニング工程における前記異方性ドライエッチングの処理時間よりも長い、
請求項１０または１１に記載の表示装置の製造方法。
請求項１０または１１に記載の表示装置の製造方法。
【請求項13】
第１下電極、第２下電極および第３下電極を形成し、
前記第１下電極と重なる第１画素開口、前記第２下電極と重なる第２画素開口および前記第３下電極と重なる第３画素開口を有するリブを形成し、
前記リブの上に配置された下部と、前記下部の側面から突出した上部とを含み、前記第１画素開口、前記第２画素開口および前記第３画素開口を囲う隔壁を形成し、
前記第１画素開口を通じて前記第１下電極に接触する第１有機層と、前記第１有機層を覆う第１上電極とを含む第１蒸着膜を表示領域の全体に形成し、
前記第１蒸着膜を覆う第１封止層を前記表示領域の全体に形成し、
前記第１封止層および前記第１蒸着膜のうち、前記第１下電極および前記第３下電極の上方に位置する部分を残し、前記第２下電極の上方に位置する部分を除去する第１パターニング工程を実施し、
前記第２画素開口を通じて前記第２下電極に接触する第２有機層と、前記第２有機層を覆う第２上電極とを含む第２蒸着膜を前記表示領域の全体に形成し、
前記第２蒸着膜を覆う第２封止層を前記表示領域の全体に形成し、
前記第２封止層および前記第２蒸着膜のうち、前記第２下電極の上方に位置する部分を残し、前記第１下電極および前記第３下電極の上方に位置する部分を除去する第２パターニング工程を実施し、
前記第２パターニング工程の後に、前記第１封止層および前記第１蒸着膜のうち、前記第１下電極の上方に位置する部分を残し、前記第３下電極の上方に位置する部分を除去する第３パターニング工程を実施し、
前記第３画素開口を通じて前記第３下電極に接触する第３有機層と、前記第３有機層を覆う第３上電極とを含む第３蒸着膜を前記表示領域の全体に形成し、
前記第３蒸着膜を覆う第３封止層を前記表示領域の全体に形成し、
前記第３封止層および前記第３蒸着膜のうち、前記第３下電極の上方に位置する部分を残し、前記第１下電極および前記第２下電極の上方に位置する部分を除去する第４パターニング工程を実施する、
ことを含み、
前記第１パターニング工程は、前記第１封止層に対する異方性ドライエッチングと、当該異方性ドライエッチングの後に実施される前記第１封止層に対する等方性ドライエッチングとを含み、
前記第４パターニング工程は、前記第３封止層に対する異方性ドライエッチングを含み、前記第３封止層に対する等方性ドライエッチングを含まない、
表示装置の製造方法。
前記第１下電極と重なる第１画素開口、前記第２下電極と重なる第２画素開口および前記第３下電極と重なる第３画素開口を有するリブを形成し、
前記リブの上に配置された下部と、前記下部の側面から突出した上部とを含み、前記第１画素開口、前記第２画素開口および前記第３画素開口を囲う隔壁を形成し、
前記第１画素開口を通じて前記第１下電極に接触する第１有機層と、前記第１有機層を覆う第１上電極とを含む第１蒸着膜を表示領域の全体に形成し、
前記第１蒸着膜を覆う第１封止層を前記表示領域の全体に形成し、
前記第１封止層および前記第１蒸着膜のうち、前記第１下電極および前記第３下電極の上方に位置する部分を残し、前記第２下電極の上方に位置する部分を除去する第１パターニング工程を実施し、
前記第２画素開口を通じて前記第２下電極に接触する第２有機層と、前記第２有機層を覆う第２上電極とを含む第２蒸着膜を前記表示領域の全体に形成し、
前記第２蒸着膜を覆う第２封止層を前記表示領域の全体に形成し、
前記第２封止層および前記第２蒸着膜のうち、前記第２下電極の上方に位置する部分を残し、前記第１下電極および前記第３下電極の上方に位置する部分を除去する第２パターニング工程を実施し、
前記第２パターニング工程の後に、前記第１封止層および前記第１蒸着膜のうち、前記第１下電極の上方に位置する部分を残し、前記第３下電極の上方に位置する部分を除去する第３パターニング工程を実施し、
前記第３画素開口を通じて前記第３下電極に接触する第３有機層と、前記第３有機層を覆う第３上電極とを含む第３蒸着膜を前記表示領域の全体に形成し、
前記第３蒸着膜を覆う第３封止層を前記表示領域の全体に形成し、
前記第３封止層および前記第３蒸着膜のうち、前記第３下電極の上方に位置する部分を残し、前記第１下電極および前記第２下電極の上方に位置する部分を除去する第４パターニング工程を実施する、
ことを含み、
前記第１パターニング工程は、前記第１封止層に対する異方性ドライエッチングと、当該異方性ドライエッチングの後に実施される前記第１封止層に対する等方性ドライエッチングとを含み、
前記第４パターニング工程は、前記第３封止層に対する異方性ドライエッチングを含み、前記第３封止層に対する等方性ドライエッチングを含まない、
表示装置の製造方法。
【請求項14】
前記第２パターニング工程は、前記第２封止層に対する異方性ドライエッチングを含み、前記第２封止層に対する等方性ドライエッチングを含まない、
請求項１３に記載の表示装置の製造方法。
請求項１３に記載の表示装置の製造方法。
【請求項15】
前記第２パターニング工程における前記異方性ドライエッチングの処理時間は、前記第１パターニング工程における前記異方性ドライエッチングの処理時間よりも長い、
請求項１４に記載の表示装置の製造方法。
請求項１４に記載の表示装置の製造方法。
【請求項16】
前記第３パターニング工程は、前記第１封止層に対する異方性ドライエッチングと、当該異方性ドライエッチングの後に実施される前記第１封止層に対する等方性ドライエッチングとを含む、
請求項１３に記載の表示装置の製造方法。
請求項１３に記載の表示装置の製造方法。
【請求項17】
前記第４パターニング工程における前記異方性ドライエッチングの処理時間は、前記第１パターニング工程における前記異方性ドライエッチングの処理時間よりも長い、
請求項１３乃至１６のうちいずれか１項に記載の表示装置の製造方法。
請求項１３乃至１６のうちいずれか１項に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、表示装置およびその製造方法に関する。
【背景技術】
【0002】
近年、表示素子として有機発光ダイオード（ＯＬＥＤ）を適用した表示装置が実用化されている。この表示素子は、下電極と、下電極を覆う有機層と、有機層を覆う上電極とを備えている。
【0003】
上記のような表示装置を製造するにあたり、表示品位や信頼性を向上させる技術が必要とされている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０００－１９５６７７号公報
【特許文献2】特開２００４－２０７２１７号公報
【特許文献3】特開２００８－１３５３２５号公報
【特許文献4】特開２００９－３２６７３号公報
【特許文献5】特開２０１０－１１８１９１号公報
【特許文献6】国際公開第２０１８／１７９３０８号
【特許文献7】米国特許出願公開第２０２２／００７７２５１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は、表示品位または信頼性を向上させることが可能な表示装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
一実施形態に係る表示装置は、リブと、隔壁と、第１表示素子と、第２表示素子と、第３表示素子と、第１封止層と、第２封止層と、第２封止層とを備えている。前記リブは、第１画素開口、第２画素開口および第３画素開口を有する。前記隔壁は、前記リブの上に配置された下部と、前記下部の側面から突出した上部とを含み、前記第１画素開口、前記第２画素開口および前記第３画素開口を囲う。前記第１表示素子は、第１下電極、第１上電極、および、前記第１下電極と前記第１上電極の間に配置された第１有機層を含み、前記第１画素開口と重なる。前記第２表示素子は、第２下電極、第２上電極、および、前記第２下電極と前記第２上電極の間に配置された第２有機層を含み、前記第２画素開口と重なる。前記第３表示素子は、第３下電極、第３上電極、および、前記第３下電極と前記第３上電極の間に配置された第３有機層を含み、前記第３画素開口と重なる。前記第１封止層は、前記第１表示素子を覆うとともに、前記上部の上に位置する第１部分を有する。前記第２封止層は、前記第２表示素子を覆うとともに、前記上部の上に位置する第２部分を有する。前記第３封止層は、前記第３表示素子を覆うとともに、前記上部の上に位置する第３部分を有する。さらに、前記第１部分と前記上部が重なる領域の第１幅、前記第２部分と前記上部が重なる領域の第２幅、および、前記第３部分と前記上部が重なる領域の第３幅のうちの少なくとも２つが互いに異なる。
【0007】
一実施形態の他の観点によれば、前記第２部分と前記上部の間に、前記第２部分と前記上部で閉じられた隙間が形成されている。
【0008】
一実施形態に係る表示装置の製造方法は、第１下電極、第２下電極および第３下電極を形成し、前記第１下電極と重なる第１画素開口、前記第２下電極と重なる第２画素開口および前記第３下電極と重なる第３画素開口を有するリブを形成し、前記リブの上に配置された下部と、前記下部の側面から突出した上部とを含み、前記第１画素開口、前記第２画素開口および前記第３画素開口を囲う隔壁を形成し、前記第１画素開口を通じて前記第１下電極に接触する第１有機層と、前記第１有機層を覆う第１上電極とを含む第１蒸着膜を表示領域の全体に形成し、前記第１蒸着膜を覆う第１封止層を前記表示領域の全体に形成し、前記第１封止層および前記第１蒸着膜のうち、前記第１下電極の上方に位置する部分を残し、前記第２下電極および前記第３下電極の上方に位置する部分を除去する第１パターニング工程を実施し、前記第２画素開口を通じて前記第２下電極に接触する第２有機層と、前記第２有機層を覆う第２上電極とを含む第２蒸着膜を前記表示領域の全体に形成し、前記第２蒸着膜を覆う第２封止層を前記表示領域の全体に形成し、前記第２封止層および前記第２蒸着膜のうち、前記第２下電極の上方に位置する部分を残し、前記第１下電極および前記第３下電極の上方に位置する部分を除去する第２パターニング工程を実施し、前記第３画素開口を通じて前記第３下電極に接触する第３有機層と、前記第３有機層を覆う第３上電極とを含む第３蒸着膜を前記表示領域の全体に形成し、前記第３蒸着膜を覆う第３封止層を前記表示領域の全体に形成し、前記第３封止層および前記第３蒸着膜のうち、前記第３下電極の上方に位置する部分を残し、前記第１下電極および前記第２下電極の上方に位置する部分を除去する第３パターニング工程を実施することを含む。前記第１パターニング工程は、前記第１封止層に対する異方性ドライエッチングと、当該異方性ドライエッチングの後に実施される前記第１封止層に対する等方性ドライエッチングとを含む。前記第３パターニング工程は、前記第３封止層に対する異方性ドライエッチングを含み、前記第３封止層に対する等方性ドライエッチングを含まない。
【0009】
他の実施形態に係る表示装置の製造方法は、第１下電極、第２下電極および第３下電極を形成し、前記第１下電極と重なる第１画素開口、前記第２下電極と重なる第２画素開口および前記第３下電極と重なる第３画素開口を有するリブを形成し、前記リブの上に配置された下部と、前記下部の側面から突出した上部とを含み、前記第１画素開口、前記第２画素開口および前記第３画素開口を囲う隔壁を形成し、前記第１画素開口を通じて前記第１下電極に接触する第１有機層と、前記第１有機層を覆う第１上電極とを含む第１蒸着膜を表示領域の全体に形成し、前記第１蒸着膜を覆う第１封止層を前記表示領域の全体に形成し、前記第１封止層および前記第１蒸着膜のうち、前記第１下電極および前記第３下電極の上方に位置する部分を残し、前記第２下電極の上方に位置する部分を除去する第１パターニング工程を実施し、前記第２画素開口を通じて前記第２下電極に接触する第２有機層と、前記第２有機層を覆う第２上電極とを含む第２蒸着膜を前記表示領域の全体に形成し、前記第２蒸着膜を覆う第２封止層を前記表示領域の全体に形成し、前記第２封止層および前記第２蒸着膜のうち、前記第２下電極の上方に位置する部分を残し、前記第１下電極および前記第３下電極の上方に位置する部分を除去する第２パターニング工程を実施し、前記第２パターニング工程の後に、前記第１封止層および前記第１蒸着膜のうち、前記第１下電極の上方に位置する部分を残し、前記第３下電極の上方に位置する部分を除去する第３パターニング工程を実施し、前記第３画素開口を通じて前記第３下電極に接触する第３有機層と、前記第３有機層を覆う第３上電極とを含む第３蒸着膜を前記表示領域の全体に形成し、前記第３蒸着膜を覆う第３封止層を前記表示領域の全体に形成し、前記第３封止層および前記第３蒸着膜のうち、前記第３下電極の上方に位置する部分を残し、前記第１下電極および前記第２下電極の上方に位置する部分を除去する第４パターニング工程を実施することを含む。前記第１パターニング工程は、前記第１封止層に対する異方性ドライエッチングと、当該異方性ドライエッチングの後に実施される前記第１封止層に対する等方性ドライエッチングとを含む。前記第４パターニング工程は、前記第３封止層に対する異方性ドライエッチングを含み、前記第３封止層に対する等方性ドライエッチングを含まない。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
いくつかの実施形態について図面を参照しながら説明する。
開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【0012】
なお、図面には、必要に応じて理解を容易にするために、互いに直交するＸ軸、Ｙ軸およびＺ軸を記載する。Ｘ軸に沿った方向を第１方向と称し、Ｙ軸に沿った方向を第２方向と称し、Ｚ軸に沿った方向を第３方向と称する。第３方向Ｚと平行に各種要素を見ることを平面視という。
【0013】
各実施形態に係る表示装置は、表示素子として有機発光ダイオード（ＯＬＥＤ）を備える有機エレクトロルミネッセンス表示装置であり、テレビ、パーソナルコンピュータ、車載機器、タブレット端末、スマートフォン、携帯電話端末等に搭載され得る。
【0014】
［第１実施形態］
図１は、第１実施形態に係る表示装置ＤＳＰの構成例を示す図である。表示装置ＤＳＰは、絶縁性の基板１０の上に、画像を表示する表示領域ＤＡと、表示領域ＤＡの周辺の周辺領域ＳＡとを有している。基板１０は、ガラスであってもよいし、可撓性を有する樹脂フィルムであってもよい。
図１は、第１実施形態に係る表示装置ＤＳＰの構成例を示す図である。表示装置ＤＳＰは、絶縁性の基板１０の上に、画像を表示する表示領域ＤＡと、表示領域ＤＡの周辺の周辺領域ＳＡとを有している。基板１０は、ガラスであってもよいし、可撓性を有する樹脂フィルムであってもよい。
【0015】
本実施形態においては、平面視における基板１０の形状が長方形である。ただし、基板１０の平面視における形状は長方形に限らず、正方形、円形あるいは楕円形などの他の形状であってもよい。
【0016】
表示領域ＤＡは、第１方向Ｘおよび第２方向Ｙにマトリクス状に配列された複数の画素ＰＸを備えている。画素ＰＸは、複数の副画素ＳＰを含む。一例では、画素ＰＸは、青色の第１副画素ＳＰ１、緑色の第２副画素ＳＰ２および赤色の第３副画素ＳＰ３を含む。なお、画素ＰＸは、副画素ＳＰ１，ＳＰ２，ＳＰ３とともに、あるいは副画素ＳＰ１，ＳＰ２，ＳＰ３のいずれかに代えて、白色などの他の色の副画素ＳＰを含んでもよい。
【0017】
副画素ＳＰは、画素回路１と、画素回路１によって駆動される表示素子ＤＥとを備えている。画素回路１は、画素スイッチ２と、駆動トランジスタ３と、キャパシタ４とを備えている。画素スイッチ２および駆動トランジスタ３は、例えば薄膜トランジスタにより構成されたスイッチング素子である。
【0018】
画素スイッチ２のゲート電極は、走査線ＧＬに接続されている。画素スイッチ２のソース電極およびドレイン電極の一方は信号線ＳＬに接続され、他方は駆動トランジスタ３のゲート電極およびキャパシタ４に接続されている。駆動トランジスタ３において、ソース電極およびドレイン電極の一方は電源線ＰＬおよびキャパシタ４に接続され、他方は表示素子ＤＥに接続されている。表示素子ＤＥは、発光素子としての有機発光ダイオード（ＯＬＥＤ）である。
【0019】
なお、画素回路１の構成は図示した例に限らない。例えば、画素回路１は、より多くの薄膜トランジスタおよびキャパシタを備えてもよい。
【0020】
図２は、副画素ＳＰ１，ＳＰ２，ＳＰ３のレイアウトの一例を示す図である。図２の例においては、第１副画素ＳＰ１と第３副画素ＳＰ３が第１方向Ｘに並んでいる。第１副画素ＳＰ１と第２副画素ＳＰ２も第１方向Ｘに並んでいる。さらに、第２副画素ＳＰ２と第３副画素ＳＰ３が第２方向Ｙに並んでいる。
【0021】
副画素ＳＰ１，ＳＰ２，ＳＰ３がこのようなレイアウトである場合、表示領域ＤＡには、副画素ＳＰ２，ＳＰ３が第２方向Ｙに交互に配置された列と、複数の第１副画素ＳＰ１が第２方向Ｙに繰り返し配置された列とが形成される。これらの列は、第１方向Ｘに交互に並ぶ。
【0022】
なお、副画素ＳＰ１，ＳＰ２，ＳＰ３のレイアウトは図２の例に限られない。他の一例として、各画素ＰＸにおける副画素ＳＰ１，ＳＰ２，ＳＰ３が第１方向Ｘに順に並んでいてもよい。
【0023】
表示領域ＤＡには、リブ５および隔壁６が配置されている。リブ５は、第１副画素ＳＰ１において第１画素開口ＡＰ１を有し、第２副画素ＳＰ２において第２画素開口ＡＰ２を有し、第３副画素ＳＰ３において第３画素開口ＡＰ３を有している。
【0024】
図２の例においては、第１画素開口ＡＰ１の面積が第２画素開口ＡＰ２の面積よりも大きい。第１画素開口ＡＰ１の面積は、第３画素開口ＡＰ３の面積よりも大きい。さらに、第３画素開口ＡＰ３の面積は、第２画素開口ＡＰ２の面積よりも小さい。
【0025】
隔壁６は、隣り合う副画素ＳＰの境界に配置され、平面視においてリブ５と重なっている。隔壁６は、第１方向Ｘに延びる複数の第１隔壁６ｘと、第２方向Ｙに延びる複数の第２隔壁６ｙとを有している。複数の第１隔壁６ｘは、第２方向Ｙに隣り合う画素開口ＡＰ２，ＡＰ３の間、および、第２方向Ｙに隣り合う２つの第１画素開口ＡＰ１の間にそれぞれ配置されている。第２隔壁６ｙは、第１方向Ｘに隣り合う画素開口ＡＰ１，ＡＰ２の間、および、第１方向Ｘに隣り合う画素開口ＡＰ１，ＡＰ３の間にそれぞれ配置されている。
【0026】
図２の例においては、第１隔壁６ｘおよび第２隔壁６ｙが互いに接続されている。これにより、隔壁６は全体として画素開口ＡＰ１，ＡＰ２，ＡＰ３を囲う格子状である。隔壁６は、リブ５と同様に副画素ＳＰ１，ＳＰ２，ＳＰ３において開口を有するということもできる。
【0027】
第１副画素ＳＰ１は、第１画素開口ＡＰ１とそれぞれ重なる第１下電極ＬＥ１、第１上電極ＵＥ１および第１有機層ＯＲ１を備えている。第２副画素ＳＰ２は、第２画素開口ＡＰ２とそれぞれ重なる第２下電極ＬＥ２、第２上電極ＵＥ２および第２有機層ＯＲ２を備えている。第３副画素ＳＰ３は、第３画素開口ＡＰ３とそれぞれ重なる第３下電極ＬＥ３、第３上電極ＵＥ３および第３有機層ＯＲ３を備えている。
【0028】
第１下電極ＬＥ１、第１上電極ＵＥ１および第１有機層ＯＲ１は、第１副画素ＳＰ１の第１表示素子ＤＥ１を構成する。第２下電極ＬＥ２、第２上電極ＵＥ２および第２有機層ＯＲ２は、第２副画素ＳＰ２の第２表示素子ＤＥ２を構成する。第３下電極ＬＥ３、第３上電極ＵＥ３および第３有機層ＯＲ３は、第３副画素ＳＰ３の第３表示素子ＤＥ３を構成する。表示素子ＤＥ１，ＤＥ２，ＤＥ３は、後述するキャップ層（光学調整層）を含んでもよい。
【0029】
第１下電極ＬＥ１は、第１コンタクトホールＣＨ１を通じて第１副画素ＳＰ１の画素回路１（図１参照）に接続されている。第２下電極ＬＥ２は、第２コンタクトホールＣＨ２を通じて第２副画素ＳＰ２の画素回路１に接続されている。第３下電極ＬＥ３は、第３コンタクトホールＣＨ３を通じて第３副画素ＳＰ３の画素回路１に接続されている。
【0030】
図２の例において、コンタクトホールＣＨ２，ＣＨ３は、第２方向Ｙに隣り合う画素開口ＡＰ２，ＡＰ３の間の第１隔壁６ｘと全体的に重なっている。また、第１コンタクトホールＣＨ１は、第２方向Ｙに隣り合う２つの第１画素開口ＡＰ１の間の第１隔壁６ｘと全体的に重なっている。他の例として、コンタクトホールＣＨ１，ＣＨ２，ＣＨ３の少なくとも一部が第１隔壁６ｘと重なっていなくてもよい。
【0031】
図３は、図２中のIII－III線に沿う表示装置ＤＳＰの概略的な断面図である。上述の基板１０の上に回路層１１が配置されている。回路層１１は、図１に示した画素回路１、走査線ＧＬ、信号線ＳＬおよび電源線ＰＬなどの各種回路や配線を含む。
【0032】
回路層１１は、有機絶縁層１２により覆われている。有機絶縁層１２は、回路層１１により生じる凹凸を平坦化する平坦化膜として機能する。図３の断面には表れていないが、上述のコンタクトホールＣＨ１，ＣＨ２，ＣＨ３はいずれも有機絶縁層１２に設けられている。
【0033】
下電極ＬＥ１，ＬＥ２，ＬＥ３は、有機絶縁層１２の上に配置されている。リブ５は、有機絶縁層１２および下電極ＬＥ１，ＬＥ２，ＬＥ３の上に配置されている。下電極ＬＥ１，ＬＥ２，ＬＥ３の端部は、リブ５により覆われている。
【0034】
隔壁６は、リブ５の上に配置された導電性を有する下部６１と、下部６１の上に配置された上部６２とを含む。上部６２は、下部６１よりも大きい幅を有している。これにより、図３においては上部６２の両端部が下部６１の側面よりも突出している。このような隔壁６の形状は、オーバーハング状ということもできる。
【0035】
第１有機層ＯＲ１は、第１画素開口ＡＰ１を通じて第１下電極ＬＥ１を覆っている。第１上電極ＵＥ１は、第１有機層ＯＲ１を覆い、第１下電極ＬＥ１と対向している。第２有機層ＯＲ２は、第２画素開口ＡＰ２を通じて第２下電極ＬＥ２を覆っている。第２上電極ＵＥ２は、第２有機層ＯＲ２を覆い、第２下電極ＬＥ２と対向している。第３有機層ＯＲ３は、第３画素開口ＡＰ３を通じて第３下電極ＬＥ３を覆っている。第３上電極ＵＥ３は、第３有機層ＯＲ３を覆い、第３下電極ＬＥ３と対向している。
【0036】
図３の例においては、第１上電極ＵＥ１の上に第１キャップ層ＣＰ１が配置され、第２上電極ＵＥ２の上に第２キャップ層ＣＰ２が配置され、第３上電極ＵＥ３の上に第３キャップ層ＣＰ３が配置されている。キャップ層ＣＰ１，ＣＰ２，ＣＰ３は、それぞれ有機層ＯＲ１，ＯＲ２，ＯＲ３が発する光の光学特性を調整する。
【0037】
第１副画素ＳＰ１には第１封止層ＳＥ１が配置され、第２副画素ＳＰ２には第２封止層ＳＥ２が配置され、第３副画素ＳＰ３には第３封止層ＳＥ３が配置されている。第１封止層ＳＥ１は、第１キャップ層ＣＰ１や第１副画素ＳＰ１の周囲の隔壁６を連続的に覆っている。第２封止層ＳＥ２は、第２キャップ層ＣＰ２や第２副画素ＳＰ２の周囲の隔壁６を連続的に覆っている。第３封止層ＳＥ３は、第３キャップ層ＣＰ３や第３副画素ＳＰ３の周囲の隔壁６を連続的に覆っている。
【0038】
封止層ＳＥ１，ＳＥ２，ＳＥ３の端部（周縁部）は、上部６２の上に位置している。図３の例においては、副画素ＳＰ１，ＳＰ２間の隔壁６の上部６２の上に位置する封止層ＳＥ１，ＳＥ２の端部同士が離間し、副画素ＳＰ１，ＳＰ３間の隔壁６の上部６２の上に位置する封止層ＳＥ１，ＳＥ３の端部同士が離間している。
【0039】
封止層ＳＥ１，ＳＥ２，ＳＥ３は、樹脂層１３によって覆われている。樹脂層１３は、封止層１４によって覆われている。さらに、封止層１４は、樹脂層１５によって覆われている。
【0040】
有機絶縁層１２および樹脂層１３，１５は、有機材料で形成されている。リブ５および封止層１４，ＳＥ１，ＳＥ２，ＳＥ３は、例えばシリコン窒化物（ＳｉＮｘ）などの無機材料で形成されている。リブ５および封止層１４，ＳＥ１，ＳＥ２，ＳＥ３は、シリコン酸化物（ＳｉＯｘ）、シリコン酸窒化物（ＳｉＯＮ）または酸化アルミニウム（Ａｌ２Ｏ３）のいずれかの単層体として形成されてもよい。また、リブ５および封止層１４，ＳＥ１，ＳＥ２，ＳＥ３は、シリコン窒化物層、シリコン酸化物層、シリコン酸窒化物層および酸化アルミニウム層のうちの少なくとも２つの組合せによる積層体として形成されてもよい。
【0041】
下電極ＬＥ１，ＬＥ２，ＬＥ３は、例えば銀（Ａｇ）で形成された中間層と、この中間層の上面および下面をそれぞれ覆う一対の導電性酸化物層とを有している。各導電性酸化物層は、例えばＩＴＯ（ＩｎｄｉｕｍＴｉｎ Ｏｘｉｄｅ）、ＩＺＯ（ＩｎｄｉｕｍＺｉｎｃ Ｏｘｉｄｅ）またはＩＧＺＯ（ＩｎｄｉｕｍＧａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）などの透明な導電性酸化物で形成することができる。
【0042】
上電極ＵＥ１，ＵＥ２，ＵＥ３は、例えばマグネシウムと銀の合金（ＭｇＡｇ）などの金属材料で形成されている。例えば、下電極ＬＥ１，ＬＥ２，ＬＥ３はアノードに相当し、上電極ＵＥ１，ＵＥ２，ＵＥ３はカソードに相当する。
【0043】
有機層ＯＲ１，ＯＲ２，ＯＲ３は、例えば、正孔注入層、正孔輸送層、電子ブロッキング層、発光層、正孔ブロッキング層、電子輸送層および電子注入層の積層構造を有している。
【0044】
キャップ層ＣＰ１，ＣＰ２，ＣＰ３は、例えば、透明な複数の薄膜の多層体によって形成されている。多層体は、複数の薄膜として、無機材料によって形成された薄膜および有機材料によって形成された薄膜を含んでもよい。また、これらの複数の薄膜は、互いに異なる屈折率を有している。多層体を構成する薄膜の材料は、上電極ＵＥ１，ＵＥ２，ＵＥ３の材料とは異なり、また、封止層ＳＥ１，ＳＥ２，ＳＥ３の材料とも異なる。なお、キャップ層ＣＰ１，ＣＰ２，ＣＰ３は省略されてもよい。
【0045】
隔壁６の下部６１は、例えばアルミニウム（Ａｌ）によって形成されている。下部６１は、アルミニウム－ネオジム（ＡｌＮｄ）などのアルミニウム合金によって形成されてもよいし、アルミニウム層とアルミニウム合金層の積層構造を有してもよい。さらに、下部６１は、アルミニウム層またはアルミニウム合金層の下に、アルミニウムやアルミニウム合金とは異なる金属材料で形成された薄膜を有してもよい。このような薄膜は、例えばモリブデン（Ｍｏ）によって形成することができる。
【0046】
隔壁６の上部６２は、例えばチタン（Ｔｉ）などの金属材料で形成された第１薄膜と、ＩＴＯなどの導電性酸化物で形成された第２薄膜との積層構造を有している。上部６２は、チタンなどの金属材料の単層構造を有してもよい。
【0047】
隔壁６には、共通電圧が供給されている。この共通電圧は、下部６１の側面に接触した上電極ＵＥ１，ＵＥ２，ＵＥ３にそれぞれ供給される。下電極ＬＥ１，ＬＥ２，ＬＥ３には、副画素ＳＰ１，ＳＰ２，ＳＰ３がそれぞれ有する画素回路１を通じて画素電圧が供給される。
【0048】
第１下電極ＬＥ１と第１上電極ＵＥ１の間に電位差が形成されると、第１有機層ＯＲ１の発光層が青色の波長域の光を放つ。第２下電極ＬＥ２と第２上電極ＵＥ２の間に電位差が形成されると、第２有機層ＯＲ２の発光層が緑色の波長域の光を放つ。第３下電極ＬＥ３と第３上電極ＵＥ３の間に電位差が形成されると、第３有機層ＯＲ３の発光層が赤色の波長域の光を放つ。
【0049】
図４は、第１副画素ＳＰ１を囲う隔壁６とその近傍の構造を示す概略的な断面図である。図５は、第２副画素ＳＰ２を囲う隔壁６とその近傍の構造を示す概略的な断面図である。図６は、第３副画素ＳＰ３を囲う隔壁６とその近傍の構造を示す概略的な断面図である。これらの図においては、基板１０、回路層１１、有機絶縁層１２、樹脂層１３、封止層１４および樹脂層１５を省略している。
【0050】
図４乃至図６に示すように、隔壁６の下部６１は、側面ＳＦを有している。また、隔壁６の上部６２は、側面ＳＦから突出した端部ＥＤと、上面ＵＦとを有している。上電極ＵＥ１，ＵＥ２，ＵＥ３は、側面ＳＦに接触している。
【0051】
図４に示すように、第１封止層ＳＥ１は、上面ＵＦよりも第３方向Ｚに突出した第１部分Ｐ１を有している。第１部分Ｐ１の一部は、上部６２の上に位置している。
【0052】
第１部分Ｐ１は、突出部ＰＲ１と、充填部ＦＬとを有している。突出部ＰＲ１は、第１封止層ＳＥ１のうち第１キャップ層ＣＰ１を覆う部分と連続している。突出部ＰＲ１は、上端部が上部６２の上に張り出すように湾曲している。充填部ＦＬは、このような形状の突出部ＰＲ１の側面に形成される窪みを満たしている。図４の例においては、突出部ＰＲ１が上面ＵＦに接触せず、充填部ＦＬが上面ＵＦに接触している。他の例として、突出部ＰＲ１の一部が上面ＵＦに接触してもよい。
【0053】
なお、突出部ＰＲ１および充填部ＦＬは、同じ材料で形成されている。したがって、突出部ＰＲ１と充填部ＦＬが一体化し、これらの境界が生じないこともある。
【0054】
図５に示すように、第２封止層ＳＥ２は、上面ＵＦよりも第３方向Ｚに突出した第２部分Ｐ２を有している。第２部分Ｐ２の一部は、上部６２の上に位置している。
【0055】
第２部分Ｐ２は、突出部ＰＲ２と、閉塞部ＲＤとを有している。突出部ＰＲ２は、第２封止層ＳＥ２のうち第２キャップ層ＣＰ２を覆う部分と連続している。突出部ＰＲ２は、上部６２の上方にも位置し、上面ＵＦと隙間ＧＰ１を介して対向している。閉塞部ＲＤは、この隙間ＧＰ１の入口部分を塞いでいる。すなわち、隙間ＧＰ１は、第２部分Ｐ２と上部６２で閉じられた隙間である。隙間ＧＰ１の高さは、例えば、第２有機層ＯＲ２、第２上電極ＵＥ２および第２キャップ層ＣＰ２の合計厚さと同等である。
【0056】
なお、突出部ＰＲ２および閉塞部ＲＤは、同じ材料で形成されている。したがって、突出部ＰＲ２と閉塞部ＲＤが一体化し、これらの境界が生じないこともある。
【0057】
図６に示すように、第３封止層ＳＥ３は、上面ＵＦよりも第３方向Ｚに突出した第３部分Ｐ３を有している。第３部分Ｐ３の一部は、上部６２の上に位置し、上面ＵＦと隙間ＧＰ２を介して対向している。隙間ＧＰ２は、隙間ＧＰ１のように塞がれていない。すなわち、隙間ＧＰ２は、開かれた隙間である。隙間ＧＰ２の高さは、例えば、第３有機層ＯＲ３、第３上電極ＵＥ３および第３キャップ層ＣＰ３の合計厚さと同等である。
【0058】
図４に示すように、第１部分Ｐ１と上部６２が第３方向Ｚに重なる領域は、第１幅Ｗ１を有している。図５に示すように、第２部分Ｐ２と上部６２が第３方向Ｚに重なる領域は、第２幅Ｗ２を有している。図６に示すように、第３部分Ｐ３と上部６２が第３方向Ｚに重なる領域は、第３幅Ｗ３を有している。例えば、これら幅Ｗ１，Ｗ２，Ｗ３は、それぞれ副画素ＳＰ１，ＳＰ２，ＳＰ３の周囲における平均値である。
【0059】
本実施形態においては、幅Ｗ１，Ｗ２，Ｗ３のうちの少なくとも２つが互いに異なる。具体的には、第１幅Ｗ１が第２幅Ｗ２よりも小さい（Ｗ１＜Ｗ２）。さらに、第３幅Ｗ３が第２幅Ｗ２よりも大きい（Ｗ２＜Ｗ３）。すなわち、この例においては、幅Ｗ１，Ｗ２，Ｗ３が互いに異なる。
【0060】
このように、本実施形態においては、隔壁６の上に位置する封止層ＳＥ１，ＳＥ２，ＳＥ３の端部の形状が相違する。このような構成は、以下に説明する製造方法によって表示装置ＤＳＰを製造した結果、生じるものである。
【0061】
図７は、本実施形態に係る表示装置ＤＳＰの製造方法の一例を示すフローチャートである。図８乃至図１８は、図７に示す工程を説明するための概略的な断面図であり、（ａ）第１副画素ＳＰ１を囲う隔壁６とその近傍の構成、（ｂ）第２副画素ＳＰ２を囲う隔壁６とその近傍の構成、（ｃ）第３副画素ＳＰ３を囲う隔壁６とその近傍の構成をそれぞれ示している。
【0062】
表示装置ＤＳＰの製造にあたっては、先ず基板１０の上に回路層１１が形成され（工程Ｑ１）、回路層１１を覆う有機絶縁層１２が形成され（工程Ｑ２）、有機絶縁層１２の上に下電極ＬＥ１，ＬＥ２，ＬＥ３が形成される（工程Ｑ３）。
【0063】
さらに、下電極ＬＥ１，ＬＥ２，ＬＥ３の上にリブ５が形成され（工程Ｑ４）、リブ５の上に隔壁６が形成される（工程Ｑ５）。リブ５の画素開口ＡＰ１，ＡＰ２，ＡＰ３は、工程Ｑ５の前に形成されてもよいし、工程Ｑ５の後に形成されてもよい。
【0064】
続いて、表示素子ＤＥ１，ＤＥ２，ＤＥ３を形成するための工程が実施される。本実施形態においては、画素開口ＡＰ１，ＡＰ２，ＡＰ３のうち面積が最も大きい第１画素開口ＡＰ１と重なる第１表示素子ＤＥ１が最初に形成され、次に面積が大きい第２画素開口ＡＰ２と重なる第２表示素子ＤＥ２が２番目に形成され、面積が最も小さい第３画素開口ＡＰ３と重なる第３表示素子ＤＥ３が最後に形成される場合を想定する。ただし、表示素子ＤＥ１，ＤＥ２，ＤＥ３の形成順はこの例に限られない。
【0065】
第１表示素子ＤＥ１の形成にあたっては、図８に示すように、第１画素開口ＡＰ１を通じて第１下電極ＬＥ１に接触する第１有機層ＯＲ１、第１有機層ＯＲ１を覆う第１上電極ＵＥ１、および、第１上電極ＵＥ１を覆う第１キャップ層ＣＰ１が蒸着によって順に形成される（工程Ｑ６）。以下の説明においては、第１有機層ＯＲ１、第１上電極ＵＥ１および第１キャップ層ＣＰ１を第１蒸着膜Ｖ１と呼ぶ。第１蒸着膜Ｖ１の形成の後、第１蒸着膜Ｖ１を覆う第１封止層ＳＥ１が形成される（工程Ｑ７）。
【0066】
第１蒸着膜Ｖ１および第１封止層ＳＥ１は、表示領域ＤＡの全体に形成される。したがって、図８（ａ）（ｂ）（ｃ）にそれぞれ示すように、第１蒸着膜Ｖ１および第１封止層ＳＥ１は、第１下電極ＬＥ１の上方だけでなく第２下電極ＬＥ２および第３下電極ＬＥ３の上方にも位置している。図８（ａ）に示すように、第１副画素ＳＰ１には、第１蒸着膜Ｖ１および第１下電極ＬＥ１を含む第１表示素子ＤＥ１が形成される。
【0067】
第１蒸着膜Ｖ１は、オーバーハング状の隔壁６によって分断される。したがって、第１蒸着膜Ｖ１のうち上部６２の上に位置する部分は、第１蒸着膜Ｖ１のうちリブ５の上に位置する部分と離間している。第１封止層ＳＥ１は、隔壁６によって分断されることなく連続している。
【0068】
工程Ｑ７の後、第１封止層ＳＥ１および第１蒸着膜Ｖ１のうち、第１下電極ＬＥ１の上方に位置する部分を残し、第２下電極ＬＥ２および第３下電極ＬＥ３の上方に位置する部分を除去する第１パターニング工程Ｘ１１が実施される。
【0069】
第１パターニング工程Ｘ１１においては、先ず図８（ａ）に示すように、第１封止層ＳＥ１の上にレジストＲ１１が形成される（工程Ｑ８）。レジストＲ１１は、第１下電極ＬＥ１の上方に配置され、第２下電極ＬＥ２および第３下電極ＬＥ３の上方には配置されていない。レジストＲ１１は、第１副画素ＳＰ１を囲う隔壁６の一部と第３方向Ｚに重なっている。
【0070】
工程Ｑ８の後、レジストＲ１１をマスクとして、第１封止層ＳＥ１に対し異方性ドライエッチングが施される（工程Ｑ９）。図９は、当該異方性ドライエッチングにより第１封止層ＳＥ１が侵食される様子を示している。図９（ａ）に示すように、第１副画素ＳＰ１の近傍においては、第１封止層ＳＥ１のうち隔壁６の上でレジストＲ１１から露出した部分の厚さが低減される。また、図９（ｂ）（ｃ）に示すように、第２副画素ＳＰ２および第３副画素ＳＰ３とこれらの近傍においては、第１封止層ＳＥ１の厚さが全体的に低減される。なお、当該異方性ドライエッチングは第３方向Ｚと略平行な指向性を有しており、図９（ｂ）（ｃ）に示す上部６２の下方においては第１封止層ＳＥ１が殆ど侵食されない。
【0071】
工程Ｑ９の後、第１封止層ＳＥ１に対し等方性ドライエッチングが施される（工程Ｑ１０）。図１０は、当該等方性ドライエッチングにより第１封止層ＳＥ１が侵食される様子を示している。当該等方性ドライエッチングにおいては、第１封止層ＳＥ１のうち異方性ドライエッチングにて厚さが低減された部分が完全に除去される。
【0072】
さらに、当該等方性ドライエッチングにおいては、図１０（ａ）に示すように、レジストＲ１１の下方に位置する第１封止層ＳＥ１の一部が侵食される。また、図１０（ｂ）（ｃ）に示すように、副画素ＳＰ２，ＳＰ３を囲う上部６２の下方に残っていた第１封止層ＳＥ１が除去される。
【0073】
工程Ｑ１０の後、レジストＲ１１をマスクとして、第１蒸着膜Ｖ１に対しエッチングが施される（工程Ｑ１１）。さらに、レジストＲ１１が剥離され、アッシングによって残渣が除去される（工程Ｑ１２）。例えば、第１蒸着膜Ｖ１に対するエッチングは、第１キャップ層ＣＰ１に対するウェットエッチングまたはアッシング、第１上電極ＵＥ１に対するウェットエッチング、および、第１有機層ＯＲ１に対するアッシングを含む。
【0074】
図１１は、工程Ｑ１１，Ｑ１２を経た副画素ＳＰ１，ＳＰ２，ＳＰ３の状態を示している。図１１（ａ）の例においては、第１副画素ＳＰ１を囲う隔壁６の上に位置していた第１蒸着膜Ｖ１が工程Ｑ１１のエッチングによって除去されている。これにより、第１封止層ＳＥ１のうち上部６２から突出した突出部ＰＲ１（第１部分Ｐ１）と、上部６２との間に、隙間ＧＰ０が形成される。ただし、隙間ＧＰ０に第１蒸着膜Ｖ１の一部が残ってもよい。図１１（ｂ）（ｃ）のように、副画素ＳＰ２，ＳＰ３においては第１蒸着膜Ｖ１が全体的に除去され、下電極ＬＥ２，ＬＥ３がそれぞれ画素開口ＡＰ２，ＡＰ３を通じて露出する。
【0075】
以上の第１パターニング工程Ｘ１１の後、第２表示素子ＤＥ２を形成するための工程が実施される。具体的には、図１２に示すように、表示領域ＤＡの全体に対し、第２有機層ＯＲ２、第２有機層ＯＲ２を覆う第２上電極ＵＥ２、および、第２上電極ＵＥ２を覆う第２キャップ層ＣＰ２が蒸着によって順に形成される（工程Ｑ１３）。第２副画素ＳＰ２において、第２有機層ＯＲ２は、第２画素開口ＡＰ２を通じて第２下電極ＬＥ２に接触している。以下の説明においては、第２有機層ＯＲ２、第２上電極ＵＥ２および第２キャップ層ＣＰ２を第２蒸着膜Ｖ２と呼ぶ。第２蒸着膜Ｖ２の形成の後、第２蒸着膜Ｖ２を覆う第２封止層ＳＥ２が形成される（工程Ｑ１４）。
【0076】
図１２（ｂ）に示すように、第２副画素ＳＰ２においては、第２蒸着膜Ｖ２および第２下電極ＬＥ２を含む第２表示素子ＤＥ２が形成される。図１２（ｂ）（ｃ）に示すように、副画素ＳＰ２，ＳＰ３において、第２蒸着膜Ｖ２は、オーバーハング状の隔壁６によって分断される。第２封止層ＳＥ２は、隔壁６によって分断されることなく連続している。
【0077】
図１２（ａ）に示すように、第１副画素ＳＰ１においては、第１封止層ＳＥ１が第２蒸着膜Ｖ２によって覆われる。隔壁６の上に位置する突出部ＰＲ１の側面は急峻であるため、当該側面において第２蒸着膜Ｖ２が途切れ得る。また、隙間ＧＰ０の近傍においても第２蒸着膜Ｖ２が途切れ得る。
【0078】
工程Ｑ１４の後、第２封止層ＳＥ２および第２蒸着膜Ｖ２のうち、第２下電極ＬＥ２の上方に位置する部分を残し、第１下電極ＬＥ１および第３下電極ＬＥ３の上方に位置する部分を除去する第２パターニング工程Ｘ１２が実施される。
【0079】
第２パターニング工程Ｘ１２においては、先ず図１２（ｂ）に示すように、第２封止層ＳＥ２の上にレジストＲ１２が形成される（工程Ｑ１５）。レジストＲ１２は、第２下電極ＬＥ２の上方に配置され、第１下電極ＬＥ１および第３下電極ＬＥ３の上方には配置されていない。レジストＲ１２は、第２副画素ＳＰ２を囲う隔壁６の一部と第３方向Ｚに重なっている。
【0080】
工程Ｑ１５の後、レジストＲ１２をマスクとして、第２封止層ＳＥ２に対し異方性ドライエッチングが施される（工程Ｑ１６）。図１３は、当該異方性ドライエッチングにより第２封止層ＳＥ２が侵食される様子を示している。図１３（ｂ）に示すように、第２副画素ＳＰ２の近傍においては、第２封止層ＳＥ２のうち隔壁６の上でレジストＲ１２から露出した部分の厚さが低減される。また、図１３（ａ）（ｃ）に示すように、第１副画素ＳＰ１および第３副画素ＳＰ３とこれらの近傍においては、第２封止層ＳＥ２の厚さが全体的に低減される。なお、当該異方性ドライエッチングは第３方向Ｚと略平行な指向性を有しており、図１３（ｃ）に示す上部６２の下方においては第２封止層ＳＥ２が殆ど侵食されない。
【0081】
工程Ｑ１６の後、第２封止層ＳＥ２に対し等方性ドライエッチングが施される（工程Ｑ１７）。図１４は、当該等方性ドライエッチングにより第２封止層ＳＥ２が侵食される様子を示している。当該等方性ドライエッチングにおいては、第２封止層ＳＥ２のうち異方性ドライエッチングにて厚さが低減された部分が完全に除去される。
【0082】
さらに、当該等方性ドライエッチングにおいては、図１４（ｂ）に示すように、レジストＲ１２の下方に位置する第２封止層ＳＥ２の一部が侵食される。また、図１４（ｃ）に示すように、第３副画素ＳＰ３を囲う上部６２の下方に残っていた第２封止層ＳＥ２が除去される。
【0083】
第２蒸着膜Ｖ２は、当該等方性ドライエッチングに対するエッチングストッパとして機能する。したがって、図１４（ａ）に示すように、第１封止層ＳＥ１のうち第２蒸着膜Ｖ２で覆われている部分は侵食されない。しかしながら、図１４（ａ）の例においては、第１副画素ＳＰ１の周囲の隔壁６の上で第２蒸着膜Ｖ２が途切れているため、この途切れた領域を通じて第１封止層ＳＥ１が侵食される。これにより、突出部ＰＲ１の幅が低減され得る。
【0084】
工程Ｑ１７の後、レジストＲ１２をマスクとして、第２蒸着膜Ｖ２に対しエッチングが施される（工程Ｑ１８）。さらに、レジストＲ１２が剥離され、アッシングによって残渣が除去される（工程Ｑ１９）。例えば、第２蒸着膜Ｖ２に対するエッチングは、第２キャップ層ＣＰ２に対するウェットエッチングまたはアッシング、第２上電極ＵＥ２に対するウェットエッチング、および、第２有機層ＯＲ２に対するアッシングを含む。
【0085】
図１５は、工程Ｑ１８，Ｑ１９を経た副画素ＳＰ１，ＳＰ２，ＳＰ３の状態を示している。図１５（ｂ）の例においては、第２副画素ＳＰ２を囲う隔壁６の上に位置していた第２蒸着膜Ｖ２が工程Ｑ１８のエッチングによって除去されている。これにより、第２封止層ＳＥ２のうち上部６２から突出した突出部ＰＲ２（第２部分Ｐ２）と、上部６２との間に、隙間ＧＰ１が形成される。ただし、隙間ＧＰ１に第２蒸着膜Ｖ２の一部が残ってもよい。図１５（ａ）（ｃ）のように、副画素ＳＰ１，ＳＰ３においては第２蒸着膜Ｖ２が全体的に除去されている。第３副画素ＳＰ３においては、第３下電極ＬＥ３が第３画素開口ＡＰ３を通じて露出する。
【0086】
以上の第２パターニング工程Ｘ１２の後、第３表示素子ＤＥ３を形成するための工程が実施される。具体的には、図１６に示すように、表示領域ＤＡの全体に対し、第３有機層ＯＲ３、第３有機層ＯＲ３を覆う第３上電極ＵＥ３、および、第３上電極ＵＥ３を覆う第３キャップ層ＣＰ３が蒸着によって順に形成される（工程Ｑ２０）。第３副画素ＳＰ３において、第３有機層ＯＲ３は、第３画素開口ＡＰ３を通じて第３下電極ＬＥ３に接触している。以下の説明においては、第３有機層ＯＲ３、第３上電極ＵＥ３および第３キャップ層ＣＰ３を第３蒸着膜Ｖ３と呼ぶ。第３蒸着膜Ｖ３の形成の後、第３蒸着膜Ｖ３を覆う第３封止層ＳＥ３が形成される（工程Ｑ２１）。
【0087】
図１６（ｃ）に示すように、第３副画素ＳＰ３においては、第３蒸着膜Ｖ３および第３下電極ＬＥ３を含む第３表示素子ＤＥ３が形成される。第３副画素ＳＰ３において、第３蒸着膜Ｖ３は、オーバーハング状の隔壁６によって分断される。第３封止層ＳＥ３は、隔壁６によって分断されることなく連続している。
【0088】
図１６（ａ）に示すように、第１副画素ＳＰ１においては、第１封止層ＳＥ１が第３蒸着膜Ｖ３によって覆われる。隔壁６の上に位置する突出部ＰＲ１の側面は急峻であるため、当該側面において第３蒸着膜Ｖ３が途切れ得る。また、図１６（ｂ）に示すように、第２副画素ＳＰ２においては、第２封止層ＳＥ２が第３蒸着膜Ｖ３によって覆われる。隔壁６の上に位置する突出部ＰＲ２の側面は急峻であるため、当該側面において第３蒸着膜Ｖ３が途切れ得る。さらに、隙間ＧＰ１の近傍においても第３蒸着膜Ｖ３が途切れ得る。
【0089】
工程Ｑ２１の後、第３封止層ＳＥ３および第３蒸着膜Ｖ３のうち、第３下電極ＬＥ３の上方に位置する部分を残し、第１下電極ＬＥ１および第２下電極ＬＥ２の上方に位置する部分を除去する第３パターニング工程Ｘ１３が実施される。
【0090】
第３パターニング工程Ｘ１３においては、先ず図１６（ｃ）に示すように、第３封止層ＳＥ３の上にレジストＲ１３が形成される（工程Ｑ２２）。レジストＲ１３は、第３下電極ＬＥ３の上方に配置され、第１下電極ＬＥ１および第２下電極ＬＥ２の上方には配置されていない。レジストＲ１３は、第３副画素ＳＰ３を囲う隔壁６の一部と第３方向Ｚに重なっている。
【0091】
工程Ｑ２２の後、レジストＲ１３をマスクとして、第３封止層ＳＥ３に対し異方性ドライエッチングが施される（工程Ｑ２３）。本実施形態において、工程Ｑ２３の異方性ドライエッチングの強度は、工程Ｑ９，Ｑ１６の異方性ドライエッチングの強度よりも大きい。具体的には、工程Ｑ２３の異方性ドライエッチングの処理時間は、工程Ｑ９，Ｑ１６の異方性ドライエッチングの処理時間よりも長い。
【0092】
図１７は、工程Ｑ２３の異方性ドライエッチングにより第３封止層ＳＥ３が侵食される様子を示している。図１７（ｃ）に示すように、第３副画素ＳＰ３の近傍においては、第３封止層ＳＥ３のうち隔壁６の上でレジストＲ１３から露出した部分が全て除去される。また、図１７（ａ）（ｂ）に示すように、第１副画素ＳＰ１および第２副画素ＳＰ２とこれらの近傍においては、第３封止層ＳＥ３が全体的に除去される。
【0093】
第３蒸着膜Ｖ３は、当該異方性ドライエッチングに対するエッチングストッパとして機能する。したがって、図１７（ａ）（ｂ）に示すように、第１封止層ＳＥ１および第２封止層ＳＥ２のうち第３蒸着膜Ｖ３で覆われている部分は侵食されない。
【0094】
なお、工程Ｑ２２の異方性ドライエッチングは、第３方向Ｚと略平行な指向性を有している。そのため、図１７（ａ）に示すように、突出部ＰＲ１の側面の窪みには第３封止層ＳＥ３の一部が残り、図４に示した充填部ＦＬが形成される。また、図１７（ｂ）に示すように、隙間ＧＰ１の入口付近には第３封止層ＳＥ３の一部が残り、図５に示した閉塞部ＲＤが形成される。
【0095】
第３パターニング工程Ｘ１３は、第１パターニング工程Ｘ１１および第２パターニング工程Ｘ１２のような等方性ドライエッチングを含んでいない。工程Ｑ２３の後、レジストＲ１３をマスクとして、第３蒸着膜Ｖ３に対しエッチングが施される（工程Ｑ２４）。さらに、レジストＲ１３が剥離され、アッシングによって残渣が除去される（工程Ｑ２５）。例えば、第３蒸着膜Ｖ３に対するエッチングは、第３キャップ層ＣＰ３に対するウェットエッチングまたはアッシング、第３上電極ＵＥ３に対するウェットエッチング、および、第３有機層ＯＲ３に対するアッシングを含む。
【0096】
図１８は、工程Ｑ２４，Ｑ２５を経た副画素ＳＰ１，ＳＰ２，ＳＰ３の状態を示している。図１８（ｃ）の例においては、第３副画素ＳＰ３を囲う隔壁６の上に位置していた第３蒸着膜Ｖ３が工程Ｑ２４のエッチングによって除去されている。これにより、第３封止層ＳＥ３のうち上部６２から突出した第３部分Ｐ３と、上部６２との間に、隙間ＧＰ２が形成される。ただし、隙間ＧＰ２に第３蒸着膜Ｖ３の一部が残ってもよい。図１８（ａ）（ｂ）のように、副画素ＳＰ１，ＳＰ２においては第３蒸着膜Ｖ３が全体的に除去されている。
【0097】
このようにして表示素子ＤＥ１，ＤＥ２，ＤＥ３とこれらを覆う封止層ＳＥ１，ＳＥ２，ＳＥ３が形成された後、図３に示した樹脂層１３が形成される（工程Ｑ２６）。さらに、樹脂層１３を覆う封止層１４が形成され（工程Ｑ２７）、封止層１４を覆う樹脂層１５が形成される（工程Ｑ２８）。これにより、図３乃至図６に示した構造の表示装置ＤＳＰが得られる。
【0098】
工程Ｑ９，Ｑ１６，Ｑ２３の異方性ドライエッチングおよび工程Ｑ１０，Ｑ１７の等方性ドライエッチングには、例えば、フッ素を含むエッチングガスが用いられる。このようなエッチングガスの例としては、六フッ化硫黄（ＳＦ６）、四フッ化メタン（ＣＦ４）、六フッ化エタン（Ｃ２Ｆ６）、三フッ化メタン（ＣＨＦ３）および三フッ化窒素（ＮＦ３）が挙げられる。
【0099】
本実施形態においては、レジストＲ１１が第１副画素ＳＰ１を囲う隔壁６と重なる領域の幅、レジストＲ１２が第２副画素ＳＰ２を囲う隔壁６と重なる領域の幅、レジストＲ１３が第３副画素ＳＰ３を囲う隔壁６と重なる領域の幅が同等である。そのため、２度の等方性ドライエッチング（工程Ｑ１０，Ｑ１７）を経て形成される第１部分Ｐ１の第１幅Ｗ１、１度の等方性ドライエッチング（工程Ｑ１７）を経て形成される第２部分Ｐ２の第２幅Ｗ２、および、等方性ドライエッチングを経ずに形成される第３部分Ｐ３の第３幅Ｗ３の関係は、上述した通りＷ１＜Ｗ２かつＷ２＜Ｗ３となる。
【0100】
以上の本実施形態においては、封止層ＳＥ１，ＳＥ２をパターニングする際に、先ず異方性ドライエッチングが実施され、次に等方性ドライエッチングが実施される。仮に封止層ＳＥ１，ＳＥ２を全て等方性ドライエッチングにてパターニングすると、レジストＲ１１，Ｒ１２の下方の封止層ＳＥ１，ＳＥ２が側方から大きく侵食され、表示素子ＤＥ１，ＤＥ２に至る水分浸入経路が生じ得る。
【0101】
これに対し、異方性ドライエッチングにより封止層ＳＥ１，ＳＥ２の厚さを低減させた後に等方性ドライエッチングを実施すれば、レジストＲ１１，Ｒ１２の下方の封止層ＳＥ１，ＳＥ２の侵食を低減することができる。
【0102】
また、仮に封止層ＳＥ１，ＳＥ２を全て異方性ドライエッチングにてパターニングすると、これら封止層ＳＥ１，ＳＥ２を除去すべき副画素において、封止層ＳＥ１，ＳＥ２のうち隔壁６の上部６２の下方に位置する部分を良好に除去できない可能性がある。このような残渣が生じると、その後に当該残渣の上に形成される封止層が良好に隔壁６に密着せず、水分浸入経路が生じ得る。また、上電極と隔壁６の下部６１との接触不良も生じ得る。
【0103】
これに対し、異方性ドライエッチングの後に等方性ドライエッチングを実施すれば、上部６２の下方に位置する封止層ＳＥ１，ＳＥ２を良好に除去することができる。
【0104】
また、本実施形態においては、第３封止層ＳＥ３のパターニングは異方性ドライエッチングにより行われ、等方性ドライエッチングは用いられない。この構成による効果の一例について以下に説明する。
【0105】
図１９は、本実施形態との比較例に係る製造方法を説明するための図である。この図においては、図１８（ａ）に示した工程Ｑ２３の後に第３封止層ＳＥ３に対する等方性ドライエッチングを施した場合の第１副画素ＳＰ１の近傍の構成を示している。
【0106】
図１８（ａ）に示した第１部分Ｐ１の幅は、２度の等方性ドライエッチングを経て小さくなっている。そのため、さらに等方性ドライエッチングが実施されると、図１９に示すように第１部分Ｐ１が消失し、隔壁６の上部６２の下面や下部６１の側面が第１封止層ＳＥ１から露出し得る。この場合、隔壁６と第１封止層ＳＥ１の境界を通じて第１表示素子ＤＥ１に水分が浸入するリスクが生じる。第１表示素子ＤＥ１に水分が浸入すると、第１副画素ＳＰ１の表示に悪影響が生じ、表示品位が低下し得る。
【0107】
これに対し、本実施形態のように第３封止層ＳＥ３のパターニングにおいて等方性ドライエッチングを実施しない場合、第１部分Ｐ１を残すことが可能であり、比較例のような水分浸入の発生を抑制することができる。
【0108】
【0109】
第３封止層ＳＥ３のパターニングにおいて等方性ドライエッチングを実施しない場合、第２副画素ＳＰ２においても第２部分Ｐ２の幅を大きくすることができる。これにより、第２表示素子ＤＥ２への水分浸入を抑制することができる。
【0110】
さらに、図５および図１８（ｂ）に示すように、隙間ＧＰ１の入口部分が閉塞部ＲＤによって塞がれる。これにより、隙間ＧＰ１を通じた水分浸入を抑制することが可能となる。なお、この閉塞部ＲＤは、比較例のように第３封止層ＳＥ３のパターニングにおいて等方性ドライエッチングが実施されれば消失し得る。
【0111】
このように、本実施形態に係る表示装置ＤＳＰとその製造方法によれば、水分浸入を好適に抑制し、表示装置ＤＳＰの表示品位と信頼性を向上させることができる。その他にも、本実施形態は種々の好適な効果を奏する。
【0112】
［第２実施形態］
第２実施形態について説明する。第１実施形態と同一の構成には同一の符号を付し、重複する説明を省略する。
第２実施形態について説明する。第１実施形態と同一の構成には同一の符号を付し、重複する説明を省略する。
【0113】
図２０は、第２実施形態における第１副画素ＳＰ１を囲う隔壁６とその近傍の構造を示す概略的な断面図である。この図においては、基板１０、回路層１１、有機絶縁層１２、樹脂層１３、封止層１４および樹脂層１５を省略している。
【0114】
本実施形態においては、第１封止層ＳＥ１の第１部分Ｐ１が充填部ＦＬを有していない。一方で、第１部分Ｐ１と上面ＵＦの間に隙間ＧＰ０が形成され、この隙間ＧＰ０の入口部分が閉塞部ＲＤ０によって塞がれている。
【0115】
なお、第２副画素ＳＰ２とその近傍の構成は図５と同様であり、第３副画素ＳＰ３とその近傍の構成は図６と同様である。例えば、本実施形態においては、第１幅Ｗ１が第２幅Ｗ２と同等である。第１実施形態と同じく、第１幅Ｗ１および第２幅Ｗ２は、第３幅Ｗ３よりも小さい（Ｗ１，Ｗ２＜Ｗ３）。
【0116】
図２１は、本実施形態に係る表示装置ＤＳＰの製造方法の一例を示すフローチャートである。図２２乃至図３０は、図２１に示す工程を説明するための概略的な断面図であり、（ａ）第１副画素ＳＰ１を囲う隔壁６とその近傍の構成、（ｂ）第２副画素ＳＰ２を囲う隔壁６とその近傍の構成、（ｃ）第３副画素ＳＰ３を囲う隔壁６とその近傍の構成をそれぞれ示している。
【0117】
表示装置ＤＳＰの製造にあたっては、先ず第１実施形態と同様の工程Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５によって回路層１１、有機絶縁層１２、下電極ＬＥ１，ＬＥ２，ＬＥ３、リブ５および隔壁６が形成される。
【0118】
続いて、表示素子ＤＥ１，ＤＥ２，ＤＥ３を形成するための工程が実施される。本実施形態においても第１表示素子ＤＥ１が最初に形成され、次に第２表示素子ＤＥ２が形成され、最後に第３表示素子ＤＥ３が形成される場合を想定する。ただし、表示素子ＤＥ１，ＤＥ２，ＤＥ３の形成順はこの例に限られない。
【0119】
第１表示素子ＤＥ１の形成にあたっては、先ず、第１実施形態における工程Ｑ６，Ｑ７と同様に第１蒸着膜Ｖ１および第１封止層ＳＥ１が形成される（工程Ｓ１，Ｓ２）。その後、第１封止層ＳＥ１および第１蒸着膜Ｖ１のうち、第１下電極ＬＥ１および第３下電極ＬＥ３の上方に位置する部分を残し、第２下電極ＬＥ２の上方に位置する部分を除去する第１パターニング工程Ｘ２１が実施される。
【0120】
第１パターニング工程Ｘ２１においては、先ず図２２に示すように、第１封止層ＳＥ１の上にレジストＲ２１が形成される（工程Ｓ３）。レジストＲ２１は、第１下電極ＬＥ１および第３下電極ＬＥ３の上方に配置され、第２下電極ＬＥ２の上方には配置されていない。図２２（ａ）に示すように、レジストＲ２１は、第１副画素ＳＰ１を囲う隔壁６の一部と第３方向Ｚに重なっている。また、図２２（ｃ）に示すように、レジストＲ２１は、第３副画素ＳＰ３を囲う隔壁６の一部とも第３方向Ｚに重なっている。
【0121】
工程Ｓ３の後、第１実施形態における工程Ｑ９，Ｑ１０と同様に、レジストＲ２１をマスクとして第１封止層ＳＥ１に対し異方性ドライエッチングと等方性ドライエッチングが施される（工程Ｓ４，Ｓ５）。
【0122】
図２３は、工程Ｓ４の異方性ドライエッチングと工程Ｓ５の等方性ドライエッチングにより第１封止層ＳＥ１が侵食される様子を示している。図２３（ａ）に示すように、第１副画素ＳＰ１の近傍においては、図１０（ａ）の例と同じく第１封止層ＳＥ１のうち隔壁６の上でレジストＲ２１から露出した部分が除去されるとともに、レジストＲ２１の下方に位置する第１封止層ＳＥ１の一部が侵食される。また、図２３（ｃ）に示すように、第３副画素ＳＰ３の近傍においても、第１封止層ＳＥ１のうち隔壁６の上でレジストＲ２１から露出した部分が除去されるとともに、レジストＲ２１の下方に位置する第１封止層ＳＥ１の一部が侵食される。一方で、図２３（ｂ）に示すように、第２副画素ＳＰ２とその近傍においては、図１０（ｂ）の例と同じく第１封止層ＳＥ１が全て除去される。
【0123】
工程Ｓ５の後、レジストＲ２１をマスクとして、第１蒸着膜Ｖ１に対しエッチングが施される（工程Ｓ６）。さらに、レジストＲ２１が剥離され、アッシングによって残渣が除去される（工程Ｓ７）。
【0124】
【0125】
以上の第１パターニング工程Ｘ２１の後、第２表示素子ＤＥ２を形成するための工程が実施される。具体的には、第１実施形態における工程Ｑ１３，Ｑ１４と同じく、第２蒸着膜Ｖ２と第２封止層ＳＥ２が表示領域ＤＡの全体に対し形成される（工程Ｓ８，Ｓ９）。
【0126】
その後、第２封止層ＳＥ２および第２蒸着膜Ｖ２のうち、第２下電極ＬＥ２の上方に位置する部分を残し、第１下電極ＬＥ１および第３下電極ＬＥ３の上方に位置する部分を除去する第２パターニング工程Ｘ２２が実施される。
【0127】
第２パターニング工程Ｘ２２においては、先ず、第２封止層ＳＥ２の上にレジストＲ２２が形成される（工程Ｓ１０）。図２４は、工程Ｓ１０を経た副画素ＳＰ１，ＳＰ２，ＳＰ３の状態を示している。レジストＲ２２は、図２４（ｂ）に示すように第２下電極ＬＥ２の上方に配置され、第１下電極ＬＥ１および第３下電極ＬＥ３の上方には配置されていない。レジストＲ２２は、第２副画素ＳＰ２を囲う隔壁６の一部と第３方向Ｚに重なっている。図２４（ａ）（ｃ）に示す第１副画素ＳＰ１および第３副画素ＳＰ３とこれらの周囲の構造は、図１２（ａ）の例と同様である。
【0128】
工程Ｓ１０の後、レジストＲ２２をマスクとして、第２封止層ＳＥ２に対し異方性ドライエッチングが施される（工程Ｓ１１）。本実施形態において、工程Ｓ１１の異方性ドライエッチングの強度は、工程Ｓ４の異方性ドライエッチングの強度よりも大きい。具体的には、工程Ｓ１１の異方性ドライエッチングの処理時間は、工程Ｓ４の異方性ドライエッチングの処理時間よりも長い。なお、第２パターニング工程Ｘ２２は、第２封止層ＳＥ２に対する等方性ドライエッチングを含んでいない。
【0129】
図２５は、当該異方性ドライエッチングにより第２封止層ＳＥ２が侵食される様子を示している。図２３（ｂ）に示すように、第２副画素ＳＰ２の近傍においては、第２封止層ＳＥ２のうち隔壁６の上でレジストＲ２２から露出した部分が除去される。また、図２５（ａ）に示すように、第１副画素ＳＰ１とその近傍においては、第２封止層ＳＥ２が全体的に除去される。
【0130】
図２５（ａ）に示すように、隙間ＧＰ０の入口付近には第２封止層ＳＥ２の一部が残り、図２０に示した閉塞部ＲＤ０が形成される。図２５（ｃ）に示す第３副画素ＳＰ３とその近傍の構成は、図２５（ａ）に示す第１副画素ＳＰ１の例と同様である。
【0131】
工程Ｓ１１の後、レジストＲ２２をマスクとして、第２蒸着膜Ｖ２に対しエッチングが施される（工程Ｓ１２）。さらに、レジストＲ２２が剥離され、アッシングによって残渣が除去される（工程Ｓ１３）。
【0132】
以上の第２パターニング工程Ｘ２２の後、第１封止層ＳＥ１および第１蒸着膜Ｖ１のうち、第１下電極ＬＥ１の上方に位置する部分を残し、第３下電極ＬＥ３の上方に位置する部分を除去する第３パターニング工程Ｘ２３が実施される。
【0133】
第３パターニング工程Ｘ２３においては、先ず、レジストＲ２３が形成される（工程Ｓ１４）。図２６は、工程Ｓ１４を経た副画素ＳＰ１，ＳＰ２，ＳＰ３の状態を示している。レジストＲ２３は、図２６（ａ）に示すように第１副画素ＳＰ１における第１封止層ＳＥ１の上に配置されるとともに、図２６（ｂ）に示すように第２副画素ＳＰ２における第２封止層ＳＥ２の上に配置される。レジストＲ２３は、第３副画素ＳＰ３には配置されていない。図２６（ｂ）の例においては、突出部ＰＲ（第２部分Ｐ２）と上部６２の間に隙間ＧＰ１が形成され、この隙間ＧＰ１がレジストＲ２３で満たされている。
【0134】
図２６（ａ）の例においては、第１部分Ｐ１が全体的にレジストＲ２３で覆われている。図２６（ｂ）の例においては、突出部ＰＲ２の側面がレジストＲ２３から露出している。他の例として、突出部ＰＲ２の側面がレジストＲ２３で覆われてもよい。
【0135】
なお、図２６（ｂ）に示すレジストＲ２３は、レジストＲ２２がそのまま残されたものであってもよい。この場合においては、工程Ｓ１３が省略される。
【0136】
工程Ｓ１４の後、レジストＲ２３をマスクとして、第２封止層ＳＥ２に対し異方性ドライエッチングと等方性ドライエッチングが順に施される（工程Ｓ１５，Ｓ１６）。
【0137】
図２７は、工程Ｓ１５の異方性ドライエッチングと工程Ｓ１６の等方性ドライエッチングにより第１封止層ＳＥ１が侵食される様子を示している。図２７（ｃ）に示すように、第３副画素ＳＰ３とその近傍においては、第１封止層ＳＥ１が全て除去される。また、図２７（ｂ）に示すように、第２副画素ＳＰ２の近傍においては、レジストＲ２３の下方に位置する第２封止層ＳＥ２の一部が侵食される。
【0138】
工程Ｓ１６の後、レジストＲ２３をマスクとして、第１蒸着膜Ｖ１に対しエッチングが施される（工程Ｓ１７）。これにより、図２７（ｃ）において第３副画素ＳＰ３に残っていた第１蒸着膜Ｖ１が除去される。さらに、レジストＲ２３が剥離され、アッシングによって残渣が除去される（工程Ｓ１８）。
【0139】
第３パターニング工程Ｘ２３の後、第３表示素子ＤＥ３を形成するための工程が実施される。具体的には、第１実施形態における工程Ｑ２０，Ｑ２１と同じく、第３蒸着膜Ｖ３と第３封止層ＳＥ３が表示領域ＤＡの全体に形成される（工程Ｓ１９，Ｓ２０）。
【0140】
その後、第３封止層ＳＥ３および第３蒸着膜Ｖ３のうち、第３下電極ＬＥ３の上方に位置する部分を残し、第１下電極ＬＥ１および第２下電極ＬＥ２の上方に位置する部分を除去する第４パターニング工程Ｘ２４が実施される。
【0141】
第４パターニング工程Ｘ２４においては、先ず図２８に示すようにレジストＲ２４が形成される（工程Ｓ２１）。レジストＲ２４は、第３下電極ＬＥ３の上方に配置され、第１下電極ＬＥ１および第２下電極ＬＥ２の上方には配置されていない。図２８（ｃ）に示すように、レジストＲ２４は、第３副画素ＳＰ３を囲う隔壁６の一部と第３方向Ｚに重なっている。
【0142】
工程Ｓ２１の後、レジストＲ２４をマスクとして、第１実施形態における工程Ｑ２３と同様に第３封止層ＳＥ３に対し異方性ドライエッチングが施される（工程Ｓ２２）。当該異方性ドライエッチングの強度は、工程Ｓ４，Ｓ１５の異方性ドライエッチングの強度よりも大きい。具体的には、工程Ｓ２２の異方性ドライエッチングの処理時間は、工程Ｓ４，Ｓ１５の異方性ドライエッチングの処理時間よりも長い。図２９は、工程Ｓ２２の異方性ドライエッチングにより第３封止層ＳＥ３が侵食される様子を示している。図２９（ｃ）に示すように、第３副画素ＳＰ３の近傍においては、第３封止層ＳＥ３のうち隔壁６の上でレジストＲ２４から露出した部分が全て除去される。また、図２９（ａ）（ｂ）に示すように、第１副画素ＳＰ１および第２副画素ＳＰ２とこれらの近傍においては、第３封止層ＳＥ３が全体的に除去される。なお、図２９（ｂ）に示すように、隙間ＧＰ１の入口付近には第３封止層ＳＥ３の一部が残り、閉塞部ＲＤが形成される。
【0143】
第４パターニング工程Ｘ２４は、等方性ドライエッチングを含んでいない。工程Ｓ２２の後、レジストＲ２４をマスクとして、第３蒸着膜Ｖ３に対しエッチングが施される（工程Ｓ２３）。さらに、レジストＲ２４が剥離され、アッシングによって残渣が除去される（工程Ｓ２４）。
【0144】
図３０は、工程Ｓ２３，Ｓ２４を経た副画素ＳＰ１，ＳＰ２，ＳＰ３の状態を示している。図３０（ｃ）の例においては、第３副画素ＳＰ３を囲う隔壁６の上に位置していた第３蒸着膜Ｖ３が工程Ｓ２３のエッチングによって除去されている。これにより、第３封止層ＳＥ３のうち上部６２から突出した第３部分Ｐ３と、上部６２との間に、隙間ＧＰ２が形成される。図３０（ａ）（ｂ）のように、副画素ＳＰ１，ＳＰ２においては第３蒸着膜Ｖ３が全体的に除去されている。
【0145】
このようにして表示素子ＤＥ１，ＤＥ２，ＤＥ３とこれらを覆う封止層ＳＥ１，ＳＥ２，ＳＥ３が形成された後、第１実施形態における工程Ｑ２６，Ｑ２７，Ｑ２８と同様に、樹脂層１３、封止層１４および樹脂層１５が順に形成される。これにより、第２実施形態に係る表示装置ＤＳＰが得られる。
【0146】
第１実施形態においては、第３副画素ＳＰ３に位置するリブ５が工程Ｑ１０，Ｑ１７の２度にわたり、封止層ＳＥ１，ＳＥ２に対するドライエッチングに晒される。そのため、リブ５を封止層ＳＥ１，ＳＥ２，ＳＥ３と同じ材料で形成したり、異なる材料であるが封止層ＳＥ１，ＳＥ２，ＳＥ３とのエッチング選択比が小さい材料で形成したりした場合には、工程Ｑ１０，Ｑ１７を経て第３副画素ＳＰ３に位置するリブ５が大きなダメージを受け得る。
【0147】
これに対し、本実施形態においては、第３副画素ＳＰ３に位置するリブ５が工程Ｓ１６において第１封止層ＳＥ１に対するドライエッチングに晒されるが、第２封止層ＳＥ２に対するドライエッチングには晒されない。これにより、リブ５のダメージを軽減することが可能である。
【0148】
また、第１実施形態においては、第１副画素ＳＰ１に形成された第１封止層ＳＥ１のうち隔壁６の上に位置する部分の側面が工程Ｑ１０，Ｑ１７の２度にわたり等方性ドライエッチングに晒される。そのため、第１部分Ｐ１の第１幅Ｗ１が小さくなる。
【0149】
これに対し、本実施形態に係る製造方法においては、第１副画素ＳＰ１に形成された第１封止層ＳＥ１のうち隔壁６の上に位置する部分の側面が等方性ドライエッチングに晒される回数は、工程Ｓ５の１度である。そのため、図２０に示したように第１部分Ｐ１の第１幅Ｗ１を大きくすることが可能となり、結果として第１表示素子ＤＥ１への水分浸入を良好に抑制することができる。ここで述べた他にも、本実施形態からは種々の好適な効果を得ることができる。
【0150】
以上、本発明の実施形態として説明した表示装置およびその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての表示装置およびその製造方法も、本発明の要旨を包含する限り本発明の範囲に属する。
【0151】
本発明の思想の範疇において、当業者であれば、各種の変形例に想到し得るものであり、それら変形例についても本発明の範囲に属するものと解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【0152】
また、上述の各実施形態において述べた態様によりもたらされる他の作用効果について、本明細書の記載から明らかなもの、または当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【0153】
ＤＳＰ…表示装置、ＤＡ…表示領域、ＰＸ…画素、ＳＰ１，ＳＰ２，ＳＰ３…副画素、ＬＥ１，ＬＥ２，ＬＥ３…下電極、ＯＲ１，ＯＲ２，ＯＲ３…有機層、ＵＥ１，ＵＥ２，ＵＥ３…上電極、ＳＥ１，ＳＥ２，ＳＥ３…封止層、ＤＥ１，ＤＥ２，ＤＥ３…表示素子、５…リブ、６…隔壁、６１…隔壁の下部、６２…隔壁の上部、Ｐ１…第１部分、Ｐ２…第２部分、Ｐ３…第３部分。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】