(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023183386
(43)【公開日】2023-12-27
(54)【発明の名称】再配線構造物を含む半導体パッケージ
(51)【国際特許分類】
H01L 25/07 20060101AFI20231220BHJP
H01L 23/12 20060101ALI20231220BHJP
H10B 80/00 20230101ALN20231220BHJP
【ＦＩ】
H01L25/08 H
H01L23/12 501P
H10B80/00
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023089022
(22)【出願日】2023-05-30
(31)【優先権主張番号】10-2022-0073062
(32)【優先日】2022-06-15
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】金 智英
(72)【発明者】
【氏名】金 眞▲よん▼
(72)【発明者】
【氏名】沈 智慧
(72)【発明者】
【氏名】尹 玉善
(57)【要約】
【課題】再配線構造物を含む半導体パッケージを提供する。
【解決手段】半導体パッケージは、配線構造物と、配線構造物を覆い、ポリマーを含む絶縁構造物とを含む再配線構造物と、再配線構造物上に配置され、配線構造物に連結されるように構成された半導体チップと、絶縁構造物に接する内側表面と、ホールを限定するホール側壁とを含み、無機絶縁物からなるパッシベーション絶縁膜と、ホールを介してパッシベーション絶縁膜を貫通して配線構造物に接し、パッシベーション絶縁膜のホール側壁に接する部分を含むパッド側壁を有する導電性パッドと、導電性パッド上に配置された外部連結端子と、を含む。
【選択図】図１Ａ
【解決手段】半導体パッケージは、配線構造物と、配線構造物を覆い、ポリマーを含む絶縁構造物とを含む再配線構造物と、再配線構造物上に配置され、配線構造物に連結されるように構成された半導体チップと、絶縁構造物に接する内側表面と、ホールを限定するホール側壁とを含み、無機絶縁物からなるパッシベーション絶縁膜と、ホールを介してパッシベーション絶縁膜を貫通して配線構造物に接し、パッシベーション絶縁膜のホール側壁に接する部分を含むパッド側壁を有する導電性パッドと、導電性パッド上に配置された外部連結端子と、を含む。
【選択図】図１Ａ
【特許請求の範囲】
【請求項1】
配線構造物と、前記配線構造物を覆い、ポリマーを含む絶縁構造物とを含み、互いに反対側である第１面及び第２面を有する再配線構造物と、
前記再配線構造物の前記第１面上に配置され、前記配線構造物に含まれた少なくとも１つの第１配線パターンに連結されるように構成された半導体チップと、
前記再配線構造物の前記第２面を覆い、前記絶縁構造物に接する内側表面と、前記配線構造物のうち前記第２面に隣接した第２配線パターンに対応する位置に配置されるホールを限定するホール側壁とを含み、無機絶縁物からなるパッシベーション絶縁膜と、
前記ホールを介して前記パッシベーション絶縁膜を貫通して前記第２配線パターンに接し、前記パッシベーション絶縁膜の前記ホール側壁に接する部分を含むパッド側壁を有する導電性パッドと、
前記導電性パッド上に配置された外部連結端子と、を含む、半導体パッケージ。
前記再配線構造物の前記第１面上に配置され、前記配線構造物に含まれた少なくとも１つの第１配線パターンに連結されるように構成された半導体チップと、
前記再配線構造物の前記第２面を覆い、前記絶縁構造物に接する内側表面と、前記配線構造物のうち前記第２面に隣接した第２配線パターンに対応する位置に配置されるホールを限定するホール側壁とを含み、無機絶縁物からなるパッシベーション絶縁膜と、
前記ホールを介して前記パッシベーション絶縁膜を貫通して前記第２配線パターンに接し、前記パッシベーション絶縁膜の前記ホール側壁に接する部分を含むパッド側壁を有する導電性パッドと、
前記導電性パッド上に配置された外部連結端子と、を含む、半導体パッケージ。
【請求項2】
前記第１面に垂直な方向において、前記パッシベーション絶縁膜の厚みは、前記導電性パッドの厚みより小さい、請求項１に記載の半導体パッケージ。
【請求項3】
前記パッシベーション絶縁膜は、前記内側表面の反対側である外側表面を有し、
前記導電性パッドは、前記パッシベーション絶縁膜の前記外側表面より前記再配線構造物の前記第２面からさらに遠く突出している、請求項１に記載の半導体パッケージ。
前記導電性パッドは、前記パッシベーション絶縁膜の前記外側表面より前記再配線構造物の前記第２面からさらに遠く突出している、請求項１に記載の半導体パッケージ。
【請求項4】
前記導電性パッドは、前記パッシベーション絶縁膜の前記内側表面より前記パッシベーション絶縁膜から遠くなる方向にさらに突出している、請求項１に記載の半導体パッケージ。
【請求項5】
前記パッシベーション絶縁膜は、前記第１面に垂直な方向に沿って前記導電性パッドとオーバーラップされる部分を含まない、請求項１に記載の半導体パッケージ。
【請求項6】
前記絶縁構造物は、ＰＩＤ（photoimagable dielectric）からなり、
前記パッシベーション絶縁膜は、シリコン酸化膜、シリコン窒化膜またはそれらの組み合わせからなる、請求項１に記載の半導体パッケージ。
前記パッシベーション絶縁膜は、シリコン酸化膜、シリコン窒化膜またはそれらの組み合わせからなる、請求項１に記載の半導体パッケージ。
【請求項7】
前記パッシベーション絶縁膜の前記ホール側壁は、前記パッシベーション絶縁膜のうち、前記導電性パッドから離隔された第１パッシベーション部分より前記再配線構造物の前記第２面からさらに遠く突出している、請求項１に記載の半導体パッケージ。
【請求項8】
前記パッシベーション絶縁膜は、
前記導電性パッドから離隔された第１パッシベーション部分と、
前記第１パッシベーション部分から折り曲げられ、前記導電性パッドの前記パッド側壁に沿って、前記再配線構造物の前記第２面から遠くなる方向に延びた第２パッシベーション部分と、を含む、請求項１に記載の半導体パッケージ。
前記導電性パッドから離隔された第１パッシベーション部分と、
前記第１パッシベーション部分から折り曲げられ、前記導電性パッドの前記パッド側壁に沿って、前記再配線構造物の前記第２面から遠くなる方向に延びた第２パッシベーション部分と、を含む、請求項１に記載の半導体パッケージ。
【請求項9】
前記パッシベーション絶縁膜は、
前記導電性パッドから離隔された第１パッシベーション部分と、
前記第１パッシベーション部分から折り曲げられ、前記導電性パッドの前記パッド側壁に沿って、前記再配線構造物の前記第２面から遠くなる方向に延びた第２パッシベーション部分と、
前記第２パッシベーション部分から折り曲げられ、前記導電性パッドと前記外部連結端子との間で前記導電性パッドの外側表面に沿って延びた第３パッシベーション部分と、を含む、請求項１に記載の半導体パッケージ。
前記導電性パッドから離隔された第１パッシベーション部分と、
前記第１パッシベーション部分から折り曲げられ、前記導電性パッドの前記パッド側壁に沿って、前記再配線構造物の前記第２面から遠くなる方向に延びた第２パッシベーション部分と、
前記第２パッシベーション部分から折り曲げられ、前記導電性パッドと前記外部連結端子との間で前記導電性パッドの外側表面に沿って延びた第３パッシベーション部分と、を含む、請求項１に記載の半導体パッケージ。
【請求項10】
配線構造物と、前記配線構造物を覆い、ポリマーを含む絶縁構造物とを含み、互いに反対側である第１面及び第２面を有する再配線構造物と、
前記再配線構造物の前記第１面上に配置され、前記配線構造物に含まれた複数の第１配線パターンに連結されるように構成された半導体チップと、
前記再配線構造物の前記第２面を覆い、前記絶縁構造物に接する内側表面と、前記配線構造物のうち前記第２面に隣接した複数の第２配線パターンに対応する位置に配置される複数のホールを限定する複数のホール側壁とを含み、無機絶縁物からなるパッシベーション絶縁膜と、
前記複数のホールを介して、前記パッシベーション絶縁膜を貫通する複数の導電性パッドと、
前記複数の導電性パッド上に配置された複数の外部連結端子と、を含み、
前記複数の導電性パッドは、それぞれ前記複数の第２配線パターンのうち選択される１つの第２配線パターンに接し、
前記パッシベーション絶縁膜と前記複数の導電性パッドとの間に離隔された部分がないように、前記パッシベーション絶縁膜の前記複数のホール側壁は、それぞれ前記複数の導電性パッドのうち選択される１つの導電性パッドのパッド側壁に接している、半導体パッケージ。
前記再配線構造物の前記第１面上に配置され、前記配線構造物に含まれた複数の第１配線パターンに連結されるように構成された半導体チップと、
前記再配線構造物の前記第２面を覆い、前記絶縁構造物に接する内側表面と、前記配線構造物のうち前記第２面に隣接した複数の第２配線パターンに対応する位置に配置される複数のホールを限定する複数のホール側壁とを含み、無機絶縁物からなるパッシベーション絶縁膜と、
前記複数のホールを介して、前記パッシベーション絶縁膜を貫通する複数の導電性パッドと、
前記複数の導電性パッド上に配置された複数の外部連結端子と、を含み、
前記複数の導電性パッドは、それぞれ前記複数の第２配線パターンのうち選択される１つの第２配線パターンに接し、
前記パッシベーション絶縁膜と前記複数の導電性パッドとの間に離隔された部分がないように、前記パッシベーション絶縁膜の前記複数のホール側壁は、それぞれ前記複数の導電性パッドのうち選択される１つの導電性パッドのパッド側壁に接している、半導体パッケージ。
【請求項11】
前記第１面に垂直な方向において、前記パッシベーション絶縁膜のうち、前記複数の導電性パッドから離隔された部分の厚みは、前記複数の導電性パッドそれぞれの厚みより小さい、請求項１０に記載の半導体パッケージ。
【請求項12】
前記パッシベーション絶縁膜は、前記内側表面の反対側である外側表面を有し、
前記複数の導電性パッドは、それぞれ前記パッシベーション絶縁膜の前記外側表面より前記再配線構造物の前記第２面からさらに遠く突出している、請求項１０に記載の半導体パッケージ。
前記複数の導電性パッドは、それぞれ前記パッシベーション絶縁膜の前記外側表面より前記再配線構造物の前記第２面からさらに遠く突出している、請求項１０に記載の半導体パッケージ。
【請求項13】
前記複数の導電性パッドは、それぞれ前記パッシベーション絶縁膜の前記内側表面より前記再配線構造物の前記第１面にさらに近く突出している、請求項１０に記載の半導体パッケージ。
【請求項14】
前記パッシベーション絶縁膜と前記複数の導電性パッドは、前記第１面に垂直な方向に沿ってオーバーラップされないように配置されている、請求項１０に記載の半導体パッケージ。
【請求項15】
前記絶縁構造物は、ＰＩＤ（photoimagable dielectric）からなり、
前記パッシベーション絶縁膜は、シリコン酸化膜、シリコン窒化膜またはそれらの組み合わせからなる、請求項１０に記載の半導体パッケージ。
前記パッシベーション絶縁膜は、シリコン酸化膜、シリコン窒化膜またはそれらの組み合わせからなる、請求項１０に記載の半導体パッケージ。
【請求項16】
前記再配線構造物の前記第１面上で前記半導体チップの周辺に配置され、前記配線構造物に含まれた複数の第３配線パターンに連結されるように構成された導電性ポストをさらに含み、
前記複数の導電性パッドは、前記配線構造物を介して前記半導体チップに連結されるように構成された第１導電性パッドと、前記配線構造物を介して前記導電性ポストに連結されるように構成された第２導電性パッドとを含む、請求項１０に記載の半導体パッケージ。
前記複数の導電性パッドは、前記配線構造物を介して前記半導体チップに連結されるように構成された第１導電性パッドと、前記配線構造物を介して前記導電性ポストに連結されるように構成された第２導電性パッドとを含む、請求項１０に記載の半導体パッケージ。
【請求項17】
ポリマーを含むＰＩＤ（photoimagable dielectric）からなる絶縁構造物と、前記絶縁構造物内に配置された複数の配線パターンからなる配線構造物とを含み、互いに反対側である第１面及び第２面を有する再配線構造物と、
前記再配線構造物の前記第１面上に配置され、前記複数の配線パターンのうち選択される複数の第１配線パターンに連結されるように構成された半導体チップと、前記半導体チップの周辺に配置され、前記複数の配線パターンのうち選択される複数の第２配線パターンに連結されるように構成された複数の導電性ポストとを含むパッケージユニットと、
前記再配線構造物の前記第２面に接し、誘電率が７．５以下である無機絶縁物からなるパッシベーション絶縁膜と、
前記パッシベーション絶縁膜を貫通し、前記複数の配線パターンのうち選択される複数の第３配線パターンに接する複数の導電性パッドと、
前記複数の導電性パッド上に配置された複数のソルダーボールと、を含み、
前記パッシベーション絶縁膜は、前記複数の導電性パッドが貫通する複数のホールと、前記複数の導電性パッドと前記パッシベーション絶縁膜との間に離隔された部分がないように、前記複数の導電性パッドそれぞれのパッド側壁に接する複数のホール側壁とを含み、
前記複数の導電性パッドは、前記配線構造物を介して前記半導体チップに連結されるように構成された複数の第１導電性パッドと、前記配線構造物を介して前記複数の導電性ポストに連結されるように構成された複数の第２導電性パッドとを含む、半導体パッケージ。
前記再配線構造物の前記第１面上に配置され、前記複数の配線パターンのうち選択される複数の第１配線パターンに連結されるように構成された半導体チップと、前記半導体チップの周辺に配置され、前記複数の配線パターンのうち選択される複数の第２配線パターンに連結されるように構成された複数の導電性ポストとを含むパッケージユニットと、
前記再配線構造物の前記第２面に接し、誘電率が７．５以下である無機絶縁物からなるパッシベーション絶縁膜と、
前記パッシベーション絶縁膜を貫通し、前記複数の配線パターンのうち選択される複数の第３配線パターンに接する複数の導電性パッドと、
前記複数の導電性パッド上に配置された複数のソルダーボールと、を含み、
前記パッシベーション絶縁膜は、前記複数の導電性パッドが貫通する複数のホールと、前記複数の導電性パッドと前記パッシベーション絶縁膜との間に離隔された部分がないように、前記複数の導電性パッドそれぞれのパッド側壁に接する複数のホール側壁とを含み、
前記複数の導電性パッドは、前記配線構造物を介して前記半導体チップに連結されるように構成された複数の第１導電性パッドと、前記配線構造物を介して前記複数の導電性ポストに連結されるように構成された複数の第２導電性パッドとを含む、半導体パッケージ。
【請求項18】
前記第１面に垂直な方向において、前記パッシベーション絶縁膜は、５０ｎｍないし５００ｎｍの範囲内で選択される第１厚みを有し、
前記第１面に垂直な方向において、前記複数の導電性パッドは、それぞれ０．１５μｍないし３．０μｍの範囲内で選択される第２厚みを有する、請求項１７に記載の半導体パッケージ。
前記第１面に垂直な方向において、前記複数の導電性パッドは、それぞれ０．１５μｍないし３．０μｍの範囲内で選択される第２厚みを有する、請求項１７に記載の半導体パッケージ。
【請求項19】
前記パッシベーション絶縁膜は、前記絶縁構造物に接する内側表面と、前記内側表面の反対側である外側表面とを有し、
前記複数の導電性パッドは、それぞれ前記パッシベーション絶縁膜の前記内側表面及び前記外側表面のうち選択された少なくとも１つの表面より前記パッシベーション絶縁膜から遠くなる方向に突出している、請求項１７に記載の半導体パッケージ。
前記複数の導電性パッドは、それぞれ前記パッシベーション絶縁膜の前記内側表面及び前記外側表面のうち選択された少なくとも１つの表面より前記パッシベーション絶縁膜から遠くなる方向に突出している、請求項１７に記載の半導体パッケージ。
【請求項20】
前記絶縁構造物は、前記パッシベーション絶縁膜に接する第１表面と、前記複数の導電性パッドに接する複数の第２表面とを有し、
前記複数の第２表面は、それぞれ前記第１表面より前記再配線構造物の前記第１面にさらに近い、請求項１７に記載の半導体パッケージ。
前記複数の第２表面は、それぞれ前記第１表面より前記再配線構造物の前記第１面にさらに近い、請求項１７に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体パッケージに係り、特に再配線構造物を含む半導体パッケージに関する。
【背景技術】
【0002】
電子技術の発達によって、電子機器が次第に小型化、多機能化及び大容量化されつつある。これにより、データの入出力（Ｉ／Ｏ）のための連結端子の個数が増加した高集積化された半導体チップのために、再配線構造物を含む半導体パッケージが開発されている。前記半導体パッケージの信頼性を確保するために、前記再配線構造物に含まれた絶縁構造物が外部から化学的及び／または物理的に損傷されることを防止することができる構造及びその具現方法に係わる技術開発が必要である。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする課題は、再配線構造物に含まれた絶縁構造物が外部から化学的及び／または物理的に損傷されることを防止することができる構造を有することにより、信頼性が向上した半導体パッケージを提供することである。
【課題を解決するための手段】
【0004】
本発明の一態様による半導体パッケージは、配線構造物と、前記配線構造物を覆い、ポリマーを含む絶縁構造物とを含み、互いに反対側である第１面及び第２面を有する再配線構造物と；前記再配線構造物の前記第１面上に配置され、前記配線構造物に含まれた少なくとも１つの第１配線パターンに連結されるように構成された半導体チップと；前記再配線構造物の前記第２面を覆い、前記絶縁構造物に接する内側表面と、前記配線構造物のうち前記第２面に隣接した第２配線パターンに対応する位置に配置されるホールを限定するホール側壁とを含み、無機絶縁物からなるパッシベーション絶縁膜と；前記ホールを介して前記パッシベーション絶縁膜を貫通して前記第２配線パターンに接し、前記パッシベーション絶縁膜の前記ホール側壁に接する部分を含むパッド側壁を有する導電性パッドと；前記導電性パッド上に配置された外部連結端子と；を含む。
【0005】
本発明の他の態様による半導体パッケージは、配線構造物と、前記配線構造物を覆い、ポリマーを含む絶縁構造物とを含み、互いに反対側である第１面及び第２面を有する再配線構造物と；前記再配線構造物の前記第１面上に配置され、前記配線構造物に含まれた複数の第１配線パターンに連結されるように構成された半導体チップと；前記再配線構造物の前記第２面を覆い、前記絶縁構造物に接する内側表面と、前記配線構造物のうち前記第２面に隣接した複数の第２配線パターンに対応する位置に配置される複数のホールを限定する複数のホール側壁とを含み、無機絶縁物からなるパッシベーション絶縁膜と；前記複数のホールを介して、前記パッシベーション絶縁膜を貫通する複数の導電性パッドと；前記複数の導電性パッド上に配置された複数の外部連結端子と；を含み、前記複数の導電性パッドは、それぞれ前記複数の第２配線パターンのうち選択される１つの第２配線パターンに接し、前記パッシベーション絶縁膜と前記複数の導電性パッドとの間に離隔された部分がないように、前記パッシベーション絶縁膜の前記複数のホール側壁は、それぞれ前記複数の導電性パッドのうち選択される１つの導電性パッドのパッド側壁に接している。
【0006】
本発明のさらに他の態様による半導体パッケージは、ポリマーを含むＰＩＤ（photoimagable dielectric）からなる絶縁構造物と、前記絶縁構造物内に配置された複数の配線パターンからなる配線構造物とを含み、互いに反対側である第１面及び第２面を有する再配線構造物と；前記再配線構造物の前記第１面上に配置され、前記複数の配線パターンのうち選択される複数の第１配線パターンに連結されるように構成された半導体チップと、前記半導体チップの周辺に配置され、前記複数の配線パターンのうち選択される複数の第２配線パターンに連結されるように構成された複数の導電性ポストとを含むパッケージユニットと；前記再配線構造物の前記第２面に接し、誘電率が７．５以下である無機絶縁物からなるパッシベーション絶縁膜と；前記パッシベーション絶縁膜を貫通し、前記複数の配線パターンのうち選択される複数の第３配線パターンに接する複数の導電性パッドと；前記複数の導電性パッド上に配置された複数のソルダーボールと；を含み、前記パッシベーション絶縁膜は、前記複数の導電性パッドが貫通する複数のホールと、前記複数の導電性パッドと前記パッシベーション絶縁膜との間に離隔された部分がないように、前記複数の導電性パッドそれぞれのパッド側壁に接する複数のホール側壁とを含み、前記複数の導電性パッドは、前記配線構造物を介して前記半導体チップに連結されるように構成された複数の第１導電性パッドと、前記配線構造物を介して前記複数の導電性ポストに連結されるように構成された複数の第２導電性パッドとを含む。
【発明の効果】
【0007】
本発明の実施形態による半導体パッケージによれば、前記半導体パッケージの製造過程において、再配線構造物に含まれた絶縁構造物がパッシベーション絶縁膜により覆われている状態で、前記再配線構造物に含まれた配線構造物に電気的に連結可能なソルダーボールのような外部連結端子を形成する工程を遂行することができる。したがって、前記外部連結端子の形成工程中、フラックス（flux）に含まれる有機溶剤のような化学物質が、再配線構造物に含まれた前記絶縁構造物に浸透することを防止することができる。したがって、再配線構造物に含まれた絶縁構造物において化学物質により化学的損傷が生じるか、あるいは前記絶縁構造物において浮き現象や剥離現象のような物理的損傷が生じるなどの問題を防止することができ、これにより、半導体パッケージの信頼性を向上させることができる。
【図面の簡単な説明】
【0008】
【図1A】本発明の実施形態による半導体パッケージを説明するための断面図である。
【図2】本発明の他の実施形態による半導体パッケージを説明するための断面図である。
【図3】本発明のさらに他の実施形態による半導体パッケージを説明するための断面図である。
【図4】本発明のさらに他の実施形態による半導体パッケージを説明するための断面図である。
【図5】本発明のさらに他の実施形態による半導体パッケージを説明するための断面図である。
【図6】本発明のさらに他の実施形態による半導体パッケージを説明するための断面図である。
【図7】本発明のさらに他の実施形態による半導体パッケージを説明するための断面図である。
【図8】本発明のさらに他の実施形態による半導体パッケージを説明するための断面図である。
【図9】本発明のさらに他の実施形態による半導体パッケージを説明するための断面図である。
【図10】本発明のさらに他の実施形態による半導体パッケージを説明するための断面図である。
【図11A】本発明の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図11B】本発明の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図11C】本発明の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図11D】本発明の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図11E】本発明の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図11F】本発明の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図11G】本発明の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図11H】本発明の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図11I】本発明の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図11J】本発明の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図11K】本発明の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図11L】本発明の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図11M】本発明の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図12A】本発明の他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図12B】本発明の他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図12C】本発明の他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図12D】本発明の他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図13A】本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図13B】本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図13C】本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図13D】本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図13E】本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図13F】本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図14A】本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図14B】本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図14C】本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図15A】本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図15B】本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図15C】本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【図15D】本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。
【発明を実施するための形態】
【0009】
以下、添付図面を参照して、本発明の実施形態について詳細に説明する。図面上の同一構成要素に対しては同一参照符号を使用し、それらに係わる重複説明は省略する。
【0010】
【0011】
図１Ａ及び図１Ｂを参照すれば、半導体パッケージ１００は、互いに反対側である第１面１１０Ａ及び第２面１１０Ｂを有する再配線構造物１１０と、再配線構造物１１０の第１面１１０Ａ上に配置された半導体チップＳＣを含むパッケージユニット１０と、再配線構造物１１０の第２面１１０Ｂを覆うパッシベーション絶縁膜１２０と、パッシベーション絶縁膜１２０を貫通する複数の導電性パッド１３０とを含むものでもある。
【0012】
再配線構造物１１０は、配線構造物ＷＳと、配線構造物ＷＳを覆い、ポリマーを含む絶縁構造物１１４とを含む。配線構造物ＷＳは、複数の配線パターン１１２を含む。複数の配線パターン１１２は、複数の導電性ビアパターン１１２Ａ、複数の導電ラインパターン１１２Ｂ、及び複数の最外側配線パターン１１２Ｃを含む。複数の導電性パッド１３０の内側表面１３０Ａは、それぞれ複数の最外側配線パターン１１２Ｃのうち選択される１つの最外側配線パターン１１２Ｃに接しうる。本明細書において、複数の導電性ビアパターン１１２Ａ、複数の導電ラインパターン１１２Ｂ、及び最外側配線パターン１１２Ｃは、それぞれ配線パターン１１２とも称される。複数の導電性ビアパターン１１２Ａ、複数の導電ラインパターン１１２Ｂ、及び複数の最外側配線パターン１１２Ｃそれぞれの一部は、垂直方向（Ｚ方向）に互いに連結されうる。複数の導電性ビアパターン１１２Ａ、複数の導電ラインパターン１１２Ｂ、及び複数の最外側配線パターン１１２Ｃそれぞれの他の一部は、絶縁構造物１１４により互いに絶縁されうる。
【0013】
例示的な実施形態において、再配線構造物１１０に含まれた配線構造物ＷＳは、銅（Ｃｕ）、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、マグネシウム（Ｍｇ）、レニウム（Ｒｅ）、ベリリウム（Ｂｅ）、ガリウム（Ｇａ）、ルテニウム（Ｒｕ）またはそれらの組み合わせからなってもよい。
【0014】
絶縁構造物１１４は、再配線構造物１１０の第１面１１０Ａから順に積層された第１ないし第４絶縁層１１４Ａ、１１４Ｂ、１１４Ｃ、１１４Ｄを含む。しかし、再配線構造物１１０に含まれた配線構造物ＷＳ及び絶縁構造物１１４の構成は、図１Ａに示したところに限定されず、多様な変形及び変更が可能である。
【0015】
絶縁構造物１１４は、ＰＩＤ（photoimagable dielectric）からなる。例示的な実施形態において、再配線構造物１１０に含まれた絶縁構造物１１４は、少なくとも１種のポリマーを含む。例えば、絶縁構造物１１４は、感光性ポリイミド、ポリベンゾオキサゾール、ポリフェノール、ベンゾシクロブテン系ポリマー、またはそれらの組み合わせからなってもよい。絶縁構造物１１４は、光活性化合物（photo active compound）をさらに含んでもよい。前記光活性化合物は、ジアゾナフトキノン（ＤＮＱ）などからなるが、それに限定されるものではない。
【0016】
半導体チップＳＣは、半導体素子１４２と、半導体素子１４２の一面に配置された複数のチップパッド１４４とを含む。半導体チップＳＣは、複数のチップパッド１４４が再配線構造物１１０に向かうように再配線構造物１１０上に付着されうる。半導体チップＳＣに含まれた複数のチップパッド１４４は、再配線構造物１１０に含まれた配線構造物ＷＳから選択される少なくとも１つの配線パターン１１２に連結されるように構成されうる。
【0017】
パッシベーション絶縁膜１２０は、再配線構造物１１０の第２面１１０Ｂを覆うことができる。パッシベーション絶縁膜１２０は、絶縁構造物１１４のうち、再配線構造物１１０の第２面１１０Ｂを構成する表面に接しうる。パッシベーション絶縁膜１２０のうち、再配線構造物１１０の第２面１１０Ｂに接する部分は、垂直方向（Ｚ方向）に沿って折り曲げられる部分を含まない。パッシベーション絶縁膜１２０は、絶縁構造物１１４に接する内側表面１２０Ａと、内側表面１２０Ａの反対側である外側表面１２０Ｂと、複数のホール（例えば、図１１Ｊに示した複数のホール１２０Ｈ）を限定する複数のホール側壁１２０Ｗとを含む。前記複数のホールは、配線構造物ＷＳのうち、第２面１１０Ｂに隣接した最外側配線パターン１１２に対応する位置に配置されうる。
【0018】
パッシベーション絶縁膜１２０は、誘電率が７．５以下である無機絶縁物からなる。例示的な実施形態において、パッシベーション絶縁膜は、シリコン酸化膜、シリコン窒化膜、またはそれらの組み合わせからなってもよい。前記シリコン酸化膜は、ＳｉＯ２膜からなる。前記シリコン窒化膜は、Ｓｉ３Ｎ４膜からなる。
【0019】
複数の導電性パッド１３０は、それぞれ複数のホール側壁１２０Ｗのうち選択される１つのホール側壁１２０Ｗにより限定されるホールを介して、パッシベーション絶縁膜１２０を貫通し、配線構造物ＷＳのうち、第２面１１０Ｂに隣接した最外側配線パターン１１２に連結されうる。複数の導電性パッド１３０は、それぞれ配線構造物ＷＳのうち、第２面１１０Ｂに隣接した最外側配線パターン１１２に接する内側表面１３０Ａと、内側表面１３０Ａの反対側表面である外側表面１３０Ｂと、パッシベーション絶縁膜１２０のホール側壁１２０Ｗに対面するパッド側壁１３０Ｗとを含む。複数の導電性パッド１３０それぞれのパッド側壁１３０Ｗは、パッシベーション絶縁膜１２０のホール側壁１２０Ｗに接する部分を含む。パッシベーション絶縁膜１２０と複数の導電性パッド１３０それぞれとの間には、離隔された部分がない。これにより、絶縁構造物１１４は、パッシベーション絶縁膜１２０と複数の導電性パッド１３０それぞれとの空間を介して露出される部分がない。複数の導電性パッド１３０それぞれのパッド側壁１３０Ｗのうち、外側表面１３０Ｂに隣接した一部は、パッシベーション絶縁膜１２０のホール側壁１２０Ｗに接しない。
【0020】
図１Ａ及び図１Ｂに示した半導体パッケージ１００において、再配線構造物１１０の第１面１１０Ａに垂直な方向（図１Ａ及び図１ＢにおいてＺ方向）において、パッシベーション絶縁膜１２０のうち、導電性パッド１３０から離隔された位置で絶縁構造物１１４を覆う部分の厚みＴ１１は、導電性パッド１３０の厚みＴ１２よりも小さい。複数の導電性パッド１３０は、それぞれパッシベーション絶縁膜１２０の外側表面１２０Ｂより再配線構造物１１０の第２面１１０Ｂからさらに遠く突出している。例えば、複数の導電性パッド１３０それぞれの一部は、パッシベーション絶縁膜１２０の外側表面１２０Ｂよりパッシベーション絶縁膜１２０から遠くなる方向に突出している。複数の導電性パッド１３０それぞれの内側表面１３０Ａは、パッシベーション絶縁膜１２０の内側表面１２０Ａと同一平面で延びる。パッシベーション絶縁膜１２０は、約５０ｎｍないし約５００ｎｍの範囲内で選択される厚みを有し、複数の導電性パッド１３０は、それぞれ約０．１５μｍないし約３．０μｍの範囲内で選択される厚みを有するが、それらに限定されるものではない。
【0021】
【0022】
複数の導電性パッド１３０は、それぞれ銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、インジウム（Ｉｎ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、マグネシウム（Ｍｇ）、レニウム（Ｒｅ）、ベリリウム（Ｂｅ）、ガリウム（Ｇａ）、ルテニウム（Ｒｕ）のような金属またはそれらの合金からなるが、それらに限定されるものではない。例示的な実施形態において、複数の導電性パッド１３０は、それぞれ単一金属物質を含んでもよい。他の例示的な実施形態において、複数の導電性パッド１３０は、それぞれ各層が互いに異なる金属物質からなる多層構造を有することができる。
【0023】
再配線構造物１１０の第２面１１０Ｂ上で、複数の導電性パッド１３０上には、複数の外部連結端子１５０が配置されうる。複数の外部連結端子１５０は、それぞれ複数の導電性パッド１３０のうち選択される１つの導電性パッド１３０の外側表面１３０Ｂにも接する。例示的な実施形態において、複数の外部連結端子１５０は、それぞれスズ（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）またはそれらの組み合わせからなるが、それらに限定されるものではない。例示的な実施形態において、複数の外部連結端子１５０は、それぞれソルダーボール（solder ball）からなるが、それに限定されるものではない。
【0024】
図１Ａに示したパッケージユニット１０に含まれた半導体チップＳＣは、半導体基板を含む。前記半導体基板は、Ｓｉ、Ｇｅのような半導体元素、またはＳｉＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰのような化合物半導体を含む。半導体チップＳＣは、活性面と、前記活性面に反対側である非活性面とを有することができる。例示的な実施形態において、半導体チップＳＣの前記活性面は、再配線構造物１１０に向かうように配置されうる。半導体チップＳＣは、多様な種類の複数の個別素子（individual devices）を含んでもよい。
【0025】
半導体チップＳＣは、チップパッド１４４、再配線構造物１１０及び導電性パッド１３０を介して、半導体チップＳＣの動作のための制御信号、電源信号及び接地信号のうち少なくとも１つを外部から提供されるか、半導体チップＳＣに保存されるデータ信号を外部から提供されるか、あるいは半導体チップＳＣに保存されたデータを外部に提供するように構成可能である。
【0026】
例示的な実施形態において、半導体チップＳＣは、ロジックチップまたはメモリチップとしうる。前記ロジックチップは、マイクロプロセッサとしうる。例えば、前記ロジックチップは、中央処理装置（central processing unit: CPU）、コントローラ、ＡＳＩＣ（application specific integrated circuit）などであってもよい。前記メモリチップは、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）のような揮発性メモリチップ、またはＰＲＡＭ（Phase-change Random Access Memory）、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＲＲＡＭ（Resistive Random Access Memory）のような不揮発性メモリチップとしうる。例示的な実施形態において、前記メモリチップは、ＨＢＭ（High Bandwidth Memory）ＤＲＡＭ半導体チップとしうる。
【0027】
他の例示的な実施形態において、半導体チップＳＣは、モバイルシステム、例えば、モバイルフォン、ＭＰ３プレーヤ、ナビゲーション、ＰＭＰなどに利用されるＳｏＣ（System on Chip）タイプのＡＰ（Application Processor）チップ、またはモバイルシステムにおいて利用されるＤＤＲ（Double Data Rate）ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）チップ（以下、「ＤＤＲチップ」という）であってもよい。
【0028】
図１Ａ及び図１Ｂを参照して説明した半導体パッケージ１００によれば、再配線構造物１１０に含まれた絶縁構造物１１４がパッシベーション絶縁膜１２０により覆われているので、半導体パッケージ１００の製造過程において、再配線構造物１１０に含まれた配線構造物ＷＳに電気的に連結可能な外部連結端子１５０を形成する工程を遂行するとき、フラックス（flux）に含まれる有機溶剤のような化学物質が、再配線構造物１１０に含まれた前記絶縁構造物ＷＳに浸透することを、パッシベーション絶縁膜１２０により防止することができる。したがって、絶縁構造物１１４が前記フラックスと接触しないので、絶縁構造物１１４において前記フラックス由来の化学物質により化学的損傷が生じるか、あるいは絶縁構造物１１４において浮き現象や剥離現象のような物理的損傷が生じるなどの問題を防止することができる。したがって、半導体パッケージ１００の信頼性を向上させることができる。
【0029】
図２は、本発明の他の実施形態による半導体パッケージ２００を説明するための断面図である。図２には、図１Ａの「ＥＸ１」で表示した部分に対応する部分の拡大断面構成が示されている。図２において、図１Ａ及び図１Ｂと同一参照符号は同一部材を示し、ここで、それらに係わる詳細な説明を省略する。
【0030】
図２を参照すれば、半導体パッケージ２００は、図１Ａ及び図１Ｂを参照して説明した半導体パッケージ１００とほぼ同一構成を有する。但し、半導体パッケージ２００において、再配線構造物２１０は、配線構造物ＷＳ２と、配線構造物ＷＳ２を覆い、ポリマーを含む絶縁構造物２１４とを含む。また、半導体パッケージ２００は、図１Ａ及び図１Ｂを参照して説明した複数の導電性パッド１３０の代わりに、複数の導電性パッド２３０を含む。導電性パッド２３０は、パッシベーション絶縁膜１２０を貫通し、配線構造物ＷＳ２に含まれた配線パターン２１２に電気的に連結されうる。導電性パッド２３０は、パッシベーション絶縁膜１２０の内側表面１２０Ａよりパッシベーション絶縁膜１２０から遠くなる方向にさらに突出しており、パッシベーション絶縁膜１２０の外側表面１２０Ｂよりパッシベーション絶縁膜１２０から遠くなる方向にさらに突出している。
【0031】
パッシベーション絶縁膜１２０の内側表面１２０Ａに垂直な方向（Ｚ方向）において、導電性パッド２３０の内側表面２３０Ａは、パッシベーション絶縁膜１２０の内側表面１２０Ａより半導体チップＳＣを含むパッケージユニット１０にさらに近い。パッシベーション絶縁膜１２０の内側表面１２０Ａに垂直な方向（Ｚ方向）において、導電性パッド２３０の外側表面２３０Ｂは、パッシベーション絶縁膜１２０の外側表面１２０Ｂより半導体チップＳＣを含むパッケージユニット１０からさらに遠い。
【0032】
配線構造物ＷＳ２に含まれた複数の配線パターン２１２は、導電性パッド２３０の内側表面２３０Ａに接する最外側配線パターン２１２Ｃを含む。絶縁構造物２１４は、再配線構造物２１０の第１面２１０Ａから順に積層された第１ないし第４絶縁層１１４Ａ、１１４Ｂ、１１４Ｃ、２１４Ｄを含み、第４絶縁層２１４Ｄは、パッシベーション絶縁膜１２０に接する第１表面２１４Ｓ１と、第１表面２１４Ｓ１から再配線構造物２１０の第１面２１０Ａに向かってリセスされている第２表面２１４Ｓ２とを有することができる。第２表面２１４Ｓ２は、導電性パッド２３０の内側表面２３０Ａに接しうる。
【0033】
例示的な実施形態において、最外側配線パターン２１２Ｃのうち、導電性パッド２３０の内側表面２３０Ａに接する表面と、絶縁構造物２１４の第２表面２１４Ｓ２とは、同一平面で延びる。
【0034】
パッシベーション絶縁膜１２０の内側表面１２０Ａに垂直な方向（Ｚ方向）において、第２表面２１４Ｓ２は、第１表面２１４Ｓ１より再配線構造物２１０の第１面１１０Ａ（図１Ａ参照）に第１長さＬ２だけ近い。
【0035】
再配線構造物２１０、配線パターン２１２、絶縁構造物２１４及び導電性パッド２３０に係わるより詳細な構成は、図１Ａ及び図１Ｂを参照して、再配線構造物１１０、配線パターン１１２、絶縁構造物１１４及び導電性パッド１３０について説明したところと同様である。
【0036】
図３は、本発明のさらに他の実施形態による半導体パッケージ３００を説明するための断面図である。図３には、図１Ａの「ＥＸ１」で表示した部分に対応する部分の拡大断面構成が示されている。図３において、図１Ａ、図１Ｂ及び図２と同一参照符号は同一部材を示し、ここで、それらに係わる詳細な説明を省略する。
【0037】
図３を参照すれば、半導体パッケージ３００は、図２を参照して説明した半導体パッケージ２００とほぼ同一構成を有する。但し、半導体パッケージ３００において、再配線構造物３１０は、配線構造物ＷＳ３と、配線構造物ＷＳ３を覆い、ポリマーを含む絶縁構造物２１４とを含む。配線構造物ＷＳ３に含まれた複数の配線パターン３１２は、導電性パッド２３０の内側表面２３０Ａに接する最外側配線パターン３１２Ｃを含む。最外側配線パターン３１２Ｃの一部は、導電性パッド２３０の内側表面２３０Ａから導電性パッド２３０の内部に埋め込まれうる。
【0038】
絶縁構造物２１４は、パッシベーション絶縁膜１２０に接する第１表面２１４Ｓ１と、導電性パッド２３０の内側表面２３０Ａに接する第２表面２１４Ｓ２とを有することができる。最外側配線パターン３１２Ｃは、導電性パッド２３０の内側表面２３０Ａに接する絶縁構造物２１４の第２表面２１４Ｓ２より再配線構造物３１０の外側に向かって導電性パッド２３０の内部にさらに突出している。
【0039】
パッシベーション絶縁膜１２０の内側表面１２０Ａに垂直な方向（Ｚ方向）において、第２表面２１４Ｓ２は、第１表面２１４Ｓ１より、再配線構造物２１０のうち、半導体チップＳＣに対面する表面（図１Ａにおいて第１面１１０Ａに対応する表面）に第１長さＬ２だけ近い。
【0040】
【0041】
図４は、本発明のさらに他の実施形態による半導体パッケージ４００を説明するための断面図である。図４には、図１Ａの「ＥＸ１」で表示した部分に対応する部分の拡大断面構成が示されている。図４において、図１Ａ及び図１Ｂと同一参照符号は同一部材を示し、ここで、それらに係わる詳細な説明を省略する。
【0042】
図４を参照すれば、半導体パッケージ４００は、図１Ａ及び図１Ｂを参照して説明した半導体パッケージ１００とほぼ同一構成を有する。但し、半導体パッケージ４００は、再配線構造物１１０の第２面１１０Ｂを覆うパッシベーション絶縁膜４２０を含む。導電性パッド１３０は、パッシベーション絶縁膜４２０を貫通し、配線構造物ＷＳに含まれた配線パターン１１２に電気的に連結されうる。
【0043】
パッシベーション絶縁膜４２０の内側表面４２０Ａは、再配線構造物１１０の第２面１１０Ｂをなす第４絶縁層１１４Ｄの表面に接しうる。パッシベーション絶縁膜４２０は、導電性パッド１３０から離隔された第１パッシベーション部分４２０Ｐ１と、第１パッシベーション部分４２０Ｐ１から折り曲げられ、導電性パッド１３０のパッド側壁１３０Ｗに沿って再配線構造物１１０の第２面１１０Ｂから遠くなる方向に延びた第２パッシベーション部分４２０Ｐ２とを含む。パッシベーション絶縁膜４２０のホール側壁４２０Ｗは、パッシベーション絶縁膜４２０のうち、導電性パッド１３０から離隔された第１パッシベーション部分４２０Ｐ１より再配線構造物１１０の第２面１１０Ｂからさらに遠く突出している。パッシベーション絶縁膜４２０に係わるより詳細な構成は、図１Ａ及び図１Ｂを参照してパッシベーション絶縁膜１２０について説明したところと同様である。
【0044】
図５は、本発明のさらに他の実施形態による半導体パッケージ５００を説明するための断面図である。図５には、図１Ａの「ＥＸ１」で表示した部分に対応する部分の拡大断面構成が示されている。図５において、図１Ａ及び図１Ｂと同一参照符号は同一部材を示し、ここで、それらに係わる詳細な説明を省略する。
【0045】
図５を参照すれば、半導体パッケージ５００は、図１Ａ及び図１Ｂを参照して説明した半導体パッケージ１００とほぼ同一構成を有する。但し、半導体パッケージ５００は、再配線構造物１１０の第２面１１０Ｂを覆うパッシベーション絶縁膜５２０を含む。導電性パッド１３０は、パッシベーション絶縁膜５２０を貫通し、配線構造物ＷＳに含まれた配線パターン１１２に電気的に連結されうる。
【0046】
パッシベーション絶縁膜５２０の内側表面５２０Ａは、再配線構造物１１０の第２面１１０Ｂをなす第４絶縁層１１４Ｄの表面に接しうる。パッシベーション絶縁膜５２０は、導電性パッド１３０から離隔された第１パッシベーション部分５２０Ｐ１と、第１パッシベーション部分５２０Ｐ１から折り曲げられ、導電性パッド１３０のパッド側壁１３０Ｗに沿って再配線構造物１１０の第２面１１０Ｂから遠くなる方向に延びた第２パッシベーション部分５２０Ｐ２と、第２パッシベーション部分５２０Ｐ２から折り曲げられ、導電性パッド１３０と外部連結端子１５０との間で導電性パッド１３０の外側表面１３０Ｂに沿って延びた第３パッシベーション部分５２０Ｐ３とを含む。パッシベーション絶縁膜５２０のホール側壁５２０Ｗは、パッシベーション絶縁膜５２０のうち、導電性パッド１３０から離隔された第１パッシベーション部分５２０Ｐ１より再配線構造物１１０の第２面１１０Ｂからさらに遠く突出している。パッシベーション絶縁膜５２０に係わるより詳細な構成は、図１Ａ及び図１Ｂを参照してパッシベーション絶縁膜１２０について説明したところと同様である。
【0047】
図２ないし図５を参照して説明した半導体パッケージ２００、３００、４００、５００によれば、図１Ａ及び図１Ｂを参照して説明した半導体パッケージ１００と同様に、再配線構造物１１０、２１０に含まれた絶縁構造物１１４、２１４がパッシベーション絶縁膜１２０、４２０、５２０により覆われているので、半導体パッケージ２００、３００、４００、５００の製造過程において、再配線構造物１１０、２１０に含まれた配線構造物ＷＳ、ＷＳ２に電気的に連結可能な外部連結端子１５０を形成する工程を遂行するとき、フラックスに含まれる有機溶剤のような化学物質が、再配線構造物１１０、２１０に含まれた絶縁構造物１１４、２１４に浸透することを、パッシベーション絶縁膜１２０、４２０、５２０により防止することができる。したがって、絶縁構造物１１４、２１４が前記フラックスと接触しないので、絶縁構造物１１４、２１４において前記フラックス由来の化学物質により化学的損傷が生じるか、あるいは絶縁構造物１１４、２１４において浮き現象や剥離現象のような物理的損傷が生じるなどの問題を防止することができる。したがって、半導体パッケージ２００、３００、４００、５００の信頼性を向上させることができる。
【0048】
【0049】
図６を参照すれば、半導体パッケージ６００は、再配線構造物１１０上に配置された第１パッケージユニット６１０を含む。第１パッケージユニット６１０は、ＦＯＷＬＰ（fan out wafer level package）構造を有する半導体パッケージとしうる。第１パッケージユニット６１０は、図１Ａ及び図１Ｂを参照してパッケージユニット１０について説明したところとほぼ同一構成を有することができる。但し、第１パッケージユニット６１０は、再配線構造物１１０の第１面１１０Ａ上で、半導体チップＳＣの周辺に配置された複数の導電性ポスト６２０をさらに含みうる。導電性ポスト６２０は、それぞれ再配線構造物１１０の配線構造物ＷＳに含まれた配線パターン１１２に連結されるように構成されうる。複数の導電性ポスト６２０は、それぞれ銅（Ｃｕ）からなるが、それに限定されるものではない。
【0050】
複数の導電性ポスト６２０は、それぞれ再配線構造物１１０の第１面１１０Ａ上に配置された複数の配線パターン６１２のうち選択される１つの配線パターン６１２を介して、再配線構造物１１０に含まれた配線構造物ＷＳに連結されうる。
【0051】
半導体チップＳＣと複数の導電性ポスト６２０それぞれとの空間は、モールディング層６３０で充填されうる。例示的な実施形態において、モールディング層６３０は、エポキシ系物質、熱硬化性物質、熱可塑性物質などからなってもよい。例えば、モールディング層６３０は、ＥＭＣ（epoxy molding compound）からなる。他の例示的な実施形態において、モールディング層６３０は、ＡＢＦ（Ajinomoto Build-up Film）、ＦＲ－４（Frame Retardant 4）、ビスマレイミドトリアジン（ＢＴ）、ＥＭＣなどを含むこともできる。
【0052】
第１パッケージユニット６１０上に上部再配線構造物６４０が配置されうる。上部再配線構造物６４０は、垂直方向（Ｚ方向）に積層された複数の絶縁膜６４２と、複数の絶縁膜６４２のうち１つを貫通する複数の上部再配線パターン６４４とを含む。複数の上部再配線パターン６４４は、複数の導電性ビアパターン６４４Ａ及び複数の導電ラインパターン６４４Ｂを含む。複数の導電性ビアパターン６４４Ａ及び複数の導電ラインパターン６４４Ｂのうち一部は、垂直方向に互いに連結されうる。複数の導電性ビアパターン６４４Ａ及び複数の導電ラインパターン６４４Ｂのうち一部は、複数の絶縁膜６４２により互いに絶縁されうる。
【0053】
例示的な実施形態において、複数の絶縁膜６４２のうち少なくとも一部の絶縁膜６４２は、互いに同一の物質からなる。他の例示的な実施形態において、複数の絶縁膜６４２のうち少なくとも一部の絶縁膜６４２は、互いに異なる物質からなることもできる。例えば、複数の絶縁膜６４２は、それぞれ感光性ポリイミド（photosensitive polyimide: PSPI）、シリコン酸化物またはシリコン窒化物からなる。
【0054】
例示的な実施形態において、複数の上部再配線パターン６４４は、銅（Ｃｕ）、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、マグネシウム（Ｍｇ）、レニウム（Ｒｅ）、ベリリウム（Ｂｅ）、ガリウム（Ｇａ）、ルテニウム（Ｒｕ）またはそれらの組み合わせからなってもよい。
【0055】
上部再配線構造物６４０上に第２パッケージユニット６８０が配置されうる。第２パッケージユニット６８０は、半導体チップ（図示せず）を含む。上部再配線構造物６４０と第２パッケージユニット６８０との間に、複数の連結端子６７０が配置される。複数の連結端子６７０は、上部再配線構造物６４０の上部再配線パターン６４４に電気的に連結される。第２パッケージユニット６８０は、連結端子６７０、上部再配線構造物６４０、導電性ポスト６２０、再配線構造物１１０及び導電性パッド１３０の多様な組み合わせからなる電気的経路を介して、半導体チップＳＣ及び／または外部連結端子１５０と電気的に連結されうる。
【0056】
例示的な実施形態において、第１パッケージユニット６１０に含まれた半導体チップＳＣと、第２パッケージユニット６８０に含まれた半導体チップは、互いに異なる機能を行う素子としうる。例えば、半導体チップＳＣは、ロジックチップであり、第２パッケージユニット６８０に含まれた半導体チップは、メモリチップであるとしうる。前記ロジックチップは、マイクロプロセッサとしうる。例えば、前記ロジックチップは、ＣＰＵ、コントローラ、ＡＳＩＣとしうる。前記メモリチップは、ＤＲＡＭやＳＲＡＭのような揮発性メモリチップ、またはＰＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、ＲＲＡＭのような不揮発性メモリチップとしうる。例示的な実施形態において、前記メモリチップは、ＨＢＭ ＤＲＡＭ半導体チップとしうる。
【0057】
他の例示的な実施形態において、第１パッケージユニット６１０に含まれた半導体チップＳＣと、第２パッケージユニット６８０に含まれた半導体チップは、互いに同一または類似した機能を行う素子であってもよい。例えば、第１パッケージユニット６１０に含まれた半導体チップＳＣと、第２パッケージユニット６８０に含まれた半導体チップのうち少なくとも１つは、モバイルシステム、例えば、モバイルフォン、ＭＰ３プレーヤ、ナビゲーション、ＰＭＰなどに利用されるＳｏＣタイプのＡＰチップ、またはモバイルシステムにおいて利用されるＤＤＲチップとしうる。
【0058】
半導体パッケージ６００において、複数の導電性パッド１３０のうち一部の導電性パッド１３０は、再配線構造物１１０に含まれた配線構造物ＷＳを介して半導体チップＳＣに連結されるように構成され、複数の導電性パッド１３０のうち他の一部の導電性パッド１３０は、再配線構造物１１０に含まれた配線構造物ＷＳを介して導電性ポスト６２０に連結されるように構成される。本明細書において、複数の導電性パッド１３０のうち、再配線構造物１１０に含まれた配線構造物ＷＳを介して半導体チップＳＣに連結される導電性パッド１３０は、第１導電性パッドと称され、複数の導電性パッド１３０のうち、再配線構造物１１０に含まれた配線構造物ＷＳを介して導電性ポスト６２０に連結される導電性パッド１３０は、第２導電性パッドと称される。
【0059】
図７は、本発明のさらに他の実施形態による半導体パッケージ７００を説明するための断面図である。図７において、図１Ａ、図１Ｂ、図２及び図６と同一参照符号は同一部材を示し、ここで、それらに係わる詳細な説明を省略する。
【0060】
図７を参照すれば、半導体パッケージ７００は、図６を参照して説明した半導体パッケージ６００とほぼ同一構成を有する。但し、半導体パッケージ７００は、再配線構造物２１０を含む。再配線構造物２１０は、配線構造物ＷＳ２と、配線構造物ＷＳ２を覆い、ポリマーを含む絶縁構造物２１４とを含む。また、半導体パッケージ７００は、パッシベーション絶縁膜１２０を貫通し、配線構造物ＷＳ２に含まれた配線パターン２１２に電気的に連結される複数の導電性パッド２３０を含む。
【0061】
絶縁構造物２１４は、再配線構造物２１０の第１面２１０Ａから順に積層された第１ないし第４絶縁層１１４Ａ、１１４Ｂ、１１４Ｃ、２１４Ｄを含む。第４絶縁層２１４Ｄは、パッシベーション絶縁膜１２０に接する第１表面２１４Ｓ１と、第１表面２１４Ｓ１より再配線構造物２１０の第１面２１０Ａにさらに近い複数の第２表面２１４Ｓ２とを有することができる。複数の第２表面２１４Ｓ２は、それぞれ導電性パッド２３０の内側表面２３０Ａに接しうる。
【0062】
複数の導電性パッド２３０は、それぞれ再配線構造物２１０の第２面２１０Ｂよりパッシベーション絶縁膜１２０から遠くなる方向にさらに突出しており、パッシベーション絶縁膜１２０の外側表面１２０Ｂよりパッシベーション絶縁膜１２０から遠くなる方向にさらに突出している。再配線構造物２１０、配線パターン２１２及び複数の導電性パッド２３０に係わるより詳細な構成は、図２を参照して説明した通りである。
【0063】
他の例示的な実施形態において、再配線構造物２１０の配線構造物ＷＳ２に含まれた複数の配線パターン２１２のうち、導電性パッド２３０の内側表面２３０Ａに接する最外側配線パターン２１２Ｃの代わりに、図３を参照して説明した最外側配線パターン３１２Ｃを含むこともできる。
【0064】
図８は、本発明のさらに他の実施形態による半導体パッケージ８００を説明するための断面図である。図８において、図１Ａ、図１Ｂ、図４及び図６と同一参照符号は同一部材を示し、ここで、それらに係わる詳細な説明を省略する。
【0065】
図８を参照すれば、半導体パッケージ８００は、図６を参照して説明した半導体パッケージ６００とほぼ同一構成を有する。但し、半導体パッケージ８００は、再配線構造物１１０の第２面１１０Ｂを覆うパッシベーション絶縁膜４２０を含む。複数の導電性パッド１３０は、それぞれパッシベーション絶縁膜４２０を貫通し、配線構造物ＷＳに含まれた配線パターン１１２に電気的に連結されうる。パッシベーション絶縁膜４２０に係わるより詳細な構成は、図４を参照して説明した通りである。
【0066】
図９は、本発明のさらに他の実施形態による半導体パッケージ９００を説明するための断面図である。図９において、図１Ａ、図１Ｂ、図５及び図６と同一参照符号は同一部材を示し、ここで、それらに係わる詳細な説明を省略する。
【0067】
図９を参照すれば、半導体パッケージ９００は、図６を参照して説明した半導体パッケージ６００とほぼ同一構成を有する。但し、半導体パッケージ９００は、再配線構造物１１０の第２面１１０Ｂを覆うパッシベーション絶縁膜５２０を含む。複数の導電性パッド１３０は、それぞれパッシベーション絶縁膜５２０を貫通し、配線構造物ＷＳに含まれた配線パターン１１２に電気的に連結されうる。パッシベーション絶縁膜５２０に係わるより詳細な構成は、図５を参照して説明した通りである。
【0068】
図１０は、本発明のさらに他の実施形態による半導体パッケージ１０００を説明するための断面図である。図１０において、図１Ａ、図１Ｂ及び図６と同一参照符号は同一部材を示し、ここで、それらに係わる詳細な説明を省略する。
【0069】
図１０を参照すれば、半導体パッケージ１０００は、再配線構造物１１０上に配置された第１パッケージユニット１０１０を含む。第１パッケージユニット１０１０は、図１Ａ及び図１Ｂを参照してパッケージユニット１０について説明したところとほぼ同一構成を有することができる。但し、第１パッケージユニット１０１０は、ＦＯＰＬＰ（fan out panel level package）構造を有する半導体パッケージとしうる。第１パッケージユニット１０１０上に上部再配線構造物１０４０が配置され、上部再配線構造物１０４０上に第２パッケージユニット６８０が配置されうる。
【0070】
第１パッケージユニット１０１０は、フレーム１０２０、半導体チップＳＣ１０及びモールディング層１０３０を含む。例示的な実施形態において、半導体チップＳＣ１０は、図６を参照して半導体チップＳＣについて説明したところとほぼ同一構成を有することができる。例示的な実施形態において、半導体チップＳＣ１０は、ＣＰＵ、ＭＰＵ（microprocessor unit）、ＧＰＵ（graphic processor unit）またはＡＰであるとしうる。例示的な実施形態において、半導体チップＳＣ１０は、第２パッケージユニット６８０を制御するためのコントローラ半導体チップであってもよい。
【0071】
第１パッケージユニット１０１０において、フレーム１０２０は、複数の連結パッド１０２２、複数の導電性貫通ビア１０２４、及び複数のコア１０２６を含む。フレーム１０２０は、印刷回路基板からなる。複数のコア１０２６は、それぞれキャビティ１０２０Ｃを限定する構造を有することができ、平面（図１０においてＸ－Ｙ平面）視において四角リム（rim）状を有するプレートからなってもよい。
【0072】
複数の連結パッド１０２２、複数の導電性貫通ビア１０２４、及び複数のコア１０２６は、多重層構造をなすように配置されうる。複数の連結パッド１０２２のうち一部は、再配線構造物１１０に含まれた配線構造物ＷＳに連結される。導電性貫通ビア１０２４は、それぞれ複数のコア１０２６のうち１つのコア１０２６を垂直方向（Ｚ方向）に貫通し、連結パッド１０２２に連結される。
【0073】
例示的な実施形態において、複数のコア１０２６は、それぞれフェノール樹脂やエポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、またはそれらのうち選択された少なくとも１つの樹脂が無機フィラー及び／またはガラス繊維からなる芯材に含浸された絶縁物質を含んでもよい。例えば、複数のコア１０２６は、それぞれプリプレグ、ＡＢＦ、ＦＲ４、四官能性エポキシ、ポリフェニレンエーテル、ＢＴ、エポキシ／ポリフェニレンオキシド、サーマウント（Thermount）、シアネートエステル、ポリイミド、液晶高分子（liquid crystal polymer）またはそれらの組み合わせからなる。
【0074】
例示的な実施形態において、複数の連結パッド１０２２は、それぞれＥＤ（electrolytically deposited）銅ホイル、ＲＡ（rolled-annealed）銅ホイル、ステンレススチールホイル、アルミニウムホイル、極薄銅ホイル、スパッタされた銅、または銅合金からなるが、それらに限定されるものではない。例示的な実施形態において、複数の導電性貫通ビア１０２４は、それぞれ銅、ニッケル、ステンレススチール、ベリリウム銅またはそれらの組み合わせからなるが、それらに限定されるものではない。
【0075】
モールディング層１０３０は、複数のコア１０２６により限定されるキャビティ１０２０Ｃにおいて、複数のコア１０２６と半導体チップＳＣ１０との空間を充填する部分と、フレーム１０２０及び半導体チップＳＣ１０それぞれの上面を覆う部分とを含む。モールディング層１０３０の構成物質は、図６を参照してモールディング層６３０について説明したところとほぼ同一である。
【0076】
第１パッケージユニット６１０上に上部再配線構造物１０４０が配置されうる。上部再配線構造物１０４０は、垂直方向（Ｚ方向）に積層された複数の絶縁膜１０４２と、複数の絶縁膜１０４２のうち１つを貫通する複数の上部再配線パターン１０４４と、複数の接続パッド１０４６とを含む。複数の上部再配線パターン１０４４は、複数の導電性ビアパターン１０４４Ａ及び複数の導電ラインパターン１０４４Ｂを含む。複数の導電性ビアパターン１０４４Ａ及び複数の導電ラインパターン１０４４Ｂの一部は、垂直方向に互いに連結されうる。複数の導電性ビアパターン１０４４Ａ及び複数の導電ラインパターン１０４４Ｂの他の一部は、複数の絶縁膜１０４２により互いに絶縁されうる。複数の絶縁膜１０４２及び複数の上部再配線パターン１０４４に係わるより詳細な構成は、図６を参照して複数の絶縁膜６４２及び複数の上部再配線パターン６４４について説明した通りである。例示的な実施形態において、接続パッド１０４６は、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）またはそれらの組み合わせからなるが、それらに限定されるものではない。
【0077】
上部再配線構造物１０４０と第２パッケージユニット６８０との間に、複数の連結端子６７０が配置されうる。複数の連結端子６７０は、それぞれ接続パッド１０４６を介して上部再配線パターン１０４４に連結される。
【0078】
複数の連結端子６７０は、上部再配線構造物１０４０の上部再配線パターン１０４４に電気的に連結されうる。第２パッケージユニット６８０は、連結端子６７０、上部再配線構造物１０４０、複数の連結パッド１０２２、複数の導電性貫通ビア１０２４、再配線構造物１１０及び導電性パッド１３０の多様な組み合わせからなる電気的経路を介して、半導体チップＳＣ１０及び／または外部連結端子１５０と電気的に連結されうる。
【0079】
図１０には、半導体パッケージ１０００において、半導体チップＳＣ１０と複数の外部連結端子１５０との間に、図６を参照して説明した構造を有する再配線構造物１１０、パッシベーション絶縁膜１２０及び複数の導電性パッド１３０を含む場合を例として説明したが、本発明が図１０に示したところに限定されるものではない。他の例示的な実施形態において、半導体パッケージ１０００は、再配線構造物１１０の代わりに、図７に示した再配線構造物２１０を含むこともできる。さらに他の例示的な実施形態において、半導体パッケージ１０００は、パッシベーション絶縁膜１２０の代わりに、図８に示したパッシベーション絶縁膜４２０、または図９に示したパッシベーション絶縁膜５２０を含むこともできる。さらに他の例示的な実施形態において、半導体パッケージ１０００は、複数の導電性パッド１３０の代わりに、図７に示した複数の導電性パッド２３０を含むこともできる。
【0080】
図６ないし図１０を参照して説明した半導体パッケージ６００、７００、８００、９００、１０００によれば、図１Ａ及び図１Ｂを参照して説明した半導体パッケージ１００と同様に、再配線構造物１１０、２１０に含まれた絶縁構造物１１４、２１４がパッシベーション絶縁膜１２０、４２０、５２０により覆われているので、半導体パッケージ６００、７００、８００、９００、１０００の製造過程において、再配線構造物１１０、２１０に含まれた配線構造物ＷＳ、ＷＳ２に電気的に連結可能な外部連結端子１５０を形成する工程を遂行するとき、フラックスに含まれる有機溶剤のような化学物質が、再配線構造物１１０、２１０に含まれた絶縁構造物１１４、２１４に浸透することを、パッシベーション絶縁膜１２０、４２０、５２０により防止することができる。したがって、絶縁構造物１１４、２１４が前記フラックスと接触することがないので、絶縁構造物１１４、２１４において前記フラックス由来の化学物質により化学的損傷が生じるか、あるいは絶縁構造物１１４、２１４において浮き現象や剥離現象のような物理的損傷が生じるなどの問題を防止することができる。したがって、半導体パッケージ６００、７００、８００、９００、１０００の信頼性を向上させることができる。
【0081】
以下、本発明の実施形態による半導体パッケージの製造方法について、具体的な例を挙げて詳細に説明する。
【0082】
図１１Ａないし図１１Ｍは、本発明の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。図１１Ａないし図１１Ｍを参照して、図６に示した半導体パッケージ６００の製造方法について説明する。図１１Ａないし図１１Ｍにおいて、図１Ａ、図１Ｂ及び図６と同一参照符号は同一部材を示し、ここで、それらに係わる詳細な説明を省略する。
【0083】
図１１Ａを参照すれば、接着層５４が付着されたテープ基板５２を準備し、接着層５４上に銅ホイル５６を付着することができる。その後、銅ホイル５６上にマスクパターンＭＰ１を形成し、マスクパターンＭＰ１を介して露出される銅ホイル５６上に複数の配線パターン５８を形成することができる。
【0084】
例示的な実施形態において、テープ基板５２及び接着層５４は、それぞれ有機物質を含んでもよい。例えば、テープ基板５２は、ポリイミドからなる。マスクパターンＭＰ１は、フォトレジストパターンからなる。複数の配線パターン５８を形成するために、銅ホイル５６を電極として使用する電気メッキ工程を遂行することができる。
【0085】
図１１Ｂを参照すれば、図１１Ａの結果物からマスクパターンＭＰ１を除去し、複数の配線パターン５８それぞれの一部を露出させる開口を有するマスクパターンＭＰ２を形成した後、前記開口を充填する複数の導電性ポスト６２０を形成することができる。
【0086】
例示的な実施形態において、マスクパターンＭＰ２は、フォトレジストパターンからなる。複数の導電性ポスト６２０を形成するために、銅ホイル５６を電極として使用する電気メッキ工程を遂行することができる。
【0087】
図１１Ｃを参照すれば、図１１Ｂの結果物からマスクパターンＭＰ２を除去し、その結果、露出された銅ホイル５６をエッチングすることができる。その結果、銅ホイル５６のうち、複数の配線パターン５８で覆われた部分のみがテープ基板５２上に残ることになる。例示的な実施形態において、銅ホイル５６のエッチング工程は、湿式に遂行されるが、それに限定されるものではない。銅ホイル５６の一部がエッチングされた後、接着層５４が露出される。テープ基板５２上に残っている銅ホイル５６及び配線パターン５８の積層構造は、配線パターン６１２を構成することができる。以後の図面及び説明においては、銅ホイル５６及び配線パターン５８の積層構造を配線パターン６１２として図示及び説明する。
【0088】
図１１Ｄを参照すれば、図１１Ｃの結果物において露出された接着層５４上に半導体チップＳＣが付着されうる。半導体チップＳＣは、複数のチップパッド１４４が配置された活性面が接着層５４に向かうように配置される。その後、半導体チップＳＣ及び複数の導電性ポスト６２０を覆うモールディング層６３０を形成することができる。
【0089】
図１１Ｅを参照すれば、図１１Ｄの結果物のモールディング層６３０上に第１キャリア基板７２を付着することができる。第１キャリア基板７２は、ガラス基板、シリコン基板及び金属基板のうちいずれか１つからなる。その後、接着層５４及びテープ基板５２を除去し、配線パターン６１２の銅ホイル５６と複数のチップパッド１４４を露出させることができる。
【0090】
図１１Ｆを参照すれば、図１１Ｅの結果物において複数の配線パターン６１２及び複数のチップパッド１４４が上側に向かうように図１１Ｅの結果物をひっくり返した状態で、複数の配線パターン６１２及び複数のチップパッド１４４上に再配線構造物１１０を形成することができる。
【0091】
再配線構造物１１０を形成するために、まず、複数の配線パターン６１２及び複数のチップパッド１４４を覆う第１絶縁層１１４Ａを形成し、第１絶縁層１１４Ａをパターニングし、パターニングされた第１絶縁層１１４Ａ上に、配線構造物ＷＳの一部を構成する導電性ビアパターン１１２Ａ及び導電ラインパターン１１２Ｂを形成し、得られた結果物上に第２絶縁層１１４Ｂを形成し、第２絶縁層１１４Ｂをパターニングし、パターニングされた第２絶縁層１１４Ｂ上に、配線構造物ＷＳの他の一部を構成する導電性ビアパターン１１２Ａ及び導電ラインパターン１１２Ｂを形成し、得られた結果物上に第３絶縁層１１４Ｃを形成し、第３絶縁層１１４Ｃをパターニングし、パターニングされた第３絶縁層１１４Ｃ上に、配線構造物ＷＳのさらに他の一部を構成する導電性ビアパターン１１２Ａ及び導電ラインパターン１１２Ｂを形成し、得られた結果物上に第４絶縁層１１４Ｄを形成し、第４絶縁層１１４Ｄをパターニングし、パターニングされた第４絶縁層１１４Ｄを介して露出される複数の導電ラインパターン１１２Ｂ上に、配線構造物ＷＳのさらに他の一部を構成する最外側配線パターン１１２Ｃを形成する工程を遂行することができる。第１ないし第４絶縁層１１４Ａ、１１４Ｂ、１１４Ｃ、１１４Ｄは、再配線構造物１１０の絶縁構造物１１４を構成することができる。
【0092】
図１１Ｇを参照すれば、図１１Ｆの結果物において、接着層７４を利用して再配線構造物１１０上に第２キャリア基板７６を付着することができる。第２キャリア基板７６は、ガラス基板、シリコン基板、金属基板またはそれらの組み合わせからなる。
【0093】
その後、第１キャリア基板７２（図１１Ｆ参照）を除去し、モールディング層６３０の露出面を平坦化し、複数の導電性ポスト６２０の上面を露出させることができる。その後、半導体チップＳＣ、複数の導電性ポスト６２０及びモールディング層６３０上に、上部再配線構造物６４０を形成することができる。上部再配線構造物６４０を形成するために、図１１Ｆを参照して再配線構造物１１０の形成について説明したところと類似した工程を遂行することができる。
【0094】
図１１Ｈを参照すれば、図１１Ｇの結果物から第２キャリア基板７６及び接着層７４を除去し、再配線構造物１１０の絶縁構造物１１４及び複数の最外側配線パターン１１２Ｃを露出させることができる。その後、絶縁構造物１１４及び複数の最外側配線パターン１１２Ｃを覆う予備パッシベーション絶縁膜１２０Ｐを形成することができる。
【0095】
予備パッシベーション絶縁膜１２０Ｐは、誘電率が７．５以下である無機絶縁物からなりうる。例示的な実施形態において、予備パッシベーション絶縁膜１２０Ｐは、シリコン酸化膜、シリコン窒化膜またはそれらの組み合わせからなる。前記シリコン酸化膜は、ＳｉＯ２膜からなる。前記シリコン窒化膜は、Ｓｉ３Ｎ４膜からなる。予備パッシベーション絶縁膜１２０Ｐは、約５０ｎｍないし約５００ｎｍの範囲内で選択される厚みを有することができるが、それに限定されるものではない。
【0096】
【0097】
例示的な実施形態において、マスクパターンＭＰ３は、フォトレジストパターンからなる。前記フォトレジストパターンは、（メト）アクリレート共重合体、スチレン系共重合体、ノボラックなどをベースとする塩基可溶性樹脂（バインダー樹脂）、架橋剤及び光ラジカル発生剤を含んでもよい。マスクパターンＭＰ３を形成するために、フォトレジスト膜を形成した後に露光し、前記フォトレジスト膜の露光領域にある前記光ラジカル発生剤が反応性ラジカルを生成して架橋反応を惹起することができる。これにより、前記フォトレジスト膜の露光領域は、現像液に対して不溶性になりうる。前記露光は、ｉ－ライン（３６５ｎｍ）、２４８ｎｍ照射線、１９３ｎｍ照射線、極紫外線または電子ビームを利用して行うが、それらに限定されるものではない。その後、前記フォトレジスト膜の非露光領域を現像液で除去し、マスクパターンＭＰ３を形成することができる。前記現像液は、２．３８重量％の水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液からなるが、それに限定されるものではない。
【0098】
図１１Ｊを参照すれば、図１１Ｉの結果物において、マスクパターンＭＰ３をエッチングマスクとして利用して、予備パッシベーション絶縁膜１２０Ｐをエッチングし、パッシベーション絶縁膜１２０を形成することができる。パッシベーション絶縁膜１２０は、絶縁構造物１１４の第４絶縁層１１４Ｄと最外側配線パターン１１２Ｃとを露出させる複数のホール１２０Ｈを有することができる。複数のホール１２０Ｈそれぞれの内部において、パッシベーション絶縁膜１２０のホール側壁１２０Ｗが露出されうる。
【0099】
図１１Ｋを参照すれば、図１１Ｊの結果物からマスクパターンＭＰ３を除去し、パッシベーション絶縁膜１２０の外側表面１２０Ｂを露出させ、複数のホール１２０Ｈを充填し、パッシベーション絶縁膜１２０の外側表面１２０Ｂ上に突出する複数の導電性パッド１３０を形成することができる。
【0100】
複数の導電性パッド１３０が形成された後、パッシベーション絶縁膜１２０の複数のホール１２０Ｈにおいて絶縁構造物１１４が露出されないように、複数の導電性パッド１３０とパッシベーション絶縁膜１２０との間に離隔された部分がない。
【0101】
図１１Ｌを参照すれば、図１１Ｋの結果物において、複数の導電性パッド１３０上にフラックス８０を付与することができる。フラックス８０は、複数の導電性パッド１３０それぞれの露出表面と、パッシベーション絶縁膜１２０のうち、複数の導電性パッド１３０それぞれの周辺領域とに接しうる。再配線構造物１１０に含まれた絶縁構造物１１４は、パッシベーション絶縁膜１２０及び複数の導電性パッド１３０で覆われているので、フラックス８０は、絶縁構造物１１４に接しない。
【0102】
フラックス８０は、複数の導電性パッド１３０上に残留する所望しない酸化物を除去する役割と、図１１Ｍを参照して後述する複数の外部連結端子１５０を形成するためにリフロー（reflow）工程を遂行する間に純金属の再酸化を防止する役割とを行うことができる。フラックス８０は、樹脂系物質を主成分とする材料からなってもよい。例示的な実施形態において、フラックス８０は、金属塩や無機酸などを含む無機系フラックス、ポリエチレングリコールなどの水溶性溶剤を含む水溶性フラックス、またはロジンなどの樹脂を主材料として含む樹脂系フラックスからなる。他の例示的な実施形態において、フラックス８０は、有機酸、アミン化合物、アミンのハロゲン塩、またはそれらの組み合わせからなる活性剤を含むこともできる。フラックス８０は、エチレングリコールエーテル、エチレングリコール、グリコールアセテート、芳香族アルコールまたはそれらの組み合わせからなる溶剤を含むこともできる。
【0103】
比較例として、絶縁構造物１１４を覆うパッシベーション絶縁膜１２０の形成工程を省略する場合、図１１Ｌを参照して説明する工程において、複数の導電性パッド１３０上にフラックス８０が付与されるとき、フラックス８０が絶縁構造物１１４にも接することになる。絶縁構造物１１４がＰＩＤからなる場合には、絶縁構造物１１４が新水性基を有するポリマーを含み、このとき、フラックス８０に含まれた溶剤が絶縁構造物１１４に浸透しうる。そのような状態で、複数の外部連結端子１５０を形成するために比較的高温雰囲気でリフロー工程を遂行すれば、絶縁構造物１１４に浸透したフラックス８０の構成成分、例えば、グリコール系溶剤による絶縁構造物１１４の化学的損傷、あるいは絶縁構造物１１４において浮き現象や剥離現象のような物理的損傷が生じる。
【0104】
本発明による半導体パッケージの製造方法によれば、複数の導電性パッド１３０上にフラックス８０が付与されるとき、絶縁構造物１１４がパッシベーション絶縁膜１２０で覆われているので、絶縁構造物１１４へのフラックス８０の浸透がパッシベーション絶縁膜１２０により遮断され、絶縁構造物１１４がフラックス８０により化学的及び／または物理的に損傷される恐れがない。
【0105】
【0106】
例示的な実施形態において、複数の外部連結端子１５０を形成するために、図１１Ｌの結果物において、フラックス８０上に複数のソルダーボールを接触させ、前記複数のソルダーボールをその融点以上の温度に加熱してリフローさせる工程を遂行することができる。複数の外部連結端子１５０が形成された後、それら周辺に残っているフラックス８０の残留物を洗浄により除去することができる。
【0107】
その後、図６に示したように、図１１Ｍの結果物において、上部再配線構造物６４０上に複数の連結端子６７０を形成し、複数の連結端子６７０上に第２パッケージユニット６８０を付着し、半導体パッケージ６００を形成することができる。
【0108】
図１２Ａないし図１２Ｄは、本発明の他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。図１２Ａないし図１２Ｄを参照して、図７に示した半導体パッケージ７００の例示的な製造方法について説明する。図１２Ａないし図１２Ｄには、図７の「ＥＸ７」で表示した部分に対応する部分の工程順序による拡大断面構成が示されている。図１２Ａないし図１２Ｄにおいて、図１Ａ、図１Ｂ、図７及び図１１Ａないし図１１Ｍと同一参照符号は同一部材を示し、ここで、それらに係わる詳細な説明を省略する。
【0109】
図１２Ａを参照すれば、図１１Ａないし図１１Ｊを参照して説明した工程を遂行することができる。但し、図１１Ｊを参照して説明したところと同様に、予備パッシベーション絶縁膜１２０Ｐのエッチング工程を遂行するとき、エッチング雰囲気でエッチング対象膜のエッチング選択比、エッチング終了時点などを制御し、パッシベーション絶縁膜１２０が形成された後、複数のホール１２０Ｈを介して露出される絶縁構造物２１４及び複数の最外側配線パターン２１２Ｃそれぞれの一部をさらにエッチングすることができる。その結果、パッシベーション絶縁膜１２０に接する第１表面２１４Ｓ１、及び第１表面２１４Ｓ１からリセスされた第２表面２１４Ｓ２を有する第４絶縁層２１４Ｄを含む絶縁構造物２１４と、最外側配線パターン２１２Ｃを含む複数の配線パターン２１２とが得られる。
【0110】
図１２Ｂを参照すれば、図１１Ｋを参照して説明したところと同様な方法により、図１２Ａの結果物からマスクパターンＭＰ３を除去し、パッシベーション絶縁膜１２０を露出させ、複数のホール１２０Ｈを充填し、第４絶縁層２１４Ｄの第２表面２１４Ｓ２を覆う複数の導電性パッド２３０を形成することができる。
【0111】
図１２Ｃを参照すれば、図１１Ｌを参照して説明したところと同様な方法により、複数の導電性パッド２３０上にフラックス８０が付与されうる。このとき、絶縁構造物２１４がパッシベーション絶縁膜１２０及び複数の導電性パッド２３０で覆われているので、フラックス８０は、絶縁構造物２１４に接しない。
【0112】
図１２Ｄを参照すれば、図１１Ｍを参照して説明したところと同様な方法により、図１２Ｃの結果物において、複数の導電性パッド１３０上に複数の外部連結端子１５０を形成し、図７に示した半導体パッケージ７００を製造することができる。
【0113】
図１３Ａないし図１３Ｆは、本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。図１３Ａないし図１３Ｆを参照して、図６に示した半導体パッケージ６００の例示的な他の製造方法について説明する。図１３Ａないし図１３Ｆには、図６の「ＥＸ６」で表示した部分に対応する部分の工程順序による拡大断面構成が示されている。図１３Ａないし図１３Ｆにおいて、図１Ａ、図１Ｂ、図６及び図１１Ａないし図１１Ｍと同一参照符号は同一部材を示し、ここで、それらに係わる詳細な説明を省略する。
【0114】
図１３Ａを参照すれば、図１１Ａないし図１１Ｇを参照して説明した工程を遂行し、図１１Ｇの結果物から第２キャリア基板７６及び接着層７４を除去し、再配線構造物１１０の絶縁構造物１１４及び複数の最外側配線パターン１１２Ｃを露出させることができる。その後、図１１Ｋを参照して説明したところと同様な方法により、露出された複数の最外側配線パターン１１２Ｃ上に複数の導電性パッド１３０を形成することができる。複数の導電性パッド１３０は、それぞれ最外側配線パターン１１２Ｃの周辺で第４絶縁層１１４Ｄの一部表面を覆うように形成される。
【0115】
図１３Ｂを参照すれば、図１１Ｈを参照して説明したところと同様な方法により、図１３Ａの結果物上で、絶縁構造物１１４及び複数の導電性パッド１３０の露出された表面を覆う予備パッシベーション絶縁膜ＰＬを形成することができる。予備パッシベーション絶縁膜ＰＬに係わるより詳細な構成は、図１１Ｈを参照して予備パッシベーション絶縁膜１２０Ｐについて説明した通りである。予備パッシベーション絶縁膜ＰＬは、複数の導電性パッド１３０により、複数の折曲部を有することができる。
【0116】
図１３Ｃを参照すれば、図１１Ｉを参照して説明したところと同様に、図１３Ｂの結果物において、予備パッシベーション絶縁膜ＰＬ上にマスクパターンＭＰ４を形成することができる。マスクパターンＭＰ４に係わるより詳細な構成は、図１１Ｉを参照してマスクパターンＭＰ３について説明したところとほぼ同様である。マスクパターンＭＰ４は、予備パッシベーション絶縁膜ＰＬのうち、導電性パッド１３０の周辺にある比較的低い段差部分は覆うものの、導電性パッド１３０上の比較的高い段差部分は覆わないように形成可能である。
【0117】
図１３Ｄを参照すれば、図１１Ｊを参照して説明したところと同様に、図１３Ｃの結果物において、マスクパターンＭＰ４をエッチングマスクとして利用して、予備パッシベーション絶縁膜ＰＬをエッチングして導電性パッド１３０を露出させ、パッシベーション絶縁膜１２０を形成することができる。
【0118】
予備パッシベーション絶縁膜ＰＬのエッチング工程を遂行するとき、エッチング雰囲気でエッチング対象膜のエッチング選択比、エッチング終了時点などを制御し、パッシベーション絶縁膜１２０が形成された後、パッシベーション絶縁膜１２０と導電性パッド１３０との間で絶縁構造物１１４が露出されないようにすることができる。
【0119】
【0120】
図１３Ｆを参照すれば、図１１Ｍを参照して説明したところと同様な方法により、図１３Ｅの結果物において、複数の導電性パッド１３０上に複数の外部連結端子１５０を形成し、図６に示した半導体パッケージ６００を製造することができる。
【0121】
図１４Ａないし図１４Ｃは、本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。図１４Ａないし図１４Ｃを参照して、図８に示した半導体パッケージ８００の例示的な製造方法について説明する。図１４Ａないし図１４Ｃには、図８の「ＥＸ８」で表示した部分に対応する部分の工程順序による拡大断面構成が示されている。図１４Ａないし図１４Ｃにおいて、図１Ａ、図１Ｂ、図８及び図１１Ａないし図１１Ｍと同一参照符号は同一部材を示し、ここで、それらに係わる詳細な説明を省略する。
【0122】
図１４Ａを参照すれば、図１３Ａないし図１３Ｃを参照して説明した工程を遂行することができる。その後、図１３Ｄを参照して説明したところと同様な方法により、図１３Ｃの結果物において、マスクパターンＭＰ４をエッチングマスクとして利用して、予備パッシベーション絶縁膜ＰＬをエッチングして導電性パッド１３０を露出させ、パッシベーション絶縁膜４２０を形成することができる。このとき、予備パッシベーション絶縁膜ＰＬのエッチング終了時点を制御し、パッシベーション絶縁膜４２０が、導電性パッド１３０から離隔された第１パッシベーション部分４２０Ｐ１と、第１パッシベーション部分４２０Ｐ１から折り曲げられ、導電性パッド１３０のパッド側壁１３０Ｗに沿って再配線構造物１１０から遠くなる方向に延びた第２パッシベーション部分４２０Ｐ２とを含むように、パッシベーション絶縁膜４２０を形成することができる。パッシベーション絶縁膜４２０が形成された後、パッシベーション絶縁膜４２０と導電性パッド１３０との間で絶縁構造物１１４が露出されない。
【0123】
図１４Ｂを参照すれば、図１４Ａの結果物からマスクパターンＭＰ４を除去した後、図１１Ｌを参照して説明したところと同様な方法により、導電性パッド１３０上にフラックス８０が付与される。このとき、絶縁構造物１１４がパッシベーション絶縁膜４２０及び導電性パッド１３０で覆われているので、導電性パッド１３０上にフラックス８０が付与されるとき、絶縁構造物１１４へのフラックス８０の浸透が防止されうる。特に、パッシベーション絶縁膜４２０は、第１パッシベーション部分４２０Ｐ１と、第１パッシベーション部分４２０Ｐ１から折り曲げられ、導電性パッド１３０のパッド側壁１３０Ｗを覆う第２パッシベーション部分４２０Ｐ２とを含むので、フラックス８０がパッシベーション絶縁膜４２０と導電性パッド１３０との界面を介して浸透する可能性があるとしても、フラックス８０が絶縁構造物１１４に達するまで必要な浸透経路が長くなる。したがって、導電性パッド１３０上にフラックス８０が付与されるとき、絶縁構造物１１４へのフラックス８０の浸透をさらに効果的に防止することができる。
【0124】
図１４Ｃを参照すれば、図１１Ｍを参照して説明したところと同様な方法により、図１４Ｂの結果物において、導電性パッド１３０上に外部連結端子１５０を形成し、図８に示した半導体パッケージ８００を製造することができる。
【0125】
図１５Ａないし図１５Ｄは、本発明のさらに他の実施形態による半導体パッケージの製造方法を説明するために製造順序によって順次に示す断面図である。図１５Ａないし図１５Ｄを参照して、図９に示した半導体パッケージ９００の例示的な製造方法について説明する。図１５Ａないし図１５Ｄには、図９の「ＥＸ９」で表示した部分に対応する部分の工程順序による拡大断面構成が示されている。図１５Ａないし図１５Ｄにおいて、図１Ａ、図１Ｂ、図９及び図１１Ａないし図１１Ｍと同一参照符号は同一部材を示し、ここで、それらに係わる詳細な説明を省略する。
【0126】
図１５Ａを参照すれば、図１３Ａ及び図１３Ｂを参照して説明した工程を遂行することができる。その後、図１３Ｃを参照して説明したところと同様な方法により、予備パッシベーション絶縁膜ＰＬ上にマスクパターンＭＰ５を形成することができる。マスクパターンＭＰ５に係わるより詳細な構成は、図１１Ｉを参照してマスクパターンＭＰ３について説明したところとほぼ同様である。但し、マスクパターンＭＰ５は、予備パッシベーション絶縁膜ＰＬのうち、導電性パッド１３０の周辺にある比較的低い段差部分は完全に覆い、導電性パッド１３０上の比較的高い段差部分は一部のみ覆うように形成可能である。
【0127】
図１５Ｂを参照すれば、図１３Ｄを参照して説明したところと同様な方法により、図１５Ａの結果物において、マスクパターンＭＰ５をエッチングマスクとして利用して、予備パッシベーション絶縁膜ＰＬをエッチングして導電性パッド１３０の外側表面１３０Ｂを露出させ、パッシベーション絶縁膜５２０を形成することができる。パッシベーション絶縁膜５２０は、導電性パッド１３０から離隔された第１パッシベーション部分５２０Ｐ１と、第１パッシベーション部分５２０Ｐ１から折り曲げられ、導電性パッド１３０のパッド側壁１３０Ｗに沿って再配線構造物１１０の第２面１１０Ｂから遠くなる方向に延びた第２パッシベーション部分５２０Ｐ２と、第２パッシベーション部分５２０Ｐ２から折り曲げられ、導電性パッド１３０と外部連結端子１５０との間で導電性パッド１３０の外側表面１３０Ｂに沿って延びた第３パッシベーション部分５２０Ｐ３とを含むように形成可能である。パッシベーション絶縁膜５２０が形成された後、パッシベーション絶縁膜５２０と導電性パッド１３０との間で絶縁構造物１１４が露出されない。
【0128】
図１５Ｃを参照すれば、図１４Ａの結果物からマスクパターンＭＰ５を除去した後、図１１Ｌを参照して説明したところと同様な方法により、導電性パッド１３０上にフラックス８０が付与される。このとき、絶縁構造物１１４がパッシベーション絶縁膜５２０及び導電性パッド１３０で覆われているので、導電性パッド１３０上にフラックス８０が付与されるとき、絶縁構造物１１４へのフラックス８０の浸透が防止されうる。特に、パッシベーション絶縁膜５２０は、第１パッシベーション部分５２０Ｐ１と、第１パッシベーション部分５２０Ｐ１から折り曲げられ、導電性パッド１３０のパッド側壁１３０Ｗを覆う第２パッシベーション部分５２０Ｐ２と、導電性パッド１３０の外側表面１３０Ｂに沿って延びた第３パッシベーション部分５２０Ｐ３とを含むので、フラックス８０がパッシベーション絶縁膜５２０と導電性パッド１３０との界面を介して浸透する可能性があるとしても、フラックス８０が絶縁構造物１１４に達するまで必要な浸透経路が長くなる。したがって、導電性パッド１３０上にフラックス８０が付与されるとき、絶縁構造物１１４へのフラックス８０の浸透をさらに効果的に防止することができる。
【0129】
図１５Ｄを参照すれば、図１１Ｍを参照して説明したところと同様な方法により、図１５Ｃの結果物において、導電性パッド１３０上に外部連結端子１５０を形成し、図９に示した半導体パッケージ９００を製造することができる。
【0130】
以上、本発明を、好ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内において、当該分野における通常の知識を有する者により多様な変形及び変更が可能である。
【符号の説明】
【0131】
１０ パッケージユニット
１００ 半導体パッケージ
１１０ 再配線構造物
１１０Ａ 第１面
１１０Ｂ 第２面
１１２ 配線パターン
１１２Ａ 導電性ビアパターン
１１２Ｂ 導電ラインパターン
１１２Ｃ 最外側配線パターン
１１４ 絶縁構造物
１１４Ａ 第１絶縁層
１１４Ｂ 第２絶縁層
１１４Ｃ 第３絶縁層
１１４Ｄ 第４絶縁層
１２０ パッシベーション絶縁膜
１２０Ｗ ホール側壁
１３０ 導電性パッド
１４２ 半導体素子
１４４ チップパッド
１５０ 外部連結端子
ＳＣ 半導体チップ
ＷＳ 配線構造物
１００ 半導体パッケージ
１１０ 再配線構造物
１１０Ａ 第１面
１１０Ｂ 第２面
１１２ 配線パターン
１１２Ａ 導電性ビアパターン
１１２Ｂ 導電ラインパターン
１１２Ｃ 最外側配線パターン
１１４ 絶縁構造物
１１４Ａ 第１絶縁層
１１４Ｂ 第２絶縁層
１１４Ｃ 第３絶縁層
１１４Ｄ 第４絶縁層
１２０ パッシベーション絶縁膜
１２０Ｗ ホール側壁
１３０ 導電性パッド
１４２ 半導体素子
１４４ チップパッド
１５０ 外部連結端子
ＳＣ 半導体チップ
ＷＳ 配線構造物
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図11C】
【図11D】
【図11E】
【図11F】
【図11G】
【図11H】
【図11I】
【図11J】
【図11K】
【図11L】
【図11M】
【図12A】
【図12B】
【図12C】
【図12D】
【図13A】
【図13B】
【図13C】
【図13D】
【図13E】
【図13F】
【図14A】
【図14B】
【図14C】
【図15A】
【図15B】
【図15C】
【図15D】