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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023001835
(43)【公開日】2023-01-06
(54)【発明の名称】高性能パワー集積回路半導体装置
(51)【国際特許分類】
H01L 29/739 20060101AFI20221226BHJP
H01L 29/78 20060101ALI20221226BHJP
H01L 29/12 20060101ALI20221226BHJP
H01L 29/06 20060101ALI20221226BHJP
H01L 21/76 20060101ALI20221226BHJP
H01L 21/336 20060101ALI20221226BHJP
【ＦＩ】
H01L29/78 655F
H01L29/78 653A
H01L29/78 652T
H01L29/78 652P
H01L29/78 655B
H01L29/78 655D
H01L29/78 655A
H01L29/78 652N
H01L29/78 652R
H01L29/78 658K
H01L29/78 656A
H01L29/06 301F
H01L29/06 301V
H01L29/06 301G
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2021122654
(22)【出願日】2021-07-27
(31)【優先権主張番号】P 2021102740
(32)【優先日】2021-06-21
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】509260466
【氏名又は名称】菅原 良孝
(72)【発明者】
【氏名】菅原 良孝
(57)【要約】 （修正有）
【課題】高耐圧大電流出力用縦型逆導通半導体素子を搭載できる大電力容量パワー集積回路半導体装置の構造及びその低損失化や小チップ面積を達成し、且つ、逆導通半導体素子特有のスナップバック現象とＳｉＣ半導体を用いた場合に特有のオン電圧劣化とを解消して高信頼性を達成できる高耐圧大電流パワー集積回路半導体装置を提供する。
【解決手段】パワー集積回路半導体装置チップ１００は、誘電体分離型集積回路構造を採用し、渡り配線１１６下の厚い絶縁保護膜のかなりの部分をチップ本体の表面下に埋め込み絶縁膜１０６として形成し、渡り配線１１６直下に表面キャリア濃度低減電界緩和領域（ＳＣａＤＦＲＲ１２１）を設ける。
【選択図】図１
【解決手段】パワー集積回路半導体装置チップ１００は、誘電体分離型集積回路構造を採用し、渡り配線１１６下の厚い絶縁保護膜のかなりの部分をチップ本体の表面下に埋め込み絶縁膜１０６として形成し、渡り配線１１６直下に表面キャリア濃度低減電界緩和領域（ＳＣａＤＦＲＲ１２１）を設ける。
【選択図】図１
【特許請求の範囲】
【請求項1】
誘電体絶縁分離型集積回路半導体装置であり、その半導体チップ本体は分離領域に誘電体絶縁分離膜を介して単結晶島が敷き詰められて構成されており、単結晶島の側面は半導体チップ本体の表面に対し結晶方位で定まる所定の角度を有しており、単結晶島内の集積回路構成素子は他の単結晶島内の集積回路構成素子と半導体チップ本体表面上の表面絶縁保護膜上に設けた配線により結線されている集積回路半導体装置において、
半導体チップ本体の分離領域と誘電体絶縁分離膜とチャネルストッパーの上を渡る配線部分を渡り配線と定義するとき、集積回路半導体装置の電力容量の大きい構成素子は、渡り配線下のチャネルストッパー層表面に表面キャリア濃度低減電界緩和領域（ＳＣａＤＦＲＲ）を設けられていることを特徴とする集積回路半導体装置。
半導体チップ本体の分離領域と誘電体絶縁分離膜とチャネルストッパーの上を渡る配線部分を渡り配線と定義するとき、集積回路半導体装置の電力容量の大きい構成素子は、渡り配線下のチャネルストッパー層表面に表面キャリア濃度低減電界緩和領域（ＳＣａＤＦＲＲ）を設けられていることを特徴とする集積回路半導体装置。
【請求項2】
〔請求項１〕において、前記チャネルストッパーが傾斜チャネルストッパーであり、その表面の前記表面キャリア濃度低減電界緩和領域（ＳＣａＤＦＲＲ）と前記チップ本体の表面との間に厚い埋込絶縁保護膜を設けており、この厚い埋込絶縁保護膜はチップ本体の表面上の前記表面絶縁保護膜に接していることを特徴とする集積回路半導体装置。
【請求項3】
誘電体絶縁分離型集積回路半導体装置であり、その半導体チップ本体は分離領域に誘電体絶縁分離膜を介して単結晶島が敷き詰められて構成されており、単結晶島の側面は半導体チップ本体の表面に対し結晶方位で定まる所定の角度を有しており、単結晶島内の集積回路構成素子は他の単結晶島内の集積回路構成素子と半導体チップ本体上の表面絶縁保護膜を介して配線により結線されている集積回路半導体装置において、
前記誘電体絶縁分離型集積回路半導体装置の前記半導体チップ本体が、前記分離領域に前記集積回路構成素子を含む前記単結晶島が敷き詰められて構成された素子集積基板と、前記素子集積基板の支持機能もしくは支持機能と導電路機能の両方を含む素子支持基板とを重ねて構成されており、
前記集積回路半導体装置の電力容量の大きい構成素子は、単結晶島の島底の前記誘電体絶縁分離膜が削除された単結晶島内に形成された主機能部が、この主機能部に接続して前記素子集積基板内に形成されたドレインもしくはコレクタを介して前記素子支持基板の導電路と接続されて縦型半導体素子として構成されていることを特徴とする集積回路半導体装置。
前記誘電体絶縁分離型集積回路半導体装置の前記半導体チップ本体が、前記分離領域に前記集積回路構成素子を含む前記単結晶島が敷き詰められて構成された素子集積基板と、前記素子集積基板の支持機能もしくは支持機能と導電路機能の両方を含む素子支持基板とを重ねて構成されており、
前記集積回路半導体装置の電力容量の大きい構成素子は、単結晶島の島底の前記誘電体絶縁分離膜が削除された単結晶島内に形成された主機能部が、この主機能部に接続して前記素子集積基板内に形成されたドレインもしくはコレクタを介して前記素子支持基板の導電路と接続されて縦型半導体素子として構成されていることを特徴とする集積回路半導体装置。
【請求項4】
〔請求項３〕において、前記電力容量の大きい構成素子の前記主機能部が形成されている前記単結晶島表面には第１主電極が形成され、且つ前記半導体チップ本体の前記素子支持基板の裏面には第２主電極が形成されており、前記主機能部が形成されている単結晶島に前記誘電体絶縁分離膜を介して隣接する前記分離領域の表面には第３主電極が形成されていることを特徴とし、
前記第２主電極と前記第３の主電極とは電気的に接続されており、従って第１主電極と第２主電極および第３主電極との間の素子は縦型逆導通半導体素子を構成することを特徴とする集積回路半導体装置。
前記第２主電極と前記第３の主電極とは電気的に接続されており、従って第１主電極と第２主電極および第３主電極との間の素子は縦型逆導通半導体素子を構成することを特徴とする集積回路半導体装置。
【請求項5】
〔請求項４〕において、前記縦型逆導通半導体素子がバイポーラ素子であり、そのドリフト層と前記素子集積基板の分離領域とは同一極性であるが、素子支持基板は反対極性であることを特徴とする集積回路半導体装置。
【請求項6】
〔請求項４〕において、前記縦型逆導通半導体素子がユニポーラ素子であり、そのドリフト層と前記素子支持基板の分離領域とは同一極性であるが、前記素子集積基板は反対極性であることを特徴とする集積回路半導体装置。
【請求項7】
〔請求項１〕～〔請求項６〕において、前記逆導通半導体素子が１重バッファー層もしくは２重以上からなる多層バッファー層を有していることを特徴とする集積回路半導体装置。
【請求項8】
〔請求項１〕～〔請求項７〕において、前記半導体チップ本体が、
多結晶面と単結晶面混在貼り付け面を有する前記素子集積基板と単結晶面のみの貼り付け面を有する前記素子支持基板とを貼合せた構造（ＳＰ＆Ｓ－ＤＢＳ）、
もしくは多結晶面と単結晶面混在貼り付け面を有する前記素子集積基板と多結晶面のみの貼り付け面を有する前記素子支持基板とを貼合せた構造（ＳＰ＆Ｐ－ＤＢＳ）のいづれかを有することを特徴とする集積回路半導体装置。
多結晶面と単結晶面混在貼り付け面を有する前記素子集積基板と単結晶面のみの貼り付け面を有する前記素子支持基板とを貼合せた構造（ＳＰ＆Ｓ－ＤＢＳ）、
もしくは多結晶面と単結晶面混在貼り付け面を有する前記素子集積基板と多結晶面のみの貼り付け面を有する前記素子支持基板とを貼合せた構造（ＳＰ＆Ｐ－ＤＢＳ）のいづれかを有することを特徴とする集積回路半導体装置。
【請求項9】
〔請求項１〕～〔請求項９〕において、前記半導体装置がＳｉＣ半導体により構成されていることを特徴とする集積回路半導体装置。
【請求項10】
〔請求項９〕において前記単結晶島は、表面がＣ面すなわち（０００－１）面の結晶面を用いて構成され、側面が{０－３３－８}面で構成され、単結晶島の底面がＳｉ面すなわち（０００１）面で構成された単結晶島結晶面構造を有していることを特徴とする集積回路半導体装置。
【請求項11】
誘電体絶縁分離型集積回路半導体装置であり、その半導体チップ本体は分離領域に誘電体絶縁分離膜を介して単結晶島が敷き詰められて構成されており、単結晶島の側面は半導体チップ本体の表面に対し結晶方位で定まる所定の角度を有しており、単結晶島内の集積回路構成素子は他の単結晶島内の集積回路構成素子と半導体チップ本体表面上の表面絶縁保護膜上に設けた配線により結線されている集積回路半導体装置において、
電力容量の大きい構成素子は，前記表面キャリア濃度低減電界緩和領域（ＳＣａＤＦＲＲ）および
多結晶面と単結晶面混在貼り付け面を有する前記素子集積基板と単結晶面のみもしくは多結晶面のみの貼り付け面を有する前記素子支持基板とを貼合せた構造（ＳＰ＆Ｓ－ＤＢＳ もしくは ＳＰ＆Ｐ－ＤＢＳ）
の両方を有することを特徴とする集積回路半導体装置。
電力容量の大きい構成素子は，前記表面キャリア濃度低減電界緩和領域（ＳＣａＤＦＲＲ）および
多結晶面と単結晶面混在貼り付け面を有する前記素子集積基板と単結晶面のみもしくは多結晶面のみの貼り付け面を有する前記素子支持基板とを貼合せた構造（ＳＰ＆Ｓ－ＤＢＳ もしくは ＳＰ＆Ｐ－ＤＢＳ）
の両方を有することを特徴とする集積回路半導体装置。
【請求項12】
〔請求項１１〕において、電力容量の大きい構成素子は〔請求項１０〕に記載の単結晶島結晶面構造も有していることを特徴とする集積回路半導体装置。
【請求項13】
誘電体絶縁分離型集積回路半導体装置であり、その半導体チップ本体は分離領域に誘電体絶縁分離膜を介して単結晶島が敷き詰められて構成されており、単結晶島の側面は半導体チップ本体の表面に対し結晶方位で定まる所定の角度を有しており、単結晶島内の集積回路構成素子は他の単結晶島内の集積回路構成素子と半導体チップ本体上の表面絶縁保護膜を介して配線により結線されている集積回路半導体装置において、
インバータ回路を内蔵し、このインバータの上アームを[請求項１]もしくは [請求項４] もしくは[請求項１１]もしくは [請求項１２]に記載の電力容量の大きい構成素子を含んで構成していることを特徴とする集積回路半導体装置。
インバータ回路を内蔵し、このインバータの上アームを[請求項１]もしくは [請求項４] もしくは[請求項１１]もしくは [請求項１２]に記載の電力容量の大きい構成素子を含んで構成していることを特徴とする集積回路半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路半導体装置に係わり、特に大電力容量化すなわち高耐圧化および大電流化に好適で、且つ小型低損失化にも好適な高性能パワー集積回路半導体装置に関する。
【背景技術】
【0002】
近年、高耐圧の中小電力容量の出力用素子を集積したＳｉパワー集積回路半導体装置が多様な用途で開発され商用化されてきている。この出力用素子としては、個別素子としても主要な半導体装置として用いられているＳｉ－ＩＧＢＴやＳｉ-ＭＯＳＦＥＴが多用されている。しかし、Ｓｉ－ＩＧＢＴ個別素子としては耐圧６．５ｋＶ・１００Ａ級まで製品供給されているが、パワー集積回路半導体装置としては種々の制約から耐圧０．７ｋＶ・電流容量２０Ａ程度にとどまっており、大電力容量化が要望されている。
一方、パワー集積回路半導体装置の出力用素子として期待されるＳｉ－ＩＧＢＴは個別素子としては近年低損失化などの高性能化を目的に、低オン抵抗化とターンオフ速度の高速化が追求され様々な工夫がこらされ顕著な進展をみせている。その代表的な例として、最近電気自動車用パワー素子として製品化されつつあるが、図７に示す先行技術例１や図８に示す先行技術例２のＳｉ逆導通ＩＧＢＴがあり、各々非特許文献１や２に開示されている。
以下に簡単に説明するが、説明に当たっては簡明にするためｎチャネル素子を例にして説明する。
先行技術例１のコレクタ短絡Ｓｉ－ＩＧＢＴ（ｎチャネル型）では、ｎ－ドリフト層がｐ+コレクタ層に設けたｎ+短絡部によりコレクタ電極に短絡されており、ターンオフ時にｎ－ドリフト層内に残存するキャリアをこのｎ+短絡部を介して排除することによりターンオフ時間を短くし大幅な低損失化を図っている。
一方、パワー集積回路半導体装置の出力用素子として期待されるＳｉ－ＩＧＢＴは個別素子としては近年低損失化などの高性能化を目的に、低オン抵抗化とターンオフ速度の高速化が追求され様々な工夫がこらされ顕著な進展をみせている。その代表的な例として、最近電気自動車用パワー素子として製品化されつつあるが、図７に示す先行技術例１や図８に示す先行技術例２のＳｉ逆導通ＩＧＢＴがあり、各々非特許文献１や２に開示されている。
以下に簡単に説明するが、説明に当たっては簡明にするためｎチャネル素子を例にして説明する。
先行技術例１のコレクタ短絡Ｓｉ－ＩＧＢＴ（ｎチャネル型）では、ｎ－ドリフト層がｐ+コレクタ層に設けたｎ+短絡部によりコレクタ電極に短絡されており、ターンオフ時にｎ－ドリフト層内に残存するキャリアをこのｎ+短絡部を介して排除することによりターンオフ時間を短くし大幅な低損失化を図っている。
【0003】
ところで、開示されている先行技術例１をはじめとするＳｉ逆導通ＩＧＢＴの場合、出力
特性すなわちコレクターエミッタ間電圧（以下、Ｖｃｅと記す）とコレクターエミッタ間
電流（以下、Ｉｃｅと記す）の間のＩｃｅ－Ｖｃｅ特性には、オン直前のコレクターエミ
ッタ間電圧がオン直後のコレクターエミッタ間電圧よりも大きいというスナップバック現
象が発生し、各種の過渡現象を誘発し信頼性を損ねてしまう。オン直前のコレクターエミ
ッタ間電圧を以下ではスナップバック電圧と呼びＶｓｂと記述し、このＶｓｂにおけるコ
レクターエミッタ間電流をスナップバック電流と呼びＩｓｂと記述する。
先行技術例２のＳｉ逆導通ＩＧＢＴ（ｎチャネル型）は、逆導通Ｓｉ－ＩＧＢＴ領域とパ
イロットＩＧＢＴ領域とから構成されている。パイロットＩＧＢＴ領域のコレクタの幅は
逆導通ＩＧＢＴ領域のコレクタの幅よりも大幅に大きくし、小さなＩｓｂでパイロットＩ
ＧＢＴ領域が逆導通ＩＧＢＴ領域に先駆けてオンするようにしてタ－ンオンする際に発生
するスナップッバック現象を抑制して過渡電圧や過渡電流による誤動作を抑え高信頼性化
を図っている。
なお、これらの開示されているＩＧＢＴはｎドリフト層がｎ+短絡部によりコレクタ電極
に短絡されているので、逆電圧に対する阻止能力がないために、逆導通ＩＧＢＴと総称さ
れている。それ故、以下ではいずれも逆導通ＩＧＢＴと呼ぶ。
特性すなわちコレクターエミッタ間電圧（以下、Ｖｃｅと記す）とコレクターエミッタ間
電流（以下、Ｉｃｅと記す）の間のＩｃｅ－Ｖｃｅ特性には、オン直前のコレクターエミ
ッタ間電圧がオン直後のコレクターエミッタ間電圧よりも大きいというスナップバック現
象が発生し、各種の過渡現象を誘発し信頼性を損ねてしまう。オン直前のコレクターエミ
ッタ間電圧を以下ではスナップバック電圧と呼びＶｓｂと記述し、このＶｓｂにおけるコ
レクターエミッタ間電流をスナップバック電流と呼びＩｓｂと記述する。
先行技術例２のＳｉ逆導通ＩＧＢＴ（ｎチャネル型）は、逆導通Ｓｉ－ＩＧＢＴ領域とパ
イロットＩＧＢＴ領域とから構成されている。パイロットＩＧＢＴ領域のコレクタの幅は
逆導通ＩＧＢＴ領域のコレクタの幅よりも大幅に大きくし、小さなＩｓｂでパイロットＩ
ＧＢＴ領域が逆導通ＩＧＢＴ領域に先駆けてオンするようにしてタ－ンオンする際に発生
するスナップッバック現象を抑制して過渡電圧や過渡電流による誤動作を抑え高信頼性化
を図っている。
なお、これらの開示されているＩＧＢＴはｎドリフト層がｎ+短絡部によりコレクタ電極
に短絡されているので、逆電圧に対する阻止能力がないために、逆導通ＩＧＢＴと総称さ
れている。それ故、以下ではいずれも逆導通ＩＧＢＴと呼ぶ。
【0004】
一方、発明者等による先行技術例３は、制御用低耐圧縦型素子及び横型素子と出力用の高耐圧縦型ＩＧＢＴとを同一チップに集積した６５０Ｖ２５Ａ級の誘電体分離型集積回路を開示している。その制御用素子部では駆動回路や保護回路を集積し高性能機能の高密度化と高集積化が図れることを示唆する一方、出力用ＩＧＢＴは縦型構造にすることによりドリフト抵抗を大幅に低減して低オン抵抗化と大電流容量化を図ることにより、パワー集積回路半導体装置の大幅な大電流化と低損失化と高性能化を達成している。
【0005】
なお、近年ＳｉＣ半導体のようなワイドギャップ半導体を用いて高耐圧の大電力および中
電力用半導体装置の開発が推進され、ＳｉＣ－ＭＯＳＦＥＴ個別素子やＳｉＣ－ＩＧＢＴ
個別素子に代表される半導体装置の大幅な性能改善が進められている。例えば、先行技術
例４では６．５ｋＶ級ＳｉＣ－ＭＯＳＦＥＴ個別素子が開示されている。この素子におい
てはインバータ等の用途には不可欠なフライホイーリングダイオード(以下ではＦＷＤと
記述する)としてＳｉＣショットキーダイオードを内蔵させており、ＳｉＣ半導体装置に
特有のオン電圧劣化を抑制し高性能化と高信頼性の達成を図っている。
しかしＳｉＣ半導体のようなワイドギャップ半導体は、半導体チップの結晶品質や大面積
化に加えて種々の課題が多く、基本要素回路の開発が始まりつつある段階であり、制御回
路や高耐圧大電流出力用素子を集積した本格的なパワー集積回路半導体装置の開発例や実
用化例は見当たらない。
電力用半導体装置の開発が推進され、ＳｉＣ－ＭＯＳＦＥＴ個別素子やＳｉＣ－ＩＧＢＴ
個別素子に代表される半導体装置の大幅な性能改善が進められている。例えば、先行技術
例４では６．５ｋＶ級ＳｉＣ－ＭＯＳＦＥＴ個別素子が開示されている。この素子におい
てはインバータ等の用途には不可欠なフライホイーリングダイオード(以下ではＦＷＤと
記述する)としてＳｉＣショットキーダイオードを内蔵させており、ＳｉＣ半導体装置に
特有のオン電圧劣化を抑制し高性能化と高信頼性の達成を図っている。
しかしＳｉＣ半導体のようなワイドギャップ半導体は、半導体チップの結晶品質や大面積
化に加えて種々の課題が多く、基本要素回路の開発が始まりつつある段階であり、制御回
路や高耐圧大電流出力用素子を集積した本格的なパワー集積回路半導体装置の開発例や実
用化例は見当たらない。
【先行技術文献】
【非特許文献】
【0006】
【非特許文献1】ハジメ・アキヤマ （Ｈａｊｉｍｅ ＡＫＩＹＡＭＡ）、他５名、ＥＦＥＣＴＳ ＯＦ ＳＨＯＲＴＥＤ ＣＯＬＬＥＣＴＯＲ ＯＮ ＣＨＡＲＡＣＴＥＲＩＳＴＩＣＳ ＯＦ ＩＧＢＴＳ、プロシーディングス オブ ザ セカンド インターナショナル シンポジューム オン パワー セミコンダクタ デバイシズ アンド ＩＣｓ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ），１９９０年４月、ｐ．１３１－１３６．
【非特許文献2】リウタウラス ストラスタ （Ｌｉｔａｕｒａｓ Ｓｔｏｒａｓｔａ），他２名、Ａ Ｃｏｍｐａｒｉｓｏｎ ｏｆ ｃｈａｒｇｅ ｄｙｎａｍｉｃｓ ｉｎ ｔｈｅ Ｒｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ ＲＣＩＧＢＴ ａｎｄ Ｂｉ－ｍｏｄｅ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ ＢｉＧＴ、プロシーディングス オブ ザ トエンテイセカンド インターナショナル シンポジューム オン パワー セミコンダクタ デバイシズ アンド ＩＣｓ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ），１０１０年６月、ｐ．３９１－３９４.
【非特許文献3】ミゾグチ（Ｔ.MIZOGUTI）、スガワラ（Y.Sugawara）他２名、６００Ｖ,２５Ａ Ｄｉｅｌｅｃｔｒｉｃａｌｌｙ-Iｓｏｌａｔｅｄ Pｏｗｅｒ IＣ Ｖｅｒｔｉｃａｌ ＩＧＢＴ, プロシーディングス オブ ザ トエンテイセカンド インターナショナル シンポジューム オン パワー セミコンダクタ デバイシズ アンド ＩＣｓ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ３ｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ），２０１７年４月、ｐ．４０－４４．
【非特許文献4】コータロウ カワハラ （Ｋｏｕｔａｒｏｕ ＫＡＷＡＨＡＲＡ）、他９名、６．５ｋＶ Ｓｃｈｏｔｔｋｙ-Barrier-Ｄｉｏｄｅ-Ｅｍｂｅｄｄｅｄ ＳｉＣ-ＭＯＳＦＥＴ ｆｏｒ Ｃｏｍａｃｔ Ｆｕｌｌ-Ｕｎｉｐｏｌａｒ Ｍｏｄｅｕｌｅ．プロシーディングス オブ ザ セカンド インターナショナル シンポジューム オン パワー セミコンダクタ デバイシズ アンド ＩＣｓ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ），２０１７年６月、ｐ．４１－４４．
【発明の概要】
【発明が解決しようとする課題】
【0007】
上記のように、現在パワー集積回路半導体装置としては種々の技術的問題から耐圧０．７
ｋＶ電流容量２５Ａ程度以下にとどまっており、各種の新しいニーズに対応するために
大電力容量化が重要な課題である。大電力容量化には高耐圧化と大電流化のいずれも
達成しなければならない。しかも、妥当な経済性を有するチップサイズ（例えば２０ｍｍ
ｘ２０ｍｍ程度以下）で達成しなければならない。
前述したが、パワー集積回路半導体装置の出力用素子として期待されるＩＧＢＴ個別素子
やＭＯＳＦＥＴ個別素子では、近年低損失化などの高性能化を目的に、低オン抵抗化とタ
ーンオフ速度の高速化が追求され好適な素子として逆導通ＩＧＢＴや逆導通ＭＯＳＦＥＴ
が注目されている。本明細書では逆導通半導体素子を[０００３]の総称よりは狭義に捉え
、素子内の高耐圧ｐｎ主接合を逆バイアス時にインバータ等に不可欠なＦＷＤとして機能
させる素子を逆導通半導体素子と定義する。この場合、ＦＷＤが素子内に内在しているの
で別途新たに導入もしくは形成しなくてよく、出力用素子のチップ占有面積をほぼ半分近
くにでき大幅な集積回路半導体装置チップの面積低減による低コスト化が見込めるからで
ある。しかし、この定義の逆導通半導体素子には以下に記述する種々の技術的課題があり、パワー集積回路半導体装置に搭載され実用化に到っている例は見当たらない。
ｋＶ電流容量２５Ａ程度以下にとどまっており、各種の新しいニーズに対応するために
大電力容量化が重要な課題である。大電力容量化には高耐圧化と大電流化のいずれも
達成しなければならない。しかも、妥当な経済性を有するチップサイズ（例えば２０ｍｍ
ｘ２０ｍｍ程度以下）で達成しなければならない。
前述したが、パワー集積回路半導体装置の出力用素子として期待されるＩＧＢＴ個別素子
やＭＯＳＦＥＴ個別素子では、近年低損失化などの高性能化を目的に、低オン抵抗化とタ
ーンオフ速度の高速化が追求され好適な素子として逆導通ＩＧＢＴや逆導通ＭＯＳＦＥＴ
が注目されている。本明細書では逆導通半導体素子を[０００３]の総称よりは狭義に捉え
、素子内の高耐圧ｐｎ主接合を逆バイアス時にインバータ等に不可欠なＦＷＤとして機能
させる素子を逆導通半導体素子と定義する。この場合、ＦＷＤが素子内に内在しているの
で別途新たに導入もしくは形成しなくてよく、出力用素子のチップ占有面積をほぼ半分近
くにでき大幅な集積回路半導体装置チップの面積低減による低コスト化が見込めるからで
ある。しかし、この定義の逆導通半導体素子には以下に記述する種々の技術的課題があり、パワー集積回路半導体装置に搭載され実用化に到っている例は見当たらない。
【0008】
ＥＶなどのモーバイル機器分野に代表されるように種々の産業分野で、小型軽量で低損失
且つ低コストで１ｋＶ１０Ａ以上の半導体装置に対する需要は旺盛であり、現在半導体モジュールで対応しているが、パワー集積回路半導体装置は更なる大幅な小型軽量化且つ低損失化・低コスト化が見込める。従って先行技術の技術的問題を解決し、低損失化や高性能化（例えば高信頼性等）に好適な逆導通ＩＧＢＴや逆導通ＭＯＳＦＥＴ等の逆導通半導体素子を搭載できる構造を考案し、１ｋＶ以上の高耐圧で電流容量の大きいパワー集積回路半導体装置を実現することは重要な第１の課題である。
且つ低コストで１ｋＶ１０Ａ以上の半導体装置に対する需要は旺盛であり、現在半導体モジュールで対応しているが、パワー集積回路半導体装置は更なる大幅な小型軽量化且つ低損失化・低コスト化が見込める。従って先行技術の技術的問題を解決し、低損失化や高性能化（例えば高信頼性等）に好適な逆導通ＩＧＢＴや逆導通ＭＯＳＦＥＴ等の逆導通半導体素子を搭載できる構造を考案し、１ｋＶ以上の高耐圧で電流容量の大きいパワー集積回路半導体装置を実現することは重要な第１の課題である。
【0009】
先行技術例３では誘電体型集積回路半導体装置の出力用ＩＧＢＴを縦型構造にしてドリ
フト抵抗を大幅に低減し、低オン抵抗化と大電流容量化に成功しているが、逆導通半導体
素子は想定されておらず、何ら言及されてもいない。先行技術例３の構造では先行技術例
1および２の個別素子のように素子裏面のコレクタ電極側に短絡部を設けることは厚いｐ+
コレクタを用いているので困難であり、従って、逆導通半導体素子を搭載してターンオフ
時間短縮によるスイッチング損失の大幅低減に基づく低損失化は享受できておらず、また
ＩＧＢＴに内在するｐボディの接合を用いてＦＷＤ機能を達成することもできず、従って
チップ内に新たに内蔵しチップ面積の大幅な増大を招くか外付けせざるをえない。逆導通
半導体素子を小占有面積且つ低損失で搭載できるようにすることはパワー集積回路半導体
装置において解決すべき第２の課題である。
フト抵抗を大幅に低減し、低オン抵抗化と大電流容量化に成功しているが、逆導通半導体
素子は想定されておらず、何ら言及されてもいない。先行技術例３の構造では先行技術例
1および２の個別素子のように素子裏面のコレクタ電極側に短絡部を設けることは厚いｐ+
コレクタを用いているので困難であり、従って、逆導通半導体素子を搭載してターンオフ
時間短縮によるスイッチング損失の大幅低減に基づく低損失化は享受できておらず、また
ＩＧＢＴに内在するｐボディの接合を用いてＦＷＤ機能を達成することもできず、従って
チップ内に新たに内蔵しチップ面積の大幅な増大を招くか外付けせざるをえない。逆導通
半導体素子を小占有面積且つ低損失で搭載できるようにすることはパワー集積回路半導体
装置において解決すべき第２の課題である。
【0010】
ところで、逆導通ＩＧＢＴのような逆導通半導体装置はオン直前から直後に推移するまで
の時間すなわちターンオン時間が短いので、スナップバック現象が発生するとターンオン
時に 急峻な電圧変化（以下ｄＶ／ｄｔと表記）や急峻な電流変化（以下ｄI／ｄｔと表
記）を生じる。この結果、回路内に存在する寄生容量により急峻な跳ね上がり電流（Ｃ・
ｄｖ／ｄｔ）が、また寄生リアクトルにより急峻な跳ね上がり電圧（Ｌ・ｄＩ／ｄｔ）が
生じ、これに起因して大きな過度現象が誘発される。このため、この逆導通ＩＧＢＴのよ
うな逆導通半導体装置を用いた回路に大きな擾乱を招いてしまい、誤動作を生じたり、場
合によっては素子や回路の損傷に至り著しく信頼性を損なってしまう。従ってスナップバ
ック現象の抑制もしくは解消は、狭いチップ面積に各種回路を集積しているパワー集積回
路半導体装置においては極めて深刻な第３の課題である。
の時間すなわちターンオン時間が短いので、スナップバック現象が発生するとターンオン
時に 急峻な電圧変化（以下ｄＶ／ｄｔと表記）や急峻な電流変化（以下ｄI／ｄｔと表
記）を生じる。この結果、回路内に存在する寄生容量により急峻な跳ね上がり電流（Ｃ・
ｄｖ／ｄｔ）が、また寄生リアクトルにより急峻な跳ね上がり電圧（Ｌ・ｄＩ／ｄｔ）が
生じ、これに起因して大きな過度現象が誘発される。このため、この逆導通ＩＧＢＴのよ
うな逆導通半導体装置を用いた回路に大きな擾乱を招いてしまい、誤動作を生じたり、場
合によっては素子や回路の損傷に至り著しく信頼性を損なってしまう。従ってスナップバ
ック現象の抑制もしくは解消は、狭いチップ面積に各種回路を集積しているパワー集積回
路半導体装置においては極めて深刻な第３の課題である。
【0011】
また、先行技術例２のＳｉ逆導通ＩＧＢＴでは、多数の逆導通ＩＧＢＴセルから構成さ
れる逆導通ＩＧＢＴ領域に隣接してパイロットＩＧＢＴ領域を設けている。パイロットＩ
ＧＢＴ領域のｐ+コレクタ幅は逆導通ＩＧＢＴ領域のＩＧＢＴセルのｐ+コレクタ幅よりも
大幅に大きくすることによりｐ+コレクタ上のバッファー層の横方向抵抗を非常に大きく
しており、従ってまず小さいＩｓｂでパイロットＩＧＢＴ領域をオンさせるようにしてい
る。これにより、パイロットＩＧＢＴ領域のスナップバック現象を抑制している。
しかし、この先行技術例２の場合は全体のＩＧＢＴチップ面積に占めるパイロットＩＧ
ＢＴ領域の面積がかなり大きくなってしまう。例えば、先行技術例２の場合、データから
読み取ると、３．３ｋＶ設計のＳｉ逆導通ＩＧＢＴ標準セルのｐ+コレクタ幅が１８０ミ
クロンメートルであるのに対し、パイロットＩＧＢＴのｐ+コレクタ幅を約３．６倍の６
５０ミクロンメートル以上にすることにより、Ｖｓｂをビルトイン電圧である０．７Ｖ程
度にしてスナップバック現象を解消している。逆導通ＩＧＢＴ標準セルのｐ+コレクタ幅
をはるかに小さくし微細化すると標準セルの横抵抗が小さくなるので、コレクタ接合のビ
ルトイン電圧Ｖｂｉを得るためにより大きな電流が必要となるため、パイロットＩＧＢＴ
のｐ+コレクタ幅もこれに対応して大きくする必要がある。この結果、スナップバック現
象は解消されるが、所定面積のＩＧＢＴチップ全体に占める逆導通ＩＧＢＴ標準セル領域
の面積が少なくなるので、所定のチップ内に集積する標準セル数が減少し、オン抵抗が増
大するとともにターンオフ時に残存するキャリアを排除するという本来の逆導通ＩＧＢＴ
の機能が有効に発揮できなくなってしまう。歩留まりなどの経済性の点から素子のチップ
サイズが２０ｍｍｘ２０ｍｍ程度以下に設定される現状では、逆導通半導体素子のスナッ
プバック現象を小さい占有面積で解消することはパワー集積回路半導体装置において重要
な問題であり、解決すべき第４の課題である。
れる逆導通ＩＧＢＴ領域に隣接してパイロットＩＧＢＴ領域を設けている。パイロットＩ
ＧＢＴ領域のｐ+コレクタ幅は逆導通ＩＧＢＴ領域のＩＧＢＴセルのｐ+コレクタ幅よりも
大幅に大きくすることによりｐ+コレクタ上のバッファー層の横方向抵抗を非常に大きく
しており、従ってまず小さいＩｓｂでパイロットＩＧＢＴ領域をオンさせるようにしてい
る。これにより、パイロットＩＧＢＴ領域のスナップバック現象を抑制している。
しかし、この先行技術例２の場合は全体のＩＧＢＴチップ面積に占めるパイロットＩＧ
ＢＴ領域の面積がかなり大きくなってしまう。例えば、先行技術例２の場合、データから
読み取ると、３．３ｋＶ設計のＳｉ逆導通ＩＧＢＴ標準セルのｐ+コレクタ幅が１８０ミ
クロンメートルであるのに対し、パイロットＩＧＢＴのｐ+コレクタ幅を約３．６倍の６
５０ミクロンメートル以上にすることにより、Ｖｓｂをビルトイン電圧である０．７Ｖ程
度にしてスナップバック現象を解消している。逆導通ＩＧＢＴ標準セルのｐ+コレクタ幅
をはるかに小さくし微細化すると標準セルの横抵抗が小さくなるので、コレクタ接合のビ
ルトイン電圧Ｖｂｉを得るためにより大きな電流が必要となるため、パイロットＩＧＢＴ
のｐ+コレクタ幅もこれに対応して大きくする必要がある。この結果、スナップバック現
象は解消されるが、所定面積のＩＧＢＴチップ全体に占める逆導通ＩＧＢＴ標準セル領域
の面積が少なくなるので、所定のチップ内に集積する標準セル数が減少し、オン抵抗が増
大するとともにターンオフ時に残存するキャリアを排除するという本来の逆導通ＩＧＢＴ
の機能が有効に発揮できなくなってしまう。歩留まりなどの経済性の点から素子のチップ
サイズが２０ｍｍｘ２０ｍｍ程度以下に設定される現状では、逆導通半導体素子のスナッ
プバック現象を小さい占有面積で解消することはパワー集積回路半導体装置において重要
な問題であり、解決すべき第４の課題である。
【0012】
先行技術例４ではＳｉＣ－ＭＯＳＦＥＴにＦＷＤとしてＳｉＣショットキーダイオードを
内蔵させており、オン電圧劣化を抑制し高信頼性化することには成功しているが、専有チ
ップ面積は２倍程度に大幅に増大してしまう。更なる高温もしくは高耐圧になるとドリフ
ト抵抗が大幅に増大するので、低損失化を図るには更なる大幅なＳｉＣショットキーダイ
オードの面積増加が避けられない。また逆導通ＩＧＢＴのように、事故などによる過大電
流到来時もしくは過大電流供給時にはＩＧＢＴを動作させて電導度変調にともなう低オン
抵抗化により電流耐量を増加させることができないので、素子の損傷を免れるためには想
定される過電流に対応してＳｉＣ－ＭＯＳＦＥＴとＳｉＣ－ＦＷＤの専有チップ面積を更
に増大させておく必要がある。
現在の２０ｍｍｘ２０ｍｍ程度に制約される集積回路半導体装置チップの面積においては
、上記のＦＷＤによる専有面積の増大は重要な問題であり、解決すべき第５の課題である。
内蔵させており、オン電圧劣化を抑制し高信頼性化することには成功しているが、専有チ
ップ面積は２倍程度に大幅に増大してしまう。更なる高温もしくは高耐圧になるとドリフ
ト抵抗が大幅に増大するので、低損失化を図るには更なる大幅なＳｉＣショットキーダイ
オードの面積増加が避けられない。また逆導通ＩＧＢＴのように、事故などによる過大電
流到来時もしくは過大電流供給時にはＩＧＢＴを動作させて電導度変調にともなう低オン
抵抗化により電流耐量を増加させることができないので、素子の損傷を免れるためには想
定される過電流に対応してＳｉＣ－ＭＯＳＦＥＴとＳｉＣ－ＦＷＤの専有チップ面積を更
に増大させておく必要がある。
現在の２０ｍｍｘ２０ｍｍ程度に制約される集積回路半導体装置チップの面積においては
、上記のＦＷＤによる専有面積の増大は重要な問題であり、解決すべき第５の課題である。
【0013】
本発明は、前記の従来技術の課題を解決し大電力容量化を図るために、電力容量の大きい構成素子すなわち高耐圧且つ（もしくは）大電流容量の構成素子、特に逆導通半導体素子を搭載できるパワー集積回路半導体装置の構造を提供することを目的にする。また、搭載する電力容量の大きい構成素子を小占有面積もしくは低損失にできる構造のパワー集積回路半導体装置を提供することを目的にする。また別途ＦＷＤを集積することなくＦＷＤ機能を達成することにより、チップサイズを低減できる高性能逆導通パワー集積回路半導体装置を提供することを目的にする。更に、出力用高性能逆導通パワー集積回路半導体装置のスナップバック現象を抑制もしくは解消するとともに、これをより小さい占有面積で解消できる信頼性の高いパワー集積回路半導体装置を提供することを目的にする。またＳｉＣ等のワイドギャップ半導体を用いてオン電圧劣化を解消もしくは抑制できる信頼性の高い高性能逆導通パワー集積回路半導体装置を提供することを目的にする。
【課題を解決するための手段】
【0014】
【解決手段】
【0015】
説明に先立ち、集積回路半導体装置において、集積回路構成素子は他の集積回路構成素子
と半導体チップ本体上の表面絶縁保護膜を介して配線により結線されており、半導体チッ
プ本体内の表面に露出した構成素子間の分離領域と誘電体絶縁分離膜と傾斜チャネル
ストッパーとの上を渡る配線部分を渡り配線と定義する。
また、半導体装置チップから電極や配線や絶縁保護膜などを除いた半導体部分をチップ本
体と定義してこの名称で記述する。
チップ本体は素子集積基板とその下に素子支持基板を重ねて構成されている。素子を形成した単結晶島が誘電体絶縁分離膜を介して敷き詰められた分離領域で構成されるチップ本体の上部を素子集積基板と定義し、この基板を支持するとともにその中の全部もしくは一部が素子の導電路および放熱路として機能するチップ本体の下部を素子支持基板と定義し、以下ではこれらの名称で記述する。
なお、以下では煩雑さを避け理解を容易にするために、ｎチャネルタイプのＩＧＢＴとｎチャネルタイプのＭＯＳＦＥＴを電力容量の大きい構成素子（例えば出力用素子）とするパワー集積回路半導体装置を対象にして説明する。
と半導体チップ本体上の表面絶縁保護膜を介して配線により結線されており、半導体チッ
プ本体内の表面に露出した構成素子間の分離領域と誘電体絶縁分離膜と傾斜チャネル
ストッパーとの上を渡る配線部分を渡り配線と定義する。
また、半導体装置チップから電極や配線や絶縁保護膜などを除いた半導体部分をチップ本
体と定義してこの名称で記述する。
チップ本体は素子集積基板とその下に素子支持基板を重ねて構成されている。素子を形成した単結晶島が誘電体絶縁分離膜を介して敷き詰められた分離領域で構成されるチップ本体の上部を素子集積基板と定義し、この基板を支持するとともにその中の全部もしくは一部が素子の導電路および放熱路として機能するチップ本体の下部を素子支持基板と定義し、以下ではこれらの名称で記述する。
なお、以下では煩雑さを避け理解を容易にするために、ｎチャネルタイプのＩＧＢＴとｎチャネルタイプのＭＯＳＦＥＴを電力容量の大きい構成素子（例えば出力用素子）とするパワー集積回路半導体装置を対象にして説明する。
【0016】
上記した課題を解決し本発明の目的を達成するため、この発明にかかるパワー集積回路
半導体装置は
誘電体絶縁分離型集積回路半導体装置であり、その半導体チップ本体は分離領域に
誘電体絶縁分離膜を介して単結晶島が敷き詰められて構成されており、単結晶島の側面は
半導体チップ本体の表面に対し結晶方位で定まる所定の角度を有しており、単結晶島内の
集積回路構成素子は他の単結晶島内の集積回路構成素子と半導体チップ本体上の表面絶縁
保護膜を介して配線により結線されている集積回路半導体装置において、
電力容量の大きい構成素子は渡り配線下の傾斜チャネルストッパー層表面に新規な表面
キャリア濃度低減電界緩和領域（Surface Carrier density Decrease electric Field Reduction Region 略してＳＣａＤＦＲＲ、読み方スキャッドＦＲＲ）を設けられている
ことを特徴とする。
半導体装置は
誘電体絶縁分離型集積回路半導体装置であり、その半導体チップ本体は分離領域に
誘電体絶縁分離膜を介して単結晶島が敷き詰められて構成されており、単結晶島の側面は
半導体チップ本体の表面に対し結晶方位で定まる所定の角度を有しており、単結晶島内の
集積回路構成素子は他の単結晶島内の集積回路構成素子と半導体チップ本体上の表面絶縁
保護膜を介して配線により結線されている集積回路半導体装置において、
電力容量の大きい構成素子は渡り配線下の傾斜チャネルストッパー層表面に新規な表面
キャリア濃度低減電界緩和領域（Surface Carrier density Decrease electric Field Reduction Region 略してＳＣａＤＦＲＲ、読み方スキャッドＦＲＲ）を設けられている
ことを特徴とする。
【0017】
上記した課題を解決し本発明の目的を達成するため、この発明にかかるパワー集積回路
半導体装置は、
電力容量の大きい構成素子が前記傾斜チャネルストッパー層表面の前記表面キャリア濃度低減電界緩和領域ＳＣａＤＦＲＲと前記チップ本体の表面との間に厚い埋込絶縁保護膜を設け、この厚い埋込絶縁保護膜に接してチップ本体の表面上に前記表面絶縁保護膜を設けていることを特徴とする。
半導体装置は、
電力容量の大きい構成素子が前記傾斜チャネルストッパー層表面の前記表面キャリア濃度低減電界緩和領域ＳＣａＤＦＲＲと前記チップ本体の表面との間に厚い埋込絶縁保護膜を設け、この厚い埋込絶縁保護膜に接してチップ本体の表面上に前記表面絶縁保護膜を設けていることを特徴とする。
【0018】
上記した課題を解決し本発明の目的を達成するため、この発明にかかるパワー集積回路
半導体装置は
前記誘電体絶縁分離型集積回路半導体装置の前記半導体チップ本体が素子集積基板と素子
支持基板とを重ねて構成されており、
電力容量の大きい構成素子は、素子集積基板内の単結晶島の島底の誘電体絶縁分離膜が削
除された単結晶島内に主機能部が形成され、この主機能部に接続して前記素子集積基板内
に形成されたドレインもしくはコレクタを介して前記素子支持基板の導電路と接続されて
縦型半導体素子として構成されていることを特徴とする。
主機能部とは素子を構成するチップ本体内の構造因子からドレインもしくはコレクタもし
くは短絡部を除外した残りの構造因子を集約して示す呼称である。
半導体装置は
前記誘電体絶縁分離型集積回路半導体装置の前記半導体チップ本体が素子集積基板と素子
支持基板とを重ねて構成されており、
電力容量の大きい構成素子は、素子集積基板内の単結晶島の島底の誘電体絶縁分離膜が削
除された単結晶島内に主機能部が形成され、この主機能部に接続して前記素子集積基板内
に形成されたドレインもしくはコレクタを介して前記素子支持基板の導電路と接続されて
縦型半導体素子として構成されていることを特徴とする。
主機能部とは素子を構成するチップ本体内の構造因子からドレインもしくはコレクタもし
くは短絡部を除外した残りの構造因子を集約して示す呼称である。
【0019】
上記した課題を解決し本発明の目的を達成するため、この発明にかかるパワー集積回路
半導体装置は、
前記電力容量の大きい構成素子の前記主機能部が形成されている前記単結晶島表面には第１主電極が形成され、且つ前記半導体チップ本体の前記素子支持基板の裏面には第２主電極が形成されており、前記主機能部が形成されている単結晶島に前記誘電体絶縁分離膜を介して隣接する前記分離領域の表面には第３主電極が形成されていることを特徴とし、前記第２主電極と前記第３主電極とは電気的に接続されており、従って第１主電極と第２主電極および第３主電極との間の素子は縦型逆導通半導体素子を構成することを特徴とする。
半導体装置は、
前記電力容量の大きい構成素子の前記主機能部が形成されている前記単結晶島表面には第１主電極が形成され、且つ前記半導体チップ本体の前記素子支持基板の裏面には第２主電極が形成されており、前記主機能部が形成されている単結晶島に前記誘電体絶縁分離膜を介して隣接する前記分離領域の表面には第３主電極が形成されていることを特徴とし、前記第２主電極と前記第３主電極とは電気的に接続されており、従って第１主電極と第２主電極および第３主電極との間の素子は縦型逆導通半導体素子を構成することを特徴とする。
【0020】
上記した課題を解決し本発明の目的を達成するため、この発明にかかるパワー集積回路
半導体装置は
前記縦型逆導通半導体素子がバイポーラ素子であり、そのドリフト層と前記素子集積基板
の分離領域とは同一極性であるが、素子支持基板は反対極性であることを特徴とする。
上記した課題を解決し本発明の目的を達成するため、この発明にかかるパワー集積回路
半導体装置は、
前記縦型逆導通半導体素子がユニポーラ素子であり、ドリフト層と素子支持基板とは同一
極性であり、素子集積基板の分離領域とは反対極性であることを特徴とする。
半導体装置は
前記縦型逆導通半導体素子がバイポーラ素子であり、そのドリフト層と前記素子集積基板
の分離領域とは同一極性であるが、素子支持基板は反対極性であることを特徴とする。
上記した課題を解決し本発明の目的を達成するため、この発明にかかるパワー集積回路
半導体装置は、
前記縦型逆導通半導体素子がユニポーラ素子であり、ドリフト層と素子支持基板とは同一
極性であり、素子集積基板の分離領域とは反対極性であることを特徴とする。
【0021】
上記した課題を解決し本発明の目的を達成するため、この発明にかかるパワー集積回路半
導体装置は、前記逆導通半導体素子が１重バッファー層もしくは２重以上からなる多重バ
ッファー層を有することを特徴とする。
導体装置は、前記逆導通半導体素子が１重バッファー層もしくは２重以上からなる多重バ
ッファー層を有することを特徴とする。
【0022】
上記した課題を解決し本発明の目的を達成するため、この発明にかかるパワー集積回路半導体装置は、前記半導体チップ本体が多結晶面と単結晶面の混在する貼り付け面を有する前記素子集積基板と単結晶面のみの貼り付け面もしくは多結晶面のみの貼り付け面を有する前記素子支持基板との貼り付け面同士を直接貼合せた構造を有することを特徴とする。
以下では従来の各種誘電体分離型パワー集積回路半導体装置における貼り付け構造との差異を明確にし混乱を避けるために、前記素子集積基板が多結晶面と単結晶面の混在する貼り付け面であり上記の素子支持基板が単結晶面のみの貼り付け面である場合をSingle and Poly mixed crystal surface & Single crystal surface Direct Bonding Structure 略してＳＰ＆Ｓ-ＤＢＳと表記する。
また前記素子集積基板は同じであるが上記の素子支持基板が多結晶面のみの貼り付け面である場合をSingle and Poly mixed crystal surface & Poly crystal surface Direct Bonding Structure 略してＳＰ＆Ｐ-ＤＢＳと表記する。
以下では従来の各種誘電体分離型パワー集積回路半導体装置における貼り付け構造との差異を明確にし混乱を避けるために、前記素子集積基板が多結晶面と単結晶面の混在する貼り付け面であり上記の素子支持基板が単結晶面のみの貼り付け面である場合をSingle and Poly mixed crystal surface & Single crystal surface Direct Bonding Structure 略してＳＰ＆Ｓ-ＤＢＳと表記する。
また前記素子集積基板は同じであるが上記の素子支持基板が多結晶面のみの貼り付け面である場合をSingle and Poly mixed crystal surface & Poly crystal surface Direct Bonding Structure 略してＳＰ＆Ｐ-ＤＢＳと表記する。
【0023】
上記した課題を解決し本発明の目的を達成するため、この発明にかかるパワー集積回路半導体装置は、前記半導体装置がＳｉＣ半導体により構成されていることを特徴とする。
またＳｉＣ半導体により構成されているパワー集積回路半導体装置の前記単結晶島の表面は、Ｃ面すなわち（０００－１）面の結晶面を用いて構成され、側面は{０－３３－８}面で構成され、単結晶島の底面はＳｉ面すなわち（０００１）面で構成されていることを特徴とする。
またＳｉＣ半導体により構成されているパワー集積回路半導体装置の前記単結晶島の表面は、Ｃ面すなわち（０００－１）面の結晶面を用いて構成され、側面は{０－３３－８}面で構成され、単結晶島の底面はＳｉ面すなわち（０００１）面で構成されていることを特徴とする。
【0024】
上記した課題を解決し本発明の目的を達成するため、この発明にかかるパワー集積回路半
導体装置は、
誘電体絶縁分離型集積回路半導体装置であり、その半導体チップ本体は分離領域に誘電体絶縁分離膜を介して単結晶島が敷き詰められて構成されており、単結晶島の側面は半導体チップ本体の表面に対し結晶方位で定まる所定の角度を有しており、単結晶島内の集積回路構成素子は他の単結晶島内の集積回路構成素子と半導体チップ本体表面上の表面絶縁保護膜上に設けた配線により結線されている集積回路半導体装置において、
電力容量の大きい構成素子は，前記表面キャリア濃度低減電界緩和領域（ＳＣａＤＦＲＲ）および
多結晶面と単結晶面混在貼り付け面を有する前記素子集積基板と単結晶面のみもしくは多結晶面のみの貼り付け面を有する前記素子支持基板とを貼合せた構造（ＳＰ＆Ｓ-ＤＢＳ もしくは ＳＰ＆Ｐ-ＤＢＳ）
の両方を有することを特徴とする。
また、電力容量の大きい構成素子は前記の単結晶島結晶面構造も有していることを特徴とする。
導体装置は、
誘電体絶縁分離型集積回路半導体装置であり、その半導体チップ本体は分離領域に誘電体絶縁分離膜を介して単結晶島が敷き詰められて構成されており、単結晶島の側面は半導体チップ本体の表面に対し結晶方位で定まる所定の角度を有しており、単結晶島内の集積回路構成素子は他の単結晶島内の集積回路構成素子と半導体チップ本体表面上の表面絶縁保護膜上に設けた配線により結線されている集積回路半導体装置において、
電力容量の大きい構成素子は，前記表面キャリア濃度低減電界緩和領域（ＳＣａＤＦＲＲ）および
多結晶面と単結晶面混在貼り付け面を有する前記素子集積基板と単結晶面のみもしくは多結晶面のみの貼り付け面を有する前記素子支持基板とを貼合せた構造（ＳＰ＆Ｓ-ＤＢＳ もしくは ＳＰ＆Ｐ-ＤＢＳ）
の両方を有することを特徴とする。
また、電力容量の大きい構成素子は前記の単結晶島結晶面構造も有していることを特徴とする。
【0025】
誘電体絶縁分離型集積回路半導体装置であり、その半導体チップ本体は分離領域に誘電体絶縁分離膜を介して単結晶島が敷き詰められて構成されており、単結晶島の側面は半導体チップ本体の表面に対し結晶方位で定まる所定の角度を有しており、単結晶島内の集積回路構成素子は他の単結晶島内の集積回路構成素子と半導体チップ本体上の表面絶縁保護膜を介して配線により結線されている集積回路半導体装置において、
インバータ回路を内蔵し、このインバータの上アームを[００１６]もしくは [００１９] もしくは[００２４]に記載の電力容量の大きい構成素子を含んで構成していることを特徴とする。
インバータ回路を内蔵し、このインバータの上アームを[００１６]もしくは [００１９] もしくは[００２４]に記載の電力容量の大きい構成素子を含んで構成していることを特徴とする。
【0026】
この発明にかかるパワー集積回路半導体装置は、上述した発明において、
電力容量の大きい構成素子に渡り配線下の傾斜チャネルストッパー層表面に新規な表面電界緩和領域（ＳＣａＤＦＲＲ）を設けており、これにより高耐圧化が達成できる。
また、厚い素子支持基板にもかかわらず、第１主電極を主表面に形成し且つ第２主電極と第３主電極とを電気的に接続して、第１の主電極と第２主電極および前記第３主電極との間に出力用縦型構造の逆導通半導体素子を実現している。これにより誘電体分離島内に横型構造でＩＧＢＴを構成した場合に比べてドリフト抵抗を大幅に低減でき低オン抵抗化と大電流容量化が達成できる。
従ってこれらの高耐圧化と大電流容量化よりパワー集積回路半導体装置の大容量化が達成できる。
電力容量の大きい構成素子に渡り配線下の傾斜チャネルストッパー層表面に新規な表面電界緩和領域（ＳＣａＤＦＲＲ）を設けており、これにより高耐圧化が達成できる。
また、厚い素子支持基板にもかかわらず、第１主電極を主表面に形成し且つ第２主電極と第３主電極とを電気的に接続して、第１の主電極と第２主電極および前記第３主電極との間に出力用縦型構造の逆導通半導体素子を実現している。これにより誘電体分離島内に横型構造でＩＧＢＴを構成した場合に比べてドリフト抵抗を大幅に低減でき低オン抵抗化と大電流容量化が達成できる。
従ってこれらの高耐圧化と大電流容量化よりパワー集積回路半導体装置の大容量化が達成できる。
【0027】
パワー集積回路半導体装置の高耐圧化を実現するためには、渡り配線下の半導体チップ本体の表面絶縁破壊を抑制するために電界緩和領域を設置し表面ピーク電界を緩和するとともに、渡り配線下の絶縁保護膜も厚くする必要がある。耐圧が高い場合は電界緩和領域の設置のみではフィールド領域がかなり大きくなってしまうので絶縁保護膜も厚くするがこの厚さは非常に大きくなってしまう。設置する電界緩和領域や絶縁膜の組成により異なるが、例えばＦＲＲという電界緩和領域とＳｉ酸化膜（以下ＳｉＯ２膜と表記する）を用いた先行技術文献３から推定すると耐圧１．２ｋＶの場合は１２μｍ以上の絶縁保護膜厚さが必要になり形成が難しくなる。また、絶縁分離島内部の素子の薄い絶縁保護膜上の配線と結線する際に大きな段差を生じ、この段差部で配線の断線が生じる。これを避けるために素子内部では絶縁保護膜を階段状にして各段での段差を通常１μｍから２μｍ程度にしているが、例えば絶縁保護膜厚さが１２μｍ以上となる高耐圧の場合はこの段数を多くする必要があり、その結果大半の集積回路半導体装置構成素子のサイズが大きくなりチップが肥大化してしまう。これらのため、６５０Ｖ以上の高耐圧集積回路半導体装置例は見当たらず、商品化の大きな障害になっている。
【0028】
本発明では、電力容量の大きい構成素子は渡り配線下の傾斜チャネルストッパー表面に新規な表面キャリア濃度低減電界緩和領域ＳＣａＤＦＲＲを設け高耐圧化を達成している。
先行技術文献３では渡り配線下のドリフト領域表面に電界緩和領域ＦＲＲを導入してドリフト領域表面のキャリア濃度を高くして高耐圧化したが、高濃度の傾斜チャネルストッパー表面全体もより高濃度にしてしまっている。このため、傾斜チャネルストッパー表面のドリフト領域側端部での電界集中がより高くなり、耐圧すなわちこの電界集中部の極大電界が半導体材料の破壊電界強度に達する電圧が低い値に制限されていた。
本発明では、渡り配線下の傾斜チャネルストッパーのドリフト領域側表面にキャリア濃度
のより低い新奇なＳＣａＤＦＲＲを設けている。この結果、渡り配線との電位差で低濃度
のＳＣａＤＦＲＲ領域が空乏化し、表面電界が最大になる位置はＳＣａＤＦＲＲと空乏化
していない傾斜チャネルストッパー表面との境界付近に移る。この結果、ＳＣａＤＦＲＲ
の電圧分担分だけ電界緩和ができ耐圧を増加できる。従って、ＳＣａＤＦＲＲは傾斜チャ
ネルストッパー表面がチャネルストッパーとしての機能を維持する範囲で長い方が好まし
い。なお、ＳＣａＤＦＲＲ領域は傾斜チャネルストッパー内に設けるので、素子サイズの
増大は招かないという特徴がある。
このようにＳＣａＤＦＲＲにより高耐圧にできるので、耐圧をそのままにする場合は渡
り配線下の絶縁保護膜の厚さを低減できる。また、ＳＣａＤＦＲＲによる極大電界低減効
果範囲内で高耐圧化しつつ絶縁保護膜の厚さも低減することもできる。なお、渡り配線下
の傾斜チャネルストッパーに隣接してドリフト領域側表面に設ける限りにおいては、ＦＲ
Ｒは電界緩和効果を有効に発揮できるので、ＦＲＲとＳＣａＤＦＲＲは共存させるのも好
ましい。
先行技術文献３では渡り配線下のドリフト領域表面に電界緩和領域ＦＲＲを導入してドリフト領域表面のキャリア濃度を高くして高耐圧化したが、高濃度の傾斜チャネルストッパー表面全体もより高濃度にしてしまっている。このため、傾斜チャネルストッパー表面のドリフト領域側端部での電界集中がより高くなり、耐圧すなわちこの電界集中部の極大電界が半導体材料の破壊電界強度に達する電圧が低い値に制限されていた。
本発明では、渡り配線下の傾斜チャネルストッパーのドリフト領域側表面にキャリア濃度
のより低い新奇なＳＣａＤＦＲＲを設けている。この結果、渡り配線との電位差で低濃度
のＳＣａＤＦＲＲ領域が空乏化し、表面電界が最大になる位置はＳＣａＤＦＲＲと空乏化
していない傾斜チャネルストッパー表面との境界付近に移る。この結果、ＳＣａＤＦＲＲ
の電圧分担分だけ電界緩和ができ耐圧を増加できる。従って、ＳＣａＤＦＲＲは傾斜チャ
ネルストッパー表面がチャネルストッパーとしての機能を維持する範囲で長い方が好まし
い。なお、ＳＣａＤＦＲＲ領域は傾斜チャネルストッパー内に設けるので、素子サイズの
増大は招かないという特徴がある。
このようにＳＣａＤＦＲＲにより高耐圧にできるので、耐圧をそのままにする場合は渡
り配線下の絶縁保護膜の厚さを低減できる。また、ＳＣａＤＦＲＲによる極大電界低減効
果範囲内で高耐圧化しつつ絶縁保護膜の厚さも低減することもできる。なお、渡り配線下
の傾斜チャネルストッパーに隣接してドリフト領域側表面に設ける限りにおいては、ＦＲ
Ｒは電界緩和効果を有効に発揮できるので、ＦＲＲとＳＣａＤＦＲＲは共存させるのも好
ましい。
【0029】
上記の[００２７]に記載したが、パワー集積回路半導体装置の高耐圧化を実現するため
にはこの渡り配線下の絶縁保護膜を厚くして半導体素子表面の電界強度を緩和し極大電界強度が半導体材料の絶縁破壊電界強度以下にする必要がある。耐圧が高い場合はこの絶縁保護膜の厚さが非常に大きくなるので、配線の断線を避けるために絶縁保護膜を階段状にして各段での段差を低くするが、この結果段数を多くする必要があり大部分の集積回路半導体装置構成素子のサイズが大きくなりチップが肥大化してしまい現実的ではない。
本発明ではこれを解決するために、チップ本体の表面下に厚い埋込み絶縁膜を設け、前記ＳＣａＤＦＲＲはその直下に設け、且つこの厚い埋込み絶縁膜上のチップ本体表面上にも別途絶縁保護膜を設ける構成にしている。例えば半導体材料がＳｉの場合ＦＲＲを用い且つ絶縁膜としてＳｉＯ２膜を用いると耐圧１．２ｋＶの時は１２μｍ以上の絶縁膜厚さが必要になるが、上記のＳＣａＤＦＲＲの絶縁膜厚低減効果を２μｍと見込み、チップ本体の表面上の絶縁保護膜の厚さを現実的な厚さである６μｍ程度にする場合、上記の主表面下の埋込み絶縁膜の厚さを４μｍ程度以上にすることにより解決できる。
にはこの渡り配線下の絶縁保護膜を厚くして半導体素子表面の電界強度を緩和し極大電界強度が半導体材料の絶縁破壊電界強度以下にする必要がある。耐圧が高い場合はこの絶縁保護膜の厚さが非常に大きくなるので、配線の断線を避けるために絶縁保護膜を階段状にして各段での段差を低くするが、この結果段数を多くする必要があり大部分の集積回路半導体装置構成素子のサイズが大きくなりチップが肥大化してしまい現実的ではない。
本発明ではこれを解決するために、チップ本体の表面下に厚い埋込み絶縁膜を設け、前記ＳＣａＤＦＲＲはその直下に設け、且つこの厚い埋込み絶縁膜上のチップ本体表面上にも別途絶縁保護膜を設ける構成にしている。例えば半導体材料がＳｉの場合ＦＲＲを用い且つ絶縁膜としてＳｉＯ２膜を用いると耐圧１．２ｋＶの時は１２μｍ以上の絶縁膜厚さが必要になるが、上記のＳＣａＤＦＲＲの絶縁膜厚低減効果を２μｍと見込み、チップ本体の表面上の絶縁保護膜の厚さを現実的な厚さである６μｍ程度にする場合、上記の主表面下の埋込み絶縁膜の厚さを４μｍ程度以上にすることにより解決できる。
【0030】
本発明では、電力容量の大きい構成素子は、単結晶島底の前記誘電体絶縁分離膜が削除
された単結晶島にその主機能部が形成され、その主機能部がドレインもしくはコレクタを
介して前記素子支持基板の導電路と接続されて縦型半導体素子として構成している。この
結果従来の誘電体分離型パワー集積回路半導体装置の横型半導体素子に比べて、ドレイン
もしくはコレクタを素子表面ではなく主機能部の下方に形成するので、ドリフト厚さを小
さくできドリフト抵抗を大幅に低減し低損失化でき且つ素子面積を増やすことなく大幅に
電流容量を増大でき大電力容量化ができる。
された単結晶島にその主機能部が形成され、その主機能部がドレインもしくはコレクタを
介して前記素子支持基板の導電路と接続されて縦型半導体素子として構成している。この
結果従来の誘電体分離型パワー集積回路半導体装置の横型半導体素子に比べて、ドレイン
もしくはコレクタを素子表面ではなく主機能部の下方に形成するので、ドリフト厚さを小
さくできドリフト抵抗を大幅に低減し低損失化でき且つ素子面積を増やすことなく大幅に
電流容量を増大でき大電力容量化ができる。
【0031】
本発明では、前記電力容量の大きい構成素子の主機能部が形成されている単結晶島の表面には第１主電極が形成され、且つ半導体チップ本体の裏面には第２主電極が形成されており、主機能部が形成されている単結晶島に誘電体絶縁分離膜に挟まれて隣接する分離領域の表面には第３主電極が形成され、第２主電極と第３の主電極とを電気的に接続しているので、第１主電極と第２主電極および第３主電極との間の素子を容易に縦型構造の逆導通半導体素子として実現できる。
【0032】
本発明では、パワー集積回路半導体装置の縦型半導体素子がバイポーラ素子である場合は、
そのドリフト層と素子集積基板の分離領域とを同一極性にし素子支持基板は反対極性に
し、容易に逆導通縦型ＩＧＢＴのような逆導通縦型バイポーラ半導体素子を提供できる。
例えばこのバイポーラ素子の場合は、そのドリフト層と素子集積基板の分離領域とは同じ
ｎ型にするが、素子支持基板は反対極性のｐ型にする。この結果、第１主電極と第２
主電極間に縦型ＩＧＢＴを構成でき、第１主電極と第３主電極間にその短絡部を構成でき
、第２主電極と第３主電極間を電気的に接続するので第１主電極と第２主電極および第３
主電極間に縦型逆導通ＩＧＢＴを実現できる。この結果縦型素子の小さいオン抵抗によ
り大電流容量と低損失を享受でき、併せて逆導通ＩＧＢＴのターンオフ時間低減による低
損失化を享受できる。また、逆バイアス時には第１主電極と第３主電極間をｐボディ接合
からなるＦＷＤとして動作させることができ、別途ＦＷＤを集積する必要がなく大幅なチ
ップ小型化を享受できる。先行技術例３の構造では厚いｐコレクタ層を介して第２主電極
に相当するコレクタ電極と接続しているためｎ+短絡部を設けることが困難であったが、
本発明ではこのように素子支持基板と素子集積基板の極性を変えて構成することにより容
易に縦型ＩＧＢＴと短絡部を独立して設けることができ、その結果、容易に縦型逆導通
ＩＧＢＴの構造を提供できる。
この結果、縦型化による低損失化と大電流容量化を、また逆導通半導体素子のターンオフ
時間短縮によるスイッチング損失の大幅低減により更なる低損失を享受できる。
そのドリフト層と素子集積基板の分離領域とを同一極性にし素子支持基板は反対極性に
し、容易に逆導通縦型ＩＧＢＴのような逆導通縦型バイポーラ半導体素子を提供できる。
例えばこのバイポーラ素子の場合は、そのドリフト層と素子集積基板の分離領域とは同じ
ｎ型にするが、素子支持基板は反対極性のｐ型にする。この結果、第１主電極と第２
主電極間に縦型ＩＧＢＴを構成でき、第１主電極と第３主電極間にその短絡部を構成でき
、第２主電極と第３主電極間を電気的に接続するので第１主電極と第２主電極および第３
主電極間に縦型逆導通ＩＧＢＴを実現できる。この結果縦型素子の小さいオン抵抗によ
り大電流容量と低損失を享受でき、併せて逆導通ＩＧＢＴのターンオフ時間低減による低
損失化を享受できる。また、逆バイアス時には第１主電極と第３主電極間をｐボディ接合
からなるＦＷＤとして動作させることができ、別途ＦＷＤを集積する必要がなく大幅なチ
ップ小型化を享受できる。先行技術例３の構造では厚いｐコレクタ層を介して第２主電極
に相当するコレクタ電極と接続しているためｎ+短絡部を設けることが困難であったが、
本発明ではこのように素子支持基板と素子集積基板の極性を変えて構成することにより容
易に縦型ＩＧＢＴと短絡部を独立して設けることができ、その結果、容易に縦型逆導通
ＩＧＢＴの構造を提供できる。
この結果、縦型化による低損失化と大電流容量化を、また逆導通半導体素子のターンオフ
時間短縮によるスイッチング損失の大幅低減により更なる低損失を享受できる。
【0033】
本発明では、パワー集積回路半導体装置の縦型半導体素子がユニポーラ素子である場合は、そのドリフト層と素子支持基板とを同一極性にし素子集積基板の分離領域を反対極性にし、容易に逆導通縦型ユニポーラ半導体素子を提供できる。
例えば、この縦型半導体素子がＭＯＳＦＥＴのようなユニポーラ素子である場合は、そのドリフト層と素子支持基板とを同一のｎ型極性にし、素子集積基板の分離領域は反対極性のｐ型にする。この結果、第１主電極と第２主電極間に縦型ＭＯＳＦＥＴを、第１主電極と第３主電極間にＩＧＢＴを構成できる。第２主電極と第３主電極間を電気的に接続するので第１主電極と第２主電極および第３主電極間は順バイアス時には逆導通ＩＧＢＴとして機能する。
縦型ＭＯＳＦＥＴの通電路にｐｎ接合が介在しないので、低印加電圧で縦型構造の小さいオン抵抗による大電流容量と低損失を享受できる。一方、ビルトイン電圧以上の印可電圧では、ＩＧＢＴも並列に動作させることができる。この結果、ＩＧＢＴの電導度変調による低損失化とオン抵抗の小温度依存性が功を奏し、過大電流を特に高温時に処理することができる。この際、縦型ＭＯＳＦＥＴの一部がｎ+短絡部として機能するのでＩＧＢＴは逆導通ＩＧＢＴとして機能しターンオフ時間短縮によるスイッチング損失の大幅低減により低損失化を享受できる。
また、逆バイアス時には第１主電極と第２主電極間をｐボディ接合からなるＦＷＤとして動作させることができ、別途ＦＷＤを設ける必要がなく大幅なチップ小型化を享受できる。
例えば、この縦型半導体素子がＭＯＳＦＥＴのようなユニポーラ素子である場合は、そのドリフト層と素子支持基板とを同一のｎ型極性にし、素子集積基板の分離領域は反対極性のｐ型にする。この結果、第１主電極と第２主電極間に縦型ＭＯＳＦＥＴを、第１主電極と第３主電極間にＩＧＢＴを構成できる。第２主電極と第３主電極間を電気的に接続するので第１主電極と第２主電極および第３主電極間は順バイアス時には逆導通ＩＧＢＴとして機能する。
縦型ＭＯＳＦＥＴの通電路にｐｎ接合が介在しないので、低印加電圧で縦型構造の小さいオン抵抗による大電流容量と低損失を享受できる。一方、ビルトイン電圧以上の印可電圧では、ＩＧＢＴも並列に動作させることができる。この結果、ＩＧＢＴの電導度変調による低損失化とオン抵抗の小温度依存性が功を奏し、過大電流を特に高温時に処理することができる。この際、縦型ＭＯＳＦＥＴの一部がｎ+短絡部として機能するのでＩＧＢＴは逆導通ＩＧＢＴとして機能しターンオフ時間短縮によるスイッチング損失の大幅低減により低損失化を享受できる。
また、逆バイアス時には第１主電極と第２主電極間をｐボディ接合からなるＦＷＤとして動作させることができ、別途ＦＷＤを設ける必要がなく大幅なチップ小型化を享受できる。
【0034】
本発明では、パワー集積回路半導体装置の逆導通半導体素子が１層構成のバッファー層、もしくは２層以上の構成の多重バッファー層を有している。１層構成の場合はバッファー層厚さと不純物濃度の適正低濃度化により、所定の小さいｐコレクタ層幅でもその上のバ
ッファー層の横抵抗を極力大きくなるようにして、小さなＩｓｂでもＶｓｂがｐ+コレクタ接合のビルトイン電圧Ｖｂｉ以下にしスナップバック現象を解消している。この結果小さいｐ+コレクタ幅の逆導通半導体素子でパワー集積回路半導体装置のチップ面積を低減し、
スナップバック現象を抑制もしくは解消し高信頼性を達成している。
なお、２層以上の構成の多重バッファー層では最終層のみがｐ+コレクタ接合のビルトイン電圧Ｖｂｉで全部が空乏化されずに残り、その他の層は全部が空乏化されるように設定する。この結果Ｉｓｂが流れるバッファー層の更なる高抵抗化ができ、ｐ+コレクタ幅を更に小さくでき逆導通半導体素子の面積、ひいてはパワー集積回路半導体装置のチップ面積を更に低減でき、且つスナップバック現象を更に抑制もしくは解消し高信頼性を達成している。
ッファー層の横抵抗を極力大きくなるようにして、小さなＩｓｂでもＶｓｂがｐ+コレクタ接合のビルトイン電圧Ｖｂｉ以下にしスナップバック現象を解消している。この結果小さいｐ+コレクタ幅の逆導通半導体素子でパワー集積回路半導体装置のチップ面積を低減し、
スナップバック現象を抑制もしくは解消し高信頼性を達成している。
なお、２層以上の構成の多重バッファー層では最終層のみがｐ+コレクタ接合のビルトイン電圧Ｖｂｉで全部が空乏化されずに残り、その他の層は全部が空乏化されるように設定する。この結果Ｉｓｂが流れるバッファー層の更なる高抵抗化ができ、ｐ+コレクタ幅を更に小さくでき逆導通半導体素子の面積、ひいてはパワー集積回路半導体装置のチップ面積を更に低減でき、且つスナップバック現象を更に抑制もしくは解消し高信頼性を達成している。
【0035】
本発明では、横型逆導通素子形成用には、多結晶貼り付け面を有する素子集積基板用ウエ
ーハと単結晶貼り付け面を有する素子支持基板用ウエーハとを貼り合わせて半導体チップ
形成用ウエーハを構成している。従来のエピタキシャル成長で両ウエーハを一体化して形
成した場合に比べて、高温・長時間のエピタキシャル成長行程と大きな彎曲を平坦化する
ための成長後の研削・研磨行程を割愛でき、パワー集積回路半導体装置製作プロセスの大
幅な簡略化が達成できかなりの低コスト化ができるという利点がある。
一方、縦型逆導通素子形成用には、絶縁分離酸化膜を削除した縦型逆導通半導体素子を形成する単結晶面と絶縁分離酸化膜上に形成した多結晶面が混在する貼り付け面を有する素子集積基板用ウエーハと単結晶面のみの貼り付け面を有する素子支持基板用ウエーハを貼り付けて新規な半導体チップ形成用貼合わせ構造（[００２２]に記載のＳＰ＆Ｓ-ＤＢＳ）のウエーハを実現している。単結晶面同士の貼り合わせでは貼り合わせ境界にボイドが発生し貼り付け強度が低下する傾向があるため、貼り付け温度や貼り付け圧力や貼り付け雰囲気ガスおよび前処理材料に工夫を凝らしてこれを克服している。上記の多結晶貼り付け面と単結晶貼り付け面の貼り合わせに比べて、単結晶面同士の貼り付け部分が存在するので貼り付け強度が向上するため貼り合わせウエーハ全体の貼り付け強度が向上するので、その後の素子製作工程における損傷が更に低減し良品歩留まりの向上が見込める。
ーハと単結晶貼り付け面を有する素子支持基板用ウエーハとを貼り合わせて半導体チップ
形成用ウエーハを構成している。従来のエピタキシャル成長で両ウエーハを一体化して形
成した場合に比べて、高温・長時間のエピタキシャル成長行程と大きな彎曲を平坦化する
ための成長後の研削・研磨行程を割愛でき、パワー集積回路半導体装置製作プロセスの大
幅な簡略化が達成できかなりの低コスト化ができるという利点がある。
一方、縦型逆導通素子形成用には、絶縁分離酸化膜を削除した縦型逆導通半導体素子を形成する単結晶面と絶縁分離酸化膜上に形成した多結晶面が混在する貼り付け面を有する素子集積基板用ウエーハと単結晶面のみの貼り付け面を有する素子支持基板用ウエーハを貼り付けて新規な半導体チップ形成用貼合わせ構造（[００２２]に記載のＳＰ＆Ｓ-ＤＢＳ）のウエーハを実現している。単結晶面同士の貼り合わせでは貼り合わせ境界にボイドが発生し貼り付け強度が低下する傾向があるため、貼り付け温度や貼り付け圧力や貼り付け雰囲気ガスおよび前処理材料に工夫を凝らしてこれを克服している。上記の多結晶貼り付け面と単結晶貼り付け面の貼り合わせに比べて、単結晶面同士の貼り付け部分が存在するので貼り付け強度が向上するため貼り合わせウエーハ全体の貼り付け強度が向上するので、その後の素子製作工程における損傷が更に低減し良品歩留まりの向上が見込める。
【0036】
この発明にかかるパワー集積回路半導体装置は、上記した発明において、
前記集積回路半導体装置をＳｉＣ半導体のようなワイドギャップ半導体で構成している。
この結果、Ｓｉ半導体を大幅に凌駕する更なる高耐圧、低損失、小チップ、高耐熱な
どの高性能を有する半導体装置が実現できる。また誘電体分離型パワー集積回路半導体装
置はｐｎ分離型パワー集積回路半導体装置に比べて、リーク電流が高温でも極めて少ない
ため高耐圧・高耐熱達成に適しており、且つｐｎ接合による素子分離に比べて素子間の分離領域の幅を大幅に狭くできるためチップの小型低損失化達成にも適している。従って両者を組合せて構成するＳｉＣ誘電体分離型パワー集積回路半導体装置は理想的なパワー半導体装置といえる。
前記集積回路半導体装置をＳｉＣ半導体のようなワイドギャップ半導体で構成している。
この結果、Ｓｉ半導体を大幅に凌駕する更なる高耐圧、低損失、小チップ、高耐熱な
どの高性能を有する半導体装置が実現できる。また誘電体分離型パワー集積回路半導体装
置はｐｎ分離型パワー集積回路半導体装置に比べて、リーク電流が高温でも極めて少ない
ため高耐圧・高耐熱達成に適しており、且つｐｎ接合による素子分離に比べて素子間の分離領域の幅を大幅に狭くできるためチップの小型低損失化達成にも適している。従って両者を組合せて構成するＳｉＣ誘電体分離型パワー集積回路半導体装置は理想的なパワー半導体装置といえる。
【0037】
本発明では、このＳｉＣ半導体誘電体分離型集積回路半導体装置を実現するために、単
結晶島の各面を本発明特有の結晶方位をもつ結晶面で構成した新規な単結晶島結晶面構造
用いている。すなわち、４ＨＳＩＣを用いてｎ単結晶島を形成し、その単結晶島表面は
Ｃ面すなわち（０００－１）面の結晶面を用いて構成し、側面は（０-３３-８）面と等価な｛０-３３-８｝面で構成し、単結晶島の底面はＳｉ面すなわち（０００１）面で構成する新規な単結晶島結晶面構造である。この結果、次の利点が得られる。
（１）Ｓｉ面は平坦化技術として優れている触媒表面基準エッチング法（ＣＡＲＥ法）を
用いるとＣ面よりも原子レベルで優れた平坦性を得ることができる。従って、単結晶島底
をＳｉ面にすることにより貼り合わせにおいてより良質な貼り付け面と接着強度の強い貼
り付け面が得られ、本発明における単結晶部分の貼り合わせで形成される縦型素子には極
めて好適である。
（２）側面は（０-３３-８）面と等価な｛０-３３-８｝面で構成することにより、表面のＣ面に対して５４．７度もしくは（１８０度－５４．７度）の傾斜角度をもつ。この結晶面は酸化速度が速く高耐圧用の厚い絶縁分離酸化膜が形成しやすい点で好適である。更にこの面はドリフト領域に耐圧不良やリーク電流増大の原因となるマイクロパイプなどの微少欠陥が存在してもエピタキシャルなどのＣＶＤ法で形成中にほぼ完全に閉塞でき、良質で厚さが薄目のチャネルストッパー形成結晶面としても極めて好適である。
（３）Ｃ面は最も良好なＭＯＳ界面が得られ高いチャネル移動度のＭＯＳＦＥＴを作製で
きる。更に、Ｃ面は酸化速度が最も速い結晶面であり、渡り配線下に厚い良質な絶縁保護
膜を必要とする高耐圧集積回路半導体装置には極めて好適である。
この他にＳｉＣ半導体の場合はＳｉ半導体の場合に比べて絶縁破壊強度が一桁程度高いので、[００２７]および[００２９]でも説明したように渡り配線下の絶縁保護膜を高耐圧の場合でも薄くできる。この結果、絶縁保護膜の形成が容易になるとともに、配線の断線を避けるための段数が少なくて済み素子面積の肥大化を防ぎチップの小型化ができる。
一方ＳｉＣ半導体の場合は、ＩＧＢＴやｐボディ接合で構成するＦＷＤ等のバイポーラ素子には、特有のオン電圧劣化現象が存在し、信頼性が大きく損ねられるという問題を有する。しかし、上記の本発明の逆導通構造により素子始動時や稼働時に多数キャリアのみを流すことができ、接合温度をオン電圧劣化現象抑制温度以上に昇温させオン電圧劣化を抑制もしくは解消するというＭaＣＨ－ＴＥＤＲＥＣ法（本発明者により発明された動作方法であり、特許第６２３２６８７号にて開示されている）が適用でき、オン電圧劣化現象の解消もしくは大幅な抑制ができ、高信頼性を達成できる。
結晶島の各面を本発明特有の結晶方位をもつ結晶面で構成した新規な単結晶島結晶面構造
用いている。すなわち、４ＨＳＩＣを用いてｎ単結晶島を形成し、その単結晶島表面は
Ｃ面すなわち（０００－１）面の結晶面を用いて構成し、側面は（０-３３-８）面と等価な｛０-３３-８｝面で構成し、単結晶島の底面はＳｉ面すなわち（０００１）面で構成する新規な単結晶島結晶面構造である。この結果、次の利点が得られる。
（１）Ｓｉ面は平坦化技術として優れている触媒表面基準エッチング法（ＣＡＲＥ法）を
用いるとＣ面よりも原子レベルで優れた平坦性を得ることができる。従って、単結晶島底
をＳｉ面にすることにより貼り合わせにおいてより良質な貼り付け面と接着強度の強い貼
り付け面が得られ、本発明における単結晶部分の貼り合わせで形成される縦型素子には極
めて好適である。
（２）側面は（０-３３-８）面と等価な｛０-３３-８｝面で構成することにより、表面のＣ面に対して５４．７度もしくは（１８０度－５４．７度）の傾斜角度をもつ。この結晶面は酸化速度が速く高耐圧用の厚い絶縁分離酸化膜が形成しやすい点で好適である。更にこの面はドリフト領域に耐圧不良やリーク電流増大の原因となるマイクロパイプなどの微少欠陥が存在してもエピタキシャルなどのＣＶＤ法で形成中にほぼ完全に閉塞でき、良質で厚さが薄目のチャネルストッパー形成結晶面としても極めて好適である。
（３）Ｃ面は最も良好なＭＯＳ界面が得られ高いチャネル移動度のＭＯＳＦＥＴを作製で
きる。更に、Ｃ面は酸化速度が最も速い結晶面であり、渡り配線下に厚い良質な絶縁保護
膜を必要とする高耐圧集積回路半導体装置には極めて好適である。
この他にＳｉＣ半導体の場合はＳｉ半導体の場合に比べて絶縁破壊強度が一桁程度高いので、[００２７]および[００２９]でも説明したように渡り配線下の絶縁保護膜を高耐圧の場合でも薄くできる。この結果、絶縁保護膜の形成が容易になるとともに、配線の断線を避けるための段数が少なくて済み素子面積の肥大化を防ぎチップの小型化ができる。
一方ＳｉＣ半導体の場合は、ＩＧＢＴやｐボディ接合で構成するＦＷＤ等のバイポーラ素子には、特有のオン電圧劣化現象が存在し、信頼性が大きく損ねられるという問題を有する。しかし、上記の本発明の逆導通構造により素子始動時や稼働時に多数キャリアのみを流すことができ、接合温度をオン電圧劣化現象抑制温度以上に昇温させオン電圧劣化を抑制もしくは解消するというＭaＣＨ－ＴＥＤＲＥＣ法（本発明者により発明された動作方法であり、特許第６２３２６８７号にて開示されている）が適用でき、オン電圧劣化現象の解消もしくは大幅な抑制ができ、高信頼性を達成できる。
【0038】
この発明にかかるパワー集積回路半導体装置は、インバータ回路を内蔵させる場合は、イ
ンバータの上アームを前記縦型半導体素子を含んで構成する。
これにより、例えば、１相以上のアームを有するインバータの場合、各相の上アームは電
源の高電位の配線に各相の逆導通半導体素子のコレクタもしくはドレインが並列接続しているので、第２主電極（コレクタ電極もしくはドレイン電極）に素子支持基板を介して複数の逆導通半導体素子を並列接続できる本発明の素子構造が好適である。一方、各相の下アームは電源の低高電位の配線に第１主電極（エミッタ電極もしくはソース電極）が並列接続されているがインバータの稼働中に第２主電極（コレクタ電極もしくはドレイン電極）の電位は各々変化するので、第２主電極（コレクタ電極もしくはドレイン電極）が他相から独立している構造の逆導通半導体素子が好適である。このため、好適な１相分のアーム構造として実施の形態７～９の構造を設定するものである。
ンバータの上アームを前記縦型半導体素子を含んで構成する。
これにより、例えば、１相以上のアームを有するインバータの場合、各相の上アームは電
源の高電位の配線に各相の逆導通半導体素子のコレクタもしくはドレインが並列接続しているので、第２主電極（コレクタ電極もしくはドレイン電極）に素子支持基板を介して複数の逆導通半導体素子を並列接続できる本発明の素子構造が好適である。一方、各相の下アームは電源の低高電位の配線に第１主電極（エミッタ電極もしくはソース電極）が並列接続されているがインバータの稼働中に第２主電極（コレクタ電極もしくはドレイン電極）の電位は各々変化するので、第２主電極（コレクタ電極もしくはドレイン電極）が他相から独立している構造の逆導通半導体素子が好適である。このため、好適な１相分のアーム構造として実施の形態７～９の構造を設定するものである。
【発明の効果】
【0039】
以上のように本発明により、誘電体分離型パワー集積回路半導体装置において、出力用素子の傾斜チャネルストッパー表面にＳＣａＤＦＲＲを設けることにより従来困難な７００Ｖ以上の高耐圧化ができるとともに、出力用逆導通素子の縦型構造化が実現でき大幅な大電流容量化と低損失化ができる、パワー集積回路半導体装置の大容量化と低損失化ができる。
更に、バッファー層の最適化や多重化により小さい専有面積でスナップバック現象を解消でき、高信頼性化ができる。また、新規なウエーハ貼り合わせ構造ＳＰ＆Ｓ-ＤＢＳを用いた誘電体分離型集積回路半導体装置用ウエーハにより大幅な低コスト化が図れるとともに、ウエーハ貼り合わせ強度が向上できその後の素子製作の経済化が図れる。
また、ＳｉＣ半導体を用いてＳＣａＤＦＲＲとＳＰ＆Ｓ-ＤＢＳに加えて新規なＳｉＣ単結晶島結晶面構造の適用により、更に大幅な大容量化・低損失化ができるとともに、オン電圧劣化を解消でき信頼性の向上が達成できる。
この結果、本発明のパワー集積回路半導体装置の適用により、家電・事務・車両・産業用等の各種電力変換回路搭載機器の小型軽量化・低損失化・高信頼性化・経済化に多大の寄与ができる。
更に、バッファー層の最適化や多重化により小さい専有面積でスナップバック現象を解消でき、高信頼性化ができる。また、新規なウエーハ貼り合わせ構造ＳＰ＆Ｓ-ＤＢＳを用いた誘電体分離型集積回路半導体装置用ウエーハにより大幅な低コスト化が図れるとともに、ウエーハ貼り合わせ強度が向上できその後の素子製作の経済化が図れる。
また、ＳｉＣ半導体を用いてＳＣａＤＦＲＲとＳＰ＆Ｓ-ＤＢＳに加えて新規なＳｉＣ単結晶島結晶面構造の適用により、更に大幅な大容量化・低損失化ができるとともに、オン電圧劣化を解消でき信頼性の向上が達成できる。
この結果、本発明のパワー集積回路半導体装置の適用により、家電・事務・車両・産業用等の各種電力変換回路搭載機器の小型軽量化・低損失化・高信頼性化・経済化に多大の寄与ができる。
【図面の簡単な説明】
【0040】
【図1】実施の形態１にかかるＳｉ横型逆導通ＩＧＢＴの模式的断面図
【図2】実施の形態２にかかるＳｉ逆導通ＩＧＢＴの模式的断面図
【図3】実施の形態２にかかるＳｉ逆導通ＩＧＢＴの製作プロセスフロー
【図4】実施の形態３にかかるＳｉＣ 逆導通ＭＯＳＦＥＴの模式的断面図
【図5】実施の形態４にかかるＳｉＣ 逆導通ＭＯＳＦＥＴの模式的断面図
【図6】実施の形態５にかかるＳｉＣ 逆導通ＩＧＢＴの模式的断面図
【図7】実施の形態７にかかるＳｉ単相インバータ集積回路半導体装置の１相分の 出力素子構成
【図8】実施の形態８にかかるＳｉＣ３相インバータ集積回路半導体装置の１相分の出力素子構成
【図9】実施の形態６にかかるＳｉＣ 逆導通ＭＯＳＦＥＴの模式的断面図
【図10】先行技術例１の高耐圧Ｓｉ逆導通ＩＧＢＴの模式的断面図
【図11】先行技術例２の高耐圧Ｓｉ逆導通ＩＧＢＴの模式的断面図
【図12】先行技術例３の高耐圧ＳｉＩＧＢＴの模式的断面図
【発明を実施するための形態】
【0041】
以下に添付図面を参照して、この発明にかかる誘電体分離型パワー集積回路半導体装置
の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐ
の半導体の極性を冠記した層や領域では、それぞれ電子または正孔が多数キャリアである
ことを意味する。図面中の層や領域を示す番号と矢印は同じ層や領域の場合、原則的に各
々代表して１個のみを記し他は省略してある。また、各図は煩雑さを避けて発明をよりよ
く説明するための模式的断面図であり、各構造因子は各図内および各図間で大小関係や比
例などの相関はない。しかし、説明文中の各構造因子の数値は極力具体的に記載してある
のでそちらで把握いただきたい。また図の煩雑化を避けるため、出力素子の多数のセルは
３～４個を描くにとどめ、表面保護膜の多段の段数も模式的に１段しか描いていない。
更に、出力素子以外の周辺回路構成素子は２個程度模式的に描くにとどめている。
なお、パワー集積回路半導体装置においては、公知の出力素子のゲート駆動回路や電圧・
電流・温度等の各種検出回路や各種保護回路等を構成する素子が単独素子もしくは複数
素子または回路単位で各絶縁分離島にパワー集積回路半導体装置の仕様に応じて形成さ
れる。本明細書ではこれらの出力素子以外の回路および素子を一括して周辺回路および
周辺回路素子と定義してこれらの名称で記述する。
以下の実施の形態では、本発明を把握する上で不可欠な誘電体分離型パワー集積回路半
導体装置チップの中の、特に出力素子に注目して記述し周辺回路やパッケージに関する記
述は割愛する。
の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐ
の半導体の極性を冠記した層や領域では、それぞれ電子または正孔が多数キャリアである
ことを意味する。図面中の層や領域を示す番号と矢印は同じ層や領域の場合、原則的に各
々代表して１個のみを記し他は省略してある。また、各図は煩雑さを避けて発明をよりよ
く説明するための模式的断面図であり、各構造因子は各図内および各図間で大小関係や比
例などの相関はない。しかし、説明文中の各構造因子の数値は極力具体的に記載してある
のでそちらで把握いただきたい。また図の煩雑化を避けるため、出力素子の多数のセルは
３～４個を描くにとどめ、表面保護膜の多段の段数も模式的に１段しか描いていない。
更に、出力素子以外の周辺回路構成素子は２個程度模式的に描くにとどめている。
なお、パワー集積回路半導体装置においては、公知の出力素子のゲート駆動回路や電圧・
電流・温度等の各種検出回路や各種保護回路等を構成する素子が単独素子もしくは複数
素子または回路単位で各絶縁分離島にパワー集積回路半導体装置の仕様に応じて形成さ
れる。本明細書ではこれらの出力素子以外の回路および素子を一括して周辺回路および
周辺回路素子と定義してこれらの名称で記述する。
以下の実施の形態では、本発明を把握する上で不可欠な誘電体分離型パワー集積回路半
導体装置チップの中の、特に出力素子に注目して記述し周辺回路やパッケージに関する記
述は割愛する。
【0042】
（実施の形態１）
図１は、実施の形態１にかかるパワー集積回路半導体装置チップ１００の主要部である
出力素子を中心に模式的に示した断面図である。図１に示す実施の形態１にかかる半導体
装置チップ１００は、Ｓｉ半導体を用いて作製された例えば設計耐圧１．２ｋＶ・３Ａ級
の誘電体分離型パワー集積回路半導体装置チップであり、図１中には出力素子周辺も少し
示されている。出力用素子はトレンチゲート構造の逆導通ＩＧＢＴであり、ストライブ形
状である。ストライブ状単結晶島にはストライブ状セルが２５個形成されているが、煩雑
化を避けるために図には３セルしか記載していない。単結晶島幅は約５２０μｍ、単結晶
島長さは５ｍｍである。
誘電体分離型はｐｎ分離型に比べて、リーク電流が高温でも極めて少なく且つ素子間の絶
縁分離領域が大幅に小さくてすむので高耐圧化とチップサイズ低減が容易であり、高耐圧
パワー集積回路半導体装置には大変好適である。
なお、本実施の形態１のチップ本体は素子集積基板１０１と素子支持基板１０２とで構成
されており、両基板はウエーハ貼り付け技術で貼り合わされている。この用いたウエーハ
貼付け技術は本発明者等によって開発され、「ＮＥＷ ＤＩＥＬＥＣＴＲＩＣ ＩＳＯＬ
ＡＴＩＯＮ ＦＯＲ ＨＩＧＨ ＶＯＬＴＡＧＥ ＩＣＳ ＢＹ ＳＩＮＧＬＥ ＳＩＬ
ＩＣＯＮ ＰＯＬＹ ＳＩＬＩＣＯＮ ＤＩＲＥＣＴ ＢＯＤＩＮＧ （ＳＰＳＤＢ）
ＴＥＣＨＮＩＱＵＥ」というタイトルで「Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １９９２ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ，１９９２年５月、p．３１６－３２１」にお
いて開示している。このウエーハ貼り付け技術による貼り付け構造は[００２２]の名称
の仕方を踏襲するといわばＰ＆Ｓ-ＤＢＳと呼ぶべき構造であり、この構造の適用により、
従来の誘電体分離型パワー積回路半導体装置製作プロセスにおける厚い素子支持基板形成用の１２００℃以上の高温且つ長時間のエピタキシャル成長行程を割愛できる。この結果、パワー集積回路半導体装置製作プロセスの大幅な簡略化が達成できるとともに製作装置の大幅な簡略化と保守の簡易化ができ、大幅な低コスト化ができるという利点がある。
なお、これまで開示されているＳＯＩを含めた誘電体分離型パワー集積回路半導体装置の
各種貼り付け構造はほとんどＰ＆Ｓ-ＤＢＳである。
図１は、実施の形態１にかかるパワー集積回路半導体装置チップ１００の主要部である
出力素子を中心に模式的に示した断面図である。図１に示す実施の形態１にかかる半導体
装置チップ１００は、Ｓｉ半導体を用いて作製された例えば設計耐圧１．２ｋＶ・３Ａ級
の誘電体分離型パワー集積回路半導体装置チップであり、図１中には出力素子周辺も少し
示されている。出力用素子はトレンチゲート構造の逆導通ＩＧＢＴであり、ストライブ形
状である。ストライブ状単結晶島にはストライブ状セルが２５個形成されているが、煩雑
化を避けるために図には３セルしか記載していない。単結晶島幅は約５２０μｍ、単結晶
島長さは５ｍｍである。
誘電体分離型はｐｎ分離型に比べて、リーク電流が高温でも極めて少なく且つ素子間の絶
縁分離領域が大幅に小さくてすむので高耐圧化とチップサイズ低減が容易であり、高耐圧
パワー集積回路半導体装置には大変好適である。
なお、本実施の形態１のチップ本体は素子集積基板１０１と素子支持基板１０２とで構成
されており、両基板はウエーハ貼り付け技術で貼り合わされている。この用いたウエーハ
貼付け技術は本発明者等によって開発され、「ＮＥＷ ＤＩＥＬＥＣＴＲＩＣ ＩＳＯＬ
ＡＴＩＯＮ ＦＯＲ ＨＩＧＨ ＶＯＬＴＡＧＥ ＩＣＳ ＢＹ ＳＩＮＧＬＥ ＳＩＬ
ＩＣＯＮ ＰＯＬＹ ＳＩＬＩＣＯＮ ＤＩＲＥＣＴ ＢＯＤＩＮＧ （ＳＰＳＤＢ）
ＴＥＣＨＮＩＱＵＥ」というタイトルで「Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １９９２ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ，１９９２年５月、p．３１６－３２１」にお
いて開示している。このウエーハ貼り付け技術による貼り付け構造は[００２２]の名称
の仕方を踏襲するといわばＰ＆Ｓ-ＤＢＳと呼ぶべき構造であり、この構造の適用により、
従来の誘電体分離型パワー積回路半導体装置製作プロセスにおける厚い素子支持基板形成用の１２００℃以上の高温且つ長時間のエピタキシャル成長行程を割愛できる。この結果、パワー集積回路半導体装置製作プロセスの大幅な簡略化が達成できるとともに製作装置の大幅な簡略化と保守の簡易化ができ、大幅な低コスト化ができるという利点がある。
なお、これまで開示されているＳＯＩを含めた誘電体分離型パワー集積回路半導体装置の
各種貼り付け構造はほとんどＰ＆Ｓ-ＤＢＳである。
【0043】
では、まず図１の実施の形態１の構成と特徴を説明する。
従来の誘電体絶縁分離型集積回路半導体装置の構成をかいつまんで記述すると、そのＳｉ
半導体チップ本体は分離領域１１７に誘電体絶縁分離膜１０６を介して単結晶島が敷
き詰められて構成されており、単結晶島の側面は半導体チップ本体の表面に対し結晶方位
で定まる所定の角度を有して傾斜しており、それ故に誘電体絶縁分離膜１０６に沿って延
在するチャネルストッパー１２５は表面および裏面に対し傾斜しているので、以下では
傾斜チャネルストッパーと呼称する。
また、単結晶島内の集積回路構成素子は他の単結晶島内の集積回路構成素子と半導体チッ
プ本体の上に設けた表面絶縁保護膜を介して配線により結線されており、段落[００１５]
に記載したように半導体チップ本体の表面に露出している分離領域と誘電体絶縁分離
膜と傾斜チャネルストッパーとの上を渡る配線部分１１６は渡り配線と定義している。
なお、本実施の形態ではＳｉ半導体チップ本体の表面は（００１）面で構成され、側面は
{１１１}面で構成されており、表面に対する結晶方位で定まる所定の角度は約５４.７
度もしくは（１８０度－５４．７度）である。
従来の誘電体絶縁分離型集積回路半導体装置の構成をかいつまんで記述すると、そのＳｉ
半導体チップ本体は分離領域１１７に誘電体絶縁分離膜１０６を介して単結晶島が敷
き詰められて構成されており、単結晶島の側面は半導体チップ本体の表面に対し結晶方位
で定まる所定の角度を有して傾斜しており、それ故に誘電体絶縁分離膜１０６に沿って延
在するチャネルストッパー１２５は表面および裏面に対し傾斜しているので、以下では
傾斜チャネルストッパーと呼称する。
また、単結晶島内の集積回路構成素子は他の単結晶島内の集積回路構成素子と半導体チッ
プ本体の上に設けた表面絶縁保護膜を介して配線により結線されており、段落[００１５]
に記載したように半導体チップ本体の表面に露出している分離領域と誘電体絶縁分離
膜と傾斜チャネルストッパーとの上を渡る配線部分１１６は渡り配線と定義している。
なお、本実施の形態ではＳｉ半導体チップ本体の表面は（００１）面で構成され、側面は
{１１１}面で構成されており、表面に対する結晶方位で定まる所定の角度は約５４.７
度もしくは（１８０度－５４．７度）である。
【0044】
素子集積基板１０１内の単結晶島内の逆導通ＩＧＢＴのｐコレクタ１０４は周囲をｎバッ
ファー層１０７で囲まれており、ｎエミッタ１１０から離れた方の位置にある短絡部１０
５を介して第２主電極（コレクタ電極）１０３に接続されており、逆導通構造になってい
る。ｎバッファー層１０７は２重バッファー層構成であり、１重バッファー層構成に比べ
て高い横抵抗を有するので、延在するｐコレクタ幅が短くても小さいＩｓｂで約０．７Ｖ
のビルトイン電圧Ｖｂｉを達成できＩＧＢＴをオンさせることができるので、スナップバ
ック現象を大幅に抑制できる。すなわち、小さい専有面積でスナップバック現象を大幅に
抑制できる。２重バッファー層は本発明者による特許第６３８３９７１号にその基本概念
が開示されている。
また、第１主電極（エミッタ電極）１２０に接続しているｐボディ１０９とドリフト層１
０８とでＦＷＤを構成しｎ短絡部１０５を介して第２主電極（コレクタ電極）１０３に接
続している。この結果、別途ＦＷＤを単結晶島内に集積する必要がなく大幅な素子面積の
低減ができる。
ファー層１０７で囲まれており、ｎエミッタ１１０から離れた方の位置にある短絡部１０
５を介して第２主電極（コレクタ電極）１０３に接続されており、逆導通構造になってい
る。ｎバッファー層１０７は２重バッファー層構成であり、１重バッファー層構成に比べ
て高い横抵抗を有するので、延在するｐコレクタ幅が短くても小さいＩｓｂで約０．７Ｖ
のビルトイン電圧Ｖｂｉを達成できＩＧＢＴをオンさせることができるので、スナップバ
ック現象を大幅に抑制できる。すなわち、小さい専有面積でスナップバック現象を大幅に
抑制できる。２重バッファー層は本発明者による特許第６３８３９７１号にその基本概念
が開示されている。
また、第１主電極（エミッタ電極）１２０に接続しているｐボディ１０９とドリフト層１
０８とでＦＷＤを構成しｎ短絡部１０５を介して第２主電極（コレクタ電極）１０３に接
続している。この結果、別途ＦＷＤを単結晶島内に集積する必要がなく大幅な素子面積の
低減ができる。
【0045】
大幅な高耐圧化の達成を目的とする本実施の形態における誘電体分離型パワー集積回路半
導体装置チップは、従来の誘電体分離型集積回路半導体装置チップに比較し次の２点で構
成が相違する。
第１の相違点は、接合端の電界緩和のためのフィールドプレート１２３と傾斜チャネルス
トッパー部の電界緩和のための表面電界緩和層ＦＲＲ（エフアールアール）といった従来
の電界緩和高耐圧技術に加えて、渡り配線下の傾斜チャネルストッパー１２５の表面に
新規な表面キャリア濃度低減電界緩和領域（Surface Carrier density Decrease Field
Reduction Region 略してＳＣａＤＦＲＲ：スキャッド）ＳＣａＤＦＲＲを設けているこ
とである。先行技術３の６００Ｖのチップでは渡り配線下の表面絶縁保護膜１１８は厚さ
５．４μｍ程度のＳｉＯ２からなる絶縁膜を用いている。本実施の形態の場合は１．２ｋＶ以上の耐電圧が必要なので、ＳｉＯ２からなる表面絶縁保護膜１１８は１２μｍ程度以上の膜厚が必要となり形成が難しくなる。そこで本実施の形態では新規に傾斜チャネルストッパー１２５の表面にＳＣａＤＦＲＲ１２１を設け耐圧の向上と絶縁膜の薄膜化を図っている。その原理は[００２８]に記述しているが、ＳＣａＤＦＲＲを設けたことによりその長さや絶縁膜の膜質、ＦＲＲとの共存度合い等により異なるが約２μｍ以上の膜厚低減が見込め、上記の先行技術３に適用すると１０μｍ程度の膜厚に低減できる。
導体装置チップは、従来の誘電体分離型集積回路半導体装置チップに比較し次の２点で構
成が相違する。
第１の相違点は、接合端の電界緩和のためのフィールドプレート１２３と傾斜チャネルス
トッパー部の電界緩和のための表面電界緩和層ＦＲＲ（エフアールアール）といった従来
の電界緩和高耐圧技術に加えて、渡り配線下の傾斜チャネルストッパー１２５の表面に
新規な表面キャリア濃度低減電界緩和領域（Surface Carrier density Decrease Field
Reduction Region 略してＳＣａＤＦＲＲ：スキャッド）ＳＣａＤＦＲＲを設けているこ
とである。先行技術３の６００Ｖのチップでは渡り配線下の表面絶縁保護膜１１８は厚さ
５．４μｍ程度のＳｉＯ２からなる絶縁膜を用いている。本実施の形態の場合は１．２ｋＶ以上の耐電圧が必要なので、ＳｉＯ２からなる表面絶縁保護膜１１８は１２μｍ程度以上の膜厚が必要となり形成が難しくなる。そこで本実施の形態では新規に傾斜チャネルストッパー１２５の表面にＳＣａＤＦＲＲ１２１を設け耐圧の向上と絶縁膜の薄膜化を図っている。その原理は[００２８]に記述しているが、ＳＣａＤＦＲＲを設けたことによりその長さや絶縁膜の膜質、ＦＲＲとの共存度合い等により異なるが約２μｍ以上の膜厚低減が見込め、上記の先行技術３に適用すると１０μｍ程度の膜厚に低減できる。
【0046】
第２の相違点は渡り配線下のチップ本体に埋込み絶縁膜１４０を用いていることである。
耐圧に該当する電圧が印可されるとこの渡り配線１１６下での表面電界集中によりＳｉ
表面が絶縁破壊を生じるので、この表面電界集中を緩和し絶縁破壊を防ぐ表面絶縁保護膜厚さにする必要がある。耐圧が大きい場合はこの厚さが非常に大きくなり、例えば耐圧１．２ｋＶの場合は上記のように１２μｍ以上の絶縁膜厚さが必要になり形成が難しくなる。また、絶縁分離島内部で素子と結線するまでの薄い絶縁膜上の配線１１９との間に大きな段差を生じ、段差部で配線の断線が生じる。これを避けるために素子内部では配線下の絶縁膜を階段状にして各段での段差を通常１～２μｍ程度にしているが、高耐圧の場合はこの段数を多くする必要があり段差間の踏板部分が多くなり、その結果大半の集積回路半導体装置構成素子のサイズが大きくなりチップが肥大化してしまう。このため、６５０Ｖ以上の高耐圧集積回路半導体装置例は見当たらず、商品化の大きな障害になっている。
耐圧に該当する電圧が印可されるとこの渡り配線１１６下での表面電界集中によりＳｉ
表面が絶縁破壊を生じるので、この表面電界集中を緩和し絶縁破壊を防ぐ表面絶縁保護膜厚さにする必要がある。耐圧が大きい場合はこの厚さが非常に大きくなり、例えば耐圧１．２ｋＶの場合は上記のように１２μｍ以上の絶縁膜厚さが必要になり形成が難しくなる。また、絶縁分離島内部で素子と結線するまでの薄い絶縁膜上の配線１１９との間に大きな段差を生じ、段差部で配線の断線が生じる。これを避けるために素子内部では配線下の絶縁膜を階段状にして各段での段差を通常１～２μｍ程度にしているが、高耐圧の場合はこの段数を多くする必要があり段差間の踏板部分が多くなり、その結果大半の集積回路半導体装置構成素子のサイズが大きくなりチップが肥大化してしまう。このため、６５０Ｖ以上の高耐圧集積回路半導体装置例は見当たらず、商品化の大きな障害になっている。
【0047】
本実施の形態では、これまでチップ本体表面上に形成されていた渡り配線下の厚い表面絶
縁保護膜１１８の一部をチップ本体の表面下に埋込んだ厚い埋込み絶縁膜１４０を設け、
前記ＳＣａＤＦＲＲ１２１はその下に設けており、且つチップ本体の表面上には埋込絶縁
膜厚を差し引いた厚さの別表面絶縁保護膜１１８を設ける構成にしている。例えば上記の
ＳＣａＤＦＲＲの絶縁膜厚低減効果が約２μｍと見込めるので、チップ本体の表面上の表
面絶縁保護膜の厚さを現実的な厚さ６μｍ程度にするために上記の主表面下の埋込み絶縁
膜の厚さを約４μｍ程度にしている。
これによりパワー集積回路半導体装置のチップ本体の表面上の絶縁保護膜の段差数低減が
でき、チップ面積の低減を達成することができる。
縁保護膜１１８の一部をチップ本体の表面下に埋込んだ厚い埋込み絶縁膜１４０を設け、
前記ＳＣａＤＦＲＲ１２１はその下に設けており、且つチップ本体の表面上には埋込絶縁
膜厚を差し引いた厚さの別表面絶縁保護膜１１８を設ける構成にしている。例えば上記の
ＳＣａＤＦＲＲの絶縁膜厚低減効果が約２μｍと見込めるので、チップ本体の表面上の表
面絶縁保護膜の厚さを現実的な厚さ６μｍ程度にするために上記の主表面下の埋込み絶縁
膜の厚さを約４μｍ程度にしている。
これによりパワー集積回路半導体装置のチップ本体の表面上の絶縁保護膜の段差数低減が
でき、チップ面積の低減を達成することができる。
【0048】
なお、主要構造諸元値は、例えばドリフト層は不純物濃度１ｘ１０１４ｃｍ－３・厚さ１
４０μｍであってもよい。ｎ+エミッタ領域は不純物濃度と厚さが各々５ｘ１０１９ｃｍ
－３・１．５μｍ、ｐボディ領域は３ｘ１０１７ｃｍ－３・表面からの厚さ４μｍ、ｎバ
ッファー層は２ｘ１０１６ｃｍ－３・４μｍ、ｐ+コレクタ領域は１ｘ１０１９ｃｍ－３
・２μｍであってもよい。ｐボディ領域からＳｉＯ２誘電体絶縁分離膜までの距離は１７０μｍであってもよく、傾斜チャネルストッパーの厚さは５μｍであってもよい。ゲート酸化膜の厚さは１３００オングストロームであってもよく、ＳｉＯ２誘電体絶縁分離膜の厚さは５μｍであってもよい。またチップ本体の厚さは約３００μｍである。
４０μｍであってもよい。ｎ+エミッタ領域は不純物濃度と厚さが各々５ｘ１０１９ｃｍ
－３・１．５μｍ、ｐボディ領域は３ｘ１０１７ｃｍ－３・表面からの厚さ４μｍ、ｎバ
ッファー層は２ｘ１０１６ｃｍ－３・４μｍ、ｐ+コレクタ領域は１ｘ１０１９ｃｍ－３
・２μｍであってもよい。ｐボディ領域からＳｉＯ２誘電体絶縁分離膜までの距離は１７０μｍであってもよく、傾斜チャネルストッパーの厚さは５μｍであってもよい。ゲート酸化膜の厚さは１３００オングストロームであってもよく、ＳｉＯ２誘電体絶縁分離膜の厚さは５μｍであってもよい。またチップ本体の厚さは約３００μｍである。
【0049】
次に本実施の形態１のパワー集積回路半導体装置の特性について説明する。本パワー集積
回路半導体素子チップ１００は特性測定用高耐圧パッケージに実装して動作試験に供した
。ゲート電圧を印加しない状態でエミッタ電極１２０とコレクタ電極１０３間に順方向電
圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわち
なだれ降伏を示す電圧は約１．４２ｋＶであり、またなだれ降伏前のリーク電流は室温で
１×１０－６Ａ／ｃｍ２以下、２５０℃の高温でも８ｘ１０－６Ａ／ｃｍ２以下と良好で
ある。
回路半導体素子チップ１００は特性測定用高耐圧パッケージに実装して動作試験に供した
。ゲート電圧を印加しない状態でエミッタ電極１２０とコレクタ電極１０３間に順方向電
圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわち
なだれ降伏を示す電圧は約１．４２ｋＶであり、またなだれ降伏前のリーク電流は室温で
１×１０－６Ａ／ｃｍ２以下、２５０℃の高温でも８ｘ１０－６Ａ／ｃｍ２以下と良好で
ある。
【0050】
また、順方向状態でゲート電圧を印可し増大してゆくと逆導通ＩＧＢＴがオンするが、ス
ナップバック現象は観察されたがＶｓｂは約１．６Ｖと低く実用上問題のないレベルであ
る。また、オンした状態で１００Ａ／ｃｍ２の電流密度で通電した際の室温でのオン電圧
は約２．５Ｖと低く良好である。また、１００Ａ／ｃｍ２通電時のターンオフ時間は約１
．２μsであり、同耐圧クラスＳｉ－ＩＧＢＴの約１／２以下であり短い。このように逆
導通ＩＧＢＴ機能によりターンオフ時間を低減でき高速化できる結果、スイッチング損失
を著しく低減でき低損失化できる。
更に、ＦＷＤの１００Ａ／ｃｍ２の電流密度で通電した際の室温でのオン電圧は約１．５
Ｖと低く良好である。
ナップバック現象は観察されたがＶｓｂは約１．６Ｖと低く実用上問題のないレベルであ
る。また、オンした状態で１００Ａ／ｃｍ２の電流密度で通電した際の室温でのオン電圧
は約２．５Ｖと低く良好である。また、１００Ａ／ｃｍ２通電時のターンオフ時間は約１
．２μsであり、同耐圧クラスＳｉ－ＩＧＢＴの約１／２以下であり短い。このように逆
導通ＩＧＢＴ機能によりターンオフ時間を低減でき高速化できる結果、スイッチング損失
を著しく低減でき低損失化できる。
更に、ＦＷＤの１００Ａ／ｃｍ２の電流密度で通電した際の室温でのオン電圧は約１．５
Ｖと低く良好である。
【0051】
以上のように、本実施の形態によればＳｉパワー集積回路半導体装置チップの出力素子として、ＳＣａＤＦＲＲと埋込み絶縁膜により高耐圧の逆導通ＩＧＢＴを集積でき、且つ高耐圧化とチップ占有面積低減および低損失化ができ、パワー集積回路半導体装置の大容量化も達成できる。更にスナップバック現象も実用上問題のないレベルまで大幅な抑制ができ高信頼性が達成できる。またインバータの還流時にｐボディとｎドリフト層で構成する内蔵ダイオードをＦＷＤダイオードとして活用でき、別途新たなダイオードを設ける必要がなくパワー集積回路半導体装置の半導体チップサイズを大幅に小さくでき低コスト化が図れる。
【0052】
（実施の形態２）
図２は、実施の形態２にかかるＳｉパワー集積回路半導体装置チップ２００の主要部である出力素子を中心に模式的に示した断面図である。図２に示す実施の形態２にかかる半導体装置チップ２００は、Ｓｉ半導体を用いて作製された例えば設計耐圧１．２ｋＶ・６０Ａ級の誘電体分離型パワー集積回路半導体装置チップであり、素子集積基板２０１と素子支持基板２０２とは本発明による新規な貼り付け構造（ＳＰ＆Ｓ-ＤＢＳ）を用いて貼り合わせて構成されている。出力素子はトレンチゲート構造の縦型構造逆導通ＩＧＢＴであり、本発明による新規な逆導通ＩＧＢＴ構造を用いており、素子集積基板２０１の誘電体絶縁分離単結晶島内と隣接する分離領域２１７とに集積されている。なお、出力素子はストライブ形状であり、ストライブ状単結晶島幅は約６．５ｍｍ、単結晶島長さは５ｍｍである。ストライブ状単結晶島にはストライブ状セルが５００個形成されているが、煩雑化を避けるために図には模式的に４セルしか記載していない。
前記のように誘電体分離型はｐｎ分離型に比べて、リーク電流が高温でも極めて少なく且つ分離領域が大幅に小さくてすむので高耐圧化とチップサイズ低減が容易であり、高耐圧パワー集積回路半導体装置には好適である。
図２は、実施の形態２にかかるＳｉパワー集積回路半導体装置チップ２００の主要部である出力素子を中心に模式的に示した断面図である。図２に示す実施の形態２にかかる半導体装置チップ２００は、Ｓｉ半導体を用いて作製された例えば設計耐圧１．２ｋＶ・６０Ａ級の誘電体分離型パワー集積回路半導体装置チップであり、素子集積基板２０１と素子支持基板２０２とは本発明による新規な貼り付け構造（ＳＰ＆Ｓ-ＤＢＳ）を用いて貼り合わせて構成されている。出力素子はトレンチゲート構造の縦型構造逆導通ＩＧＢＴであり、本発明による新規な逆導通ＩＧＢＴ構造を用いており、素子集積基板２０１の誘電体絶縁分離単結晶島内と隣接する分離領域２１７とに集積されている。なお、出力素子はストライブ形状であり、ストライブ状単結晶島幅は約６．５ｍｍ、単結晶島長さは５ｍｍである。ストライブ状単結晶島にはストライブ状セルが５００個形成されているが、煩雑化を避けるために図には模式的に４セルしか記載していない。
前記のように誘電体分離型はｐｎ分離型に比べて、リーク電流が高温でも極めて少なく且つ分離領域が大幅に小さくてすむので高耐圧化とチップサイズ低減が容易であり、高耐圧パワー集積回路半導体装置には好適である。
【0053】
まず、図２の実施の形態１の構成と特徴を具体的に説明する。
実施の形態２においては、出力用素子の逆導通ＩＧＢＴ２００の主機能部はほとんど誘電
体分離島内に形成されているが、この誘電体分離島底の絶縁膜２０６は除去されているの
で、ｐ+コレクタ２０４を介してｐ+素子支持基板２０２に接続しており、このｐ+素子支
持基板２０２は第２主電極であるコレクタ電極２０３に接続している。従って第１主電極
であるエミッタ電極２２０と第２主電極であるコレクタ電極２０３間の素子部分は縦型Ｓ
ｉ-ＩＧＢＴとして機能できる。一方、第１主電極２２０と第３主電極２１５間の素子部
分は誘電体分離島底の絶縁膜が除去された部分を介してｎ+領域（ｎ+短絡部兼ＭＯＳＦＥ
Ｔのドレイン）２０５と接続しており、更にｎ分離領域２１７を介して第３主電極２
１５に接続されている。従って第１主電極２２０と第３主電極２１５間の素子はＳｉ-Ｍ
ＯＳＦＥＴとして機能できる。また第３主電極２１５は、第２主電極２０３がダイボンディングされたパッケージの金属部とワイヤボンディングによりチップ外部で電気的に接続されているので、第２主電極２０３と第３主電極２１５は電気的に接続されている。従って、第１主電極２２０と第２主電極２０３および第３主電極２１５との間の素子は全体的には逆導通ＩＧＢＴとして機能する。
また、ｎ+領域２０５の幅と上記のｐ領域２０４の幅を調整することにより、ｎ+領域２０５の幅が大きい場合はＭＯＳＦＥＴの動作がメインになり、ｐ+領域の幅２０５が大きい場合はＩＧＢＴの動作がメインになるようにできる。本実施の形態の場合はＩＧＢＴの動作をメインにするために、上記のｐ+領域２０４の幅と上記のｎ+領域２０５の幅の比を約９０対１０程度に設定してｐ+領域２０４をかなり大きくしてもよい。一方、上記のｎ+領域２０５はｐ+コレクタ２０４の短絡部として機能させるので、ターンオフ時にはドリフト層２０８の残存キャリアの排出を迅速に進めることができ、この結果ターンオフ時間が短くなりターンオフ損失を低減できるのでパワー集積回路半導体装置チップの低損失化ができる。
なお、ｐ+コレクタ２０４の幅が大きくなるので所定のセル数毎にｐ+コレクタ２０４内に
もｎ+領域２０５を複数個設けて残存キャリアの排出を効率的且つ迅速に行っている。図２では模式的に１個のみしか示していない。このｎ+領域２０５の間隔は、スナップバック現象の抑制条件で決まる。またｐ+コレクタ２０４内に設けたｎ+領域２０５は図の紙面の奥でｐ+コレクタ２０４を所定個所分断してｐ+コレクタ２０４の左右のｎ+領域２０５や内部のｎ+領域同士とで接続して抵抗を抑え残存キャリアの排出を迅速に行っている。
実施の形態２においては、出力用素子の逆導通ＩＧＢＴ２００の主機能部はほとんど誘電
体分離島内に形成されているが、この誘電体分離島底の絶縁膜２０６は除去されているの
で、ｐ+コレクタ２０４を介してｐ+素子支持基板２０２に接続しており、このｐ+素子支
持基板２０２は第２主電極であるコレクタ電極２０３に接続している。従って第１主電極
であるエミッタ電極２２０と第２主電極であるコレクタ電極２０３間の素子部分は縦型Ｓ
ｉ-ＩＧＢＴとして機能できる。一方、第１主電極２２０と第３主電極２１５間の素子部
分は誘電体分離島底の絶縁膜が除去された部分を介してｎ+領域（ｎ+短絡部兼ＭＯＳＦＥ
Ｔのドレイン）２０５と接続しており、更にｎ分離領域２１７を介して第３主電極２
１５に接続されている。従って第１主電極２２０と第３主電極２１５間の素子はＳｉ-Ｍ
ＯＳＦＥＴとして機能できる。また第３主電極２１５は、第２主電極２０３がダイボンディングされたパッケージの金属部とワイヤボンディングによりチップ外部で電気的に接続されているので、第２主電極２０３と第３主電極２１５は電気的に接続されている。従って、第１主電極２２０と第２主電極２０３および第３主電極２１５との間の素子は全体的には逆導通ＩＧＢＴとして機能する。
また、ｎ+領域２０５の幅と上記のｐ領域２０４の幅を調整することにより、ｎ+領域２０５の幅が大きい場合はＭＯＳＦＥＴの動作がメインになり、ｐ+領域の幅２０５が大きい場合はＩＧＢＴの動作がメインになるようにできる。本実施の形態の場合はＩＧＢＴの動作をメインにするために、上記のｐ+領域２０４の幅と上記のｎ+領域２０５の幅の比を約９０対１０程度に設定してｐ+領域２０４をかなり大きくしてもよい。一方、上記のｎ+領域２０５はｐ+コレクタ２０４の短絡部として機能させるので、ターンオフ時にはドリフト層２０８の残存キャリアの排出を迅速に進めることができ、この結果ターンオフ時間が短くなりターンオフ損失を低減できるのでパワー集積回路半導体装置チップの低損失化ができる。
なお、ｐ+コレクタ２０４の幅が大きくなるので所定のセル数毎にｐ+コレクタ２０４内に
もｎ+領域２０５を複数個設けて残存キャリアの排出を効率的且つ迅速に行っている。図２では模式的に１個のみしか示していない。このｎ+領域２０５の間隔は、スナップバック現象の抑制条件で決まる。またｐ+コレクタ２０４内に設けたｎ+領域２０５は図の紙面の奥でｐ+コレクタ２０４を所定個所分断してｐ+コレクタ２０４の左右のｎ+領域２０５や内部のｎ+領域同士とで接続して抵抗を抑え残存キャリアの排出を迅速に行っている。
【0054】
また耐圧に該当する電圧が第１主電極と第２主電極間に印可されると、素子内部の高耐圧
接合端で電界集中が生じるので図中のフィールドプレート２２３のような公知のターミネ
ーション技術で抑制しており、またチップ表面に発生するチャネルは傾斜チャネルストッパー技術で遮断している。更にトレンチゲート底部での電界集中によるゲート絶縁破壊の阻止にはゲート底部の酸化膜２１２の厚膜化や図示していないがゲート底部カバー用ｐウェルの設置などの公知の技術を適用している。これらの技術を用いて適切な設計を行うと耐圧を決定する主因は配線下で生じる電界集中となり、本素子構造の場合は渡り配線２１６下の傾斜チャネル部２２５における表面電界集中である。この表面電界集中によりＳｉ表面が耐圧よりも低い電圧で絶縁破壊を生じるので、この絶縁破壊を防ぐために表面電界集中を緩和し絶縁保護膜も厚くする必要がある。
耐圧が大きい場合はこの厚さが非常に大きくなり、例えば耐圧１．２ｋＶの場合は１２μ
ｍ以上の絶縁保護膜厚さが必要になり形成が難しくなる。また、絶縁分離島内部のエミッタ２１０と結線するまでの薄い絶縁保護膜上の配線２１９との間に大きな段差を生じ、段差部で配線の断線が生じる。これを避けるために素子内部では配線下の絶縁保護膜を階段状にして各段での段差を通常１～２μｍ程度にしているが、高耐圧の場合はこの段数を多くする必要があり段差間の踏板部分が多くなり、その結果大半の集積回路半導体装置構成素子のサイズが大きくなりチップが肥大化してしまう。これらのため、６５０Ｖ以上の高耐圧集積回路半導体装置例は見当たらず、商品化の大きな障害になっている。
接合端で電界集中が生じるので図中のフィールドプレート２２３のような公知のターミネ
ーション技術で抑制しており、またチップ表面に発生するチャネルは傾斜チャネルストッパー技術で遮断している。更にトレンチゲート底部での電界集中によるゲート絶縁破壊の阻止にはゲート底部の酸化膜２１２の厚膜化や図示していないがゲート底部カバー用ｐウェルの設置などの公知の技術を適用している。これらの技術を用いて適切な設計を行うと耐圧を決定する主因は配線下で生じる電界集中となり、本素子構造の場合は渡り配線２１６下の傾斜チャネル部２２５における表面電界集中である。この表面電界集中によりＳｉ表面が耐圧よりも低い電圧で絶縁破壊を生じるので、この絶縁破壊を防ぐために表面電界集中を緩和し絶縁保護膜も厚くする必要がある。
耐圧が大きい場合はこの厚さが非常に大きくなり、例えば耐圧１．２ｋＶの場合は１２μ
ｍ以上の絶縁保護膜厚さが必要になり形成が難しくなる。また、絶縁分離島内部のエミッタ２１０と結線するまでの薄い絶縁保護膜上の配線２１９との間に大きな段差を生じ、段差部で配線の断線が生じる。これを避けるために素子内部では配線下の絶縁保護膜を階段状にして各段での段差を通常１～２μｍ程度にしているが、高耐圧の場合はこの段数を多くする必要があり段差間の踏板部分が多くなり、その結果大半の集積回路半導体装置構成素子のサイズが大きくなりチップが肥大化してしまう。これらのため、６５０Ｖ以上の高耐圧集積回路半導体装置例は見当たらず、商品化の大きな障害になっている。
【0055】
本実施の形態では、従来はチップ表面上に形成されていた渡り配線下の厚い絶縁保護膜２１８のかなりの部分をチップ本体の表面下に埋め込み絶縁膜２４０として形成することにより、チップ表面上に形成される表面絶縁保護膜２１８の厚さを小さくして段差と段差数を低減している。また、埋め込み絶縁膜２４０の下には実施の形態１で前述した新規な電界緩和領域ＳＣａＤＦＲＲ２２１を形成しており、これにより２μｍ程度以上の絶縁膜圧の低減ができる。この結果、例えば１．２ｋＶ耐圧を達成するのに１２μｍ以上必要な表面酸化膜２１８を６μｍ程度にし、表面下の埋込み絶縁膜２４０を４μｍ程度にしてもよく、これによりパワー集積回路半導体装置チップの高耐圧化と段差数低減によるチップ面積の低減を共に達成することができる。
またこのチップをインバータ等に用いた場合は、インバータの還流時にｐボディ２０９
とｎドリフト層２０８で構成するｐｎ接合ダイオードをＦＷＤダイオードとして活用でき
る。すなわち、還流電流は第１電極２２０→ｐボディ２０９→ｎドリフト２０８→ｎ+短
絡部２０５→分離領域２１７→第３電極２１５のルートで流れＦＷＤとして機能する
わけである。この結果ＦＷＤとして別途新たなダイオードを設ける必要がなくなる。ＦＷ
ＤはＩＧＢＴとほぼ同等な電流容量を必要とするので、パワー集積回路半導体装置の半導
体チップサイズをほぼ約１／２近くまで小さくでき、パワー集積回路半導体装置の小型化
と低コスト化が図れる。
またこのチップをインバータ等に用いた場合は、インバータの還流時にｐボディ２０９
とｎドリフト層２０８で構成するｐｎ接合ダイオードをＦＷＤダイオードとして活用でき
る。すなわち、還流電流は第１電極２２０→ｐボディ２０９→ｎドリフト２０８→ｎ+短
絡部２０５→分離領域２１７→第３電極２１５のルートで流れＦＷＤとして機能する
わけである。この結果ＦＷＤとして別途新たなダイオードを設ける必要がなくなる。ＦＷ
ＤはＩＧＢＴとほぼ同等な電流容量を必要とするので、パワー集積回路半導体装置の半導
体チップサイズをほぼ約１／２近くまで小さくでき、パワー集積回路半導体装置の小型化
と低コスト化が図れる。
【0056】
また逆導通ＩＧＢＴに付随するスナップバック現象に関しては、逆導通ＩＧＢＴ用の単結晶島幅が[００５２]に記載のように十分広いので１重バッファー層でも横抵抗を大きくでき、小さなスナップバック電流Ｉｓｂでスナップバック電圧ＶｓｂをＳｉのビルトイン電圧Ｖｂｉ以下にできスナップバック現象を解消できるので十分適用できる。しかし、バッファー層が延在するｐ+コレクタ２０４が大きくなるため短絡部の間隔が大きくなってしまいターンオフ時の残存キャリアの排出速度が損なわれる場合がある。この場合は、２重バッファー層の適用が好ましい。
２重バッファー層にすることにより、ドリフト２０８に接する側のバッファー層内の空乏
化されていないスナップバック電流Ｉｓｂの通電路部分の横抵抗を大きくできるので、ス
ナップバック現象を解消できるｐ+コレクタ幅を小さくできる。すなわち、短絡部の間隔
を小さくできるのでターンオフ時の残存キャリアの排出速度を速くでき逆導通ＩＧＢＴ本
来のスイッチング速度の向上による低損失化がより効果的に達成でき、且つスナップバッ
ク現象の解消による高信頼性も十分に達成できる。
２重バッファー層にすることにより、ドリフト２０８に接する側のバッファー層内の空乏
化されていないスナップバック電流Ｉｓｂの通電路部分の横抵抗を大きくできるので、ス
ナップバック現象を解消できるｐ+コレクタ幅を小さくできる。すなわち、短絡部の間隔
を小さくできるのでターンオフ時の残存キャリアの排出速度を速くでき逆導通ＩＧＢＴ本
来のスイッチング速度の向上による低損失化がより効果的に達成でき、且つスナップバッ
ク現象の解消による高信頼性も十分に達成できる。
【0057】
次に図３を用いて実施の形態２の製作プロセスフローを簡単に説明する。図３の[５]と[
６]は[４]以前の図よりも右側が作図の都合で少し拡張されて描かれていることを前もっ
てお断りしておく。
まずｎ単結晶主基板２３０上に分離溝形成用のマスクを形成し、高温溶融ＫＯＨ液により
分離溝が所定の深さに達するまでｎ単結晶主基板２３０の選択エッチングを行う。このエ
ッチングに当たっては第３主電極２１５形成部のマスク幅を他の分離用Ｖ溝形成部のマス
ク幅よりも広くしておく。分離溝の深さは１６０μｍであってもよい。Ｖ溝部のエッチン
グ深さが１６０μｍに達した時点でエッチングを終了すると幅の広い第３主電極２１５形
成部も他のＶ溝部と一緒に自動的に形成される。
ついで、ｎ傾斜チャネルストッパー２２５を拡散により形成し、更に例えば燐とアンチモ
ンの選択２重拡散を行い二重バッファー層２０７を形成する（図３の[１]参照）。その後、誘電体絶縁分離用のＳｉＯ２絶縁膜２０６を全面に形成する。その厚さは約４μｍでもよい。ついでｐ+コレクタ２０４を形成する部分のＳｉＯ２絶縁膜２０６を選択エッチングで除去し、更にエピタキシャル成長によりｐ+コレクタ２０４用のｐ+単結晶層を形成する。例えばｐ+エピタキシャル層の厚さは１８μｍであってもよい。その後ｐ+エピタキシャル層の選択エッチングを施しｐ+コレクタ２０４を形成する。その後、ｎ短絡層２０５形成部分のｐ+コレクタ２０４を選択エッチングにより除去し、更に第３主電極２１５形成部分のＳｉＯ２誘電体絶縁分離膜２０６を選択エッチングで除去する（図２の[２]参照）。これによりｎ短絡層２０５形成部分と第３主電極２１５形成部分の単結晶が露出する。次いで、全面にｎ+エピタキシャル成長を、第３主電極２１５の形成部分も含めて全分離溝が完全に埋め尽される厚さ以上になるまで実施する。この際ｎ+短絡層２０５形成部分と第３主電極２１５の形成部分とｐ+コレクタ２０４上にはｎ単結晶が、絶縁分離酸化膜２０６上にはｎ多結晶が成長し分離領域２１７は両結晶が混在した状況となる。その後、研削と鏡面研磨をｐ+コレクタ２０４が露出するまで実施し素子集積基板２０１を完成する（図２の[３]参照）。
６]は[４]以前の図よりも右側が作図の都合で少し拡張されて描かれていることを前もっ
てお断りしておく。
まずｎ単結晶主基板２３０上に分離溝形成用のマスクを形成し、高温溶融ＫＯＨ液により
分離溝が所定の深さに達するまでｎ単結晶主基板２３０の選択エッチングを行う。このエ
ッチングに当たっては第３主電極２１５形成部のマスク幅を他の分離用Ｖ溝形成部のマス
ク幅よりも広くしておく。分離溝の深さは１６０μｍであってもよい。Ｖ溝部のエッチン
グ深さが１６０μｍに達した時点でエッチングを終了すると幅の広い第３主電極２１５形
成部も他のＶ溝部と一緒に自動的に形成される。
ついで、ｎ傾斜チャネルストッパー２２５を拡散により形成し、更に例えば燐とアンチモ
ンの選択２重拡散を行い二重バッファー層２０７を形成する（図３の[１]参照）。その後、誘電体絶縁分離用のＳｉＯ２絶縁膜２０６を全面に形成する。その厚さは約４μｍでもよい。ついでｐ+コレクタ２０４を形成する部分のＳｉＯ２絶縁膜２０６を選択エッチングで除去し、更にエピタキシャル成長によりｐ+コレクタ２０４用のｐ+単結晶層を形成する。例えばｐ+エピタキシャル層の厚さは１８μｍであってもよい。その後ｐ+エピタキシャル層の選択エッチングを施しｐ+コレクタ２０４を形成する。その後、ｎ短絡層２０５形成部分のｐ+コレクタ２０４を選択エッチングにより除去し、更に第３主電極２１５形成部分のＳｉＯ２誘電体絶縁分離膜２０６を選択エッチングで除去する（図２の[２]参照）。これによりｎ短絡層２０５形成部分と第３主電極２１５形成部分の単結晶が露出する。次いで、全面にｎ+エピタキシャル成長を、第３主電極２１５の形成部分も含めて全分離溝が完全に埋め尽される厚さ以上になるまで実施する。この際ｎ+短絡層２０５形成部分と第３主電極２１５の形成部分とｐ+コレクタ２０４上にはｎ単結晶が、絶縁分離酸化膜２０６上にはｎ多結晶が成長し分離領域２１７は両結晶が混在した状況となる。その後、研削と鏡面研磨をｐ+コレクタ２０４が露出するまで実施し素子集積基板２０１を完成する（図２の[３]参照）。
【0058】
その後、このウエーハと別途準備した単結晶面貼り付け面のみをもち素子支持基板２０２となるｎ+単結晶ウエーハと、新規な多結晶面・単結晶面混在貼り付け面をもつ素子集積基板２０１とを貼り付けた新規な貼り合わせ構造（ＳＰ＆Ｓ-ＤＢＳ）のウエーハを完成する（図３の[４]参照）。この新規な貼合わせ構造の貼合わせウエーハは従来のエピ成長基板のウエーハに比べて彎曲が小さく、実施の形態1やこれまで開示されている従来の単結晶単独面と多結晶単独面の貼合わせ構造（Ｐ＆Ｓ-ＤＢＳ）のウエーハに比べても彎曲が小さく接着強度が強い。彎曲が小さいのは多結晶は単結晶に比べてをエピタキシャル成長後冷却する際収縮が激しくウエーハが大きく湾曲するためであり、新構造では単結晶領域が混在するので収縮が抑制されることによる。また接着強度が強いのは、従来の貼合わせ部が単結晶と多結晶の貼合わせ部のみであるのに対し、新構造ではこれに加えて接着強度が強い単結晶と単結晶の貼合わせ部が存在することによる。しかし、単結晶と単結晶の貼合わせ部は貼り合わせ境界にボイドが発生し貼り付け強度が低下する傾向があり、貼り付け温度や圧力、貼り付け雰囲気ガスおよび前処理材料に工夫を凝らしボイドの発生を解消している。
このようにして完成した彎曲が小さく接着強度の強い貼合わせウエーハは、次いで貼付けたウエーハの上面側から誘電体分離された結晶島が露出するまで単結晶主基板２３０の上面を研磨して素子集積基板２０１を仕上げて、パワー集積回路半導体装置チップ用のウエーハを完成する（図３の[５]参照）。完成ウエーハの厚さは約３００μｍ程度であってもよい。
その後、埋込み絶縁膜２４０形成部のＳｉを選択エッチングで４μｍ除去し、次いでＳＣａＤＦＲＲ２２１形成部分に燐もしくはアルミニュームの選択イオン打ち込みを行い、ついで全面に４μｍ以上の厚さのＳｉＯ２をＣＶＤで形成した後、鏡面研磨し埋込み絶縁膜２４０の形成を完了する。
その後、公知の一般的な方法なので説明を割愛するが、所定の素子製作技術を用いて各単
結晶島内にトレンチゲート構造の出力用素子やプレーナゲート構造の駆動・制御回路用素
子や検出・保護回路用の素子や第３電極２１５等の電極や配線を形成し本実施の形態２の
パワー集積回路半導体装置を完成する（図３の[６]参照）。
このようにして完成した彎曲が小さく接着強度の強い貼合わせウエーハは、次いで貼付けたウエーハの上面側から誘電体分離された結晶島が露出するまで単結晶主基板２３０の上面を研磨して素子集積基板２０１を仕上げて、パワー集積回路半導体装置チップ用のウエーハを完成する（図３の[５]参照）。完成ウエーハの厚さは約３００μｍ程度であってもよい。
その後、埋込み絶縁膜２４０形成部のＳｉを選択エッチングで４μｍ除去し、次いでＳＣａＤＦＲＲ２２１形成部分に燐もしくはアルミニュームの選択イオン打ち込みを行い、ついで全面に４μｍ以上の厚さのＳｉＯ２をＣＶＤで形成した後、鏡面研磨し埋込み絶縁膜２４０の形成を完了する。
その後、公知の一般的な方法なので説明を割愛するが、所定の素子製作技術を用いて各単
結晶島内にトレンチゲート構造の出力用素子やプレーナゲート構造の駆動・制御回路用素
子や検出・保護回路用の素子や第３電極２１５等の電極や配線を形成し本実施の形態２の
パワー集積回路半導体装置を完成する（図３の[６]参照）。
【0059】
本実施の形態では上記の新規な貼合わせ構造（ＳＰ＆Ｓ-ＤＢＳ）を用いることにより、貼り合わせウエーハの弯曲が低減できるとともに貼り合わせウエーハ全体の貼り付け強度を向上できる。この結果、その後の所定の素子製作工程において製作プロセスを簡易にでき素子製作中の損傷が低減し良品歩留まり向上効果が得られる。なによりも新規な貼合わせ構造（ＳＰ＆Ｓ-ＤＢＳ）により、従来の１２００℃程度の高温且つ長時間のエピタキシャル成長行程を割愛でき、パワー集積回路半導体装置製作プロセスの大幅な簡略化が達成できるとともに製作装置の簡易化と保守の簡略化ができ大きな低コスト化ができる点は甚大な効果である。
【0060】
なお、上記以外の主要構造諸元値に関しては、例えばドリフト層、ｐボディ領域、ｎ+エミッタ領域、ｎバッファー層、傾斜チャネルストッパー、ゲート酸化膜は実施の形態１と同じである。一方、ｐ+コレクタ領域は１ｘ１０１９ｃｍ－３・１８μｍであってもよく、ｐ+分離領域の不純物濃度は１ｘ１０１９ｃｍ－３であってもよい。ｐボディ領域からＳｉＯ２誘電体絶縁分離膜までの距離は１７０μｍであってもよく、ＳｉＯ２誘電体絶縁分離膜の厚さは４μｍであってもよく、ｐ+素子支持基板はキャリア濃度１ｘ１０１９ｃｍ－３・厚さ１５０μｍであってもよい。この場合、素子集積基板２０１の厚さ、すなわちｐ+素子支持基板２０２とチップ本体表面間の領域の厚さは１５５μｍである。
【0061】
次に上記のプロセスフローで製作されるパワー集積回路半導体装置の特性について説明す
る。本パワー集積回路半導体素子チップ２００は特性測定用に作成されたパッケージに実装して動作試験に供した。当然ながら第３主電極２１５は第２主電極２０３がダイボンディングされたパッケージの金属端子面にワイヤボンディングされており、両者は電気的に接続されている。
素子は良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約１．３
６ｋＶであり、またなだれ降伏前のリーク電流は室温で５×１０－６Ａ／ｃｍ２以下、２
５０℃の高温でも６ｘ１０－５Ａ／ｃｍ２以下と良好である。
また、順方向状態でゲート電圧を印可し増大してゆくと逆導通ＩＧＢＴがオンするが、オ
ンする際のスナップバック現象は観察されなかった。オンした状態で１００Ａ／ｃｍ２の
電流密度で通電した際の室温でのオン電圧は約１．９Ｖと低く良好である。
また、５０Ａ通電時のターンオフ時間は約０．７μsであり、同耐圧クラスのＳｉ－ＩＧ
ＢＴに比べて短い。このようにターンオフ時間を低減でき高速化できる結果、スイッチン
グ損失を著しく低減でき低損失化できる。
更に、ＦＷＤの１００Ａ／ｃｍ２の電流密度で通電した際の室温でのオン電圧は約１．５
Ｖと低く良好である。
る。本パワー集積回路半導体素子チップ２００は特性測定用に作成されたパッケージに実装して動作試験に供した。当然ながら第３主電極２１５は第２主電極２０３がダイボンディングされたパッケージの金属端子面にワイヤボンディングされており、両者は電気的に接続されている。
素子は良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約１．３
６ｋＶであり、またなだれ降伏前のリーク電流は室温で５×１０－６Ａ／ｃｍ２以下、２
５０℃の高温でも６ｘ１０－５Ａ／ｃｍ２以下と良好である。
また、順方向状態でゲート電圧を印可し増大してゆくと逆導通ＩＧＢＴがオンするが、オ
ンする際のスナップバック現象は観察されなかった。オンした状態で１００Ａ／ｃｍ２の
電流密度で通電した際の室温でのオン電圧は約１．９Ｖと低く良好である。
また、５０Ａ通電時のターンオフ時間は約０．７μsであり、同耐圧クラスのＳｉ－ＩＧ
ＢＴに比べて短い。このようにターンオフ時間を低減でき高速化できる結果、スイッチン
グ損失を著しく低減でき低損失化できる。
更に、ＦＷＤの１００Ａ／ｃｍ２の電流密度で通電した際の室温でのオン電圧は約１．５
Ｖと低く良好である。
【0062】
以上のように、本実施の形態によればパワー集積回路半導体装置チップの出力素子として
、ＳＣａＤＦＲＲと埋込み絶縁膜の適用により高耐圧で電流容量の大きい縦型構造逆導通
ＩＧＢＴを集積できるようになり、高耐圧化とチップ占有面積低減および低損失化が達成
でき、パワー集積回路半導体装置の大幅な大容量化が達成できる。また新規な多結晶面・
単結晶面混在貼り合わせ構造（ＳＰ＆Ｓ-ＤＢＳ）の適用により、良質で接着強度が強い貼り付け面をもち彎曲の小さい且つ低コストの誘電体分離型集積回路ウエーハを実現できる。更にスナップバック現象の解消もでき高信頼性が達成できる。またインバータの還流時にpボディとｎドリフト層で構成する内蔵ダイオードをＦＷＤダイオードとして活用でき、別途新たなダイオードを設ける必要がなくパワー集積回路半導体装置の半導体チップサイズを大幅に小さくでき更なる低コスト化が図れる。
、ＳＣａＤＦＲＲと埋込み絶縁膜の適用により高耐圧で電流容量の大きい縦型構造逆導通
ＩＧＢＴを集積できるようになり、高耐圧化とチップ占有面積低減および低損失化が達成
でき、パワー集積回路半導体装置の大幅な大容量化が達成できる。また新規な多結晶面・
単結晶面混在貼り合わせ構造（ＳＰ＆Ｓ-ＤＢＳ）の適用により、良質で接着強度が強い貼り付け面をもち彎曲の小さい且つ低コストの誘電体分離型集積回路ウエーハを実現できる。更にスナップバック現象の解消もでき高信頼性が達成できる。またインバータの還流時にpボディとｎドリフト層で構成する内蔵ダイオードをＦＷＤダイオードとして活用でき、別途新たなダイオードを設ける必要がなくパワー集積回路半導体装置の半導体チップサイズを大幅に小さくでき更なる低コスト化が図れる。
【0063】
（実施の形態３）
一般に、ＳｉＣ半導体素子はＳｉ半導体素子に比べて、高耐圧・小型低損失・高耐熱・
高放熱、高電力耐量等の点で大幅に優れた性能を有しており、パワー素子に好適である。
特に、ＳｉＣの絶縁破壊電界強度が高いため素子のフィールド領域の幅をＳｉの一桁程度
小さくできるので同耐圧の場合大幅な素子面積の低減ができる。一方、誘電体分離型パワ
ー集積回路半導体装置はｐｎ分離型パワー集積回路半導体装置に比べて、リーク電流が高
温でも極めて少ないため高耐圧・高耐熱達成に適しており、且つ素子分離領域の幅を
大幅に狭くできるため小型低損失の高耐圧集積回路半導体装置に好適である。これらの特
徴に注目した本発明者は本発明の目的を更によく達成するために、実施の形態１及び２で
示した本発明の新規な多結晶面・単結晶面混在貼り合わせ構造ＳＰ＆Ｓ-ＤＢＳと新規な
ＳＣａＤＦＲＲ構造に加えて、ＳｉＣ誘電体分離型パワー集積回路半導体装置に好適な新
規な単結晶島結晶面構造を考案し、これらを適用して本実施の形態３を構成した。
図４は、実施の形態３にかかるＳｉＣ半導体を用いて作製したＳｉＣ誘電体分離型パワー
集積回路半導体装置チップ３００の主要部である出力素子を中心に示した模式的な断面図
である。集積回路半導体装置チップ３００は素子集積基板３０１と素子支持基板３０２と
を本発明による新規な貼り付け構造ＳＰ＆Ｓ-ＤＢＳを用いて貼り合わせて構成している。但し、現在のＳｉＣバルク結晶はＳｉバルク結晶に比べて結晶品質が劣るので、例えば図３のプロセスフロー（ＩＧＢＴのプロセスフローであるのでＭＯＳＦＥＴとの相違を承知で参考にされたい。）の[1]（[００５７]に記載）において、スタートのｎ単結晶主基板２３０への分離溝形成用マスク形成の前に、ＳｉＣ単結晶主基板（図３の２３０に相当）に所定の深さのＶ分離溝よりも厚いｎ型単結晶層のエピタキシャル成長を実施し、このエピタキシャル層に完成後の単結晶島全てが内蔵されるようにしている。この結果、ＳｉＣエピタキシャル単結晶層はＳｉＣバルク結晶に比べて結晶品質がはるかに良好なので、エピタキシャル単結晶島に形成された各集積回路構成素子はＳｉＣバルク結晶内に形成された場合に比べて格段に優れた特性を持つようにできる。なお当然ながら、ＳｉＣ単結晶主基板は図３のプロセスフロー[５]の研磨工程で全て削除され素子集積基板の各単結晶島内にはエピタキシャル単結晶のみが残る。実施の形態４以降の素子集積基板も同様である。
一般に、ＳｉＣ半導体素子はＳｉ半導体素子に比べて、高耐圧・小型低損失・高耐熱・
高放熱、高電力耐量等の点で大幅に優れた性能を有しており、パワー素子に好適である。
特に、ＳｉＣの絶縁破壊電界強度が高いため素子のフィールド領域の幅をＳｉの一桁程度
小さくできるので同耐圧の場合大幅な素子面積の低減ができる。一方、誘電体分離型パワ
ー集積回路半導体装置はｐｎ分離型パワー集積回路半導体装置に比べて、リーク電流が高
温でも極めて少ないため高耐圧・高耐熱達成に適しており、且つ素子分離領域の幅を
大幅に狭くできるため小型低損失の高耐圧集積回路半導体装置に好適である。これらの特
徴に注目した本発明者は本発明の目的を更によく達成するために、実施の形態１及び２で
示した本発明の新規な多結晶面・単結晶面混在貼り合わせ構造ＳＰ＆Ｓ-ＤＢＳと新規な
ＳＣａＤＦＲＲ構造に加えて、ＳｉＣ誘電体分離型パワー集積回路半導体装置に好適な新
規な単結晶島結晶面構造を考案し、これらを適用して本実施の形態３を構成した。
図４は、実施の形態３にかかるＳｉＣ半導体を用いて作製したＳｉＣ誘電体分離型パワー
集積回路半導体装置チップ３００の主要部である出力素子を中心に示した模式的な断面図
である。集積回路半導体装置チップ３００は素子集積基板３０１と素子支持基板３０２と
を本発明による新規な貼り付け構造ＳＰ＆Ｓ-ＤＢＳを用いて貼り合わせて構成している。但し、現在のＳｉＣバルク結晶はＳｉバルク結晶に比べて結晶品質が劣るので、例えば図３のプロセスフロー（ＩＧＢＴのプロセスフローであるのでＭＯＳＦＥＴとの相違を承知で参考にされたい。）の[1]（[００５７]に記載）において、スタートのｎ単結晶主基板２３０への分離溝形成用マスク形成の前に、ＳｉＣ単結晶主基板（図３の２３０に相当）に所定の深さのＶ分離溝よりも厚いｎ型単結晶層のエピタキシャル成長を実施し、このエピタキシャル層に完成後の単結晶島全てが内蔵されるようにしている。この結果、ＳｉＣエピタキシャル単結晶層はＳｉＣバルク結晶に比べて結晶品質がはるかに良好なので、エピタキシャル単結晶島に形成された各集積回路構成素子はＳｉＣバルク結晶内に形成された場合に比べて格段に優れた特性を持つようにできる。なお当然ながら、ＳｉＣ単結晶主基板は図３のプロセスフロー[５]の研磨工程で全て削除され素子集積基板の各単結晶島内にはエピタキシャル単結晶のみが残る。実施の形態４以降の素子集積基板も同様である。
【0064】
出力素子は設計耐圧１．２ｋＶ、電流容量１００Ａ級のＳｉＣ逆導通ＭＯＳＦＥＴであり、素子集積基板３０１の誘電体絶縁分離島内に集積されており、トレンチゲート構造の縦型逆導通ＭＯＳＦＥＴであり、ストライブ形状である。この出力素子を集積した単結晶島幅は約２．５ｍｍ、単結晶島長さは５ｍｍである。単結晶島内には多数のセルを集積し並列接続しているが、図には煩雑化を避け説明用に４セルのみ模式的に示している。
誘電体分離型集積回路半導体装置では、半導体チップ本体は分離領域３１７に誘電体
絶縁分離膜３０６を介して単結晶島が敷き詰められて構成されており、単結晶島の側面は
半導体チップ本体の表面に対し結晶方位で定まる所定の角度を有して傾斜している。上記
の誘電体分離型集積回路半導体装置とＳｉＣ半導体との理想的な組み合わせを実現するた
めに、本実施の形態では単結晶島の各面を本発明特有の結晶方位の面で構成した新規な単
結晶島結晶面構造を用いている。すなわち、４ＨＳＩＣを用いてｎ単結晶島を形成し、そ
の単結晶島表面はＣ面すなわち（０００-１）面の結晶面を用いて構成し、側面は{０-３３-８}面で構成し、単結晶島の底面はＳｉ面すなわち（０００１）面で構成する。この結果、次の利点が得られる。
（１）Ｓｉ面は通常のＳｉＣ個別素子の製作において、平坦化技術として優れている触媒
表面基準エッチング法（ＣＡＲＥ法）を用いて原子レベルで極めて高い平坦性が達成され
ており、Ｃ面よりも同法適用による平坦性がよいことが報告されている。従って、単結晶
島底をＳｉ面にすることにより、多結晶面・単結晶面混在貼り合わせ構造ＳＰ＆Ｐ－ＤＢ
Ｓにおいて単結晶面同士のより良質で接着強度の強い貼り付け面が得られ、本実施の形態
における単結晶部分同士の貼り合わせで構成される縦型素子には極めて好適である。
（２）側面の{０-３３-８}面は表面のＣ面に対して５４．７度もしくは(１８０度－５４．７度) の傾斜角度をもち酸化速度が極めて速く、高耐圧用の厚い絶縁分離酸化膜を形成しやすい点で好適である。更にこの面はドリフト領域に耐圧不良原因となるマイクロパイプなどの微少欠陥が存在してもエピタキシャルなどのＣＶＤ法で形成中にほぼ完全に閉塞できるので、高耐圧素子の良質な傾斜チャネルストッパー形成用結晶面としても極めて好適である。
（３）Ｃ面は最も良好なＭＯＳ界面を得られるので、高いチャネル移動度のＭＯＳＦＥＴ
を作製でき好適である。更に、Ｃ面は酸化速度が最も高い結晶面であり、渡り配線下に厚
い良質な絶縁保護膜を必要とする高耐圧集積回路半導体装置には極めて好適である。
誘電体分離型集積回路半導体装置では、半導体チップ本体は分離領域３１７に誘電体
絶縁分離膜３０６を介して単結晶島が敷き詰められて構成されており、単結晶島の側面は
半導体チップ本体の表面に対し結晶方位で定まる所定の角度を有して傾斜している。上記
の誘電体分離型集積回路半導体装置とＳｉＣ半導体との理想的な組み合わせを実現するた
めに、本実施の形態では単結晶島の各面を本発明特有の結晶方位の面で構成した新規な単
結晶島結晶面構造を用いている。すなわち、４ＨＳＩＣを用いてｎ単結晶島を形成し、そ
の単結晶島表面はＣ面すなわち（０００-１）面の結晶面を用いて構成し、側面は{０-３３-８}面で構成し、単結晶島の底面はＳｉ面すなわち（０００１）面で構成する。この結果、次の利点が得られる。
（１）Ｓｉ面は通常のＳｉＣ個別素子の製作において、平坦化技術として優れている触媒
表面基準エッチング法（ＣＡＲＥ法）を用いて原子レベルで極めて高い平坦性が達成され
ており、Ｃ面よりも同法適用による平坦性がよいことが報告されている。従って、単結晶
島底をＳｉ面にすることにより、多結晶面・単結晶面混在貼り合わせ構造ＳＰ＆Ｐ－ＤＢ
Ｓにおいて単結晶面同士のより良質で接着強度の強い貼り付け面が得られ、本実施の形態
における単結晶部分同士の貼り合わせで構成される縦型素子には極めて好適である。
（２）側面の{０-３３-８}面は表面のＣ面に対して５４．７度もしくは(１８０度－５４．７度) の傾斜角度をもち酸化速度が極めて速く、高耐圧用の厚い絶縁分離酸化膜を形成しやすい点で好適である。更にこの面はドリフト領域に耐圧不良原因となるマイクロパイプなどの微少欠陥が存在してもエピタキシャルなどのＣＶＤ法で形成中にほぼ完全に閉塞できるので、高耐圧素子の良質な傾斜チャネルストッパー形成用結晶面としても極めて好適である。
（３）Ｃ面は最も良好なＭＯＳ界面を得られるので、高いチャネル移動度のＭＯＳＦＥＴ
を作製でき好適である。更に、Ｃ面は酸化速度が最も高い結晶面であり、渡り配線下に厚
い良質な絶縁保護膜を必要とする高耐圧集積回路半導体装置には極めて好適である。
【0065】
ところで、実施の形態２のＳｉ半導体素子に比べてＳｉＣ半導体素子は、同耐圧の場合ドリフト領域の厚さを大幅に薄くできるため単結晶島形成用のＶ溝を大幅に浅くできるので、素子集積基板の厚さを大幅に薄くできる。この結果、次の利点も得られる。
（１）素子集積基板の分離領域形成の際のＶ溝を埋めるエピタキシャル成長工程において、形成される多結晶層が薄くてすむためエピタキシャル成長終了時の冷却過程で多結晶Ｓｉの収縮に起因して発生する彎曲を小さくできる。この結果、その後の貼り付け用平坦化工程における研磨や貼り付けなどのプロセスも容易にでき、低コスト化に有利なウエーハの大口径化ができる。
（２）単結晶島に素子を形成する一連の製作工程において損傷の少ない所定の強度を得るため、ウエーハの厚さを例えば一般的に３００～４００μｍ程度とする。例えば３００μｍとする場合、１．２ｋＶのＳｉ素子では約１５０μｍの厚いドリフト領域に制約されて素子支持基板ウエーハの厚さは半分の約１５０μｍにする必要があるが、ＳｉＣ素子ではドリフト領域を大幅に薄くできるため約２５０μｍと厚くできる。この結果、素子支持基板ウエーハを厚くできるため彎曲しにくくなり、単結晶島に素子を形成する一連の製作工程において、酸化や高温熱処理に伴うウエーハの彎曲とその変動に伴う素子の損傷などの悪影響が少なくて済む。
（１）素子集積基板の分離領域形成の際のＶ溝を埋めるエピタキシャル成長工程において、形成される多結晶層が薄くてすむためエピタキシャル成長終了時の冷却過程で多結晶Ｓｉの収縮に起因して発生する彎曲を小さくできる。この結果、その後の貼り付け用平坦化工程における研磨や貼り付けなどのプロセスも容易にでき、低コスト化に有利なウエーハの大口径化ができる。
（２）単結晶島に素子を形成する一連の製作工程において損傷の少ない所定の強度を得るため、ウエーハの厚さを例えば一般的に３００～４００μｍ程度とする。例えば３００μｍとする場合、１．２ｋＶのＳｉ素子では約１５０μｍの厚いドリフト領域に制約されて素子支持基板ウエーハの厚さは半分の約１５０μｍにする必要があるが、ＳｉＣ素子ではドリフト領域を大幅に薄くできるため約２５０μｍと厚くできる。この結果、素子支持基板ウエーハを厚くできるため彎曲しにくくなり、単結晶島に素子を形成する一連の製作工程において、酸化や高温熱処理に伴うウエーハの彎曲とその変動に伴う素子の損傷などの悪影響が少なくて済む。
【0066】
以下では、その他の図４の実施の形態３の構成と特徴を具体的に説明する。
実施の形態３においては、出力用素子はストライブ形状のトレンチゲート型ＳｉＣ逆導通
ＭＯＳＦＥＴ３００であり、その主機能部はほとんど誘電体分離島内に形成されているが
、この誘電体分離島底の絶縁膜は除去されているので、ｎドレイン３０５を介してｎ+素
子支持基板３０２に接続でき、このｎ+素子支持基板３０２は第２主電極３０３に接続し
ている。従って第１主電極３２０と第２主電極３０３間の素子は縦型逆導通ＳｉＣ ＭＯＳＦＥＴとして機能でき、実施の形態１のような横型構造の場合に比べてドリフト抵抗が低減でき、これによるオン抵抗低減効果とＳｉＣの物性によるオン抵抗低減効果とで大幅な低損失化ができる。
実施の形態３においては、出力用素子はストライブ形状のトレンチゲート型ＳｉＣ逆導通
ＭＯＳＦＥＴ３００であり、その主機能部はほとんど誘電体分離島内に形成されているが
、この誘電体分離島底の絶縁膜は除去されているので、ｎドレイン３０５を介してｎ+素
子支持基板３０２に接続でき、このｎ+素子支持基板３０２は第２主電極３０３に接続し
ている。従って第１主電極３２０と第２主電極３０３間の素子は縦型逆導通ＳｉＣ ＭＯＳＦＥＴとして機能でき、実施の形態１のような横型構造の場合に比べてドリフト抵抗が低減でき、これによるオン抵抗低減効果とＳｉＣの物性によるオン抵抗低減効果とで大幅な低損失化ができる。
【0067】
本実施の形態では実施の形態２とほぼ同様に、これまでチップ表面上に形成されていた渡
り配線３１６下の厚い絶縁膜３１８のかなりの部分をチップ本体の表面下に埋め込み絶縁
膜３４０として形成し、その直下にＳＣａＤＦＲＲ３２１を設けることにより高耐圧化を
達成し、更にチップ本体の表面上の絶縁保護膜３１８の厚さの低減を達成して段差と段差
数を低減している。
ＳｉＣはＳｉに比べて不純物の拡散速度が極端に遅いために高濃度のｎ型傾斜チャ
ネルストッパーはＣＶＤ等の堆積技術で形成せざるを得ない。この結果、配線下のチップ
主表面における傾斜チャネルストッパーは拡散で形成した場合に比べるとほぼ均一な高濃
度のキャリア濃度（例えば８ｘ１０１８ｃｍ－３でもよい）となっており、チップ主表面
のドリフト領域３０８とのキャリア濃度（例えば８ｘ１０１５ｃｍ－３でもよい）との差
が極めて大きく、この部分で急激に配線下のチャネルの延びが止められ表面電界強度が急
増し、ＳｉＣ表面部やＳｉＯ２膜などに絶縁破壊を生じ損傷を与えてしまう。本実施の形態ではＦＲＲに加えて新規にＳＣａＤＦＲＲ３２１を設けて表面電界強度を緩和しており、このＳＣａＤＦＲＲ３２１はチップ主表面におけるｎ型傾斜チャネルストッパーにｐ型のドーパントをイオン打ち込みしてキャリア濃度を相殺して、例えば１ｘ１０１６～５ｘ１０１７ｃｍ－３の範囲にして表面電界強度を緩和している。
１．２ｋＶＳｉＣ素子の場合はフィールド領域の幅が１５μｍ程度とＳｉ素子より約一桁小さいので、約５μｍ厚さの傾斜チャネルストッパーの表面に形成するＳＣａＤＦＲＲ３２１の高耐圧化効果はＳｉ素子の場合に比べて相対的に著しく大きくなる。また、このＳＣａＤＦＲＲ３２１による高耐圧化効果の一部を絶縁保護膜３１８の厚さ低減に充てるとＳｉの場合よりもより大きな厚さ低減効果が得られる。
この結果、例えば１．２ｋＶ耐圧を達成するのに１２μｍ以上の表面絶縁保護酸化膜が必要となるが、表面下の埋込み絶縁膜３４０の厚さを４μｍ程度にし、これにＳＣａＤＦＲＲ３２１による高耐圧化にともなう絶縁膜厚低減効果を加えると、表面絶縁保護酸化膜を６μｍ以下にでき、チップの段差数低減によるチップ面積の低減効果を享受できる。またチップ面積の低減分の一部をセル数の増加に充てることにより低損失化効果を享受することもできる。
り配線３１６下の厚い絶縁膜３１８のかなりの部分をチップ本体の表面下に埋め込み絶縁
膜３４０として形成し、その直下にＳＣａＤＦＲＲ３２１を設けることにより高耐圧化を
達成し、更にチップ本体の表面上の絶縁保護膜３１８の厚さの低減を達成して段差と段差
数を低減している。
ＳｉＣはＳｉに比べて不純物の拡散速度が極端に遅いために高濃度のｎ型傾斜チャ
ネルストッパーはＣＶＤ等の堆積技術で形成せざるを得ない。この結果、配線下のチップ
主表面における傾斜チャネルストッパーは拡散で形成した場合に比べるとほぼ均一な高濃
度のキャリア濃度（例えば８ｘ１０１８ｃｍ－３でもよい）となっており、チップ主表面
のドリフト領域３０８とのキャリア濃度（例えば８ｘ１０１５ｃｍ－３でもよい）との差
が極めて大きく、この部分で急激に配線下のチャネルの延びが止められ表面電界強度が急
増し、ＳｉＣ表面部やＳｉＯ２膜などに絶縁破壊を生じ損傷を与えてしまう。本実施の形態ではＦＲＲに加えて新規にＳＣａＤＦＲＲ３２１を設けて表面電界強度を緩和しており、このＳＣａＤＦＲＲ３２１はチップ主表面におけるｎ型傾斜チャネルストッパーにｐ型のドーパントをイオン打ち込みしてキャリア濃度を相殺して、例えば１ｘ１０１６～５ｘ１０１７ｃｍ－３の範囲にして表面電界強度を緩和している。
１．２ｋＶＳｉＣ素子の場合はフィールド領域の幅が１５μｍ程度とＳｉ素子より約一桁小さいので、約５μｍ厚さの傾斜チャネルストッパーの表面に形成するＳＣａＤＦＲＲ３２１の高耐圧化効果はＳｉ素子の場合に比べて相対的に著しく大きくなる。また、このＳＣａＤＦＲＲ３２１による高耐圧化効果の一部を絶縁保護膜３１８の厚さ低減に充てるとＳｉの場合よりもより大きな厚さ低減効果が得られる。
この結果、例えば１．２ｋＶ耐圧を達成するのに１２μｍ以上の表面絶縁保護酸化膜が必要となるが、表面下の埋込み絶縁膜３４０の厚さを４μｍ程度にし、これにＳＣａＤＦＲＲ３２１による高耐圧化にともなう絶縁膜厚低減効果を加えると、表面絶縁保護酸化膜を６μｍ以下にでき、チップの段差数低減によるチップ面積の低減効果を享受できる。またチップ面積の低減分の一部をセル数の増加に充てることにより低損失化効果を享受することもできる。
【0068】
またこの素子は高耐圧主接合が逆バイアス時にインバータ等に不可欠なフライホイーリン
グダイオードＦＷＤとして機能する素子であり、[０００７]の定義による逆導通ＳｉＣ
ＭＯＳＦＥＴに該当するものであり、別途新たにＦＷＤを導入もしくは形成しなくてよく
、チップ面積の大幅低減による低コスト化が見込める。ＦＷＤはＭＯＳＦＥＴとほぼ同等
な電流容量を必要とするので、この結果パワー集積回路半導体装置の半導体チップサイズ
をおおよそ約１／２近くまで小さくでき、パワー集積回路半導体装置チップの小型化や低
コスト化が図れる。
ところで、上記のＦＷＤは内蔵するＳｉＣ ｐｎダイオードで構成されているが、このようなＳｉＣバイポーラ半導体素子には、素子に内在する積層欠陥に起因するＳｉＣ特有のオン電圧が経時増大するというオン電圧劣化現象が存在する。これにより通電時の素子の損失が経時増大したり、インバータ等の適用機器の効率の経時劣化が生じたり、過度に進行した場合は素子が損傷したり、モジュール内の素子間の電流分担バランスが崩れて一部の素子が損傷したりして適用機器の損傷を招いてしまう。この解消もしくは抑制対策として、本発明者はＭａＣＨ－ＴＥＤＲＥＣ法を開発し特許５８３５６７９号において開示している。この方法は素子始動時や稼働時に多数キャリアのみの通電により、素子温度を劣化抑制温度以上（解消の場合は例えば１５０℃から２００℃以上）に昇温させることにより、劣化原因である素子に内在する積層欠陥の拡大を阻止する方法である。内在ｐｎダイオードをＦＷＤとして用いる逆導通ＭＯＳＦＥＴの場合は、順方向バイアス時に多数キャリアによる順方向の通電電流のみを独立して通電することができるので、ＭａＣＨ－ＴＥＤＲＥＣ法を適用しオン電圧劣化の解消ができる。このように、本実施の形態はＳｉＣバイポーラ素子特有のオン電圧経時劣化を解消しパワー集積回路半導体装置の高信頼性を達成できる。
グダイオードＦＷＤとして機能する素子であり、[０００７]の定義による逆導通ＳｉＣ
ＭＯＳＦＥＴに該当するものであり、別途新たにＦＷＤを導入もしくは形成しなくてよく
、チップ面積の大幅低減による低コスト化が見込める。ＦＷＤはＭＯＳＦＥＴとほぼ同等
な電流容量を必要とするので、この結果パワー集積回路半導体装置の半導体チップサイズ
をおおよそ約１／２近くまで小さくでき、パワー集積回路半導体装置チップの小型化や低
コスト化が図れる。
ところで、上記のＦＷＤは内蔵するＳｉＣ ｐｎダイオードで構成されているが、このようなＳｉＣバイポーラ半導体素子には、素子に内在する積層欠陥に起因するＳｉＣ特有のオン電圧が経時増大するというオン電圧劣化現象が存在する。これにより通電時の素子の損失が経時増大したり、インバータ等の適用機器の効率の経時劣化が生じたり、過度に進行した場合は素子が損傷したり、モジュール内の素子間の電流分担バランスが崩れて一部の素子が損傷したりして適用機器の損傷を招いてしまう。この解消もしくは抑制対策として、本発明者はＭａＣＨ－ＴＥＤＲＥＣ法を開発し特許５８３５６７９号において開示している。この方法は素子始動時や稼働時に多数キャリアのみの通電により、素子温度を劣化抑制温度以上（解消の場合は例えば１５０℃から２００℃以上）に昇温させることにより、劣化原因である素子に内在する積層欠陥の拡大を阻止する方法である。内在ｐｎダイオードをＦＷＤとして用いる逆導通ＭＯＳＦＥＴの場合は、順方向バイアス時に多数キャリアによる順方向の通電電流のみを独立して通電することができるので、ＭａＣＨ－ＴＥＤＲＥＣ法を適用しオン電圧劣化の解消ができる。このように、本実施の形態はＳｉＣバイポーラ素子特有のオン電圧経時劣化を解消しパワー集積回路半導体装置の高信頼性を達成できる。
【0069】
なお、本実施の形態における各主要構造諸元を以下に示す。例えばドリフト層３０８は不純物濃度８ｘ１０１５ｃｍ－３・厚さ１３μｍであってもよい。ｎ+ソース領域３１０は不純物濃度と厚さが各々３ｘ１０１９ｃｍ－３・０．３μｍ、ｐボディ領域３０９は１ｘ１０１８ｃｍ－３・主表面からの厚さ０．７μｍ、ｎ傾斜チャネルストッパー層は８ｘ１０１８ｃｍ－３・厚さ４μｍ、ｎ+ドレイン領域３０４は５ｘ１０１９ｃｍ－３・厚さ１３μｍであってもよく、ｐボディ領域からＳｉＯ２誘電体絶縁分離膜までの距離は２５μｍであってもよく、ＳｉＯ２誘電体絶縁分離膜３０６の厚さは５μｍであってもよい。またｎ+素子支持基板３０２は１ｘ１０１９ｃｍ－３・厚さ２６０μｍであってもよい。この場合、素子集積基板３０１、すなわちｎ+素子支持基板３０２とチップ本体の表面との間の領域の厚さは約４０μｍである。なお、ゲート酸化膜３１１の厚さは１０００オングストロームであってもよい。
【0070】
次に本実施の形態によるパワー集積回路半導体装置の特性について説明する。
本パワー集積回路半導体素子チップ３００は特性測定用に作成されたパッケージに実装し
て動作試験に供した。ゲート電圧を印加しない状態でソース電極３２０とドレイン電極３
０３間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温
での耐圧すなわちなだれ降伏を示す電圧は約１．４２ｋＶである。また、なだれ降伏前の
リーク電流は室温で５×１０－６Ａ／ｃｍ２以下、２５０℃の高温でも１ｘ１０－６Ａ／
ｃｍ２以下と良好である。
また、順方向状態でゲート電圧を印可し増大してゆくと逆導通ＭＯＳＦＥＴがオンする。
オンさせた状態で１００Ａ／ｃｍ２の電流密度で通電した際の室温でのオン電圧は０．３
５Ｖと低く良好であり、２００℃でのオン電圧も０．５１Ｖと低く良好である。また特性
オン抵抗ＲｏｎＳは室温で３．５ｍΩｃｍ２と著しく小さい。ゲート電圧Ｖｇを２０Ｖに
し３００Ａ／ｃｍ２の電流密度で通電した場合のオン電圧は約１．５Ｖであり大幅な低損失化ができる。一方、５０Ａ／ｃｍ２の電流密度で通電する条件で測定した時のターンオン時間は１．５ｎｓ，ターンオフ時間は約３５ｎｓであり短い。このようにスイッチング時間を低減でき高速化できる結果、スイッチング損失を著しく低減でき低損失化できる。
また、１００Ａ／ｃｍ２の電流密度で２０００時間の通電試験実施後でもＭａＣＨ－ＴＥ
ＤＲＥＣ法が効を奏し、オン電圧劣化現象は観察されない。
本パワー集積回路半導体素子チップ３００は特性測定用に作成されたパッケージに実装し
て動作試験に供した。ゲート電圧を印加しない状態でソース電極３２０とドレイン電極３
０３間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温
での耐圧すなわちなだれ降伏を示す電圧は約１．４２ｋＶである。また、なだれ降伏前の
リーク電流は室温で５×１０－６Ａ／ｃｍ２以下、２５０℃の高温でも１ｘ１０－６Ａ／
ｃｍ２以下と良好である。
また、順方向状態でゲート電圧を印可し増大してゆくと逆導通ＭＯＳＦＥＴがオンする。
オンさせた状態で１００Ａ／ｃｍ２の電流密度で通電した際の室温でのオン電圧は０．３
５Ｖと低く良好であり、２００℃でのオン電圧も０．５１Ｖと低く良好である。また特性
オン抵抗ＲｏｎＳは室温で３．５ｍΩｃｍ２と著しく小さい。ゲート電圧Ｖｇを２０Ｖに
し３００Ａ／ｃｍ２の電流密度で通電した場合のオン電圧は約１．５Ｖであり大幅な低損失化ができる。一方、５０Ａ／ｃｍ２の電流密度で通電する条件で測定した時のターンオン時間は１．５ｎｓ，ターンオフ時間は約３５ｎｓであり短い。このようにスイッチング時間を低減でき高速化できる結果、スイッチング損失を著しく低減でき低損失化できる。
また、１００Ａ／ｃｍ２の電流密度で２０００時間の通電試験実施後でもＭａＣＨ－ＴＥ
ＤＲＥＣ法が効を奏し、オン電圧劣化現象は観察されない。
【0071】
以上のように、本実施の形態によればＳｉＣパワー集積回路半導体装置チップの出力素子
であるＳｉＣ逆導通ＭＯＳＦＥＴにＳＣａＤＦＲＲと埋込み絶縁膜を適用することにより
高耐圧化を達成すると供に、チップ本体の表面上の絶縁膜厚の低減により段差と段差数を低減しチップ面積の低減と低損失化を達成している。また、新規な単結晶島結晶面構造と新規な多結晶面・単結晶面混在貼り合わせ構造ＳＰ＆Ｓ-ＤＢＳの適用により、渡り配線下に厚い酸化膜が形成しやすく高耐圧化が容易であり、且つ良質で接着強度の強い貼り付け面をもつ彎曲の小さい且つ低コストの誘電体分離型集積回路半導体装置を実現できる。更にインバータの還流時に素子に内在するｐボディとｎドリフト層で構成するダイオードをＦＷＤダイオードとして活用でき、別途新たなダイオードを設ける必要がなくパワー集積回路半導体装置の半導体チップサイズを大幅に小さくできより低コスト化が図れる。またオン電圧劣化の解消により高信頼性を達成できる。
であるＳｉＣ逆導通ＭＯＳＦＥＴにＳＣａＤＦＲＲと埋込み絶縁膜を適用することにより
高耐圧化を達成すると供に、チップ本体の表面上の絶縁膜厚の低減により段差と段差数を低減しチップ面積の低減と低損失化を達成している。また、新規な単結晶島結晶面構造と新規な多結晶面・単結晶面混在貼り合わせ構造ＳＰ＆Ｓ-ＤＢＳの適用により、渡り配線下に厚い酸化膜が形成しやすく高耐圧化が容易であり、且つ良質で接着強度の強い貼り付け面をもつ彎曲の小さい且つ低コストの誘電体分離型集積回路半導体装置を実現できる。更にインバータの還流時に素子に内在するｐボディとｎドリフト層で構成するダイオードをＦＷＤダイオードとして活用でき、別途新たなダイオードを設ける必要がなくパワー集積回路半導体装置の半導体チップサイズを大幅に小さくできより低コスト化が図れる。またオン電圧劣化の解消により高信頼性を達成できる。
【0072】
（実施の形態４）
図５は、実施の形態４にかかるＳｉＣ半導体を用いて作製された設計耐圧１．２ｋＶ、
電流容量８０Ａ級のＳｉＣ誘電体分離型パワー集積回路半導体装置チップの主要部である
出力用素子を中心に示す模式的断面図である。
事故時等に、本チップを搭載した電力変換設備が通常稼働時をうわまわる大電流を急きょ
供給しなければならない場合に対応できるようにすることを意図した出力用縦型逆導通Ｍ
ＯＳＦＥＴである。実施の形態３に比べて素子構造面での相違点は、第３主電極４１５を
隣接する分離領域４１７に設け第２電極４０３にワイヤボンディングで外部接続され
ている点と、分離領域４１７がｎ型素子支持基板４０２と反対極性のｐ型ＳｉＣであ
る点、ｎドレイン４０５の両側に逆導通ＩＧＢＴのｐコレクタ４０４を設けている点であ
る。機能的には、通常動作時は第１主電極４２０と第２主電極４０３間の縦型逆導通ＭＯ
ＳＦＥＴが動作しており、事故時等の大電流供給時は第１主電極４２０と第２主電極４０
３および第３主電極４１５との間の逆導通ＩＧＢＴも動作し保護装置が始動するまでの所
定の比較的短い時間の間ＩＧＢＴの通電電流を縦型逆導通ＭＯＳＦＥＴの通電電流に上乗
せして事故に対応するものである。逆導通ＩＧＢＴが動作するときには縦型逆導通ＭＯＳ
ＦＥＴのｎドレイン４０５と素子支持基板４０２が短絡部として機能しターンオフ時の残
存キャリアの排出を早め低損失化を図る。
図５は、実施の形態４にかかるＳｉＣ半導体を用いて作製された設計耐圧１．２ｋＶ、
電流容量８０Ａ級のＳｉＣ誘電体分離型パワー集積回路半導体装置チップの主要部である
出力用素子を中心に示す模式的断面図である。
事故時等に、本チップを搭載した電力変換設備が通常稼働時をうわまわる大電流を急きょ
供給しなければならない場合に対応できるようにすることを意図した出力用縦型逆導通Ｍ
ＯＳＦＥＴである。実施の形態３に比べて素子構造面での相違点は、第３主電極４１５を
隣接する分離領域４１７に設け第２電極４０３にワイヤボンディングで外部接続され
ている点と、分離領域４１７がｎ型素子支持基板４０２と反対極性のｐ型ＳｉＣであ
る点、ｎドレイン４０５の両側に逆導通ＩＧＢＴのｐコレクタ４０４を設けている点であ
る。機能的には、通常動作時は第１主電極４２０と第２主電極４０３間の縦型逆導通ＭＯ
ＳＦＥＴが動作しており、事故時等の大電流供給時は第１主電極４２０と第２主電極４０
３および第３主電極４１５との間の逆導通ＩＧＢＴも動作し保護装置が始動するまでの所
定の比較的短い時間の間ＩＧＢＴの通電電流を縦型逆導通ＭＯＳＦＥＴの通電電流に上乗
せして事故に対応するものである。逆導通ＩＧＢＴが動作するときには縦型逆導通ＭＯＳ
ＦＥＴのｎドレイン４０５と素子支持基板４０２が短絡部として機能しターンオフ時の残
存キャリアの排出を早め低損失化を図る。
【0073】
図５は、実施の形態４には実施の形態２および実施の形態３で記述した本発明になる新規
事項が全て含まれている。すなわち、新規なＳＣａＤＦＲＲと埋込み絶縁膜、新規な単結
晶島結晶面構造、新規な多結晶面・単結晶面混在貼り合わせ構造ＳＰ＆Ｐ－ＤＢＳ、第３
主電極を設けた新規な逆導通ＩＧＢＴ構造などが全て含まれており、同等の効果を達成し
ている。また、実施の形態３と単結晶島内の素子構造と上記の相違点を除けばその諸元値
を含めてほとんど同じである。
事項が全て含まれている。すなわち、新規なＳＣａＤＦＲＲと埋込み絶縁膜、新規な単結
晶島結晶面構造、新規な多結晶面・単結晶面混在貼り合わせ構造ＳＰ＆Ｐ－ＤＢＳ、第３
主電極を設けた新規な逆導通ＩＧＢＴ構造などが全て含まれており、同等の効果を達成し
ている。また、実施の形態３と単結晶島内の素子構造と上記の相違点を除けばその諸元値
を含めてほとんど同じである。
【0074】
素子面積としては、単結晶島の面積は同じであるが第３主電極の分が増えている。また、
両側にｐコレクタを設けているのでｎドレインの幅が８０％程度になり、稼働時の定格電
流は２０％ほど低減している。しかし、事故時に逆導通ＩＧＢＴ電流を流すことができる
。例えば７Ｖの印可電圧では素子温度が自己発熱で高くなるためＭＯＳＦＥＴのオン抵抗
は高くなるので通電電流は印可電圧に比例しては流れないが、逆導通ＩＧＢＴのオン抵抗
は電導度変調効果が寄与し素子温度が変わってもほとんど変わらない。この結果、事故時
にはパッケージなどの熱抵抗で制限される短時間ではあるが、実施の形態３の逆導通ＭＯ
ＳＦＥＴの２倍近い１９０Ａ程度の通電電流が見込める。
また、またスナップバック現象とＩＧＢＴやＦＷＤのオン電圧劣化の解消により高信頼性
を達成できる。更に、ＦＷＤは通電電流が少し低下するが実用上問題ないレベルであり、
別途新たなダイオードを設ける必要がなくＳｉＣチップサイズを大幅に小さくでき低コス
ト化が図れる。
両側にｐコレクタを設けているのでｎドレインの幅が８０％程度になり、稼働時の定格電
流は２０％ほど低減している。しかし、事故時に逆導通ＩＧＢＴ電流を流すことができる
。例えば７Ｖの印可電圧では素子温度が自己発熱で高くなるためＭＯＳＦＥＴのオン抵抗
は高くなるので通電電流は印可電圧に比例しては流れないが、逆導通ＩＧＢＴのオン抵抗
は電導度変調効果が寄与し素子温度が変わってもほとんど変わらない。この結果、事故時
にはパッケージなどの熱抵抗で制限される短時間ではあるが、実施の形態３の逆導通ＭＯ
ＳＦＥＴの２倍近い１９０Ａ程度の通電電流が見込める。
また、またスナップバック現象とＩＧＢＴやＦＷＤのオン電圧劣化の解消により高信頼性
を達成できる。更に、ＦＷＤは通電電流が少し低下するが実用上問題ないレベルであり、
別途新たなダイオードを設ける必要がなくＳｉＣチップサイズを大幅に小さくでき低コス
ト化が図れる。
【0075】
本実施の形態では、用途によってｎドレイン４０５の幅とｐコレクタ４０４幅との割合
を変えることにより、低オン抵抗ＭＯＳＦＥＴ機能と耐電流機能との割合をある程度任意
に設定できる。場合によっては第３主電極を第２主電極に接続しないで第１主電極と第２
主電極間のＭＯＳＦＥＴ機能のみを享受することもできる。
を変えることにより、低オン抵抗ＭＯＳＦＥＴ機能と耐電流機能との割合をある程度任意
に設定できる。場合によっては第３主電極を第２主電極に接続しないで第１主電極と第２
主電極間のＭＯＳＦＥＴ機能のみを享受することもできる。
【0076】
以上のように、本実施の形態によれば事故時にはパッケージなどの熱抵抗で制限される短
時間ではあるが、実施の形態３の逆導通ＭＯＳＦＥＴに比べ大きな通電電流が見込める。
また実施の形態３と同様に、ＳＣａＤＦＲＲと埋込み絶縁膜を適用することにより高耐圧
化を達成できると供に、チップ本体の表面上の絶縁膜厚の低減を達成して段差と段差数を
低減しチップ面積の低減や低損失化を達成できる。またスナップバック現象とオン電圧劣
化の解消により高信頼性を達成できる。更にインバータの還流時に素子に内在するpボデ
ィとｎドリフト層で構成するダイオードをＦＷＤダイオードとして活用でき、別途新たな
ダイオードを設ける必要がなくパワー集積回路半導体装置の半導体チップサイズを大幅に
小さくでき低コスト化が図れる。
時間ではあるが、実施の形態３の逆導通ＭＯＳＦＥＴに比べ大きな通電電流が見込める。
また実施の形態３と同様に、ＳＣａＤＦＲＲと埋込み絶縁膜を適用することにより高耐圧
化を達成できると供に、チップ本体の表面上の絶縁膜厚の低減を達成して段差と段差数を
低減しチップ面積の低減や低損失化を達成できる。またスナップバック現象とオン電圧劣
化の解消により高信頼性を達成できる。更にインバータの還流時に素子に内在するpボデ
ィとｎドリフト層で構成するダイオードをＦＷＤダイオードとして活用でき、別途新たな
ダイオードを設ける必要がなくパワー集積回路半導体装置の半導体チップサイズを大幅に
小さくでき低コスト化が図れる。
【0077】
（実施の形態５）
図６は、実施の形態５にかかるＳｉＣ半導体を用いて作製された設計耐圧１．２ｋＶ、電流容量６０Ａ級のＳｉＣ誘電体分離型パワー集積回路半導体装置チップの主要部である出力用素子を中心に模式的に示す断面図である。ＳｉＣ-ＩＧＢＴがＳｉＣ-ＭＯＳＦＥＴに比べてオン抵抗の温度依存性が極めて小さいので、高温領域での用途への適用を意図した出力用縦型逆導通ＩＧＢＴである。実施の形態４に比べて素子構造面での相違点は、分離領域５１７がｐ型素子支持基板４０２と反対極性のｎ型ＳｉＣである点、ｐコレクタ５０４の両側に逆導通ＭＯＳＦＥＴのｎ短絡部５０５を設けている点、素子支持基板５０２が多結晶ＳｉＣで構成されている点である。
逆導通ＩＧＢＴが動作するときにはこの短絡部５０５と第２主電極５０３に外部接続された第３主電極５１５とを介してターンオフ時の残存キャリアの排出を迅速に行い低損失化を図ることができる。
この実施の形態５では本発明の新規な多結晶面・単結晶面混在貼り合わせ構造ＳＰ＆Ｐ-ＤＢＳにおいて素子支持基板５０２として多結晶ＳｉＣを用いているが、貼り合わせ温度をより高くすることにより単結晶支持基板を使用した場合と比較してあまり遜色のない貼り合わせ強度を実現できるし、彎曲なども許容レベルであり、実用上問題はない。単結晶素子支持基板に比べてコストを大幅に低減できるメリットは極めて大きい。
図６は、実施の形態５にかかるＳｉＣ半導体を用いて作製された設計耐圧１．２ｋＶ、電流容量６０Ａ級のＳｉＣ誘電体分離型パワー集積回路半導体装置チップの主要部である出力用素子を中心に模式的に示す断面図である。ＳｉＣ-ＩＧＢＴがＳｉＣ-ＭＯＳＦＥＴに比べてオン抵抗の温度依存性が極めて小さいので、高温領域での用途への適用を意図した出力用縦型逆導通ＩＧＢＴである。実施の形態４に比べて素子構造面での相違点は、分離領域５１７がｐ型素子支持基板４０２と反対極性のｎ型ＳｉＣである点、ｐコレクタ５０４の両側に逆導通ＭＯＳＦＥＴのｎ短絡部５０５を設けている点、素子支持基板５０２が多結晶ＳｉＣで構成されている点である。
逆導通ＩＧＢＴが動作するときにはこの短絡部５０５と第２主電極５０３に外部接続された第３主電極５１５とを介してターンオフ時の残存キャリアの排出を迅速に行い低損失化を図ることができる。
この実施の形態５では本発明の新規な多結晶面・単結晶面混在貼り合わせ構造ＳＰ＆Ｐ-ＤＢＳにおいて素子支持基板５０２として多結晶ＳｉＣを用いているが、貼り合わせ温度をより高くすることにより単結晶支持基板を使用した場合と比較してあまり遜色のない貼り合わせ強度を実現できるし、彎曲なども許容レベルであり、実用上問題はない。単結晶素子支持基板に比べてコストを大幅に低減できるメリットは極めて大きい。
【0078】
（実施の形態６）
図９は、実施の形態６にかかるＳｉＣ半導体を用いて作製したＳｉＣ誘電体分離型パワー
集積回路半導体装置チップ６００の主要部である出力素子を中心に示した模式的な断面図
である。出力素子は設計耐圧１．２ｋＶ、電流容量１００Ａ級のＳｉＣ逆導通ＭＯＳＦＥＴであり、トレンチゲート構造の縦型構造逆導通ＭＯＳＦＥＴであり、ストライブ形状である。この出力素子を集積した単結晶島幅は約２．５ｍｍ、単結晶島長さは５ｍｍである。
本実施の形態６は実施の形態３と比較して、単結晶島側面を｛１１－２２｝結晶面で構成している点および貼り付け基板を用いないで素子集積基板７０１の分離領域を形成する際、エピタキシャル成長層を厚くして、素子集積基板７０１に素子支持基板を兼ねさせている点を除くと、集積回路半導体装置チップ６００や出力素子のＳｉＣ逆導通ＭＯＳＦＥＴの各構造諸元や製作プロセスフローは全く同じであり、製作出力素子の特性等もほとんど同じである。
本実施の形態６の｛１１－２２｝の結晶面で構成する単結晶島側面は単結晶島表面のＣ面や裏面のＳｉ面に対して｛０－３３－８｝面よりも大きい傾斜角度を有しているので、単結晶島底面積を増大できるため出力素子のオン抵抗を低減できるとともに、単結晶島体積を増大できるため熱蓄積容量を大きくでき電力耐量を増加できるという特徴がある。この特徴は素子の耐圧が高くなるほどドリフト層が厚くなりその結果単結晶島が厚くなるので効果がより大きくなる。当然ながら、｛１１－２２｝以外でも｛１０－１２｝面や｛１０－１１｝面等｛０－３３－８｝面よりも単結晶島表面に対して大きな傾斜角を有する結晶面を用いることにより同様の効果を得ることができる。
また、本実施の形態６は前実施の形態１から５のような貼り付け基板を用いた種々のメリットは享受できないが、本実施の形態の厚い素子集積基板を素子集積基板の分離領域形成用エピタキシャル時間を単に長くすることにより形成できるという製作工程数削減のメリットがある。
図９は、実施の形態６にかかるＳｉＣ半導体を用いて作製したＳｉＣ誘電体分離型パワー
集積回路半導体装置チップ６００の主要部である出力素子を中心に示した模式的な断面図
である。出力素子は設計耐圧１．２ｋＶ、電流容量１００Ａ級のＳｉＣ逆導通ＭＯＳＦＥＴであり、トレンチゲート構造の縦型構造逆導通ＭＯＳＦＥＴであり、ストライブ形状である。この出力素子を集積した単結晶島幅は約２．５ｍｍ、単結晶島長さは５ｍｍである。
本実施の形態６は実施の形態３と比較して、単結晶島側面を｛１１－２２｝結晶面で構成している点および貼り付け基板を用いないで素子集積基板７０１の分離領域を形成する際、エピタキシャル成長層を厚くして、素子集積基板７０１に素子支持基板を兼ねさせている点を除くと、集積回路半導体装置チップ６００や出力素子のＳｉＣ逆導通ＭＯＳＦＥＴの各構造諸元や製作プロセスフローは全く同じであり、製作出力素子の特性等もほとんど同じである。
本実施の形態６の｛１１－２２｝の結晶面で構成する単結晶島側面は単結晶島表面のＣ面や裏面のＳｉ面に対して｛０－３３－８｝面よりも大きい傾斜角度を有しているので、単結晶島底面積を増大できるため出力素子のオン抵抗を低減できるとともに、単結晶島体積を増大できるため熱蓄積容量を大きくでき電力耐量を増加できるという特徴がある。この特徴は素子の耐圧が高くなるほどドリフト層が厚くなりその結果単結晶島が厚くなるので効果がより大きくなる。当然ながら、｛１１－２２｝以外でも｛１０－１２｝面や｛１０－１１｝面等｛０－３３－８｝面よりも単結晶島表面に対して大きな傾斜角を有する結晶面を用いることにより同様の効果を得ることができる。
また、本実施の形態６は前実施の形態１から５のような貼り付け基板を用いた種々のメリットは享受できないが、本実施の形態の厚い素子集積基板を素子集積基板の分離領域形成用エピタキシャル時間を単に長くすることにより形成できるという製作工程数削減のメリットがある。
【0079】
（実施の形態７）
図７は実施の形態７にかかる半導体装置であり、耐圧１．２ｋＶ、電流容量３０Ａ級のＳｉ半導体素子を用いて構成されたＳｉ誘電体分離型単相インバータ集積回路半導体装置の１相分の出力素子構成を示す。出力用素子はいずれもトレンチゲート構造の逆導通Ｓｉ-ＩＧＢＴであり、上アームは縦型構造の逆導通Ｓｉ-ＩＧＢＴ、下アームは横型構造の逆導通Ｓｉ-ＩＧＢＴである。図７では簡略化した素子構造を記載しており、各構造因子の番号と矢印は割愛しているが、横型構造の逆導通Ｓｉ-ＩＧＢＴは素子サイズとｐ型単結晶素子支持基板上に形成されている点を除けば図１の実施の形態１のＩＧＢＴと素子構成はほぼ同じであり、縦型構造の逆導通Ｓｉ-ＩＧＢＴも素子サイズを除けば図２の実施の形態２のＩＧＢＴと素子構成はほぼ同じである。
図７の素子構造の作製プロセスフローは図３のプロセスフローとほぼ同じである。すなわち図示されていないが、縦型構造の逆導通Ｓｉ-ＩＧＢＴよりも大きな横型構造逆導通Ｓｉ-ＩＧＢＴ用の単結晶島を図３の小さな制御回路用素子の単結晶島２６０と同様に作成し、図３（５）の集積回路半導体装置用チップ製作用のウエーハを完成する。その後、単結晶島内に形成する縦型構造逆導通Ｓｉ-ＩＧＢＴの素子部分とほぼ同様のプロセスフローで単結晶島内に横型構造逆導通Ｓｉ-ＩＧＢＴも作成される。
図７は実施の形態７にかかる半導体装置であり、耐圧１．２ｋＶ、電流容量３０Ａ級のＳｉ半導体素子を用いて構成されたＳｉ誘電体分離型単相インバータ集積回路半導体装置の１相分の出力素子構成を示す。出力用素子はいずれもトレンチゲート構造の逆導通Ｓｉ-ＩＧＢＴであり、上アームは縦型構造の逆導通Ｓｉ-ＩＧＢＴ、下アームは横型構造の逆導通Ｓｉ-ＩＧＢＴである。図７では簡略化した素子構造を記載しており、各構造因子の番号と矢印は割愛しているが、横型構造の逆導通Ｓｉ-ＩＧＢＴは素子サイズとｐ型単結晶素子支持基板上に形成されている点を除けば図１の実施の形態１のＩＧＢＴと素子構成はほぼ同じであり、縦型構造の逆導通Ｓｉ-ＩＧＢＴも素子サイズを除けば図２の実施の形態２のＩＧＢＴと素子構成はほぼ同じである。
図７の素子構造の作製プロセスフローは図３のプロセスフローとほぼ同じである。すなわち図示されていないが、縦型構造の逆導通Ｓｉ-ＩＧＢＴよりも大きな横型構造逆導通Ｓｉ-ＩＧＢＴ用の単結晶島を図３の小さな制御回路用素子の単結晶島２６０と同様に作成し、図３（５）の集積回路半導体装置用チップ製作用のウエーハを完成する。その後、単結晶島内に形成する縦型構造逆導通Ｓｉ-ＩＧＢＴの素子部分とほぼ同様のプロセスフローで単結晶島内に横型構造逆導通Ｓｉ-ＩＧＢＴも作成される。
【0080】
単相インバータの各相の上アームは電源の高電位の配線に各層の逆導通Ｓｉ-ＩＧＢＴの
コレクタが並列接続しているので、図２の第２主電極（コレクタ電極）２０３に素子支持
基板を介してコレクタ２０４が並列接続できる素子構造が好適である。一方、各相の下ア
ームは電源の低高電位の配線に並列接続されているがインバータの稼働中にコレクタの電
位は変化するので、第２主電極（コレクタ電極）２０３が他相から独立している横型構造
の逆導通Ｓｉ-ＩＧＢＴが好適である。このため、好適な１相分のアーム構造として図７
の構造を設定するものである。
縦型構造逆導通Ｓｉ-ＩＧＢＴに比べて横型構造逆導通Ｓｉ-ＩＧＢＴはドリフト抵抗が大きく、従って上下アームの１．２ｋＶ素子の電流容量をほぼ同じにするためオン抵抗をほぼ同等にできる３倍程度の素子面積にする必要がある。試算結果では、６００Ｖ、５ｋＷ、ＰＷＭ周波数２０ｋＨｚ級の１チップ単相インバータは２０ｍｍｘ２０ｍｍのチップサイズで実現できると見込める。
この結果、家電・事務・車両・産業用等の各種モータ搭載機器の小型軽量化・低損失化に多大の寄与が期待できる。
コレクタが並列接続しているので、図２の第２主電極（コレクタ電極）２０３に素子支持
基板を介してコレクタ２０４が並列接続できる素子構造が好適である。一方、各相の下ア
ームは電源の低高電位の配線に並列接続されているがインバータの稼働中にコレクタの電
位は変化するので、第２主電極（コレクタ電極）２０３が他相から独立している横型構造
の逆導通Ｓｉ-ＩＧＢＴが好適である。このため、好適な１相分のアーム構造として図７
の構造を設定するものである。
縦型構造逆導通Ｓｉ-ＩＧＢＴに比べて横型構造逆導通Ｓｉ-ＩＧＢＴはドリフト抵抗が大きく、従って上下アームの１．２ｋＶ素子の電流容量をほぼ同じにするためオン抵抗をほぼ同等にできる３倍程度の素子面積にする必要がある。試算結果では、６００Ｖ、５ｋＷ、ＰＷＭ周波数２０ｋＨｚ級の１チップ単相インバータは２０ｍｍｘ２０ｍｍのチップサイズで実現できると見込める。
この結果、家電・事務・車両・産業用等の各種モータ搭載機器の小型軽量化・低損失化に多大の寄与が期待できる。
【0081】
（実施の形態８）
図８の実施の形態８にかかる半導体装置は、耐圧１．２ｋＶ、電流容量８０Ａ級のＳｉＣ
半導体素子を用いて構成されたＳｉＣ誘電体分離型３相インバータ集積回路半導体装置の
１相分の出力素子構成を示す。出力用素子はいずれもトレンチゲート構造であり、上アー
ムは縦型構造の逆導通ＳｉＣ-ＭＯＳＦＥＴ、下アームは横型構造の逆導通ＳｉＣ-ＭＯＳ
ＦＥＴである。図８では簡略化した構造を記載しているが、縦型構造の逆導通ＳｉＣ-Ｍ
ＯＳＦＥＴは素子サイズを除けば図４の実施の形態３のＳｉＣ-ＭＯＳＦＥＴと素子構成
はほぼ同じである。また横型構造の逆導通ＳｉＣ-ＩＧＢＴはＳｉでなくＳｉＣ半導体で
構成しており、各構成因子の値がＳｉＣ素子に対応する値になることとその素子サイズを
除けば図１の実施の形態１のＩＧＢＴと単結晶島内の素子構成はほぼ同様である。
図８の素子構造の作製プロセスフローは図３のプロセスフローとほぼ同じである。すなわ
ち図示されていないが、縦型構造の逆導通ＳｉＣ-ＭＯＳＦＥＴよりも大きな横型構造逆
導通ＳｉＣ-ＭＯＳＦＥＴ用の単結晶島を小さな制御回路用素子の単結晶島２６０と同様
に作成し、図３（５）の集積回路半導体装置用チップのウエーハを完成する。その後、単
結晶島内に形成する縦型構造逆導通ＳｉＣ-ＭＯＳＦＥＴの素子部分とほぼ同様のプロセ
スフローで単結晶島内に横型構造逆導通ＳｉＣ-ＭＯＳＦＥＴも作成される。
図８の実施の形態８にかかる半導体装置は、耐圧１．２ｋＶ、電流容量８０Ａ級のＳｉＣ
半導体素子を用いて構成されたＳｉＣ誘電体分離型３相インバータ集積回路半導体装置の
１相分の出力素子構成を示す。出力用素子はいずれもトレンチゲート構造であり、上アー
ムは縦型構造の逆導通ＳｉＣ-ＭＯＳＦＥＴ、下アームは横型構造の逆導通ＳｉＣ-ＭＯＳ
ＦＥＴである。図８では簡略化した構造を記載しているが、縦型構造の逆導通ＳｉＣ-Ｍ
ＯＳＦＥＴは素子サイズを除けば図４の実施の形態３のＳｉＣ-ＭＯＳＦＥＴと素子構成
はほぼ同じである。また横型構造の逆導通ＳｉＣ-ＩＧＢＴはＳｉでなくＳｉＣ半導体で
構成しており、各構成因子の値がＳｉＣ素子に対応する値になることとその素子サイズを
除けば図１の実施の形態１のＩＧＢＴと単結晶島内の素子構成はほぼ同様である。
図８の素子構造の作製プロセスフローは図３のプロセスフローとほぼ同じである。すなわ
ち図示されていないが、縦型構造の逆導通ＳｉＣ-ＭＯＳＦＥＴよりも大きな横型構造逆
導通ＳｉＣ-ＭＯＳＦＥＴ用の単結晶島を小さな制御回路用素子の単結晶島２６０と同様
に作成し、図３（５）の集積回路半導体装置用チップのウエーハを完成する。その後、単
結晶島内に形成する縦型構造逆導通ＳｉＣ-ＭＯＳＦＥＴの素子部分とほぼ同様のプロセ
スフローで単結晶島内に横型構造逆導通ＳｉＣ-ＭＯＳＦＥＴも作成される。
【0082】
３相インバータの各相の上アームは電源の高電位の配線に各層の逆導通ＳｉＣ-ＭＯＳＦ
ＥＴのコレクタが並列接続しているので、図２の第２主電極（ドレイン電極）２０３に素
子支持基板を介してドレイン２０４が並列接続できる素子構造が好適である。一方、各相
の下アームは電源の低高電位の配線に並列接続されているがインバータの稼働中にコレク
タの電位は変化するので、第２主電極（ドレイン電極）２０３が他相から独立している横
型構造の逆導通ＳｉＣ-ＭＯＳＦＥＴが好適である。このため、最も好適な構造として図
８の構造を設定するものである。
縦型構造逆導通ＳｉＣ-ＭＯＳＦＥＴに比べて横型構造逆導通ＳｉＣ-ＭＯＳＦＥＴはドリ
フト抵抗が大きく、従って上下アームの１．２ｋＶ素子の電流容量をほぼ同じにするため
横型構造逆導通ＳｉＣ-ＭＯＳＦＥＴの単結晶島サイズをオン抵抗がほぼ同等にできる約
１．９倍程度に大きくする必要がある。試算結果では６００Ｖ、３０ｋＷ、ＰＷＭ周波数
２０ｋＨｚ級の１チップ３相インバータは、３相構成にも関わらず２０ｍｍｘ２０ｍｍの
チップサイズで実現できると見込める。
この結果、家電・事務・車両・産業用等の各種モータ搭載機器の小型軽量化・低損失化
・高信頼性化に多大の寄与ができる。
ＥＴのコレクタが並列接続しているので、図２の第２主電極（ドレイン電極）２０３に素
子支持基板を介してドレイン２０４が並列接続できる素子構造が好適である。一方、各相
の下アームは電源の低高電位の配線に並列接続されているがインバータの稼働中にコレク
タの電位は変化するので、第２主電極（ドレイン電極）２０３が他相から独立している横
型構造の逆導通ＳｉＣ-ＭＯＳＦＥＴが好適である。このため、最も好適な構造として図
８の構造を設定するものである。
縦型構造逆導通ＳｉＣ-ＭＯＳＦＥＴに比べて横型構造逆導通ＳｉＣ-ＭＯＳＦＥＴはドリ
フト抵抗が大きく、従って上下アームの１．２ｋＶ素子の電流容量をほぼ同じにするため
横型構造逆導通ＳｉＣ-ＭＯＳＦＥＴの単結晶島サイズをオン抵抗がほぼ同等にできる約
１．９倍程度に大きくする必要がある。試算結果では６００Ｖ、３０ｋＷ、ＰＷＭ周波数
２０ｋＨｚ級の１チップ３相インバータは、３相構成にも関わらず２０ｍｍｘ２０ｍｍの
チップサイズで実現できると見込める。
この結果、家電・事務・車両・産業用等の各種モータ搭載機器の小型軽量化・低損失化
・高信頼性化に多大の寄与ができる。
【0083】
（実施の形態９）
実施の形態９にかかる半導体装置は、図示していないが耐圧１．２ｋＶ、電流容量６０Ａ級のＳｉＣ半導体素子を用いて構成されたＳｉＣ誘電体分離型３相インバータ集積回路半導体装置である。
１相分を構成する出力用素子はいずれもトレンチゲート構造の逆導通ＳｉＣ-ＩＧＢＴで
あり、上アームは縦型構造の逆導通ＳｉＣ-ＩＧＢＴ、下アームは横型構造の逆導通Ｓｉ
Ｃ-ＩＧＢＴである。素子支持基板はｐ+多結晶基板で構成される。縦型構造の逆導通Ｓｉ
Ｃ-ＩＧＢＴは図６の実施の形態５のＩＧＢＴと素子構成はほぼ同じである。
横型構造の逆導通ＳｉＣ-ＩＧＢＴは図１の実施の形態１と素子サイズとＳｉＣ半導体に
該当する値の構造因子を用いている点、ｐ型単結晶素子支持基板上に形成されている点を
除けば同じである。その他、上記の実施の形態６との相異事項が少ないので説明は割愛す
るが、電流容量が６０Ａと大きく３相構成にも関わらずＩＧＢＴの電導度変調によるオン
抵抗低減効果が大きく寄与し、高温用途に適した６００Ｖ、２０ｋＷ、ＰＷＭ周波数２０
ｋＨｚ級の１チップ３相インバータを２０ｍｍｘ２０ｍｍのチップサイズで実現できると
見込める。
この結果、家電・事務・車両・産業用等の各種モータ搭載機器の小型軽量化・低損失化
・高信頼性化に多大の寄与ができる。
実施の形態９にかかる半導体装置は、図示していないが耐圧１．２ｋＶ、電流容量６０Ａ級のＳｉＣ半導体素子を用いて構成されたＳｉＣ誘電体分離型３相インバータ集積回路半導体装置である。
１相分を構成する出力用素子はいずれもトレンチゲート構造の逆導通ＳｉＣ-ＩＧＢＴで
あり、上アームは縦型構造の逆導通ＳｉＣ-ＩＧＢＴ、下アームは横型構造の逆導通Ｓｉ
Ｃ-ＩＧＢＴである。素子支持基板はｐ+多結晶基板で構成される。縦型構造の逆導通Ｓｉ
Ｃ-ＩＧＢＴは図６の実施の形態５のＩＧＢＴと素子構成はほぼ同じである。
横型構造の逆導通ＳｉＣ-ＩＧＢＴは図１の実施の形態１と素子サイズとＳｉＣ半導体に
該当する値の構造因子を用いている点、ｐ型単結晶素子支持基板上に形成されている点を
除けば同じである。その他、上記の実施の形態６との相異事項が少ないので説明は割愛す
るが、電流容量が６０Ａと大きく３相構成にも関わらずＩＧＢＴの電導度変調によるオン
抵抗低減効果が大きく寄与し、高温用途に適した６００Ｖ、２０ｋＷ、ＰＷＭ周波数２０
ｋＨｚ級の１チップ３相インバータを２０ｍｍｘ２０ｍｍのチップサイズで実現できると
見込める。
この結果、家電・事務・車両・産業用等の各種モータ搭載機器の小型軽量化・低損失化
・高信頼性化に多大の寄与ができる。
【0084】
以上、第１から第９の実施の形態に基づき本発明を説明したが、本発明はこれらに限定
されるものではなく各種の変形応用が容易に出来ることは当業者には自明である。例えば
、構造諸元の数値の変更やセル構造の改修により、２ｋＶ以上の更に高い耐圧や逆に１ｋ
Ｖの以下の低耐圧の逆導通半導体素子を出力素子とするパワー集積回路半導体装置に適用
できることは当然である。ｎ型逆導通ＳｉＣ－ＩＧＢＴに言及したが、極性の異なるｐ型
逆導通ＳｉＣ－ＩＧＢＴにも同様に展開できることも自明である。セル形状も言及したス
トライブ形状以外にハニカム形状を含む各種のメッシュ形状に変形応用できることは当然
である。また、言及したトレンチゲート型ＩＧＢＴやＭＯＳＦＥＴ以外にプレーナゲート
型等の各種ゲートの半導体素子に適用できることも当然である。
更に、逆導通半導体素子として逆導通ＳｉＣ－ＩＧＢＴと逆導通ＳｉＣ－ＭＯＳＦＥＴに
ついて言及したが、静電誘導トランジスタや接合ゲートトランジスタなどの他のトランジ
スタ展開できることや、ＧａＮやダイヤモンドといった他のワイドギャップ半導体を用い
た逆導通半導体素子にも展開できるものである。
また、ＥＰＩＣと呼ばれる誘電体絶縁分離型集積回路半導体装置について言及したが、その単結晶島の結晶面構成は本発明で言及した構成に限定されるものではなく、単結晶島の表面や裏面に対して特有の一定の結晶面角度を有する結晶面で側面を構成できることは当業者には容易に推敲できるものである。また、４Ｈ－ＳｉＣに関して言及したが、他のポリタイプのＳｉＣ結晶にも応用展開できることも容易に推敲できるものである。更に、ＥＰＩＣ以外のＳＯＩやその他の誘電体絶縁分離型集積回路半導体装置にも適用できること、更にはｐｎ接合分離型集積回路半導体装置にも変形応用できることは当業者には容易なことである。
されるものではなく各種の変形応用が容易に出来ることは当業者には自明である。例えば
、構造諸元の数値の変更やセル構造の改修により、２ｋＶ以上の更に高い耐圧や逆に１ｋ
Ｖの以下の低耐圧の逆導通半導体素子を出力素子とするパワー集積回路半導体装置に適用
できることは当然である。ｎ型逆導通ＳｉＣ－ＩＧＢＴに言及したが、極性の異なるｐ型
逆導通ＳｉＣ－ＩＧＢＴにも同様に展開できることも自明である。セル形状も言及したス
トライブ形状以外にハニカム形状を含む各種のメッシュ形状に変形応用できることは当然
である。また、言及したトレンチゲート型ＩＧＢＴやＭＯＳＦＥＴ以外にプレーナゲート
型等の各種ゲートの半導体素子に適用できることも当然である。
更に、逆導通半導体素子として逆導通ＳｉＣ－ＩＧＢＴと逆導通ＳｉＣ－ＭＯＳＦＥＴに
ついて言及したが、静電誘導トランジスタや接合ゲートトランジスタなどの他のトランジ
スタ展開できることや、ＧａＮやダイヤモンドといった他のワイドギャップ半導体を用い
た逆導通半導体素子にも展開できるものである。
また、ＥＰＩＣと呼ばれる誘電体絶縁分離型集積回路半導体装置について言及したが、その単結晶島の結晶面構成は本発明で言及した構成に限定されるものではなく、単結晶島の表面や裏面に対して特有の一定の結晶面角度を有する結晶面で側面を構成できることは当業者には容易に推敲できるものである。また、４Ｈ－ＳｉＣに関して言及したが、他のポリタイプのＳｉＣ結晶にも応用展開できることも容易に推敲できるものである。更に、ＥＰＩＣ以外のＳＯＩやその他の誘電体絶縁分離型集積回路半導体装置にも適用できること、更にはｐｎ接合分離型集積回路半導体装置にも変形応用できることは当業者には容易なことである。
【産業上の利用可能性】
【0085】
本発明はＥＶやＨＥＶ、電鉄車両などの各種インバータ等に利用でき、大幅な小型軽量化
や低損失化により、効率向上や走行距離の延長などが図れる。また、太陽光発電用や風力
発電用パワーコンディショナー等の小型軽量化や低損失化による効率向上が図れる。更に
、家電品や事務機器の電源やインバータなどに適用し小型軽量化や低損失化が図れる。こ
のように、産業上の利用可能性はすこぶる大きい。
や低損失化により、効率向上や走行距離の延長などが図れる。また、太陽光発電用や風力
発電用パワーコンディショナー等の小型軽量化や低損失化による効率向上が図れる。更に
、家電品や事務機器の電源やインバータなどに適用し小型軽量化や低損失化が図れる。こ
のように、産業上の利用可能性はすこぶる大きい。
【符号の説明】
【0086】
[１]．１０１、２０１、３０１、４０１，５０１、６０１ ：素子集積基板。
[２]．１０２、２０２、３０２、４０２，５０２、６０２ ：素子支持基板。
[３]．１０３，２０３，３０３、４０３、５０３、６０３ ：第１主電極。
[４]．１０４，２０４，３０４、４０４、５０４、６０４ ：ｐ+コレクタ層。
[５]．１０５，２０５，３０５、４０５、５０５、６０５ ：ｎ+短絡部又はｎ+ドレイン。
[６]．１０６，２０６、３０６、４０６，５０６，６０６ ：絶縁分離酸化膜。
[７]．１０７，２０７、３０７、４０７、５０７，６０７ ：ｎバッファー層。
[８]．１０８，２０８，３０８、４０８、５０８、６０８ ：ｎドリフト層。
[９]．１０９，２０９，３０９、４０９、５０９、６０９ ：ｐボディ領域。
[１０]．１１０，２１０，３１０、４１０、５１０、６１０ ：ｎ+エミッタ領域。
[１１]．１１１，２１１，３１１、４１１、５１１、６１１ ：ゲート酸化膜。
[１２]．１１２，２１２、３１２、４１２、５１２、６１２ ：多結晶Ｓｉ電極。
[１３]．１１３，２１３，３１３、４１３、５１３、６１３ ：ゲート電極。
[１４]．１１４，２１４，３１４、４１４、５１４、６１４ ：層間絶縁膜。
[１５]．１１５、２１５，３１５、４１５、５１５、６１５ ：第３主電極。
[１６]．１１６，２１６，３１６、４１６、５１６、６１６ ：渡り配線。
[１７]．１１７，２１７，３１７、４１７、５１７、６１７ ：分離領域。
[１８]．１１８，２１８、３１８、４１８、５１８、６１８ ：渡り配線下絶縁膜。
[１９]．１１９、２１９、３１９、４１９、５１９，６１９ ：内部配線。
[２０]．１２０，２２０，３２０、４２０、５２０、６２０ ：第１主電極。
[２１]．１２１，２２１，３２１、４２１、５２１、６２１ ：表面キャリア濃度低減電界緩和領域（ＳＣａＤＦＲＲ）。
[２２]．１２２，２２２、３２２、４２２、５２２、６２２ ：制御回路用素子の電極。
[２３]．１２３、２２３、３２３，４２３、５２３、６２３ ：フィールドプレート。
[２４]．１２４、２２４、３２４，４２４，５２４、６２４ ：表面電界緩和層(略称ＦＲＲ)。
[２５]．１２５，２２５，３２５，４２５、５２５、６２５ ：傾斜チャネルストッパー
[２６]．１４０、２４０，３４０，４４０，５４０、６４０ ：埋込み絶縁膜。
[２７]．２３０ ：単結晶主基板。
[２]．１０２、２０２、３０２、４０２，５０２、６０２ ：素子支持基板。
[３]．１０３，２０３，３０３、４０３、５０３、６０３ ：第１主電極。
[４]．１０４，２０４，３０４、４０４、５０４、６０４ ：ｐ+コレクタ層。
[５]．１０５，２０５，３０５、４０５、５０５、６０５ ：ｎ+短絡部又はｎ+ドレイン。
[６]．１０６，２０６、３０６、４０６，５０６，６０６ ：絶縁分離酸化膜。
[７]．１０７，２０７、３０７、４０７、５０７，６０７ ：ｎバッファー層。
[８]．１０８，２０８，３０８、４０８、５０８、６０８ ：ｎドリフト層。
[９]．１０９，２０９，３０９、４０９、５０９、６０９ ：ｐボディ領域。
[１０]．１１０，２１０，３１０、４１０、５１０、６１０ ：ｎ+エミッタ領域。
[１１]．１１１，２１１，３１１、４１１、５１１、６１１ ：ゲート酸化膜。
[１２]．１１２，２１２、３１２、４１２、５１２、６１２ ：多結晶Ｓｉ電極。
[１３]．１１３，２１３，３１３、４１３、５１３、６１３ ：ゲート電極。
[１４]．１１４，２１４，３１４、４１４、５１４、６１４ ：層間絶縁膜。
[１５]．１１５、２１５，３１５、４１５、５１５、６１５ ：第３主電極。
[１６]．１１６，２１６，３１６、４１６、５１６、６１６ ：渡り配線。
[１７]．１１７，２１７，３１７、４１７、５１７、６１７ ：分離領域。
[１８]．１１８，２１８、３１８、４１８、５１８、６１８ ：渡り配線下絶縁膜。
[１９]．１１９、２１９、３１９、４１９、５１９，６１９ ：内部配線。
[２０]．１２０，２２０，３２０、４２０、５２０、６２０ ：第１主電極。
[２１]．１２１，２２１，３２１、４２１、５２１、６２１ ：表面キャリア濃度低減電界緩和領域（ＳＣａＤＦＲＲ）。
[２２]．１２２，２２２、３２２、４２２、５２２、６２２ ：制御回路用素子の電極。
[２３]．１２３、２２３、３２３，４２３、５２３、６２３ ：フィールドプレート。
[２４]．１２４、２２４、３２４，４２４，５２４、６２４ ：表面電界緩和層(略称ＦＲＲ)。
[２５]．１２５，２２５，３２５，４２５、５２５、６２５ ：傾斜チャネルストッパー
[２６]．１４０、２４０，３４０，４４０，５４０、６４０ ：埋込み絶縁膜。
[２７]．２３０ ：単結晶主基板。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【手続補正書】
【提出日】2021-11-30
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【0003】
ところで、開示されている先行技術例１をはじめとするＳｉ逆導通ＩＧＢＴの場合、出力特性すなわちコレクターエミッタ間電圧（以下、Ｖｃｅと記す）とコレクターエミッタ間電流（以下、Ｉｃｅと記す）の間のＩｃｅ－Ｖｃｅ特性には、オン直前のコレクターエミッタ間電圧がオン直後のコレクターエミッタ間電圧よりも大きいというスナップバック現象が発生し、各種の過渡現象を誘発し信頼性を損ねてしまう。オン直前のコレクターエミッタ間電圧を以下ではスナップバック電圧と呼びＶｓｂと記述し、このＶｓｂにおけるコレクターエミッタ間電流をスナップバック電流と呼びＩｓｂと記述する。先行技術例２のＳｉ逆導通ＩＧＢＴ（ｎチャネル型）は、複数の逆導通Ｓｉ－ＩＧＢＴセルから構成される逆導通Ｓｉ－ＩＧＢＴ領域と１個のパイロットＩＧＢＴセルから構成されるパイロットＩＧＢＴ領域とから構成されている。パイロットＩＧＢＴセルのコレクタの幅は逆導通ＩＧＢＴセルのコレクタの幅よりも大幅に大きくすることにより短絡部間のバッファー層の横抵抗を大幅に大きくし、小さなＩｓｂでパイロットＩＧＢＴ領域が逆導通ＩＧＢＴ領域に先駆けてオンするようにしてタ－ンオンする際に発生するスナップッバック現象を抑制して過渡電圧や過渡電流による誤動作を抑え高信頼性化を図っている。なお、これらの開示されているＩＧＢＴはｎドリフト層がｎ+短絡部によりコレクタ電極に短絡されているので、逆電圧に対する阻止能力がないために、逆導通ＩＧＢＴと総称されている。それ故、以下ではいずれも逆導通ＩＧＢＴと呼ぶ。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【0006】
【非特許文献1】ハジメ・アキヤマ （Ｈａｊｉｍｅ ＡＫＩＹＡＭＡ）、他５名、ＥＦＥＣＴＳ ＯＦ ＳＨＯＲＴＥＤ ＣＯＬＬＥＣＴＯＲ ＯＮ ＣＨＡＲＡＣＴＥＲＩＳＴＩＣＳ ＯＦ ＩＧＢＴＳ、プロシーディングス オブ ザ セカンド インターナショナル シンポジューム オン パワー セミコンダクタ デバイシズ アンド ＩＣｓ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ），１９９０年４月、ｐ．１３１－１３６．
【非特許文献2】リウタウラス ストラスタ （Ｌｉｔａｕｒａｓ Ｓｔｏｒａｓｔａ），他２名、Ａ Ｃｏｍｐａｒｉｓｏｎ ｏｆ ｃｈａｒｇｅ ｄｙｎａｍｉｃｓ ｉｎ ｔｈｅ Ｒｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ ＲＣＩＧＢＴ ａｎｄ Ｂｉ－ｍｏｄｅ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ ＢｉＧＴ、プロシーディングス オブ ザ トエンテイセカンド インターナショナル シンポジューム オン パワー セミコンダクタ デバイシズ アンド ＩＣｓ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ），１０１０年６月、ｐ．３９１－３９４.
【非特許文献3】ミゾグチ（Ｔ.Mizoguchi）、シラサワ（Ｔ.Shirasawa）、モリ（M.Mori）、スガワラ（Y.Sugawara）、６００Ｖ,２５Ａ Ｄｉｅｌｅｃｔｒｉｃａｌｌｙ-Iｓｏｌａｔｅｄ Pｏｗｅｒ IＣ ｗｉｔｈ Ｖｅｒｔｉｃａｌ ＩＧＢＴ、 プロシーディングス オブ ザ サード インターナショナル シンポジューム オン パワー セミコンダクタ デバイシズ アンド ＩＣｓ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ３ｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ），１９９１年４月、ｐ．４０－４４．
【非特許文献4】コータロウ カワハラ （Ｋｏｕｔａｒｏｕ ＫＡＷＡＨＡＲＡ）、他９名、６．５ｋＶ Ｓｃｈｏｔｔｋｙ-Ｂａｒｒｉｅｒ-Ｄｉｏｄｅ-Ｅｍｂｅｄｄｅｄ ＳｉＣ-ＭＯＳＦＥＴ ｆｏｒ Ｃｏｍａｃｔ Ｆｕｌｌ-Ｕｎｉｐｏｌａｒ Ｍｏｄｅｕｌｅ．プロシーディングス オブ ザ セカンド インターナショナル シンポジューム オン パワー セミコンダクタ デバイシズ アンド ＩＣｓ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ），２０１７年６月、ｐ．４１－４４．
【手続補正書】
【提出日】2022-07-26
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【0015】
説明に先立ち、一部の用語の定義を行う。
集積回路半導体装置において、集積回路半導体装置チップから電極や配線や絶縁保護膜などを除いた半導体部分をチップ本体と定義してこの名称で記述する。
また、集積回路構成素子は他の集積回路構成素子と半導体チップ本体上の表面絶縁保護膜を介して配線により結線されており、半導体チップ本体内の表面に露出した構成素子間の分離領域と誘電体絶縁分離膜と傾斜チャネルストッパーとの上を渡る配線部分を渡り配線と定義する。
チップ本体は素子集積基板とその下に素子支持基板を重ねて構成されている。素子を形成した単結晶島が誘電体絶縁分離膜を介して敷き詰められた分離領域で構成されるチップ本体の上部を素子集積基板と定義し、この基板を支持するとともにその中の全部もしくは一部が素子の導電路および放熱路として機能するチップ本体の下部を素子支持基板と定義し、以下ではこれらの名称で記述する。
また単結晶島に集積された半導体素子において、入力電極と出力電極の両方がチップの一方の主表面、すなわち上記の素子集積基板にて素子支持基板とは反対側の表面Aに形成されている素子を横型半導体素子と定義する。また、入力電極と出力電極のいずれか一方の電極が素子集積基板の表面Aに形成されており、他方の電極がチップの他方の主表面、すなわち上記の素子支持基板にて素子集積基板とは反対側の表面Bに形成されている素子を縦型半導体素子と定義する。
なお、以下では煩雑さを避け理解を容易にするために、ｎチャネルタイプのＩＧＢＴとｎチャネルタイプのＭＯＳＦＥＴを電力容量の大きい構成素子（例えば出力用素子）とするパワー集積回路半導体装置を対象にして説明する。
集積回路半導体装置において、集積回路半導体装置チップから電極や配線や絶縁保護膜などを除いた半導体部分をチップ本体と定義してこの名称で記述する。
また、集積回路構成素子は他の集積回路構成素子と半導体チップ本体上の表面絶縁保護膜を介して配線により結線されており、半導体チップ本体内の表面に露出した構成素子間の分離領域と誘電体絶縁分離膜と傾斜チャネルストッパーとの上を渡る配線部分を渡り配線と定義する。
チップ本体は素子集積基板とその下に素子支持基板を重ねて構成されている。素子を形成した単結晶島が誘電体絶縁分離膜を介して敷き詰められた分離領域で構成されるチップ本体の上部を素子集積基板と定義し、この基板を支持するとともにその中の全部もしくは一部が素子の導電路および放熱路として機能するチップ本体の下部を素子支持基板と定義し、以下ではこれらの名称で記述する。
また単結晶島に集積された半導体素子において、入力電極と出力電極の両方がチップの一方の主表面、すなわち上記の素子集積基板にて素子支持基板とは反対側の表面Aに形成されている素子を横型半導体素子と定義する。また、入力電極と出力電極のいずれか一方の電極が素子集積基板の表面Aに形成されており、他方の電極がチップの他方の主表面、すなわち上記の素子支持基板にて素子集積基板とは反対側の表面Bに形成されている素子を縦型半導体素子と定義する。
なお、以下では煩雑さを避け理解を容易にするために、ｎチャネルタイプのＩＧＢＴとｎチャネルタイプのＭＯＳＦＥＴを電力容量の大きい構成素子（例えば出力用素子）とするパワー集積回路半導体装置を対象にして説明する。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【0035】
本発明では、横型半導体素子のみで構成した集積回路半導体装置用には、多結晶貼り付け面を有する素子集積基板用ウエーハと単結晶貼り付け面を有する素子支持基板用ウエーハとを貼り合わせて半導体チップ形成用ウエーハを構成している。素子集積基板用ウエーハの素子集積基板用ウエーハの貼り付け前処理としては、例えば70℃のNH
4
OHとH
2
O
2
溶液で処理し超純水でリンスし更にスピンドライし、ついでこの素子集積基板用ウエーハ上に素子支持基板用単結晶Siウエーハをセットし酸化雰囲気で高温熱処理して貼り合わせる。
従来のエピタキシャル成長で両ウエーハを一体化して形成した場合に比べて、支持基板形成用の高温・長時間のエピタキシャル成長行程と大きな彎曲を平坦化するための成長後の研削・研磨行程等を割愛でき、パワー集積回路半導体装置製作プロセスの大幅な簡略化が達成できかなりの低コスト化ができるという利点がある。
一方、縦型半導体素子を含んで構成した集積回路半導体装置の形成用には、絶縁分離酸化膜を削除して縦型半導体素子を形成する領域の単結晶面と絶縁分離酸化膜上に形成した多結晶面が混在する貼り付け面を有する素子集積基板用ウエーハと、単結晶面のみの貼り付け面を有する素子支持基板用ウエーハを貼り付けて新規な半導体チップ形成用貼合わせ構造（[００２２]に記載のＳＰ＆Ｓ-ＤＢＳ）のウエーハを実現している。単結晶面同士の貼り合わせ面部は単結晶面と多結晶面との貼り合わせ面部に比べて貼り合わせ強度は高いが、単結晶面同士の貼り合わせでは貼り合わせ境界にボイドが発生し貼り付け強度を低下させる傾向があるため、貼り付け温度や貼り付け圧力や貼り付け雰囲気ガスおよび前処理プロセスやその材料に工夫を凝らしてこれを克服している。
例えば、前処理プロセスとして研磨した単結晶面と多結晶面が混在する貼り付け面を有する素子集積基板用ウエーハと単結晶面のみの貼り付け面を有する素子支持基板用ウエーハ
の両ウエーハを貼り付け前に水素アニール等の還元性雰囲気で熱処理を行い、貼り付け面のSi原子のダングリンリングボンドに水素原子を結合させる。ついで両ウエーハの貼り付け工程は酸化性雰囲気で行い、この水素原子を酸素と結合させてH 2 Oとして取り除くとともに両ウエーハの貼り付け面のSi原子同士を結合させる。この結合により貼り付け強度を大きくするために貼り付け温度やウエーハに加える貼り付け圧力を本段落の初めに上記した多結晶貼り付け面と単結晶貼り付け面の貼り合わせに比べてより高くしている。
この結果上記の横型半導体素子のみの場合に比べて、貼り付け強度の高い単結晶面同士の貼り付け部分が存在しこの部分の貼り付け強度が向上するため貼り合わせウエーハ全体の貼り付け強度が向上するので、その後の素子製作工程における部分剥がれなどに起因する損傷が更に低減し良品歩留まりの向上が見込める。
従来のエピタキシャル成長で両ウエーハを一体化して形成した場合に比べて、支持基板形成用の高温・長時間のエピタキシャル成長行程と大きな彎曲を平坦化するための成長後の研削・研磨行程等を割愛でき、パワー集積回路半導体装置製作プロセスの大幅な簡略化が達成できかなりの低コスト化ができるという利点がある。
一方、縦型半導体素子を含んで構成した集積回路半導体装置の形成用には、絶縁分離酸化膜を削除して縦型半導体素子を形成する領域の単結晶面と絶縁分離酸化膜上に形成した多結晶面が混在する貼り付け面を有する素子集積基板用ウエーハと、単結晶面のみの貼り付け面を有する素子支持基板用ウエーハを貼り付けて新規な半導体チップ形成用貼合わせ構造（[００２２]に記載のＳＰ＆Ｓ-ＤＢＳ）のウエーハを実現している。単結晶面同士の貼り合わせ面部は単結晶面と多結晶面との貼り合わせ面部に比べて貼り合わせ強度は高いが、単結晶面同士の貼り合わせでは貼り合わせ境界にボイドが発生し貼り付け強度を低下させる傾向があるため、貼り付け温度や貼り付け圧力や貼り付け雰囲気ガスおよび前処理プロセスやその材料に工夫を凝らしてこれを克服している。
例えば、前処理プロセスとして研磨した単結晶面と多結晶面が混在する貼り付け面を有する素子集積基板用ウエーハと単結晶面のみの貼り付け面を有する素子支持基板用ウエーハ
の両ウエーハを貼り付け前に水素アニール等の還元性雰囲気で熱処理を行い、貼り付け面のSi原子のダングリンリングボンドに水素原子を結合させる。ついで両ウエーハの貼り付け工程は酸化性雰囲気で行い、この水素原子を酸素と結合させてH 2 Oとして取り除くとともに両ウエーハの貼り付け面のSi原子同士を結合させる。この結合により貼り付け強度を大きくするために貼り付け温度やウエーハに加える貼り付け圧力を本段落の初めに上記した多結晶貼り付け面と単結晶貼り付け面の貼り合わせに比べてより高くしている。
この結果上記の横型半導体素子のみの場合に比べて、貼り付け強度の高い単結晶面同士の貼り付け部分が存在しこの部分の貼り付け強度が向上するため貼り合わせウエーハ全体の貼り付け強度が向上するので、その後の素子製作工程における部分剥がれなどに起因する損傷が更に低減し良品歩留まりの向上が見込める。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【0036】
この発明にかかるパワー集積回路半導体装置は、上記した発明において、
前記集積回路半導体装置をＳｉＣ半導体のようなワイドギャップ半導体で構成している。
この結果、Ｓｉ半導体を大幅に凌駕する更なる高耐圧、低損失、小チップ、高耐熱な
どの高性能を有する半導体装置が実現できる。また誘電体分離型パワー集積回路半導体装
置はｐｎ分離型パワー集積回路半導体装置に比べて、リーク電流が高温でも極めて少ない
ため高耐圧・高耐熱達成に適しており、且つｐｎ接合による素子分離に比べて素子間の分離領域の幅を大幅に狭くできるためチップの小型低損失化達成にも適している。従って両者を組合せて構成するＳｉＣ誘電体分離型パワー集積回路半導体装置は理想的なパワー半導体装置といえる。
なお、SiC半導体で構成するＳＰ＆Ｓ-ＤＢＳウエーハ構成の集積回路半導体装置の場合は、例えば一例として、貼り合わせ強度を高くするために〔００３５〕記載のように、
前処理プロセスとして研磨した単結晶面と多結晶面が混在する貼り付け面を有する素子集積基板用ウエーハと単結晶面のみの貼り付け面を有する素子支持基板用ウエーハ
とを貼り付け前に、両ウエーハを水素アニール等の還元性雰囲気で熱処理を行い貼り付け面のSi原子や炭素原子（以下C原子と表記）のダングリンリングボンドに水素原子を結合させる。その後の貼り付け工程は酸化性雰囲気で行いこの水素原子を酸素と結合させてH 2 Oとして取り除くとともにSi原子とC原子を結合させる。この結合による貼り付け強度を大きくするために貼り付け温度やウエーハに加える貼り付け圧力を〔００３５〕記載のSiの場合よりも高目にしている。
この前処理に先立つ両ウエーハの仕上げ研磨には、原子レベルの超高精細の研磨精度を有する触媒表面基準エッチング法（通称CARE法）などを適用するのが効果的である。
なお、上記の貼り付け前の還元性雰囲気での熱処理は、NOやN 2 O雰囲気での窒化処理でもよく、その後の貼り付け工程を同様に酸化性雰囲気で行うことによりダングリンリングボンドの窒素原子を酸素と結合させて取り除くとともに両ウエーハの貼り付け面のSi原子とC原子を結合させ貼り合わせを遂行できる。
前記集積回路半導体装置をＳｉＣ半導体のようなワイドギャップ半導体で構成している。
この結果、Ｓｉ半導体を大幅に凌駕する更なる高耐圧、低損失、小チップ、高耐熱な
どの高性能を有する半導体装置が実現できる。また誘電体分離型パワー集積回路半導体装
置はｐｎ分離型パワー集積回路半導体装置に比べて、リーク電流が高温でも極めて少ない
ため高耐圧・高耐熱達成に適しており、且つｐｎ接合による素子分離に比べて素子間の分離領域の幅を大幅に狭くできるためチップの小型低損失化達成にも適している。従って両者を組合せて構成するＳｉＣ誘電体分離型パワー集積回路半導体装置は理想的なパワー半導体装置といえる。
なお、SiC半導体で構成するＳＰ＆Ｓ-ＤＢＳウエーハ構成の集積回路半導体装置の場合は、例えば一例として、貼り合わせ強度を高くするために〔００３５〕記載のように、
前処理プロセスとして研磨した単結晶面と多結晶面が混在する貼り付け面を有する素子集積基板用ウエーハと単結晶面のみの貼り付け面を有する素子支持基板用ウエーハ
とを貼り付け前に、両ウエーハを水素アニール等の還元性雰囲気で熱処理を行い貼り付け面のSi原子や炭素原子（以下C原子と表記）のダングリンリングボンドに水素原子を結合させる。その後の貼り付け工程は酸化性雰囲気で行いこの水素原子を酸素と結合させてH 2 Oとして取り除くとともにSi原子とC原子を結合させる。この結合による貼り付け強度を大きくするために貼り付け温度やウエーハに加える貼り付け圧力を〔００３５〕記載のSiの場合よりも高目にしている。
この前処理に先立つ両ウエーハの仕上げ研磨には、原子レベルの超高精細の研磨精度を有する触媒表面基準エッチング法（通称CARE法）などを適用するのが効果的である。
なお、上記の貼り付け前の還元性雰囲気での熱処理は、NOやN 2 O雰囲気での窒化処理でもよく、その後の貼り付け工程を同様に酸化性雰囲気で行うことによりダングリンリングボンドの窒素原子を酸素と結合させて取り除くとともに両ウエーハの貼り付け面のSi原子とC原子を結合させ貼り合わせを遂行できる。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【0042】
（実施の形態１）
図１は、実施の形態１にかかるパワー集積回路半導体装置チップ１００の主要部である
出力素子を中心に模式的に示した断面図である。図１に示す実施の形態１にかかる半導体
装置チップ１００は、Ｓｉ半導体を用いて作製された例えば設計耐圧１．２ｋＶ・３Ａ級
の誘電体分離型パワー集積回路半導体装置チップであり、図１中には出力素子周辺も少し
示されている。出力用素子はトレンチゲート構造の逆導通ＩＧＢＴであり、ストライブ形
状である。ストライブ状単結晶島にはストライブ状セルが２５個形成されているが、煩雑
化を避けるために図には３セルしか記載していない。単結晶島幅は約５２０μｍ、単結晶
島長さは５ｍｍである。
誘電体分離型はｐｎ分離型に比べて、リーク電流が高温でも極めて少なく且つ素子間の絶
縁分離領域が大幅に小さくてすむので高耐圧化とチップサイズ低減が容易であり、高耐圧
パワー集積回路半導体装置には大変好適である。
なお、本実施の形態１のチップ本体は素子集積基板１０１と素子支持基板１０２とで構成
されており、両基板はウエーハ貼り付け技術で貼り合わされている。この用いたウエーハ
貼付け技術は本発明者等によって開発され、「ＮＥＷ ＤＩＥＬＥＣＴＲＩＣ ＩＳＯＬＡＴＩＯＮ ＦＯＲ ＨＩＧＨ ＶＯＬＴＡＧＥ ＩＣＳ ＢＹ ＳＩＮＧＬＥ ＳＩＬＩＣＯＮ ＰＯＬＹ ＳＩＬＩＣＯＮ ＤＩＲＥＣＴ ＢＯNＤＩＮＧ （ＳＰＳＤＢ） ＴＥＣＨＮＩＱＵＥ」というタイトルで「Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １９９２ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ，１９９２年５月、p．３１６－３２１」において開示している。このウエーハ貼り付け技術による貼り付け構造は[００２２]の名称の仕方を踏襲するといわばＰ＆Ｓ-ＤＢＳと呼ぶべき構造であり、例えば[００３５]の上部１～１０行に記載の貼り付け方法とその前処理を用いて形成可能である。この構造の適用により、従来の誘電体分離型パワー積回路半導体装置製作プロセスにおける厚い素子支持基板形成用の１２００℃以上の高温且つ長時間のエピタキシャル成長行程を割愛できる。この結果、パワー集積回路半導体装置製作プロセスの大幅な簡略化が達成できるとともに製作装置の大幅な簡略化と保守の簡易化ができ、大幅な低コスト化ができるという利点がある。なお、これまで開示されているＳＯＩを含めた誘電体分離型パワー集積回路半導体装置の
各種貼り付け構造はほとんどＰ＆Ｓ-ＤＢＳである。
図１は、実施の形態１にかかるパワー集積回路半導体装置チップ１００の主要部である
出力素子を中心に模式的に示した断面図である。図１に示す実施の形態１にかかる半導体
装置チップ１００は、Ｓｉ半導体を用いて作製された例えば設計耐圧１．２ｋＶ・３Ａ級
の誘電体分離型パワー集積回路半導体装置チップであり、図１中には出力素子周辺も少し
示されている。出力用素子はトレンチゲート構造の逆導通ＩＧＢＴであり、ストライブ形
状である。ストライブ状単結晶島にはストライブ状セルが２５個形成されているが、煩雑
化を避けるために図には３セルしか記載していない。単結晶島幅は約５２０μｍ、単結晶
島長さは５ｍｍである。
誘電体分離型はｐｎ分離型に比べて、リーク電流が高温でも極めて少なく且つ素子間の絶
縁分離領域が大幅に小さくてすむので高耐圧化とチップサイズ低減が容易であり、高耐圧
パワー集積回路半導体装置には大変好適である。
なお、本実施の形態１のチップ本体は素子集積基板１０１と素子支持基板１０２とで構成
されており、両基板はウエーハ貼り付け技術で貼り合わされている。この用いたウエーハ
貼付け技術は本発明者等によって開発され、「ＮＥＷ ＤＩＥＬＥＣＴＲＩＣ ＩＳＯＬＡＴＩＯＮ ＦＯＲ ＨＩＧＨ ＶＯＬＴＡＧＥ ＩＣＳ ＢＹ ＳＩＮＧＬＥ ＳＩＬＩＣＯＮ ＰＯＬＹ ＳＩＬＩＣＯＮ ＤＩＲＥＣＴ ＢＯNＤＩＮＧ （ＳＰＳＤＢ） ＴＥＣＨＮＩＱＵＥ」というタイトルで「Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １９９２ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ，１９９２年５月、p．３１６－３２１」において開示している。このウエーハ貼り付け技術による貼り付け構造は[００２２]の名称の仕方を踏襲するといわばＰ＆Ｓ-ＤＢＳと呼ぶべき構造であり、例えば[００３５]の上部１～１０行に記載の貼り付け方法とその前処理を用いて形成可能である。この構造の適用により、従来の誘電体分離型パワー積回路半導体装置製作プロセスにおける厚い素子支持基板形成用の１２００℃以上の高温且つ長時間のエピタキシャル成長行程を割愛できる。この結果、パワー集積回路半導体装置製作プロセスの大幅な簡略化が達成できるとともに製作装置の大幅な簡略化と保守の簡易化ができ、大幅な低コスト化ができるという利点がある。なお、これまで開示されているＳＯＩを含めた誘電体分離型パワー集積回路半導体装置の
各種貼り付け構造はほとんどＰ＆Ｓ-ＤＢＳである。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【0052】
（実施の形態２）
図２は、実施の形態２にかかるＳｉパワー集積回路半導体装置チップ２００の主要部である出力素子を中心に模式的に示した断面図である。図２に示す実施の形態２にかかる半導体装置チップ２００は、Ｓｉ半導体を用いて作製された例えば設計耐圧１．２ｋＶ・６０Ａ級の誘電体分離型パワー集積回路半導体装置チップであり、素子集積基板２０１と素子支持基板２０２とは本発明による新規な貼り付け構造（ＳＰ＆Ｓ-ＤＢＳ）を用いて貼り合わせて構成されている。
この構成は、例えば[００３５]の上部１９～２６行に記載の貼り付け方法とその前処理を用いて形成可能である。
出力素子はトレンチゲート構造の縦型構造逆導通ＩＧＢＴであり、本発明による新規な逆導通ＩＧＢＴ構造を用いており、素子集積基板２０１の誘電体絶縁分離単結晶島内と隣接する分離領域２１７とに集積されている。なお、出力素子はストライブ形状であり、ストライブ状単結晶島幅は約６．５ｍｍ、単結晶島長さは５ｍｍである。ストライブ状単結晶島にはストライブ状セルが５００個形成されているが、煩雑化を避けるために図には模式的に４セルしか記載していない。
前記のように誘電体分離型はｐｎ分離型に比べて、リーク電流が高温でも極めて少なく且つ分離領域が大幅に小さくてすむので高耐圧化とチップサイズ低減が容易であり、高耐圧パワー集積回路半導体装置には好適である。
図２は、実施の形態２にかかるＳｉパワー集積回路半導体装置チップ２００の主要部である出力素子を中心に模式的に示した断面図である。図２に示す実施の形態２にかかる半導体装置チップ２００は、Ｓｉ半導体を用いて作製された例えば設計耐圧１．２ｋＶ・６０Ａ級の誘電体分離型パワー集積回路半導体装置チップであり、素子集積基板２０１と素子支持基板２０２とは本発明による新規な貼り付け構造（ＳＰ＆Ｓ-ＤＢＳ）を用いて貼り合わせて構成されている。
この構成は、例えば[００３５]の上部１９～２６行に記載の貼り付け方法とその前処理を用いて形成可能である。
出力素子はトレンチゲート構造の縦型構造逆導通ＩＧＢＴであり、本発明による新規な逆導通ＩＧＢＴ構造を用いており、素子集積基板２０１の誘電体絶縁分離単結晶島内と隣接する分離領域２１７とに集積されている。なお、出力素子はストライブ形状であり、ストライブ状単結晶島幅は約６．５ｍｍ、単結晶島長さは５ｍｍである。ストライブ状単結晶島にはストライブ状セルが５００個形成されているが、煩雑化を避けるために図には模式的に４セルしか記載していない。
前記のように誘電体分離型はｐｎ分離型に比べて、リーク電流が高温でも極めて少なく且つ分離領域が大幅に小さくてすむので高耐圧化とチップサイズ低減が容易であり、高耐圧パワー集積回路半導体装置には好適である。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【0063】
（実施の形態３）
一般に、ＳｉＣ半導体素子はＳｉ半導体素子に比べて、高耐圧・小型低損失・高耐熱・
高放熱、高電力耐量等の点で大幅に優れた性能を有しており、パワー素子に好適である。
特に、ＳｉＣの絶縁破壊電界強度が高いため素子のフィールド領域の幅をＳｉの一桁程度
小さくできるので同耐圧の場合大幅な素子面積の低減ができる。一方、誘電体分離型パワ
ー集積回路半導体装置はｐｎ分離型パワー集積回路半導体装置に比べて、リーク電流が高
温でも極めて少ないため高耐圧・高耐熱達成に適しており、且つ素子分離領域の幅を
大幅に狭くできるため小型低損失の高耐圧集積回路半導体装置に好適である。これらの特
徴に注目した本発明者は本発明の目的を更によく達成するために、実施の形態１及び２で
示した本発明の新規な多結晶面・単結晶面混在貼り合わせ構造ＳＰ＆Ｓ-ＤＢＳと新規な
ＳＣａＤＦＲＲ構造に加えて、ＳｉＣ誘電体分離型パワー集積回路半導体装置に好適な新
規な単結晶島結晶面構造を考案し、これらを適用して本実施の形態３を構成した。
図４は、実施の形態３にかかるＳｉＣ半導体を用いて作製したＳｉＣ誘電体分離型パワー
集積回路半導体装置チップ３００の主要部である出力素子を中心に示した模式的な断面図
である。集積回路半導体装置チップ３００は素子集積基板３０１と素子支持基板３０２と
を本発明による新規な貼り付け構造ＳＰ＆Ｓ-ＤＢＳを用いて貼り合わせて構成している。但し、現在のＳｉＣバルク結晶はＳｉバルク結晶に比べて結晶品質が劣るので、例えば図３のプロセスフロー（ＩＧＢＴのプロセスフローであるのでＭＯＳＦＥＴとの相違を承知で参考にされたい。）の[1]（[００５７]に記載）において、スタートのｎ単結晶主基板２３０への分離溝形成用マスク形成の前に、ＳｉＣ単結晶主基板（図３の２３０に相当）に所定の深さのＶ分離溝よりも厚いｎ型単結晶層のエピタキシャル成長を実施し、このエピタキシャル層に完成後の単結晶島全てが内蔵されるようにしている。この結果、ＳｉＣエピタキシャル単結晶層はＳｉＣバルク結晶に比べて結晶品質がはるかに良好なので、エピタキシャル単結晶島に形成された各集積回路構成素子はＳｉＣバルク結晶内に形成された場合に比べて格段に優れた特性を持つようにできる。なお当然ながら、ＳｉＣ単結晶主基板は図３のプロセスフロー[５]の研磨工程で全て削除され素子集積基板の各単結晶島内にはエピタキシャル単結晶のみが残る。実施の形態４以降の素子集積基板も同様である。
なお、上記の新規なSiCの貼り付け構造ＳＰ＆Ｓ-ＤＢＳは、例えば[００３６]の上部１１～１８行に記載の貼り付け方法とその前処理を用いて形成可能である。なお、以降の実施の形態４、５、８のＳｉＣ誘電体分離型パワー集積回路半導体装置のSiCチップも同様である。
一般に、ＳｉＣ半導体素子はＳｉ半導体素子に比べて、高耐圧・小型低損失・高耐熱・
高放熱、高電力耐量等の点で大幅に優れた性能を有しており、パワー素子に好適である。
特に、ＳｉＣの絶縁破壊電界強度が高いため素子のフィールド領域の幅をＳｉの一桁程度
小さくできるので同耐圧の場合大幅な素子面積の低減ができる。一方、誘電体分離型パワ
ー集積回路半導体装置はｐｎ分離型パワー集積回路半導体装置に比べて、リーク電流が高
温でも極めて少ないため高耐圧・高耐熱達成に適しており、且つ素子分離領域の幅を
大幅に狭くできるため小型低損失の高耐圧集積回路半導体装置に好適である。これらの特
徴に注目した本発明者は本発明の目的を更によく達成するために、実施の形態１及び２で
示した本発明の新規な多結晶面・単結晶面混在貼り合わせ構造ＳＰ＆Ｓ-ＤＢＳと新規な
ＳＣａＤＦＲＲ構造に加えて、ＳｉＣ誘電体分離型パワー集積回路半導体装置に好適な新
規な単結晶島結晶面構造を考案し、これらを適用して本実施の形態３を構成した。
図４は、実施の形態３にかかるＳｉＣ半導体を用いて作製したＳｉＣ誘電体分離型パワー
集積回路半導体装置チップ３００の主要部である出力素子を中心に示した模式的な断面図
である。集積回路半導体装置チップ３００は素子集積基板３０１と素子支持基板３０２と
を本発明による新規な貼り付け構造ＳＰ＆Ｓ-ＤＢＳを用いて貼り合わせて構成している。但し、現在のＳｉＣバルク結晶はＳｉバルク結晶に比べて結晶品質が劣るので、例えば図３のプロセスフロー（ＩＧＢＴのプロセスフローであるのでＭＯＳＦＥＴとの相違を承知で参考にされたい。）の[1]（[００５７]に記載）において、スタートのｎ単結晶主基板２３０への分離溝形成用マスク形成の前に、ＳｉＣ単結晶主基板（図３の２３０に相当）に所定の深さのＶ分離溝よりも厚いｎ型単結晶層のエピタキシャル成長を実施し、このエピタキシャル層に完成後の単結晶島全てが内蔵されるようにしている。この結果、ＳｉＣエピタキシャル単結晶層はＳｉＣバルク結晶に比べて結晶品質がはるかに良好なので、エピタキシャル単結晶島に形成された各集積回路構成素子はＳｉＣバルク結晶内に形成された場合に比べて格段に優れた特性を持つようにできる。なお当然ながら、ＳｉＣ単結晶主基板は図３のプロセスフロー[５]の研磨工程で全て削除され素子集積基板の各単結晶島内にはエピタキシャル単結晶のみが残る。実施の形態４以降の素子集積基板も同様である。
なお、上記の新規なSiCの貼り付け構造ＳＰ＆Ｓ-ＤＢＳは、例えば[００３６]の上部１１～１８行に記載の貼り付け方法とその前処理を用いて形成可能である。なお、以降の実施の形態４、５、８のＳｉＣ誘電体分離型パワー集積回路半導体装置のSiCチップも同様である。