(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023183750
(43)【公開日】2023-12-28
(54)【発明の名称】電圧生成装置及び画像形成装置
(51)【国際特許分類】
H02M 3/28 20060101AFI20231221BHJP
G03G 21/00 20060101ALI20231221BHJP
G03G 15/06 20060101ALI20231221BHJP
G03G 15/08 20060101ALI20231221BHJP
G03G 21/14 20060101ALI20231221BHJP
【ＦＩ】
H02M3/28 H
H02M3/28 A
G03G21/00 398
G03G21/00 502
G03G15/06 101
G03G15/08 226
G03G21/14
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022097423
(22)【出願日】2022-06-16
(71)【出願人】
【識別番号】000001007
【氏名又は名称】キヤノン株式会社
(74)【代理人】
【識別番号】110003281
【氏名又は名称】弁理士法人大塚国際特許事務所
(72)【発明者】
【氏名】淺野 裕基
【テーマコード（参考）】
2H073
2H077
2H270
5H730
【Ｆターム（参考）】
2H073BA09
2H073BA12
2H073BA13
2H073BA41
2H077AD02
2H077AD06
2H077AD13
2H077AD35
2H077BA03
2H077DB08
2H077DB25
2H270KA46
2H270LA62
2H270MA14
2H270MA17
2H270MB09
2H270MB55
2H270MC29
2H270MC78
2H270MF14
2H270MF21
2H270MF22
2H270MG01
2H270MG06
2H270MG07
2H270MH09
2H270MH12
2H270ZC08
5H730AA15
5H730AS01
5H730BB23
5H730BB57
5H730DD04
5H730DD41
5H730EE02
5H730EE07
5H730EE59
5H730FF01
5H730FF09
5H730FG05
(57)【要約】
【課題】制御部に接続される信号線の数を減らすことができる技術を提供する。
【解決手段】電圧生成装置は、第１電圧を出力する第１回路と、制御信号により前記第１回路が出力する前記第１電圧の値を制御する制御手段と、前記第１回路の制御情報を格納する格納手段と、を備え、前記制御手段は、前記格納手段との通信のために前記制御信号を使用する。
【選択図】図２
【解決手段】電圧生成装置は、第１電圧を出力する第１回路と、制御信号により前記第１回路が出力する前記第１電圧の値を制御する制御手段と、前記第１回路の制御情報を格納する格納手段と、を備え、前記制御手段は、前記格納手段との通信のために前記制御信号を使用する。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１電圧を出力する第１回路と、
制御信号により前記第１回路が出力する前記第１電圧の値を制御する制御手段と、
前記第１回路の制御情報を格納する格納手段と、
を備え、
前記制御手段は、前記格納手段との通信のために前記制御信号を使用する、電圧生成装置。
制御信号により前記第１回路が出力する前記第１電圧の値を制御する制御手段と、
前記第１回路の制御情報を格納する格納手段と、
を備え、
前記制御手段は、前記格納手段との通信のために前記制御信号を使用する、電圧生成装置。
【請求項2】
前記制御手段は、前記制御信号を出力する端子を備え、
前記端子に接続される信号線は、前記第１回路及び前記格納手段の両方に接続される、請求項１に記載の電圧生成装置。
前記端子に接続される信号線は、前記第１回路及び前記格納手段の両方に接続される、請求項１に記載の電圧生成装置。
【請求項3】
前記第１回路及び前記格納手段は、同じ基板に設けられる、請求項１に記載の電圧生成装置。
【請求項4】
前記制御情報は、前記第１回路が出力する前記第１電圧の値を目標値に近づけるための情報を含む、請求項１に記載の電圧生成装置。
【請求項5】
前記制御手段は、前記格納手段と通信するためのクロック信号として前記制御信号を使用する、請求項１に記載の電圧生成装置。
【請求項6】
前記制御信号は、パルス信号であり、
前記制御手段は、前記制御信号の周波数により前記第１回路が出力する前記第１電圧の値を制御する、請求項１に記載の電圧生成装置。
前記制御手段は、前記制御信号の周波数により前記第１回路が出力する前記第１電圧の値を制御する、請求項１に記載の電圧生成装置。
【請求項7】
前記制御手段は、前記制御信号の周波数により前記第１回路が出力する前記第１電圧の値を第１の値にするか、前記第１の値とは異なる第２の値にするかを制御する、請求項６に記載の電圧生成装置。
【請求項8】
前記制御手段は、前記第１電圧を前記第１の値にする場合、前記制御信号の周波数を第１閾値以下とする、請求項７に記載の電圧生成装置。
【請求項9】
前記制御手段は、前記第１電圧を前記第１の値にする場合、前記制御信号の周波数を０にする、請求項７に記載の電圧生成装置。
【請求項10】
前記制御手段は、前記第１電圧を前記第２の値にする場合、前記制御信号の周波数を第２閾値より大きくする、請求項８に記載の電圧生成装置。
【請求項11】
前記第２閾値は、前記第１閾値に等しい、又は、前記第１閾値より大きい、請求項１０に記載の電圧生成装置。
【請求項12】
請求項７から１１のいずれか１項に記載の電圧生成装置と、
前記第１電圧を使用して記録材に画像を形成する画像形成手段と、
を備えている、画像形成装置。
前記第１電圧を使用して記録材に画像を形成する画像形成手段と、
を備えている、画像形成装置。
【請求項13】
前記画像形成手段は、感光体と、前記感光体に形成された静電潜像をトナーで現像するための現像ローラと、を備え、
前記制御手段は、前記現像ローラを回転させている間、前記第１回路が出力する前記第１電圧の値を前記第１の値にし、前記現像ローラを回転させていない間、前記第１回路が生成する前記第１電圧の値を前記第２の値にする、請求項１２に記載の画像形成装置。
前記制御手段は、前記現像ローラを回転させている間、前記第１回路が出力する前記第１電圧の値を前記第１の値にし、前記現像ローラを回転させていない間、前記第１回路が生成する前記第１電圧の値を前記第２の値にする、請求項１２に記載の画像形成装置。
【請求項14】
前記第２の値の第２電圧を出力する第２回路をさらに備え、
前記第２電圧は前記第１回路に印加される、請求項１３に記載の画像形成装置。
前記第２電圧は前記第１回路に印加される、請求項１３に記載の画像形成装置。
【請求項15】
前記第２電圧は、前記現像ローラに印加され、
前記第１電圧は、前記現像ローラにおける前記トナーの厚みを規制する現像ブレードに印加される、請求項１４に記載の画像形成装置。
前記第１電圧は、前記現像ローラにおける前記トナーの厚みを規制する現像ブレードに印加される、請求項１４に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電圧生成装置及び画像形成装置に関する。
【背景技術】
【0002】
通常、各種の装置は、その動作において使用する様々な値の電圧を生成する電圧生成装置を備えている。例えば、電子写真方式の画像形成装置は、感光体の帯電に使用する帯電電圧や、感光体に形成された静電潜像の現像のための現像電圧等を生成する電圧生成装置を備えている。装置を安定して動作させるため、電圧生成装置は、生成する各電圧の値を精度良く制御することが求められる。
【0003】
このため、特許文献１は、電圧生成装置の不揮発性メモリに制御情報を格納しておく構成を開示している。電圧生成装置は、不揮発性メモリに格納された制御情報に基づき電圧を生成するための回路を制御することで生成する電圧の値を目標値に近づけている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２１－１４１６７１号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１の構成では、電圧生成装置の制御部と、電圧を生成する各回路及び不揮発性メモリが設けられた基板（以下、電源基板と表記する。）と、を複数の信号線で接続している。当該複数の信号線は、各回路が生成する電圧を制御するための信号線と、不揮発性メモリに格納された制御情報を読み出すための信号線と、を含む。ここで、制御部に接続される信号線の数を減らすことでコストを削減することができる。
【0006】
本発明は、制御部に接続される信号線の数を減らすことができる技術を提供するものである。
【課題を解決するための手段】
【0007】
本発明の一態様によると、電圧生成装置は、第１電圧を出力する第１回路と、制御信号により前記第１回路が出力する前記第１電圧の値を制御する制御手段と、前記第１回路の制御情報を格納する格納手段と、を備え、前記制御手段は、前記格納手段との通信のために前記制御信号を使用する。
【発明の効果】
【0008】
本発明によると、制御部に接続される信号線の数を減らすことができる。
【図面の簡単な説明】
【0009】
【図1】一実施形態による、画像形成装置の概略的な断面図。
【図2】一実施形態による、電圧生成装置の構成図。
【図3】一実施形態による、各回路の動作説明図。
【図4】一実施形態による、ブレード回路の制御方法の説明図。
【図5】一実施形態による、ブレード回路の制御方法の説明図。
【発明を実施するための形態】
【0010】
以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
【0011】
＜第一実施形態＞
図１は、本実施形態による画像形成装置１０１の概略的な断面図である。電源基板１０７には、各種の電圧を生成するための各回路と、不揮発性メモリ１７１が実装される。具体的には、電源基板１０７に設けられる帯電回路１３２ｂは、帯電電圧Ｖｐｒｉを生成して帯電ローラ１３２ａに出力する。現像回路１３３ｂは、現像電圧Ｖｄｅｖを生成して現像ローラ１３３ａに出力する。トナー供給回路１３４ｂは、トナー供給電圧Ｖｔｓｒを生成してトナー供給ローラ１３４ａに出力する。ブレード回路１３５ｂは、ブレード電圧Ｖｂｌｄを生成して現像ブレード１３５ａに出力する。転写回路１４１ｂは、転写電圧Ｖｔｒを生成して転写ローラ１４１ａに出力する。帯電回路１３２ｂ、現像回路１３３ｂ、トナー供給回路１３４ｂ、ブレード回路１３５ｂ及び転写回路１４１ｂは、画像形成装置１０１が画像形成に使用する各種電圧を生成する回路であり、以下では、総称して単に"回路"とも表記する。不揮発性メモリ１７１は、各回路が生成する電圧の値を補正するための制御情報（補正情報）を格納している。
図１は、本実施形態による画像形成装置１０１の概略的な断面図である。電源基板１０７には、各種の電圧を生成するための各回路と、不揮発性メモリ１７１が実装される。具体的には、電源基板１０７に設けられる帯電回路１３２ｂは、帯電電圧Ｖｐｒｉを生成して帯電ローラ１３２ａに出力する。現像回路１３３ｂは、現像電圧Ｖｄｅｖを生成して現像ローラ１３３ａに出力する。トナー供給回路１３４ｂは、トナー供給電圧Ｖｔｓｒを生成してトナー供給ローラ１３４ａに出力する。ブレード回路１３５ｂは、ブレード電圧Ｖｂｌｄを生成して現像ブレード１３５ａに出力する。転写回路１４１ｂは、転写電圧Ｖｔｒを生成して転写ローラ１４１ａに出力する。帯電回路１３２ｂ、現像回路１３３ｂ、トナー供給回路１３４ｂ、ブレード回路１３５ｂ及び転写回路１４１ｂは、画像形成装置１０１が画像形成に使用する各種電圧を生成する回路であり、以下では、総称して単に"回路"とも表記する。不揮発性メモリ１７１は、各回路が生成する電圧の値を補正するための制御情報（補正情報）を格納している。
【0012】
感光体１３１は、画像形成時、図の時計回り方向に回転駆動される。帯電ローラ１３２ａは、帯電電圧Ｖｐｒｉにより感光体１３１の表面を帯電させる。走査部１３７は、画像データに基づき感光体１３１を走査・露光することで感光体１３１に静電潜像を形成する。トナー供給ローラ１３４ａは、トナー供給電圧Ｖｔｓｒによりトナー容器１３６に収容されたトナーを現像ローラ１３３ａの表面に移動させる。現像ローラ１３３ａは、現像電圧Ｖｄｅｖにより感光体１３１の静電潜像をトナーで現像し、これにより、感光体１３１にトナー像を形成する。なお、現像ブレード１３５ａは、現像ローラ１３３ａ上のトナーの層の厚みを規制し、その高さを均一にするために設けられる。
【0013】
トナー容器１３６に収容されたトナーを現像ローラ１３３ａの表面に移動させるため、トナー供給電圧Ｖｔｓｒの絶対値は、現像電圧Ｖｄｅｖの絶対値よりも大きくなる様に設定される。また、現像ブレード１３５ａにトナーが固着することを防ぐため、ブレード電圧Ｖｂｌｄの絶対値は、現像電圧Ｖｄｅｖの絶対値よりも大きくなる様に設定される。一例として、現像電圧Ｖｄｅｖは－３００Ｖに設定され、トナー供給電圧Ｖｔｓｒ及びブレード電圧Ｖｂｌｄは－４００Ｖに設定される。
【0014】
カセット１２１に収容された記録材Ｐは、給送ローラ１２２によって搬送路１１１に給送され、感光体１３１の対向位置に搬送される。転写ローラ１４１ａは、転写電圧Ｖｔｒにより感光体１３１のトナー像を記録材Ｐに転写する。定着部１０５は、記録材Ｐを加熱・加圧することで記録材Ｐにトナー像を定着させる。記録材Ｐの定着後、記録材Ｐは、排出トレイ１６２に排出される。
【0015】
制御部１０８のＣＰＵ１８１は、ＲＯＭ１８２に記憶された各種プログラムを実行することで画像形成装置１０１を制御する。画像形成装置１０１の制御において、ＣＰＵ１８１は、一時的な情報等を格納するためにＲＡＭ１８３を使用する。ＣＰＵ１８１が行う制御は、電源基板１０７の各回路が出力する電圧の制御を含む。また、その際、ＣＰＵ１８１は、不揮発性メモリ１７１に格納されている制御情報を使用する。
【0016】
図２は、電圧生成装置の構成を示している。電圧生成装置は、例えば、電源基板１０７に搭載された回路及び不揮発性メモリ１７１に対応する。或いは、電圧生成装置は、電源基板１０７に搭載された回路及び不揮発性メモリ１７１と、電源基板１０７の各回路を制御し、不揮発性メモリ１７１と通信する制御部１０８の機能部分と、に対応する。以下の説明では、図２に示す電源基板１０７と、電源基板１０７を制御する制御部１０８の機能部分が電圧生成装置を構成しているものとする。
【0017】
まず、帯電回路１３２ｂについて説明する。トランスＴ１１の一次巻線Ｔ１１－１の一方の端子には電源電圧Ｖ１が接続され、他方の端子にはＦＥＴ１１が接続される。一例として、電源電圧Ｖ１は２４Ｖである。ＦＥＴ１１のソース端子はグラウンド（ＧＮＤ）に接続される。また、ＦＥＴ１１のソース端子とゲート端子は、抵抗Ｒ１２を介して接続される。ＦＥＴ１１のゲート端子は、抵抗Ｒ１７を介してＣＰＵ１８１のＣＬＫ端子に接続される。ＣＰＵ１８１は、ＣＬＫ端子からハイレベルとローレベルとが交互する矩形波、つまり、パルス信号を出力する。ＣＬＫ端子からのパルス信号がハイレベルになるとＦＥＴ１１はオン状態になり、ＦＥＴ１１のドレイン電圧は、略ＧＮＤ電位に低下する。これにより、トランスＴ１１の一次巻線Ｔ１１－１の両端に電圧が印加され、一次巻線Ｔ１１－１に励磁電流が流れる。続いて、ＣＬＫ端子からのパルス信号がローレベルになると、ＦＥＴ１１はオフ状態になり、一次巻線Ｔ１１－１の両端子間にフライバック電圧が発生する。同時に、二次巻線Ｔ１１－２にも、一次巻線Ｔ１１－１と二次巻線Ｔ１１－２との巻数比に対応するフライバック電圧が発生する。二次巻線Ｔ１１－２に発生したフライバック電圧は、ダイオードＤ１２とコンデンサＣ１２で構成された整流回路で整流平滑され、帯電電圧Ｖｐｒｉが生成される。一例として、帯電電圧Ｖｐｒｉの値は－１５００Ｖである。なお、一次巻線Ｔ１１－１の両端子間に接続されるコンデンサＣ１１、抵抗Ｒ１１及びダイオードＤ１１は、一次巻線Ｔ１１－１の漏れインダクタンスによるサージ電圧を吸収するスナバの役割を果たしている。
【0018】
帯電回路１３２ｂは、帯電電圧Ｖｐｒｉを安定且つ所望の電圧に制御するためのフィードバック制御構成を有する。具体的には、図２に示す様に、帯電電圧Ｖｐｒｉは、抵抗Ｒ１４及び抵抗Ｒ１３を介して電源電圧Ｖ２に接続される。一例として、電源電圧Ｖ２は５Ｖである。抵抗Ｒ１４と抵抗Ｒ１３との接続点は、コンパレータＩＣ１１の正入力端子に接続される。コンパレータＩＣ１１の負入力端子は、抵抗Ｒ１６及び抵抗Ｒ１５を介して電源電圧Ｖ２に接続され、さらに、コンデンサＣ１６を介してＧＮＤに接続される。抵抗Ｒ１５と抵抗Ｒ１６との接続点は、ＣＰＵ１８１のＰＲＩ＿ＣＯＮＴ端子に接続される。また、コンパレータＩＣ１１の出力端子は、ＦＥＴ１１のゲート端子に接続される。ＣＰＵ１８１は、ＰＲＩ＿ＣＯＮＴ端子からハイインピーダンス（以下、Ｈｉ－Ｚと記載する）状態とロー状態を交互に繰り返すパルス信号を出力する。ＰＲＩ＿ＣＯＮＴ端子がＨｉ－Ｚ状態の間、電源電圧Ｖ２から抵抗Ｒ１５及び抵抗Ｒ１６を介してコンデンサＣ１６を充電する電流が流れる。一方、ＰＲＩ＿ＣＯＮＴ端子がロー状態の間、コンデンサＣ１６を放電する電流が、抵抗Ｒ１６を介してＰＲＩ＿ＣＯＮＴ端子に向かって流れる。ＰＲＩ＿ＣＯＮＴ端子がＨｉ－Ｚ状態とロー状態を交互に繰り返すと、コンデンサＣ１６の充放電のバランスが所定の電圧で安定し、よって、コンパレータＩＣ１１の負入力端子の電圧も当該所定の電圧で安定する。この所定の電圧は、ＰＲＩ＿ＣＯＮＴ端子からのパルス信号のデューティ比により決まる。具体的には、ＰＲＩ＿ＣＯＮＴ端子からのパルス信号のロー状態の比率が大きくなる程、コンパレータＩＣ１１の負入力端子の電圧は低くなる。
【0019】
ここで、コンパレータＩＣ１１の負入力端子の電圧が正入力端子の電圧より小さい場合、コンパレータＩＣ１１の出力端子はＨｉ－Ｚ状態となる。その場合、ＣＰＵ１８１のＣＬＫ端子から出力されるパルス信号は、そのままＦＥＴ１１をオンオフ駆動することになる。一方、コンパレータＩＣ１１の負入力端子の電圧が正入力端子の電圧以上の場合、コンパレータＩＣ１１の出力端子はロー状態となる。この場合、ＣＬＫ端子からのパルス信号のレベルに拘わらずＦＥＴ１１はオフ状態となるため、帯電電圧Ｖｐｒｉの絶対値は低くなる。したがって、図３（Ａ）に示す様に、ＰＲＩ＿ＣＯＮＴ端子から出力されるパルス信号のロー状態のデューティ比が大きくなる程、帯電電圧Ｖｐｒｉの絶対値は大きくなる。
【0020】
続いて、現像回路１３３ｂについて説明する。現像回路１３３ｂは、帯電電圧Ｖｐｒｉを分圧することで現像電圧Ｖｄｅｖを生成する。現像回路１３３ｂのトランジスタＴｒ３１のコレクタ端子は、抵抗Ｒ５０及びツェナーダイオードＺＤ５１を介して帯電電圧Ｖｐｒｉに接続される。トランジスタＴｒ３１のエミッタ端子は、電源電圧Ｖ１に接続される。トランジスタＴｒ３１のベース端子とエミッタ端子は、抵抗Ｒ３９を介して接続される。また、トランジスタＴｒ３１のベース端子は、抵抗Ｒ３８を介してオペアンプＩＣ３１の出力端子に接続される。なお、トランジスタＴｒ３１のコレクタ端子の電圧が現像電圧Ｖｄｅｖとなる。
【0021】
現像回路１３３ｂも、現像電圧Ｖｄｅｖを安定且つ所望の電圧に制御するためのフィードバック制御構成を有する。具体的には、現像電圧Ｖｄｅｖは、抵抗Ｒ３４及び抵抗Ｒ３３を介して、電源電圧Ｖ２に接続される。抵抗Ｒ３４と抵抗Ｒ３３との接続点は、オペアンプＩＣ３１の正入力端子に接続される。オペアンプＩＣ３１の負入力端子は、抵抗Ｒ３６及び抵抗Ｒ３５を介して電源電圧Ｖ２に接続され、さらに、コンデンサＣ３６を介してＧＮＤに接続される。抵抗Ｒ３５と抵抗Ｒ３６との接続点は、ＣＰＵ１８１のＤＥＶ＿ＣＯＮＴ端子に接続される。オペアンプＩＣ３１の負入力端子と出力端子とは、抵抗Ｒ３７及びコンデンサＣ３７を介して接続される。これはオペアンプＩＣ３１の位相補償のためであり、フィードバック制御の安定に寄与する。
【0022】
ＣＰＵ１８１のＤＥＶ＿ＣＯＮＴ端子からは、Ｈｉ－Ｚ状態とロー状態を交互に繰り返すパルス信号が出力される。ＤＥＶ＿ＣＯＮＴ端子がＨｉ－Ｚ状態の間、電源電圧Ｖ２から抵抗Ｒ３５及び抵抗Ｒ３６を介してコンデンサＣ３６を充電する電流が流れる。一方、ＤＥＶ＿ＣＯＮＴ端子がロー状態の間、コンデンサＣ３６を放電する電流が、抵抗Ｒ３６を介してＤＥＶ＿ＣＯＮＴ端子に向かって流れる。ＤＥＶ＿ＣＯＮＴ端子がＨｉ－Ｚ状態とロー状態とを交互に繰り返すと、コンデンサＣ３６の充放電のバランスが、所定の電圧で安定し、よって、オペアンプＩＣ３１の負入力端子の電圧も当該所定の電圧で安定する。この所定の電圧は、ＤＥＶ＿ＣＯＮＴ端子からのパルス信号のデューティ比により決まる。具体的には、ＤＥＶ＿ＣＯＮＴ端子からのパルス信号のロー状態の比率が大きくなる程、コンパレータＩＣ１１の負入力端子の電圧は低くなる。
【0023】
ここで、オペアンプＩＣ３１の負入力端子の電圧が正入力端子の電圧より小さい場合、オペアンプＩＣ３１の出力端子はハイレベルとなり、トランジスタＴｒ３１がオフ状態になる。これにより、現像電圧Ｖｄｅｖの絶対値は上昇する。一方、オペアンプＩＣ３１の負入力端子の電圧が正入力端子の電圧以上の場合、オペアンプＩＣ３１の出力端子はローレベルとなり、トランジスタＴｒ３１がオン状態になる。これにより、現像電圧Ｖｄｅｖの絶対値は低下する。したがって、図３（Ｂ）に示す様に、ＤＥＶ＿ＣＯＮＴ端子から出力されるパルス信号のロー状態のデューティ比が大きくなる程、現像電圧Ｖｄｅｖの絶対値は大きくなる。一例として、現像電圧Ｖｄｅｖの値は－３００Ｖである。
【0024】
続いて、ブレード回路１３５ｂについて説明する。図２に示す様に、現像電圧Ｖｄｅｖは、ツェナーダイオードＺＤ５１のカソード端子の電圧であり、ブレード電圧Ｖｂｌｄは、ツェナーダイオードＺＤ５１のアノード端子の電圧である。したがって、ツェナーダイオードＺＤ５１と並列に接続されたトランジスタＴｒ５１がオフ状態の場合、ブレード電圧Ｖｂｌｄは、現像電圧ＶｄｅｖよりツェナーダイオードＺＤ５１のツェナー電圧分だけ絶対値が大きい値になる。トランジスタＴｒ５１がオン状態になると、ツェナーダイオードＺＤ５１の両端子間は短絡し、ブレード電圧Ｖｂｌｄは現像電圧Ｖｄｅｖと同等の電圧となる。この様に、ブレード回路１３５ｂは、ブレード電圧Ｖｂｌｄを、現像電圧Ｖｄｅｖに対して所定の電位差を持たせるか同電位とするかを選択する様に構成される。以下にその理由について説明する。
【0025】
現像ローラ１３３ａの回転が停止した状態で、現像ローラ１３３ａと現像ブレード１３５ａとの間に電位差が生じると、接触部の物性が変わってしまう場合がある。その後、現像ローラ１３３ａを回転させて画像形成を行うと、スジ等の画像弊害が生じ得る。一方、上述した様に、現像ブレード１３５ａにトナーが固着することを防ぐため、現像ローラ１３３ａが回転している場合、ブレード電圧Ｖｂｌｄの絶対値を現像電圧Ｖｄｅｖの絶対値よりも大きくする必要がある。このため、本実施形態の電圧生成装置は、上述した様に、ブレード電圧Ｖｂｌｄを、現像電圧Ｖｄｅｖに対して所定の電位差を持たせるか同電位とするかを選択する様に構成される。具体的には、制御部１０８は、現像ローラ１３３ａが回転している間、トランジスタＴｒ５１をオフ状態にして、ブレード電圧Ｖｂｌｄの絶対値を現像電圧Ｖｄｅｖの絶対値よりツェナーダイオードＺＤ５１のツェナー電圧分だけ大きくする。一方、制御部１０８は、現像ローラ１３３ａが停止している間、トランジスタＴｒ５１をオン状態にして、ブレード電圧Ｖｂｌｄの絶対値を現像電圧Ｖｄｅｖの絶対値と同等にする。
【0026】
トランジスタＴｒ５１のベース端子は、抵抗Ｒ５１及び抵抗Ｒ５２を介してエミッタ端子に接続される。抵抗Ｒ５２にはコンデンサＣ５１が並列接続される。抵抗Ｒ５１と抵抗Ｒ５２との接続点は、ダイオードＤ５１のアノード端子に接続される。ダイオードＤ５１のカソード端子は、ダイオードＤ５２のアノード端子に接続され、ダイオードＤ５２のカソード端子は、トランジスタＴｒ５１のエミッタ端子に接続される。ダイオードＤ５１のカソード端子は、コンデンサＣ５０を介してＣＰＵ１８１のＢＬＤ＿ＳＷ端子に接続される。ＢＬＤ＿ＳＷ端子からは、ハイレベルとローレベルが交互に繰り返すパルス信号が出力される。ＢＬＤ＿ＳＷ端子からのパルス信号がローレベルの間、電源電圧Ｖ１からトランジスタＴｒ３１、トランジスタＴｒ５１のエミッタ端子、ベース端子、抵抗Ｒ５１、ダイオードＤ５１、コンデンサＣ５０の順に電流が流れ、最後はＢＬＤ＿ＳＷ端子に流れ込む。ＢＬＤ＿ＳＷ端子がハイレベルの間、ＢＬＤ＿ＳＷ端子から流れ出た電流が、コンデンサＣ５０、ダイオードＤ５２、トランジスタＴｒ３１を介して、電源電圧Ｖ１に流れる。ＢＬＤ＿ＳＷ端子からパルス信号を出力することで、コンデンサＣ５１に電荷が充電され、安定的にトランジスタＴｒ５１のベース端子からベース電流が流れ出る状態となる。トランジスタＴｒ５１のベース端子からのベース電流が安定的に流れると、トランジスタＴｒ５１がオンし、ツェナーダイオードＺＤ５１の両端子間は短絡される。一方、ＢＬＤ＿ＳＷ端子をハイレベル又はローレベルに固定すると、トランジスタＴｒ５１はオフ状態となり、ツェナーダイオードＺＤ５１の両端子間は短絡されない。
【0027】
図３（Ｃ）は、ＤＥＶ＿ＣＯＮＴ端子から出力されるパルス信号のロー状態のデューティ比と、ブレード電圧Ｖｂｌｄとの関係を示している。なお、実線は、トランジスタＴｒ５１がオン状態のときを示し、点線は、トランジスタＴｒ５１がオフ状態の時を示している。実線と点線の差分は、ツェナーダイオードＺＤ５１のツェナー電圧ΔＶｚである。一例として、ツェナー電圧ΔＶｚが１００Ｖであり、現像電圧Ｖｄｅｖが－３００Ｖである場合、トランジスタＴｒ５１がオフ状態のときのブレード電圧Ｖｂｌｄは－４００Ｖである。
【0028】
続いて、トナー供給回路１３４ｂについて説明する。トナー供給回路１３４ｂは、帯電電圧Ｖｐｒｉを分圧することでトナー供給電圧Ｖｔｓｒを生成する回路であり、現像回路１３３ｂとほぼ同等の構成を有する。異なる点は、帯電電圧Ｖｐｒｉとの分圧ラインに、ツェナーダイオードが存在しない点のみである。トランジスタＴｒ４１のコレクタ端子は、抵抗Ｒ４０を介して帯電電圧Ｖｐｒｉに接続され、トランジスタＴｒ４のエミッタ端子は、電源電圧Ｖ１に接続される。また、トランジスタＴｒ４１のベース端子とエミッタ端子は抵抗Ｒ４９を介して接続される。また、トランジスタＴｒ４１のベース端子は、抵抗Ｒ４８を介してオペアンプＩＣ４１の出力端子に対して接続される。なお、トランジスタＴｒ４１のコレクタ端子の電圧がトナー供給電圧Ｖｔｓｒとなる。
【0029】
トナー供給回路１３４ｂも、トナー供給電圧Ｖｔｓｒを安定且つ所望の電圧に制御するためのフィードバック制御構成を有する。具体的には、トナー供給電圧Ｖｔｒｓは、抵抗Ｒ４４及び抵抗Ｒ４３を介して、電源電圧Ｖ２に接続される。抵抗Ｒ４４と抵抗Ｒ４３との接続点は、オペアンプＩＣ４１の正入力端子に接続される。オペアンプＩＣ４１の負入力端子は、抵抗Ｒ４６及び抵抗４５を介して電源電圧Ｖ２に接続され、さらに、コンデンサＣ４６を介してＧＮＤに接続される。抵抗Ｒ４５と抵抗Ｒ４６との接続点は、ＣＰＵ１８１のＲＳ＿ＣＯＮＴ端子に接続される。オペアンプＩＣ４１の負入力端子と出力端子との間には、抵抗Ｒ４７及びコンデンサＣ４７が接続される。これはオペアンプＩＣ４１の位相補償のためであり、フィードバック制御の安定に寄与する。
【0030】
ＲＳ＿ＣＯＮＴ端子からは、Ｈｉ－Ｚ状態とロー状態を交互に繰り返すパルス信号が出力される。ＲＳ＿ＣＯＮＴ端子がＨｉ－Ｚ状態の間、電源電圧Ｖ２から抵抗Ｒ４５及び抵抗Ｒ４６を介してコンデンサＣ４６を充電する電流が流れる。一方、ＲＳ＿ＣＯＮＴ端子がロー状態の間、コンデンサＣ４６を放電する電流が、抵抗Ｒ４６を介してＲＳ＿ＣＯＮＴ端子に向かって流れる。ＲＳ＿ＣＯＮＴ端子がＨｉ－Ｚ状態とロー状態とを交互に繰り返すと、コンデンサＣ４６の充放電のバランスが所定の電圧で安定し、よって、オペアンプＩＣ４１の負入力端子の電圧も当該所定の電圧で安定する。この所定の電圧は、ＲＳ＿ＣＯＮＴ端子からのパルス信号のデューティ比により決まる。具体的には、ＲＳ＿ＣＯＮＴ端子からのパルス信号のロー状態の比率が大きくなる程、オペアンプＩＣ４１の負入力端子の電圧は低くなる。
【0031】
ここで、オペアンプＩＣ４１の負入力端子の電圧が正入力端子の電圧より小さい場合、オペアンプＩＣ４１の出力端子はハイレベルとなり、トランジスタＴｒ４１がオフ状態になる。これにより、トナー供給電圧Ｖｔｓｒの絶対値は上昇する。一方、オペアンプＩＣ４１の負入力端子の電圧が正入力端子の電圧以上の場合、オペアンプＩＣ４１の出力端子はローレベルとなり、トランジスタＴｒ４１がオン状態になる。これにより、トナー供給電圧Ｖｔｓｒの絶対値は低下する。したがって、図３（Ｄ）に示す様に、ＲＳ＿ＣＯＮＴ端子から出力されるパルス信号のロー状態のデューティ比が大きくなる程、トナー供給電圧Ｖｔｓｒの絶対値は大きくなる。一例として、トナー供給電圧Ｖｔｓｒの値は－４００Ｖである。
【0032】
各回路が出力する各電圧の電圧値は、ＣＰＵ１８１によって目標値に制御される。ここで、実際に生成される各電圧の電圧値は、各回路を構成する部品、特に抵抗の個体ばらつきによって目標値からのずれが生じ得る。例えば、帯電回路１３２ｂの場合、抵抗Ｒ１３と抵抗Ｒ１４の値のばらつきにより、帯電電圧Ｖｐｒｉが目標値からずれることになる。このため、電源基板１０７又は画像形成装置１０１の出荷時には出力電圧の検査が行われ、各電圧の電圧値を目標値にするための制御情報（補正情報）が取得される。不揮発性メモリ１７１には、各電圧の電圧値を目標値にするための制御情報（補正情報）が格納される。一例として、制御情報は、目標値の補正値を示す。ＣＰＵ１８１は、目標値を補正値で補正した補正後目標値に基づき各回路１３２ｂ～１３５ｂを制御する。ＣＰＵ１８１が、補正後目標値で各回路１３２ｂ～１３５ｂを制御することで各回路の出力が目標値となる様に補正値は設定される。
【0033】
なお、上述した通り、不揮発性メモリ１７１は電源基板１０７に設けられている。ここで、制御情報をＣＰＵ１８１に記憶させておく方法も考えられるが、ＣＰＵ１８１と帯電回路１３２ｂ等の高圧回路は、別々の基板上に設けられることが多い。また、将来的に部品の交換が必要となった場合に、これらの電気部品は基板単位で交換が行われる。そのため、仮に制御情報をＣＰＵ１８１に記憶させておくと、新しい電源基板１０７に交換されたときに、ＣＰＵ１８１がその新しい電源基板１０７に合わせた制御を実行することができなくなる。ゆえに本実施形態では、帯電回路１３２ｂ等が実装された電源基板１０７に不揮発性メモリ１７１を実装し、その不揮発性メモリ１７１に制御情報を格納している。
【0034】
ＣＰＵ１８１は、不揮発性メモリ１７１に格納された情報を読み取るために、クロック信号を不揮発性メモリ１７１に出力する。このため、不揮発性メモリ１７１のＲＯＭ＿ＣＬＫ＿Ｒ端子には、ＣＰＵ１８１からのクロック線（信号線）が接続される。また、ＣＰＵ１８１のＲＯＭ＿ＤＡＴＡ＿Ｃ端子と不揮発性メモリ１７１のＲＯＭ＿ＤＡＴＡ＿Ｒ端子とは、データ線（信号線）で接続される。当該データ線は、例えば、ＣＰＵ１８１と不揮発性メモリ１７１との間のデータの送受信に使用される。
【0035】
本実施形態では、ブレード回路１３５ｂの制御に使用するＢＬＤ＿ＳＷ端子からの信号を不揮発性メモリ１７１に対するクロック信号としても使用する。このため、図２に示す様に、ＣＰＵ１８１のＢＬＤ＿ＳＷ端子は、ブレード回路１３５ｂのコンデンサＣ５０と、不揮発性メモリ１７１の両方に接続される。具体的には、ＣＰＵ１８１のＢＬＤ＿ＳＷ端子に接続される信号線は２つに分岐され、一方は、コンデンサＣ５０に接続され、他方は不揮発性メモリ１７１のＲＯＭ＿ＣＬＫ＿Ｒ端子に接続される。これにより、制御部１０８と電源基板１０７との間の信号線を１本省略できる。
【0036】
上述した様に、本実施形態において、現像ローラ１３３ａが停止している間、ＢＬＤ＿ＳＷ端子からパルス信号を出力してツェナーダイオードＺＤ５１の両端を短絡させることで、現像ローラ１３３ａと現像ブレード１３５ａとの間の電位差を略０にする。このとき、ＢＬＤ＿ＳＷ端子からパルス信号が出力されているため、ＣＰＵ１８１は、不揮発性メモリ１７１と通信することができる。
【0037】
一方、現像ローラ１３３ａが回転している間、制御部１０８は、ＢＬＤ＿ＳＷ端子からの出力をハイレベル又はローレベルに固定することで、ブレード電圧Ｖｂｌｄを、現像電圧Ｖｄｅｖよりツェナー電圧ΔＶｚだけ異ならせる。このとき、ＢＬＤ＿ＳＷ端子からパルス信号が出力されないため、ＣＰＵ１８１は、不揮発性メモリ１７１と通信することができない。
【0038】
図４は、現像ローラ１３３ａの回転状態と、ブレード回路１３５ｂの制御状態との関係を示している。本実施形態では、現像ローラ１３３ａが回転している間、ＣＰＵ１８１は、不揮発性メモリ１７１との通信を行うことができない。しかしながら、不揮発性メモリ１７１に格納されている制御情報の読み出しタイミングは、画像形成動作前、つまり、現像ローラ１３３ａの回転が停止されている間である。したがって、現像ローラ１３３ａが回転している間に不揮発性メモリ１７１にアクセスする必要が無い場合、このことは問題にはならない。
【0039】
以上、ブレード回路１３５ｂを制御する制御信号と、不揮発性メモリ１７１へのクロック信号とを共用することで、制御部１０８に接続される信号線を１つ減らすことができる。
【0040】
＜第二実施形態＞
続いて、第二実施形態について第一実施形態との相違点を中心に説明する。第一実施形態では、現像ローラ１３３ａを回転させている間、ＢＬＤ＿ＳＷ端子からハイレベル又はローレベルに固定した信号、つまり、周波数０の信号を出力することでトランジスタＴｒ５１をオフ状態にしていた。しかしながら、図２の構成の各回路の抵抗／コンデンサ等の値によっては、ＢＬＤ＿ＳＷ端子から出力されるパルス信号の周波数が第１閾値以下の場合に、トランジスタＴｒ５１がオフ状態となる。この場合、現像ローラ１３３ａの回転状態に拘わらず、ＢＬＤ＿ＳＷ端子から不揮発性メモリ１７１にクロック信号が供給されるため、制御部１０８は、現像ローラ１３３ａの回転状態に拘わらず不揮発性メモリ１７１にアクセス可能となる。
続いて、第二実施形態について第一実施形態との相違点を中心に説明する。第一実施形態では、現像ローラ１３３ａを回転させている間、ＢＬＤ＿ＳＷ端子からハイレベル又はローレベルに固定した信号、つまり、周波数０の信号を出力することでトランジスタＴｒ５１をオフ状態にしていた。しかしながら、図２の構成の各回路の抵抗／コンデンサ等の値によっては、ＢＬＤ＿ＳＷ端子から出力されるパルス信号の周波数が第１閾値以下の場合に、トランジスタＴｒ５１がオフ状態となる。この場合、現像ローラ１３３ａの回転状態に拘わらず、ＢＬＤ＿ＳＷ端子から不揮発性メモリ１７１にクロック信号が供給されるため、制御部１０８は、現像ローラ１３３ａの回転状態に拘わらず不揮発性メモリ１７１にアクセス可能となる。
【0041】
なお、この場合、トランジスタＴｒ５１をオン状態とするには、ＢＬＤ＿ＳＷ端子から出力されるパルス信号の周波数を第２閾値より大きくする。第２閾値は、第１閾値と同じであって良いが、トランジスタＴｒ５１を安定的にオン状態とするために、第２閾値は、第１閾値より大きい。一例として、第１閾値は１５ｋＨｚであり、第２閾値は３０ｋＨｚである。図５は、本実施形態における現像ローラ１３３ａの回転状態と、ブレード回路１３５ｂの制御状態との関係を示している。
【0042】
以上、本実施形態によると、ブレード回路１３５ｂを制御する制御信号と、不揮発性メモリ１７１へのクロック信号とを共用しつつ、画像形成中にも不揮発性メモリ１７１にアクセスすることを可能することができる。
【0043】
＜その他＞
電圧生成装置を有する装置の例として画像形成装置を用いて各実施形態について説明したが、本発明は、電圧生成装置を有する任意の装置に対して適用可能である。
電圧生成装置を有する装置の例として画像形成装置を用いて各実施形態について説明したが、本発明は、電圧生成装置を有する任意の装置に対して適用可能である。
【0044】
［その他の実施形態］
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【0045】
本実施形態の開示は、以下の構成を含む。
（構成１）第１電圧を出力する第１回路と、制御信号により前記第１回路が出力する前記第１電圧の値を制御する制御手段と、前記第１回路の制御情報を格納する格納手段と、を備え、前記制御手段は、前記格納手段との通信のために前記制御信号を使用する、電圧生成装置。
（構成２）前記制御手段は、前記制御信号を出力する端子を備え、前記端子に接続される信号線は、前記第１回路及び前記格納手段の両方に接続される、構成１に記載の電圧生成装置。
（構成３）前記第１回路及び前記格納手段は、同じ基板に設けられる、構成１又は２に記載の電圧生成装置。
（構成４）前記制御情報は、前記第１回路が出力する前記第１電圧の値を目標値に近づけるための情報を含む、構成１から３のいずれか１つに記載の電圧生成装置。
（構成５）前記制御手段は、前記格納手段と通信するためのクロック信号として前記制御信号を使用する、構成１から４のいずれか１つに記載の電圧生成装置。
（構成６）前記制御信号は、パルス信号であり、前記制御手段は、前記制御信号の周波数により前記第１回路が出力する前記第１電圧の値を制御する、構成１から５のいずれか１つに記載の電圧生成装置。
（構成７）前記制御手段は、前記制御信号の周波数により前記第１回路が出力する前記第１電圧の値を第１の値にするか、前記第１の値とは異なる第２の値にするかを制御する、構成６に記載の電圧生成装置。
（構成８）前記制御手段は、前記第１電圧を前記第１の値にする場合、前記制御信号の周波数を第１閾値以下とする、構成７に記載の電圧生成装置。
（構成９）前記制御手段は、前記第１電圧を前記第１の値にする場合、前記制御信号の周波数を０にする、構成７に記載の電圧生成装置。
（構成１０）前記制御手段は、前記第１電圧を前記第２の値にする場合、前記制御信号の周波数を第２閾値より大きくする、構成８に記載の電圧生成装置。
（構成１１）前記第２閾値は、前記第１閾値に等しい、又は、前記第１閾値より大きい、構成１０に記載の電圧生成装置。
（構成１２）
構成１から１１のいずれか１つに記載の電圧生成装置と、
前記第１電圧を使用して記録材に画像を形成する画像形成手段と、
を備えている、画像形成装置。
（構成１３）
前記画像形成手段は、感光体と、前記感光体に形成された静電潜像をトナーで現像するための現像ローラと、を備え、
前記制御手段は、前記現像ローラを回転させている間、前記第１回路が出力する前記第１電圧の値を第１の値にし、前記現像ローラを回転させていない間、前記第１回路が生成する前記第１電圧の値を第２の値にする、構成１２に記載の画像形成装置。
（構成１４）
前記第２の値の第２電圧を出力する第２回路をさらに備え、
前記第２電圧は前記第１回路に印加される、構成１３に記載の画像形成装置。
（構成１５）
前記第２電圧は、前記現像ローラに印加され、
前記第１電圧は、前記現像ローラにおける前記トナーの厚みを規制する現像ブレードに印加される、構成１４に記載の画像形成装置。
（構成１）第１電圧を出力する第１回路と、制御信号により前記第１回路が出力する前記第１電圧の値を制御する制御手段と、前記第１回路の制御情報を格納する格納手段と、を備え、前記制御手段は、前記格納手段との通信のために前記制御信号を使用する、電圧生成装置。
（構成２）前記制御手段は、前記制御信号を出力する端子を備え、前記端子に接続される信号線は、前記第１回路及び前記格納手段の両方に接続される、構成１に記載の電圧生成装置。
（構成３）前記第１回路及び前記格納手段は、同じ基板に設けられる、構成１又は２に記載の電圧生成装置。
（構成４）前記制御情報は、前記第１回路が出力する前記第１電圧の値を目標値に近づけるための情報を含む、構成１から３のいずれか１つに記載の電圧生成装置。
（構成５）前記制御手段は、前記格納手段と通信するためのクロック信号として前記制御信号を使用する、構成１から４のいずれか１つに記載の電圧生成装置。
（構成６）前記制御信号は、パルス信号であり、前記制御手段は、前記制御信号の周波数により前記第１回路が出力する前記第１電圧の値を制御する、構成１から５のいずれか１つに記載の電圧生成装置。
（構成７）前記制御手段は、前記制御信号の周波数により前記第１回路が出力する前記第１電圧の値を第１の値にするか、前記第１の値とは異なる第２の値にするかを制御する、構成６に記載の電圧生成装置。
（構成８）前記制御手段は、前記第１電圧を前記第１の値にする場合、前記制御信号の周波数を第１閾値以下とする、構成７に記載の電圧生成装置。
（構成９）前記制御手段は、前記第１電圧を前記第１の値にする場合、前記制御信号の周波数を０にする、構成７に記載の電圧生成装置。
（構成１０）前記制御手段は、前記第１電圧を前記第２の値にする場合、前記制御信号の周波数を第２閾値より大きくする、構成８に記載の電圧生成装置。
（構成１１）前記第２閾値は、前記第１閾値に等しい、又は、前記第１閾値より大きい、構成１０に記載の電圧生成装置。
（構成１２）
構成１から１１のいずれか１つに記載の電圧生成装置と、
前記第１電圧を使用して記録材に画像を形成する画像形成手段と、
を備えている、画像形成装置。
（構成１３）
前記画像形成手段は、感光体と、前記感光体に形成された静電潜像をトナーで現像するための現像ローラと、を備え、
前記制御手段は、前記現像ローラを回転させている間、前記第１回路が出力する前記第１電圧の値を第１の値にし、前記現像ローラを回転させていない間、前記第１回路が生成する前記第１電圧の値を第２の値にする、構成１２に記載の画像形成装置。
（構成１４）
前記第２の値の第２電圧を出力する第２回路をさらに備え、
前記第２電圧は前記第１回路に印加される、構成１３に記載の画像形成装置。
（構成１５）
前記第２電圧は、前記現像ローラに印加され、
前記第１電圧は、前記現像ローラにおける前記トナーの厚みを規制する現像ブレードに印加される、構成１４に記載の画像形成装置。
【0046】
発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。
【符号の説明】
【0047】
１３５ｂ：ブレード回路、１０８：制御部、１７１：不揮発性メモリ
【図1】
【図2】
【図3】
【図4】
【図5】