IP Force 特許公報掲載プロジェクト 2022.1.31 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ 東芝メモリ株式会社の特許一覧

特開2023-183843半導体装置および半導体装置の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023183843
(43)【公開日】2023-12-28
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
   H01L 25/07 20060101AFI20231221BHJP
   H10B 43/27 20230101ALI20231221BHJP
   H10B 43/40 20230101ALI20231221BHJP
   H01L 21/336 20060101ALI20231221BHJP
   H01L 23/12 20060101ALI20231221BHJP
   H01L 21/3205 20060101ALI20231221BHJP
   H01L 21/8234 20060101ALI20231221BHJP
   H01L 27/00 20060101ALI20231221BHJP
【FI】
H01L25/08 C
H01L27/11582
H01L27/11573
H01L29/78 371
H01L23/12 501C
H01L21/88 T
H01L21/88 J
H01L27/088 E
H01L27/088 H
H01L27/00 301B
【審査請求】未請求
【請求項の数】5
【出願形態】OL
(21)【出願番号】P 2022097614
(22)【出願日】2022-06-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】秦 栄一
(72)【発明者】
【氏名】本郷 悟史
(72)【発明者】
【氏名】山本 進
(72)【発明者】
【氏名】片村 幸雄
(72)【発明者】
【氏名】豊田 現
(72)【発明者】
【氏名】藤田 努
【テーマコード(参考)】
5F033
5F048
5F083
5F101
【Fターム(参考)】
5F033HH04
5F033HH08
5F033HH11
5F033HH18
5F033HH19
5F033HH33
5F033JJ01
5F033JJ08
5F033JJ11
5F033JJ19
5F033KK08
5F033KK11
5F033KK19
5F033MM11
5F033MM12
5F033MM13
5F033MM30
5F033QQ07
5F033QQ11
5F033QQ47
5F033QQ48
5F033RR03
5F033RR04
5F033RR06
5F033SS11
5F033TT02
5F033VV06
5F033VV07
5F033VV16
5F048AA01
5F048AB01
5F048AC01
5F048BA01
5F048BF02
5F048BF03
5F048BF07
5F048BF12
5F048CB01
5F048CB02
5F048CB03
5F048CB04
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA10
5F083GA27
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083MA06
5F083MA16
5F083PR40
5F083ZA01
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BH21
(57)【要約】
【課題】電気的特性の向上を図ることができる半導体装置を提供することである。
【解決手段】実施形態の半導体装置は、配線層と、前記配線層に積層された第1積層体と、前記第1積層体に積層された第2積層体と、前記第1積層体の周囲の少なくとも一部を覆う第1樹脂体と、を持つ。前記第1積層体と、前記第2積層体と、が積層された方向を積層方向としたとき、前記第1積層体は、前記配線層に接続された第1パッドと、前記第1パッドと電気的に接続された第1デバイス層と、前記第1デバイス層と電気的に接続した第1電極と、を持つ。前記第2積層体は、前記第1電極に電気的に接続された第2パッドと、前記第2パッドと電気的に接続された第2デバイス層と、を持つ。前記積層方向において、前記第1樹脂体が、前記第1積層体と前記第2積層体との界面よりも前記配線層側にある。
【選択図】図2
【特許請求の範囲】
【請求項1】
配線層と、
前記配線層に積層された第1積層体と、
前記第1積層体に積層された第2積層体と、
前記第1積層体の周囲の少なくとも一部を覆う第1樹脂体と、
を備え、
前記第1積層体と、前記第2積層体と、が積層された方向を積層方向としたとき、
前記第1積層体は、前記配線層に電気的に接続された第1パッドと、前記第1パッドと電気的に接続された第1デバイス層と、前記第1デバイス層と電気的に接続された第1電極と、
を備え、
前記第2積層体は、前記第1電極に電気的に接続された第2パッドと、前記第2パッドと電気的に接続された第2デバイス層と、
を備え、
前記積層方向において、前記第1樹脂体が、前記第1積層体と前記第2積層体との界面よりも前記配線層側にある、半導体装置。
【請求項2】
基板を準備し、
第1半導体基板と、第1デバイス層と、前記第1デバイス層と電気的に接続した第1パッドと、前記第1デバイス層と電気的に接続し前記第1半導体基板に埋設された第1電極と、を備える第1積層体を、前記第1パッドが前記基板と接続するように積層し、
前記第1積層体を第1樹脂体で被覆し、
前記第1積層体を前記第1半導体基板の板厚方向に削除し、前記第1電極を露出させ、
前記第1積層体に第1絶縁層を形成し、
前記第1絶縁層と前記第1電極を研磨し、
第2半導体基板と、第2デバイス層と、前記第2デバイス層と電気的に接続した第2パッドと、を備える第2積層体を前記第2パッドが前記第1電極と接続するように積層することを含み、
前記基板と、前記第1積層体と、が積層された方向を第1積層方向としたとき、前記第1積層方向において、前記第1樹脂体が、前記第1積層体と前記第2積層体との界面よりも低くなるように樹脂体の一部を除去することをさらに含む、半導体装置の製造方法。
【請求項3】
前記第1積層体を前記第1半導体基板の板厚方向に削除し、前記第1電極を露出させた後、前記第1積層体に第1絶縁層を形成する前に、前記第1樹脂体が、前記第1積層体と前記第2積層体との界面よりも低くなるように前記樹脂体の一部を除去する、請求項2に記載の半導体装置の製造方法。
【請求項4】
前記第1積層体を第1樹脂体で被覆した後、かつ、前記第1積層体を前記第1半導体基板の板厚方向に削除し、前記第1電極を露出させる前に、前記第1樹脂体が、前記第1積層体と前記第2積層体との界面よりも低くなるように前記第1樹脂体の一部を除去する、請求項2に記載の半導体装置の製造方法。
【請求項5】
前記基板から前記第1積層体を剥離し、
前記第1パッドの上に配線層を形成する請求項2に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の一例として、積層デバイスチップが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第7768125号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、電気的特性の向上を図ることができる半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、配線層と、前記配線層に積層された第1積層体と、前記第1積層体に積層された第2積層体と、前記第1積層体の周囲の少なくとも一部を覆う第1樹脂体と、を持つ。前記第1積層体と、前記第2積層体と、が積層された方向を積層方向としたとき、前記第1積層体は、前記配線層に接続された第1パッドと、前記第1パッドと電気的に接続された第1デバイス層と、前記第1デバイス層と電気的に接続した第1電極と、を持つ。前記第2積層体は、前記第1電極に電気的に接続された第2パッドと、前記第2パッドと電気的に接続された第2デバイス層と、を持つ。前記積層方向において、前記第1樹脂体が、前記第1積層体と前記第2積層体との界面よりも前記配線層側にある。
【図面の簡単な説明】
【0006】
図1】第1実施形態に係る半導体装置を備えるメモリシステムの構成例を示すブロック図。
図2】第1実施形態に係る半導体装置の構成を示す断面図。
図3】第1実施形態の第1積層体の構成を示す断面図。
図4】第1実施形態のメモリセルアレイのメモリピラーの近傍を示す断面図。
図5】第1実施形態の第1中間積層体の構成を示す断面図。
図6】第1実施形態の半導体装置の製造方法を示す断面図。
図7】第1実施形態の半導体装置の製造方法を示す断面図。
図8】第1実施形態の半導体装置の製造方法を示す断面図。
図9】第1実施形態の半導体装置の製造方法を示す断面図。
図10】第1実施形態の半導体装置の製造方法を示す断面図。
図11】第1実施形態の半導体装置の製造方法を示す断面図。
図12】第1実施形態の半導体装置の製造方法を示す断面図。
図13】第1実施形態の半導体装置の製造方法を示す断面図。
図14】第1実施形態の半導体装置の製造方法の第1変形例を示す断面図。
図15】第1実施形態の半導体装置の製造方法の第1変形例を示す断面図。
図16】第1実施形態の半導体装置の製造方法の第1変形例を示す断面図。
図17】第1実施形態の半導体装置の製造方法の第1変形例を示す断面図。
図18】第1実施形態の半導体装置の製造方法の第1変形例を示す断面図。
図19】第1実施形態の半導体装置の製造方法の第1変形例を示す断面図。
図20】第1実施形態の半導体装置の製造方法の第2変形例を示す断面図。
図21】第1実施形態の半導体装置の製造方法の第2変形例を示す断面図。
図22】第1実施形態の半導体装置の製造方法の第2変形例を示す断面図。
図23】第1実施形態の半導体装置の製造方法の第2変形例を示す断面図。
図24】第1実施形態の半導体装置の製造方法の第2変形例を示す断面図。
図25】第2実施形態に係る半導体装置の構成を示す断面図。
図26】第3実施形態に係る半導体装置の構成を示す断面図。
図27】第4実施形態に係る半導体装置の構成を示す断面図。
図28】第4実施形態の半導体装置の製造方法を示す断面図。
図29】第4実施形態の半導体装置の製造方法を示す断面図。
図30】第4実施形態の半導体装置の製造方法を示す断面図。
図31】第4実施形態の半導体装置の製造方法を示す断面図。
図32】第4実施形態の半導体装置の製造方法を示す断面図。
【発明を実施するための形態】
【0007】
以下、実施形態の半導体装置および半導体装置の製造方法を、図面を参照して説明する。以下の説明では、同一または類似の機能を持つ構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。すなわち、「接続」とは、直接に接する場合に限定されず、別の部材が介在する場合も含む。「直交」、「同一」とは、それぞれ、「略直交」、「略同一」の場合も含む。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。
【0008】
(第1実施形態)
<1.半導体装置の全体構成>
第1実施形態では、半導体装置1を備えるメモリシステムを例に挙げて説明する。図1は、第1実施形態の半導体装置1を備えるメモリシステムの構成例を示すブロック図である。半導体装置1には、例えばNAND型フラッシュメモリを用いる。半導体装置1は、メモリコントローラ2によって、制御される。半導体装置1とメモリコントローラ2との間の通信は、例えば、NANDインターフェイス規格をサポートしている。
【0009】
図1に示すように、例えば、半導体装置1は、メモリセルアレイ10、コマンドレジスタ11、アドレスレジスタ12、シーケンサ13、ドライバモジュール14、ロウデコーダ15、およびセンスアンプモジュール16を備えている。
【0010】
メモリセルアレイ10は、複数のブロックBLK0~BLKn(nは1以上の整数)を含んでいる。ブロックBLKはデータを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。メモリセルアレイ10には、複数のビット線および複数のワード線が設けられる。各メモリセルは、例えば1本のビット線と1本のワード線とに関連付けられている。メモリセルアレイ10の詳細な構成は、後述する。
【0011】
コマンドレジスタ11は、半導体装置1がメモリコントローラ2から受信したコマンドCMDを保持する。コマンドCMDは、例えばシーケンサ13に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【0012】
アドレスレジスタ12は、半導体装置1がメモリコントローラ2から受信したアドレス情報ADDを保持する。アドレス情報ADDは、例えばブロックアドレスBAd、ページアドレスPAd、およびカラムアドレスCAdを含んでいる。例えば、ブロックアドレスBAd、ページアドレスPAd、およびカラムアドレスCAdは、それぞれブロックBLK、ワード線、およびビット線の選択に使用される。
【0013】
シーケンサ13は、半導体装置1全体の動作を制御する。例えば、シーケンサ13は、コマンドレジスタ11に保持されたコマンドCMDに基づいてドライバモジュール14、ロウデコーダ15、およびセンスアンプモジュール16等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【0014】
ドライバモジュール14は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール14は、例えばアドレスレジスタ12に保持されたページアドレスPAdに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0015】
ロウデコーダ15は、アドレスレジスタ12に保持されたブロックアドレスBAdに基づいて、対応するメモリセルアレイ10内の1つのブロックを選択する。ロウデコーダ15は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロック内の選択されたワード線に転送する。
【0016】
センスアンプモジュール16は、書き込み動作において、メモリコントローラ2から受信した書き込みデータDATに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール16は、読み出し動作において、ビット線の電圧またはビット線に流れる電流に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータDATとしてメモリコントローラ2に転送する。
【0017】
以上で説明した半導体装置1およびメモリコントローラ2は、それらの組み合わせにより1つの半導体装置を構成しても良い。このような半導体装置としては、例えばSSD(solid state drive)等が挙げられる。
【0018】
<半導体装置の構造>
以下、第1実施形態に係る半導体装置1の構造の一例について説明する。図2は、半導体装置1の構成を示す断面図である。半導体装置1は、例えば、配線層80、チップC1、チップC2、チップC3、およびチップC4を含む。半導体装置1は、更にチップC1の周囲の少なくとも一部を覆う樹脂体M1と、チップC2の周囲の少なくとも1部を覆う樹脂体M2と、樹脂体M1と樹脂体M2との間にある絶縁層I1と、チップC3の周囲の少なくとも一部を覆う樹脂体M3と、樹脂体M2と樹脂体M3との間にある絶縁層I2と、チップC4の周囲の少なくとも一部を覆う樹脂体M4と、樹脂体M3と樹脂体M4との間にある絶縁層I3と、をさらに含む。配線層80のパッド74は、チップC1のパッドPaに電気的に接続されている。チップC1は、「第1積層体」の例である。また、チップC2は、「第2積層体」の例である。チップC1のパッドPaは、「第1パッド」の例である。以下、半導体装置1について説明する。
【0019】
まず、X方向、Y方向、+Z方向、および-Z方向について定義する。X方向およびY方向は、配線層80(図2参照)の表面80aに沿う方向である。Y方向は、X方向とは交差する(例えば直交する)方向である。+Z方向および-Z方向は、X方向およびY方向とは交差する(例えば直交する)方向であり、配線層80の厚さ方向である。+Z方向は、配線層80からチップC1(図2参照)に向かう方向である。-Z方向は、+Z方向とは反対方向である。+Z方向と-Z方向とを区別しない場合は、単に「Z方向」と称する。以下の説明では、「+Z方向」を「上」、「-Z方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。Z方向は、「第1方向」の一例である。
【0020】
配線層80、チップC1、チップC2、チップC3、およびチップC4は、下方から上方にこの順で積層されている。配線層80のパッド74は、チップC1のパッドPaと界面S0で電気的に接続している。チップC1の貫通電極TSVは、チップC2のパッドPaと界面S1で電気的に接続している。チップC2の貫通電極TSVは、チップC3のパッドPaと界面S2で電気的に接続している。チップC3の貫通電極TSVは、チップC4のパッドPaと界面S3で電気的に接続している。それぞれのチップC1からC4は内部に半導体素子と配線とを含むデバイス層Dが形成されている。チップC1に形成されたデバイス層Dは、チップC1のパッドPaとチップC1の貫通電極TSVと電気的に接続する。チップC2からチップC4についても同様である。チップC4では貫通電極TSVが形成されていてもよいし、形成されていなくてもよい。デバイス層Dの詳細については後述する。
【0021】
半導体装置1において、樹脂体M1、絶縁層I1、樹脂体M2、絶縁層I2、樹脂体M3、絶縁層I3、樹脂体M4は、この順で積層されている。チップC1とチップC2とが積層された方向を積層方向(Z方向)としたとき、樹脂体M1が、チップC1とチップC2との界面S1よりも配線層80側にある。また、樹脂体M1と絶縁層I1との界面が、チップC1とチップC2との界面S1よりも配線層80側にある。樹脂体M2は、チップC2とチップC3との界面S2よりも配線層80側にある。また、樹脂体M2と絶縁層I2との界面が、チップC2とチップC3との界面S2よりも配線層80側にある。樹脂体M3は、チップC3とチップC4との界面S3よりも配線層80側にある。また、また、樹脂体M3と絶縁層I3との界面が、チップC3とチップC4との界面S3よりも配線層80側にある。樹脂体M1は、「第1樹脂体」の例である。
【0022】
配線層80は、外部接続パッド71と、配線72と、プラグ73と、パッド74と、を備える。配線層80は、チップC1と接する面80aにパッド74を有する。また、配線層80は、チップC1と接する面80aと反対の面80bに複数の外部接続パッド71を有する。
【0023】
外部接続パッド71は配線72と電気的に接続される。外部接続パッド71は、配線72およびプラグ73を介し、パッド74を電気的に接続する。プラグ73はZ方向に延びており、配線層80中の異なる層間を電気的に接続する配線である。配線72は、X方向またはY方向に延びた配線である。外部接続パッド71、配線72、プラグ73、パッド74は、銅(Cu)、タングステン(W)またはアルミニウム(Al)のような導電材料を用いて形成されている。
【0024】
外部接続パッド71は、入力用のパッドでもよく、出力用のパッドでもよく入力兼出力用のパッドであってもよい。また、外部接続パッド71には、外部の電源から電力が供給可能または基準電圧(例えば接地電圧)を印加可能であってもよい。
外部接続パッド71は、不図示の外部接続端子(例えば半田ボール)が設けられ、当該外部接続端子を介して半導体装置1の外部と電気的に接続される。外部接続パッド71を介し、入力可能な信号は、データ信号、制御信号およびデータストローブ信号のうちの少なくとも1つである。
【0025】
データ信号は、例えば、メモリセルアレイに記憶させる書き込み対象データを示す信号、メモリセルアレイから読み出された読み出し対象データ、各種コマンドを示す信号、データの書き込み先または読み出し先のアドレスを示す信号である。
制御信号は、例えば、チップイネーブル信号、ライトイネーブル信号、リードイネーブル信号、ライトプロテクト信号、レディ/ビジー信号である。チップイネーブル信号は、複数の半導体装置1の中からアクセス対象の半導体装置1の選択を可能にする信号。ライトイネーブル信号は、半導体装置1にデータ(例えばコマンドCMDまたはアドレスADD)を受け渡すことを可能にする信号である。リードイネーブル信号は、半導体装置1からデータを読み出すことを可能にする信号である。ライトプロテクト信号は、書き込みおよび消去を禁止する際にアサートされる信号である。レディ/ビジー信号は、半導体装置1がレディ状態であるかビジー状態であるかを区別可能に示す信号である。
データストローブ信号は、データ信号のラッチまたはデータ信号の出力のために用いられるデータストローブ信号である。
【0026】
半導体装置1において、例えば、チップC1は、回路チップ(積層体)210とアレイチップ(積層体)220とが接合面Saで貼り合わされたチップである。回路チップ210は、アレイチップ220の動作を制御する制御回路(論理回路)を含む。以下、チップC1の構造について詳しく説明する。
【0027】
チップC1は、例えば、半導体層100と、積層体220と、積層体210と、絶縁層31と、基板30と、絶縁層32と、プラグ33と、絶縁膜34と、パッドPaと、貫通電極TSVと、を含む。デバイス層Dは、積層体210および積層体220である。チップC1のデバイス層Dは、第1デバイス層の例である。積層体220と積層体210とは、下方から上方にこの順に積層されている。絶縁層32と、基板30と、絶縁層31と、積層体220と、積層体210と、半導体層100と、絶縁層I1と、は、下方から上方にこの順に積層されている。
【0028】
絶縁層32は、配線層80に積層される面32aを有する。面32aにおいて、パッドPaが露出している。絶縁層32は、例えば、シリコン酸化物、またはシリコン窒化物などを用いて形成されている。
【0029】
基板30は、絶縁層32と絶縁層31との間に位置する。基板30は、例えば、シリコンなどの半導体基板である。プラグ33は、基板30をZ方向に貫通し、パッドPaと電気的に接続される。プラグ33と基板30との間には絶縁膜34が設けられる。プラグ33は、絶縁層31をZ方向に貫通し、配線43と電気的に接続される。パッドPaは、配線43と電気的に接続される。プラグ33、パッドPaは、銅(Cu)、タングステン(W)またはアルミニウム(Al)のような導電材料を用いて形成されている。
【0030】
絶縁層31は、積層体220と、基板30との間に位置する。絶縁層31は、例えば、シリコン酸化物、またはシリコン窒化物などを用いて形成されている。
【0031】
積層体220は、メモリセルアレイ10、複数のプラグ42、複数の配線43、複数のパッド44、絶縁体45を含む。絶縁体45は、半導体層100と配線層80との間にある。
【0032】
メモリセルアレイ10は、ソース線60の上方に設けられている。メモリセルアレイ10は、複数の導電層41と、複数のメモリピラーPとを有する。複数の導電層41および複数のメモリピラーPの各々は、プラグ42に接続されている。また、複数のメモリピラーPは、ソース線60に接続される。
【0033】
複数の導電層41は、例えば、タングステン(W)または不純物がドープされたポリシリコン(Poly-Si)を用いて形成されている。複数の導電層41は、絶縁体45に含まれる層間絶縁膜45b(図4参照)を間に挟んでZ方向に積層されている。複数の導電層41のうち積層体210側(+Z方向側)の導電層41、本実施の形態においては積層体210側の4つの導電層41は、ドレイン側選択ゲート線SGDとして機能する。複数の導電層41のうちソース線60側(-Z方向側)の導電層41、本実施の形態においてはソース線60側の1つの導電層41は、ソース側選択ゲート線SGSとして機能する。複数の導電層41のうちドレイン側選択ゲート線SGDとソース側選択ゲート線SGSとの間に位置した残りの導電層41は、複数のワード線WLとして機能する。
【0034】
複数のメモリピラーPは、Z方向に延びており、ドレイン側選択ゲート線SGD、複数のワード線WL、およびソース側選択ゲート線SGSを貫通している。メモリピラーPは、プラグ42を介してビット線BLと電気的に接続されており、かつソース線60と電気的に接続されている。
複数のワード線WLと複数のメモリピラーPとの交差部分の各々には、メモリセルMCが形成されている。これにより、複数のメモリセルMCは、X方向、Y方向、およびZ方向に間隔を空けて3次元状に配置されている。メモリセルMCについては、詳しく後述する。
【0035】
プラグ42、配線43、およびパッド44は、メモリセルアレイ10と積層体210とを電気的に接続する。プラグ42、配線43、およびパッド44は、銅、タングステンまたはアルミニウムのような導電材料を用いて形成されている。プラグ42は、Z方向に延びており、積層体220内の異なる層間を電気的に繋ぐ配線である。配線43は、X方向またはY方向に延びた配線である。
【0036】
パッド44は、積層体220に設けられた接続用の電極である。積層体220と積層体210とが積層された状態では、積層体220のパッド44は、積層体210のパッド54と接合されている。
【0037】
絶縁体45は、複数のプラグ42、複数の配線43、および複数のパッド44の間に設けられ、これら要素を互いに電気的に絶縁している。即ち、複数のプラグ42、複数の配線43、複数のパッド44は、絶縁体45に設けられている。絶縁体45は、例えば、シリコン酸化物、またはシリコン窒化物などを用いて形成されている。
【0038】
ソース線60は、例えば、タングステン(W)を用いた下層部分とシリコン(Si)を用いた上層部分を含む2層膜である。ソース線60はメモリセルアレイ10がある領域には配置されている。ソース線60の各部分には、積層体210から電位が供給され得る。
【0039】
積層体210は、積層体220上に設けられている。積層体210は、Z方向で、半導体層100と積層体220との間に位置する。積層体210は、複数のトランジスタ51、複数のプラグ52、複数の配線53、複数のパッド54、および絶縁体55を含む。貫通電極TSVは、配線53を介し、配線43と接続される。チップC1の貫通電極TSVは、「第1電極」の例である。
【0040】
トランジスタ51は、半導体層100上に設けられている。トランジスタ51は、プラグ52に接続されている。トランジスタ51は、プラグ42,52、配線43,53、パッド44,54を介して、メモリセルアレイ10と電気的に接続されている。トランジスタ51は、例えばメモリセルアレイ10を制御する。
【0041】
プラグ52、配線53、およびパッド54は、複数のトランジスタ51と積層体220とを電気的に接続する。プラグ52、配線53、およびパッド54は、銅、タングステンまたはアルミニウムのような導電材料を用いて形成されている。プラグ52は、Z方向に延びており、積層体210内の異なる層間を電気的に接続する配線である。配線53は、X方向またはY方向に延びた配線である。
【0042】
パッド54は、積層体210に設けられた接続用の電極である。積層体220と積層体210とが積層された状態では、積層体210のパッド54は、積層体220のパッド44上に設けられ、積層体220のパッド44と接合されている。
【0043】
絶縁体55は、複数のプラグ52、複数の配線53、および複数のパッド54の間に設けられ、これら要素を互いに電気的に絶縁している。即ち、複数のプラグ52、複数の配線53、複数のパッド54は、絶縁体55に設けられている。絶縁体55は、例えば、シリコン酸化物(SiO)、またはシリコン窒化物(SiN)などを用いて形成されている。積層体220と積層体210とが積層された状態では、積層体210の絶縁体55は、積層体220の絶縁体45と接触している。
【0044】
半導体層100は、例えば、シリコンなどを用いた半導体層である。半導体層100は、積層体210が積層される表面100aを有する。半導体層100には、積層体210に含まれるトランジスタのソース領域およびドレイン領域が設けられている。貫通電極TSVは、半導体層100をZ方向(積層方向)に貫通する。また、貫通電極TSVは、配線43と電気的に接続される。貫通電極TSVと半導体層100との間には、絶縁膜58が設けられる。
【0045】
絶縁層I1は、半導体層100上に設けられている。絶縁層I1は、例えば、シリコン酸化物、またはシリコン窒化物などを用いて形成されている。絶縁層I1の表面I1aには、貫通電極TSVが露出し、チップC2のパッドPaと電気的に接続される。
【0046】
図4は、メモリセルアレイ10のメモリピラーPの近傍を示す断面図である。図4に示すように、複数のワード線WLは、層間絶縁膜45bを間に挟んでZ方向に積層されている。複数のワード線WLは、X方向に延びている。メモリセルアレイ10は、メモリピラーPが設けられるメモリホールMHを有する。メモリピラーPは、メモリホールMHの内部をZ方向に延びており、複数のワード線WLを貫通している。
【0047】
メモリピラーPは、Z方向から見た場合、例えば円状または楕円状である。メモリピラーPは、内側から順に、コア絶縁体63、半導体ボディ64、およびメモリ膜65を有する。
【0048】
コア絶縁体63は、Z方向に延びた柱状体である。コア絶縁体63は、例えばシリコン酸化物を含む。コア絶縁体63は、半導体ボディ64の内側にある。
【0049】
半導体ボディ64は、Z方向に延びており、チャネルとして機能する。半導体ボディ64は、ソース線60に接続されている。半導体ボディ64は、コア絶縁体63の外周面を覆う。半導体ボディ64は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。
【0050】
メモリ膜65は、Z方向に延びている。メモリ膜65は、半導体ボディ64の外周面を覆う。メモリ膜65は、メモリホールMHの内面と半導体ボディ64の外側面との間に位置する。メモリ膜65は、例えば、トンネル絶縁膜66と、電荷蓄積膜67とを含む。
【0051】
トンネル絶縁膜66は、電荷蓄積膜67と半導体ボディ64との間に位置する。トンネル絶縁膜66は、例えば、シリコン酸化物、またはシリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜66は、半導体ボディ64と電荷蓄積膜67との間の電位障壁である。
【0052】
電荷蓄積膜67は、ワード線WLおよび層間絶縁膜45bの各々とトンネル絶縁膜66との間に設けられている。電荷蓄積膜67は、例えばシリコン窒化物を含む。電荷蓄積膜67とワード線WLとの交差部分は、メモリセルMCとして機能する。メモリセルMCは、電荷蓄積膜67とワード線WLとの交差部分(電荷蓄積部)内の電荷の有無、または、蓄積された電荷量によって、データを保持する。電荷蓄積部は、ワード線WLと半導体ボディ64との間にあり、周りを絶縁材料で囲まれている。
【0053】
ワード線WLと層間絶縁膜45bとの間、および、ワード線WLとメモリ膜65との間には、ブロック絶縁膜68およびバリア膜69が設けられてもよい。ブロック絶縁膜68は、バックトンネリングを抑制する絶縁膜である。バックトンネリングは、ワード線WLからメモリ膜65への電荷が戻る現象である。ブロック絶縁膜68には、例えば、シリコン酸化膜、金属酸化物膜、または複数の絶縁膜が積層された積層構造膜を用いる。金属酸化物の一例は、アルミニウム酸化物である。バリア膜69は、例えば、窒化チタン膜、または窒化チタンとチタンとの積層構造膜である。
【0054】
層間絶縁膜45bと電荷蓄積膜67との間にはカバー絶縁膜70が設けられてもよい。カバー絶縁膜70は、例えばシリコン酸化物を含む。カバー絶縁膜70は、加工時に電荷蓄積膜67をエッチングから保護する。カバー絶縁膜70は、無くてもよいし、導電層41と電荷蓄積膜67との間に一部残して、ブロック絶縁膜として用いられてもよい。
【0055】
なお、半導体装置1において、チップC2、チップC3、およびチップC4もチップC1と同じ構造である。チップC2の半導体層100は、「第2半導体層」の例である。チップC2のデバイス層Dは、第2デバイス層の例である。チップC2の配線43に電気的に接続されるとともに貫通電極TSVと電気的に接続されたチップC2のパッドPaは、「第2パッド」の例である。
【0056】
以上、第1実施形態について説明した。第1実施形態に係る半導体装置1では、第1樹脂体である樹脂体M1がチップC1とチップC2との界面よりも配線層80側にある。そのため、チップC1にチップC2を積層する際に、樹脂体M1が積層を阻害しない。その結果、電気的な接続の信頼性が向上し、電気的特性が改善される。
【0057】
(半導体装置の製造方法)
半導体装置1の製造方法について説明する。図5は、第1積層体であるチップC1を製造する為の第1中間積層体の断面図である。図6は、半導体装置1の製造工程の一例を示し、半導体装置1の積層体の断面図である。図6から図13までの各図は、Y方向に沿って見たときの各製造工程における構成部品の断面図である。
【0058】
図5は、チップC1を製造する為の中間製造物である第1中間積層体C1aの断面図である。例えば、積層体210となる不図示の回路ウェハと、積層体220となる不図示のアレイウェハとを貼り合わせて、アニールし、アレイウェハを薄型化する。得られたアレイウェハ上に、絶縁層32とパッドPaを形成し、ダイシングすることで第1中間積層体C1aが得られる。第1中間積層体C1aは、積層体220と積層体210とを含む。第1中間積層体C1aの積層体210および積層体220は、第1デバイス層の例である。第1中間積層体C1aの積層体210および積層体220は、第1中間積層体C1aのパッドPaと電気的に接続している。第1中間積層体C1aにおいて、第1積層体であるチップC1と同じ構成については、説明を省略する。積層体210上には、半導体基板150が設けられる。電極EEは、デバイス層Dと電気的に接続され、半導体基板150に埋設されている。第1中間積層体C1aの半導体基板150は、第1半導体基板の例である。また、電極EEは、Z方向(半導体基板150の板厚方向)に延びている。電極EEと半導体基板150との間には絶縁膜58が設けられる。電極EEは、「第1電極」の例である。第1中間積層体C1aは、第1積層体の例である。第1中間積層体C1aのデバイス層Dは、第1デバイス層の例である。
【0059】
図6は、第1実施形態の半導体装置1の製造方法を示す断面図である。図6では、支持基板SB上に配線層80が設けられている。第1中間積層体C1aのパッドPaが、配線層80と接続するように、積層する。配線層80と、第1中間積層体C1aと、が積層された方向を第1積層方向(Z方向)とする。支持基板SBおよび支持基板SB上に設けられた配線層80は、「基板」の例である。
【0060】
図7に示す通り、配線層80に第1中間積層体C1aを積層した後に、第1中間積層体C1aを樹脂体Mで被覆する。このとき、配線層80も覆われる。樹脂体Mは、チップの保護に用いられる樹脂を用いることができる。
【0061】
図8に示す通り、第1中間積層体C1aを樹脂体Mで被覆した後に、半導体基板150および樹脂体Mを例えば、バックサイドグラインダーおよびCMP(Chemical Mechanical Polishing)で、半導体基板150の板厚方向(Z方向)に研磨して、電極EEを露出させる。
【0062】
図9に示すように、第1積層方向(Z方向)において、樹脂体Mの高さが、研磨後の第1中間積層体C1aの表面よりも低くなるように樹脂体Mの一部を除去する。樹脂体Mの一部の除去方法は特に限定されない。例えば、ダイシングすることで、樹脂体Mの一部を除去することができる。樹脂体Mの一部を除去することで樹脂体M1を形成することができる。樹脂体M1が、チップC1と後述する第2中間積層体C2aとの界面よりも支持基板SB側にあるように樹脂体Mの一部を除去している。
【0063】
図10に示すように、樹脂体Mの一部を除去後に、研磨後の半導体基板150をドライエッチングする。これによって、電極EEの先端部を露出させる。半導体基板150と樹脂体Mとを研磨することおよび半導体基板150をドライエッチングすることは、「第1中間積層体C1aを半導体基板150の板厚方向に削除し、電極EEを露出させる」ことの一例である。
【0064】
図11に示すように、電極EEの先端部を露出させた後に、例えばプラズマ援用ALD(Plasma-Enhanced Atomic Layer Deposition)法、又はCVD(Chemical Vapor Deposition)法によって、第1中間積層体C1aの電極EEが露出する面に絶縁層Ia1を形成する。絶縁層Ia1は、「第1絶縁層」の例である。
【0065】
図12に示すように、絶縁層Ia1を形成後に、例えば、CMPによって、絶縁層Ia1をZ方向に研磨し、電極EEを露出させる。これによって、チップC1を形成する。
【0066】
図13に示すように、絶縁層Ia1を研磨した後に、第2中間積層体C2aのパッドPaがチップC1の電極EEと接続するようにパッドPaを備える第2中間積層体C2aをチップC1に積層する。第2中間積層体C2aのパッドPaは第2パッドの例である。第2中間積層体C2aは、第1中間積層体C1aと同じ構造である。第2中間積層体C2aは、積層体220と積層体210とを含む。第2中間積層体C2aのデバイス層Dは「第2デバイス層」の例である。第2中間積層体C2aのパッドPaは、第2中間積層体C2aの積層体210および積層体220と電気的に接続している。第2中間積層体C2aは、半導体基板150と、積層体210と、電極EEと、を備える。
【0067】
以下、図6から図13までの手順を繰り返して、チップC4まで積層し、支持基板SBを剥離することで、半導体装置1が得られる。支持基板SBの剥離方法は特に限定されない。例えば、支持基板SBを研磨して剥離してもよいし、レーザーで支持基板SBを剥離してもよいし、機械的に支持基板SBを剥離してもよい。支持基板SBは剥離しなくてもよい。半導体装置1が得られる。
【0068】
以上、第1実施形態の半導体装置1の製造方法について説明した。第1実施形態に係る半導体装置1の製造方法では、第1樹脂体である樹脂体M1がチップC1とチップC2との界面よりも配線層80側にある。そのため、チップC1にチップC2を積層する際に、樹脂体M1が積層を阻害しない。その結果、電気的な接続の信頼性が向上する。また、第1中間積層体C1aが露出した後に樹脂体Mの一部を削除することで、削除する樹脂体Mの位置を特定しやすくすることができる。
【0069】
(半導体装置の製造方法の第1変形例)
半導体装置1の製造方法の第1変形例について説明する。第1実施形態の製造方法と同じ工程については、説明を省略する。
【0070】
図14に示すように、樹脂体Mの形成後、第1積層方向(Z方向)において、樹脂体Mの一部を除去する。樹脂体Mの一部の除去方法は特に限定されない。例えば、ダイシングすることで、樹脂体Mの一部を除去することができる。樹脂体Mの一部を除去することで樹脂体M1を形成することができる。樹脂体M1が、チップC1と後述する第2中間積層体C2aとの界面よりも低くなるように樹脂体Mの一部を除去している。具体的には、樹脂体M1が、チップC1と後述する第2中間積層体C2aとの界面よりも支持基板SB側にあるように樹脂体Mの一部を除去している。
【0071】
図15に示す通り、樹脂体Mの一部を除去した後に、半導体基板150および樹脂体MをバックサイドグラインダーおよびCMP(Chemical Mechanical Polishing)で、Z方向に研磨して、電極EEを露出させる。
【0072】
図16に示すように、研磨後の半導体基板150をドライエッチングする。これによって、電極EEの先端部を露出させる。
【0073】
図17に示すように、ドライエッチング後に、例えばプラズマ援用ALD(Plasma-Enhanced Atomic Layer Deposition)法、またはCVD(Chemical Vapor Deposition)法によって、第1中間積層体C1aの電極EEが露出する面に絶縁層Ia1を形成する。
【0074】
図18に示すように、研磨した後に、例えば、CMPによって、絶縁層Ia1をZ方向に研磨し、電極EEを露出させる。これによって、チップC1を形成する。
【0075】
図19に示すように、研磨した後に、第2中間積層体C2aのパッドPaがチップC1の電極EEと接続するように、パッドPaを備える第2中間積層体C2aをチップC1に積層する。第2中間積層体C2aは、第1中間積層体C1aと同じ構造である。第2中間積層体C2aのデバイス層Dは「第2デバイス層」の例である。第2中間積層体C2aのパッドPaは、第2中間積層体C2aの積層体210および積層体220と電気的に接続している。第2中間積層体C2aは、半導体基板150と、積層体210と、電極EEと、を備える。第2中間積層体C2aの電極EEは、第2中間積層体C2aのデバイス層Dと電気的に接続している。
【0076】
以下、同様の手順を繰り返して、チップC4まで積層し、支持基板SBを剥離することで、半導体装置1が得られる。支持基板SBの剥離方法は特に限定されない。例えば、支持基板SBを研磨して剥離してもよいし、レーザーで支持基板SBを剥離してもよいし、機械的に支持基板SBを剥離してもよい。支持基板SBは剥離しなくてもよい。
【0077】
以上、半導体装置1の製造方法の第1変形例について説明した。半導体装置1の製造方法の第1変形例では、第1樹脂体である樹脂体M1がチップC1とチップC2との界面よりも配線層80側にある。そのため、チップC1にチップC2を積層する際に、樹脂体M1が積層を阻害しない。その結果、電気的な接続の信頼性が向上する。
【0078】
(半導体装置の製造方法の第2変形例)
半導体装置1の製造方法の第2変形例について説明する。第1実施形態の製造方法と同じ工程については、説明を省略する。
【0079】
図20に示すように、半導体基板150および樹脂体Mを研磨した後に、研磨後の半導体基板150をドライエッチングする。これによって、電極EEの先端部を露出させる。
【0080】
図21に示すように、ドライエッチング後に、第1積層方向(Z方向)において、樹脂体Mの高さが、研磨後の第1中間積層体C1aの表面よりも低くなるように樹脂体Mの一部を除去する。樹脂体Mの一部の除去方法は特に限定されない。例えば、ダイシングすることで、樹脂体Mの一部を除去することができる。樹脂体Mの一部を除去することで樹脂体M1を形成することができる。樹脂体M1が、チップC1と後述する第2中間積層体C2aとの界面よりも支持基板SB側にあるように樹脂体Mの一部を除去している。
【0081】
図22に示すように、樹脂体Mの一部を除去した後に、例えばプラズマ援用ALD(Plasma-Enhanced Atomic Layer Deposition)法、またはCVD(Chemical Vapor Deposition)法によって絶縁層Ia1を形成する。
【0082】
図23に示すように、絶縁層Ia1を形成させた後に、例えば、CMPによって、絶縁層Ia1をZ方向に研磨し、電極EEを露出させる。これによって、チップC1を形成する。
【0083】
図24に示すように、絶縁層Ia1を研磨した後に、第2中間積層体C2aのパッドPaがチップC1の電極EEと接続するようにパッドPaを備える第2中間積層体C2aをチップC1に積層する。第2中間積層体C2aは、第1中間積層体C1aと同様に、積層体220と積層体210とを含む。第2中間積層体C2aの積層体210および積層体220は「第2デバイス層」の例である。第2中間積層体C2aのパッドPaは、第2中間積層体C2aの積層体210および積層体220と電気的に接続している。第2中間積層体C2aは、半導体基板150と、積層体210と、電極EEと、を備える。
【0084】
以下、同様の手順を繰り返して、チップC4までを積層し、支持基板SBを剥離することで、半導体装置1が得られる。支持基板SBの剥離方法は特に限定されない。例えば、支持基板SBを研磨して剥離してもよいし、レーザーで支持基板SBを剥離してもよいし、機械的に支持基板SBを剥離してもよい。支持基板SBは剥離しなくてもよい。
【0085】
以上、半導体装置1の製造方法の第2変形例について説明した。半導体装置1の製造方法の第2変形例では、第1樹脂体である樹脂体M1がチップC1とチップC2との界面よりも配線層80側にある。そのため、チップC1にチップC2を積層する際に、樹脂体M1が積層を阻害しない。その結果、電気的な接続の信頼性が向上する。
【0086】
(半導体装置1の製造方法の第3変形例)
配線層80が形成されていない基板に剥離層を介し、本実施形態の製造方法によりチップC1からC4までを積層し、積層体を形成する。積層体から基板を削除する。露出したチップC1のパッド上に配線層を形成することで、第1実施形態に係る半導体装置を形成してもよい。
【0087】
(第2実施形態)
次に、本発明に係る第2実施形態の半導体装置1Bを、図25を参照して説明する。なお、この第2実施形態においては、第1実施形態における構成要素と同一の部分については同一の符号を付し、その説明を省略し、異なる点についてのみ説明する。
<半導体装置の構造>
以下、第2実施形態に係る半導体装置1Bの構造の一例について説明する。図25は、半導体装置1Bの構成を示す断面図である。半導体装置1Bは、例えば、配線層80、チップC1、チップC2、チップC3、およびチップC4を含む。半導体装置1Bは、更にチップC1の周囲の少なくとも一部を覆う樹脂体M1と、チップC2の周囲の少なくとも1部を覆う樹脂体M2と、樹脂体M1と樹脂体M2との間にある絶縁層I1と、チップC3の周囲の少なくとも一部を覆う樹脂体M3と、樹脂体M2と樹脂体M3との間にある絶縁層I2と、チップC4の周囲の少なくとも一部を覆う樹脂体M4と、樹脂体M3と樹脂体M4との間にある絶縁層I3と、をさらに含む。配線層80のパッド74は、チップC1のパッドPaに電気的に接続されている。また、半導体装置1Bは、チップC1、チップC2、チップC3、チップC4、樹脂体M1、樹脂体M2、樹脂体M3、樹脂体M4、絶縁層I1、絶縁層I2、および絶縁層I3を被覆する樹脂体MMを備える。
【0088】
以上、第2実施形態の半導体装置1Bについて説明した。第2実施形態に係る半導体装置1Bでは、第1樹脂体である樹脂体M1がチップC1とチップC2との界面よりも配線層80側にある。そのため、チップC1にチップC2を積層する際に、樹脂体M1が積層を阻害しない。その結果、電気的な接続の信頼性が向上し、電気的特性が改善される。また、チップC1、チップC2、チップC3、チップC4、樹脂体M1、樹脂体M2、樹脂体M3、樹脂体M4、絶縁層I1、絶縁層I2、および絶縁層I3を被覆する樹脂体MMを備えるので、半導体装置1の耐久性を向上することができる。
【0089】
(第3実施形態)
次に、本発明に係る第3実施形態の半導体装置1Cを、図26を参照して説明する。なお、この第3実施形態においては、第1実施形態における構成要素と同一の部分については同一の符号を付し、その説明を省略し、異なる点についてのみ説明する。
<半導体装置の構造>
以下、第3実施形態に係る半導体装置1Cの構造の一例について説明する。図26は、半導体装置1Cの構成を示す断面図である。半導体装置1Cは、例えば、配線層80、チップC1、チップC2、チップC3、チップC4aおよびチップC5を含む。半導体装置1Cは、更にチップC1の周囲の少なくとも一部を覆う樹脂体M1と、チップC2の周囲の少なくとも1部を覆う樹脂体M2と、樹脂体M1と樹脂体M2との間にある絶縁層I1と、チップC3の周囲の少なくとも一部を覆う樹脂体M3と、樹脂体M2と樹脂体M3との間にある絶縁層I2と、チップC4aの周囲の少なくとも一部を覆う樹脂体M4と、樹脂体M3と樹脂体M4との間にある絶縁層I3と、をさらに含む。配線層80のパッド74は、チップC1のパッドPaに電気的に接続されている。また、半導体装置1Cは、チップC1、チップC2、チップC3、チップC4a、チップC5、樹脂体M1、樹脂体M2、樹脂体M3、樹脂体M4、絶縁層I1、絶縁層I2、および絶縁層I3を被覆する樹脂体MMを備える。チップC4aは、貫通電極TSVを備える。チップC4aの貫通電極TSVとチップC5のパッドPaとが、電気的に接続される。チップC5は、論理回路を含むチップである。
【0090】
以上、第3実施形態の半導体装置1Cについて説明した。第3実施形態に係る半導体装置1Cでは、第1樹脂体である樹脂体M1がチップC1とチップC2との界面よりも配線層80側にある。そのため、チップC1にチップC2を積層する際に、樹脂体M1が積層を阻害しない。その結果、電気的な接続の信頼性が向上し、電気的特性が改善される。また、チップC1、チップC2、チップC3、チップC4、樹脂体M1、樹脂体M2、樹脂体M3、樹脂体M4、絶縁層I1、絶縁層I2、および絶縁層I3を被覆する樹脂体MMを備えるので、半導体装置1の耐久性を向上することができる。
【0091】
(第4実施形態)
次に、本発明に係る第4実施形態の半導体装置1Dを、図27を参照して説明する。なお、この第4実施形態においては、第1実施形態における構成要素と同一の部分については同一の符号を付し、その説明を省略し、異なる点についてのみ説明する。
<半導体装置の構造>
以下、第4実施形態に係る半導体装置1Dの構造の一例について説明する。図27は、半導体装置1Dの構成を示す断面図である。半導体装置1Dは、例えば、配線層80、チップC1d、チップC2d、チップC3d、チップC4を含む。半導体装置1Dは、更にチップC1dの周囲の少なくとも一部を覆う樹脂体M1と、チップC2dの周囲の少なくとも1部を覆う樹脂体M2と、樹脂体M1と樹脂体M2との間にある絶縁層I1と、チップC3dの周囲の少なくとも一部を覆う樹脂体M3と、樹脂体M2と樹脂体M3との間にある絶縁層I2と、チップC4の周囲の少なくとも一部を覆う樹脂体M4と、樹脂体M3と樹脂体M4との間にある絶縁層I3と、をさらに含む。配線層80のパッド74は、チップC1のパッドPaに電気的に接続されている。チップC1dは、チップC2側の面の外周部において、凹部90を備える。チップC2dは、チップC3側の面の外周部において、凹部90を備える。チップC3dは、チップC4側の面の外周部において、凹部90を備える。凹部90は、各チップC1d、C2d、C3dの全周にわたって連続して延びている。凹部90は、環状である。凹部90の底面は、各チップC1d、C2d、C3dにおけるデバイス層Dの上面よりも上方にある。
【0092】
以上、第4実施形態の半導体装置1Dについて説明した。第4実施形態に係る半導体装置1Dでは、第1樹脂体である樹脂体M1がチップC1dとチップC2dとの界面よりも配線層80側にある。そのため、チップC1dにチップC2dを積層する際に、樹脂体M1が積層を阻害しない。その結果、電気的な接続の信頼性が向上し、電気的特性が改善される。また、チップC1d、チップC2d、およびチップC3dは、凹部90を備えているので、より各チップを積層しやすくなる。
【0093】
(半導体装置の製造方法)
第4実施形態に係る半導体装置1Dの製造方法について説明する。第1実施形態の製造方法と同じ工程については、説明を省略する。
【0094】
図28に示す通り、第1中間積層体C1eを樹脂体Mで被覆した後に、半導体基板150および樹脂体Mを例えば、バックサイドグラインダーおよびCMP(Chemical Mechanical Polishing)で、半導体基板150の板厚方向(Z方向)に研磨して、電極EEを露出させる。
【0095】
図28に示すように、半導体基板150および樹脂体Mを研磨した後、第1積層方向(Z方向)において、樹脂体Mの高さが、研磨後の第1中間積層体C1eの表面よりも低くなるように樹脂体Mの一部を除去する。このとき、樹脂体Mと接する半導体基板150の端部も一緒に除去する。これによって、半導体基板150の端部に凹部90が形成される。樹脂体Mおよび半導体基板150の一部の除去方法は特に限定されない。例えば、ダイシングすることで、樹脂体Mの一部を除去することができる。樹脂体Mの一部を除去することで樹脂体M1を形成することができる。ここでは、樹脂体M1が、チップC1と後述する第2中間積層体C2eとの界面よりも支持基板SB側にあるように樹脂体Mの一部を除去している。
【0096】
図29に示すように、樹脂体Mおよび半導体基板150の一部を除去後に、研磨後の半導体基板150をドライエッチングする。これによって、電極EEの先端部を露出させる。
【0097】
図30に示すように、電極EEの先端部を露出させた後に、例えばプラズマ援用ALD(Plasma-Enhanced Atomic Layer Deposition)法、又はCVD(Chemical Vapor Deposition)法によって絶縁層Ia1を形成する。
【0098】
図31に示すように、絶縁層Ia1を形成後に、例えば、CMPによって、絶縁層Ia1をZ方向に研磨し、電極EEを露出させる。これによって、チップC1を形成する。
【0099】
図32に示すように、絶縁層Ia1を研磨した後に、第2中間積層体C2eのパッドPaがチップC1の電極EEと接続するようにパッドPaを備える第2中間積層体C2eをチップC1に積層する。第2中間積層体C2eのパッドPaは第2パッドの例である。第2中間積層体C2eは、第1中間積層体C1eと同じ構造である。第2中間積層体C2eは、積層体220と積層体210とを含む。第2中間積層体C2eのデバイス層Dは「第2デバイス層」の例である。第2中間積層体C2eのパッドPaは、第2中間積層体C2eの積層体210および積層体220と電気的に接続している。第2中間積層体C2eは、半導体基板150と、積層体210と、電極EEと、を備える。
【0100】
以下、同様の手順を繰り返して、チップC4まで積層し、支持基板SBを剥離することで、半導体装置1Dが得られる。支持基板SBの剥離方法は特に限定されない。例えば、支持基板SBを研磨して剥離してもよいし、レーザーで支持基板SBを剥離してもよいし、機械的に支持基板SBを剥離してもよい。支持基板SBは剥離しなくてもよい。半導体装置1が得られる。
【0101】
以上、第4実施形態の半導体装置1Dの製造方法について説明した。第4実施形態に係る半導体装置1Dの製造方法では、第1樹脂体である樹脂体M1がチップC1dとチップC2dとの界面よりも配線層80側にある。そのため、チップC1dにチップC2dを積層する際に、樹脂体M1が積層を阻害しない。その結果、電気的な接続の信頼性が向上する。また、チップC1d、チップC2d、およびチップC3dは凹部90を備えているので、より各チップを積層しやすくなる。
【0102】
以上説明した少なくともひとつの実施形態によれば、半導体装置は、配線層と、前記配線層に積層された第1積層体と、前記第1積層体に積層された第2積層体と、前記第1積層体の周囲の少なくとも一部を覆う第1樹脂体と、を持つ。前記第1積層体と、前記第2積層体と、が積層された方向を積層方向としたとき、前記第1積層体は、前記配線層に接続された第1パッドと、前記第1パッドと電気的に接続された第1デバイス層と、前記第1デバイス層と電気的に接続した第1電極と、を持つ。前記第2積層体は、前記第1電極に電気的に接続された第2パッドと、前記第2パッドと電気的に接続された第2デバイス層と、を持つ。前記積層方向において、前記第1樹脂体が、前記第1積層体と前記第2積層体との界面よりも前記配線層側にある。このような構成によれば、電気的特性の向上を図ることができる。
【0103】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0104】
1 半導体装置、2 メモリコントローラ、10 メモリセルアレイ、11 コマンドレジスタ、12 アドレスレジスタ、13 シーケンサ、14 ドライバモジュール、15 ロウデコーダ、16 センスアンプモジュール、100 第1半導体層、210,310 積層体、C1,C2,C3,C4 チップ
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23
図24
図25
図26
図27
図28
図29
図30
図31
図32