(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023183968
(43)【公開日】2023-12-28
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20231221BHJP
H10B 43/35 20230101ALI20231221BHJP
H10B 43/40 20230101ALI20231221BHJP
H01L 21/8234 20060101ALI20231221BHJP
H10B 41/44 20230101ALI20231221BHJP
【ＦＩ】
H01L29/78 371
H01L27/1157
H01L27/11573
H01L27/088 H
H01L27/088 B
H01L27/11536
H01L29/78 616L
H01L29/78 301P
H01L29/78 301S
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022097814
(22)【出願日】2022-06-17
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】堰 和彦
(72)【発明者】
【氏名】川嶋 祥之
【テーマコード（参考）】
5F048
5F083
5F101
5F110
5F140
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AC01
5F048BA01
5F048BA16
5F048BA19
5F048BA20
5F048BB11
5F048BB12
5F048BC03
5F048BC05
5F048BC06
5F048BC18
5F048BF06
5F048BF16
5F048BF17
5F048BG13
5F048DA24
5F083EP18
5F083EP22
5F083EP32
5F083EP61
5F083EP77
5F083ER02
5F083ER13
5F083ER22
5F083GA02
5F083GA15
5F083GA27
5F083JA04
5F083JA19
5F083JA35
5F083KA05
5F083KA11
5F083MA06
5F083MA19
5F083MA20
5F083NA01
5F083PR25
5F083PR43
5F083PR53
5F101BA45
5F101BB02
5F101BD03
5F101BD07
5F101BD09
5F101BD10
5F101BD22
5F101BD32
5F101BE02
5F101BE05
5F101BE06
5F101BH11
5F101BH21
5F110CC02
5F110DD05
5F110EE32
5F110FF22
5F110GG02
5F110HJ13
5F110HJ23
5F110HK02
5F110HK05
5F110HM15
5F110HM20
5F110NN23
5F110NN62
5F110QQ03
5F110QQ11
5F110QQ30
5F140AA24
5F140AB01
5F140BA01
5F140BD05
5F140BG08
5F140BH06
5F140BH15
5F140BH30
5F140BJ08
5F140BK01
5F140BK13
5F140BK21
5F140BK34
5F140CB04
5F140CC03
5F140CF04
(57)【要約】
【課題】読み出し動作において、情報が蓄積されているか否かの誤判定を抑制する。
【解決手段】メモリ領域ＢＮＲでは、せり上げエピタキシャル層が形成されていないメモリ領域第１部ＢＮＲ１と、第１せり上げエピタキシャル層ＮＥＬが形成されたメモリ領域第２部ＢＮＲ２と、第２せり上げエピタキシャル層ＳＥＬが形成されたメモリ領域第３部ＢＮＲ３とが規定されている。メモリ領域第１部ＢＮＲ１では、メモリトランジスタＭＴＲの第１拡散層第１部ＮＤＲ１等と、選択トランジスタＳＴＲの第２拡散層第１部ＳＤＲ１等とが形成されている。メモリトランジスタＭＴＲの第１拡散層第２部ＮＤＲ２が、第１せり上げエピタキシャル層ＮＥＬに形成されている。選択トランジスタＳＴＲの第２拡散層第２部ＳＤＲ２が、第２せり上げエピタキシャル層ＳＥＬに形成されている。
【選択図】図１
【解決手段】メモリ領域ＢＮＲでは、せり上げエピタキシャル層が形成されていないメモリ領域第１部ＢＮＲ１と、第１せり上げエピタキシャル層ＮＥＬが形成されたメモリ領域第２部ＢＮＲ２と、第２せり上げエピタキシャル層ＳＥＬが形成されたメモリ領域第３部ＢＮＲ３とが規定されている。メモリ領域第１部ＢＮＲ１では、メモリトランジスタＭＴＲの第１拡散層第１部ＮＤＲ１等と、選択トランジスタＳＴＲの第２拡散層第１部ＳＤＲ１等とが形成されている。メモリトランジスタＭＴＲの第１拡散層第２部ＮＤＲ２が、第１せり上げエピタキシャル層ＮＥＬに形成されている。選択トランジスタＳＴＲの第２拡散層第２部ＳＤＲ２が、第２せり上げエピタキシャル層ＳＥＬに形成されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
メモリトランジスタおよび選択トランジスタを含む半導体素子を有する半導体装置であって、
半導体支持基板を含む半導体基板と、
前記半導体支持基板に規定された第１素子領域を含む、前記半導体基板に規定された素子領域と、
前記第１素子領域に互いに距離を隔てて形成された、電気的に直列に接続された前記メモリトランジスタおよび前記選択トランジスタを含む、前記素子領域に形成された前記半導体素子と
を有し、
前記メモリトランジスタは、
前記第１素子領域に位置する前記半導体支持基板の表面に形成され、かつ、電荷蓄積層を含むメモリゲート絶縁膜と、
前記メモリゲート絶縁膜上に形成されたメモリゲート電極と、
第１不純物領域第１部および第１不純物領域第２部を含む第１不純物領域と
を有し、
前記選択トランジスタは、
前記第１素子領域に位置する前記半導体支持基板の前記表面に形成された選択ゲート絶縁膜と、
前記選択ゲート絶縁膜上に形成された選択ゲート電極と、
第２不純物領域第１部および第２不純物領域第２部を含む第２不純物領域と
を有し、
前記第１素子領域は、
前記メモリゲート電極と前記選択ゲート電極との間に位置する前記半導体支持基板に規定された第１素子領域第１部と、
前記メモリゲート電極に対して、前記選択ゲート電極が配置されている側とは反対側に位置する前記半導体支持基板に規定された第１素子領域第２部と、
前記選択ゲート電極に対して、前記メモリゲート電極が配置されている側とは反対側に位置する前記半導体支持基板に規定された第１素子領域第３部と
を含み、
前記第１素子領域第２部では、前記半導体支持基板の前記表面の位置から前記表面よりも高い位置にわたり第１せり上げ部が形成され、
前記第１素子領域第３部では、前記半導体支持基板の前記表面の位置から前記表面よりも高い位置にわたり第２せり上げ部が形成され、
前記素子領域では、前記第１せり上げ部および前記第２せり上げ部を含むせり上げ部が形成され、
前記第１素子領域第１部では、前記せり上げ部は形成されておらず、前記第１不純物領域第１部および前記第２不純物領域第１部は、前記せり上げ部が形成されていない前記第１素子領域第１部に形成され、
前記第１不純物領域第２部は、前記第１せり上げ部を含むように前記第１素子領域第２部に形成され、
前記第２不純物領域第２部は、前記第２せり上げ部を含むように前記第１素子領域第３部に形成され、
前記第１不純物領域第１部、前記第１不純物領域第２部、前記第２不純物領域第１部および前記第２不純物領域第２部のそれぞれにおいて、それぞれの表面に近い領域の不純物濃度は、それぞれの前記表面から遠い領域の不純物濃度よりも高い、半導体装置。
半導体支持基板を含む半導体基板と、
前記半導体支持基板に規定された第１素子領域を含む、前記半導体基板に規定された素子領域と、
前記第１素子領域に互いに距離を隔てて形成された、電気的に直列に接続された前記メモリトランジスタおよび前記選択トランジスタを含む、前記素子領域に形成された前記半導体素子と
を有し、
前記メモリトランジスタは、
前記第１素子領域に位置する前記半導体支持基板の表面に形成され、かつ、電荷蓄積層を含むメモリゲート絶縁膜と、
前記メモリゲート絶縁膜上に形成されたメモリゲート電極と、
第１不純物領域第１部および第１不純物領域第２部を含む第１不純物領域と
を有し、
前記選択トランジスタは、
前記第１素子領域に位置する前記半導体支持基板の前記表面に形成された選択ゲート絶縁膜と、
前記選択ゲート絶縁膜上に形成された選択ゲート電極と、
第２不純物領域第１部および第２不純物領域第２部を含む第２不純物領域と
を有し、
前記第１素子領域は、
前記メモリゲート電極と前記選択ゲート電極との間に位置する前記半導体支持基板に規定された第１素子領域第１部と、
前記メモリゲート電極に対して、前記選択ゲート電極が配置されている側とは反対側に位置する前記半導体支持基板に規定された第１素子領域第２部と、
前記選択ゲート電極に対して、前記メモリゲート電極が配置されている側とは反対側に位置する前記半導体支持基板に規定された第１素子領域第３部と
を含み、
前記第１素子領域第２部では、前記半導体支持基板の前記表面の位置から前記表面よりも高い位置にわたり第１せり上げ部が形成され、
前記第１素子領域第３部では、前記半導体支持基板の前記表面の位置から前記表面よりも高い位置にわたり第２せり上げ部が形成され、
前記素子領域では、前記第１せり上げ部および前記第２せり上げ部を含むせり上げ部が形成され、
前記第１素子領域第１部では、前記せり上げ部は形成されておらず、前記第１不純物領域第１部および前記第２不純物領域第１部は、前記せり上げ部が形成されていない前記第１素子領域第１部に形成され、
前記第１不純物領域第２部は、前記第１せり上げ部を含むように前記第１素子領域第２部に形成され、
前記第２不純物領域第２部は、前記第２せり上げ部を含むように前記第１素子領域第３部に形成され、
前記第１不純物領域第１部、前記第１不純物領域第２部、前記第２不純物領域第１部および前記第２不純物領域第２部のそれぞれにおいて、それぞれの表面に近い領域の不純物濃度は、それぞれの前記表面から遠い領域の不純物濃度よりも高い、半導体装置。
【請求項2】
前記第１せり上げ部、前記第２せり上げ部、前記せり上げ部が形成されていない前記第１素子領域第１部、前記メモリゲート電極および前記選択ゲート電極のそれぞれには、第１金属シリサイド膜が形成された、請求項１記載の半導体装置。
【請求項3】
前記半導体基板は、さらに、
前記半導体支持基板の上に形成された絶縁膜と、
前記絶縁膜の上に形成された半導体層と
を含み、
前記素子領域は、前記半導体層に規定された第２素子領域を含み、
前記半導体素子は、前記メモリトランジスタおよび前記選択トランジスタのそれぞれとは異なる、前記第２素子領域に形成されたトランジスタを含み、
前記トランジスタは、
前記第２素子領域に位置する前記半導体層の前記表面に、ゲート絶縁膜を介在させて形成されたゲート電極と、
第３不純物領域第１部および第３不純物領域第２部を含む第３不純物領域と
を有する、請求項１記載の半導体装置。
前記半導体支持基板の上に形成された絶縁膜と、
前記絶縁膜の上に形成された半導体層と
を含み、
前記素子領域は、前記半導体層に規定された第２素子領域を含み、
前記半導体素子は、前記メモリトランジスタおよび前記選択トランジスタのそれぞれとは異なる、前記第２素子領域に形成されたトランジスタを含み、
前記トランジスタは、
前記第２素子領域に位置する前記半導体層の前記表面に、ゲート絶縁膜を介在させて形成されたゲート電極と、
第３不純物領域第１部および第３不純物領域第２部を含む第３不純物領域と
を有する、請求項１記載の半導体装置。
【請求項4】
前記せり上げ部は、
前記ゲート電極に対して、前記ゲート電極のゲート長方向の一方に位置する前記半導体層の前記表面に形成された第３せり上げ部と、
前記ゲート電極に対して、前記ゲート長方向の他方に位置する前記半導体層の前記表面に形成された第４せり上げ部と
を含み、
前記第３不純物領域第１部は、前記第３せり上げ部を含むように形成され、
前記第３不純物領域第２部は、前記第４せり上げ部を含むように形成された、請求項３記載の半導体装置。
前記ゲート電極に対して、前記ゲート電極のゲート長方向の一方に位置する前記半導体層の前記表面に形成された第３せり上げ部と、
前記ゲート電極に対して、前記ゲート長方向の他方に位置する前記半導体層の前記表面に形成された第４せり上げ部と
を含み、
前記第３不純物領域第１部は、前記第３せり上げ部を含むように形成され、
前記第３不純物領域第２部は、前記第４せり上げ部を含むように形成された、請求項３記載の半導体装置。
【請求項5】
前記第３せり上げ部、前記第４せり上げ部および前記ゲート電極のそれぞれに、第２金属シリサイド膜が形成された、請求項４記載の半導体装置。
【請求項6】
メモリトランジスタおよび選択トランジスタを含む半導体素子を有する半導体装置の製造方法であって、
半導体支持基板を含む半導体基板を用意する工程と、
前記半導体支持基板に第１素子領域を規定する工程を含む、前記半導体基板に素子領域を規定する工程と、
前記第１素子領域に、メモリゲート電極、第１不純物領域第１部および第１不純物領域第２部を含む前記メモリトランジスタと、選択ゲート電極、第２不純物領域第１部および第２不純物領域第２部を含む前記選択トランジスタとを形成する工程を含む、前記素子領域に前記半導体素子を形成する工程と
を有し、
前記メモリトランジスタおよび前記選択トランジスタを形成する工程は、
前記第１素子領域に、互いに距離を隔てて前記メモリゲート電極と前記選択ゲート電極とを形成する工程と、
前記第１素子領域において、前記選択ゲート電極と前記メモリゲート電極との間に位置する前記半導体支持基板に規定される第１素子領域第１部を覆うように、エピタキシャル成長を阻止する阻止膜を形成する工程と、
前記阻止膜が形成された状態で、エピタキシャル成長法によって、前記メモリゲート電極に対して前記選択ゲート電極が位置する側とは反対側に位置する前記半導体支持基板に規定される第１素子領域第２部に、前記半導体支持基板の表面から前記表面よりも高い位置にわたり第１せり上げ部を形成するとともに、前記選択ゲート電極に対して前記メモリゲート電極が位置する側とは反対側に位置する前記半導体支持基板に規定される第１素子領域第３部に、前記半導体支持基板の前記表面から前記表面よりも高い位置にわたり第２せり上げ部を形成する工程と、
前記半導体支持基板の前記表面、前記第１せり上げ部の表面および前記第２せり上げ部の表面のそれぞれに不純物を注入することによって、前記第１不純物領域第１部および前記第２不純物領域第１部のそれぞれを前記第１素子領域第１部に形成し、前記第１不純物領域第２部を前記第１せり上げ部を含む前記第１素子領域第２部に形成し、前記第２不純物領域第２部を前記第２せり上げ部を含む前記第１素子領域第２部に形成する工程と
を備えた、半導体装置の製造方法。
半導体支持基板を含む半導体基板を用意する工程と、
前記半導体支持基板に第１素子領域を規定する工程を含む、前記半導体基板に素子領域を規定する工程と、
前記第１素子領域に、メモリゲート電極、第１不純物領域第１部および第１不純物領域第２部を含む前記メモリトランジスタと、選択ゲート電極、第２不純物領域第１部および第２不純物領域第２部を含む前記選択トランジスタとを形成する工程を含む、前記素子領域に前記半導体素子を形成する工程と
を有し、
前記メモリトランジスタおよび前記選択トランジスタを形成する工程は、
前記第１素子領域に、互いに距離を隔てて前記メモリゲート電極と前記選択ゲート電極とを形成する工程と、
前記第１素子領域において、前記選択ゲート電極と前記メモリゲート電極との間に位置する前記半導体支持基板に規定される第１素子領域第１部を覆うように、エピタキシャル成長を阻止する阻止膜を形成する工程と、
前記阻止膜が形成された状態で、エピタキシャル成長法によって、前記メモリゲート電極に対して前記選択ゲート電極が位置する側とは反対側に位置する前記半導体支持基板に規定される第１素子領域第２部に、前記半導体支持基板の表面から前記表面よりも高い位置にわたり第１せり上げ部を形成するとともに、前記選択ゲート電極に対して前記メモリゲート電極が位置する側とは反対側に位置する前記半導体支持基板に規定される第１素子領域第３部に、前記半導体支持基板の前記表面から前記表面よりも高い位置にわたり第２せり上げ部を形成する工程と、
前記半導体支持基板の前記表面、前記第１せり上げ部の表面および前記第２せり上げ部の表面のそれぞれに不純物を注入することによって、前記第１不純物領域第１部および前記第２不純物領域第１部のそれぞれを前記第１素子領域第１部に形成し、前記第１不純物領域第２部を前記第１せり上げ部を含む前記第１素子領域第２部に形成し、前記第２不純物領域第２部を前記第２せり上げ部を含む前記第１素子領域第２部に形成する工程と
を備えた、半導体装置の製造方法。
【請求項7】
前記メモリトランジスタおよび前記選択トランジスタを形成する工程は、
前記第１素子領域に、互いに距離を隔てて前記選択ゲート電極と前記メモリゲート電極とを形成する工程の前に、
前記第１素子領域に位置する前記半導体支持基板の前記表面を覆うように、前記選択トランジスタの選択ゲート絶縁膜となる第１絶縁膜を形成する工程と、
前記第１絶縁膜のうち、前記選択トランジスタが形成されることになる選択トランジスタ領域に位置する前記第１絶縁膜を残し、前記メモリトランジスタが形成されることになるメモリトランジスタ領域に位置する前記第１絶縁膜を除去し、前記半導体支持基板の前記表面を露出する工程と、
残された前記第１絶縁膜と、露出した前記半導体支持基板の前記表面とを覆うように、前記メモリトランジスタのメモリゲート絶縁膜となる第２絶縁膜を形成する工程と、
前記第１絶縁膜を覆うように積層された前記第２絶縁膜のうち、前記選択ゲート電極と前記メモリゲート電極との間に位置することになる前記第２絶縁膜を残し、前記選択トランジスタ領域に位置する前記第２絶縁膜を除去する工程と
を含み、
前記選択ゲート電極と前記メモリゲート電極とを形成する工程は、前記メモリトランジスタ領域に、前記第２絶縁膜を介在させて前記メモリゲート電極を形成するとともに、前記選択トランジスタ領域に、前記第１絶縁膜を介在させて前記選択ゲート電極を形成する工程を含む、請求項６記載の半導体装置の製造方法。
前記第１素子領域に、互いに距離を隔てて前記選択ゲート電極と前記メモリゲート電極とを形成する工程の前に、
前記第１素子領域に位置する前記半導体支持基板の前記表面を覆うように、前記選択トランジスタの選択ゲート絶縁膜となる第１絶縁膜を形成する工程と、
前記第１絶縁膜のうち、前記選択トランジスタが形成されることになる選択トランジスタ領域に位置する前記第１絶縁膜を残し、前記メモリトランジスタが形成されることになるメモリトランジスタ領域に位置する前記第１絶縁膜を除去し、前記半導体支持基板の前記表面を露出する工程と、
残された前記第１絶縁膜と、露出した前記半導体支持基板の前記表面とを覆うように、前記メモリトランジスタのメモリゲート絶縁膜となる第２絶縁膜を形成する工程と、
前記第１絶縁膜を覆うように積層された前記第２絶縁膜のうち、前記選択ゲート電極と前記メモリゲート電極との間に位置することになる前記第２絶縁膜を残し、前記選択トランジスタ領域に位置する前記第２絶縁膜を除去する工程と
を含み、
前記選択ゲート電極と前記メモリゲート電極とを形成する工程は、前記メモリトランジスタ領域に、前記第２絶縁膜を介在させて前記メモリゲート電極を形成するとともに、前記選択トランジスタ領域に、前記第１絶縁膜を介在させて前記選択ゲート電極を形成する工程を含む、請求項６記載の半導体装置の製造方法。
【請求項8】
前記阻止膜を形成する工程は、
前記メモリゲート電極および前記選択ゲート電極をエッチングマスクとして、前記第１絶縁膜および前記第２絶縁膜にエッチング処理を行うことにより、前記第１素子領域第２部および前記第１素子領域第３部における前記半導体支持基板の前記表面を露出するとともに、前記第１素子領域第１部における前記半導体支持基板の前記表面を覆う前記第１絶縁膜を残す工程と、
前記第１素子領域第１部において、互いに対向する、前記メモリゲート電極および前記選択ゲート電極のそれぞれの側壁面に、スペーサ膜を形成する工程と
を含み、
前記第１せり上げ部と前記第２せり上げ部とを形成する工程は、エピタキシャル成長法によって、前記第１素子領域第２部に露出した前記半導体支持基板の前記表面に前記第１せり上げ部を形成するとともに、前記第１素子領域第３部に露出した前記半導体支持基板の前記表面に前記第２せり上げ部を形成する工程を含む、請求項７記載の半導体装置の製造方法。
前記メモリゲート電極および前記選択ゲート電極をエッチングマスクとして、前記第１絶縁膜および前記第２絶縁膜にエッチング処理を行うことにより、前記第１素子領域第２部および前記第１素子領域第３部における前記半導体支持基板の前記表面を露出するとともに、前記第１素子領域第１部における前記半導体支持基板の前記表面を覆う前記第１絶縁膜を残す工程と、
前記第１素子領域第１部において、互いに対向する、前記メモリゲート電極および前記選択ゲート電極のそれぞれの側壁面に、スペーサ膜を形成する工程と
を含み、
前記第１せり上げ部と前記第２せり上げ部とを形成する工程は、エピタキシャル成長法によって、前記第１素子領域第２部に露出した前記半導体支持基板の前記表面に前記第１せり上げ部を形成するとともに、前記第１素子領域第３部に露出した前記半導体支持基板の前記表面に前記第２せり上げ部を形成する工程を含む、請求項７記載の半導体装置の製造方法。
【請求項9】
前記メモリトランジスタおよび前記選択トランジスタを形成する工程は、
前記第１素子領域第１部における前記半導体支持基板の前記表面を覆う前記第１絶縁膜を除去し、前記半導体支持基板の前記表面を露出する工程と、
前記第１せり上げ部、前記第２せり上げ部、前記第１素子領域第１部における前記半導体支持基板の前記表面、前記メモリゲート電極および前記選択ゲート電極のそれぞれに、第１金属シリサイド膜を形成する工程と
を含む、請求項８記載の半導体装置の製造方法。
前記第１素子領域第１部における前記半導体支持基板の前記表面を覆う前記第１絶縁膜を除去し、前記半導体支持基板の前記表面を露出する工程と、
前記第１せり上げ部、前記第２せり上げ部、前記第１素子領域第１部における前記半導体支持基板の前記表面、前記メモリゲート電極および前記選択ゲート電極のそれぞれに、第１金属シリサイド膜を形成する工程と
を含む、請求項８記載の半導体装置の製造方法。
【請求項10】
前記阻止膜を形成する工程は、
前記メモリゲート電極および選択ゲート電極をエッチングマスクとして、前記第２絶縁膜および前記第１絶縁膜にエッチング処理を施すことにより、前記第１素子領域第１部、前記第１素子領域第２部および前記第１素子領域第３における前記半導体支持基板の前記表面を露出する工程と、
前記第１素子領域第１部に露出した前記半導体支持基板の前記表面を覆うように、前記阻止膜を形成する工程と
を含み、
前記第１せり上げ部と前記第２せり上げ部とを形成する工程は、エピタキシャル成長法によって、前記第１素子領域第２部に露出した前記半導体支持基板の前記表面に前記第１せり上げ部を形成するとともに、前記第１素子領域第３部に露出した前記半導体支持基板の前記表面に前記第２せり上げ部を形成する工程を含む、請求項７記載の半導体装置の製造方法。
前記メモリゲート電極および選択ゲート電極をエッチングマスクとして、前記第２絶縁膜および前記第１絶縁膜にエッチング処理を施すことにより、前記第１素子領域第１部、前記第１素子領域第２部および前記第１素子領域第３における前記半導体支持基板の前記表面を露出する工程と、
前記第１素子領域第１部に露出した前記半導体支持基板の前記表面を覆うように、前記阻止膜を形成する工程と
を含み、
前記第１せり上げ部と前記第２せり上げ部とを形成する工程は、エピタキシャル成長法によって、前記第１素子領域第２部に露出した前記半導体支持基板の前記表面に前記第１せり上げ部を形成するとともに、前記第１素子領域第３部に露出した前記半導体支持基板の前記表面に前記第２せり上げ部を形成する工程を含む、請求項７記載の半導体装置の製造方法。
【請求項11】
前記メモリトランジスタおよび前記選択トランジスタを形成する工程は、
前記第１素子領域第１部を覆う前記阻止膜を除去し、前記半導体支持基板の前記表面を露出する工程と、
前記第１せり上げ部、前記第２せり上げ部、前記第１素子領域第１部における前記半導体支持基板の前記表面、前記メモリゲート電極および前記選択ゲート電極のそれぞれに、第２金属シリサイド膜を形成する工程と
を含む、請求項１０記載の半導体装置の製造方法。
前記第１素子領域第１部を覆う前記阻止膜を除去し、前記半導体支持基板の前記表面を露出する工程と、
前記第１せり上げ部、前記第２せり上げ部、前記第１素子領域第１部における前記半導体支持基板の前記表面、前記メモリゲート電極および前記選択ゲート電極のそれぞれに、第２金属シリサイド膜を形成する工程と
を含む、請求項１０記載の半導体装置の製造方法。
【請求項12】
前記半導体基板は、さらに、
前記半導体支持基板の上に形成された絶縁膜と、
前記絶縁膜の上に形成された半導体層と
を含み、
前記半導体基板に素子領域を規定する工程は、前記半導体層に第２素子領域を規定する工程を含み、
前記素子領域に前記半導体素子を形成する工程は、ゲート電極、第３不純物領域第１部および第３不純物領域第２部を含む、前記メモリトランジスタおよび前記選択トランジスタのそれぞれとは異なるトランジスタを形成する工程を含む、請求項６記載の半導体装置の製造方法。
前記半導体支持基板の上に形成された絶縁膜と、
前記絶縁膜の上に形成された半導体層と
を含み、
前記半導体基板に素子領域を規定する工程は、前記半導体層に第２素子領域を規定する工程を含み、
前記素子領域に前記半導体素子を形成する工程は、ゲート電極、第３不純物領域第１部および第３不純物領域第２部を含む、前記メモリトランジスタおよび前記選択トランジスタのそれぞれとは異なるトランジスタを形成する工程を含む、請求項６記載の半導体装置の製造方法。
【請求項13】
前記トランジスタを形成する工程は、
前記第２素子領域に位置する前記半導体層の表面に、ゲート絶縁膜を介在させて前記ゲート電極を形成する工程と、
前記ゲート電極に対して、前記ゲート電極のゲート長方向の一方に位置する前記半導体層に、前記半導体層の表面から前記表面よりも高い位置にわたり第３せり上げ部を形成するとともに、前記ゲート電極の前記ゲート長方向の他方に位置する前記半導体層に、前記半導体層の前記表面から前記表面よりも高い位置にわたり第４せり上げ部を形成する工程と、
前記第３せり上げ部の表面および前記第４せり上げ部の表面のそれぞれに他の不純物を注入することによって、前記第３不純物領域第１部を前記第３せり上げ部に形成するとともに、前記第３不純物領域第２部を前記第４せり上げ部に形成する工程と
を含む、請求項１２記載の半導体装置の製造方法。
前記第２素子領域に位置する前記半導体層の表面に、ゲート絶縁膜を介在させて前記ゲート電極を形成する工程と、
前記ゲート電極に対して、前記ゲート電極のゲート長方向の一方に位置する前記半導体層に、前記半導体層の表面から前記表面よりも高い位置にわたり第３せり上げ部を形成するとともに、前記ゲート電極の前記ゲート長方向の他方に位置する前記半導体層に、前記半導体層の前記表面から前記表面よりも高い位置にわたり第４せり上げ部を形成する工程と、
前記第３せり上げ部の表面および前記第４せり上げ部の表面のそれぞれに他の不純物を注入することによって、前記第３不純物領域第１部を前記第３せり上げ部に形成するとともに、前記第３不純物領域第２部を前記第４せり上げ部に形成する工程と
を含む、請求項１２記載の半導体装置の製造方法。
【請求項14】
前記トランジスタを形成する工程は、前記第３せり上げ部、前記第４せり上げ部および前記ゲート電極のそれぞれに、第３金属シリサイド膜を形成する工程を含む、請求項１３記載の半導体装置の製造方法。
【請求項15】
前記第３せり上げ部および前記第４せり上げ部のそれぞれを形成する工程は、前記第１せり上げ部および前記第２せり上げ部のそれぞれを形成する工程と同時に行われる、請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、たとえば、電荷蓄積層を有する不揮発性メモリを備えた半導体装置に好適に利用できるものである。
【背景技術】
【0002】
電気的な情報の書込みと情報の消去とが可能な不揮発性メモリとして、フラッシュメモリが広く使用されている。フラッシュメモリを備えた半導体装置を開示した特許文献として、特許文献１がある。
【0003】
フラッシュメモリのメモリ領域では、複数のメモリセルが配置されている。一つのメモリセルでは、たとえば、特許文献１の図２０に示されているように、メモリトランジスタと選択トランジスタとが電気的に直列に接続されている。メモリトランジスタには、ビット線が電気的に接続されている。選択トランジスタには、ソース線が電気的に接続されている。
【0004】
メモリトランジスタは、メモリゲート電極と一対の拡散層とを含む。メモリゲート電極は、一対の拡散層によって挟まれた半導体基板の表面上に、電荷蓄積層を介在させて形成されている。情報としての電荷（電子）が、電荷蓄積層に蓄積されることになる。
【0005】
メモリトランジスタでは、ドレインディスターブを抑制するために、一対の拡散層は、半導体基板の表面からエピタキシャル成長させた「せり上げエピタキシャル層」を含む領域に形成されている。なお、ドレインディスターブとは、選択されたビットのメモリトランジスタへの情報の書込み動作の際に、選択されていない非選択ビットのメモリトランジスタの情報が誤って消去される現象である。
【0006】
せり上げエピタキシャル層は、メモリトランジスタに対して、ビット線が接続されることになる半導体基板の表面上に形成されている。また、せり上げエピタキシャル層は、選択トランジスタに対して、ソース線が接続されることになる半導体基板の表面上に形成されている。さらに、せり上げエピタキシャル層は、メモリトランジスタと選択トランジスタとの間に位置する半導体基板の表面上に形成されている。
【0007】
半導体装置の動作のうち、読み出し動作では、メモリゲート電極、選択ゲート電極、ソース線、ビット線および半導体基板の領域のそれぞれに対して、読み出し動作を行うための所望の電圧が印加される。このとき、ソース線からビット線に向かって、基準電流よりも高い電流が流れるか、基準電流よりも低い電流が流れるかによって、情報が蓄積されているか否かの判定が行われる。
【0008】
メモリトランジスタの電荷蓄積層に電子が注入されている場合には、メモリトランジスタのしきい値電圧が、基準電位よりも高くなる。この場合には、ソース線から、選択トランジスタとメモリトランジスタとを経てビット線へ向かって、基準電流よりも低い電流が流れる。すなわち、選択されたビットについて、ソース線からビット線へ向かって、基準電流よりも低い電流が流れる場合には、選択されたビットは、情報が書き込まれた書込みセルと判定される。
【0009】
一方、メモリトランジスタの電荷蓄積層に電子が注入されていない場合には、メモリトランジスタのしきい値電圧が、基準電位よりも低くなる。この場合には、ソース線から、選択トランジスタとメモリトランジスタとを経てビット線へ向かって、基準電流よりも高い電流が流れる。すなわち、選択されたビットについて、ソース線からビット線へ向かって、基準電流よりも高い電流が流れる場合には、選択されたビットは、情報が書き込まれていない消去セルと判定される。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開２０１９－４１０３号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
上述した半導体装置では、メモリトランジスタに対して、ビット線が接続されることになる半導体基板の表面上と、選択トランジスタに対してソース線が接続されることになる半導体基板の表面上だけでなく、メモリトランジスタと選択トランジスタとの間に位置する半導体基板の表面上にも、せり上げエピタキシャル層が形成されている。このメモリトランジスタと選択トランジスタとの間に形成されたせり上げエピタキシャル層を含む領域に、メモリトランジスタの拡散層と選択トランジスタの拡散層とが形成されている。
【0012】
拡散層を含む領域は、せり上げエピタキシャル層の表面から、たとえば、ｎ型の不純物を注入することによって形成される。そのため、エピタキシャル層の表面から半導体基板に向かうにつれ、その不純物濃度は低くなる。
【0013】
このため、たとえば、フラッシュメモリの読み出し動作において、電流（電子）が流れる経路のうち、メモリトランジスタと選択トランジスタとの間の経路である半導体基板の抵抗値が増大し、ソース線からビット線へ向かって電流が流れにくくなる。そうすると、基準電流よりも低い電流が流れることがあり、選択されたビットが、本来、消去セルであるにもかかわらず、書込みセルであると誤って判定されるおそれがある。
【0014】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【0015】
一実施の形態に係る半導体装置は、メモリトランジスタおよび選択トランジスタを含む半導体素子を有する半導体装置であって、半導体基板と、半導体基板に規定された素子領域と、素子領域に形成された前記半導体素子とを有する。半導体基板は、半導体支持基板を含む。半導体基板に規定された素子領域は、半導体支持基板に規定された第１素子領域を含む。素子領域に形成された半導体素子は、第１素子領域に互いに距離を隔てて形成された、電気的に直列に接続されたメモリトランジスタおよび選択トランジスタを含む。メモリトランジスタは、メモリゲート絶縁膜とメモリゲート電極と第１不純物領域とを有する。メモリゲート絶縁膜は、第１素子領域に位置する半導体支持基板の表面に形成され、かつ、電荷蓄積層を含む。メモリゲート電極は、メモリゲート絶縁膜上に形成されている。第１不純物領域は、第１不純物領域第１部および第１不純物領域第２部を含む。選択トランジスタは、選択ゲート絶縁膜と選択ゲート電極と第２不純物領域とを有する。選択ゲート絶縁膜は、第１素子領域に位置する半導体支持基板の表面に形成されている。選択ゲート電極は、選択ゲート絶縁膜上に形成されている。第２不純物領域は、第２不純物領域第１部および第２不純物領域第２部を含む。第１素子領域は、第１素子領域第１部と第１素子領域第２部と第１素子領域第３部とを含む。第１素子領域第１部は、メモリゲート電極と選択ゲート電極との間に位置する半導体支持基板に規定されている。第１素子領域第２部は、メモリゲート電極に対して、選択ゲート電極が配置されている側とは反対側に位置する半導体支持基板に規定されている。第１素子領域第３部は、選択ゲート電極に対して、メモリゲート電極が配置されている側とは反対側に位置する半導体支持基板に規定されている。第１素子領域第２部では、半導体支持基板の表面の位置から表面よりも高い位置にわたり第１せり上げ部が形成されている。第１素子領域第３部では、半導体支持基板の表面の位置から表面よりも高い位置にわたり第２せり上げ部が形成されている。素子領域では、第１せり上げ部および第２せり上げ部を含むせり上げ部が形成されている。第１素子領域第１部では、せり上げ部が形成されておらず、第１不純物領域第１部および第２不純物領域第１部は、せり上げ部が形成されていない第１素子領域第１部に形成されている。第１不純物領域第２部は、第１せり上げ部を含むように第１素子領域第２部に形成されている。第２不純物領域第２部は、第２せり上げ部を含むように第１素子領域第３部に形成されている。第１不純物領域第１部、第１不純物領域第２部、第２不純物領域第１部および第２不純物領域第２部のそれぞれにおいて、それぞれの表面に近い領域の不純物濃度は、それぞれの表面から遠い領域の不純物濃度よりも高い。
【0016】
他の実施の形態に係る半導体装置の製造方法は、メモリトランジスタおよび選択トランジスタを含む半導体素子を有する半導体装置の製造方法であって、半導体支持基板を含む半導体基板を用意する工程と、半導体基板に素子領域を規定する工程と、素子領域に前記半導体素子を形成する工程とを有する。半導体基板に素子領域を規定する工程は、半導体支持基板に第１素子領域を規定する工程を含む。素子領域に前記半導体素子を形成する工程は、第１素子領域に、メモリゲート電極、第１不純物領域第１部および第１不純物領域第２部を含むメモリトランジスタと、選択ゲート電極、第２不純物領域第１部および第２不純物領域第２部を含む選択トランジスタとを形成する工程を含む。メモリトランジスタおよび選択トランジスタを形成する工程は、以下の工程を備えている。第１素子領域に、互いに距離を隔ててメモリゲート電極と選択ゲート電極とを形成する。第１素子領域において、選択ゲート電極とメモリゲート電極との間に位置する半導体支持基板に規定される第１素子領域第１部を覆うように、エピタキシャル成長を阻止する阻止膜を形成する。阻止膜が形成された状態で、エピタキシャル成長法によって、メモリゲート電極に対して選択ゲート電極が位置する側とは反対側に位置する半導体支持基板に規定される第１素子領域第２部に、半導体支持基板の表面から表面よりも高い位置にわたり第１せり上げ部を形成するとともに、選択ゲート電極に対してメモリゲート電極が位置する側とは反対側に位置する半導体支持基板に規定される第１素子領域第３部に、半導体支持基板の表面から表面よりも高い位置にわたり第２せり上げ部を形成する。イオン注入法によって、第１不純物領域第１部および第２不純物領域第１部を、第１素子領域第１部に形成し、第１不純物領域第２部を、第１せり上げ部を含む第１素子領域第２部に形成し、第２不純物領域第２部を、第２せり上げ部を含む第１素子領域第２部に形成する。半導体支持基板の表面、第１せり上げ部の表面および第２せり上げ部の表面のそれぞれに不純物を注入することによって、第１不純物領域第１部および第２不純物領域第１部のそれぞれを第１素子領域第１部に形成し、第１不純物領域第２部を第１せり上げ部を含む第１素子領域第２部に形成し、第２不純物領域第２部を第２せり上げ部を含む第１素子領域第２部に形成する。
【発明の効果】
【0017】
一実施の形態に係る半導体装置によれば、読み出し動作において、消去セルが書込みセルであると誤って判定されるのを抑制することができる。
【0018】
他の実施の形態に係る半導体装置の製造方法によれば、読み出し動作において、消去セルが書込みセルであると誤って判定されるのを抑制することができる半導体装置を製造することができる。
【図面の簡単な説明】
【0019】
【図1】各実施の形態に係る半導体装置の構造の一例を示す断面図である。
【図2】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図18】同実施の形態において、半導体装置の情報の書込み動作を説明するための図である。
【図19】同実施の形態において、半導体装置の情報の消去動作を説明するための図である。
【図20】同実施の形態において、半導体装置の情報の読み出し動作を説明するための第１の図である。
【図21】同実施の形態において、半導体装置の情報の読み出し動作を説明するための第２の図である。
【図22】比較例に係る半導体装置の構造を模式的に示す部分拡大断面図である。
【図23】比較例に係る半導体装置の読み出し動作における電流の流れ方を説明するための部分拡大断面図である。
【図24】同実施の形態において、半導体装置の読み出し動作における電流の流れ方を説明するための部分拡大断面図である。
【図25】同実施の形態において、せり上げエピタキシャル層を形成する理由を説明するための部分拡大断面図である。
【図26】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【発明を実施するための形態】
【0020】
（実施の形態１）
実施の形態１に係る、フラッシュメモリを備えた半導体装置では、図１に示すように、ＳＯＩ（Silicon On Insulator）基板ＳＵＢが使用される。ＳＯＩ（半導体基板）基板ＳＵＢは、シリコン基板（半導体支持基板）ＢＳＵＢと、このシリコン基板ＢＳＵＢの上に形成された絶縁膜（絶縁層）ＢＯＬと、この絶縁膜ＢＯＬの上に形成されたシリコン層（半導体層）ＳＬと、を含む。
実施の形態１に係る、フラッシュメモリを備えた半導体装置では、図１に示すように、ＳＯＩ（Silicon On Insulator）基板ＳＵＢが使用される。ＳＯＩ（半導体基板）基板ＳＵＢは、シリコン基板（半導体支持基板）ＢＳＵＢと、このシリコン基板ＢＳＵＢの上に形成された絶縁膜（絶縁層）ＢＯＬと、この絶縁膜ＢＯＬの上に形成されたシリコン層（半導体層）ＳＬと、を含む。
【0021】
また、ＳＯＩ基板ＳＵＢには、その内側にトランジスタが形成される素子領域が規定されている。本実施の形態１では、そのＳＯＩ基板ＳＵＢ（すなわち、素子領域）に、シリコン層ＳＬおよび絶縁膜ＢＯＬが除去された素子領域であるバルク領域ＢＵＲと、シリコン層ＳＬおよび絶縁膜ＢＯＬが残された素子領域であるＳＯＩ領域ＳＩＲとが規定されている。
【0022】
ここでは、フラッシュメモリの一つのメモリセルが、一つのメモリトランジスタと一つの選択トランジスタとによって構成され、そのメモリセルが、バルク領域におけるメモリ領域に形成された半導体装置とその製造方法の一例について説明する。まず、半導体装置について説明する。
【0023】
図１に示すように、バルク領域ＢＵＲでは、素子分離絶縁膜ＴＩＳによって、メモリ領域ＢＮＲ（第１素子領域）と他の領域（図示せず）とが規定されている。ＳＯＩ領域ＳＩＲでは、たとえば、低耐圧ＭＯＳトランジスタ領域ＳＣＲ（第２素子領域）が規定されている。
【0024】
メモリ領域ＢＮＲには、シリコン基板ＢＳＵＢの表面から所定の深さにわたり、ｐ型のウェル領域ＰＷＲが形成されている。メモリ領域ＢＮＲ（ウェル領域ＰＷＲ）には、メモリトランジスタ領域（素子領域）ＮＧＲと選択トランジスタ領域（素子領域）ＳＧＲとが、互いに距離を隔てて設けられている。メモリトランジスタ領域ＮＧＲには、半導体素子（トランジスタ）として、メモリトランジスタＭＴＲが形成されている。選択トランジスタ領域ＳＧＲには、半導体素子（トランジスタ）として、選択トランジスタＳＴＲが形成されている。
【0025】
メモリトランジスタＭＴＲは、メモリゲート絶縁膜ＮＯＸ、メモリゲート電極ＮＧＥおよび第１不純物拡散層ＦＦＲ（第１不純物領域）を有している。メモリゲート絶縁膜ＮＯＸは、電荷蓄積層を含む。メモリゲート絶縁膜ＮＯＸは、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順次積層させた積層構造とされる。シリコン窒化膜が、電荷蓄積層となる。メモリゲート電極ＮＧＥは、シリコン基板ＢＳＵＢの表面の上に、メモリゲート絶縁膜ＮＯＸを介在させて形成されている。
【0026】
第１不純物拡散層ＦＦＲは、比較的高濃度の不純物がそれぞれ注された第１拡散層第１部（第１不純物領域第１部）ＮＤＲ１および第１拡散層第２部（第１不純物領域第２部）ＮＤＲ２と、比較的低濃度の不純物がそれぞれ注入された第１ＬＤＤ拡散層第１部ＮＬＲ１（Lightly Doped Drain）および第１ＬＤＤ拡散層第２部ＮＬＲ２と、を含む。なお、ここでいう「ＬＤＤ」とは、「Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ」の略である。メモリゲート電極ＮＧＥの対向する両側面のそれぞれには、オフセットスペーサ膜ＯＳＦを介在させてスペーサ膜ＰＳＦが形成されている。
【0027】
選択トランジスタＳＴＲは、選択ゲート絶縁膜ＳＯＸ、選択ゲート電極ＳＧＥおよび第２不純物拡散層ＳＦＲ（第２不純物領域）を有している。選択ゲート電極ＳＧＥは、シリコン基板ＢＳＵＢの表面の上に、選択ゲート絶縁膜ＳＯＸを介在させて形成されている。第２不純物拡散層ＳＦＲは、比較的高濃度の不純物がそれぞれ注された第２拡散層第１部（第２不純物領域第１部）ＳＤＲ１および第２拡散層第２部（第２不純物領域第２部）ＳＤＲ２と、比較的低濃度の不純物がそれぞれ注入された第２ＬＤＤ拡散層第１部ＳＬＲ１および第２ＬＤＤ拡散層第２部ＳＬＲ２と、を含む。選択ゲート電極ＳＧＥの対向する両側面のそれぞれには、オフセットスペーサ膜ＯＳＦを介在させてスペーサ膜ＰＳＦが形成されている。
【0028】
メモリ領域ＢＮＲでは、メモリゲート電極ＮＧＥと選択ゲート電極ＳＧＥとの間に位置するシリコン基板ＢＳＵＢに、メモリ領域第１部ＢＮＲ１（第１素子領域第１部）が規定されている。メモリゲート電極ＮＧＥに対して、選択ゲート電極ＳＧＥが配置されている側とは反対側に位置するシリコン基板ＢＳＵＢに、メモリ領域第２部ＢＮＲ２（第１素子領域第２部）が規定されている。選択ゲート電極ＳＧＥに対して、メモリゲート電極ＮＧＥが配置されている側とは反対側に位置するシリコン基板ＢＳＵＢに、メモリ領域第３部ＢＮＲ３（第１素子領域第３部）が規定されている。
【0029】
メモリ領域第２部ＢＮＲ２に位置するシリコン基板ＢＳＵＢの表面に、第１せり上げエピタキシャル層ＮＥＬ（第１せり上げ部）が形成されている。第１せり上げエピタキシャル層ＮＥＬは、シリコン基板ＢＳＵＢの表面からその表面よりも高い位置にわたり形成されている。メモリ領域第３部ＢＮＲ３に位置するシリコン基板ＢＳＵＢの表面に、第２せり上げエピタキシャル層ＳＥＬ（第２せり上げ部）が形成されている。第２せり上げエピタキシャル層ＳＥＬは、シリコン基板ＢＳＵＢの表面からその表面よりも高い位置にわたり形成されている。
【0030】
一方、メモリ領域第１部ＢＮＲ１に位置するシリコン基板ＢＳＵＢの表面には、エピタキシャル層は形成されていない。すなわち、メモリ領域第１部ＢＮＲ１には、エピタキシャル層が形成されていない非せり上げ部ＨＥＬが位置する。そのメモリ領域第１部ＢＮＲ１では、メモリトランジスタＭＴＲの第１拡散層第１部ＮＤＲ１（第１不純物領域第１部）および第１ＬＤＤ拡散層第１部ＮＬＲ１と、選択トランジスタＳＴＲの第２拡散層第１部ＳＤＲ１（第２不純物領域第１部）および第２ＬＤＤ拡散層第１部ＳＬＲ１とが形成されている。
【0031】
第１ＬＤＤ拡散層第１部ＮＬＲ１および第２ＬＤＤ拡散層第１部ＳＬＲ１は、シリコン基板ＢＳＵＢの表面（金属シリサイド膜ＭＳＦの表面）から所定の深さにわたり形成されている。第１拡散層第１部ＮＤＲ１および第２拡散層第１部ＳＤＲ１は、シリコン基板ＢＳＵＢの表面（金属シリサイド膜ＭＳＦの表面）から第１ＬＤＤ拡散層第１部ＮＬＲ１および第２ＬＤＤ拡散層第１部ＳＬＲ１よりも深い位置にわたり形成されている。
【0032】
第１せり上げエピタキシャル層ＮＥＬの表面、第２せり上げエピタキシャル層ＳＥＬの表面、メモリゲート電極ＮＧＥの上面および選択ゲート電極ＳＧＥの上面のそれぞれには、たとえば、ニッケルシリサイド膜等の金属シリサイド膜ＭＳＦが形成されている。また、非せり上げ部ＨＥＬに位置するシリコン基板ＢＳＵＢの表面にも、金属シリサイド膜ＭＳＦが形成されている。
【0033】
メモリ領域第２部ＢＮＲ２では、第１拡散層第２部ＮＤＲ２が、主として第１せり上げエピタキシャル層ＮＥＬに形成されている。第１ＬＤＤ拡散層第２部ＮＬＲ２は、シリコン基板ＢＳＵＢの表面から所定の深さにわたり形成されている。メモリ領域第３部ＢＮＲ３では、第２拡散層第２部ＳＤＲ２が、主として第２せり上げエピタキシャル層ＳＥＬに形成されている。第２ＬＤＤ拡散層第２部ＳＬＲ２は、シリコン基板ＢＳＵＢの表面から所定の深さにわたり形成されている。
【0034】
低耐圧ＭＯＳトランジスタ領域ＳＣＲ（第２素子領域）には、半導体素子として、低耐圧ＭＯＳトランジスタＬＴＲが形成されている。低耐圧ＭＯＳトランジスタＬＴＲは、ゲート絶縁膜ＣＯＸ、ゲート電極ＣＧＥおよび第３不純物拡散層ＴＦＲ（第３不純物領域）を有している。ゲート電極ＣＧＥは、シリコン層ＳＬの表面の上にゲート絶縁膜ＣＯＸを介在させて形成されている。第３不純物拡散層ＴＦＲは、比較的高濃度の不純物がそれぞれ注された第３拡散層第１部（第３不純物領域第１部）ＣＤＲ１および第３拡散層第２部（第３不純物領域第２部）ＣＤＲ２と、比較的低濃度の不純物がそれぞれ注入された第３ＬＤＤ拡散層第１部ＣＬＲ１および第３ＬＤＤ拡散層第２部ＣＬＲ２と、を含む。ゲート電極ＣＧＥの対向する両側面のそれぞれには、オフセットスペーサ膜ＯＳＦを介在させてスペーサ膜ＰＳＦが形成されている。
【0035】
ゲート電極ＣＧＥに対して、ゲート電極ＣＧＥのゲート長方向の一方に位置するシリコン層ＳＬに第３せり上げエピタキシャル層ＣＥＬ１（第３せり上げ部）が形成されている。第３せり上げエピタキシャル層ＣＥＬ１は、シリコン層ＳＬの表面からその表面よりも高い位置にわたり形成されている。ゲート電極ＣＧＥに対して、ゲート長方向の他方に位置するシリコン層ＳＬに、第４せり上げエピタキシャル層ＣＥＬ２（第４せり上げ部）が形成されている。第４せり上げエピタキシャル層ＣＥＬ２は、シリコン層ＳＬの表面からその表面よりも高い位置にわたり形成されている。
【0036】
第３ＬＤＤ拡散層第１部ＣＬＲ１および第３ＬＤＤ拡散層第２部ＣＬＲ２は、シリコン層ＳＬの表面から絶縁膜ＢＯＬに達するように形成されている。第３拡散層第１部ＣＤＲ１は、主として第３せり上げエピタキシャル層ＣＥＬ１に形成されている。第３拡散層第２部ＣＤＲ２は、主として第４せり上げエピタキシャル層ＣＥＬ２に形成されている。第３せり上げエピタキシャル層ＣＥＬ１の表面、第４せり上げエピタキシャル層ＣＥＬ２の表面およびゲート電極ＣＧＥの上面のそれぞれに、金属シリサイド膜ＭＳＦが形成されている。
【0037】
メモリトランジスタＭＴＲ、選択トランジスタＳＴＲおよび低耐圧ＭＯＳトランジスタＬＴＲ等を覆うように、層間絶縁膜ＩＬＦが形成されている。層間絶縁膜ＩＬＦを覆うように、絶縁膜ＺＯＦが形成されている。絶縁膜ＺＯＦに、配線ＷＢ、配線ＷＳおよび配線ＷＣが形成されている。配線ＷＢは、プラグＰＬＧを介して、メモリトランジスタＭＴＲの第１拡散層第２部等に電気的に接続されている。配線ＷＳは、プラグＰＬＧを介して、選択トランジスタＳＴＲの第２拡散層第２部等に電気的に接続されている。
【0038】
配線ＷＣのうち、一方の配線ＷＣは、プラグＰＬＧを介して、第３拡散層第１部ＣＤＲ１等に電気的に接続されている。他方の配線ＷＣは、プラグＰＬＧを介して、第３拡散層第２部ＣＤＲ２等に電気的に接続されている。配線ＷＢ、配線ＷＳおよび配線ＷＣを覆うように、層間絶縁膜が形成されている。その層間絶縁膜に、上層の配線（図示せず）が形成されている。
【0039】
実施の形態１に係る半導体装置は、上記のように構成される。この半導体装置では、特に、メモリ領域ＢＮＲのうち、メモリ領域第１部ＢＮＲ１に、エピタキシャル層が形成されていない非せり上げ部ＨＥＬが位置する構造が採用されている。
【0040】
次に、メモリ領域第１部ＢＮＲ１に、エピタキシャル層を形成させない半導体装置の製造方法の第１例について説明する。まず、ＳＯＩ基板ＳＵＢが用意される。ＳＯＩ基板ＳＵＢでは、シリコン基板ＢＳＵＢ上に絶縁膜ＢＯＬを介在させてシリコン層ＳＬが形成されている（図２参照）。次に、所定の写真製版処理を行うことにより、ＳＯＩ領域ＳＩＲとなる領域を覆い、バルク領域ＢＵＲとなる領域を露出するフォトレジストパターンＰＲ１が形成される（図２参照）。
【0041】
次に、図２に示すように、フォトレジストパターンＰＲ１をエッチングマスクとして、露出しているシリコン層ＳＬを除去することにより、バルク領域ＢＵＲとなる領域に位置する絶縁膜ＢＯＬが露出する。その後、フォトレジストパターンＰＲ１が除去される。
【0042】
次に、所定の写真製版処理、エッチング処理および成膜処理等を行うことにより、素子分離絶縁膜ＴＩＳが形成される（図３参照）。バルク領域ＢＵＲとなる領域では、素子分離絶縁膜ＴＩＳによって、メモリ領域ＢＮＲ等が規定される。ＳＯＩ領域ＳＩＲでは、低耐圧ＭＯＳトランジスタ領域ＳＣＲ等が規定される。
【0043】
次に、図３に示すように、バルク領域ＢＵＲとなる領域に位置する絶縁膜ＢＯＬが除去されて、バルク領域ＢＵＲが規定される。次に、所定の写真製版処理およびイオン注入処理を行うことにより、バルク領域ＢＵＲに位置するシリコン基板ＢＳＵＢに、ｐ型のウェル領域ＰＷＲが形成される。
【0044】
次に、所定の写真製版処理およびイオン注入処理を行うことにより、メモリ領域ＢＮＲにおいて選択トランジスタが形成される領域に位置するシリコン基板ＢＳＵＢの表面（すなわち、ウェル領域ＰＷＲの表面）に、チャネル注入領域ＳＣＩが形成される。チャネル注入領域ＳＣＩによって、選択トランジスタのしきい値電圧が調整される。
【0045】
また、所定の写真製版処理およびイオン注入処理を行うことにより、ＳＯＩ領域ＳＩＲでは、絶縁膜ＢＯＬの直下に位置するシリコン基板ＢＳＵＢの表面に、グランドプレイン領域ＧＰＲが形成される。グランドプレイン領域ＧＰＲによって、低耐圧ＭＯＳトランジスタのしきい値電圧が調整される。
【0046】
次に、図４に示すように、熱酸化処理を行うことにより、シリコン層ＳＬの表面（具体的には、シリコン層ＳＬの表面上と、この表面の一部）およびシリコン基板ＢＳＵＢの表面（具体的には、シリコン基板ＢＳＵＢの表面上と、この表面の一部）に、シリコン酸化膜ＯＸＦ１が形成される。シリコン酸化膜ＯＸＦ１は、選択トランジスタの選択ゲート絶縁膜となる。
【0047】
次に、所定の写真製版処理を行うことにより、メモリトランジスタ領域ＮＧＲを露出し、他の領域を覆うフォトレジストパターンＰＲ２が形成される（図５参照）。次に、フォトレジストパターンＰＲ２を注入マスクとして、イオン注入処理を行うことにより、露出したシリコン基板ＢＳＵＢの表面（すなわち、メモリトランジスタ領域ＮＧＲに位置するウェル領域ＰＷＲの表面）にチャネル注入領域ＮＣＩが形成される。チャネル注入領域ＮＣＩによって、メモリトランジスタのしきい値電圧が調整される。
【0048】
次に、図５に示すように、フォトレジストパターンＰＲ２をエッチングマスクとして、エッチング処理を行うことにより、メモリトランジスタ領域ＮＧＲに位置するシリコン酸化膜ＯＸＦ１が除去される。その後、フォトレジストパターンＰＲ２が除去される。
【0049】
次に、図６に示すように、たとえば、熱酸化法およびＣＶＤ法（Chemical Vapor Deposition）によって、シリコン酸化膜ＯＸ１、シリコン窒化膜ＮＩおよびシリコン酸化膜ＯＸ２を順次積層させたＯＮＯ膜ＮＸＦが形成される。ＯＮＯ膜ＮＸＦは、メモリトランジスタのメモリゲート絶縁膜となる。ＯＮＯ膜ＮＸＦのうち、シリコン窒化膜ＮＩは、電荷蓄積層となる。
【0050】
次に、図７に示すように、所定の写真製版処理を行うことにより、メモリトランジスタ領域ＮＧＲを含む領域を覆い、他の領域を露出するフォトレジストパターンＰＲ３が形成される。このとき、フォトレジストパターンＰＲ３は、シリコン酸化膜ＯＸＦ１を覆うようにＯＮＯ膜ＮＸＦが積層された部分のうち、第１素子領域第１部ＢＮＲ１（図１参照）に対応する領域に積層されているシリコン酸化膜ＯＸＦ１およびＯＮＯ膜ＮＸＦの部分を覆うように形成される。
【0051】
次に、フォトレジストパターンＰＲ３をエッチングマスクとしてエッチング処理を行うことにより、露出しているＯＮＯ膜ＮＸＦが除去される。その後、フォトレジストパターンＰＲ３が除去される。次に、所定の写真製版処理を行うことにより、バルク領域ＢＵＲを覆い、ＳＯＩ領域ＳＩＲを露出するフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをエッチングマスクとして、エッチング処理を行うことにより、ＳＯＩ領域ＳＩＲに位置するシリコン酸化膜ＯＸＦ１等が除去される。その後、そのフォトレジストパターンが除去される。
【0052】
次に、図８に示すように、熱酸化処理を行うことにより、シリコン層ＳＬの表面にシリコン酸化膜ＯＸＦ２が形成される。シリコン酸化膜ＯＸＦ２は、低耐圧ＭＯＳトランジスタのゲート絶縁膜となる。次に、シリコン酸化膜ＯＸＦ１、シリコン酸化膜ＯＸＦ２およびＯＮＯ膜ＮＸＦ等を覆うように、たとえば、ＣＶＤ法により、ポリシリコン膜（図示せず）が形成される。そのポリシリコン膜を覆うように、ハードマスクＨＭ（図９参照）となる、たとえば、シリコン窒化膜（図示せず）が形成される。
【0053】
次に、所定の写真製版処理およびエッチング処理を行うことにより、メモリゲート電極ＮＧＥ、選択ゲート電極ＳＧＥおよびゲート電極ＣＧＥがパターニングされる（図９参照）。次に、図９に示すように、メモリゲート電極ＮＧＥ、選択ゲート電極ＳＧＥおよびゲート電極ＣＧＥを覆うように、オフセットスペーサ膜ＯＳＦが形成される。
【0054】
次に、図１０に示すように、所定の写真製版処理を行うことにより、ＳＯＩ領域ＳＩＲを覆い、バルク領域ＢＵＲを露出するフォトレジストパターンＰＲ４が形成される。次に、フォトレジストパターンＰＲ４をエッチングマスクとしてエッチング処理が施される。このとき、メモリ領域第１部ＢＮＲ１では、シリコン酸化膜ＯＸＦ１が残される態様で、エッチング処理が行われる。
【0055】
メモリ領域第２部ＢＮＲ２では、オフセットスペーサ膜ＯＸＦ、ＯＮＯ膜ＮＸＦおよびシリコン酸化膜ＯＸＦ１が除去されて、シリコン基板ＢＳＵＢの表面が露出する。メモリ領域第３部ＢＮＲ３では、オフセットスペーサ膜ＯＸＦおよびシリコン酸化膜ＯＸＦ１が除去されて、シリコン基板ＢＳＵＢの表面が露出する。一方、メモリ領域第１部ＢＮＲ１では、シリコン酸化膜ＯＸＦ１が残される態様で、オフセットスペーサ膜ＯＸＦ、ＯＮＯ膜ＮＸＦおよびシリコン酸化膜ＯＸＦ１の一部が除去される。
【0056】
次に、メモリゲート電極ＮＧＥ、選択ゲート電極ＳＧＥおよびフォトレジストパターンＰＲ４を注入マスクとして、露出したシリコン基板ＢＳＵＢの表面に、たとえば、ｎ型の不純物が注入される。そして、熱処理がほどこされることにより、注入された不純物が拡散する。この結果、メモリ領域第１部ＢＮＲ１に位置するシリコン基板ＢＳＵＢの表面（すなわち、ウェル領域ＰＷＲの表面）に、比較的低濃度の不純物領域が形成される。なお、この不純物領域（低濃度領域）には、メモリトランジスタＭＴＲを構成する第１ＬＤＤ拡散層第１部ＮＬＲ１と、選択トランジスタＳＴＲを構成する第２ＬＤＤ拡散層第１部ＳＬＲ１とが含まれる。メモリ領域第２部ＢＮＲ２では、第１ＬＤＤ拡散層第２部ＮＬＲ２が形成される。メモリ領域第３部ＢＮＲ３では、第２ＬＤＤ拡散層第２部ＳＬＲ２が形成される。その後、フォトレジストパターンＰＲ４が除去される。
【0057】
次に、図１１に示すように、メモリゲート電極ＮＧＥ、選択ゲート電極ＳＧＥおよびゲート電極ＣＧＥ等のそれぞれの側面に、スペーサ膜ＴＳＦが形成される。これにより、メモリ領域第１部ＢＮＲ１は、シリコン酸化膜ＯＸＦ１およびスペーサ膜ＴＳＦ（阻止膜）によってシリコン基板ＢＳＵＢの表面が覆われた状態になる。
【0058】
次に、図１２に示すように、エピタキシャル成長法によって、露出したシリコン基板ＢＳＵＢ等の表面にシリコンのエピタキシャル成長が行われる。バルク領域ＢＵＲにおけるメモリ領域ＢＮＲのうちのメモリ領域第２部ＢＮＲ２では、シリコン基板ＢＳＵＢの表面に第１せり上げエピタキシャル層ＮＥＬが形成される。また、バルク領域ＢＵＲにおけるメモリ領域ＢＮＲのうちのメモリ領域第３部ＢＮＲ３でも、シリコン基板ＢＳＵＢの表面に第２せり上げエピタキシャル層ＳＥＬが形成される。さらに、ＳＯＩ領域ＳＩＲにおいても、シリコン層ＳＬの表面に、第３せり上げエピタキシャル層ＣＥＬ１と第４せり上げエピタキシャル層ＣＥＬ２とが形成される。
【0059】
一方、バルク領域ＢＵＲにおけるメモリ領域ＢＮＲのうちのメモリ領域第１部ＢＮＲ１では、シリコン基板ＢＳＵＢの表面が、シリコン酸化膜ＯＸＦ１およびスペーサ膜ＴＳＦによって覆われていることで、シリコンのエピタキシャル成長は行われない。
【0060】
ここで、近年では、半導体装置の更なる低コスト化も要求されている。そして、半導体装置の製造コストを低減するためには、たとえば、図１０に示すエッチング処理を行う工程では、シリコン酸化膜ＯＸＦ１が残らないようにエッチング処理を行う。図１２に示す、各せり上げエピタキシャル層を形成する工程では、ＳＯＩ領域ＳＩＲとメモリ領域第２部ＢＮＲ２とメモリ領域第３部ＢＮＲ３だけでなく、メモリ領域第１部ＢＮＲ１にもせり上げエピタキシャル層を形成することで、その一連の製造プロセスを簡略化（削減）することが考えられる。
【0061】
しかしながら、上述したように、メモリトランジスタと選択トランジスタとの間に位置する半導体基板の表面上にもせり上げエピタキシャル層を形成してしまうと、電流（電子）が流れる経路のうち、メモリトランジスタと選択トランジスタとの間の経路である半導体基板の抵抗値が増大する。そのため、半導体装置の更なる低消費電力化を考慮した場合は、本実施の形態のように、ＳＯＩ領域ＳＩＲにおける低耐圧ＭＯＳトランジスタ領域ＳＣＲにせり上げエピタキシャル層を形成する工程において、バルク領域ＢＵＲにおけるメモリ領域ＢＮＲのうちのメモリ領域第２部ＢＮＲ２とメモリ領域第３部ＢＮＲ３とにもせり上げエピタキシャル層を形成するが、バルク領域ＢＵＲにおけるメモリ領域ＢＮＲのうちのメモリ領域第１部ＢＮＲ１には、せり上げエピタキシャル層を形成しないことが好ましい。
【0062】
次に、たとえば、ウェットエッチング処理を行うことにより、スペーサ膜ＴＳＦおよびハードマスクＨＭ等が除去される。次に、図１３に示すように、所定の写真製版処理を行うことにより、バルク領域ＢＵＲを覆い、ＳＯＩ領域ＳＩＲを露出するフォトレジストパターンＰＲ５が形成される。次に、ゲート電極ＣＧＥおよびフォトレジストパターンＰＲ５を注入マスクとして、露出したシリコン層ＳＬ（すなわち、第３せり上げエピタキシャル層ＣＥＬ１とゲート電極ＣＧＥとの間に位置するシリコン層ＳＬ、および、第４せり上げエピタキシャル層ＣＥＬ２とゲート電極ＣＧＥとの間に位置するシリコン層ＳＬ）と、第３せり上げエピタキシャル層ＣＥＬ１および第４せり上げエピタキシャル層ＣＥＬ２のそれぞれの表面に、たとえば、ｎ型の不純物を注入する。そして、熱処理が施されることにより、注入された不純物が拡散する。この結果、露出したシリコン層ＳＬと、第３せり上げエピタキシャル層ＣＥＬ１および第４せり上げエピタキシャル層ＣＥＬ２のそれぞれの表面に、第３ＬＤＤ拡散層第１部ＣＬＲ１と第３ＬＤＤ拡散層第２部ＣＬＲ２とが形成される。その後、フォトレジストパターンＰＲ５が除去される。
【0063】
次に、図１４に示すように、メモリゲート電極ＮＧＥ、選択ゲート電極ＳＧＥおよびゲート電極ＣＧＥ等のそれぞれの側面に、スペーサ膜ＰＳＦが形成される。次に、所定の写真製版処理を行うことにより、ＳＯＩ領域ＳＩＲを覆い、バルク領域ＢＵＲを露出するフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターン、メモリゲート電極ＮＧＥおよび選択ゲート電極ＳＧＥ等を注入マスとして、露出したシリコン基板ＢＳＵＢの表面と、露出した第１せり上げエピタキシャル層ＮＥＬの表面と、露出した第２せり上げエピタキシャル層ＳＥＬの表面とに、たとえば、ｎ型の不純物が注入される。
【0064】
そして、熱処理が施されることにより、注入された不純物が拡散する。この結果、メモリ領域第１部ＢＮＲ１に位置するシリコン基板ＢＳＵＢの表面（すなわち、第１ＬＤＤ拡散層第１部ＮＬＲ１の一部、第２ＬＤＤ拡散層第１部ＳＬＲ１の一部、および、ウェル領域ＰＷＲの一部）に、比較的高濃度の不純物領域が形成される。なお、この不純物領域（高濃度領域）には、メモリトランジスタＭＴＲを構成する第１拡散層第１部ＮＤＲ１と、選択トランジスタＳＴＲを構成する第２拡散層第１部ＳＤＲ１とが含まれる。
【0065】
メモリ領域第２部ＢＮＲ２では、第１せり上げエピタキシャル層ＮＥＬと、この第１せり上げエピタキシャル層ＮＥＬの直下に位置するシリコン基板ＢＳＵＢの表面（すなわち、第１ＬＤＤ拡散層第２部ＮＬＲ２の一部）とに、第１拡散層第２部ＮＤＲ２が形成される。メモリ領域第３部ＢＮＲ３では、第２せり上げエピタキシャル層ＳＥＬと、この第２せり上げエピタキシャル層ＳＥＬの直下に位置するシリコン基板ＢＳＵＢの表面（すなわち、第２ＬＤＤ拡散層第２部ＳＬＲ２の一部）とに、第２拡散層第２部ＳＤＲ２が形成される。その後、フォトレジストパターンが除去される。
【0066】
次に、所定の写真製版処理を行うことにより、バルク領域ＢＵＲを覆い、ＳＯＩ領域ＳＩＲを露出するフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンおよびゲート電極ＣＧＥ等を注入マスとして、露出した第３せり上げエピタキシャル層ＣＥＬ１の表面と、露出した第４せり上げエピタキシャル層ＣＥＬ２の表面とに、たとえば、ｎ型の不純物が注入される。
【0067】
そして、熱処理が施されることにより、注入された不純物が拡散する。この結果、第３せり上げエピタキシャル層ＣＥＬ１と、この第３せり上げエピタキシャル層ＣＥＬ１の直下に位置するシリコン層ＳＬ（すなわち、第３ＬＤＤ拡散層第１部ＣＬＲ１の一部）とに、第３拡散層第１部ＣＤＲ１が形成される。また、第４せり上げエピタキシャル層ＣＥＬ２と、この第４せり上げエピタキシャル層ＣＥＬ２の直下に位置するシリコン層ＳＬ（すなわち、第３ＬＤＤ拡散層第２部ＣＬＲ２の一部）とに、第３拡散層第２部ＣＤＲ２が形成される。その後、フォトレジストパターンが除去される。
【0068】
次に、図１５に示すように、たとえば、ウェットエッチング処理を行うことにより、シリコン酸化膜ＯＸＦ１が除去される。特に、メモリ領域第１部ＢＮＲ１では、シリコン酸化膜ＯＸＦ１が除去されることで、シリコン基板ＢＳＵＢの表面が露出する。
【0069】
次に、図１６に示すように、サリサイド法によって、たとえば、ニッケルシリサイド等の金属シリサイド膜ＭＳＦが形成される。メモリ領域第１部ＢＮＲ１では、シリコン基板ＢＳＵＢ（第１拡散層第１部ＮＤＲ１および第２拡散層第１部ＳＤＲ１）の表面に、金属シリサイド膜ＭＳＦが形成される。メモリ領域第２部ＢＮＲ２では、第１せり上げエピタキシャル層ＮＥＬの表面に金属シリサイド膜ＭＳＦが形成される。メモリ領域第３部ＢＮＲ３では、第２せり上げエピタキシャル層ＳＥＬの表面に金属シリサイド膜ＭＳＦが形成される。また、メモリゲート電極ＮＧＥの上面に金属シリサイド膜ＭＳＦが形成される。選択ゲート電極ＳＧＥの上面に金属シリサイド膜ＭＳＦが形成される。
【0070】
ＳＯＩ領域ＳＩＲでは、第３せり上げエピタキシャル層ＣＥＬ１の表面に金属シリサイド膜ＭＳＦが形成される。第４せり上げエピタキシャル層ＣＥＬ２の表面に金属シリサイド膜ＭＳＦが形成される。また、ゲート電極ＣＧＥの上面に金属シリサイド膜ＭＳＦが形成される。
【0071】
次に、図１７に示すように、メモリトランジスタＭＴＲ、選択トランジスタＳＴＲおよび低耐圧ＭＯＳトランジスタＬＴＲ等を覆うように、たとえば、シリコン酸化膜等の層間絶縁膜ＩＬＦが形成される。次に、層間絶縁膜ＩＬＦを貫通して金属シリサイド膜ＭＳＦのそれぞれに達するプラグＰＬＧが形成される。次に、層間絶縁膜ＩＬＦを覆うように絶縁膜ＺＯＦが形成される。その絶縁膜ＺＯＦに、たとえば、ダマシン法によって、配線ＷＢ、配線ＷＣおよび配線ＷＣが形成される。その後、上層の配線（図示せず）を形成することにより、図１に示す半導体装置が完成する。
【0072】
次に、上述した半導体装置の動作について説明する。まず、書込み動作について説明する。図１８に示すように、選択されたビットにおけるメモリトランジスタＭＴＲのメモリゲート電極ＮＧＥに８．０Ｖ、選択トランジスタＳＴＲの選択ゲート電極ＳＧＥに－２．５Ｖ、配線ＷＢ（ビット線）に－２．５Ｖ、配線ＷＳ（ソース線）に０Ｖ、ウェル領域ＰＷＲに－２．５Ｖが、それぞれ印加される。
【0073】
これにより、メモリトランジスタＭＴＲのメモリゲート電極ＮＧＥには正バイアスが印加されて、負バイアスが印加されているウェル領域ＰＷＲからメモリゲート絶縁膜ＮＯＸにおける電荷蓄積層（シリコン窒化膜ＮＩ）に向かって、情報としての電子が注入される。こうして、選択されたビットに対して、情報の書込みが行われる。
【0074】
次に、消去動作について説明する。図１９に示すように、選択されたビットにおけるメモリトランジスタＭＴＲのメモリゲート電極ＮＧＥに－３．５Ｖ、選択トランジスタＳＴＲの選択ゲート電極ＳＧＥに３．３Ｖ、ウェル領域ＰＷＲに６．５Ｖが、がそれぞれ印加される。また、配線ＷＢ（ビット線）および配線ＷＳ（ソース線）を、ハイインピーダンス（Ｈｉ－Ｚ）の状態にする。ハイインピーダンスの状態とは、フローティングの状態である。
【0075】
これにより、メモリトランジスタＭＴＲのメモリゲート電極ＮＧＥには負バイアスが印加されて、メモリゲート絶縁膜ＮＯＸの電荷蓄積層に印加されている情報としての電子が、正バイアスが印加されているウェル領域ＰＷＲに向かって引き抜かれる。こうして、選択されたビットに対して、情報の消去が行われる。
【0076】
次に、読み出し動作について説明する。まず、選択されたビットに情報が書き込まれている場合について説明する。図２０に示すように、選択されたビットにおけるメモリトランジスタＭＴＲのメモリゲート電極ＮＧＥに０Ｖ、選択トランジスタＳＴＲの選択ゲート電極ＳＧＥに３Ｖ、配線ＷＢ（ビット線）に０．８Ｖ、配線ＷＳ（ソース線）に０Ｖ、ウェル領域ＰＷＲに０Ｖが、それぞれ印加される。
【0077】
この場合、メモリトランジスタＭＴＲの電荷蓄積層に情報としての電子が注入されていることで、メモリトランジスタＭＴＲのしきい値電圧が基準電位よりも高くなる。このため、配線ＷＳ（ソース線）側から配線ＷＢ（ビット線）側に向かって、基準電流よりも低い電流が流れるか、電流が流れないことになる。すなわち、基準電流よりも低い電流が流れる場合には、選択されたビットは、情報が書き込まれている書込みセルと判定される。
【0078】
次に、選択されたビットに情報が書き込まれていない場合について説明する。図２１に示すように、選択されたビットにおけるメモリトランジスタＭＴＲのメモリゲート電極ＮＧＥに０Ｖ、選択トランジスタＳＴＲの選択ゲート電極ＳＧＥに３Ｖ、配線ＷＢ（ビット線）に０．８Ｖ、配線ＷＳ（ソース線）に０Ｖ、ウェル領域ＰＷＲに０Ｖが、それぞれ印加される。
【0079】
この場合、メモリトランジスタＭＴＲの電荷蓄積層に情報としての電子が注入されていないことで、メモリトランジスタＭＴＲのしきい値電圧が基準電位よりも低くなる。このため、配線ＷＳ（ソース線）側から配線ＷＢ（ビット線）側に向かって、基準電流よりも高い電流が流れることになる。すなわち、基準電流よりも高い電流が流れる場合には、選択されたビットは、情報が書き込まれていない消去セルと判定される。
【0080】
このように、情報の読み出し動作の際には、配線ＷＳ（ソース線）側から配線ＷＢ（ビット線）側に向かって電流が流れることになるが、その際には、メモリトランジスタＭＴＲと選択トランジスタＳＴＲとの間を流れることになる。
【0081】
上述した半導体装置では、メモリトランジスタＭＴＲと選択トランジスタＳＴＲとの間のメモリ領域第１部ＢＮＲ１には、せり上げエピタキシャル層が形成されていない非せり上げ部ＨＥＬが位置する。これにより、せり上げエピタキシャル層が形成されている場合と比べて、消去セルを書込みセルと判定してしまう誤判定を抑制することができる。このことについて、説明する。
【0082】
まず、比較例に係る半導体装置について説明する。図２２に示すように、比較例に係る半導体装置では、メモリトランジスタＭＴＲと選択トランジスタＳＴＲとの間に、せり上げエピタキシャル層ＥＥＬが形成されている。そのせり上げエピタキシャル層ＥＥＬには、メモリトランジスタの第１拡散層ＮＤＲと選択トランジスタＳＴＲの第２拡散層ＳＤＲとが形成されている。
【0083】
第１拡散層ＮＤＲと第２拡散層ＳＤＲとは、せり上げエピタキシャル層ＥＥＬの表面から、ｎ型の不純物を注入することによって形成される。ｎ型の不純物は、せり上げエピタキシャル層ＥＥＬの表面から、たとえば、約５０ｎｍ程度の深さまで拡散されるが、ｎ型の不純物濃度が比較的高い領域は、せり上げエピタキシャル層ＥＥＬの表面から、たとえば、約３０ｎｍ程度の深さまでと考えられる。
【0084】
せり上げエピタキシャル層ＥＥＬの表面に金属シリサイド膜ＭＳＦが形成されることを考慮すると、せり上げエピタキシャル層ＥＥＬ内において、ｎ型の不純物濃度が比較的高い領域の深さＤＨは、約２０ｎｍ程度と考えられる。そうすると、せり上げエピタキシャル層ＥＥＬ内において、シリコン基板ＢＳＵＢの表面に対応する位置（深さ）では、ｎ型の不純物濃度は低くなる。
【0085】
図２３に示すように、この比較例に係る半導体装置の場合、情報の読み出し動作の際に、メモリトランジスタＭＴＲと選択トランジスタＳＴＲとの間を流れる電流の経路としては、電流経路ＲＡと電流経路ＲＢとが形成される。
【0086】
電流経路ＲＡは、シリコン基板ＢＳＵＢの表面から金属シリサイド膜ＭＳＦへ流れる経路ＤＫ１と、金属シリサイド膜ＭＳＦを流れる経路ＤＫ２と、金属シリサイド膜ＭＳＦからシリコン基板ＢＳＵＢの表面へ流れる経路ＤＫ３とからなる。電流経路ＲＢは、せり上げエピタキシャル層ＥＥＬ内の、シリコン基板ＢＳＵＢの表面とほぼ同じ高さに位置する部分を流れる経路ＤＫ４からなる。
【0087】
ここで、経路ＤＫ１が抵抗ＲＴ１を有し、経路ＤＫ２が抵抗ＲＴ２を有し、経路ＤＫ３が抵抗ＲＴ３を有しているとすると、電流経路ＲＡの抵抗は、抵抗ＲＴ１と抵抗ＲＴ２と抵抗ＲＴ３との和になる。電流経路ＲＢの抵抗は、経路ＤＫ４が有する抵抗ＲＴ４になる。前述したように、低濃度領域および高濃度領域のそれぞれを形成する工程では、シリコン基板やせり上げエピタキシャル層などの対象物の表面に不純物を注入している。すなわち、せり上げエピタキシャル層ＥＥＬの表面からシリコン基板ＢＳＵＢの表面に向かう方向に不純物を注入している。
【0088】
そのため、せり上げエピタキシャル層ＥＥＬの厚さ方向においては、せり上げエピタキシャル層ＥＥＬの表面に近い領域の不純物濃度は比較的高くなる一方、せり上げエピタキシャル層ＥＥＬの表面から遠い領域の不純物濃度は比較的低くなる。これにより、せり上げエピタキシャル層ＥＥＬの表面から遠い領域の抵抗ＲＴ４は、抵抗ＲＴ１～抵抗ＲＴ４のうちで最も高くなる。メモリトランジスタＭＴＲと選択トランジスタＳＴＲとの間を流れる電流経路の抵抗は、電流経路ＲＡの抵抗と電流経路ＲＢの抵抗とを並列接続させた合成抵抗となる。
【0089】
このため、せり上げエピタキシャル層ＥＥＬが形成されておらず、電流経路としては実質的に経路ＤＫ２だけの場合（図２４参照）に比べて、メモリトランジスタＭＴＲと選択トランジスタＳＴＲとの間の電流経路の抵抗は高くなる。そうすると、比較例に係る半導体装置では、読み出し動作の際に、メモリトランジスタＭＴＲと選択トランジスタＳＴＲとの間を、電流が流れにくくなる。
【0090】
上述したように、読み出し動作では、基準電流よりも高い電流が流れる場合には、選択されたビットは、情報が書き込まれていない消去セルと判定される。一方、基準電流よりも低い電流が流れる場合には、選択されたビットは、情報が書き込まれている書込みセルと判定される。
【0091】
メモリトランジスタＭＴＲと選択トランジスタＳＴＲとの間を電流が流れにくくなると、配線ＷＳ（ソース線）から配線ＷＢ（ビット線）へ向かって、本来、流れるべき電流が流れにくくなるおそれがある。このため、特に、基準電流よりも低い電流が流れてしまうような場合には、選択されたビットが、本来、消去セルであるにもかかわらず、書込みセルであると誤って判定されるおそれがある。
【0092】
比較例に係る半導体装置に対して実施の形態１に係る半導体装置では、メモリトランジスタＭＴＲと選択トランジスタＳＴＲとの間のメモリ領域第１部ＢＮＲ１には、せり上げエピタキシャル層が形成されていない非せり上げ部ＨＥＬが位置する。
【0093】
図２４に示すように、実施の形態１に係る半導体装置の場合、情報の読み出し動作の際に、メモリトランジスタＭＴＲと選択トランジスタＳＴＲとの間を流れる電流の経路としては、電流経路ＲＲが形成される。電流経路ＲＲは、主として、シリコン基板ＢＳＵＢの表面に形成された金属シリサイド膜ＭＳＦを流れる経路ＤＫからなる。
【0094】
また、何れも高濃度領域であるメモリトランジスタの第１拡散層第１部ＮＤＲ１および第１拡散層第２部ＮＤＲ２、ならびに、選択トランジスタＳＴＲの第２拡散層第１部ＳＤＲ１および第２拡散層第２部ＳＤＲ２のうち、金属シリサイド膜ＭＳＦに近い領域（すなわち、電流経路ＲＲの一部となり得る領域）の不純物濃度は、この金属シリサイド膜ＭＳＦから遠い領域の不純物濃度よりも高い。そのため、経路ＤＫが有する抵抗ＲＴは、比較例（図２３参照）に係る経路ＤＫが有する抵抗ＲＴ２に相当する。
【0095】
このため、実施の形態１に係る半導体装置では、比較例に係る半導体装置と比べて、メモリトランジスタＭＴＲと選択トランジスタＳＴＲとの間の電流経路ＲＲ（経路ＤＫ）の抵抗ＲＴが低くなる。発明者らの評価によれば、抵抗ＲＴは、比較例に係る場合の抵抗よりも半分以下になることが見積もられた。
【0096】
これにより、読み出し動作では、配線ＷＳ（ソース線）から配線ＷＢ（ビット線）へ向かって、本来、流れるべき電流が流れやすくなる。このため、基準電流よりも低い電流が流れる場合において、選択されたビットが、本来、消去セルであるにもかかわらず、書込みセルであると誤って判定されるのを抑制することができる。
【0097】
次に、メモリ領域第１部ＢＮＲ１には、せり上げエピタキシャル層が形成されていない非せり上げ部ＨＥＬが位置する一方で、メモリ領域第２部ＢＮＲ２では、第１せり上げエピタキシャル層ＮＥＬが形成されている理由について簡単に説明する。
【0098】
図２５に示すように、メモリ領域第２部ＢＮＲ２に第１せり上げエピタキシャル層ＮＥＬが形成されていない場合には、第１拡散層第２部ＮＤＲ２は、シリコン基板ＢＳＵＢの表面から、ｎ型の不純物を注入することによって形成されることになる。注入された不純物は、その周囲、すなわち、厚さ方向だけでなく、横方向にも拡散する。このため、注入された第１拡散層第２部ＮＤＲ２のｎ型の不純物が、メモリゲート電極ＮＧＥの直下の領域にまで拡散しやすくなる。そうすると、メモリトランジスタＭＴＲの実効ゲート長が短くなるおそれがある。実効ゲート長が短くなると、半導体装置の微細化に際して、短チャネル特性が悪化するおそれがある。また、誤って書込みが行われる誤動作が発生するおそれがある。
【0099】
実施の形態１に係る半導体装置では、図１４に示すように、メモリ領域第２部ＢＮＲ２に第１せり上げエピタキシャル層ＮＥＬを形成し、さらに、この第１せり上げエピタキシャル層ＮＥＬの表面から、ｎ型の不純物を注入することによって、第１拡散層第２部ＮＤＲ２を形成する。これにより、第１拡散層第２部ＮＤＲ２のｎ型の不純物が、メモリゲート電極ＮＧＥの直下の領域にまで拡散するのを抑制することができ、短チャネル特性の悪化または誤動作を抑制することができる。
【0100】
（実施の形態２）
ここでは、前述した半導体装置の製造方法の第２例について説明する。なお、実施の形態１に係る半導体装置と同一部材については同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
ここでは、前述した半導体装置の製造方法の第２例について説明する。なお、実施の形態１に係る半導体装置と同一部材については同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【0101】
【0102】
次に、図２７に示すように、所定の写真製版処理を行うことにより、ＳＯＩ領域ＳＩＲを覆い、バルク領域ＢＵＲを露出するフォトレジストパターンＰＲ４が形成される。次に、フォトレジストパターンＰＲ４をエッチングマスクとしてエッチング処理が施される。このとき、メモリ領域第１部ＢＮＲ１に位置するシリコン基板ＢＳＵＢの表面も露出するように、エッチング処理が行われる。
【0103】
次に、図１０に示す工程と同様に、イオン注入処理が行われる。これにより、メモリ領域第１部ＢＮＲ１では、第１ＬＤＤ拡散層第１部ＮＬＲ１と第２ＬＤＤ拡散層第１部ＳＬＲ１とが形成される。メモリ領域第２部ＢＮＲ２では、第１ＬＤＤ拡散層第２部ＮＬＲ２が形成される。メモリ領域第３部ＢＮＲ３では、第２ＬＤＤ拡散層第２部ＳＬＲ２が形成される。その後、フォトレジストパターンＰＲ４が除去される。
【0104】
次に、メモリゲート電極ＮＧＥ、選択ゲート電極ＳＧＥおよびゲート電極ＣＧＥを覆うように、シリコン酸化膜ＴＳＦＦ（図２８参照）が形成される。次に、所定の写真製版処理を行うことにより、メモリ領域第１部ＢＮＲ１に位置するシリコン酸化膜ＴＳＦＦを覆い、他の領域を露出するフォトレジストパターンＰＲ６（図２８参照）が形成される。
【0105】
次に、図２８に示すように、フォトレジストパターンＰＲ６をエッチングマスクとして、シリコン酸化膜ＴＳＦＦにエッチング処理が行われる。これにより、メモリゲート電極ＮＧＥの一方の側面にスペーサ膜ＴＳＦが形成される。選択ゲート電極ＳＧＥの一方の側面にスペーサ膜ＴＳＦが形成される。ゲート電極ＣＧＥの両側面のそれぞれに、スペーサ膜ＴＳＦが形成される。メモリ領域第１部ＢＮＲ１では、シリコン基板ＢＳＵＢがシリコン酸化膜ＴＳＦＦによって覆われた状態にある。その後、フォトレジストパターンＰＲ６が除去される。
【0106】
次に、図２９に示すように、エピタキシャル成長法によって、露出したシリコン基板ＢＳＵＢ等の表面にシリコンのエピタキシャル成長が行われる。メモリ領域第２部ＢＮＲ２では、シリコン基板ＢＳＵＢの表面に第１せり上げエピタキシャル層ＮＥＬが形成される。メモリ領域第３部ＢＮＲ３では、シリコン基板ＢＳＵＢの表面に第２せり上げエピタキシャル層ＳＥＬが形成される。
【0107】
ＳＯＩ領域ＳＩＲでは、シリコン層ＳＬの表面に、第３せり上げエピタキシャル層ＣＥＬ１と第４せり上げエピタキシャル層ＣＥＬ２とが形成される。一方、メモリ領域第１部ＢＮＲ１では、シリコン基板ＢＳＵＢの表面がシリコン酸化膜ＴＳＦＦによって覆われていることで、シリコンのエピタキシャル成長は行われない。
【0108】
次に、所定の写真製版処理を行うことにより、メモリ領域第１部ＢＮＲ１を露出し、他の領域を覆うフォトレジストパターンＰＲ７（図３０参照）が形成される。次に、図３０に示すように、フォトレジストパターンＰＲ７をエッチングマスクとして、シリコン酸化膜ＴＳＦＦにエッチング処理を行うことにより、シリコン酸化膜ＴＳＦＦが除去されてメモリ領域第１部ＢＮＲ１に位置するシリコン基板ＢＳＵＢの表面が露出する。
【0109】
このとき、メモリゲート電極ＮＧＥおよび選択ゲート電極ＳＧＥのそれぞれにスペーサ膜ＴＳＦが形成される。その後、フォトレジストパターンＰＲ７が除去される。次に、たとえば、ウェットエッチング処理を行うことにより、スペーサ膜ＴＳＦ等が除去される。
【0110】
次に、図３１に示すように、所定の写真製版処理を行うことにより、バルク領域ＢＵＲを覆い、ＳＯＩ領域ＳＩＲを露出するフォトレジストパターンＰＲ８が形成される。次に、ゲート電極ＣＧＥおよびフォトレジストパターンＰＲ８を注入マスクとして、たとえば、ｎ型の不純物を注入することにより、シリコン層ＳＬに、第３ＬＤＤ拡散層第１部ＣＬＲ１と第３ＬＤＤ拡散層第２部ＣＬＲ２とが形成される。その後、フォトレジストパターンＰＲ８が除去される。
【0111】
次に、図３２に示すように、メモリゲート電極ＮＧＥ、選択ゲート電極ＳＧＥおよびゲート電極ＣＧＥ等のそれぞれの側面に、スペーサ膜ＰＳＦが形成される。次に、所定の写真製版処理を行うことにより、ＳＯＩ領域ＳＩＲを覆い、バルク領域ＢＵＲを露出するフォトレジストパターン（図示せず）が形成される。
【0112】
次に、そのフォトレジストパターン、メモリゲート電極ＮＧＥおよび選択ゲート電極ＳＧＥ等を注入マスとして、たとえば、ｎ型の不純物が注入される。この注入処理により、メモリ領域第１部ＢＮＲ１では、第１拡散層第１部ＮＤＲ１と第２拡散層第１部ＳＤＲ１とが形成される。メモリ領域第２部ＢＮＲ２では、第１拡散層第２部ＮＤＲ２が形成される。メモリ領域第３部ＢＮＲ３では、第２拡散層第２部ＳＤＲ２が形成される。その後、フォトレジストパターンが除去される。
【0113】
次に、所定の写真製版処理を行うことにより、バルク領域ＢＵＲを覆い、ＳＯＩ領域ＳＩＲを露出するフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンおよび電極ＣＧＥ等を注入マスとして、たとえば、ｎ型の不純物が注入される。この注入処理により、第３せり上げエピタキシャル層ＣＥＬ１等に、第３拡散層第１部ＣＤＲ１が形成される。第４せり上げエピタキシャル層ＣＥＬ２等に、第３拡散層第２部ＣＤＲ２が形成される。その後、フォトレジストパターンが除去される。
【0114】
次に、図３３に示すように、サリサイド法によって、たとえば、ニッケルシリサイド等の金属シリサイド膜ＭＳＦが形成される。メモリ領域第１部ＢＮＲ１では、シリコン基板ＢＳＵＢ（第１拡散層第１部ＮＤＲ１および第２拡散層第１部ＳＤＲ１）の表面に、金属シリサイド膜ＭＳＦが形成される。メモリ領域第２部ＢＮＲ２では、第１せり上げエピタキシャル層ＮＥＬの表面に金属シリサイド膜ＭＳＦが形成される。メモリ領域第３部ＢＮＲ３では、第２せり上げエピタキシャル層ＳＥＬの表面に金属シリサイド膜ＭＳＦが形成される。また、メモリゲート電極ＮＧＥの上面に金属シリサイド膜ＭＳＦが形成される。選択ゲート電極ＳＧＥの上面に金属シリサイド膜ＭＳＦが形成される。
【0115】
次に、図１７に示す工程と同様に、層間絶縁膜ＩＬＦが形成される。次に、層間絶縁膜ＩＬＦを貫通して金属シリサイド膜ＭＳＦのそれぞれに達するプラグＰＬＧが形成される。次に、層間絶縁膜ＩＬＦを覆うように絶縁膜ＺＯＦが形成される。その絶縁膜ＺＯＦに、たとえば、ダマシン法によって、配線ＷＢ、配線ＷＣおよび配線ＷＣが形成される。その後、上層の配線（図示せず）を形成することにより、図３４に示すように、半導体装置が完成する。半導体装置は、図１に示され半導体装置と同様の半導体装置が形成される。
【0116】
上述した半導体装置では、前述した半導体装置と同様に、メモリ領域ＢＮＲのうち、メモリ領域第１部ＢＮＲ１に、エピタキシャル層が形成されていない非せり上げ部ＨＥＬが位置する構造が採用されている。これにより、実施の形態１において説明したように、読み出し動作において、配線ＷＳ（ソース線）から配線ＷＢ（ビット線）へ向かって、本来、流れるべき電流が流れやすくなる。このため、基準電流よりも低い電流が流れる場合において、選択されたビットが、本来、消去セルであるにもかかわらず、書込みセルであると誤って判定されるのを抑制することができる。
【0117】
なお、上述した各実施の形態では、バルク領域ＢＵＲにおけるメモリ領域ＢＮＲに、半導体素子としてのメモリトランジスタＭＴＲと、半導体素子としての選択トランジスタＳＴＲとが形成された構造について説明したが、バルク領域ＢＵＲにおけるメモリ領域ＢＮＲ以外の領域に、半導体素子として、さらに、高耐圧ＭＯＳトランジスタが形成されていてもよい。
【0118】
各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。
【0119】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0120】
ＳＵＢ ＳＯＩ基板、ＢＳＵＢ シリコン基板、ＢＯＬ 絶縁膜、ＳＬ シリコン層、ＢＵＲ バルク領域、ＢＮＲ メモリ領域、ＢＮＲ１ メモリ領域第１部、ＢＮＲ２ メモリ領域第２部、ＢＮＲ３ メモリ領域第３部、ＮＧＲ メモリトランジスタ領域、ＳＧＲ 選択トランジスタ領域、ＳＩＲ ＳＯＩ領域、ＳＣＲ 低耐圧ＭＯＳトランジスタ領域、ＴＩＳ 素子分離絶縁膜、ＰＷＲ ウェル領域、ＮＣＩ チャネル注入領域、ＳＣＩ チャネル注入領域、ＧＰＲ グランドプレイン領域、ＯＳＦ オフセットスペーサ膜、ＴＳＦ、ＰＳＦ スペーサ膜、ＭＴＲ メモリトランジスタ、ＮＯＸ メモリゲート絶縁膜、ＮＧＥ メモリゲート電極、ＦＦＲ 第１不純物拡散層、ＮＤＲ１ 第１拡散層第１部、ＮＤＲ２ 第１拡散層第２部、ＮＬＲ１ 第１ＬＤＤ拡散層第１部、ＮＬＲ２ 第１ＬＤＤ拡散層第２部、ＮＥＬ 第１せり上げエピタキシャル層、ＳＴＲ 選択トランジスタ、ＳＯＸ 選択ゲート絶縁膜、ＳＧＥ 選択ゲート電極、ＳＦＲ 第２不純物拡散層、ＳＤＲ１ 第２拡散層第１部、ＳＤＲ２ 第２拡散層第２部、ＳＬＲ１ 第２ＬＤＤ拡散層第１部、ＳＬＲ２ 第２ＬＤＤ拡散層第２部、ＳＥＬ 第２せり上げエピタキシャル層、ＨＥＬ 非せり上げ部、ＬＴＲ 低耐圧ＭＯＳトランジスタ、ＣＯＸ ゲート絶縁膜、ＣＧＥ ゲート電極、ＴＦＲ 第３不純物拡散層、ＣＤＲ１ 第３拡散層第１部、ＣＤＲ２ 第３拡散層第２部、ＣＬＲ１ 第３ＬＤＤ拡散層第１部、ＣＬＲ２ 第３ＬＤＤ拡散層第２部、ＣＥＬ１ 第３せり上げエピタキシャル層、ＣＥＬ２ 第４せり上げエピタキシャル層、ＭＳＦ 金属シリサイド膜、ＩＬＦ 層間絶縁膜、ＰＬＧ プラグ、ＺＯＦ 絶縁膜、ＷＢ、ＷＳ、ＷＣ 配線、ＲＡ 電流経路、ＤＫ１、ＤＫ２、ＤＫ３ 経路、ＲＴ１、ＲＴ２、ＲＴ３ 抵抗、ＲＢ 電流経路、ＤＫ４ 経路、ＲＴ４ 抵抗、ＲＲ 電流経路、ＤＫ 経路、ＲＴ 抵抗、ＤＨ 深さ、ＯＸＦ１ シリコン酸化膜、ＮＸＦ ＯＮＯ膜、ＯＸ１、ＯＸ２ シリコン酸化膜、ＮＩ シリコン窒化膜、ＯＸＦ２ シリコン酸化膜、ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５、ＰＲ６、ＰＲ７、ＰＲ８ フォトレジストパターン、ＴＳＦＦ シリコン酸化膜、ＥＥＬ せり上げエピタキシャル層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】