ホーム > 特許ランキング > セイコーエプソン株式会社
知財求人 - 知財ポータルサイト「IP Force」
特開2023-184003電気光学装置、電子機器、および電気光学装置の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023184003
(43)【公開日】2023-12-28
(54)【発明の名称】電気光学装置、電子機器、および電気光学装置の製造方法
(51)【国際特許分類】
G02F 1/1368 20060101AFI20231221BHJP
G09F 9/30 20060101ALI20231221BHJP
G09F 9/00 20060101ALI20231221BHJP
G02F 1/1345 20060101ALI20231221BHJP
【ＦＩ】
G02F1/1368
G09F9/30 338
G09F9/30 348A
G09F9/00 338
G02F1/1345
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022097875
(22)【出願日】2022-06-17
(71)【出願人】
【識別番号】000002369
【氏名又は名称】セイコーエプソン株式会社
(74)【代理人】
【識別番号】100179475
【弁理士】
【氏名又は名称】仲井 智至
(74)【代理人】
【識別番号】100216253
【弁理士】
【氏名又は名称】松岡 宏紀
(74)【代理人】
【識別番号】100225901
【弁理士】
【氏名又は名称】今村 真之
(72)【発明者】
【氏名】横田 智己
(72)【発明者】
【氏名】森田 喜久哉
【テーマコード（参考）】
2H092
2H192
5C094
5G435
【Ｆターム（参考）】
2H092GA33
2H092GA35
2H092JA24
2H092JB23
2H092JB26
2H092NA28
2H092RA05
2H192AA24
2H192BC32
2H192CC01
2H192CC14
2H192CC17
2H192CC41
2H192DA12
2H192DA43
2H192DA62
2H192DA67
2H192EA04
2H192EA13
2H192JB02
5C094AA21
5C094BA03
5C094BA43
5C094DA15
5C094DB01
5C094FB12
5G435AA16
5G435BB12
5G435KK05
(57)【要約】
【課題】配線抵抗が低く、作りやすい電気光学装置を提供すること。
【解決手段】液晶装置１００は、基板１０ａと、容量素子６０と、走査線１３と、ドレイン領域３１ｄと第２容量電極６２を接続する第５中継電極８５と、第５中継電極８５に接続される遮光膜５０と、遮光膜５０に接続される第４中継電極８４と、遮光膜５０と第４中継電極８４との間に設けられる第４層間絶縁層７４と、ソース領域３１ｓに接続されるデータ線１６と、凹部Ｈ１が形成された第３層間絶縁層７３と、第３層間絶縁層７３に沿って設けられ、第４層間絶縁層７４と同層である第４層間絶縁層７４Ｆと、平面視で凹部Ｈ１と重なり、第３層間絶縁層７３及び第４層間絶縁層７４Ｆを貫通して形成されたコンタクトホールＣ３０を介して走査線１３に接続される出力配線１４と、を有し、出力配線１４を介して走査線１３に走査信号ＳＣを供給する走査線駆動回路４５と、を備える。
【選択図】図５
【解決手段】液晶装置１００は、基板１０ａと、容量素子６０と、走査線１３と、ドレイン領域３１ｄと第２容量電極６２を接続する第５中継電極８５と、第５中継電極８５に接続される遮光膜５０と、遮光膜５０に接続される第４中継電極８４と、遮光膜５０と第４中継電極８４との間に設けられる第４層間絶縁層７４と、ソース領域３１ｓに接続されるデータ線１６と、凹部Ｈ１が形成された第３層間絶縁層７３と、第３層間絶縁層７３に沿って設けられ、第４層間絶縁層７４と同層である第４層間絶縁層７４Ｆと、平面視で凹部Ｈ１と重なり、第３層間絶縁層７３及び第４層間絶縁層７４Ｆを貫通して形成されたコンタクトホールＣ３０を介して走査線１３に接続される出力配線１４と、を有し、出力配線１４を介して走査線１３に走査信号ＳＣを供給する走査線駆動回路４５と、を備える。
【選択図】図５
【特許請求の範囲】
【請求項1】
基板と、
トランジスターと、
前記基板と前記トランジスターとの間に設けられた走査線と、
前記基板と前記走査線との間に設けられた容量素子と、
前記トランジスターの一方のソースドレイン領域と前記容量素子の一方の電極とを第１コンタクトホールを介して電気的に接続する第１導電部材と、
前記第１導電部材に第２コンタクトホールを介して電気的に接続される第２導電部材と、
前記第２導電部材に第３コンタクトホールを介して電気的に接続される第３導電部材と、
前記第２導電部材と前記第３導電部材との間に設けられる第１絶縁層と、
前記トランジスターの他方のソースドレイン領域に第４コンタクトホールを介して電気的に接続される第４導電部材と、
第１開口部が形成された第２絶縁層と、
前記第２絶縁層に沿って設けられ、前記第１絶縁層と同層である第３絶縁層と、
平面視で前記第１開口部と重なり、前記第２絶縁層及び前記第３絶縁層を貫通して形成された第２開口部を介して前記走査線に電気的に接続される配線を有し、前記メタル配線を介して前記走査線に走査信号を供給する走査線駆動回路と、を備える
電気光学装置。
トランジスターと、
前記基板と前記トランジスターとの間に設けられた走査線と、
前記基板と前記走査線との間に設けられた容量素子と、
前記トランジスターの一方のソースドレイン領域と前記容量素子の一方の電極とを第１コンタクトホールを介して電気的に接続する第１導電部材と、
前記第１導電部材に第２コンタクトホールを介して電気的に接続される第２導電部材と、
前記第２導電部材に第３コンタクトホールを介して電気的に接続される第３導電部材と、
前記第２導電部材と前記第３導電部材との間に設けられる第１絶縁層と、
前記トランジスターの他方のソースドレイン領域に第４コンタクトホールを介して電気的に接続される第４導電部材と、
第１開口部が形成された第２絶縁層と、
前記第２絶縁層に沿って設けられ、前記第１絶縁層と同層である第３絶縁層と、
平面視で前記第１開口部と重なり、前記第２絶縁層及び前記第３絶縁層を貫通して形成された第２開口部を介して前記走査線に電気的に接続される配線を有し、前記メタル配線を介して前記走査線に走査信号を供給する走査線駆動回路と、を備える
電気光学装置。
【請求項2】
前記配線は、メタル配線である、
請求項１に記載の電気光学装置。
請求項１に記載の電気光学装置。
【請求項3】
前記走査線は、前記走査線駆動回路の前記配線と平面視で重なる部分において、前記トランジスターと平面視で重なる部分よりも広い幅を有して第１方向に沿って延在し、前記第２開口部は、前記第１方向に沿って複数設けられる、
請求項１に記載の電気光学装置。
請求項１に記載の電気光学装置。
【請求項4】
前記配線は、前記第１方向と交差する第２方向において前記第２開口部よりも広い幅を有して前記第１方向に沿って延在し、複数の前記第２開口部を介して前記走査線と電気的に接続されている、
請求項３に記載の電気光学装置。
請求項３に記載の電気光学装置。
【請求項5】
前記走査線は、前記走査線駆動回路の前記配線と平面視で重なる部分において、前記トランジスターと平面視で重なる部分と前記走査線駆動回路の前記配線と平面視で重なる部分との間の幅よりも広い幅を有して第１方向に沿って延在し、前記第２開口部は、前記第１方向に沿って複数設けられる、
請求項１に記載の電気光学装置。
請求項１に記載の電気光学装置。
【請求項6】
前記走査線は、前記走査線駆動回路の前記配線と平面視で重なる部分において、前記走査線の幅の平均値よりも広い幅を有して第１方向に沿って延在し、前記第２開口部は、前記第１方向に沿って複数設けられる、
請求項１に記載の電気光学装置。
請求項１に記載の電気光学装置。
【請求項7】
前記配線は、前記第１方向と交差する第２方向において前記第２開口部よりも広い幅を有して前記第１方向に沿って延在し、複数の前記第２開口部を介して前記走査線と電気的に接続されている、
請求項５に記載の電気光学装置。
請求項５に記載の電気光学装置。
【請求項8】
前記第３絶縁層は、平面視でゲート電極と重なる領域を有し、前記配線は、前記ゲート電極と前記走査線とに電気的に接続される、
請求項２に記載の電気光学装置。
請求項２に記載の電気光学装置。
【請求項9】
請求項１乃至請求項８のいずれか一項に記載の電気光学装置を備えた電子機器。
【請求項10】
基板上に、容量素子を形成する工程と、
断面視で、前記容量素子と重なる走査線を形成する工程と、
断面視で、前記走査線と重なる第２絶縁層を形成する工程と、
前記第２絶縁層に、第１開口部を形成する工程と、
断面視で、前記第１開口部に沿って第３絶縁層を形成する工程と、
前記第３絶縁層と前記第２絶縁層とを貫通し、前記走査線を露出する第２開口部を形成する工程と、
前記第２開口部を介して、前記走査線に接続され、走査線駆動回路からの走査信号が供給される配線を形成する工程と、を含む、
電気光学装置の製造方法。
断面視で、前記容量素子と重なる走査線を形成する工程と、
断面視で、前記走査線と重なる第２絶縁層を形成する工程と、
前記第２絶縁層に、第１開口部を形成する工程と、
断面視で、前記第１開口部に沿って第３絶縁層を形成する工程と、
前記第３絶縁層と前記第２絶縁層とを貫通し、前記走査線を露出する第２開口部を形成する工程と、
前記第２開口部を介して、前記走査線に接続され、走査線駆動回路からの走査信号が供給される配線を形成する工程と、を含む、
電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電気光学装置、電気光学装置を備えた電子機器、および電気光学装置の製造方法に関する。
【背景技術】
【0002】
従来、特許文献１に示す電気光学装置が知られている。
特許文献１において電気光学装置は、画素領域と周辺領域とを備える。そして、画素領域には、画素電極と、画素トランジスターとしてのＴＦＴ（Thin Film Transistor）と、画素電極とＴＦＴとの間に配置され、ＴＦＴを介して画素電極に画像信号を供給するデータ線と、ＴＦＴと基板との間に配置され、ＴＦＴのゲート電極に走査信号を供給する走査線と、走査線と基板との間に配置され、画素電極に電気的に接続された保持容量と、を備える。周辺領域には、走査線に走査信号を供給する走査線駆動回路を備える。走査線とゲート電極とは、ポリシリコン膜にタングステンのシリサイド膜が積層された二層構造を有している。
特許文献１において電気光学装置は、画素領域と周辺領域とを備える。そして、画素領域には、画素電極と、画素トランジスターとしてのＴＦＴ（Thin Film Transistor）と、画素電極とＴＦＴとの間に配置され、ＴＦＴを介して画素電極に画像信号を供給するデータ線と、ＴＦＴと基板との間に配置され、ＴＦＴのゲート電極に走査信号を供給する走査線と、走査線と基板との間に配置され、画素電極に電気的に接続された保持容量と、を備える。周辺領域には、走査線に走査信号を供給する走査線駆動回路を備える。走査線とゲート電極とは、ポリシリコン膜にタングステンのシリサイド膜が積層された二層構造を有している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－３８２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
走査線駆動回路から供給される走査信号を、ゲート電極層の中継電極を中継して、走査線に供給すると、ゲート電極層と走査線とが、それぞれポリシリコン膜とタングステンシリサイド膜の積層構造であるため、配線抵抗が高くなってしまう。配線抵抗が高くなる理由は、タングステンシリサイド膜とポリシリコン膜との接触抵抗が高いからであり、配線抵抗が高くなることで、走査信号の遅延が大きくなったり、ＴＦＴのＯＮ期間が短くなったりすることが懸念される。
よって、配線抵抗の低い接続構造の開発が必要とされていた。さらには、接続構造は、作りやすいことが要求されていた。
よって、配線抵抗の低い接続構造の開発が必要とされていた。さらには、接続構造は、作りやすいことが要求されていた。
【課題を解決するための手段】
【0005】
本願の一態様に係る電気光学装置は、基板と、トランジスターと、前記基板と前記トランジスターとの間に設けられた走査線と、前記基板と前記走査線との間に設けられた容量素子と、前記トランジスターの一方のソースドレイン領域と前記容量素子の一方の電極とを第１コンタクトホールを介して電気的に接続する第１導電部材と、前記第１導電部材に第２コンタクトホールを介して電気的に接続される第２導電部材と、前記第２導電部材に第３コンタクトホールを介して電気的に接続される第３導電部材と、前記第２導電部材と前記第３導電部材との間に設けられる第１絶縁層と、前記トランジスターの他方のソースドレイン領域に第４コンタクトホールを介して電気的に接続される第４導電部材と、第１開口部が形成された第２絶縁層と、前記第２絶縁層に沿って設けられ、前記第１絶縁層と同層である第３絶縁層と、平面視で前記第１開口部と重なり、前記第２絶縁層及び前記第３絶縁層を貫通して形成された第２開口部を介して前記走査線に電気的に接続される配線を有し、前記メタル配線を介して前記走査線に走査信号を供給する走査線駆動回路と、を備える。
【0006】
本願の一態様に係る電子機器は、上記に記載の電気光学装置を備える。
【0007】
本願の一態様に係る電気光学装置の製造方法は、基板上に、容量素子を形成する工程と、断面視で、前記容量素子と重なる走査線を形成する工程と、断面視で、前記走査線と重なる第２絶縁層を形成する工程と、前記第２絶縁層に、第１開口部を形成する工程と、断面視で、前記第１開口部に沿って第３絶縁層を形成する工程と、前記第３絶縁層と前記第２絶縁層とを貫通し、前記走査線を露出する第２開口部を形成する工程と、前記第２開口部を介して、前記走査線に接続され、走査線駆動回路からの走査信号が供給される配線を形成する工程と、を含む。
【図面の簡単な説明】
【0008】
【図1】実施形態１に係る液晶装置の概略平面図。
【図3】液晶装置の電気的な構成を示す等価回路図。
【図7A】素子基板の製造工程のフローチャート図。
【図7B】素子基板の製造工程のフローチャート図。
【図15】実施形態２に係る素子基板の断面図。
【図20】実施形態３に係る投射型表示装置の概略構成図。
【発明を実施するための形態】
【0009】
以下、本発明の実施形態について、図面を参照して説明する。
ここで、以下の各図においては、各部材を認識可能な程度の大きさにするため、各部材の尺度を実際とは異ならせしめている。
また、各図には、必要に応じて、互いに直交する３つの軸として、Ｘ軸、Ｙ軸、およびＺ軸が図示されている。また、Ｘ軸に沿う一方向をＸ１方向と表記し、Ｘ１方向とは反対の方向をＸ２方向と表記する。同様に、Ｙ軸に沿う一方向をＹ１方向と表記し、Ｙ１方向とは反対の方向をＹ２方向と表記する。Ｚ軸に沿う一方向をＺ１方向と表記し、Ｚ１方向とは反対の方向をＺ２方向と表記する。なお、本明細書において、Ｘ１方向またはＸ２方向を区別しない場合は、Ｘ方向と表記し、Ｙ１方向またはＹ２方向を区別しない場合は、Ｙ方向と表記する。
また、Ｘ軸とＹ軸とを含む面を「ＸＹ面」とも言いい、ＸＹ面をＺ１方向またはＺ２方向に見ることを「平面視」あるいは「平面的」とし、Ｚ軸を含む断面に対して垂直方向から見ることを「断面視」あるいは「断面的」とする。
ここで、以下の各図においては、各部材を認識可能な程度の大きさにするため、各部材の尺度を実際とは異ならせしめている。
また、各図には、必要に応じて、互いに直交する３つの軸として、Ｘ軸、Ｙ軸、およびＺ軸が図示されている。また、Ｘ軸に沿う一方向をＸ１方向と表記し、Ｘ１方向とは反対の方向をＸ２方向と表記する。同様に、Ｙ軸に沿う一方向をＹ１方向と表記し、Ｙ１方向とは反対の方向をＹ２方向と表記する。Ｚ軸に沿う一方向をＺ１方向と表記し、Ｚ１方向とは反対の方向をＺ２方向と表記する。なお、本明細書において、Ｘ１方向またはＸ２方向を区別しない場合は、Ｘ方向と表記し、Ｙ１方向またはＹ２方向を区別しない場合は、Ｙ方向と表記する。
また、Ｘ軸とＹ軸とを含む面を「ＸＹ面」とも言いい、ＸＹ面をＺ１方向またはＺ２方向に見ることを「平面視」あるいは「平面的」とし、Ｚ軸を含む断面に対して垂直方向から見ることを「断面視」あるいは「断面的」とする。
【0010】
さらに、以下の説明において、例えば基板に対して、「基板上に」との記載は、基板の上に接して配置される場合、基板の上に他の構造物等の要素を介して配置される場合、または基板の上に一部が接して配置され、一部が他の要素を介して配置される場合のいずれかを表すものとする。
【0011】
また、「トランジスターの一方のソースドレイン領域」は、トランジスターのソース領域およびドレイン領域のいずれか一方を指すものとし、「トランジスターの他方のソースドレイン領域」は、トランジスターのソース領域およびドレイン領域のいずれか他方を指すものとする。これは、トランジスターを流れる電流の方向が反転する場合、ソース領域とドレイン領域とが入れ替わるためである。なお、以下の説明では、画素電極側に接続されるソースドレイン領域をドレイン領域とし、データ線側に接続されるソースドレイン領域をソース領域として説明する。
【0012】
１．実施形態１
本実施形態では、電気光学装置として、画素ごとにＴＦＴを備えたアクティブ駆動型の液晶装置を例に挙げて説明する。この液晶装置は、例えば、後述する電子機器としての投射型表示装置において、光変調装置として好適に用いることができるものである。
本実施形態では、電気光学装置として、画素ごとにＴＦＴを備えたアクティブ駆動型の液晶装置を例に挙げて説明する。この液晶装置は、例えば、後述する電子機器としての投射型表示装置において、光変調装置として好適に用いることができるものである。
【0013】
１．１．液晶装置の構造の概要
本実施形態に係る電気光学装置としての液晶装置の構造について、図１と図２とを参照して説明する。図１は、実施形態１に係る電気光学装置としての透過型の液晶装置の構成を示す概略平面図である。図２は、図１のII－II線に沿った液晶装置の構造を示す概略断面図である。
本実施形態に係る電気光学装置としての液晶装置の構造について、図１と図２とを参照して説明する。図１は、実施形態１に係る電気光学装置としての透過型の液晶装置の構成を示す概略平面図である。図２は、図１のII－II線に沿った液晶装置の構造を示す概略断面図である。
【0014】
図１および図２に示すように、本実施形態の液晶装置１００は、素子基板１０と、素子基板１０と対向配置された対向基板２０と、素子基板１０、および対向基板２０の間に挟持された電気光学層として液晶層５と、を有している。液晶層５は、正または負の誘電異方性を有する液晶からなる。
【0015】
素子基板１０の基板としての基板１０ａには、例えば、ガラス基板、石英基板などの基板が用いられる。対向基板２０の基板２０ａには、例えば、ガラス基板、石英基板などの透明基板が用いられる。素子基板１０は、平面視における形状が対向基板２０よりも大きい。素子基板１０と対向基板２０とは、対向基板２０の外縁に沿って配置されたシール材６を介して接合されている。
【0016】
シール材６の内側には、マトリクス状に配列した複数の画素Ｐを含む表示領域Ｅが設けられている。表示領域Ｅの外側が周辺領域Ｆである。周辺領域Ｆにおいて、シール材６と表示領域Ｅとの間には、表示領域Ｅの外縁に沿って遮光材料からなる見切り部２３が設けられている。
【0017】
素子基板１０の周辺領域Ｆには、複数の外部接続端子４３が配列した端子部が設けられている。周辺領域Ｆにおいて、該端子部に沿った第１辺Ｋ１とシール材６との間にデータ線駆動回路４７が設けられている。また、周辺領域Ｆにおいて、第１辺Ｋ１に対向する第２辺Ｋ２に沿ったシール材６と表示領域Ｅとの間に検査回路４１が設けられている。
【0018】
周辺領域Ｆにおいて、第１辺Ｋ１と直交し、互いに対向する第３辺Ｋ３および第４辺Ｋ４に沿ったシール材６と表示領域Ｅとの間には、それぞれ走査線駆動回路４５が設けられている。なお、走査線駆動回路４５は、２つある必要はなく、１つのみの構成でもよい。また、周辺領域Ｆには、複数の配線４９が設けられている。
【0019】
図２に示すように、基板１０ａの液晶層５側の面には、画素Ｐごとに設けられた光透過性の画素電極１１、トランジスターとしてのＴＦＴ３０、走査線駆動回路４５、配線４９、および画素電極１１を覆う配向膜１２が設けられている。ＴＦＴ３０および画素電極１１は、画素Ｐの構成要素である。素子基板１０は、基板１０ａ、基板１０ａ上に設けられた画素電極１１、ＴＦＴ３０、走査線駆動回路４５、配線４９、および配向膜１２を含む。
【0020】
基板２０ａの液晶層５側の面には、見切り部２３、絶縁層２５、共通電極としての対向電極２１、および対向電極２１を覆う配向膜２２が設けられている。本実施形態における対向基板２０は、基板２０ａ、見切り部２３、絶縁層２５、対向電極２１、および配向膜２２を含む。なお、本実施形態では、共通電極を対向電極２１として対向基板２０側に設けた例を示したが、共通電極は、素子基板１０側に設けてもよい。
【0021】
図１に示すように、走査線駆動回路４５、および検査回路４１は、平面視で、見切り部２３に重なる。見切り部２３は、対向基板２０側から入射する、図示しないレーザー光源からの光Ｌを、走査線駆動回路４５等の周辺領域Ｆに設けられた周辺回路に入射しないように遮光して、周辺回路が誤動作することを防止する。
【0022】
絶縁層２５は、例えば、光透過性を有する酸化シリコン（ＳｉＯ2）などの無機材料から成る。絶縁層２５は、見切り部２３を被覆すると共に、液晶層５側の表面が平坦となるように設けられている。
【0023】
対向電極２１は、絶縁層２５を被覆すると共に、対向基板２０の四隅に設けられた上下導通部７に電気的に接続されている。上下導通部７は、素子基板１０側の後述する容量配線としての共通配線１８に電気的に接続されている。
【0024】
画素電極１１および対向電極２１は、例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明導電膜から成る。配向膜１２および配向膜２２は、液晶装置１００の光学設計に基づいて選定される。配向膜１２，２２の形成材料としては、酸化シリコンなどの無機配向膜、ポリイミドなどの有機配向膜が挙げられる。
【0025】
このような液晶装置１００は、電圧が印加されない時の画素Ｐの光透過率が、電圧印加時の透過率よりも大きいノーマリーホワイトモードや、電圧が印加されない時の画素Ｐの透過率が、電圧印加時の透過率よりも小さいノーマリーブラックモードの光学設計が採用される。液晶装置１００において、光の入射側と出射側とのそれぞれに図示しない偏光素子が光学設計に応じて配置されている。
【0026】
本実施形態では、配向膜１２，２２として無機配向膜および液晶層５として負の誘電異方性を有する液晶を用い、ノーマリーブラックモードの光学設計が適用された例について説明する。
【0027】
【0028】
図３に示すように、液晶装置１００は、素子基板１０の基板１０ａ上に、ｍ本の走査線１３、ｎ本のデータ線１６、およびｎ本の共通配線１８を有している。走査線１３は、Ｘ１方向に延在している。データ線１６と共通配線１８とは、Ｙ１方向に延在している。
【0029】
走査線駆動回路４５は、転送回路４５１とｍ個の出力回路４５２とｍ本の出力配線１４とを含んで構成される。転送回路４５１は、クロック信号ＣＬＫに同期して開始パルスＳＰを順次にシフトすることでｍ系統の転送信号を生成する。
ｍ系統の転送信号は、それぞれ対応する出力回路４５２に入力され、出力回路４５２は、転送信号に基づいて、走査信号ＳＣを、出力配線１４を介して、走査線１３に出力する。
ｍ系統の転送信号は、それぞれ対応する出力回路４５２に入力され、出力回路４５２は、転送信号に基づいて、走査信号ＳＣを、出力配線１４を介して、走査線１３に出力する。
【0030】
走査線１３は、走査線駆動回路４５の出力配線１４に接続されており、走査線駆動回路４５から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを各画素Ｐに供給する。本実施例では、２つの走査線駆動回路４５は、走査線１３の両端に接続される。なお、２つの走査線駆動回路４５と走査線１３との接続は、これに限らず、例えば、２つの走査線駆動回路４５のうちの片方が、奇数行の走査線１３に接続され、他方が、偶数行の走査線１３に接続されていてもよい。
【0031】
走査線１３とデータ線１６とで区画された領域が画素Ｐとなる。画素Ｐには、画素電極１１、ＴＦＴ３０、および容量素子６０が設けられている。
走査線１３はＴＦＴ３０のゲート電極３２に電気的に接続され、データ線１６はＴＦＴ３０の他方のソースドレイン領域としてのソース領域３１ｓに電気的に接続されている。走査線１３は、同一行に設けられたＴＦＴ３０のオン、オフを一斉に制御する機能を有している。画素電極１１は、ＴＦＴ３０の一方のソースドレイン領域としてのドレイン領域３１ｄに電気的に接続されている。
走査線１３はＴＦＴ３０のゲート電極３２に電気的に接続され、データ線１６はＴＦＴ３０の他方のソースドレイン領域としてのソース領域３１ｓに電気的に接続されている。走査線１３は、同一行に設けられたＴＦＴ３０のオン、オフを一斉に制御する機能を有している。画素電極１１は、ＴＦＴ３０の一方のソースドレイン領域としてのドレイン領域３１ｄに電気的に接続されている。
【0032】
データ線１６は、データ線駆動回路４７に電気的に接続されており、データ線駆動回路４７から供給される画像信号Ｄ１，Ｄ２，…，Ｄｎを画素Ｐに供給する。
走査線１３は、走査線駆動回路４５に電気的に接続されており、走査線駆動回路４５から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを各画素Ｐに供給する。
走査線１３は、走査線駆動回路４５に電気的に接続されており、走査線駆動回路４５から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを各画素Ｐに供給する。
【0033】
データ線駆動回路４７からデータ線１６に供給される画像信号Ｄ１から画像信号Ｄｎは、この順番に線順次にて供給してもよく、互いに隣り合う複数のデータ線１６同士に対してグループごとに供給してもよい。走査線駆動回路４５は、走査線１３に対して、走査信号ＳＣ１から走査信号ＳＣｍを所定のタイミングで線順次にて供給する。
【0034】
ＴＦＴ３０に走査信号ＳＣ１が入力されると、ＴＦＴ３０が、一定期間だけオン状態となる。これにより、データ線１６から供給される画像信号Ｄ１が、所定のタイミングで画素電極１１に書き込まれる。そして、画素電極１１を介して液晶層５に書き込まれた所定レベルの画像信号Ｄ１は、画素電極１１と、液晶層５を介して対向配置された対向電極２１との間で一定期間保持される。
【0035】
保持された画像信号Ｄ１がリークするのを防止するため、画素電極１１と対向電極２１との間に設けられた液晶容量に対して、容量素子６０が電気的に接続されている。容量素子６０の一方の電極は、ＴＦＴ３０のドレイン領域３１ｄと画素電極１１とに電気的に接続され、容量素子６０の他方の電極は、定電位の共通電位が印加される共通配線１８に電気的に接続されている。
【0036】
１．３．素子基板の構成の概要
次に、素子基板１０における画素Ｐの平面的な構成と断面的な構成とについて、図４、図５、および図６を参照して説明する。図４は、図１の表示領域Ｅおよび周辺領域Ｆの一部である領域Ｇに対応する平面図である。図５は図４のＶ－Ｖ線における断面図であり、図６は図４のVI－VI線における断面図である。なお、図５および図６では、配向膜１２の図示を省略している。
次に、素子基板１０における画素Ｐの平面的な構成と断面的な構成とについて、図４、図５、および図６を参照して説明する。図４は、図１の表示領域Ｅおよび周辺領域Ｆの一部である領域Ｇに対応する平面図である。図５は図４のＶ－Ｖ線における断面図であり、図６は図４のVI－VI線における断面図である。なお、図５および図６では、配向膜１２の図示を省略している。
【0037】
図４に示すように、走査線１３は、表示領域Ｅにおいて、第２方向としてのＹ方向に隣り合う２つの画素電極１１の間を遮光するように、第１方向としてのＸ方向に沿って設けられる。また、走査線１３は、４つの画素電極１１が向かい合う箇所において、Ｙ１方向およびＹ２方向に張り出した張り出し部１３ａを有する。張り出し部１３ａと平面視で重なる位置には、ＴＦＴ３０が設けられる。ＴＦＴ３０は、画素コンタクトとしてのコンタクトホールＣ２０を介して、画素電極１１に電気的に接続されている。
【0038】
周辺領域Ｆにおいて、走査線１３は、Ｙ方向に幅広い幅広部１３ｂを有し、幅広部１３ｂは、メタル配線としての出力配線１４と平面視で重なっている。
出力配線１４は、走査線駆動回路４５の走査信号ＳＣの出力線である。出力配線１４は、平面視で、コンタクトホールＣ３０よりも広い幅を有すると共に、Ｘ方向に沿って延在している。なお、出力配線１４の幅は、出力配線１４のＹ方向の長さである。
出力配線１４は、走査線駆動回路４５の走査信号ＳＣの出力線である。出力配線１４は、平面視で、コンタクトホールＣ３０よりも広い幅を有すると共に、Ｘ方向に沿って延在している。なお、出力配線１４の幅は、出力配線１４のＹ方向の長さである。
【0039】
図５および図６に示すように、出力配線１４は、走査線１３よりも上層に設けられている。出力配線１４は、出力配線１４と走査線１３との間の第４層間絶縁層７４Ｆに設けられた凹部Ｈ２に沿って設けられ、凹部Ｈ２の底に設けられた第２開口部としてのコンタクトホールＣ３０を介して、走査線１３とオーミック接触することで、走査線１３に電気的に接続されている。なお、凹部Ｈ２は、第１開口部としての凹部Ｈ１に沿って設けられている。
【0040】
図４に示すように、走査線１３は、Ｘ方向において、複数の幅を有する。なお、走査線１３の幅は、走査線１３のＹ方向の長さである。走査線１３の張り出し部１３ａの幅は、幅Ｗ１である。走査線１３の幅広部１３ｂの幅は、幅Ｗ２である。Ｘ方向に隣り合う２つの張り出し部１３ａの間の走査線１３の幅は、幅Ｗ３、幅Ｗ４、および幅Ｗ５のいずれかである。幅Ｗ３は、コンタクトホールＣ２０とＹ方向に隣り合う部分の幅であり、幅Ｗ５は、張り出し部１３ａと隣り合う部分の幅であり、幅Ｗ４は、Ｙ方向に隣り合う２つの画素電極１１の向かい合う辺に沿って延在する部分の幅である。幅Ｗ６は、張り出し部１３ａと幅広部１３ｂとの間の幅である。
【0041】
本実施形態において、幅Ｗ３は、幅Ｗ４より狭く、幅Ｗ４は、幅Ｗ５よりも狭く、幅Ｗ５は、幅Ｗ１よりも狭く、幅Ｗ１は、幅Ｗ２よりも狭い。また、幅Ｗ６は、幅Ｗ４と同じ幅を有する。なお、張り出し部１３ａの幅Ｗ１は、幅広部１３ｂの幅Ｗ２と同じ幅、または、幅Ｗ２よりも広い幅としてもよい。張り出し部１３ａは、ＴＦＴ３０の遮光膜として機能する部分であるため、可能な限り幅広に形成するからである。
【0042】
走査線１３は、Ｘ方向において、幅Ｗ４を有する部分の長さが、他の幅の部分よりも長いため、走査線１３の幅の平均値は、幅Ｗ４と同程度か、幅Ｗ４よりも少し広い程度ある。よって、幅広部１３ｂの幅Ｗ２は、幅Ｗ３、幅Ｗ４、幅Ｗ６、走査線１３の幅の平均値、幅Ｗ５、および幅Ｗ１よりも広い。幅広部１３ｂは、周辺領域Ｆに配置されるため、幅広部１３ｂの幅Ｗ２を広くしても開口率が低下することがない。よって、幅広部１３ｂの幅Ｗ２を、走査線１３の他の部分の幅に比べて広くとることができる。
【0043】
図５および図６に示すように、素子基板１０は、ベースとなる基板１０ａ上に、複数の機能層を積層した構成を有している。
具体的には、基板１０ａ上に、第１導電層、第２導電層、第３導電層、第４導電層、第５導電層、第６導電層、第７導電層、および画素電極１１が、この順番に積層されている。
具体的には、基板１０ａ上に、第１導電層、第２導電層、第３導電層、第４導電層、第５導電層、第６導電層、第７導電層、および画素電極１１が、この順番に積層されている。
【0044】
第１導電層は、容量素子６０の一方の電極としての第２容量電極６２を含む。
第２導電層は、容量素子６０の他方の電極としての第１容量電極６１を含む。
第３導電層は、遮光部材としての走査線１３を含む。
第４導電層は、ＴＦＴ３０の半導体層３１、ＴＦＴ３０のゲート電極３２、導通部材としての第２中継電極８２および第１導電部材としての第５中継電極８５を含む。
第５導電層は、第２導電部材としての遮光膜５０を含む。
第６導電層は、第４導電部材としてのデータ線１６、第１中継電極８１、第３導電部材としての第４中継電極８４、および出力配線１４を含む。
第７導電層は、容量配線としての共通配線１８および第３中継電極８３を含む。
第２導電層は、容量素子６０の他方の電極としての第１容量電極６１を含む。
第３導電層は、遮光部材としての走査線１３を含む。
第４導電層は、ＴＦＴ３０の半導体層３１、ＴＦＴ３０のゲート電極３２、導通部材としての第２中継電極８２および第１導電部材としての第５中継電極８５を含む。
第５導電層は、第２導電部材としての遮光膜５０を含む。
第６導電層は、第４導電部材としてのデータ線１６、第１中継電極８１、第３導電部材としての第４中継電極８４、および出力配線１４を含む。
第７導電層は、容量配線としての共通配線１８および第３中継電極８３を含む。
【0045】
第１導電層の第２容量電極６２と第２導電層の第１容量電極６１との間には、誘電膜６３が設けられている。
第２導電層と第３導電層との間には、第１層間絶縁層７１が設けられている。
第３導電層と半導体層３１との間には、第２層間絶縁層７２が設けられている。
半導体層３１と第４導電層のゲート電極３２との間には、ゲート絶縁膜３３が設けられている。
第４導電層と第５導電層との間には、第２絶縁層としての第３層間絶縁層７３が設けられている。なお、本実施形態では、第２絶縁層に第２層間絶縁層７２およびゲート絶縁膜３３を含む。
第５導電層と第６導電層との間には、第１絶縁層としての第４層間絶縁層７４および第３絶縁層としての第４層間絶縁層７４Ｆが設けられている。なお、第４層間絶縁層７４Ｆは、第４層間絶縁層７４の一部であり、周辺領域Ｆに位置する部分である。
第６導電層と第７導電層との間には、第５層間絶縁層７５が設けられている。第７導電層と画素電極１１との間には、第６層間絶縁層７６が設けられている。
第２導電層と第３導電層との間には、第１層間絶縁層７１が設けられている。
第３導電層と半導体層３１との間には、第２層間絶縁層７２が設けられている。
半導体層３１と第４導電層のゲート電極３２との間には、ゲート絶縁膜３３が設けられている。
第４導電層と第５導電層との間には、第２絶縁層としての第３層間絶縁層７３が設けられている。なお、本実施形態では、第２絶縁層に第２層間絶縁層７２およびゲート絶縁膜３３を含む。
第５導電層と第６導電層との間には、第１絶縁層としての第４層間絶縁層７４および第３絶縁層としての第４層間絶縁層７４Ｆが設けられている。なお、第４層間絶縁層７４Ｆは、第４層間絶縁層７４の一部であり、周辺領域Ｆに位置する部分である。
第６導電層と第７導電層との間には、第５層間絶縁層７５が設けられている。第７導電層と画素電極１１との間には、第６層間絶縁層７６が設けられている。
【0046】
図５に示すように、基板１０ａには、トレンチ１０ｃが設けられている。容量素子６０の一部は、トレンチ１０ｃの内側に設けられており、静電容量の大容量化が図られている。
容量素子６０は、走査線１３側に配置された第１容量電極６１と、基板１０ａ側に配置された一方の電極としての第２容量電極６２とを有する。
第５中継電極８５は、ＴＦＴ３０のドレイン領域３１ｄに電気的に接続されるとともに、第２層間絶縁層７２および第１層間絶縁層７１に設けられた第１コンタクトホールとしてのコンタクトホールＣ３を介して、容量素子６０の第２容量電極６２に電気的に接続されている。
容量素子６０は、走査線１３側に配置された第１容量電極６１と、基板１０ａ側に配置された一方の電極としての第２容量電極６２とを有する。
第５中継電極８５は、ＴＦＴ３０のドレイン領域３１ｄに電気的に接続されるとともに、第２層間絶縁層７２および第１層間絶縁層７１に設けられた第１コンタクトホールとしてのコンタクトホールＣ３を介して、容量素子６０の第２容量電極６２に電気的に接続されている。
【0047】
遮光膜５０は、第３層間絶縁層７３に設けられた第２コンタクトホールとしてのコンタクトホールＣ５を介して、第５中継電極８５に電気的に接続されている。
第４中継電極８４は、第４層間絶縁層７４に設けられた第３コンタクトホールとしてのコンタクトホールＣ８を介して、遮光膜５０に電気的に接続されている。
第３中継電極８３は、第５層間絶縁層７５に設けられたコンタクトホールＣ１０を介して、第４中継電極８４に電気的に接続されている。
画素電極１１は、第６層間絶縁層７６に設けられたコンタクトホールＣ２０を介して、第３中継電極８３に電気的に接続されている。
第４中継電極８４は、第４層間絶縁層７４に設けられた第３コンタクトホールとしてのコンタクトホールＣ８を介して、遮光膜５０に電気的に接続されている。
第３中継電極８３は、第５層間絶縁層７５に設けられたコンタクトホールＣ１０を介して、第４中継電極８４に電気的に接続されている。
画素電極１１は、第６層間絶縁層７６に設けられたコンタクトホールＣ２０を介して、第３中継電極８３に電気的に接続されている。
【0048】
図６に示すように、データ線１６は、第４層間絶縁層７４および第３層間絶縁層７３に設けられた第４コンタクトホールとしてのコンタクトホールＣ６を介して、ＴＦＴ３０のソース領域３１ｓに電気的に接続されている。
出力配線１４は、データ線１６と同層の第６導電層に設けられる。
出力配線１４は、データ線１６と同層の第６導電層に設けられる。
【0049】
第４層間絶縁層７４Ｆは、第３層間絶縁層７３、ゲート絶縁膜３３、および第２層間絶縁層７２に設けられた凹部Ｈ１を埋めるように、凹部Ｈ１の内側の面に沿って設けられている。
凹部Ｈ１、凹部Ｈ２、およびコンタクトホールＣ３０は、出力配線１４と走査線１３との間において、それぞれ３つ設けられているが、凹部Ｈ１、凹部Ｈ２、およびコンタクトホールＣ３０の数は、それぞれ４つ以上、または、２つ以下であってもよい。
凹部Ｈ１、凹部Ｈ２、およびコンタクトホールＣ３０は、出力配線１４と走査線１３との間において、それぞれ３つ設けられているが、凹部Ｈ１、凹部Ｈ２、およびコンタクトホールＣ３０の数は、それぞれ４つ以上、または、２つ以下であってもよい。
【0050】
１．４．液晶装置の製造方法の概要
次に、本実施形態に係る液晶装置１００の製造方法について説明する。なお、以下では、図７Ａから図１４を参照して説明する。図７Ａおよび図７Ｂは、素子基板の製造工程のフローチャート図である。図８から図１４は、それぞれ図５の素子基板の各製造過程に対応する断面図である。
次に、本実施形態に係る液晶装置１００の製造方法について説明する。なお、以下では、図７Ａから図１４を参照して説明する。図７Ａおよび図７Ｂは、素子基板の製造工程のフローチャート図である。図８から図１４は、それぞれ図５の素子基板の各製造過程に対応する断面図である。
【0051】
素子基板１０は、基本的に、減圧ＣＶＤ（Chemical Vapor Deposition）法、常圧ＣＶＤ法、プラズマＣＶＤ法、フォトリソグラフィ法、スパッタリング法、エッチング法、およびＣＭＰ（Chemical Mechanical Planarization）法など、公知の半導体プロセスで用いられる方法や、これらを組み合せることにより製造することが可能である。以下、好適な製造方法を主体に説明するが、同等な構造を形成可能で、かつ、当該構成における機能、特性を満たせれば、他の製造方法を用いても良い。
【0052】
図７Ａにおいて、ステップＳ１では、基板１０ａにトレンチ１０ｃを形成する。なお、トレンチ１０ｃは、基板１０ａ上に層間絶縁層を成膜して、当該層間絶縁層または当該層間絶縁層と基板１０ａとに、トレンチ１０ｃを設ける構成としてもよい。
【0053】
ステップＳ２では、トレンチ１０ｃに容量素子６０を形成する。
まず、トレンチ１０ｃの内壁を含む基板１０ａ上に、導電性のポリシリコン膜からなる第２容量電極６２を形成する。基板１０ａ上に、リンを含んだデポポリシリコンからなる第１導電層を５０ｎｍから１００ｎｍの膜厚に成膜したのち、ドライエッチングによって、所望の形状にパターニングすることで、第２容量電極６２が、形成される。
まず、トレンチ１０ｃの内壁を含む基板１０ａ上に、導電性のポリシリコン膜からなる第２容量電極６２を形成する。基板１０ａ上に、リンを含んだデポポリシリコンからなる第１導電層を５０ｎｍから１００ｎｍの膜厚に成膜したのち、ドライエッチングによって、所望の形状にパターニングすることで、第２容量電極６２が、形成される。
【0054】
第２容量電極６２を形成した後、第２容量電極６２の一部を覆う酸化膜の島７１ａを形成する。酸化膜の島７１ａは、ＴＥＯＳ（Tetraethyl Orthosilicate）膜、またはＨＴＯ（High Temperature Oxide）膜等の酸化シリコン膜を１００ｎｍ程度の膜厚に成膜した後、パターニングして形成する。酸化膜の島７１ａは、後述するコンタクトホールＣ３を設ける位置に配置され、後述する第１容量電極６１をパターニングする際に、第２容量電極６２を保護するためのエッチングストッパー膜として機能する。
【0055】
第２容量電極６２上に、誘電膜６３として、酸化シリコン（ＳｉＯ2）膜、シリコン窒化（ＳｉＮ）膜、または金属酸化膜（ＨｆＯ2、ＺｒＯ2）などを２０ｎｍの膜厚に成膜する。その後、誘電膜６３上に、リンを含んだデポポリシリコンからなる第２導電層を５０ｎｍから１００ｎｍの膜厚に成膜したのち、ドライエッチングによって、パターニングすることで、第１容量電極６１を形成する。
【0056】
ステップＳ３では、第１層間絶縁層７１を形成する。図８は、図５の素子基板のステップＳ３の工程に対応した断面図である。
図８に示すように、第１層間絶縁層７１は、例えば、ＴＥＯＳを原料とする酸化シリコン膜からなり、第１容量電極６１および基板１０ａの表示領域Ｅおよび周辺領域Ｆ上に、４００ｎｍから６００ｎｍの膜厚に形成される。
図８に示すように、第１層間絶縁層７１は、例えば、ＴＥＯＳを原料とする酸化シリコン膜からなり、第１容量電極６１および基板１０ａの表示領域Ｅおよび周辺領域Ｆ上に、４００ｎｍから６００ｎｍの膜厚に形成される。
【0057】
ステップＳ４では、走査線１３を形成する。図９は、図５の素子基板のステップＳ４の工程に対応した断面図である。
図９に示すように、第１層間絶縁層７１上に、タングステンシリサイド（ＷＳｉ）膜からなる第３導電層を１００ｎｍから４００ｎｍの膜厚に成膜し、その後、パターニングすることで、走査線１３を形成する。走査線１３は、遮光性を有する。
図４に示したように、走査線１３は、表示領域Ｅにおいて、張り出し部１３ａを有するようにパターニングされる。また、走査線１３は、周辺領域Ｆにおいて、幅広部１３ｂを有するようにパターニングされる。前述したように、走査線１３の幅は、周辺領域Ｆの幅Ｗ２が、表示領域Ｅにおける幅Ｗ３、幅Ｗ４、幅Ｗ６、走査線１３の幅の平均値、幅Ｗ５、および幅Ｗ１よりも、広くなるように、パターニングされる。
図９に示すように、第１層間絶縁層７１上に、タングステンシリサイド（ＷＳｉ）膜からなる第３導電層を１００ｎｍから４００ｎｍの膜厚に成膜し、その後、パターニングすることで、走査線１３を形成する。走査線１３は、遮光性を有する。
図４に示したように、走査線１３は、表示領域Ｅにおいて、張り出し部１３ａを有するようにパターニングされる。また、走査線１３は、周辺領域Ｆにおいて、幅広部１３ｂを有するようにパターニングされる。前述したように、走査線１３の幅は、周辺領域Ｆの幅Ｗ２が、表示領域Ｅにおける幅Ｗ３、幅Ｗ４、幅Ｗ６、走査線１３の幅の平均値、幅Ｗ５、および幅Ｗ１よりも、広くなるように、パターニングされる。
【0058】
ステップＳ５では、第２層間絶縁層７２を形成する。図１０に示すように、第２層間絶縁層７２は、例えば、ＴＥＯＳ膜からなり、走査線１３上に、２００ｎｍから６００ｎｍの膜厚に形成される。
ステップＳ６では、ＴＦＴ３０の半導体層３１を形成する。図１０に示すように、半導体層３１は、ポリシリコンからなり、第２層間絶縁層７２上に、アモルファスシリコンを成膜した後、熱処理すること形成される。
ステップＳ６では、ＴＦＴ３０の半導体層３１を形成する。図１０に示すように、半導体層３１は、ポリシリコンからなり、第２層間絶縁層７２上に、アモルファスシリコンを成膜した後、熱処理すること形成される。
【0059】
ステップＳ７では、コンタクトホールＣ１，Ｃ２，Ｃ３，Ｃ４を形成する。
図１０に示すように、半導体層３１上に、ゲート絶縁膜３３を形成する。その後、コンタクトホールＣ１，Ｃ２，Ｃ３，Ｃ４を形成する。
ゲート絶縁膜３３は、ＨＴＯ膜からなり、半導体層３１上に、３０ｎｍから１００ｎｍの膜厚に成膜される。
図１０に示すように、半導体層３１上に、ゲート絶縁膜３３を形成する。その後、コンタクトホールＣ１，Ｃ２，Ｃ３，Ｃ４を形成する。
ゲート絶縁膜３３は、ＨＴＯ膜からなり、半導体層３１上に、３０ｎｍから１００ｎｍの膜厚に成膜される。
【0060】
コンタクトホールＣ１，Ｃ２は、ゲート絶縁膜３３と第２層間絶縁層７２とを貫通して、コンタクトホールＣ１，Ｃ２の底に、走査線１３を露出する。
コンタクトホールＣ３は、ゲート絶縁膜３３、第２層間絶縁層７２、第１層間絶縁層７１、および酸化膜の島７１ａを貫通して、コンタクトホールＣ３の底に、容量素子６０の第２容量電極６２を露出する。なお、コンタクトホールＣ３の内側には、半導体層３１のドレイン領域３１ｄが露出している。また、コンタクトホールＣ３の入り口において、半導体層３１のドレイン領域３１ｄを覆うゲート絶縁膜３３の一部が、剥離され、半導体層３１のドレイン領域３１ｄが露出した状態になっている。
コンタクトホールＣ３は、ゲート絶縁膜３３、第２層間絶縁層７２、第１層間絶縁層７１、および酸化膜の島７１ａを貫通して、コンタクトホールＣ３の底に、容量素子６０の第２容量電極６２を露出する。なお、コンタクトホールＣ３の内側には、半導体層３１のドレイン領域３１ｄが露出している。また、コンタクトホールＣ３の入り口において、半導体層３１のドレイン領域３１ｄを覆うゲート絶縁膜３３の一部が、剥離され、半導体層３１のドレイン領域３１ｄが露出した状態になっている。
【0061】
コンタクトホールＣ４は、ゲート絶縁膜３３、第２層間絶縁層７２、および第１層間絶縁層７１を貫通して、コンタクトホールＣ４の底に、容量素子６０の第１容量電極６１を露出する。
【0062】
ステップＳ８では、ゲート電極３２、第２中継電極８２、および第５中継電極８５を形成する。
まず、ゲート絶縁膜３３上およびコンタクトホールＣ１，Ｃ２，Ｃ３，Ｃ４の内部に、導電性のポリシリコン膜と、遮光性の導電膜であるタングステンシリサイド膜とからなる２層構造の第４導電層を形成する。コンタクトホールＣ３，Ｃ４は、高アスペクト比のコンタクトホールであるため、コンタクトホールＣ３，Ｃ４の内側への付きまわり性を考慮して、最初に、リンを含んだデポポリシリコンを成膜し、次に、遮光性の導電膜であるタングステンシリサイド膜を積層する。
まず、ゲート絶縁膜３３上およびコンタクトホールＣ１，Ｃ２，Ｃ３，Ｃ４の内部に、導電性のポリシリコン膜と、遮光性の導電膜であるタングステンシリサイド膜とからなる２層構造の第４導電層を形成する。コンタクトホールＣ３，Ｃ４は、高アスペクト比のコンタクトホールであるため、コンタクトホールＣ３，Ｃ４の内側への付きまわり性を考慮して、最初に、リンを含んだデポポリシリコンを成膜し、次に、遮光性の導電膜であるタングステンシリサイド膜を積層する。
【0063】
第４導電層を成膜した後、第４導電層を、パターニングすることで、ゲート電極３２、第２中継電極８２、および第５中継電極８５を形成する。また、ゲート電極３２は、コンタクトホールＣ１およびＣ２を介して、走査線１３と電気的に接続される。
【0064】
第２中継電極８２は、コンタクトホールＣ４を介して、容量素子６０の第１容量電極６１と電気的に接続される。
第５中継電極８５は、コンタクトホールＣ３を介して、容量素子６０の第２容量電極６２に電気的に接続される。
第５中継電極８５は、コンタクトホールＣ３を介して、容量素子６０の第２容量電極６２に電気的に接続される。
【0065】
ステップＳ９では、第３層間絶縁層７３を形成する。図１０は、図５の素子基板のステップＳ９の工程に対応した断面図である。
第３層間絶縁層７３は、ＴＥＯＳ膜からなり、ゲート電極３２、第２中継電極８２、および第５中継電極８５上に、２００ｎｍから４００ｎｍの膜厚に形成される。
第３層間絶縁層７３は、ＴＥＯＳ膜からなり、ゲート電極３２、第２中継電極８２、および第５中継電極８５上に、２００ｎｍから４００ｎｍの膜厚に形成される。
【0066】
ステップＳ３からステップＳ９までの工程によって、周辺領域Ｆには、基板１０ａ上に、第１層間絶縁層７１、走査線１３、第２層間絶縁層７２、ゲート絶縁膜３３、および第３層間絶縁層７３が、この順番に積層される。
【0067】
ステップＳ１０では、凹部Ｈ１とコンタクトホールＣ５を形成する。図１１は、図５の素子基板のステップＳ１０の工程に対応した断面図である。
本実施形態において、凹部Ｈ１とコンタクトホールＣ５とは、同じ工程で形成される。
図１１に示すように、凹部Ｈ１は、第３層間絶縁層７３、ゲート絶縁膜３３を貫通して、第２層間絶縁層７２の厚さ方向の途中までの深さに形成される。凹部Ｈ１は、平面視で、走査線１３の幅広部１３ｂと重なる位置に、所定の間隔を開けて、３つ形成される。なお、凹部Ｈ１の数は、３つに限定されない。
コンタクトホールＣ５は、第３層間絶縁層７３を貫通して、第５中継電極８５を露出するように形成される。
本実施形態において、凹部Ｈ１とコンタクトホールＣ５とは、同じ工程で形成される。
図１１に示すように、凹部Ｈ１は、第３層間絶縁層７３、ゲート絶縁膜３３を貫通して、第２層間絶縁層７２の厚さ方向の途中までの深さに形成される。凹部Ｈ１は、平面視で、走査線１３の幅広部１３ｂと重なる位置に、所定の間隔を開けて、３つ形成される。なお、凹部Ｈ１の数は、３つに限定されない。
コンタクトホールＣ５は、第３層間絶縁層７３を貫通して、第５中継電極８５を露出するように形成される。
【0068】
ステップＳ１１では、遮光膜５０を形成する。
まず、第３層間絶縁層７３上およびコンタクトホールＣ５の内部に、遮光性の導電膜であるタングステンシリサイド膜等の金属膜からなる第５導電層を１００ｎｍから４００ｎｍの膜厚に成膜する。その後、第５導電層を、パターニングして、遮光膜５０を形成する。
遮光膜５０は、コンタクトホールＣ５を介して、第５中継電極８５に電気的に接続される。これによって、遮光膜５０は、第５中継電極８５を介して、容量素子６０の第２容量電極６２に電気的に接続される。
まず、第３層間絶縁層７３上およびコンタクトホールＣ５の内部に、遮光性の導電膜であるタングステンシリサイド膜等の金属膜からなる第５導電層を１００ｎｍから４００ｎｍの膜厚に成膜する。その後、第５導電層を、パターニングして、遮光膜５０を形成する。
遮光膜５０は、コンタクトホールＣ５を介して、第５中継電極８５に電気的に接続される。これによって、遮光膜５０は、第５中継電極８５を介して、容量素子６０の第２容量電極６２に電気的に接続される。
【0069】
ステップＳ１２では、第４層間絶縁層７４を形成する。図１２は、図５の素子基板のステップＳ１２の工程に対応した断面図である。
第４層間絶縁層７４は、ＴＥＯＳ膜からなり、遮光膜５０上および第３層間絶縁層７３上に、５００ｎｍから１０００ｎｍの膜厚に形成される。
第４層間絶縁層７４は、ＴＥＯＳ膜からなり、遮光膜５０上および第３層間絶縁層７３上に、５００ｎｍから１０００ｎｍの膜厚に形成される。
【0070】
第４層間絶縁層７４Ｆは、第４層間絶縁層７４のうちの周辺領域Ｆに設けられた部分である。図１２に示すように、周辺領域Ｆにおいて、第４層間絶縁層７４Ｆは、凹部Ｈ１の内側の面に沿って形成される。これによって、第４層間絶縁層７４Ｆは、凹部Ｈ１の形状を反映した凹部Ｈ２を有するように形成される。
【0071】
ステップＳ１３では、コンタクトホールＣ３０，Ｃ６，Ｃ７，Ｃ８を形成する。図１３は、図５の素子基板のステップＳ１３の工程に対応した断面図である。
図１３に示すように、コンタクトホールＣ３０は、凹部Ｈ２の底に設けられ、第４層間絶縁層７４Ｆおよび第２層間絶縁層７２を貫通して、コンタクトホールＣ３０の底に、走査線１３の幅広部１３ｂを露出する。
図１３に示すように、コンタクトホールＣ３０は、凹部Ｈ２の底に設けられ、第４層間絶縁層７４Ｆおよび第２層間絶縁層７２を貫通して、コンタクトホールＣ３０の底に、走査線１３の幅広部１３ｂを露出する。
【0072】
コンタクトホールＣ６は、図６に示すように、第４層間絶縁層７４、および第３層間絶縁層７３を貫通して、コンタクトホールＣ６の底に、ＴＦＴ３０のソース領域３１ｓを露出する。
図１３に示すように、コンタクトホールＣ７は、第４層間絶縁層７４および第３層間絶縁層７３を貫通して、コンタクトホールＣ７の底に、第２中継電極８２を露出する。
コンタクトホールＣ８は、第４層間絶縁層７４を貫通して、コンタクトホールＣ８の底に、遮光膜５０を露出する。
図１３に示すように、コンタクトホールＣ７は、第４層間絶縁層７４および第３層間絶縁層７３を貫通して、コンタクトホールＣ７の底に、第２中継電極８２を露出する。
コンタクトホールＣ８は、第４層間絶縁層７４を貫通して、コンタクトホールＣ８の底に、遮光膜５０を露出する。
【0073】
ステップＳ１４では、出力配線１４、データ線１６、第１中継電極８１、および第４中継電極８４を形成する。図１４は、図５の素子基板のステップＳ１４の工程に対応した断面図である。
まず、第４層間絶縁層７４，７４Ｆ上およびコンタクトホールＣ３０，Ｃ６，Ｃ７，Ｃ８の内部に、アルミニウム合金膜または窒化チタン膜とアルミニウム膜とが２層から４層に積層された複層膜からなる第６導電層を形成する。
まず、第４層間絶縁層７４，７４Ｆ上およびコンタクトホールＣ３０，Ｃ６，Ｃ７，Ｃ８の内部に、アルミニウム合金膜または窒化チタン膜とアルミニウム膜とが２層から４層に積層された複層膜からなる第６導電層を形成する。
【0074】
第６導電層を成膜した後、第６導電層をパターニングすることで、出力配線１４、データ線１６、第１中継電極８１、および第４中継電極８４を形成する。
図１４に示すように、出力配線１４は、凹部Ｈ２およびコンタクトホールＣ３０の内側の面に成膜されて、コンタクトホールＣ３０の底に露出した走査線１３の幅広部１３ｂに電気的に接続される。なお、出力配線１４は、前述したように走査線駆動回路４５の出力線であり、走査線駆動回路４５の走査信号ＳＣの出力回路４５２に接続されている。
これによって、走査線駆動回路４５から出力された走査信号ＳＣは、出力配線１４を介して、走査線１３に供給される。
図１４に示すように、出力配線１４は、凹部Ｈ２およびコンタクトホールＣ３０の内側の面に成膜されて、コンタクトホールＣ３０の底に露出した走査線１３の幅広部１３ｂに電気的に接続される。なお、出力配線１４は、前述したように走査線駆動回路４５の出力線であり、走査線駆動回路４５の走査信号ＳＣの出力回路４５２に接続されている。
これによって、走査線駆動回路４５から出力された走査信号ＳＣは、出力配線１４を介して、走査線１３に供給される。
【0075】
データ線１６は、コンタクトホールＣ６の内部に成膜されて、コンタクトホールＣ６の底に露出した半導体層３１のソース領域３１ｓに電気的に接続される。
第１中継電極８１は、コンタクトホールＣ７の内部に成膜されて、コンタクトホールＣ７の底に露出した第２中継電極８２に、電気的に接続される。
第４中継電極８４は、コンタクトホールＣ８の内部に成膜されて、コンタクトホールＣ８の底に露出した遮光膜５０に電気的に接続される。
第１中継電極８１は、コンタクトホールＣ７の内部に成膜されて、コンタクトホールＣ７の底に露出した第２中継電極８２に、電気的に接続される。
第４中継電極８４は、コンタクトホールＣ８の内部に成膜されて、コンタクトホールＣ８の底に露出した遮光膜５０に電気的に接続される。
【0076】
ステップＳ１５では、第５層間絶縁層７５を形成する。
第５層間絶縁層７５は、ＴＥＯＳ膜からなり、出力配線１４、データ線１６、第１中継電極８１、および第４中継電極８４上に、５００ｎｍから１０００ｎｍの膜厚に形成される。
第５層間絶縁層７５は、ＴＥＯＳ膜からなり、出力配線１４、データ線１６、第１中継電極８１、および第４中継電極８４上に、５００ｎｍから１０００ｎｍの膜厚に形成される。
【0077】
ステップＳ１６では、共通配線１８および第３中継電極８３を形成する。
まず、第５層間絶縁層７５に、コンタクトホールＣ９，Ｃ１０を形成する。
コンタクトホールＣ９は、第５層間絶縁層７５を貫通して、コンタクトホールＣ９の底に第１中継電極８１を露出する。
コンタクトホールＣ１０は、第５層間絶縁層７５を貫通して、コンタクトホールＣ１０の底に第４中継電極８４を露出する。
まず、第５層間絶縁層７５に、コンタクトホールＣ９，Ｃ１０を形成する。
コンタクトホールＣ９は、第５層間絶縁層７５を貫通して、コンタクトホールＣ９の底に第１中継電極８１を露出する。
コンタクトホールＣ１０は、第５層間絶縁層７５を貫通して、コンタクトホールＣ１０の底に第４中継電極８４を露出する。
【0078】
次に、第５層間絶縁層７５上およびコンタクトホールＣ９，Ｃ１０の内部に、アルミニウム合金膜または窒化チタン膜とアルミニウム膜とが２層から４層に積層された複層膜からなる第７導電層を形成する。
第７導電層を成膜した後、第７導電層をパターニングすることで、共通配線１８および第３中継電極８３を形成する。
第３中継電極８３は、コンタクトホールＣ１０の内部に成膜されて、コンタクトホールＣ１０の底に露出した第４中継電極８４に電気的に接続される。
第７導電層を成膜した後、第７導電層をパターニングすることで、共通配線１８および第３中継電極８３を形成する。
第３中継電極８３は、コンタクトホールＣ１０の内部に成膜されて、コンタクトホールＣ１０の底に露出した第４中継電極８４に電気的に接続される。
【0079】
ステップＳ１７では、第６層間絶縁層７６を形成する。
第６層間絶縁層７６は、ＴＥＯＳ膜からなり、共通配線１８および第３中継電極８３上に、第６層間絶縁層７６を５００ｎｍから１０００ｎｍの膜厚に形成する。
第６層間絶縁層７６は、ＴＥＯＳ膜からなり、共通配線１８および第３中継電極８３上に、第６層間絶縁層７６を５００ｎｍから１０００ｎｍの膜厚に形成する。
【0080】
ステップＳ１８では、画素電極１１を形成する。
まず、第６層間絶縁層７６に、コンタクトホールＣ２０を形成する。コンタクトホールＣ２０は、第６層間絶縁層７６を貫通して、コンタクトホールＣ２０の底に第３中継電極８３を露出する。
次に、第６層間絶縁層７６上およびコンタクトホールＣ２０の内部にＩＴＯを成膜して、パターニングすることで、画素Ｐ毎に画素電極１１を形成する。
まず、第６層間絶縁層７６に、コンタクトホールＣ２０を形成する。コンタクトホールＣ２０は、第６層間絶縁層７６を貫通して、コンタクトホールＣ２０の底に第３中継電極８３を露出する。
次に、第６層間絶縁層７６上およびコンタクトホールＣ２０の内部にＩＴＯを成膜して、パターニングすることで、画素Ｐ毎に画素電極１１を形成する。
【0081】
以上、述べたとおり、本実施形態の電気光学装置としての液晶装置１００によれば、以下の効果を得ることができる。
本実施形態の液晶装置１００は、基板としての基板１０ａと、トランジスターとしてのＴＦＴ３０と、基板１０ａとＴＦＴ３０との間に設けられた走査線１３と、基板１０ａと走査線１３との間に設けられた容量素子６０と、ＴＦＴ３０の一方のソースドレイン領域としてのドレイン領域３１ｄと容量素子６０の一方の電極としての第２容量電極６２とを第１コンタクトホールとしてのコンタクトホールＣ３を介して電気的に接続する第１導電部材としての第５中継電極８５と、第５中継電極８５に第２コンタクトホールとしてのコンタクトホールＣ５を介して電気的に接続される第２導電部材としての遮光膜５０と、遮光膜５０に第３コンタクトホールとしてのコンタクトホールＣ８を介して電気的に接続される第３導電部材としての第４中継電極８４と、遮光膜５０と第４中継電極８４との間に設けられる第１絶縁層としての第４層間絶縁層７４と、ＴＦＴ３０の他方のソースドレイン領域としてのソース領域３１ｓに第４コンタクトホールとしてのコンタクトホールＣ６を介して電気的に接続される第４導電部材としてのデータ線１６と、第１開口部としての凹部Ｈ１が形成された第２絶縁層としての第３層間絶縁層７３と、第３層間絶縁層７３に沿って設けられ、第１絶縁層と同層である第３絶縁層としての第４層間絶縁層７４Ｆと、平面視で凹部Ｈ１と重なり、第３層間絶縁層７３及び第４層間絶縁層７４Ｆを貫通して形成された第２開口部としてのコンタクトホールＣ３０を介して走査線１３と電気的に接続される配線としての出力配線１４を有し、出力配線１４を介して走査線１３に走査信号ＳＣを供給する走査線駆動回路４５と、を備える。
本実施形態の液晶装置１００は、基板としての基板１０ａと、トランジスターとしてのＴＦＴ３０と、基板１０ａとＴＦＴ３０との間に設けられた走査線１３と、基板１０ａと走査線１３との間に設けられた容量素子６０と、ＴＦＴ３０の一方のソースドレイン領域としてのドレイン領域３１ｄと容量素子６０の一方の電極としての第２容量電極６２とを第１コンタクトホールとしてのコンタクトホールＣ３を介して電気的に接続する第１導電部材としての第５中継電極８５と、第５中継電極８５に第２コンタクトホールとしてのコンタクトホールＣ５を介して電気的に接続される第２導電部材としての遮光膜５０と、遮光膜５０に第３コンタクトホールとしてのコンタクトホールＣ８を介して電気的に接続される第３導電部材としての第４中継電極８４と、遮光膜５０と第４中継電極８４との間に設けられる第１絶縁層としての第４層間絶縁層７４と、ＴＦＴ３０の他方のソースドレイン領域としてのソース領域３１ｓに第４コンタクトホールとしてのコンタクトホールＣ６を介して電気的に接続される第４導電部材としてのデータ線１６と、第１開口部としての凹部Ｈ１が形成された第２絶縁層としての第３層間絶縁層７３と、第３層間絶縁層７３に沿って設けられ、第１絶縁層と同層である第３絶縁層としての第４層間絶縁層７４Ｆと、平面視で凹部Ｈ１と重なり、第３層間絶縁層７３及び第４層間絶縁層７４Ｆを貫通して形成された第２開口部としてのコンタクトホールＣ３０を介して走査線１３と電気的に接続される配線としての出力配線１４を有し、出力配線１４を介して走査線１３に走査信号ＳＣを供給する走査線駆動回路４５と、を備える。
【0082】
このように本実施形態の液晶装置１００は、第２絶縁層としての第３層間絶縁層７３に第１開口部としての凹部Ｈ１を設け、平面視で凹部Ｈ１と重なり、第３層間絶縁層７３及び第３絶縁層としての第４層間絶縁層７４Ｆを貫通して形成された第２開口部としてのコンタクトホールＣ３０を介して、走査線駆動回路４５の出力配線１４を、走査線１３に電気的に接続する。よって、走査線駆動回路４５と走査線１３との間の配線抵抗を低くすることができる。さらには、作りやすい構造とすることができる。
【0083】
本実施形態の液晶装置１００は、さらに、配線としての出力配線１４は、メタル配線である。
よって、出力配線１４の配線抵抗を低くすることができる。
よって、出力配線１４の配線抵抗を低くすることができる。
【0084】
本実施形態の液晶装置１００は、さらに、走査線１３は、走査線駆動回路４５の配線としての出力配線１４と平面視で重なる部分としての幅広部１３ｂにおいて、ＴＦＴ３０と平面視で重なる部分としての張り出し部１３ａよりも広い幅Ｗ２を有して第１方向としてのＸ方向に沿って延在し、コンタクトホールＣ３０は、Ｘ方向に沿って複数設けられる。
このように、走査線１３の幅広部１３ｂの幅Ｗ２を、張り出し部１３ａの幅Ｗ１よりも広くすることで、走査線１３の配線抵抗を低くすることができると共に、作りやすい構造とすることができる。
このように、走査線１３の幅広部１３ｂの幅Ｗ２を、張り出し部１３ａの幅Ｗ１よりも広くすることで、走査線１３の配線抵抗を低くすることができると共に、作りやすい構造とすることができる。
【0085】
本実施形態の液晶装置１００は、さらに、配線としての出力配線１４は、第１方向としてのＸ方向と交差する第２方向としてのＹ方向において第２開口部としてのコンタクトホールＣ３０よりも広い幅を有してＸ方向に沿って延在し、複数のコンタクトホールＣ３０を介して走査線１３と電気的に接続されている。
このように、出力配線１４の幅を、コンタクトホールＣ３０よりも広くすることで、出力配線１４の配線抵抗を低くすることができると共に、作りやすい構造とすることができる。
このように、出力配線１４の幅を、コンタクトホールＣ３０よりも広くすることで、出力配線１４の配線抵抗を低くすることができると共に、作りやすい構造とすることができる。
【0086】
本実施形態の液晶装置１００は、さらに、走査線１３は、走査線駆動回路４５の配線としての出力配線１４と平面視で重なる部分としての幅広部１３ｂにおいて、ＴＦＴ３０と平面視で重なる部分としての張り出し部１３ａと幅広部１３ｂとの間の幅Ｗ６よりも広い幅Ｗ２を有してＸ方向に沿って延在し、第２開口部としてのコンタクトホールＣ３０は、Ｘ方向に沿って複数設けられる。
このように、走査線１３の幅広部１３ｂの幅Ｗ２を、幅Ｗ６よりも広くし、かつ、コンタクトホールＣ３０を複数設けることで、走査線１３の配線抵抗を低くすることができると共に、作りやすい構造とすることができる。
このように、走査線１３の幅広部１３ｂの幅Ｗ２を、幅Ｗ６よりも広くし、かつ、コンタクトホールＣ３０を複数設けることで、走査線１３の配線抵抗を低くすることができると共に、作りやすい構造とすることができる。
【0087】
本実施形態の液晶装置１００は、さらに、走査線１３は、走査線駆動回路４５の配線としての出力配線１４と平面視で重なる部分としての幅広部１３ｂにおいて、走査線１３の幅の平均値よりも広い幅を有して第１方向に沿って延在し、第２開口部としてのコンタクトホールＣ３０は、Ｘ方向に沿って複数設けられる。
このように、走査線１３の幅広部１３ｂの幅Ｗ２を、走査線１３の幅の平均値よりも広くし、かつ、コンタクトホールＣ３０を複数設けることで、走査線１３の配線抵抗を低くすることができると共に、作りやすい構造とすることができる。
このように、走査線１３の幅広部１３ｂの幅Ｗ２を、走査線１３の幅の平均値よりも広くし、かつ、コンタクトホールＣ３０を複数設けることで、走査線１３の配線抵抗を低くすることができると共に、作りやすい構造とすることができる。
【0088】
本実施形態の液晶装置１００は、さらに、配線としての出力配線１４は、第１方向としてのＸ方向と交差する第２方向としてのＹ方向において第２開口部としてのコンタクトホールＣ３０よりも広い幅を有してＸ方向に沿って延在し、複数のコンタクトホールＣ３０を介して走査線１３と電気的に接続されている、。
よって、配線抵抗を低くすることができる。
よって、配線抵抗を低くすることができる。
【0089】
本実施形態の電気光学装置としての液晶装置１００の製造方法は、基板１０ａ上に、容量素子６０を形成する工程と、断面視で、容量素子６０と重なる走査線１３を形成する工程と、断面視で、走査線１３と重なる第２絶縁層としての第３層間絶縁層７３を形成する工程と、第３層間絶縁層７３に、第１開口部としての凹部Ｈ１を形成する工程と、断面視で、凹部Ｈ１に沿って第３絶縁層としての第４層間絶縁層７４Ｆを形成する工程と、第４層間絶縁層７４Ｆと第３層間絶縁層７３とを貫通し、走査線１３を露出する第２開口部としてのコンタクトホールＣ３０を形成する工程と、コンタクトホールＣ３０を介して、走査線１３に接続され、走査線駆動回路４５からの走査信号ＳＣが供給されるメタル配線としての出力配線１４を形成する工程と、を含む。
【0090】
このように本実施形態の液晶装置１００の製造方法は、第２絶縁層としての第３層間絶縁層７３に第１開口部としての凹部Ｈ１を設け、第３層間絶縁層７３及び第３絶縁層としての第４層間絶縁層７４Ｆを貫通して、走査線１３を露出する第２開口部としてのコンタクトホールＣ３０を設け、コンタクトホールＣ３０を介して、走査線駆動回路４５の出力配線１４を、走査線１３に接続する。よって、出力配線１４と走査線１３とを接続するための工程を別途設けることなく、出力配線１４と走査線１３とを接続することができので、作りやすい構造とすることができる。さらには、配線抵抗が低い構造とすることができる。
【0091】
２．実施形態２
次に、実施形態２に係る素子基板について、図１５から図１９を参照して説明する。図１５は、実施形態２に係る素子基板の断面図である。図１６から図１９は、それぞれ図１５の素子基板の各製造過程に対応する断面図である。
次に、実施形態２に係る素子基板について、図１５から図１９を参照して説明する。図１５は、実施形態２に係る素子基板の断面図である。図１６から図１９は、それぞれ図１５の素子基板の各製造過程に対応する断面図である。
【0092】
実施形態２は、出力配線１４が、周辺領域Ｆにおいて、走査線１３とゲート電極３２との両方にオーミック接触している点で、実施形態１と異なる。よって、実施形態２では、出力配線１４から供給される走査信号ＳＣは、周辺領域Ｆにおいて、走査線１３とゲート電極３２との両方に直接供給される。
なお、以下の説明では、実施形態１と同一の構成には同一の符号を使用して、重複する説明は省略する。
なお、以下の説明では、実施形態１と同一の構成には同一の符号を使用して、重複する説明は省略する。
【0093】
図１５に示すように、周辺領域Ｆにおいて、出力配線１４は、データ線１６と同層の第６導電層に設けられる。
出力配線１４は、第４層間絶縁層７４Ｆ、第３層間絶縁層７３、ゲート絶縁膜３３、および第２層間絶縁層７２に設けられた第２開口部としてのコンタクトホールＣ４０の内壁に設けられる部分を有する。
出力配線１４は、第４層間絶縁層７４Ｆ、第３層間絶縁層７３、ゲート絶縁膜３３、および第２層間絶縁層７２に設けられた第２開口部としてのコンタクトホールＣ４０の内壁に設けられる部分を有する。
【0094】
コンタクトホールＣ４０は、その内壁にゲート電極３２と走査線１３とを露出し、出力配線１４は、コンタクトホールＣ４０の内壁に露出したゲート電極３２と走査線１３とに電気的に接続されている。コンタクトホールＣ４０は、出力配線１４と走査線１３との間において、Ｘ方向に沿って、３つ設けられているが、４つ以上、または、２つ以下であってもよい。
【0095】
図１６は、図１５の素子基板において、図７ＢのステップＳ１０の工程に対応した断面図である。
凹部Ｈ１とコンタクトホールＣ５とは、実施形態１と同様に、同じ工程で形成される。
本実施形態では、ゲート電極３２は、周辺領域Ｆにおいて、走査線１３の幅広部１３ｂの平面視の形状と同様の形状に形成される。また、ゲート電極３２には、凹部Ｈ１が形成される箇所に対応して、開口が形成される。なお、周辺領域Ｆにおいて、ゲート電極３２は、島状に形成されていてもよい。
凹部Ｈ１とコンタクトホールＣ５とは、実施形態１と同様に、同じ工程で形成される。
本実施形態では、ゲート電極３２は、周辺領域Ｆにおいて、走査線１３の幅広部１３ｂの平面視の形状と同様の形状に形成される。また、ゲート電極３２には、凹部Ｈ１が形成される箇所に対応して、開口が形成される。なお、周辺領域Ｆにおいて、ゲート電極３２は、島状に形成されていてもよい。
【0096】
図１７は、図１５の素子基板において、図７ＢのステップＳ１２の工程に対応した断面図である。
図１７に示すように、第４層間絶縁層７４Ｆは、周辺領域Ｆにおいて、凹部Ｈ１に沿って形成される。これによって、第４層間絶縁層７４Ｆは、凹部Ｈ１の形状を反映した凹部Ｈ２を有するように形成される。
図１７に示すように、第４層間絶縁層７４Ｆは、周辺領域Ｆにおいて、凹部Ｈ１に沿って形成される。これによって、第４層間絶縁層７４Ｆは、凹部Ｈ１の形状を反映した凹部Ｈ２を有するように形成される。
【0097】
図１８は、図１５の素子基板において、図７ＢのステップＳ１３の工程に対応した断面図である。
図１８に示すように、凹部Ｈ１および凹部Ｈ２が設けられた位置に、ゲート電極３２と走査線１３の幅広部１３ｂとを露出するコンタクトホールＣ４０を形成する。
コンタクトホールＣ４０は、凹部Ｈ２および凹部Ｈ１を拡張することで、走査線１３の幅広部１３ｂを露出する。よって、コンタクトホールＣ４０の一部が、第１開口部としての凹部Ｈ１に対応する。
コンタクトホールＣ４０は、コンタクトホールＣ６，Ｃ７，Ｃ８と同じ工程で形成する。
図１８に示すように、凹部Ｈ１および凹部Ｈ２が設けられた位置に、ゲート電極３２と走査線１３の幅広部１３ｂとを露出するコンタクトホールＣ４０を形成する。
コンタクトホールＣ４０は、凹部Ｈ２および凹部Ｈ１を拡張することで、走査線１３の幅広部１３ｂを露出する。よって、コンタクトホールＣ４０の一部が、第１開口部としての凹部Ｈ１に対応する。
コンタクトホールＣ４０は、コンタクトホールＣ６，Ｃ７，Ｃ８と同じ工程で形成する。
【0098】
図１９は、図１５の素子基板において、図７ＢのステップＳ１４の工程に対応した断面図である。
図１９に示すように、出力配線１４は、コンタクトホールＣ４０の内側の面に沿って成膜されて、コンタクトホールＣ４０の内部に露出したゲート電極３２と走査線１３の幅広部１３ｂとに電気的に接続される。
これによって、走査線駆動回路４５から出力された走査信号ＳＣは、出力配線１４を介して、ゲート電極３２と走査線１３との両方に直接供給される。
図１９に示すように、出力配線１４は、コンタクトホールＣ４０の内側の面に沿って成膜されて、コンタクトホールＣ４０の内部に露出したゲート電極３２と走査線１３の幅広部１３ｂとに電気的に接続される。
これによって、走査線駆動回路４５から出力された走査信号ＳＣは、出力配線１４を介して、ゲート電極３２と走査線１３との両方に直接供給される。
【0099】
以上、述べたとおり、本実施形態の電気光学装置としての液晶装置１００によれば、実施形態１の効果に加えて、以下の効果を得ることができる。
【0100】
本実施形態の液晶装置１００は、さらに、第３絶縁層としての第４層間絶縁層７４Ｆは、平面視でゲート電極３２と重なる領域を有し、配線としての出力配線１４は、ゲート電極３２と走査線１３とに電気的に接続される。
このように、出力配線１４は、ゲート電極３２と走査線１３とに電気的に接続されるため、配線抵抗を低くすることができる。
このように、出力配線１４は、ゲート電極３２と走査線１３とに電気的に接続されるため、配線抵抗を低くすることができる。
【0101】
３．実施形態３
図２０は、本実施形態に係る電子機器としての投射型表示装置の構成を示す概略構成図である。本実施形態では、上述した電気光学装置としての液晶装置１００を備えた電子機器について、投射型表示装置１０００を例に挙げて説明する。
図２０は、本実施形態に係る電子機器としての投射型表示装置の構成を示す概略構成図である。本実施形態では、上述した電気光学装置としての液晶装置１００を備えた電子機器について、投射型表示装置１０００を例に挙げて説明する。
【0102】
図２０に示すように、本実施形態の電子機器としての投射型表示装置１０００は、光源としてのランプユニット１００１、色分離光学系としてのダイクロイックミラー１０１１，１０１２、青色光に対応する液晶装置１００Ｂ、緑色光に対応した液晶装置１００Ｇ、赤色光に対応した液晶装置１００Ｒ、３個の反射ミラー１１１１，１１１２，１１１３、３個のリレーレンズ１１２１，１１２２，１１２３、色合成光学系としてのダイクロイックプリズム１１３０、投射光学系としての投射レンズ１１４０を備えている。
【0103】
ランプユニット１００１では、例えば、放電型の光源を採用している。光源の方式はこれに限定されず、発光ダイオード、レーザーなどの固体光源を採用してもよい。
【0104】
ランプユニット１００１から射出された光は、２個のダイクロイックミラー１０１１，１０１２によって、各々異なる波長域の３色の色光に分離する。３色の色光とは、略赤色の光、略緑色の光、略青色の光である。以降の説明において、上記略赤色の光を赤色光Ｒともいい、上記略緑色の光を緑色光Ｇともいい、上記略青色の光を青色光Ｂともいう。
【0105】
ダイクロイックミラー１０１１は、赤色光Ｒを透過させると共に、赤色光Ｒよりも波長が短い、緑色光Ｇおよび青色光Ｂを反射させる。ダイクロイックミラー１０１１を透過した赤色光Ｒは、反射ミラー１１１１で反射され、液晶装置１００Ｒに入射する。ダイクロイックミラー１０１１で反射された緑色光Ｇは、ダイクロイックミラー１０１２によって反射された後、液晶装置１００Ｇに入射する。ダイクロイックミラー１０１１で反射された青色光Ｂは、ダイクロイックミラー１０１２を透過して、リレーレンズ系１１２０へ射出される。
【0106】
リレーレンズ系１１２０は、リレーレンズ１１２１，１１２２，１１２３、反射ミラー１１１２，１１１３を有している。青色光Ｂは、緑色光Ｇや赤色光Ｒと比べて光路が長いため、光束が大きくなりやすい。そのため、リレーレンズ１１２２を用いて光束の拡大を抑えている。リレーレンズ系１１２０に入射した青色光Ｂは、反射ミラー１１１２で反射されると共に、リレーレンズ１１２１によってリレーレンズ１１２２の近傍で収束される。そして、青色光Ｂは、反射ミラー１１１３およびリレーレンズ１１２３を経て、液晶装置１００Ｂに入射する。
【0107】
投射型表示装置１０００における、光変調装置である液晶装置１００Ｒ，１００Ｇ，１００Ｂには、実施形態１または実施形態２にかかる電気光学装置としての液晶装置１００が適用されている。
【0108】
液晶装置１００Ｒ，１００Ｇ，１００Ｂのそれぞれは、投射型表示装置１０００の上位回路に電気的に接続される。これによって、赤色光Ｒ、緑色光Ｇ、青色光Ｂの階調レベルを指定する画像信号Ｄｘがそれぞれ外部回路から供給され、上位回路で処理される。これによって、液晶装置１００Ｒ，１００Ｇ，１００Ｂが駆動されて、それぞれの色光が変調される。
【0109】
液晶装置１００Ｒ，１００Ｇ，１００Ｂによって変調された赤色光Ｒ、緑色光Ｇ、青色光Ｂは、ダイクロイックプリズム１１３０に３方向から入射する。ダイクロイックプリズム１１３０は、入射した赤色光Ｒ、緑色光Ｇ、青色光Ｂを合成する。ダイクロイックプリズム１１３０において、赤色光Ｒおよび青色光Ｂは９０度に反射され、緑色光Ｇは透過する。そのため、赤色光Ｒ、緑色光Ｇ、青色光Ｂは、カラー画像を表示する表示光として合成され、投射レンズ１１４０に向かって射出される。
【0110】
投射レンズ１１４０は、投射型表示装置１０００の外側を向いて配置されている。表示光は、投射レンズ１１４０を介して拡大されて射出され、投射対象であるスクリーン１２００に投射される。
【0111】
本実施形態では、電子機器として投射型表示装置１０００を例示したが、液晶装置１００が適用される電子機器はこれに限定されない。例えば、投射型のＨＵＤ（Head-Up Display）、ＨＭＤ（Head Mounted Display）、パーソナルコンピューター、デジタルカメラ、液晶テレビなどの電子機器に適用されてもよい。
【0112】
以上述べた通り、本実施形態の投射型表示装置１０００によれば、上記各実施形態の効果に加えて、以下の効果を得ることができる。
電子機器としての投射型表示装置１０００は、上記各実施形態にかかる電気光学装置としての液晶装置１００を備える。
電子機器としての投射型表示装置１０００は、上記各実施形態にかかる電気光学装置としての液晶装置１００を備える。
【0113】
この構成によれば、高品質な表示が可能な電子機器を提供することができる。
【0114】
また、上記実施形態では、電気光学装置としての液晶装置１００として、透過型の液晶装置を例示したが、液晶装置１００としては、反射型の液晶装置またはＬＣＯＳ（Liquid crystal on silicon）型の液晶装置としてもよい。
【符号の説明】
【0115】
５…液晶層、６…シール材、７…上下導通部、１０…素子基板、１０ａ…基板、１１…画素電極、１２…配向膜、１３…走査線、１３ａ…張り出し部、１３ｂ…幅広部、１４…出力配線、１６…データ線、１８…共通配線、２０…対向基板、２０ａ…基板、２１…対向電極、３０…ＴＦＴ、３１…半導体層、３１ｄ…ドレイン領域、３１ｓ…ソース領域、３２…ゲート電極、３３…ゲート絶縁膜、４１…検査回路、４３…外部接続端子、４５…走査線駆動回路、４５１…転送回路、４５２…出力回路、４７…データ線駆動回路、４９…配線、５０…遮光膜、６０…容量素子、６１…第１容量電極、６２…第２容量電極、６３…誘電膜、７１…第１層間絶縁層、７１ａ…酸化膜の島、７２…第２層間絶縁層、７３…第３層間絶縁層、７４，７４Ｆ…第４層間絶縁層、７５…第５層間絶縁層、７６…第６層間絶縁層、８１…第１中継電極、８２…第２中継電極、８３…第３中継電極、８４…第４中継電極、８５…第５中継電極、１００，１００Ｂ，１００Ｇ，１００Ｒ…液晶装置、１０００…投射型表示装置、１００１…ランプユニット、１０１１，１０１２…ダイクロイックミラー、１１１１，１１１２，１１１３…反射ミラー、１１２０…リレーレンズ系、１１３０…ダイクロイックプリズム、１１４０…投射レンズ、１２００…スクリーン、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８，Ｃ９，Ｃ１０，Ｃ２０，Ｃ３０，Ｃ４０…コンタクトホール、Ｄ１…画像信号、Ｈ１，Ｈ２…凹部、ＳＣ…走査信号。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】