特開 2023-184027 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023184027

(43)【公開日】2023-12-28

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 25/07 20060101AFI20231221BHJP

   H01L 21/52 20060101ALI20231221BHJP

【ＦＩ】

H01L25/08 E

H01L21/52 A

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2022097918

(22)【出願日】2022-06-17

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100140486

【弁理士】

【氏名又は名称】鎌田 徹

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100121843

【弁理士】

【氏名又は名称】村井 賢郎

(72)【発明者】

【氏名】田中 潤

【テーマコード（参考）】

5F047

【Ｆターム（参考）】

5F047AA17

5F047BA33

5F047BB03

5F047BB18

5F047CA00

(57)【要約】

【課題】適切に固定することが可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、積層方向に積層された複数の第１半導体チップを含み、前記積層方向における両端の第１側及び第２側にそれぞれ第１面及び第２面を有する第１チップ積層体と、前記第１チップ積層体に対して前記積層方向と交わる方向に位置し、前記積層方向に沿って延在し、前記積層方向における両端の前記第１側及び前記第２側にそれぞれ第３面及び第４面を有するスペーサと、前記第１チップ積層体の前記第２面及び前記スペーサの前記第４面にわたって設けられる第２半導体チップ及び第１樹脂層であって、前記第１樹脂層が前記第２半導体チップと前記スペーサ及び前記第１チップ積層体との間に位置する前記第２半導体チップ及び前記第１樹脂層と、前記スペーサの前記第３面に設けられ、前記第１樹脂層の厚さより大きい厚さを有する第２樹脂層と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

積層方向に積層された複数の第１半導体チップを含む第１チップ積層体であって、前記積層方向における両端の第１側及び第２側にそれぞれ第１面及び第２面を有する前記第１チップ積層体と、
前記第１チップ積層体に対して前記積層方向と交わる方向に位置し、前記積層方向に沿って延在するスペーサであって、前記積層方向における両端の前記第１側及び前記第２側にそれぞれ第３面及び第４面を有する前記スペーサと、
前記第１チップ積層体の前記第２面及び前記スペーサの前記第４面にわたって設けられる第２半導体チップ及び第１樹脂層であって、前記第１樹脂層が前記第２半導体チップと前記スペーサ及び前記第１チップ積層体との間に位置する前記第２半導体チップ及び前記第１樹脂層と、
前記スペーサの前記第３面に設けられ、前記第１樹脂層の厚さより大きい厚さを有する第２樹脂層と、を備える、
半導体装置。

【請求項2】

前記積層方向における前記第１面と前記第３面との間隔は、前記積層方向における前記第２面と前記第４面との間隔より大きい、
請求項１に記載の半導体装置。

【請求項3】

前記第１樹脂層及び前記第２樹脂層は、熱硬化樹脂であり、
硬化前において、前記第２樹脂層の弾性率が、前記第１樹脂層の弾性率より小さくなる温度がある、
請求項１又は２に記載の半導体装置。

【請求項4】

前記第１チップ積層体では、前記スペーサと対向する側面において、前記第２半導体チップから離れるほど前記スペーサから離れる階段形状の第１階段部が形成されるように前記複数の第１半導体チップが積層されている、
請求項１又は２に記載の半導体装置。

【請求項5】

前記第１チップ積層体では、前記スペーサから離れた側の側面において、前記第２半導体チップから離れるほど前記スペーサから離れる階段形状の第２階段部が形成されるように前記複数の第１半導体チップが積層されている、
請求項１又は２に記載の半導体装置。

【請求項6】

前記第２面を前記積層方向から見た平面視において、前記第２半導体チップ及び前記第１樹脂層と前記第２階段部とは離隔している、
請求項５に記載の半導体装置。

【請求項7】

前記半導体装置は、
前記第２階段部における前記第２側の面から前記第２側に向かって延びるワイヤをさらに備える、
請求項５に記載の半導体装置。

【請求項8】

前記半導体装置は、
前記第２半導体チップと、前記第２半導体チップの前記第２側において前記積層方向に積層された複数の第３半導体チップとを含む第２チップ積層体をさらに備える、
請求項１又は２に記載の半導体装置。

【請求項9】

前記第１チップ積層体では、前記スペーサと対向する側面において、前記第２半導体チップから離れるほど前記スペーサから離れる階段形状の第１階段部が形成されるように前記複数の第１半導体チップが積層されており、
前記第２チップ積層体では、前記第１階段部の第１昇降方向と交わる第２昇降方向を有する階段形状の第３階段部が形成されるように前記第２半導体チップ及び前記複数の第３半導体チップが積層されている、
請求項８に記載の半導体装置。

【請求項10】

前記半導体装置は、
前記第１チップ積層体の前記第１面に設けられる第３樹脂層と、
前記第２樹脂層の前記第１側の面及び前記第３樹脂層の前記第１側の面にわたって設けられる支持基板と、をさらに備える、
請求項１又は２に記載の半導体装置。

【請求項11】

積層方向に積層された複数の第１半導体チップを含む第１チップ積層体であって、前記積層方向における両端の第１側及び第２側にそれぞれ第１面及び第２面を有する前記第１チップ積層体と、前記第１チップ積層体の前記第１面及び支持基板の主面の間に設けられる第３樹脂層と、を前記主面に形成し、
前記積層方向に沿って延在するスペーサであって、前記積層方向における両端の前記第１側及び前記第２側にそれぞれ第３面及び第４面を有する前記スペーサを、前記第１チップ積層体に対して前記積層方向と交わる方向に離隔した前記主面上の位置に第２樹脂層を介して配設し、
前記第２樹脂層は、前記主面と前記第４面との間の距離が、前記主面と前記第２面との間の距離より大きい状態となる厚さを有し、
前記第１チップ積層体の前記第２面及び前記スペーサの前記第４面にわたり、かつ、第１樹脂層が第２半導体チップと前記スペーサ及び前記第１チップ積層体との間に位置するように前記第１樹脂層及び前記第２半導体チップを配設し、
少なくとも前記第１樹脂層及び前記第２樹脂層の加熱を行って硬化をさせる、
半導体装置の製造方法。

【請求項12】

前記第１樹脂層及び前記第２半導体チップを配設するときに、前記スペーサの前記第３面を前記主面に接近させる、
請求項１１に記載の半導体装置の製造方法。

【請求項13】

前記スペーサの前記第３面が前記主面に接近するときにおける前記第２樹脂層の弾性率は、前記第１樹脂層の弾性率より小さい、
請求項１２に記載の半導体装置の製造方法。

【請求項14】

前記第２樹脂層の弾性率は、前記硬化の前に前記第１樹脂層の弾性率より小さい、
請求項１１又は１２に記載の半導体装置の製造方法。

【請求項15】

前記第２樹脂層の厚さは、前記第１チップ積層体の公差の上限の大きさ、前記第３樹脂層の公差の上限の大きさ、前記スペーサの公差の下限の大きさ及び前記第２樹脂層の公差の下限の大きさを加えたものより大きい、
請求項１１又は１２に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体装置の中には、積層された複数のチップを含むものがある。積層されたチップ同士は、チップ間に設けられる樹脂層によって固定される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－１４１２７９号公報

【特許文献2】米国特許出願公開ＵＳ２０２１／０２８０４８０号明細書

【特許文献3】米国特許出願公開ＵＳ２０２０／００１３７５３号明細書

【特許文献4】特開２０１４－５３５３８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

例えば、積層されたチップとスペーサとにわたって他のチップが樹脂層によって固定される場合、適切に固定されることが望まれる。

【0005】

本開示は、チップが樹脂層を介してチップの積層体とスペーサとにわたって固定される構成において、適切に固定することが可能な半導体装置及び半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示に係る半導体装置は、積層方向に積層された複数の第１半導体チップを含む第１チップ積層体であって、前記積層方向における両端の第１側及び第２側にそれぞれ第１面及び第２面を有する前記第１チップ積層体と、前記第１チップ積層体に対して前記積層方向と交わる方向に位置し、前記積層方向に沿って延在するスペーサであって、前記積層方向における両端の前記第１側及び前記第２側にそれぞれ第３面及び第４面を有する前記スペーサと、前記第１チップ積層体の前記第２面及び前記スペーサの前記第４面にわたって設けられる第２半導体チップ及び第１樹脂層であって、前記第１樹脂層が前記第２半導体チップと前記スペーサ及び前記第１チップ積層体との間に位置する前記第２半導体チップ及び前記第１樹脂層と、前記スペーサの前記第３面に設けられ、前記第１樹脂層の厚さより大きい厚さを有する第２樹脂層と、を備える。

【0007】

本開示に係る半導体装置の製造方法は、積層方向に積層された複数の第１半導体チップを含む第１チップ積層体であって、前記積層方向における両端の第１側及び第２側にそれぞれ第１面及び第２面を有する前記第１チップ積層体と、前記第１チップ積層体の前記第１面及び支持基板の主面の間に設けられる第３樹脂層と、を前記主面に形成し、前記積層方向に沿って延在するスペーサであって、前記積層方向における両端の前記第１側及び前記第２側にそれぞれ第３面及び第４面を有する前記スペーサを、前記第１チップ積層体に対して前記積層方向と交わる方向に離隔した前記主面上の位置に第２樹脂層を介して配設し、前記第２樹脂層は、前記主面と前記第４面との間の距離が、前記主面と前記第２面との間の距離より大きい状態となる厚さを有し、前記第１チップ積層体の前記第２面及び前記スペーサの前記第４面にわたり、かつ、第１樹脂層が第２半導体チップと前記スペーサ及び前記第１チップ積層体との間に位置するように前記第１樹脂層及び前記第２半導体チップを配設し、少なくとも前記第１樹脂層及び前記第２樹脂層の加熱を行って硬化をさせる。

【図面の簡単な説明】

【0008】

【図1】本実施形態の半導体装置の断面模式図である。

【図2A】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図2B】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図2C】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図2D】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図3】ダイアタッチフィルムの弾性率の温度変化の特性図である。

【図4A】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図4B】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図4C】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図4D】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図4E】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図4F】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図4G】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図4H】本実施形態の半導体装置の製造プロセスを示す模式図である。

【図5C】比較例に係る半導体装置の製造プロセスを示す模式図である。

【図5D】比較例に係る半導体装置の製造プロセスを示す模式図である。

【発明を実施するための形態】

【0009】

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

【0010】

以下、本実施形態に係る半導体装置１０の構成について説明する。各図面には、ｘ軸、ｙ軸及びｚ軸を示すことがある。ｘ軸、ｙ軸及びｚ軸は、右手系の３次元の直交座標を形成する。以下、ｘ軸の矢印方向をｘ軸＋側、矢印とは逆方向をｘ軸－側と呼ぶことがあり、その他の軸についても同様である。なお、ｚ軸＋側（第２側）及びｚ軸－側（第１側）を、それぞれ「コントローラ側」及び「支持基板側」と呼ぶこともある。ｘ軸－側を、「スペーサ側」と呼ぶこともある。また、ｚ軸方向を「積層方向」と呼ぶこともある。また、ｘ軸、ｙ軸又はｚ軸にそれぞれ直交する面を、ｙｚ面、ｚｘ面又はｘｙ面と呼ぶことがある。

【0011】

図１に、半導体装置１０の完成時の状態を示す。図１に示すように、半導体装置１０は、支持基板２０と、配線基板２５と、ダイアタッチフィルム３１（第２樹脂層）と、スペーサ３２と、ダイアタッチフィルム４１ａ～４１ｈと、半導体チップ４２ａ～４２ｈと、ダイアタッチフィルム５１ａ～５１ｈと、半導体チップ５２ａ～５２ｈと、バーティカルワイヤ６１ａ～６１ｈ及び６２ａ～６２ｈと、封止部６５、６６及び６７と、を備える。

【0012】

半導体チップ５２ａは、本実施形態の「第２半導体チップ」の一例である。半導体チップ５２ｂ～５２ｈの各々は、本実施形態の「第３半導体チップ」の一例である。ダイアタッチフィルム５１ａは、本実施形態の「第１樹脂層」の一例である。ダイアタッチフィルム４１ａは、本実施形態の「第３樹脂層」の一例である。

【0013】

以下、ダイアタッチフィルム４１ａ～４１ｈの各々を、ダイアタッチフィルム４１と称することがある。半導体チップ４２ａ～４２ｈの各々を、半導体チップ４２（第１半導体チップ）と称することがある。ダイアタッチフィルム５１ａ～５１ｈの各々を、ダイアタッチフィルム５１と称することがある。半導体チップ５２ａ～５２ｈの各々を、半導体チップ５２と称することがある。バーティカルワイヤ６１ａ～６１ｈの各々を、バーティカルワイヤ６１と称することがある。バーティカルワイヤ６２ａ～６２ｈの各々を、バーティカルワイヤ６２と称することがある。

【0014】

チップ積層体４０（第１チップ積層体）は、ダイアタッチフィルム４１ｂ～４１ｈと、積層方向に積層された８枚の半導体チップ４２ａ～４２ｈと、を含む。チップ積層体５０（第２チップ積層体）は、ダイアタッチフィルム５１ｂ～５１ｈと、積層方向に積層された８枚の半導体チップ５２ａ～５２ｈと、を含む。

【0015】

半導体チップ４２及び５２は、例えばデータを記憶することが可能なメモリチップである。具体的には、半導体チップ４２及び５２は、ＮＡＮＤフラッシュ型のメモリチップである。なお、半導体チップ４２及び５２の少なくとも一方は、ＤＲＡＭチップであってもよいし、他の機能を有するチップであってもよい。半導体チップ４２及び５２の形状は、コントローラ側及び支持基板側がそれぞれｘｙ面と略平行な面となっている板状である。

【0016】

支持基板２０は、ｘｙ面と略平行な面であってコントローラ側の矩形の面（以下、主面２０ａと称することがある。）を有する板状の部材である。本実施形態では、支持基板２０は、絶縁層のｚ軸＋側及びｚ軸－側にそれぞれソルダーレジスト層が設けられた基板である。

【0017】

ダイアタッチフィルム４１ｂ～４１ｈ及び５１ｂ～５１ｈ並びに３１は、熱硬化樹脂であり、加熱されることによって部材同士を固定させる接着剤である。本実施形態では、ダイアタッチフィルム４１ｂ～４１ｈ及び５１ｂ～５１ｈ並びに３１は、半導体チップ４２及び５２並びにスペーサ３２を支持基板２０に固定するために用いられる。

【0018】

支持基板２０の主面２０ａには、ダイアタッチフィルム４１ａによって半導体チップ４２ａが固定される。半導体チップ４２ａの積層方向の厚さは、他の半導体チップ４２ｂ～４２ｈと比べて厚い。これにより、支持基板２０の主面２０ａにおける凹凸の影響が半導体チップ４２ｂ～４２ｈに及ぶことを緩和することができる。

【0019】

半導体チップ４２ａのコントローラ側には、半導体チップ４２ｂ、４２ｃ、４２ｄ、４２ｅ、４２ｆ、４２ｇ及び４２ｈが、支持基板側からコントローラ側に向かってこの順に積層する。

【0020】

半導体チップ４２ｂ、４２ｃ、４２ｄ、４２ｅ、４２ｆ、４２ｇ及び４２ｈは、それぞれダイアタッチフィルム４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆ、４１ｇ及び４１ｈによって支持基板側の半導体チップ４２に固定される。

【0021】

つまり、チップ積層体４０が、ダイアタッチフィルム４１ａによって支持基板２０の主面２０ａに固定される。チップ積層体４０は、積層方向における両端の支持基板側及びコントローラ側にそれぞれ面４０ａ（第１面）及び面４０ｂ（第２面）を有する。チップ積層体４０は、主面２０ａを積層方向から見た平面視において、主面２０ａの中央付近に位置する。

【0022】

チップ積層体４０では、スペーサ３２と対向する側面及びスペーサ３２から離れた側の側面において、それぞれ階段部４０ｃ（第１階段部）及び４０ｄ（第２階段部）が形成されるように８枚の半導体チップ４２が積層されている。

【0023】

階段部４０ｃは、チップ積層体４０のｘ軸－側の側面に形成され、半導体チップ５２ａから離れるほどスペーサ３２から離れる階段形状、言い換えると支持基板側よりもコントローラ側がスペーサ３２に近い階段形状を有する。

【0024】

階段部４０ｄは、チップ積層体４０のｘ軸＋側の側面に形成され、階段部４０ｃの階段形状と同様の階段形状を有する。階段部４０ｃ及び４０ｄの昇降方向４０ｅ（第１昇降方向）は、ｚ軸＋側及びｘ軸＋側に向かう向きがそれぞれ北及び東の方位となるようにｚｘ面を見たときに、北西及び南東を結ぶ線に沿った方向である。

【0025】

本実施形態では、面４０ｂを積層方向から見た平面視において、半導体チップ４２の形状は、ｘ軸に略平行な対向する２辺と、ｙ軸に略平行な対向する２辺と、を有し、かつ、略同じサイズの矩形である。

【0026】

コントローラ側の半導体チップ４２は、支持基板側の半導体チップ４２に対してｘ軸－側にずらして当該支持基板側の半導体チップ４２に固定される。これにより、チップ積層体４０のｘ軸－側の側面及びｘ軸＋側の側面にそれぞれ８段の階段部４０ｃ及び４０ｄが形成される。

【0027】

なお、半導体チップ４２ａの積層方向の厚さが、他の半導体チップ４２ｂ～４２ｈと比べて厚い構成について説明したが、これに限定するものではない。半導体チップ４２ａの積層方向の厚さが、他の半導体チップ４２ｂ～４２ｈの各々の積層方向の厚さと略同じ構成であってもよい。

【0028】

スペーサ３２は、チップ積層体４０に対して積層方向と交わる方向に位置する。本実施形態では、スペーサ３２は、チップ積層体４０に対してｘ軸－側に位置する。

【0029】

スペーサ３２は、積層方向に沿って延在する柱状のスペーサである。スペーサ３２は、例えば半導体によって形成される。スペーサ３２は、積層方向における両端のｚ軸－側及びｚ軸＋側にそれぞれ面３２ａ（第３面）及び面３２ｂ（第４面）を有する。

【0030】

ダイアタッチフィルム３１は、スペーサ３２の面３２ａと支持基板２０の主面２０ａとの間に設けられる。本実施形態では、ダイアタッチフィルム３１は、主面２０ａ及び面３２ａと当接し、スペーサ３２を支持基板２０に固定する。

【0031】

ダイアタッチフィルム５１ａ及び半導体チップ５２ａは、チップ積層体４０の面４０ｂ及びスペーサ３２の面３２ｂにわたって設けられる。ダイアタッチフィルム５１ａは、半導体チップ５２ａとスペーサ３２及びチップ積層体４０との間に位置する。

【0032】

本実施形態では、半導体チップ５２ａは、ダイアタッチフィルム５１ａによってスペーサ３２の面３２ｂ及びチップ積層体４０の面４０ｂにわたって固定される。半導体チップ５２ａの積層方向の厚さは、他の半導体チップ５２ｂ～５２ｈと比べて厚い。

【0033】

半導体チップ５２ａのコントローラ側には、半導体チップ５２ｂ、５２ｃ、５２ｄ、５２ｅ、５２ｆ、５２ｇ及び５２ｈが、支持基板側からコントローラ側に向かってこの順に積層する。

【0034】

半導体チップ５２ｂ、５２ｃ、５２ｄ、５２ｅ、５２ｆ、５２ｇ及び５２ｈは、それぞれダイアタッチフィルム５１ｂ、５１ｃ、５１ｄ、５１ｅ、５１ｆ、５１ｇ及び５１ｈによって支持基板側の半導体チップ５２に固定される。

【0035】

つまり、チップ積層体５０が、ダイアタッチフィルム５１ａによってスペーサ３２の面３２ｂ及びチップ積層体４０の面４０ｂにわたって固定される。チップ積層体５０は、主面２０ａを積層方向から見た平面視において、主面２０ａの中央付近に位置する。

【0036】

チップ積層体５０では、ｘ軸－側の側面及びｘ軸＋側の側面において、それぞれ階段部５０ｃ（第３階段部）及び５０ｄ（第３階段部）が形成されるように８枚の半導体チップ５２が積層されている。

【0037】

階段部５０ｃは、チップ積層体５０のｘ軸－側の側面に形成され、階段部４０ｃの昇降方向４０ｅと交わる昇降方向５０ｅ（第２昇降方向）の階段形状を有する。階段部５０ｄは、チップ積層体５０のｘ軸＋側の側面に形成され、階段部５０ｃの階段形状と同様の階段形状を有する。

【0038】

階段部５０ｃ及び５０ｄの昇降方向５０ｅは、ｚ軸＋側及びｘ軸＋側に向かう向きがそれぞれ北及び東の方位となるようにｚｘ面を見たときに、北東及び南西を結ぶ線に沿った方向である。

【0039】

本実施形態では、面４０ｂを積層方向から見た平面視において、半導体チップ５２の形状は、ｘ軸に略平行な対向する２辺と、ｙ軸に略平行な対向する２辺と、を有し、かつ、略同じサイズの矩形である。

【0040】

コントローラ側の半導体チップ５２は、支持基板側の半導体チップ５２に対してｘ軸＋側にずらして当該支持基板側の半導体チップ５２に固定される。これにより、チップ積層体５０のｘ軸－側の側面及びｘ軸＋側の側面にそれぞれ８段の階段部５０ｃ及び５０ｄが形成される。

【0041】

なお、半導体チップ５２ａの積層方向の厚さが、他の半導体チップ５２ｂ～５２ｈと比べて厚い構成について説明したが、これに限定するものではない。半導体チップ５２ａの積層方向の厚さが、他の半導体チップ５２ａ～５２ｈの各々の積層方向の厚さと略同じ構成であってもよい。

【0042】

封止部６５は、支持基板２０、スペーサ３２、ダイアタッチフィルム３１、４１及び５１、半導体チップ４２及び５２並びにバーティカルワイヤ６１及び６２を封止する。封止部６５は、例えばモールド樹脂といった熱可塑性を有する絶縁物で形成される。封止部６５は、コントローラ側の面６５ａと、支持基板側の面６５ｂと、を有する。面６５ａには、支持基板側に凹んだ凹部６５ｃが形成される。凹部６５ｃは、主面２０ａを積層方向から見た平面視において、主面２０ａの中央付近に位置する。

【0043】

面４０ｂを積層方向から見た平面視において、半導体チップ５２ａ及びダイアタッチフィルム５１ａと階段部４０ｄとは離隔している。本実施形態では、当該平面視において、チップ積層体５０と階段部４０ｄとは離隔している。８つのバーティカルワイヤ６１は、それぞれ階段部４０ｄにおける８つのコントローラ側の面からコントローラ側に向かって延びる。

【0044】

具体的には、バーティカルワイヤ６１ａ～６１ｈは、それぞれ半導体チップ４２ａ～４２ｈにおけるｘ軸＋側の端部に近いコントローラ側の面から、封止部６５を貫通して面６５ａまで積層方向と略平行に延びる。

【0045】

このように、バーティカルワイヤ６１ａ～６１ｈが直立型で構成されることで、バーティカルワイヤ６１ａ～６１ｈ間の配置ピッチを容易に狭ピッチ化できる。

【0046】

８つのバーティカルワイヤ６２は、それぞれ階段部５０ｃにおける８つのコントローラ側の面からコントローラ側に向かって延びる。具体的には、バーティカルワイヤ６２ａ～６２ｈは、それぞれ半導体チップ５２ａ～５２ｈにおけるｘ軸－側の端部に近いコントローラ側の面から、封止部６５を貫通して面６５ａまで積層方向と略平行に延びる。

【0047】

このように、バーティカルワイヤ６２ａ～６２ｈが直立型で構成されることで、バーティカルワイヤ６２ａ～６２ｈ間の配置ピッチを容易に狭ピッチ化できる。

【0048】

バーティカルワイヤ６１及び６２は、金属（例えば、金）を主成分とする導電物で形成される。バーティカルワイヤ６１及び６２のコントローラ側の端部は、電極７０及びバンプ７１を介して配線基板２５における配線パターン２６ａに接続される。

【0049】

半導体チップ６３は、半導体チップ４２及び５２と機能が異なり、例えば半導体チップ４２ａ～４２ｈ及び５２ａ～５２ｈを制御することが可能なコントローラチップである。

【0050】

半導体チップ６３は、半導体チップ４２ａ～４２ｈ及び５２ａ～５２ｈに電気的に接続される。半導体チップ６３は、半導体チップ４２ａ～４２ｈ及び５２ａ～５２ｈへの配線長を揃えるため、主面２０ａを積層方向から見た平面視において、主面２０ａの中央付近に設けられることが好ましい。このため、半導体チップ６３は、樹脂部６８を介して封止部６５における凹部６５ｃの底に接続される。樹脂部６８は接着性のある樹脂が硬化したものであり、半導体チップ６３と凹部６５ｃの底とを接着している。

【0051】

半導体チップ６３のｚ軸＋側の面には、複数の電極７２が設けられる。複数の電極７２は、バンプ７３を介して配線基板２５における配線パターン２６ａに接続される。

【0052】

スペーサ５３は、バーティカルワイヤ６１及び６２を、封止部６５を削除して露出させるとき、終点検出に用いる。

【0053】

封止部６６は、封止部６５の凹部６５ｃを満たしつつ、電極７０及びバンプ７１と、バンプ７１に接続された配線パターン２６ａとを封止する。封止部６６は、配線基板２５と当接するコントローラ側の面６６ａと、封止部６５の面６５ａと当接する支持基板側の面６６ｂと、を有する。

【0054】

封止部６７は、半導体チップ６３と、電極７２及びバンプ７３と、バンプ７３に接続された配線パターン２６ａとを封止する。

【0055】

配線基板２５は、導電層２５ａ、２５ｃ及び２５ｅと、絶縁層２５ｂ及び２５ｄと、を含む。導電層２５ａ、絶縁層２５ｂ、導電層２５ｃ、絶縁層２５ｄ及び導電層２５ｅは、ｘｙ面と略平行に延在する層であり、支持基板側からコントローラ側に向かってこの順に積層されている。

【0056】

導電層２５ａ及び２５ｅは、それぞれ配線パターン２６ａ及び２６ｄを含む。絶縁層２５ｂ及び２５ｄは、例えばプレプリグによって形成される。絶縁層２５ｂには、積層方向に沿って貫通する複数のスルーホール電極２６ｂが形成される。スルーホール電極２６ｂは、配線パターン２６ａに含まれる一部の電極と導電層２５ｃに含まれる一部の電極とを電気的に接続する。

【0057】

絶縁層２５ｄには、積層方向に沿って貫通する複数のスルーホール電極２６ｃが形成される。スルーホール電極２６ｃは、配線パターン２６ｄに含まれる一部の電極と導電層２５ｃに含まれる一部の電極とを電気的に接続する。

【0058】

複数の半田ボール６４は、配線基板２５のｚ軸＋側の面に設けられ、それぞれ、配線パターン２６ｄに接続される。複数の半田ボール６４のｘ軸方向の配置ピッチは、複数のバーティカルワイヤ６１のｘ軸方向の配置ピッチ、複数のバーティカルワイヤ６２のｘ軸方向の配置ピッチ及び半導体チップ６３における複数の電極７２のｘ軸方向の配置ピッチより大きい。ｙ軸についても同様である。

【0059】

これにより、バーティカルワイヤ６１間の配置ピッチ、バーティカルワイヤ６２間の配置ピッチ及び電極７２間の配置ピッチを狭ピッチにしながら、半導体装置１０を広ピッチの外部端子（例えば、マザーボード上の端子）へ容易に接続することができる。

【0060】

［半導体装置の製造方法］
以下、本実施形態に係る半導体装置の製造方法の一例として半導体装置１０の製造方法について説明する。

【0061】

図２Ａ～図２Ｄは、半導体装置１０の製造プロセスを示す模式図である。まず、チップ積層体４０と、チップ積層体４０の面４０ａ及び支持基板２０の主面２０ａの間に設けられるダイアタッチフィルム４１ａと、を主面２０ａに形成する。

【0062】

本実施形態では、主面２０ａのコントローラ側に、ダイアタッチフィルム４１を介して半導体チップ４２を１つずつ配設して固定することで、８つの半導体チップ４２が積層される。なお、複数の半導体チップ４２が積層されたものを予め作成しておき、積層された複数の半導体チップ４２を主面２０ａに配設して固定してもよい。

【0063】

詳細には、図２Ａに示すように、支持基板２０の主面２０ａのコントローラ側に、半導体チップ４２ａがダイアタッチフィルム４１ａを介して主面２０ａに配設される。

【0064】

次に、図２Ｂに示すように、半導体チップ４２ａのコントローラ側の面に、半導体チップ４２ｂがダイアタッチフィルム４１ｂを介して当該面に配設される。

【0065】

次に、半導体チップ４２ｃ～４２ｈについても同様に、コントローラ側の半導体チップ４２がダイアタッチフィルム４１を介して支持基板側の半導体チップ４２に固定される。これにより、チップ積層体４０とダイアタッチフィルム４１ａとが主面２０ａに形成される。

【0066】

次に、図２Ｃに示すように、チップ積層体４０に対してｘ軸－側に離隔した主面２０ａ上の位置に、スペーサ３２がダイアタッチフィルム３１を介して配設される。

【0067】

このとき、ダイアタッチフィルム３１は、主面２０ａと面３２ｂとの間の距離ＤＳ０が、主面２０ａと面４０ｂとの間の距離ＤＣ０より大きい状態となるような、積層方向の初期厚さＨｄ０を有する。

【0068】

詳細には、初期厚さＨｄ０は、チップ積層体４０の公差の上限の大きさ、ダイアタッチフィルム４１ａの公差の上限の大きさ、スペーサ３２の公差の下限の大きさ及びダイアタッチフィルム３１の公差の下限の大きさを加えたものより大きい。

【0069】

具体的には、例えば、ダイアタッチフィルム４１及び３１の積層方向の厚さの公差が±Ｔｄであり、かつ、半導体チップ４２及びスペーサ３２の積層方向の厚さの公差が±Ｔｃである場合、チップ積層体４０の公差の上限の大きさは、７×Ｔｄ＋８×Ｔｃとなる。ダイアタッチフィルム４１ａの公差の上限の大きさは、Ｔｄとなる。スペーサ３２の公差の下限の大きさは、Ｔｃとなる。ダイアタッチフィルム３１の公差の下限の大きさは、Ｔｄとなる。

【0070】

したがって、初期厚さＨｄ０は、７×Ｔｄ＋８×Ｔｃ＋Ｔｄ＋Ｔｃ＋Ｔｄ＝９×（Ｔｄ＋Ｔｃ）より大きい。つまり、ダイアタッチフィルム４１、半導体チップ４２、ダイアタッチフィルム３１及びスペーサ３２の各々の積層方向の厚さが公差内に収まる場合（以下、公差充足ケースと称することがある。）、チップ積層体４０の面４０ｂに対してスペーサ３２の面３２ｂがコントローラ側に突出する突出量Ｐ０は、ゼロより大きい。

【0071】

本実施形態では、初期厚さＨｄ０は、９×（Ｔｄ＋Ｔｃ）＋αである。ここで、αは、ダイアタッチフィルム５１ａの積層方向の初期厚さＨｄ１と、ダイアタッチフィルム５１ａの積層方向の厚さの公差の上限の大きさとを加えた値より大きい。

【0072】

また、ダイアタッチフィルム４１及び半導体チップ４２の積層方向の厚さが公差の下限であり、かつ、ダイアタッチフィルム３１及びスペーサ３２の積層方向の厚さが公差の上限であるとき、突出量Ｐ０は、公差充足ケースにおいて最大となる（以下、最大突出状態と称することがある。）。

【0073】

つまり、公差充足ケースにおいて、チップ積層体４０の面４０ｂが主面２０ａに最も近く、かつ、スペーサ３２の面３２ｂが主面２０ａから最も離れているとき、最大突出状態となる。

【0074】

一方、ダイアタッチフィルム４１及び半導体チップ４２の積層方向の厚さが公差の上限であり、かつ、ダイアタッチフィルム３１及びスペーサ３２の積層方向の厚さが公差の下限であるとき、突出量Ｐ０は、公差充足ケースにおいて最小となる（以下、最小突出状態と称することがある。）。

【0075】

つまり、公差充足ケースにおいて、チップ積層体４０の面４０ｂが主面２０ａから最も離れており、かつ、スペーサ３２の面３２ｂが主面２０ａに最も近いとき、最小突出状態となる。

【0076】

次に、少なくともダイアタッチフィルム３１が、所定の温度になるまで加熱される。

【0077】

図３は、ダイアタッチフィルム３１及びダイアタッチフィルム５１ａの弾性率の温度変化の一例を示す図である。なお、図３において、横軸は温度を示し、縦軸は弾性率を示す。

【0078】

図３に示すように、曲線Ｃ３１及び曲線Ｃ５１ａは、それぞれ加熱キュアによる硬化前におけるダイアタッチフィルム３１及び５１ａの弾性率の温度変化を示す。ダイアタッチフィルム３１及び５１ａは、ダイアタッチフィルム３１の弾性率が、ダイアタッチフィルム５１ａの弾性率より小さくなる温度がある。

【0079】

ダイアタッチフィルム３１の弾性率は、ある温度以上でダイアタッチフィルム５１ａの弾性率より小さい。また、スペーサ３２の面３２ａが主面２０ａに接近するときにおけるダイアタッチフィルム３１の弾性率は、ダイアタッチフィルム５１ａの弾性率より小さい。

【0080】

本実施形態では、ダイアタッチフィルム３１の弾性率は、温度Ｔｃより高い温度においてダイアタッチフィルム５１ａの弾性率より小さい。温度Ｔｃは例えば５０℃である。

【0081】

少なくともダイアタッチフィルム３１は、温度Ｔｃより高い温度Ｔｐまで加熱される。あるいは温度Ｔｃから温度Ｔｐまでの間の温度まで加熱される。温度Ｔｐは例えば１００℃である。温度Ｔｐにおいて、ダイアタッチフィルム３１の弾性率は、１ＭＰａ以下である。一方、温度Ｔｐにおいて、ダイアタッチフィルム５１ａの弾性率は、１ＭＰａより大きい。

【0082】

次に、図２Ｄに示すように、チップ積層体４０の面４０ｂ及びスペーサ３２の面３２ｂにわたり、かつ、ダイアタッチフィルム５１ａが半導体チップ５２ａとスペーサ３２及びチップ積層体４０との間に位置するようにダイアタッチフィルム５１ａ及び半導体チップ５２ａが配設される。ダイアタッチフィルム５１ａ及び半導体チップ５２ａを配設するときに、スペーサ３２の面３２ａを支持基板２０の主面２０ａに接近させる。

【0083】

本実施形態では、ダイアタッチフィルム３１が温度Ｔｐのとき、半導体チップ５２ａが支持基板側に押さえつけられる。半導体チップ５２ａによって支持基板側に押さえつけられたダイアタッチフィルム５１ａは変形する。スペーサ３２及びダイアタッチフィルム５１ａを介して半導体チップ５２ａによって支持基板側に押さえつけられたダイアタッチフィルム３１は変形する。このとき、面３２ａが主面２０ａに接近する。

【0084】

ダイアタッチフィルム３１がダイアタッチフィルム５１ａより柔らかい状態なので、ダイアタッチフィルム３１の変形量は、ダイアタッチフィルム５１ａの変形量より大きい。ダイアタッチフィルム３１の積層方向の厚さＦｔ１は、初期厚さＨｄ０より小さくなる。そして、ダイアタッチフィルム３１は、周囲にはみ出すように変形する。積層方向における面４０ａと面３２ａとの間隔Ｆｓ１は、積層方向における面４０ｂと面３２ｂとの間隔Ｆｓ２より大きい。

【0085】

半導体チップ５２ａが支持基板側に押さえつけられたときのダイアタッチフィルム５１ａの変形量が小さいので、間隔Ｆｓ２は小さい。

【0086】

一方、半導体チップ５２ａが支持基板側に押さえつけられたとき、スペーサ３２の支持基板側への移動量は、突出量Ｐ０（図２Ｃ参照）に近い。ダイアタッチフィルム３１の積層方向の厚さＦｔ１は、スペーサ３２が移動した距離だけ薄くなる。したがって、ダイアタッチフィルム３１の積層方向の厚さＦｔ１は、初期厚さＨｄ０から突出量Ｐ０を差し引いた厚さに近い。

【0087】

例えば、最大突出状態において半導体チップ５２ａが支持基板側に押さえつけられたとき、厚さＦｔ１は、公差充足ケースにおいて最も薄くなる。

【0088】

一方、最小突出状態において半導体チップ５２ａが支持基板側に押さえつけられたとき、厚さＦｔ１は、公差充足ケースにおいて最も厚くなる。

【0089】

つまり、厚さＦｔ１には、ダイアタッチフィルム４１及び３１、半導体チップ４２並びにスペーサ３２の各々の積層方向の厚さのばらつきが反映される。

【0090】

上述したように、初期厚さＨｄ０が９×（Ｔｄ＋Ｔｃ）＋αであるので、厚さＦｔ１が公差充足ケースにおいて最も薄くなっても、厚さＦｔ１は、ダイアタッチフィルム５１ａの積層方向の厚さＦｔ２より大きい。

【0091】

図４Ａ～図４Ｈは、半導体装置１０の製造プロセスを示す模式図である。次に、図４Ａに示すように、半導体チップ５２ａのコントローラ側の面に、半導体チップ５２ｂがダイアタッチフィルム５１ｂを介して当該面に配設される。

【0092】

次に、半導体チップ５２ｃ～５２ｈについても同様に、コントローラ側の半導体チップ５２がダイアタッチフィルム５１を介して支持基板側の半導体チップ５２に固定される。

【0093】

次に、図４Ｂに示すように、バーティカルワイヤ６１ａ～６１ｈが、それぞれ半導体チップ４２ａ～４２ｈにおけるｘ軸＋側の端部に近いコントローラ側の面から、コントローラ側へ積層方向と略平行に延びるように形成される。

【0094】

また、バーティカルワイヤ６２ａ～６２ｈが、それぞれ半導体チップ５２ａ～５２ｈにおけるｘ軸－側の端部に近いコントローラ側の面から、コントローラ側へ積層方向と略平行に延びるように形成される。

【0095】

次に、図４Ｃに示すように、支持基板２０、スペーサ３２、ダイアタッチフィルム３１、４１及び５１、半導体チップ４２及び５２並びにバーティカルワイヤ６１及び６２が完全に覆われるように封止部６５が形成される。

【0096】

次に、図４Ｄに示すように、封止部６５のコントローラ側の面６５ａに凹部６５ｃが形成される。

【0097】

次に、図４Ｅに示すように、封止部６５のコントローラ側の面６５ａが研磨される。これにより、バーティカルワイヤ６１ａ～６１ｈ及び６２ａ～６２ｈのコントローラ側の端部が露出する。スペーサ５３は封止部６５とは研磨に対する特性が大きく異なる。研磨量をモニタしているときスペーサ５３が露出すると、モニタしている物理量（研磨モータの駆動電流等）が変化する。終点検出に用いることができる。そのため、スペーサ５３を研磨の終点検出に用いることができる。なお、封止部６５を研磨してから凹部６５ｃを形成してもよい。

【0098】

次に、図４Ｆに示すように、封止部６５のコントローラ側の面６５ａにおいて、ｘ軸＋側に位置する７つの電極７０と、ｘ軸－側に位置する７つの電極７０と、が形成される。ｘ軸＋側の７つの電極７０は、それぞれバーティカルワイヤ６１ａ～６１ｈのコントローラ側の端部に電気的に接続される。ｘ軸－側の７つの電極７０は、それぞれバーティカルワイヤ６２ａ～６２ｈのコントローラ側の端部に電気的に接続される。電極７０は例えばＮｉ/Ｐｄ/Ａｕで形成される。Ａｕが最も外側にある。電極７０は例えばメッキで形成される。あるいは、面６５ａの上にさらに再配線層を形成し、電極７０を形成してもよい。

【0099】

次に、図４Ｇに示すように、配線基板２５が用意される。配線基板２５には、半導体チップ６３がフェイスダウン実装されている。半導体チップ６３は封止部６７により封止されている。半導体チップ６３の裏面（ｚ軸－側の面）には液状の樹脂部６８が塗布されている。

【0100】

次に、図４Ｈに示すように、配線基板２５をチップ積層体４０及び５０に近づけ、ｘ軸－側の７つの電極７０とｘ軸－側の７つのバンプ７１とが電気的に接続され、かつ、ｘ軸＋側の７つの電極７０とｘ軸＋側の７つのバンプ７１とが電気的に接続される。この後、、さらに加熱して液状の樹脂部６８を硬化させてもよい。

【0101】

次に、封止部６６が配線基板２５とチップ積層体４０及び５０との隙間に充填されることによって、半導体装置１０が完成する（図１参照）。

【0102】

なお、図４Ｇに示す状態のとき、半導体チップ６３を封止部６７で封止しなくともよい。このとき、封止部６６が封止部６７の機能を兼ねる。

【0103】

また、樹脂部６８を半導体チップ６３に塗布しなくともよい。このとき、封止部６６が樹脂部６８の機能を兼ねる。

【0104】

また、封止部６７及び樹脂部６８を用いなくともよい。このとき、封止部６６が封止部６７及び樹脂部６８の各機能を兼ねる。

【0105】

［参考例に係る半導体装置の製造方法］
以下、参考例に係る半導体装置の製造方法について説明する。

【0106】

図５Ｃ及び図５Ｄは、参考例に係る半導体装置の製造プロセスを示す模式図である。参考例に係る半導体装置の製造プロセスでは、ダイアタッチフィルム３１及び５１ａの代わりに、ダイアタッチフィルム９１及び９２がそれぞれ用いられる。

【0107】

ダイアタッチフィルム９２は、最低溶融粘度が低い。ダイアタッチフィルム９２の積層方向の初期厚さ初期厚さＨｄｒ１は、ダイアタッチフィルム９１の積層方向の初期厚さＨｄｒ０より大きい。まず、図２Ａ及び図２Ｂに示す半導体装置１０の製造プロセスが行われる。

【0108】

次に、図５Ｃに示すように、チップ積層体４０に対してｘ軸－側に離隔した主面２０ａ上の位置に、スペーサ３２がダイアタッチフィルム９１を介して配設される。

【0109】

ダイアタッチフィルム４１及び９１の積層方向の厚さのばらつき及び半導体チップ４２及びスペーサ３２の積層方向の厚さのばらつきによっては、主面２０ａと面３２ｂとの間の距離ＤＳｒ０は、主面２０ａと面４０ｂとの間の距離ＤＣｒ０以上の場合もあり得るし、距離ＤＣｒ０より小さい場合もあり得る。

【0110】

参考例に係る半導体装置の製造方法では、ダイアタッチフィルム９２がダイアタッチフィルム９１より大きく変形することによって、面３２ｂ及び面４０ｂの不揃いが吸収される。

【0111】

次に、少なくともダイアタッチフィルム９２が、所定の温度になるまで加熱される。ダイアタッチフィルム９２の弾性率は、所定の温度においてダイアタッチフィルム９１の弾性率より小さい。

【0112】

次に、図５Ｄに示すように、チップ積層体４０の面４０ｂ及びスペーサ３２の面３２ｂにわたり、かつ、ダイアタッチフィルム９２が半導体チップ５２ａとスペーサ３２及びチップ積層体４０との間に位置するようにダイアタッチフィルム９２及び半導体チップ５２ａが配設される。

【0113】

ダイアタッチフィルム９２が所定の温度のとき、半導体チップ５２ａが支持基板側に押さえつけられる。半導体チップ５２ａによって支持基板側に押さえつけられたダイアタッチフィルム９２は変形する。スペーサ３２及びダイアタッチフィルム９２を介して半導体チップ５２ａによって支持基板側に押さえつけられたダイアタッチフィルム９２は変形する。このとき、面３２ｂが半導体チップ５２ａの支持基板側の面に接近する。

【0114】

ダイアタッチフィルム９２がダイアタッチフィルム９１より柔らかい状態なので、ダイアタッチフィルム９２の変形量は、ダイアタッチフィルム９１の変形量より大きい。

【0115】

次に、少なくともダイアタッチフィルム９１及び９２を加熱キュアすることによってダイアタッチフィルム９１及び９２が硬化し、半導体チップ５２ａがスペーサ３２及びチップ積層体４０に固定される。

【0116】

ダイアタッチフィルム９１及び９２を加熱キュアで硬化させるときに、チップ積層体４０が反る。このようなチップ積層体４０の反りによって、厚く柔らかいダイアタッチフィルム９２では、ヒケが発生して空洞９２ａが形成されることがある。

【0117】

封止部６５で封止をするとき、空洞９２ａはモールド樹脂で埋められにくいので、ボイドが発生しやすい。リフロー処理を行うとき、ボイドにおいて水蒸気爆発が発生するため、好ましくない。

【0118】

また、半導体チップ５２ａが支持基板側に押さえつけられるとき、ｘ軸－側及びｘ軸＋側の端部からダイアタッチフィルム９２がはみ出る。ダイアタッチフィルム９２の厚さが大きいためにはみ出る量が多い上、ダイアタッチフィルム９２の弾性率が小さいため、はみ出たダイアタッチフィルム９２が半導体チップ５２ａのコントローラ側の面に這い上がって這い上がり部９２ｂ及び９２ｃが形成されることがある。コントローラ側の面に設けられたバッドが這い上がり部９２ｂ及び９２ｃによって汚染されると、配線の接続が困難となる可能性が高くなるので、好ましくない。また、這い上がり部９２ｂ及び９２ｃが存在するため、ダイアタッチフィルム５１ａにおけるコントローラ側の面の平坦性が損なわれ、半導体チップ５２ｂが傾いた状態で配設されて固定されることがある。

【0119】

これに対して、図２Ｄに示すように、本願では、スペーサ３２の支持基板側のダイアタッチフィルム３１が大きく変形することによって、面３２ｂ及び面４０ｂの不揃いが吸収される。このような構成により、ダイアタッチフィルム５１ａの積層方向の厚さを薄くすることができるので、ダイアタッチフィルム５１ａにおけるヒケの発生を抑制することができる。また、ダイアタッチフィルム５１ａは、段差を埋める必要がないので、弾性率が高い、いわゆる硬い材料を使用することができるため、ヒケを防止できる。

【0120】

ダイアタッチフィルム３１は、スペーサ３２によって押しつぶされることによって薄くなり、かつ、周囲にはみ出すことによって、硬化のための加熱キュアのときにヒケが発生することを抑制することができる。これにより、ボイドの発生を抑制することができるので、良好なパッケージを実現することができる。

【0121】

また、ダイアタッチフィルム５１ａの変形量を小さくすることができるので、ダイアタッチフィルム５１ａの半導体チップ５２ａのコントローラ側の面への這い上がりを抑制することができる。これにより、当該面に設けられたバッドが汚染する可能性を低減することができる。また、半導体チップ５２ａにおけるコントローラ側の面の平坦性を良好に保つことができるので、半導体チップ５２ｂが傾いた状態で固定されることを抑制することができる。

【0122】

また、ダイアタッチフィルム５１ａのサイズより小さいサイズのダイアタッチフィルム３１を厚くする構成により、ダイアタッチフィルムの材料の使用量を抑制することができるので、半導体装置１０の製造コストを低減することができる。

【0123】

（ａ）本実施形態では、半導体装置１０が支持基板２０を備える構成について説明したが、これに限定するものではない。半導体装置１０が完成した後、支持基板２０の一部又は全部が除去された構成であってもよい。

【0124】

（ｂ）本実施形態では、チップ積層体４０に階段部４０ｃ及び４０ｄが形成される構成について説明したが、これに限定するものではない。チップ積層体４０の端部は、階段部４０ｃ及び４０ｄが形成されずに、各半導体チップ４２の端面が揃うように形成される構成であってもよい。チップ積層体５０の端部も同様に、階段部５０ｃ及び５０ｄが形成されずに、各半導体チップ５２の端面が揃うように形成される構成であってもよい。

【0125】

（ｃ）本実施形態では、チップ積層体４０には、８枚の半導体チップ４２が積層される構成について説明したが、これに限定するものではない。チップ積層体４０には、２枚以上７枚以下又は９枚以上の半導体チップ４２が積層される構成であってもよい。チップ積層体５０においても同様に、２枚以上７枚以下又は９枚以上の半導体チップ５２が積層される構成であってもよい。

【0126】

（ｄ）本実施形態では、チップ積層体４０における半導体チップ４２にバーティカルワイヤ６１が接続される構成について説明したが、これに限定するものではない。ワイヤーボンディングなど他の接続方法によって半導体チップ４２にワイヤが接続される構成であってもよい。チップ積層体５０における半導体チップ５２も同様に、バーティカルワイヤ６２ではなく、ワイヤーボンディングなど他の接続方法によって半導体チップ５２にワイヤが接続される構成であってもよい。

【0127】

（ｅ）
本開示に係る半導体装置は、
積層方向に積層された複数の第１半導体チップを含む第１チップ積層体であって、前記積層方向における両端の第１側及び第２側にそれぞれ第１面及び第２面を有する前記第１チップ積層体と、
前記第１チップ積層体に対して前記積層方向と交わる方向に位置し、前記積層方向に沿って延在するスペーサであって、前記積層方向における両端の前記第１側及び前記第２側にそれぞれ第３面及び第４面を有する前記スペーサと、
前記第１チップ積層体の前記第２面及び前記スペーサの前記第４面にわたって設けられる第２半導体チップ及び第１樹脂層であって、前記第１樹脂層が前記第２半導体チップと前記スペーサ及び前記第１チップ積層体との間に位置する前記第２半導体チップ及び前記第１樹脂層と、を備え、
前記積層方向における前記第１面と前記第３面との間隔は、前記積層方向における前記第２面と前記第４面との間隔より大きい、
半導体装置。

【0128】

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

【符号の説明】

【0129】

１０…半導体装置
２０…支持基板
２０ａ…主面
２５…配線基板
３１…ダイアタッチフィルム
３２…スペーサ
３２ａ、３２ｂ…面
４０…チップ積層体
４０ａ、４０ｂ…面
４０ｃ、４０ｄ…階段部
４０ｅ…昇降方向
４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆ、４１ｇ、４１ｈ…ダイアタッチフィルム
４２ａ、４２ｂ、４２ｃ、４２ｄ、４２ｅ、４２ｆ、４２ｇ、４２ｈ…半導体チップ
５０…チップ積層体
５０ｃ、５０ｄ…階段部
５０ｅ…昇降方向
５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ、５１ｆ、５１ｇ、５１ｈ…ダイアタッチフィルム
５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ、５２ｆ、５２ｇ、５２ｈ…半導体チップ
６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆ、６１ｇ、６１ｈ…バーティカルワイヤ
６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅ、６２ｆ、６２ｇ、６２ｈ…バーティカルワイヤ
６３…半導体チップ
６５、６６、６７…封止部

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】

【図5C】

【図5D】