(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023184039
(43)【公開日】2023-12-28
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/40 20230101AFI20231221BHJP
H10B 43/27 20230101ALI20231221BHJP
H10B 43/50 20230101ALI20231221BHJP
H01L 21/336 20060101ALI20231221BHJP
H01L 21/8234 20060101ALI20231221BHJP
H10B 41/27 20230101ALI20231221BHJP
H10B 41/50 20230101ALI20231221BHJP
H01L 27/00 20060101ALI20231221BHJP
H10B 41/40 20230101ALI20231221BHJP
H01L 27/088 20060101ALI20231221BHJP
【ＦＩ】
H01L27/11573
H01L27/11582
H01L27/11575
H01L29/78 371
H01L27/088 E
H01L27/11556
H01L27/11548
H01L27/00 301C
H01L27/00 301B
H01L27/11526
H01L27/088 331A
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022097934
(22)【出願日】2022-06-17
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】赤穂 雅之
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AA01
5F048AA05
5F048AB01
5F048AC01
5F048AC03
5F048BA01
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5F048BA20
5F048BB09
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5F048BC03
5F048BC18
5F048BD07
5F048BF07
5F048BF15
5F048BF16
5F048BG13
5F048CB01
5F048CB03
5F048CB04
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083ER23
5F083GA10
5F083JA04
5F083JA19
5F083JA39
5F083KA01
5F083KA05
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5F083KA18
5F083LA03
5F083LA05
5F083LA12
5F083LA16
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F083NA01
5F083ZA21
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD27
5F101BD30
5F101BD34
5F101BF05
(57)【要約】
【課題】外形サイズを縮小できる、またはセンスアンプを含む回路領域を確保できる半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、第３メモリセルに接続された第３ワード線と、第４メモリセルに接続された第４ワード線と、第１ワード線に電気的に接続され、第１ゲートを有する第１トランジスタと、第２ワード線に電気的に接続され、第２ゲートを有する第２トランジスタと、第３ワード線に電気的に接続され、第３ゲートを有する第３トランジスタと、第４ワード線に電気的に接続され、第４ゲートを有する第４トランジスタとを備える。第１ゲートは、第１導電層に含まれ、第２ゲートは、第１導電層と離れて配置された第２導電層に含まれ、第３ゲートと第４ゲートは、一体で連続した第３導電層に含まれる。
【選択図】図１４
【解決手段】実施形態の半導体記憶装置は、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、第３メモリセルに接続された第３ワード線と、第４メモリセルに接続された第４ワード線と、第１ワード線に電気的に接続され、第１ゲートを有する第１トランジスタと、第２ワード線に電気的に接続され、第２ゲートを有する第２トランジスタと、第３ワード線に電気的に接続され、第３ゲートを有する第３トランジスタと、第４ワード線に電気的に接続され、第４ゲートを有する第４トランジスタとを備える。第１ゲートは、第１導電層に含まれ、第２ゲートは、第１導電層と離れて配置された第２導電層に含まれ、第３ゲートと第４ゲートは、一体で連続した第３導電層に含まれる。
【選択図】図１４
【特許請求の範囲】
【請求項1】
第１メモリセルに接続された第１ワード線と、
第２メモリセルに接続された第２ワード線と、
第３メモリセルに接続された第３ワード線と、
第４メモリセルに接続された第４ワード線と、
前記第１ワード線に電気的に接続され、第１ゲートを有する第１トランジスタと、
前記第２ワード線に電気的に接続され、第２ゲートを有する第２トランジスタと、
前記第３ワード線に電気的に接続され、第３ゲートを有する第３トランジスタと、
前記第４ワード線に電気的に接続され、第４ゲートを有する第４トランジスタと、
を具備し、
前記第１ゲートは、第１導電層に含まれ、
前記第２ゲートは、前記第１導電層と離れて配置された第２導電層に含まれ、
前記第３ゲートと前記第４ゲートは、一体で連続した第３導電層に含まれる半導体記憶装置。
第２メモリセルに接続された第２ワード線と、
第３メモリセルに接続された第３ワード線と、
第４メモリセルに接続された第４ワード線と、
前記第１ワード線に電気的に接続され、第１ゲートを有する第１トランジスタと、
前記第２ワード線に電気的に接続され、第２ゲートを有する第２トランジスタと、
前記第３ワード線に電気的に接続され、第３ゲートを有する第３トランジスタと、
前記第４ワード線に電気的に接続され、第４ゲートを有する第４トランジスタと、
を具備し、
前記第１ゲートは、第１導電層に含まれ、
前記第２ゲートは、前記第１導電層と離れて配置された第２導電層に含まれ、
前記第３ゲートと前記第４ゲートは、一体で連続した第３導電層に含まれる半導体記憶装置。
【請求項2】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタは、基板に設けられ、
前記第３メモリセルと前記第４メモリセルは、前記基板の第１領域に配置され、
前記第１トランジスタと前記第２トランジスタは、前記第１領域より前記基板の端部側の第２領域に配置されている請求項１に記載の半導体記憶装置。
前記第３メモリセルと前記第４メモリセルは、前記基板の第１領域に配置され、
前記第１トランジスタと前記第２トランジスタは、前記第１領域より前記基板の端部側の第２領域に配置されている請求項１に記載の半導体記憶装置。
【請求項3】
前記第１導電層、前記第２導電層、及び前記第３導電層は、基板から第１距離離れて設けられている請求項１に記載の半導体記憶装置。
【請求項4】
前記第１導電層及び前記第２導電層上に設けられた第４導電層をさらに具備し、
前記第１導電層と前記第２導電層は、前記第４導電層によって電気的に接続されている請求項１に記載の半導体記憶装置。
前記第１導電層と前記第２導電層は、前記第４導電層によって電気的に接続されている請求項１に記載の半導体記憶装置。
【請求項5】
前記第１導電層と前記第２導電層との間に設けられた第５導電層をさらに具備する請求項１に記載の半導体記憶装置。
【請求項6】
前記第１ワード線、前記第２ワード線、前記第３ワード線、及び前記第４ワード線は、第１方向に延伸し、前記第１方向と交差する第２方向に順に積層され、
前記第１ワード線、前記第２ワード線、前記第３ワード線、及び前記第４ワード線を前記第２方向に通るピラーをさらに具備する請求項１に記載の半導体記憶装置。
前記第１ワード線、前記第２ワード線、前記第３ワード線、及び前記第４ワード線を前記第２方向に通るピラーをさらに具備する請求項１に記載の半導体記憶装置。
【請求項7】
前記第１ワード線と前記ピラーが交差する箇所が前記第１メモリセルとして機能し、前記第２ワード線と前記ピラーが交差する箇所が前記第２メモリセルとして機能し、前記第３ワード線と前記ピラーが交差する箇所が前記第３メモリセルとして機能し、前記第４ワード線と前記ピラーが交差する箇所が前記第４メモリセルとして機能する請求項６に記載の半導体記憶装置。
【請求項8】
前記ピラーの一端に接続されたビット線をさらに具備し、
前記ビット線は、前記ピラーと前記第４トランジスタとの間に設けられている請求項６に記載の半導体記憶装置。
前記ビット線は、前記ピラーと前記第４トランジスタとの間に設けられている請求項６に記載の半導体記憶装置。
【請求項9】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタのドレインに電気的に接続され、前記ドレインに電圧を供給する回路をさらに具備する請求項１に記載の半導体記憶装置。
【請求項10】
前記第１トランジスタの前記第１ゲート、前記第２トランジスタの前記第２ゲート、前記第３トランジスタの前記第３ゲート、及び前記第４トランジスタの前記第４ゲートに電気的に接続され、アドレス信号に基づいて、前記第１ゲート、前記第２ゲート、前記第３ゲート、及び前記第４ゲートに信号電圧を供給する回路をさらに備える請求項１に記載の半導体記憶装置。
【請求項11】
第１メモリセルに接続された第１ワード線と、
第２メモリセルに接続された第２ワード線と、
第３メモリセルに接続された第３ワード線と、
第４メモリセルに接続された第４ワード線と、
第５メモリセルに接続された第５ワード線と、
第６メモリセルに接続された第６ワード線と、
前記第１ワード線に電気的に接続され、第１ゲートを有する第１トランジスタと、
前記第２ワード線に電気的に接続され、第２ゲートを有する第２トランジスタと、
前記第３ワード線に電気的に接続され、第３ゲートを有する第３トランジスタと、
前記第４ワード線に電気的に接続され、第４ゲートを有する第４トランジスタと、
前記第５ワード線に電気的に接続され、第５ゲートを有する第５トランジスタと、
前記第６ワード線に電気的に接続され、第６ゲートを有する第６トランジスタと、
を具備し、
前記第１ゲートは、第１導電層に含まれ、
前記第２ゲートは、前記第１導電層と離れて配置された第２導電層に含まれ、
前記第３ゲートと前記第４ゲートは、一体で連続した第３導電層に含まれ、
前記第５ゲートは、第４導電層に含まれ、
前記第６ゲートは、前記第４導電層と離れて配置された第５導電層に含まれる半導体記憶装置。
第２メモリセルに接続された第２ワード線と、
第３メモリセルに接続された第３ワード線と、
第４メモリセルに接続された第４ワード線と、
第５メモリセルに接続された第５ワード線と、
第６メモリセルに接続された第６ワード線と、
前記第１ワード線に電気的に接続され、第１ゲートを有する第１トランジスタと、
前記第２ワード線に電気的に接続され、第２ゲートを有する第２トランジスタと、
前記第３ワード線に電気的に接続され、第３ゲートを有する第３トランジスタと、
前記第４ワード線に電気的に接続され、第４ゲートを有する第４トランジスタと、
前記第５ワード線に電気的に接続され、第５ゲートを有する第５トランジスタと、
前記第６ワード線に電気的に接続され、第６ゲートを有する第６トランジスタと、
を具備し、
前記第１ゲートは、第１導電層に含まれ、
前記第２ゲートは、前記第１導電層と離れて配置された第２導電層に含まれ、
前記第３ゲートと前記第４ゲートは、一体で連続した第３導電層に含まれ、
前記第５ゲートは、第４導電層に含まれ、
前記第６ゲートは、前記第４導電層と離れて配置された第５導電層に含まれる半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－０６４７３１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
外形サイズを縮小できる、またはセンスアンプを含む回路領域を確保できる半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、第３メモリセルに接続された第３ワード線と、第４メモリセルに接続された第４ワード線と、前記第１ワード線に電気的に接続され、第１ゲートを有する第１トランジスタと、前記第２ワード線に電気的に接続され、第２ゲートを有する第２トランジスタと、前記第３ワード線に電気的に接続され、第３ゲートを有する第３トランジスタと、前記第４ワード線に電気的に接続され、第４ゲートを有する第４トランジスタとを具備する。前記第１ゲートは、第１導電層に含まれ、前記第２ゲートは、前記第１導電層と離れて配置された第２導電層に含まれ、前記第３ゲートと前記第４ゲートは、一体で連続した第３導電層に含まれる。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の回路構成を示すブロック図である。
【図2】第１実施形態に係るメモリセルアレイのブロックの回路図である。
【図3】第１実施形態に係るロウデコーダの回路構成を示す図である。
【図4】第１実施形態に係るセンスアンプの回路構成を示す図である。
【図5】第１実施形態に係るセンスアンプのセンスアンプユニットの回路図である。
【図6】第１実施形態に係る半導体記憶装置の構造の一例を示す斜視図である。
【図7】第１実施形態に係る半導体記憶装置のメモリチップの平面レイアウトを示す図である。
【図8】第１実施形態に係る半導体記憶装置のメモリ領域の断面構造を示す図である。
【図9】第１実施形態に係る半導体記憶装置のメモリピラーの断面構造を示す図である。
【図10】第１実施形態に係る半導体記憶装置の引出領域の断面構造を示す図である。
【図11】第１実施形態に係る半導体記憶装置のＣＭＯＳチップの平面レイアウトを示す図である。
【図12】第１実施形態に係る半導体記憶装置のＣＭＯＳチップの断面構造を示す図である。
【図13】第１実施形態に係る第１例の半導体記憶装置の構造を示す模式図である。
【図14】第１実施形態に係る第１例における引出領域及び転送領域の断面構造を示す図である。
【図15】第１実施形態に係るゲート共有トランジスタの平面レイアウトを示す図である。
【図16】第１実施形態に係るゲート共有トランジスタのＡ－Ａ線に沿った断面図である。
【図17】第１実施形態に係るゲート共有トランジスタのＢ－Ｂ線に沿った断面図である。
【図18】第１実施形態に係るゲート分離トランジスタの平面レイアウトを示す図である。
【図19】第１実施形態に係るゲート分離トランジスタのＣ－Ｃ線に沿った断面図である。
【図20】第１実施形態に係るゲート分離トランジスタのＤ－Ｄ線に沿った断面図である。
【図21】第１実施形態に係るゲート共有トランジスタが配列された平面レイアウトを示す図である。
【図22】第１実施形態に係るゲート分離トランジスタが配列された平面レイアウトを示す図である。
【図23】第１実施形態に係る第２例の半導体記憶装置の構造を示す模式図である。
【図24】第１実施形態に係る第２例における引出領域及び転送領域の断面構造を示す図である。
【図25】比較例の半導体記憶装置の構造を示す模式図である。
【図26】比較例に対応する第１実施形態に係る半導体記憶装置の構造を示す模式図である。
【図27】他の比較例の半導体記憶装置の構造を示す模式図である。
【図28】他の比較例に対応する第１実施形態に係る半導体記憶装置の構造を示す模式図である。
【図29】第２実施形態に係る第１例の半導体記憶装置の構造を示す模式図である。
【図30】第２実施形態に係る第１例における引出領域及び転送領域の断面構造を示す図である。
【図31】第２実施形態に係る第２例の半導体記憶装置の構造を示す模式図である。
【図32】第２実施形態に係る第２例における引出領域及び転送領域の断面構造を示す図である。
【図33】比較例の半導体記憶装置の構造を示す模式図である。
【図34】比較例に対応する第２実施形態に係る半導体記憶装置の構造を示す模式図である。
【図35】他の比較例の半導体記憶装置の構造を示す模式図である。
【図36】他の比較例に対応する第２実施形態に係る半導体記憶装置の構造を示す模式図である。
【発明を実施するための形態】
【0007】
以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
【0008】
機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【0009】
以下に、実施形態の半導体記憶装置について説明する。半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。ＮＡＮＤ型フラッシュメモリは、データを不揮発に記憶可能な半導体メモリである。
【0010】
１．第１実施形態
第１実施形態の半導体記憶装置について説明する。
第１実施形態の半導体記憶装置について説明する。
【0011】
１．１ 半導体記憶装置の回路構成
先ず、第１実施形態の半導体記憶装置の回路構成について説明する。図１は、第１実施形態の半導体記憶装置の回路構成を示すブロック図である。
先ず、第１実施形態の半導体記憶装置の回路構成について説明する。図１は、第１実施形態の半導体記憶装置の回路構成を示すブロック図である。
【0012】
半導体記憶装置１０は、メモリセルアレイ１１、入出力回路１２、ロジック制御回路１３、レディ／ビジー回路１４、レジスタ群１５、シーケンサ（または、制御回路）１６、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９、データレジスタ２０、及びセンスアンプ２１を備える。レジスタ群１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃを備える。
【0013】
メモリセルアレイ１１は、１つまたは複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ（ｎは０以上の自然数）を備える。複数のブロックＢＬＫ０～ＢＬＫｎの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタ（以下、メモリセルとも記す）を含む。メモリセルトランジスタは、電気的に消去およびプログラム可能な不揮発性メモリセルである。メモリセルアレイ１１は、メモリセルトランジスタに電圧を印加するための、複数のワード線、複数のビット線、及びソース線を含む。ブロックＢＬＫｎの具体的な構成については後述する。
【0014】
入出力回路１２及びロジック制御回路１３は、入出力端子（または、ＮＡＮＤバス）を介してメモリコントローラ１に接続される。入出力回路１２は、メモリコントローラ１との間で入出力端子を介して、Ｉ／Ｏ信号ＤＱ（例えば、ＤＱ０、ＤＱ１、ＤＱ２、…、ＤＱ７）を送受信する。Ｉ／Ｏ信号ＤＱは、コマンド、アドレス、及びデータ等を通信する。
【0015】
ロジック制御回路１３は、メモリコントローラ１から入出力端子（または、ＮＡＮＤバス）を介して、外部制御信号を受信する。外部制御信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを含む。信号名に付記された“ｎ”は、その信号がアクティブ・ローであることを示す。
【0016】
チップイネーブル信号ＣＥｎは、半導体記憶装置１０が複数実装されている場合、半導体記憶装置１０の選択を可能にし、当該半導体記憶装置１０を選択する際にアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタ１５Ｃにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタ１５Ｂにラッチすることを可能にする。書き込みイネーブル信号ＷＥｎは、信号ＤＱとして送信されるデータを入出力回路１２に記憶することを可能にする。読み出しイネーブル信号ＲＥｎは、メモリセルアレイ１１から読み出したデータを、信号ＤＱとして出力することを可能にする。ライトプロテクト信号ＷＰｎは、半導体記憶装置１０に対する書き込み動作及び消去動作を禁止する際にアサートされる。
【0017】
レディ／ビジー回路１４は、シーケンサ１６からの制御に応じて、レディ／ビジー信号Ｒ／Ｂｎを生成する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１０がレディ状態であるか、あるいはビジー状態であるかを示す。レディ状態は、半導体記憶装置１０がメモリコントローラ１からの命令を受け付け可能な状態であることを示す。ビジー状態は、半導体記憶装置１０がメモリコントローラ１からの命令を受け付けできない状態であることを示す。メモリコントローラ１は、半導体記憶装置１０からレディ／ビジー信号Ｒ／Ｂｎを受けることにより、半導体記憶装置１０がレディ状態であるか、あるいはビジー状態であるかを知ることができる。
【0018】
ステータスレジスタ１５Ａは、半導体記憶装置１０の動作に必要なステータス情報ＳＴＳを記憶する。ステータスレジスタ１５Ａは、シーケンサ１６の指示に従って、ステータス情報ＳＴＳを入出力回路１２に転送する。
【0019】
アドレスレジスタ１５Ｂは、入出力回路１２から転送されたアドレスＡＤＤを記憶する。アドレスＡＤＤは、ロウアドレス及びカラムアドレスを含む。ロウアドレスは、例えば、動作対象のブロックＢＬＫｎを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線ＷＬを指定するページアドレスを含む。
【0020】
コマンドレジスタ１５Ｃは、入出力回路１２から転送されたコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えば、シーケンサ１６に書き込み動作を命ずる書き込みコマンド、読み出し動作を命ずる読み出しコマンド、及び消去動作を命ずる消去コマンドなどを含む。
【0021】
ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃには、例えばＳＲＡＭ（static random access memory）を用いる。
【0022】
シーケンサ１６は、コマンドレジスタ１５Ｃからコマンドを受け、このコマンドに基づくシーケンスに従って半導体記憶装置１０を統括的に制御する。
【0023】
シーケンサ１６は、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９、データレジスタ２０、及びセンスアンプ２１などを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。具体的には、シーケンサ１６は、コマンドレジスタ１５Ｃから受信した書き込みコマンドに基づいて、電圧生成回路１７、ロウデコーダ１８、データレジスタ２０、及びセンスアンプ２１を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタにデータを書き込む。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した読み出しコマンドに基づいて、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９、データレジスタ２０、及びセンスアンプ２１を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタからデータを読み出す。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した消去コマンドに基づいて、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９、データレジスタ２０、及びセンスアンプ２１を制御して、アドレスＡＤＤにて指定されたブロックに記憶されたデータを消去する。なお、カラムデコーダ１９及びデータレジスタ２０等を含む回路を、カラム系制御回路と称する。
【0024】
電圧生成回路１７は、半導体記憶装置１０の外部から電源端子を介して電源電圧ＶDD及び接地電圧ＶSSを受け取る。電源電圧ＶDDは、半導体記憶装置１０の外部から供給される外部電圧であり、例えば３.３Ｖである。接地電圧ＶSSは、半導体記憶装置１０の外部から供給される外部電圧であり、例えば０Ｖである。
【0025】
電圧生成回路１７は、電源電圧ＶDDを用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１７は、生成した電圧を、メモリセルアレイ１１、ロウデコーダ１８、及びセンスアンプ２１などに供給する。
【0026】
ロウデコーダ１８は、アドレスレジスタ１５Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１８は、ロウアドレスのデコード結果に基づいて、複数ブロックのうちのいずれかを選択し、さらに選択したブロックＢＬＫｎ内のワード線ＷＬを選択する。さらに、ロウデコーダ１８は、選択されたブロックＢＬＫｎに電圧生成回路１７から供給された複数の電圧を転送する。ロウデコーダ１８の具体的な構成については後述する。
【0027】
カラムデコーダ１９は、アドレスレジスタ１５Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ１９は、カラムアドレスのデコード結果に基づいてデータレジスタ２０内のラッチ回路を選択する。
【0028】
データレジスタ２０は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータまたは読み出しデータを一時的に記憶する。
【0029】
センスアンプ２１は、データの読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータをセンス及び増幅する。さらに、センスアンプ２１は、メモリセルトランジスタから読み出された読み出しデータＤＡＴを一時的に記憶し、記憶した読み出しデータＤＡＴをデータレジスタ２０へ転送する。また、センスアンプ２１は、データの書き込み動作時には、入出力回路１２からデータレジスタ２０を介して転送された書き込みデータＤＡＴを一時的に記憶する。さらに、センスアンプ２１は、書き込みデータＤＡＴをビット線に転送する。センスアンプ２１の具体的な構成については後述する。
【0030】
１．１．１ メモリセルアレイの構成
次に、第１実施形態の半導体記憶装置１０内のメモリセルアレイ１１の回路構成について説明する。メモリセルアレイ１１は、前述したように、複数のブロックＢＬＫ０～ＢＬＫｎを有する。以下に、ブロックＢＬＫｎの回路構成について説明する。
次に、第１実施形態の半導体記憶装置１０内のメモリセルアレイ１１の回路構成について説明する。メモリセルアレイ１１は、前述したように、複数のブロックＢＬＫ０～ＢＬＫｎを有する。以下に、ブロックＢＬＫｎの回路構成について説明する。
【0031】
図２は、メモリセルアレイ１１内のブロックＢＬＫｎの回路図である。ブロックＢＬＫｎは、例えば、複数のストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３を備える。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０～ＳＵ３の各々を示すものとする。ストリングユニットＳＵは、複数のＮＡＮＤストリング（または、メモリストリング）ＮＳを備える。
【0032】
ここでは、説明を平易にするために、ＮＡＮＤストリングＮＳが、例えば、８個のメモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２、…、ＭＴ７、及び２個のセレクトトランジスタＳＴ１及びＳＴ２を備える例を示す。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０～ＭＴ７の各々を示すものとする。
【0033】
メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。メモリセルトランジスタＭＴは、１ビットのデータ、または２ビット以上のデータを記憶することが可能である。
【0034】
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１～ＳＧＤ３にそれぞれ接続される。セレクトゲート線ＳＧＤ０～ＳＧＤ３の各々は、ロウデコーダ１８によって独立に制御される。
【0035】
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。なお、ストリングユニットＳＵ０～ＳＵ３のセレクトトランジスタＳＴ２のゲートには、個別のセレクトゲート線ＳＧＳがそれぞれ接続される場合もある。セレクトトランジスタＳＴ１及びＳＴ２は、各種動作におけるストリングユニットＳＵの選択に使用される。
【0036】
ブロックＢＬＫｎに含まれるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ接続される。ワード線ＷＬ０～ＷＬ７の各々は、ロウデコーダ１８によって独立に制御される。
【0037】
ビット線ＢＬ０、ＢＬ１、ＢＬ２、…、ＢＬｍ（ｍは０以上の自然数）の各々は、複数のブロックＢＬＫ０～ＢＬＫｎに接続され、ブロックＢＬＫｎに含まれるストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。すなわち、ビット線ＢＬ０～ＢＬｍの各々は、ブロックＢＬＫｎ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに接続される。また、ソース線ＳＬは、複数のブロックＢＬＫ０～ＢＬＫｎに接続される。すなわち、ソース線ＳＬは、ブロックＢＬＫｎに含まれる複数のセレクトトランジスタＳＴ２のソースに接続される。
【0038】
要するに、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫｎは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。さらに、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫ０～ＢＬＫｎを含む。
【0039】
ブロックＢＬＫｎは、例えば、データの消去単位である。すなわち、ブロックＢＬＫｎ内に含まれるメモリセルトランジスタＭＴに記憶されたデータは、一括して消去される。複数ブロック内のデータは、１つのブロック毎に順次消去される。また、複数ブロック内のデータは、同時並行して消去される。なお、データは、ストリングユニットＳＵ単位で消去されてもよいし、また、ストリングユニットＳＵ未満の単位で消去されてもよい。
【0040】
１つのストリングユニットＳＵ内でワード線ＷＬを共有する複数のメモリセルトランジスタＭＴを、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
【0041】
セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。言い換えると、読み出し動作及び書き込み動作は、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。
【0042】
なお、ブロックＢＬＫｎが備えるストリングユニットの数は、ＳＵ０～ＳＵ３に限るわけではなく、任意に設定可能である。また、ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数、及びＮＡＮＤストリングＮＳが備えるメモリセルトランジスタ、及びセレクトトランジスタの数も、任意に設定可能である。さらに、メモリセルトランジスタＭＴは、電荷蓄積層として絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層として導電層を用いたＦＧ（floating gate）型であってもよい。
【0043】
１．１．２ ロウデコーダの構成
次に、第１実施形態の半導体記憶装置１０内のロウデコーダ１８の回路構成について説明する。図３は、半導体記憶装置１０内のロウデコーダ１８の回路構成を示す図である。ロウデコーダ１８は、複数のロウデコーダユニットＲＤ０、ＲＤ１、…、ＲＤｎを含む。ロウデコーダユニットＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。図３には、ロウデコーダユニットＲＤ０の詳細な回路構成が示されている。その他のロウデコーダユニットＲＤｎの回路構成は、ロウデコーダユニットＲＤ０の回路構成と同様である。
次に、第１実施形態の半導体記憶装置１０内のロウデコーダ１８の回路構成について説明する。図３は、半導体記憶装置１０内のロウデコーダ１８の回路構成を示す図である。ロウデコーダ１８は、複数のロウデコーダユニットＲＤ０、ＲＤ１、…、ＲＤｎを含む。ロウデコーダユニットＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。図３には、ロウデコーダユニットＲＤ０の詳細な回路構成が示されている。その他のロウデコーダユニットＲＤｎの回路構成は、ロウデコーダユニットＲＤ０の回路構成と同様である。
【0044】
ロウデコーダユニットＲＤ０は、例えば、ブロックデコーダＢＤ、転送ゲート線ＴＧ及びｂＴＧ、並びに転送スイッチ、例えばトランジスタＷＬＳＷＳ、ＷＬＳＷ０、ＷＬＳＷ１、…、ＷＬＳＷ７、ＷＬＳＷＤ０、ＷＬＳＷＤ１、ＷＬＳＷＤ２、ＷＬＳＷＤ３、ＷＬＳＷＳｕ、ＷＬＳＷＤ０ｕ、ＷＬＳＷＤ１ｕ、ＷＬＳＷＤ２ｕ、ＷＬＳＷＤ３ｕを含む。以降、トランジスタＷＬＳＷと記した場合、上述のトランジスタＷＬＳＷＳ～ＷＬＳＷＤ３ｕの各々を示すものとする。
【0045】
ブロックデコーダＢＤは、ブロックアドレスＢＡｄをデコードする。ブロックデコーダＢＤは、ブロックアドレスＢＡｄのデコード結果に基づいて、転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。具体的には、ブロックデコーダＢＤは、転送ゲート線ｂＴＧに対して、転送ゲート線ＴＧに印加する信号の反転信号を印加する。すなわち、転送ゲート線ＴＧに印加される電圧と、転送ゲート線ｂＴＧに印加される電圧とは、相補的な関係にある。
【0046】
トランジスタＷＬＳＷＳ～ＷＬＳＷＤ３ｕのそれぞれは、例えば、高耐圧なｎチャネルＭＯＳ電界効果トランジスタである。トランジスタＷＬＳＷＳ～ＷＬＳＷＤ３ｕのそれぞれのゲートは、転送ゲート線ＴＧに接続される。トランジスタＷＬＳＷＳ～ＷＬＳＷＤ３ｕのそれぞれのゲートは、転送ゲート線ｂＴＧに接続される。すなわち、トランジスタＷＬＳＷＳ～ＷＬＳＷＤ３ｕのそれぞれは、ブロックデコーダＢＤによって制御される。また、トランジスタＷＬＳＷＳ～ＷＬＳＷＤ３ｕのそれぞれは、電圧供給線（あるいは、信号線）を介して電圧生成回路１７に接続される。電圧供給線は、複数のブロックＢＬＫで共有される。
【0047】
トランジスタＷＬＳＷＳのドレインは、電圧供給線ＳＧＳＤに接続される。電圧供給線ＳＧＳＤは、複数のブロックＢＬＫで共有され、且つ選択されたブロックＢＬＫｎに対応するグローバル転送ゲート線として使用される。トランジスタＷＬＳＷＳのソースは、セレクトゲート線ＳＧＳに接続される。セレクトゲート線ＳＧＳは、ブロック毎に設けられたローカル転送ゲート線として使用される。
【0048】
トランジスタＷＬＳＷ０～ＷＬＳＷ７のそれぞれのドレインは、それぞれ電圧供給線ＣＧ０～ＣＧ７に接続される。電圧供給線ＣＧ０～ＣＧ７のそれぞれは、複数のブロックＢＬＫで共有されたグローバルワード線として使用される。トランジスタＷＬＳＷ０～ＷＬＳＷ７のそれぞれのソースは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロック毎に設けられたローカルワード線として使用される。
【0049】
トランジスタＷＬＳＷＤ０～ＷＬＳＷＤ３のそれぞれのドレインは、それぞれ電圧供給線ＳＧＤＤ０～ＳＧＤＤ３に接続される。電圧供給線ＳＧＤＤ０～ＳＧＤＤ３のそれぞれは、複数のブロックＢＬＫで共有され、且つ選択されたブロックＢＬＫｎに対応するグローバル転送ゲート線として使用される。トランジスタＷＬＳＷＤ０～ＷＬＳＷＤ３のそれぞれのソースは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に接続される。セレクトゲート線ＳＧＤ０～ＳＧＤ３のそれぞれは、ブロック毎に設けられたローカル転送ゲート線として使用される。
【0050】
トランジスタＷＬＳＷＳｕのドレインは、電圧供給線ＵＳＧＳに接続される。トランジスタＷＬＳＷＳｕのソースは、セレクトゲート線ＳＧＳに接続される。トランジスタＷＬＳＷＤ０ｕ～ＷＬＳＷＤ３ｕのそれぞれのドレインは、電圧供給線ＵＳＧＤに接続される。トランジスタＷＬＳＷＤ０ｕ～ＷＬＳＷＤ３ｕのそれぞれのソースは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に接続される。電圧供給線ＵＳＧＳ及びＵＳＧＤのそれぞれは、複数のブロックＢＬＫで共有され、且つ非選択のブロックＢＬＫｎに対応するグローバル転送ゲート線として使用される。
【0051】
以上の構成によりロウデコーダ１８は、ブロックＢＬＫｎを選択することができる。具体的には、各種動作時において、選択されたブロックＢＬＫｎに対応するブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。非選択のブロックＢＬＫｎに対応するブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。
【0052】
なお、第１実施形態の半導体記憶装置１０が備えるロウデコーダ１８は、上述した回路構成に限定されない。例えば、ロウデコーダユニットＲＤｎが含むトランジスタＷＬＳＷの個数は、各ブロックＢＬＫｎに設けられるメモリセルトランジスタやセレクトトランジスタ等の個数に基づいて適宜変更され得る。本明細書では、ロウデコーダユニットＲＤｎに含まれたトランジスタＷＬＳＷを、転送スイッチＷＬＳＷとも称す。
【0053】
１．１．３ センスアンプの構成
次に、第１実施形態の半導体記憶装置１０内のセンスアンプ２１の回路構成について説明する。図４は、半導体記憶装置１０内のセンスアンプ２１の回路構成を示す図である。センスアンプ２１は、複数のセンスアンプユニットＳＡＵ０、ＳＡＵ１、…、ＳＡＵｍ（ｍは０以上の自然数）を含む。
次に、第１実施形態の半導体記憶装置１０内のセンスアンプ２１の回路構成について説明する。図４は、半導体記憶装置１０内のセンスアンプ２１の回路構成を示す図である。センスアンプ２１は、複数のセンスアンプユニットＳＡＵ０、ＳＡＵ１、…、ＳＡＵｍ（ｍは０以上の自然数）を含む。
【0054】
センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられている。センスアンプユニットＳＡＵｍは、例えば、センスアンプ部ＳＡｍ、ビット線接続部ＢＬＨＵ、ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬ、並びにバスＬＢＵＳを含む。
【0055】
センスアンプユニットＳＡＵｍにおいて、ビット線接続部ＢＬＨＵは、ビット線ＢＬｍと、センスアンプ部ＳＡｍとの間に接続される。センスアンプ部ＳＡｍは、例えば、読み出し動作において、ビット線ＢＬｍの電圧に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。言い換えると、センスアンプ部ＳＡｍは、ビット線ＢＬｍに読み出された電圧をセンス及び増幅して、選択されたメモリセルが記憶するデータを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。
【0056】
センスアンプ部ＳＡｍ、並びにラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬのそれぞれは、バスＬＢＵＳに接続され、バスＬＢＵＳを介して互いにデータを送受信可能である。
【0057】
また、データレジスタ２０に含まれるラッチ回路ＸＤＬは、半導体記憶装置１０の入出力回路１２に接続され、センスアンプユニットＳＡＵｍと入出力回路１２との間のデータの入出力に使用される。また、ラッチ回路ＸＤＬは、例えば、半導体記憶装置１０のキャッシュメモリとしても使用され得る。例えば、半導体記憶装置１０は、ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬが使用中の場合でも、ラッチ回路ＸＤＬが空いていればレディ状態に設定され得る。
【0058】
以下に、センスアンプ２１内のセンスアンプユニットＳＡＵｍの構成について説明する。図５は、センスアンプ２１内のセンスアンプユニットＳＡＵｍの回路図である。例えば、センスアンプ部ＳＡｍは、トランジスタＴ０、Ｔ１、…、Ｔ７、及びキャパシタＣＡを含む。ビット線接続部ＢＬＨＵは、トランジスタＴ８及びＴ９を含む。
【0059】
トランジスタＴ０は、例えば、ｐチャネルＭＯＳ電界効果トランジスタである。トランジスタＴ１～Ｔ７のそれぞれは、例えば、ｎチャネルＭＯＳ電界効果トランジスタである。トランジスタＴ８及びＴ９のそれぞれは、例えば、トランジスタＴ０～Ｔ７のそれぞれよりも高耐圧なｎチャネルＭＯＳ電界効果トランジスタである。
【0060】
トランジスタＴ０のソースは、電圧ＶDDSAのノードに接続される。このノードには、例えば、電圧生成回路１７から電圧ＶDDSAが供給される。トランジスタＴ０のドレインは、ノードＮＤ１に接続される。トランジスタＴ０のゲートは、例えば、ラッチ回路ＳＤＬのノードＩＮＶ（図示せず）に接続される。トランジスタＴ１のドレインは、ノードＮＤ１に接続される。トランジスタＴ１のソースは、ノードＮＤ２に接続される。トランジスタＴ１のゲートには、制御信号ＢＬＸが入力される。トランジスタＴ２のドレインは、ノードＮＤ１に接続される。トランジスタＴ２のソースは、センスノードＳＥＮに接続される。トランジスタＴ２のゲートには、制御信号ＨＬＬが入力される。
【0061】
トランジスタＴ３のドレインは、センスノードＳＥＮに接続される。トランジスタＴ３のソースは、ノードＮＤ２に接続される。トランジスタＴ３のゲートには、制御信号ＸＸＬが入力される。トランジスタＴ４のドレインは、ノードＮＤ２に接続される。トランジスタＴ４のソースは、トランジスタＴ８のドレインに接続される。トランジスタＴ４のゲートには、制御信号ＢＬＣが入力される。トランジスタＴ５のドレインは、ノードＮＤ２に接続される。トランジスタＴ５のソースは、ノードＳＲＣに接続される。ノードＳＲＣには、例えば、接地電圧ＶSSが供給される。トランジスタＴ５のゲートは、ノードＩＮＶに接続される。
【0062】
トランジスタＴ７のドレインは、バスＬＢＵＳに接続される。トランジスタＴ７のソースは、トランジスタＴ６のドレインに接続される。トランジスタＴ７のゲートには、制御信号ＳＴＢが入力される。トランジスタＴ６のソースは、例えば、接地される。言い換えると、トランジスタＴ６のソースには、接地電圧ＶSSが供給される。トランジスタＴ６のゲートは、センスノードＳＥＮに接続される。
【0063】
キャパシタＣＡの一方電極は、センスノードＳＥＮに接続される。キャパシタＣＡの他方電極には、クロック信号ＣＬＫが入力される。
【0064】
トランジスタＴ８のドレインは、トランジスタＴ４のソースに接続される。トランジスタＴ８のソースは、ビット線ＢＬｍに接続される。トランジスタＴ８のゲートには、制御信号ＢＬＳが入力される。トランジスタＴ９のドレインは、ノードＢＬＢＩＡＳに接続される。ノードＢＬＢＩＡＳには、例えば、消去電圧ＶERAが印加される。トランジスタＴ９のソースは、ビット線ＢＬｍに接続される。トランジスタＴ９のゲートには、制御信号ＢＩＡＳが入力される。
【0065】
以上で説明したセンスアンプユニットＳＡＵｍの回路構成において、ノードＩＮＶは、ラッチ回路ＳＤＬに含まれたノードである。ノードＩＮＶの電圧は、ラッチ回路ＳＤＬが記憶するデータに基づいて変化する。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、ＢＬＳ、及びＢＩＡＳ、及びクロック信号ＣＬＫのそれぞれは、例えば、シーケンサ１６によって生成される。例えば、読み出し動作において、センスアンプ部ＳＡｍは、制御信号ＳＴＢがアサートされたタイミングに基づいて、ビット線ＢＬｍに読み出されたデータを判定する。
【0066】
なお、第１実施形態の半導体記憶装置１０が備えるセンスアンプ２１は、上述した回路構成に限定されない。例えば、センスアンプユニットＳＡＵｍが備えるラッチ回路の個数は、１つのセルユニットＣＵが記憶するページ数に基づいて適宜変更され得る。センスアンプ部ＳＡｍは、ビット線ＢＬｍに読み出されたデータを判定することが可能であれば、その他の回路構成であってもよい。ビット線接続部ＢＬＨＵにおいて、トランジスタＴ９は削除されてもよい。
【0067】
１．２ 半導体記憶装置の構造
第１実施形態の半導体記憶装置１０の構造の一例について説明する。以下で参照する図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１０が有する半導体基板の表面に対して直交方向に対応する。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。平面図及び断面図のそれぞれでは、図を見易くするために、配線、コンタクト、及び層間絶縁膜等の図示が適宜省略されている。
第１実施形態の半導体記憶装置１０の構造の一例について説明する。以下で参照する図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１０が有する半導体基板の表面に対して直交方向に対応する。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。平面図及び断面図のそれぞれでは、図を見易くするために、配線、コンタクト、及び層間絶縁膜等の図示が適宜省略されている。
【0068】
１．２．１ 半導体記憶装置の全体構造
先ず、第１実施形態の半導体記憶装置１０の全体構造について説明する。図６は、第１実施形態の半導体記憶装置１０の全体構造の一例を示す斜視図である。半導体記憶装置１０は、メモリチップＭＣ及びＣＭＯＳチップＣＣを含み、メモリチップＭＣの下面とＣＭＯＳチップＣＣの上面とが貼り合わされた構造を有する。
先ず、第１実施形態の半導体記憶装置１０の全体構造について説明する。図６は、第１実施形態の半導体記憶装置１０の全体構造の一例を示す斜視図である。半導体記憶装置１０は、メモリチップＭＣ及びＣＭＯＳチップＣＣを含み、メモリチップＭＣの下面とＣＭＯＳチップＣＣの上面とが貼り合わされた構造を有する。
【0069】
メモリチップＭＣは、メモリセルアレイ１１に対応する構造を含む。ＣＭＯＳチップＣＣは、例えば、入出力回路１２、ロジック制御回路１３、レディ／ビジー回路１４、レジスタ群１５、シーケンサ１６、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９、データレジスタ２０、及びセンスアンプ２１に対応する構造を含む。
【0070】
メモリチップＭＣの領域は、例えば、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１に分けられる。メモリ領域ＭＲは、メモリチップＭＣの大部分を占めており、データの記憶に使用される。例えば、メモリ領域ＭＲは、複数のＮＡＮＤストリングＮＳを含む。引出領域ＨＲ１とＨＲ２は、メモリ領域ＭＲをＸ方向に挟む。すなわち、引出領域ＨＲ１及びＨＲ２は、Ｘ方向においてメモリ領域ＭＲを挟むように配置される。引出領域ＨＲ１及びＨＲ２は、メモリチップＭＣ内の積層配線（例えば、ワード線ＷＬ、セレクトゲート線ＳＧＤ及びＳＧＳ）と、ＣＭＯＳチップＣＣ内のロウデコーダ１８（例えば、トランジスタＷＬＳＷ）との間の接続に使用される。パッド領域ＰＲ１は、メモリ領域ＭＲ、並びに引出領域ＨＲ１及びＨＲ２のそれぞれとＹ方向に隣り合っている。パッド領域ＰＲ１は、例えば、半導体記憶装置１０の入出力回路１２に関連する回路を含む。
【0071】
また、メモリチップＭＣは、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１のそれぞれの下部に、複数の貼合パッドＢＰ１を有する。貼合パッドＢＰ１は、例えば、接合金属とも呼ばれる。
【0072】
メモリ領域ＭＲ内の貼合パッドＢＰ１は、関連付けられたビット線ＢＬに接続される。引出領域ＨＲ１及びＨＲ２内の貼合パッドＢＰ１は、メモリ領域ＭＲに設けられた積層配線のうち関連付けられた配線（例えば、ワード線ＷＬ、セレクトゲート線ＳＧＤ及びＳＧＳ）に接続される。パッド領域ＰＲ１内の貼合パッドＢＰ１は、メモリチップＭＣ上に設けられたパッド（図示せず）に接続される。メモリチップＭＣ上に設けられたパッドは、例えば、半導体記憶装置１０とメモリコントローラ１との間の接続に使用される。
【0073】
ＣＭＯＳチップＣＣの領域は、例えば、センスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、及びパッド領域ＰＲ２に分けられる。センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩは、Ｙ方向に隣り合って配置され、Ｚ方向においてメモリ領域ＭＲと重なっている。センスアンプ領域ＳＲは、例えば、センスアンプ２１、及びカラム系制御回路（例えば、カラムデコーダ１９及びデータレジスタ２０）を含む。周辺回路領域ＰＥＲＩは、例えば、ロジック制御回路１３、レディ／ビジー回路１４、レジスタ群１５、シーケンサ１６、及び電圧生成回路１７等を含む。
【0074】
転送領域ＸＲ１とＸＲ２は、センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩをＸ方向に挟む。すなわち、転送領域ＸＲ１及びＸＲ２は、Ｘ方向においてセンスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩを挟むように配置される。転送領域ＸＲ１は、Ｚ方向において引出領域ＨＲ１、及びメモリ領域ＭＲの一部と重なっている。転送領域ＸＲ２は、Ｚ方向において引出領域ＨＲ２、及びメモリ領域ＭＲの一部と重なっている。転送領域ＸＲ１及びＸＲ２は、ロウデコーダ１８内の複数の転送スイッチ、すなわち複数のトランジスタＷＬＳＷを含む。パッド領域ＰＲ２は、Ｚ方向においてメモリチップＭＣ内のパッド領域ＰＲ１と重なっている。パッド領域ＰＲ２は、半導体記憶装置１０の入出力回路１２等を含む。
【0075】
また、ＣＭＯＳチップＣＣは、センスアンプ領域ＳＲ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲ２のそれぞれの上部において、複数の貼合パッドＢＰ２を有する。貼合パッドＢＰ２は、例えば、接合金属とも呼ばれる。
【0076】
転送領域ＸＲ１内の複数の貼合パッドＢＰ２は、Ｚ方向において引出領域ＨＲ１内の複数の貼合パッドＢＰ１とそれぞれ重なっている。転送領域ＸＲ２内の複数の貼合パッドＢＰ２は、Ｚ方向において引出領域ＨＲ２内の複数の貼合パッドＢＰ１とそれぞれ重なっている。これら貼合パッドＢＰ２と貼合パッドＢＰ１は、Ｚ方向において接触し貼合されている。
【0077】
センスアンプ領域ＳＲ内の複数の貼合パッドＢＰ２は、Ｚ方向においてメモリ領域ＭＲ内の複数の貼合パッドＢＰ１とそれぞれ重なっている。これら貼合パッドＢＰ２と貼合パッドＢＰ１は、Ｚ方向において接触し貼合されている。
【0078】
パッド領域ＰＲ２内の複数の貼合パッドＢＰ２は、Ｚ方向においてパッド領域ＰＲ１内の複数の貼合パッドＢＰ１とそれぞれ重なっている。これら貼合パッドＢＰ２と貼合パッドＢＰ１は、Ｚ方向において接触し貼合されている。
【0079】
上述したように、メモリチップＭＣとＣＭＯＳチップＣＣ間で対向している貼合パッドＢＰ１とＢＰ２は、貼り合わされている（図６に示す“貼合”）。これにより、メモリチップＭＣ内の回路とＣＭＯＳチップＣＣ内の回路との間が、電気的に接続される。メモリチップＭＣとＣＭＯＳチップＣＣ間で対向する貼合パッドＢＰ１とＢＰ２の組は、境界を有していてもよいし、一体化していてもよい。
【0080】
第１実施形態の半導体記憶装置１０では、引出領域ＨＲ１及びＨＲ２のＸ方向におけるそれぞれの幅と、転送領域ＸＲ１及びＸＲ２のＸ方向におけるそれぞれの幅とが異なっている。具体的には、転送領域ＸＲ１のＸ方向における幅は、引出領域ＨＲ１のＸ方向における幅よりも広い。転送領域ＸＲ２のＸ方向における幅は、引出領域ＨＲ２のＸ方向における幅よりも広い。すなわち、転送領域ＸＲ１の一部分と、転送領域ＸＲ２の一部分とは、メモリ領域ＭＲと重なっている。
【0081】
転送領域ＸＲ１内の貼合パッドＢＰ２は、転送領域ＸＲ１と引出領域ＨＲ１が重なる領域と、転送領域ＸＲ１とメモリ領域ＭＲが重なる領域とに配置される。転送領域ＸＲ１内の貼合パッドＢＰ２に対応するパッドＢＰ１は、引出領域ＨＲ１と転送領域ＸＲ１が重なる領域と、メモリ領域ＭＲと転送領域ＸＲ１が重なる領域とに配置される。同様に、転送領域ＸＲ２内の貼合パッドＢＰ２は、転送領域ＸＲ２と引出領域ＨＲ２が重なる領域と、転送領域ＸＲ２とメモリ領域ＭＲが重なる領域とに配置される。転送領域ＸＲ２内の貼合パッドＢＰ２に対応するパッドＢＰ１は、引出領域ＨＲ２と転送領域ＸＲ２が重なる領域と、メモリ領域ＭＲと転送領域ＸＲ２が重なる領域とに配置される。
【0082】
なお、第１実施形態の半導体記憶装置１０は、以上で説明した構造に限定されない。例えば、メモリ領域ＭＲと隣り合う引出領域ＨＲは、少なくとも１つ設けられていればよい。半導体記憶装置１０は、メモリ領域ＭＲ及び引出領域ＨＲの組を複数備えていてもよい。この場合、センスアンプ領域ＳＲ、転送領域ＸＲ、及び周辺回路領域ＰＥＲＩの組は、メモリ領域ＭＲ及び引出領域ＨＲの配置に対応して適宜設けられる。また、メモリチップＭＣ及びＣＭＯＳチップＣＣの配置は、上下逆であってもよい、言い換えると、Ｚ方向において逆であってもよい。この場合、メモリチップＭＣの上面に設けられた貼合パッドＢＰ１と、ＣＭＯＳチップＣＣの下面に設けられた貼合パッドＢＰ２とが貼り合わされる。さらに、外部との接続に使用されるパッドがＣＭＯＳチップＣＣ上に設けられる。
【0083】
１．２．２ メモリチップＭＣの構造
次に、第１実施形態の半導体記憶装置１０におけるメモリチップＭＣの構造について説明する。
次に、第１実施形態の半導体記憶装置１０におけるメモリチップＭＣの構造について説明する。
【0084】
１．２．２．１ メモリチップＭＣの平面レイアウト
図７を用いて、メモリチップＭＣの平面レイアウトについて説明する。図７は、第１実施形態の半導体記憶装置１０におけるメモリチップＭＣの平面レイアウトの一例を示す図である。図７は、ブロックＢＬＫ０及びＢＬＫ１に対応する領域を示している。図７に示すように、メモリチップＭＣは、複数のスリットＳＴ及びＳＨＥ、複数のメモリピラーＭＰ、複数のビット線ＢＬ、及び複数のコンタクトＣＴ及びＣＶを含む。
図７を用いて、メモリチップＭＣの平面レイアウトについて説明する。図７は、第１実施形態の半導体記憶装置１０におけるメモリチップＭＣの平面レイアウトの一例を示す図である。図７は、ブロックＢＬＫ０及びＢＬＫ１に対応する領域を示している。図７に示すように、メモリチップＭＣは、複数のスリットＳＴ及びＳＨＥ、複数のメモリピラーＭＰ、複数のビット線ＢＬ、及び複数のコンタクトＣＴ及びＣＶを含む。
【0085】
複数のスリットＳＴ及びＳＨＥは、Ｙ方向に配列される。スリットＳＴと他のスリットＳＴとの間に、例えば、３つのスリットＳＨＥが配列される。各スリットＳＴ及びＳＨＥは、Ｘ方向に沿って延伸している。各スリットＳＴは、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２を横切っている。各スリットＳＨＥは、メモリ領域ＭＲ、及び引出領域ＨＲ１及びＨＲ２内のセレクトゲート線ＳＧＤを横切っている。すなわち、各スリットＳＴまたはＳＨＥは、そのスリットＳＴまたはＳＨＥを介して隣り合う配線層（または、導電層）の間を分断及び絶縁している。具体的には、各スリットＳＴは、ワード線ＷＬ０～ＷＬ７並びにセレクトゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の配線層を分断及び絶縁している。各スリットＳＨＥは、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＤにそれぞれ対応する複数の配線層を分断及び絶縁している。
【0086】
各メモリピラーＭＰは、例えば、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、メモリ領域ＭＲ内かつ隣り合うスリットＳＴまたはＳＨＥ間の領域において、例えば、４列の千鳥状に配置される。本例では、スリットＳＴまたはＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。なお、隣り合うスリットＳＴまたはＳＨＥ間におけるメモリピラーＭＰの個数及び配置は、適宜変更され得る。
【0087】
複数のビット線ＢＬは、Ｘ方向に配列される。各ビット線ＢＬは、Ｙ方向に延伸している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なっている。本例では、２つのビット線ＢＬが、１つのメモリピラーＭＰに重なっている。メモリピラーＭＰと重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、コンタクトＣＶを介して、関連付けられたビット線ＢＬに接続される。
【0088】
引出領域ＨＲ１及びＨＲ２のそれぞれにおいて、セレクトゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及びセレクトゲート線ＳＧＤのそれぞれは、上層の配線層（または、導電層）と重ならない部分（以下、テラス部分）を有している。上層の配線層と重ならない部分の形状は、階段(step)、段丘(terrace)、畦石(rimstone)等と称される。具体的には、セレクトゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、ワード線ＷＬ６とワード線ＷＬ７との間、ワード線ＷＬ７とセレクトゲート線ＳＧＤとの間のそれぞれに、テラス部分が設けられる。ワード線ＷＬ１からワード線ＷＬ５も同様に、一つ上のワード線との間にテラス部分が設けられる。
【0089】
複数のコンタクトＣＴのそれぞれは、ワード線ＷＬ０～ＷＬ７並びにセレクトゲート線ＳＧＳ及びＳＧＤのそれぞれと、ロウデコーダ１８内のトランジスタＷＬＳＷとの間の接続に使用される。また、各コンタクトＣＴは、ワード線ＷＬ０～ＷＬ７並びにセレクトゲート線ＳＧＳ及びＳＧＤのそれぞれのテラス部分上に配置される。ここでは、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳのテラス部分上のコンタクトＣＴは、Ｘ方向に一列に配置される例を示したが、Ｙ方向にそれぞれずらして配置してもよい。
【0090】
ブロックＢＬＫ０に関連付けられたコンタクトＣＴは、例えば、引出領域ＨＲ１に配置され、ブロックＢＬＫ１に関連付けられたコンタクトＣＴは、引出領域ＨＲ２に配置される。言い換えると、例えば、偶数番号のブロックＢＬＫは、引出領域ＨＲ１内のコンタクトＣＴを介してロウデコーダ１８内のトランジスタＷＬＳＷに接続される。奇数番号のブロックＢＬＫは、引出領域ＨＲ２内のコンタクトＣＴを介してロウデコーダ１８内のトランジスタＷＬＳＷに接続される。
【0091】
メモリチップＭＣの平面レイアウトでは、上述したメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２がＹ方向に繰り返し配置される。なお、各ブロックＢＬＫに対するコンタクトＣＴの配置は、以上で説明したレイアウトに限定されない。例えば、片方の引出領域ＨＲが省略された場合、各ブロックＢＬＫに対応するコンタクトＣＴは、メモリ領域ＭＲに接する片側の引出領域ＨＲに纏めて配置される。また、引出領域ＨＲ１及びＨＲ２の両側にコンタクトＣＴが配置され、各ブロックＢＬＫの両側から電圧が印加されてもよい。引出領域ＨＲは、メモリ領域ＭＲによって挟まれるように配置されてもよい。
【0092】
１．２．２．２ メモリチップＭＣの断面構造
図８を用いて、メモリチップＭＣにおけるメモリ領域ＭＲの断面構造について説明する。図８は、第１実施形態の半導体記憶装置１０におけるメモリ領域ＭＲの断面構造の一例を示す図である。図８は、メモリピラーＭＰとスリットＳＴ及びＳＨＥとを含み、Ｙ方向に沿った断面を示している。なお、図８におけるＺ方向は、図６に対して反転されて示されている。つまり、図８の上方が図６の下側に対応し、図８の下方が図６の上側に対応している。図８に示すように、メモリ領域ＭＲは、絶縁層２２～２７、導電層３０～３３、３４ｂ、３４ｗ、３５ｂ、３５ｗ、３６ｂ、３６ｗ、並びにコンタクトＣＶ、Ｖ１及びＶ２を含んでいる。
図８を用いて、メモリチップＭＣにおけるメモリ領域ＭＲの断面構造について説明する。図８は、第１実施形態の半導体記憶装置１０におけるメモリ領域ＭＲの断面構造の一例を示す図である。図８は、メモリピラーＭＰとスリットＳＴ及びＳＨＥとを含み、Ｙ方向に沿った断面を示している。なお、図８におけるＺ方向は、図６に対して反転されて示されている。つまり、図８の上方が図６の下側に対応し、図８の下方が図６の上側に対応している。図８に示すように、メモリ領域ＭＲは、絶縁層２２～２７、導電層３０～３３、３４ｂ、３４ｗ、３５ｂ、３５ｗ、３６ｂ、３６ｗ、並びにコンタクトＣＶ、Ｖ１及びＶ２を含んでいる。
【0093】
絶縁層２２は、例えば、メモリチップＭＣの最上層に設けられる。これに限定されず、絶縁層２２の上には、配線層や絶縁層等が設けられてもよい。絶縁層２２の下には、導電層３０が設けられる。導電層３０は、例えば、ＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電層３０は、例えば、リンがドープされたポリシリコンを含む。
【0094】
導電層３０の下には、絶縁層２３が設けられる。絶縁層２３の下には、導電層３１が設けられる。導電層３１は、例えば、ＸＹ平面に沿って広がった板状に形成され、セレクトゲート線ＳＧＳとして使用される。導電層３１は、例えば、リンがドープされたポリシリコンを含む。セレクトゲート線ＳＧＳは、複数の導電層３１によって構成されてもよい。セレクトゲート線ＳＧＳが複数の導電層３１によって構成される場合には、複数の導電層３１は、互いに異なる導電体によって構成されてもよい。
【0095】
導電層３１の下には、絶縁層２４が設けられる。絶縁層２４の下には、導電層３２と絶縁層２５とが交互に積層される。複数の導電層３２のそれぞれは、例えば、ＸＹ平面に沿って広がった板状に形成される。複数の導電層３２は、導電層３０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電層３２は、例えば、タングステンを含む。
【0096】
最下層の導電層３２の下には、絶縁層２６が設けられる。絶縁層２６の下には、導電層３３が設けられる。導電層３３は、例えば、ＸＹ平面に沿って広がった板状に形成され、セレクトゲート線ＳＧＤとして使用される。セレクトゲート線ＳＧＤは、複数の導電層３３によって構成されてもよい。導電層３３は、例えば、タングステンを含む。
【0097】
導電層３３の下には、絶縁層２７が設けられる。絶縁層２７の下には、導電層３４ｂが設けられる。導電層３４ｂは、例えば、Ｙ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。すなわち、図示せぬ領域において、複数の導電層３４ｂが、Ｘ方向に配列される。導電層３４ｂは、例えば銅を含む。以下では、導電層３４ｂが設けられた配線層をＭ０と呼ぶ。
【0098】
各メモリピラーＭＰは、Ｚ方向に沿って延伸している。各メモリピラーＭＰは、絶縁層２３～２６、及び導電層３１～３３を貫通している。メモリピラーＭＰの上部は、導電層３０に接している。メモリピラーＭＰの下部は、絶縁層２７に達している。
【0099】
各メモリピラーＭＰは、例えば、半導体層４０、トンネル絶縁層（トンネル絶縁膜とも称する）４１、絶縁層４２、及びブロック絶縁層４３を含んでいる。
【0100】
半導体層４０は、Ｚ方向に沿って延伸している。例えば、半導体層４０の下端は、絶縁層２７を含む層に含まれる。半導体層４０の上端は、導電層３０に接触している。トンネル絶縁層４１は、半導体層４０の側面に配置されている。絶縁層４２は、トンネル絶縁層４１の側面に配置されている。ブロック絶縁層４３は、絶縁層４２の側面に配置されている。
【0101】
メモリピラーＭＰと導電層３１（セレクトゲート線ＳＧＳ）とが交差した部分は、セレクトトランジスタＳＴ２として機能する。メモリピラーＭＰと導電層３２（ワード線ＷＬ）とが交差した部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電層３３（セレクトゲート線ＳＧＤ）とが交差した部分は、セレクトトランジスタＳＴ１として機能する。すなわち、半導体層４０は、メモリセルトランジスタＭＴ０～ＭＴ７、並びにセレクトトランジスタＳＴ１及びＳＴ２のそれぞれのチャネル層として機能する。絶縁層４２は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
【0102】
各メモリピラーＭＰの半導体層４０の下には、柱状のコンタクトＣＶが設けられる。図示された領域には、２つのメモリピラーＭＰのうち、１つのメモリピラーＭＰに対応するコンタクトＣＶが示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。コンタクトＣＶの下には、１つの導電層３４ｂ（ビット線ＢＬ）が接触している。
【0103】
スリットＳＴは、少なくとも一部がＸＺ平面に沿って広がった板状に形成され、絶縁層２３～２６及び導電層３１～３３を分断している。スリットＳＴの下端は、絶縁層２７を含む層に含まれる。スリットＳＴの上端は、例えば、導電層３０に接触している。スリットＳＴは、例えば、酸化シリコン（ＳｉＯ２）を含む。
【0104】
スリットＳＨＥは、例えば、ＸＺ平面に沿って広がった板状に形成され、導電層３３及び絶縁層２６を分断している。スリットＳＨＥの下端は、絶縁層２７を含む層に含まれる。スリットＳＨＥの上端は、例えば、導電層３２に接触している。スリットＳＨＥは、例えば、酸化シリコン（ＳｉＯ２）を含む。
【0105】
導電層３４ｂの下には、柱状のコンタクトＶ１が設けられる。コンタクトＶ１の下には、導電層３５ｂが設けられる。導電層３５ｂは、メモリチップＭＣ内の回路を接続する配線として使用される。以下では、導電層３５ｂが設けられた配線層をＭ１と呼ぶ。
【0106】
導電層３５ｂの下には、柱状のコンタクトＶ２が設けられる。コンタクトＶ２の下には、導電層３６ｂが設けられる。導電層３６ｂは、メモリチップＭＣの界面に接し、貼合パッドＢＰ１として使用される。導電層３６ｂは、例えば銅を含む。以下では、導電層３６ｂが設けられた配線層をＭＢと呼ぶ。なお、配線層ＭＢには、後述する導電層３６ｓ及び３６ｗも設けられる。
【0107】
図９は、図８のＩＸ－ＩＸ線に沿った断面図であり、第１実施形態の半導体記憶装置１０におけるメモリピラーＭＰの断面構造の一例を示している。具体的には、図９は、メモリピラーＭＰと導電層３２とを含み、かつ半導体記憶装置１０が有する半導体基板の表面と平行な断面を示している。
【0108】
図９に示すように、半導体層４０は、例えばメモリピラーＭＰの中央部に設けられる。トンネル絶縁層４１は、半導体層４０の側面を囲っている。絶縁層４２は、トンネル絶縁層４１の側面を囲っている。ブロック絶縁層４３は、絶縁層４２の側面を囲っている。導電層３２は、ブロック絶縁層４３の側面を囲っている。トンネル絶縁層４１及びブロック絶縁層４３のそれぞれは、例えば、酸化シリコン（ＳｉＯ２）を含む。絶縁層４２は、例えば、窒化シリコン（ＳｉＮ）を含む。なお、各メモリピラーＭＰは、半導体層４０の内側に絶縁層をさらに含み、メモリピラーＭＰの中央部に当該絶縁層が位置していてもよい。すなわち、半導体層４０は、筒状に設けられた絶縁層を有していてもよい。
【0109】
図１０を用いて、メモリチップＭＣにおける引出領域ＨＲ１の断面構造について説明する。図１０は、第１実施形態の半導体記憶装置１０における引出領域ＨＲ１の断面構造の一例を示す図である。図１０は、引出領域ＨＲ１に含まれた偶数番目のブロックＢＬＫに対応する断面を示している。なお、図１０におけるＺ方向は、図８と同様に、図６に対して反転されて示されている。図１０に示すように、引出領域ＨＲ１において、セレクトゲート線ＳＧＳ（導電層３１）、ワード線ＷＬ０～ＷＬ７（導電層３２）、並びにセレクトゲート線ＳＧＤ（導電層３３）のそれぞれの端部は、階段状に設けられる。また、引出領域ＨＲ１には、例えば、コンタクトＣＴ、Ｖ１及びＶ２、導電層３４ｗ、３５ｗ、及び３６ｗが設けられる。
【0110】
具体的には、導電層３１は、Ｚ方向において、下方の導電層３２及び３３と重ならないテラス部分を有している。各導電層３２は、Ｚ方向において、下方の導電層３２及び３３と重ならないテラス部分を有している。導電層３３は、Ｚ方向において、テラス部分を有している。複数のコンタクトＣＴは、導電層３１～３３のそれぞれのテラス部分の下に、それぞれ設けられる。複数のコンタクトＣＴのそれぞれの下部は、例えば、配線層Ｍ０が設けられる面に沿って配置されている。言い換えると、複数のコンタクトＣＴのそれぞれの下部は、導電層３０からほぼ同じ距離に位置している。
【0111】
各コンタクトＣＴの下には、例えば、導電層３４ｗが設けられる。導電層３４ｗは、配線層Ｍ０に含まれる。導電層３４ｗの下には、コンタクトＶ１が設けられる。コンタクトＶ１の下には、導電層３５ｗが設けられる。導電層３５ｗは、配線層Ｍ１に含まれる。導電層３５ｗの下には、コンタクトＶ２が設けられる。コンタクトＶ２の下には、導電層３６ｗが設けられる。導電層３６ｗは、配線層ＭＢに含まれる。すなわち、導電層３６ｗは、メモリチップＭＣの界面に接し、貼合パッドＢＰ１として使用される。導電層３６ｗは、例えば銅を含む。
【0112】
なお、図１０は、ワード線ＷＬ３に対応する導電層３４ｗに設けられたコンタクトＶ１及びＶ２並びに導電層３５ｗ及び３６ｗの組のみを示している。その他の導電層３４ｗには、図示されない領域において、コンタクトＶ１及びＶ２並びに導電層３５ｗ及び３６ｗの組が接続される。引出領域ＨＲ１かつ奇数番目のブロックＢＬＫに対応する領域における構造は、図１０に示された構造に対してコンタクトＣＴが省略された構造と類似している。また、引出領域ＨＲ２かつ奇数番目のブロックＢＬＫに対応する領域における構造は、図１０に示された構造を、ＹＺ面を対称面として反転させた構造と類似している。
【0113】
１．２．３ ＣＭＯＳチップＣＣの構造
次に、第１実施形態の半導体記憶装置１０におけるＣＭＯＳチップＣＣの構造について説明する。
次に、第１実施形態の半導体記憶装置１０におけるＣＭＯＳチップＣＣの構造について説明する。
【0114】
１．２．３．１ ＣＭＯＳチップＣＣの平面レイアウト
図１１を用いて、ＣＭＯＳチップＣＣの平面レイアウトについて説明する。図１１は、第１実施形態の半導体記憶装置１０におけるＣＭＯＳチップＣＣの平面レイアウトの一例を示す図である。図１１は、ブロックＢＬＫ、センスアンプユニットＳＡＵ、及びロウデコーダユニットＲＤｎの接続関係を示している。以下で参照される図面は、Ｘ方向においてメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、センスアンプ領域ＳＲ、転送領域ＸＲ１及びＸＲ２が設けられる範囲を、それぞれ領域ｗＭＲ、ｗＨＲ１、ｗＨＲ２、ｗＳＲ、ｗＸＲ１、及びｗＸＲ２として示している。また、以下では、説明を簡潔にするために、メモリセルアレイ１１が１６個のブロックＢＬＫ０～ＢＬＫ１５を備え、ロウデコーダ１８がロウデコーダユニットＲＤ０～ＲＤ１５を備える場合について説明する。
図１１を用いて、ＣＭＯＳチップＣＣの平面レイアウトについて説明する。図１１は、第１実施形態の半導体記憶装置１０におけるＣＭＯＳチップＣＣの平面レイアウトの一例を示す図である。図１１は、ブロックＢＬＫ、センスアンプユニットＳＡＵ、及びロウデコーダユニットＲＤｎの接続関係を示している。以下で参照される図面は、Ｘ方向においてメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、センスアンプ領域ＳＲ、転送領域ＸＲ１及びＸＲ２が設けられる範囲を、それぞれ領域ｗＭＲ、ｗＨＲ１、ｗＨＲ２、ｗＳＲ、ｗＸＲ１、及びｗＸＲ２として示している。また、以下では、説明を簡潔にするために、メモリセルアレイ１１が１６個のブロックＢＬＫ０～ＢＬＫ１５を備え、ロウデコーダ１８がロウデコーダユニットＲＤ０～ＲＤ１５を備える場合について説明する。
【0115】
転送領域ＸＲ１は、偶数番号のロウデコーダユニットＲＤ０、ＲＤ２、ＲＤ４、ＲＤ６、ＲＤ８、ＲＤ１０、ＲＤ１２、及びＲＤ１４を含んでいる。転送領域ＸＲ２は、奇数番号のロウデコーダユニットＲＤ１、ＲＤ３、ＲＤ５、ＲＤ７、ＲＤ９、ＲＤ１１、ＲＤ１３、及びＲＤ１５を含んでいる。ロウデコーダユニットＲＤ０、ＲＤ２、ＲＤ４、ＲＤ６、ＲＤ８、ＲＤ１０、ＲＤ１２、及びＲＤ１４は、センスアンプ領域ＳＲを挟んで、それぞれロウデコーダユニットＲＤ１、ＲＤ３、ＲＤ５、ＲＤ７、ＲＤ９、ＲＤ１１、ＲＤ１３、及びＲＤ１５とＸ方向に対向している。すなわち、ロウデコーダユニットＲＤ０、ＲＤ２からＲＤ１４と、ロウデコーダユニットＲＤ１、ＲＤ３からＲＤ１５とは、センスアンプ領域ＳＲを挟むようにＸ方向に配置される。
【0116】
センスアンプ領域ＳＲには、例えば、複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍがＸ方向に配列される。
【0117】
また、メモリ領域ＭＲにおいて、ブロックＢＬＫ０～ＢＬＫ１５は、Ｙ方向に配列される。ブロックＢＬＫ０～ＢＬＫ１５は、前述したように、それぞれロウデコーダユニットＲＤ０～ＲＤ１５によって制御される。すなわち、偶数番号のブロックＢＬＫは、転送領域ＸＲ１に配置されたロウデコーダＲＤによって制御される。さらに、奇数番号のブロックＢＬＫは、転送領域ＸＲ２に配置されたロウデコーダＲＤによって制御される。
【0118】
なお、以上で説明したブロックＢＬＫ、センスアンプユニットＳＡＵ、及びロウデコーダユニットＲＤの配置は、あくまで一例である。例えば、各ブロックＢＬＫに接続されるロウデコーダユニットＲＤの配置は、転送領域ＸＲ１及びＸＲ２内で適宜変更され得る。
【0119】
１．２．３．２ ＣＭＯＳチップＣＣの断面構造
図１２を用いて、ＣＭＯＳチップＣＣの断面構造について説明する。図１２は、第１実施形態の半導体記憶装置１０におけるＣＭＯＳチップＣＣの断面構造の一例を示す図である。図１２は、メモリチップＭＣとＣＭＯＳチップＣＣとを貼り合わせた構造を示している。図１２は、また転送領域ＸＲ１内のトランジスタＷＬＳＷ６に対応する構成と、センスアンプ領域ＳＲ内のトランジスタＴ８に対応する構成とを示している。図１２に示すように、ＣＭＯＳチップＣＣは、例えば、半導体基板５０、導電層ＧＣ及び５１ｂ、５２ｂ、５３ｂ、５４ｂ、５５ｂ、及び５６ｂ、５１ｗ、５２ｗ、５３ｗ、５４ｗ、５５ｗ、及び５６ｗ、並びに柱状のコンタクトＣ０～Ｃ５を含んでいる。
図１２を用いて、ＣＭＯＳチップＣＣの断面構造について説明する。図１２は、第１実施形態の半導体記憶装置１０におけるＣＭＯＳチップＣＣの断面構造の一例を示す図である。図１２は、メモリチップＭＣとＣＭＯＳチップＣＣとを貼り合わせた構造を示している。図１２は、また転送領域ＸＲ１内のトランジスタＷＬＳＷ６に対応する構成と、センスアンプ領域ＳＲ内のトランジスタＴ８に対応する構成とを示している。図１２に示すように、ＣＭＯＳチップＣＣは、例えば、半導体基板５０、導電層ＧＣ及び５１ｂ、５２ｂ、５３ｂ、５４ｂ、５５ｂ、及び５６ｂ、５１ｗ、５２ｗ、５３ｗ、５４ｗ、５５ｗ、及び５６ｗ、並びに柱状のコンタクトＣ０～Ｃ５を含んでいる。
【0120】
半導体基板５０は、ＣＭＯＳチップＣＣの形成に使用され、例えば、Ｐ型不純物を含んでいる。また、半導体基板５０は、図示が省略された複数のウェル領域を含んでいる。複数のウェル領域のそれぞれには、例えば、トランジスタが形成される。そして、複数のウェル領域の間は、素子分離領域（例えば、ＳＴＩ（Shallow Trench Isolation））によって分離される。
【0121】
転送領域ＸＲ１において、半導体基板５０上には、ゲート絶縁膜を介して導電層ＧＣが設けられる。転送領域ＸＲ１内の導電層ＧＣは、例えば、ロウデコーダＲＤに含まれたトランジスタＷＬＳＷ６のゲート電極として使用される。半導体基板５０のウェル領域には、トランジスタＷＬＳＷ６の図示しないソース領域及びドレイン領域が設けられる。さらに、トランジスタＷＬＳＷ６のソース領域上にコンタクトＣ０が設けられる。
【0122】
転送領域ＸＲ１において、コンタクトＣ０上には導電層５１ｗが設けられる。導電層５１ｗ上には、コンタクトＣ１が設けられる。コンタクトＣ１上には、導電層５２ｗが設けられる。導電層５２ｗ上には、コンタクトＣ２が設けられる。コンタクトＣ２上には、導電層５３ｗが設けられる。導電層５３ｗ上には、コンタクトＣ３が設けられる。コンタクトＣ３上には、導電層５４ｗが設けられる。導電層５４ｗ上には、コンタクトＣ４が設けられる。コンタクトＣ４上には、導電層５５ｗが設けられる。導電層５５ｗ上には、コンタクトＣ５が設けられる。さらに、コンタクトＣ５上には、導電層５６ｗが設けられる。
【0123】
導電層５６ｗは、ＣＭＯＳチップＣＣとメモリチップＭＣとの界面に配置され、貼合パッドＢＰ２として使用される。転送領域ＸＲ１内の導電層５６ｗは、対向して配置されたメモリ領域ＭＲ内の導電層３６ｗと貼り合わされる。導電層３６ｗは、メモリチップＭＣとＣＭＯＳチップＣＣとの界面に配置され、貼合パッドＢＰ１として使用される。導電層５６ｗは、例えば、ワード線ＷＬ６と電気的に接続される。導電層５６ｗは、例えば銅を含む。転送領域ＸＲ１は、図示を省略しているが、トランジスタＷＬＳＷ６と同様の構造を有する複数のトランジスタを含んでいる。また、転送領域ＸＲ２における構造は、転送領域ＸＲ１の構造と同様である。
【0124】
センスアンプ領域ＳＲにおいて、半導体基板５０上には、ゲート絶縁膜を介して導電層ＧＣが設けられる。センスアンプ領域ＳＲ内の導電層ＧＣは、例えば、センスアンプユニットＳＡＵｍに含まれたトランジスタＴ８のゲート電極として使用される。半導体基板５０のウェル領域には、トランジスタＴ８の図示しないソース領域及びドレイン領域が設けられる。さらに、トランジスタＴ８のソース領域上にコンタクトＣ０が設けられる。
【0125】
センスアンプ領域ＳＲにおいて、コンタクトＣ０上には導電層５１ｂが設けられる。導電層５１ｂ上には、コンタクトＣ１が設けられる。コンタクトＣ１上には、導電層５２ｂが設けられる。導電層５２ｂ上には、コンタクトＣ２が設けられる。コンタクトＣ２上には、導電層５３ｂが設けられる。導電層５３ｂ上には、コンタクトＣ３が設けられる。コンタクトＣ３上には、導電層５４ｂが設けられる。導電層５４ｂ上には、コンタクトＣ４が設けられる。コンタクトＣ４上には、導電層５５ｂが設けられる。導電層５５ｂ上には、コンタクトＣ５が設けられる。さらに、コンタクトＣ５上には、導電層５６ｂが設けられる。
【0126】
導電層５６ｂは、ＣＭＯＳチップＣＣとメモリチップＭＣとの界面に配置され、貼合パッドＢＰ２として使用される。センスアンプ領域ＳＲ内の導電層５６ｂは、対向して配置されたメモリ領域ＭＲ内の導電層３６ｂ（貼合パッドＢＰ１）と貼り合わされる。導電層５６ｂは、例えば、ビット線ＢＬとしての導電層３４ｂと電気的に接続される。導電層３６ｂは、例えば銅を含む。センスアンプ領域ＳＲは、図示を省略しているが、トランジスタＴ８と同様の構造を有する複数のトランジスタを含んでいる。
【0127】
以下では、導電層５１ｗ及び５１ｂが設けられた配線層をＤ０と呼ぶ。導電層５２ｗ及び５２ｂが設けられた配線層をＤ１と呼ぶ。導電層５３ｗ及び５３ｂが設けられた配線層をＤ２と呼ぶ。導電層５４ｗ及び５４ｂが設けられた配線層をＤ３と呼ぶ。導電層５５ｗ及び５５ｂが設けられた配線層をＤ４と呼ぶ。さらに、導電層５６ｗ及び５６ｂが設けられた配線層をＤＢと呼ぶ。なお、配線層ＤＢには、後述する導電層５６ｓも設けられる。
配線層Ｄ０～Ｄ３にそれぞれ設けられた導電層５１ｗ～５５ｗは、トランジスタＷＬＳＷと導電層５６ｗとを接続する配線として使用される。配線層Ｄ０～Ｄ３にそれぞれ設けられた導電層５１ｂ～５５ｂは、トランジスタＴ８と導電層５６ｂとを接続する配線として使用される。
配線層Ｄ０～Ｄ３にそれぞれ設けられた導電層５１ｗ～５５ｗは、トランジスタＷＬＳＷと導電層５６ｗとを接続する配線として使用される。配線層Ｄ０～Ｄ３にそれぞれ設けられた導電層５１ｂ～５５ｂは、トランジスタＴ８と導電層５６ｂとを接続する配線として使用される。
【0128】
なお、ＣＭＯＳチップＣＣに設けられる配線層の数は、任意の数に設計され得る。また、導電層５１ｗ～５６ｗ、及び５１ｂ～５６ｂのそれぞれに接続されるコンタクトは、回路の設計に応じて省略されてもよい。
【0129】
以上で説明したワード線ＷＬ６とトランジスタＷＬＳＷ６とを接続する経路と、ビット線ＢＬとトランジスタＴ８とを接続する経路は、あくまで一例である。ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳのいずれかと、ロウデコーダＲＤが含むトランジスタＷＬＳＷとの間の接続に使用され、かつＸ方向に延伸する配線は、メモリチップＭＣ側とＣＭＯＳチップ側のいずれか一方に設けられてもよし、両方に設けられてもよい。同様に、ビット線ＢＬとセンスアンプユニットＳＡＵが含むトランジスタとの間の接続に使用され、かつＸ方向に延伸する配線は、メモリチップＭＣ側とＣＭＯＳチップ側のいずれか一方に設けられてもよし、両方に設けられてもよい。このように、メモリチップＭＣ内の回路とＣＭＯＳチップＣＣ内の回路とを接続するための配線のレイアウトは、適宜変更され得る。
【0130】
１．２．４ 転送領域ＸＲ（トランジスタＷＬＳＷ）の構造
次に、第１実施形態に係るＣＭＯＳチップＣＣの転送領域ＸＲ１及びＸＲ２の構造について説明する。第１実施形態では、転送領域ＸＲ１及びＸＲ２に設けられる複数のトランジスタＷＬＳＷが、異なった構造を有する２種類のトランジスタにより構成される。１つは、ゲートを含む配線（以下、ゲート配線）が複数のトランジスタで共有された構造を有するトランジスタである。すなわち、複数のトランジスタＷＬＳＷのゲートが、一体に連続して形成された導電層ＧＣにより構成された構造を有するものである。以降、１つの導電層ＧＣをゲートとして共有するトランジスタを、ゲート共有トランジスタＳＨと称する。他の１つは、ゲート配線が各トランジスタで分離された構造を有するトランジスタである。すなわち、各トランジスタＷＬＳＷのゲートが、分離された個々の導電層ＧＣにより構成された構造を有するものである。以降、分離された個々の導電層ＧＣをゲートとする各トランジスタを、ゲート分離トランジスタＳＥと称する。
次に、第１実施形態に係るＣＭＯＳチップＣＣの転送領域ＸＲ１及びＸＲ２の構造について説明する。第１実施形態では、転送領域ＸＲ１及びＸＲ２に設けられる複数のトランジスタＷＬＳＷが、異なった構造を有する２種類のトランジスタにより構成される。１つは、ゲートを含む配線（以下、ゲート配線）が複数のトランジスタで共有された構造を有するトランジスタである。すなわち、複数のトランジスタＷＬＳＷのゲートが、一体に連続して形成された導電層ＧＣにより構成された構造を有するものである。以降、１つの導電層ＧＣをゲートとして共有するトランジスタを、ゲート共有トランジスタＳＨと称する。他の１つは、ゲート配線が各トランジスタで分離された構造を有するトランジスタである。すなわち、各トランジスタＷＬＳＷのゲートが、分離された個々の導電層ＧＣにより構成された構造を有するものである。以降、分離された個々の導電層ＧＣをゲートとする各トランジスタを、ゲート分離トランジスタＳＥと称する。
【0131】
また、第１実施形態では、ＣＭＯＳチップＣＣの外形がメモリチップＭＣの外形とほぼ一致する場合と、ＣＭＯＳチップＣＣの外形がメモリチップＭＣの外形より大きい場合とに分けて説明する。ＣＭＯＳチップＣＣとメモリチップＭＣの外形がほぼ一致する場合を第１例とし、ＣＭＯＳチップＣＣの外形がメモリチップＭＣの外形より大きい場合を第２例とする。
【0132】
１．２．４．１ 第１例
図１３を用いて、第１実施形態に係る第１例の半導体記憶装置１０の構造の概要について説明する。図１３は、第１例の半導体記憶装置１０の構造を示す模式図である。図１３は、側面（または、Ｙ方向）から見た場合のＸ方向におけるメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、センスアンプ領域ＳＲ、並びに転送領域ＸＲ１及びＸＲ２のレイアウトを示す。なお、引出領域ＨＲ１及びＨＲ２では、ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳをイメージした形状を表している。
図１３を用いて、第１実施形態に係る第１例の半導体記憶装置１０の構造の概要について説明する。図１３は、第１例の半導体記憶装置１０の構造を示す模式図である。図１３は、側面（または、Ｙ方向）から見た場合のＸ方向におけるメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、センスアンプ領域ＳＲ、並びに転送領域ＸＲ１及びＸＲ２のレイアウトを示す。なお、引出領域ＨＲ１及びＨＲ２では、ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳをイメージした形状を表している。
【0133】
Ｘ方向において、ＣＭＯＳチップＣＣの外形は、メモリチップＭＣの外形とほぼ一致している。言い換えると、Ｚ方向から見たとき、ＣＭＯＳチップＣＣにおける転送領域ＸＲ１の外側端部は、メモリチップＭＣにおける引出領域ＨＲ１の外側端部とほぼ一致している。ＣＭＯＳチップＣＣにおける転送領域ＸＲ２の外側端部は、メモリチップＭＣにおける引出領域ＨＲ２の外側端部とほぼ一致している。
【0134】
また、センスアンプ領域ＳＲ、並びに転送領域ＸＲ１及びＸＲ２の一部は、Ｚ方向においてメモリ領域ＭＲと重なって配置される。言い換えると、半導体記憶装置１０は、Ｚ方向から見たとき、メモリ領域ＭＲと、センスアンプ領域ＳＲ、転送領域ＸＲ１の一部及び転送領域ＸＲ２の一部とが重なるような構造を有する。
【0135】
また、メモリチップＭＣ内の一部のワード線ＷＬあるいはセレクトゲート線ＳＧＤ及びＳＧＳは、Ｙ方向に伸びたビット線ＢＬと直交する配線を用いて、ＣＭＯＳチップＣＣの転送領域ＸＲ１及びＸＲ２内のトランジスタＷＬＳＷに接続される。メモリチップＭＣ内の一部のビット線ＢＬは、ビット線ＢＬと直交する配線を用いて、ＣＭＯＳチップＣＣのセンスアンプ領域ＳＲ内のセンスアンプ部ＳＡ（または、センスアンプユニットＳＡＵ）に接続される。
【0136】
転送領域ＸＲ１及びＸＲ２の各々には、前述したように、複数のトランジスタＷＬＳＷが配置される。転送領域ＸＲ１の外側の端部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。一方、転送領域ＸＲ１の内側（即ち、センスアンプ領域ＳＲ側）の領域、言い換えると、転送領域ＸＲ１の外側の端部領域以外の領域には、トランジスタＷＬＳＷとして複数のゲート共有トランジスタＳＨが配置される。
【0137】
同様に、転送領域ＸＲ２の外側の端部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。一方、転送領域ＸＲ２の内側（即ち、センスアンプ領域ＳＲ側）の領域、言い換えると、転送領域ＸＲ２の外側の端部領域以外の領域には、トランジスタＷＬＳＷとして複数のゲート共有トランジスタＳＨが配置される。
【0138】
次に、図１４を用いて、半導体記憶装置１０における引出領域ＨＲ１及び転送領域ＸＲ１の詳細な構造を説明する。図１４は、第１例における引出領域ＨＲ１及び転送領域ＸＲ１のＸ方向に沿った断面図である。なお、引出領域ＨＲ２及び転送領域ＸＲ２の構造は、引出領域ＨＲ１及び転送領域ＸＲ１の構造とほぼ同様であるため、記載を省略する。
【0139】
図１４に示すように、転送領域ＸＲ１の外側（即ち、チップ端側）の端部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。
【0140】
例えば、トランジスタＷＬＳＷＳのソースは、コンタクトＣ０、導電層５１ｓ、コンタクトＣ１、導電層５２ｓ、コンタクトＣ２、導電層５３ｓ、コンタクトＣ３、導電層５４ｓ、コンタクトＣ４、導電層５５ｓ、及びコンタクトＣ５を介して、導電層５６ｓに接続される。
【0141】
導電層５６ｓは、導電層３６ｓと貼合され、導電層３６ｓと接合される。これにより、導電層５６ｓは、導電層３６ｓに電気的に接続される。なお、導電層５６ｓ及び導電層３６ｓは、それぞれ貼合パッドＢＰ２及びＢＰ１である。
【0142】
導電層３６ｓは、コンタクトＶ２、導電層３５ｓ、コンタクトＶ１、導電層３４ｓ、及びコンタクトＣＴを介して、導電層３１（即ち、セレクトゲート線ＳＧＳ）に接続される。これにより、トランジスタＷＬＳＷＳのソースは、セレクトゲート線ＳＧＳに電気的に接続される。
【0143】
同様に、例えば、トランジスタＷＬＳＷ０のソースは、コンタクトＣ０、導電層５１ｓ、コンタクトＣ１、導電層５２ｓ、コンタクトＣ２、導電層５３ｓ、コンタクトＣ３、導電層５４ｓ、コンタクトＣ４、導電層５５ｓ、及びコンタクトＣ５を介して、導電層５６ｓに接続される。
【0144】
導電層５６ｓは、導電層３６ｓと貼合され、導電層３６ｓと接合される。これにより、導電層５６ｓは、導電層３６ｓに電気的に接続される。導電層３６ｓは、コンタクトＶ２、導電層３５ｓ、コンタクトＶ１、導電層３４ｓ、及びコンタクトＣＴを介して、導電層３２（即ち、ワード線ＷＬ０）に接続される。これにより、トランジスタＷＬＳＷ０のソースは、ワード線ＷＬ０に電気的に接続される。
【0145】
図１４に示すように、転送領域ＸＲ１のセンスアンプ領域ＳＲ側の領域には、トランジスタＷＬＳＷとして複数のゲート共有トランジスタＳＨが配置される。
【0146】
例えば、トランジスタＷＬＳＷ３のソースは、コンタクトＣ０、導電層５１ｗ、コンタクトＣ１、導電層５２ｗ、コンタクトＣ２、導電層５３ｗ、コンタクトＣ３、導電層５４ｗ、コンタクトＣ４、導電層５５ｗ、及びコンタクトＣ５を介して、導電層５６ｗに接続される。
【0147】
導電層５６ｗは、導電層３６ｗと貼合され、導電層３６ｗと接合される。これにより、導電層５６ｗは、導電層３６ｗに電気的に接続される。なお、導電層５６ｗ及び導電層３６ｗは、それぞれ貼合パッドＢＰ２及びＢＰ１である。
【0148】
導電層３６ｗは、コンタクトＶ２、導電層３５ｗ、コンタクトＶ１、導電層３４ｗ、及びコンタクトＣＴを介して、導電層３２（即ち、ワード線ＷＬ３）に接続される。これにより、トランジスタＷＬＳＷ３のソースは、ワード線ＷＬ３に電気的に接続される。
【0149】
同様に、例えば、トランジスタＷＬＳＷ４のソースは、コンタクトＣ０、導電層５１ｗ、コンタクトＣ１、導電層５２ｗ、コンタクトＣ２、導電層５３ｗ、コンタクトＣ３、導電層５４ｗ、コンタクトＣ４、導電層５５ｗ、及びコンタクトＣ５を介して、導電層５６ｗに接続される。
【0150】
導電層５６ｗは、導電層３６ｗと貼合され、導電層３６ｗと接合される。これにより、導電層５６ｗは、導電層３６ｗに電気的に接続される。導電層３６ｗは、コンタクトＶ２、導電層３５ｗ、コンタクトＶ１、導電層３４ｗ、及びコンタクトＣＴを介して、導電層３３（即ち、ワード線ＷＬ４）に接続される。これにより、トランジスタＷＬＳＷ４のソースは、ワード線ＷＬ４に電気的に接続される。
【0151】
次に、ゲート共有トランジスタＳＨ及びゲート分離トランジスタＳＥの平面レイアウト及び断面構造について説明する。
【0152】
図１５は、ゲート共有トランジスタＳＨの平面レイアウトの一例を示す図であり、２つのゲート共有トランジスタＳＨがＸ方向に配列された様子を示す。図１６は、図１５におけるＡ－Ａ線に沿った断面図であり、ゲート共有トランジスタＳＨのゲート、ソース及びドレインの断面構造を示している。
【0153】
半導体基板５０には、２つのアクティブエリアＡＡが設けられる。２つのアクティブエリアＡＡの間には、素子分離領域（例えば、ＳＴＩ）ＥＩが設けられる。アクティブエリアＡＡの各々には、ソースＳＯ及びドレインＤＲが設けられる。ソースＳＯとドレインＤＲとの間のアクティブエリアＡＡ上には、ゲート絶縁膜ＧＩが設けられる。ゲート絶縁膜ＧＩ上には、ゲートとしての導電層ＧＣが設けられる。導電層ＧＣは、２つのゲート共有トランジスタＳＨのゲートとして機能する。導電層ＧＣは、２つのゲート共有トランジスタＳＨのゲート絶縁膜ＧＩ上に、一体に連続して形成されている。さらに、アクティブエリアＡＡ間の素子分離領域ＥＩ上には、シールド層ＧＳが設けられる。
【0154】
例えば、書き込み動作において、ゲート共有トランジスタＳＨは以下のように動作する。図１６に示すように、ゲートとしての導電層ＧＣに電圧ＶPGMHが供給される。ドレインＤＲに、電圧生成回路１７から電圧供給線ＣＧを介して書き込み電圧ＶPGMが供給される。これにより、ゲート共有トランジスタＳＨがオン状態となり、電圧生成回路１７からの書き込み電圧ＶPGMが、ドレインＤＲ及びソースＳＯを通りワード線ＷＬに供給される。なお、電圧ＶPGMHは、書き込み電圧ＶPGMよりゲート共有トランジスタＳＨのしきい値電圧分以上高い電圧である。
【0155】
しかし、ゲート共有トランジスタでは、複数のトランジスタでゲートを共有でき、ゲート配線の引き回しが容易であるという利点があるが、以下で述べるように、寄生トランジスタが形成され、リーク電流が発生する場合がある。
【0156】
図１７は、図１５におけるＢ－Ｂ線に沿った断面図であり、２つのゲート共有トランジスタＳＨと素子分離領域ＥＩの断面構造を示している。２つのゲート共有トランジスタＳＨが隣接して配列されると、素子分離領域ＥＩ上の導電層ＧＣをゲートとする寄生トランジスタが形成される場合がある。寄生トランジスタが形成されると、一方のゲート共有トランジスタＳＨのドレインＤＲから、素子分離領域ＥＩ下のアクティブエリアＡＡを介して他方のゲート共有トランジスタＳＨのソースＳＯにリーク電流が流れる。そこで、寄生トランジスタに生じるリーク電流を低減するために、複数のゲート共有トランジスタＳＨを配列する場合、隣接するアクティブエリアＡＡ間の距離Ｄｈを長く設定する。
【0157】
図１８は、ゲート分離トランジスタＳＥの平面レイアウトの一例を示す図であり、２つのゲート分離トランジスタＳＥがＸ方向に配列された様子を示す。図１９は、図１８におけるＣ－Ｃ線に沿った断面図であり、ゲート分離トランジスタＳＥのゲート、ソース及びドレインの断面構造を示している。
【0158】
半導体基板５０には、２つのアクティブエリアＡＡが設けられる。２つのアクティブエリアＡＡの間には、素子分離領域ＥＩが設けられる。アクティブエリアＡＡの各々には、ソースＳＯ及びドレインＤＲが設けられる。ソースＳＯとドレインＤＲとの間のアクティブエリアＡＡ上には、ゲート絶縁膜ＧＩが設けられる。ゲート絶縁膜ＧＩ上には、ゲートとしての導電層ＧＣがそれぞれ設けられる。導電層ＧＣは、ゲート分離トランジスタＳＥのゲート絶縁膜ＧＩ上に、それぞれ分離されて配置されている。導電層ＧＣの各々は、ゲート分離トランジスタＳＥのそれぞれのゲートとして機能する。さらに、アクティブエリアＡＡ間の素子分離領域ＥＩ上には、シールド層ＧＳが設けられる。
【0159】
例えば、ゲート分離トランジスタＳＥは、ゲート共有トランジスタＳＨと同様に、書き込み動作において以下のように動作する。図１９に示すように、ゲートとしての導電層ＧＣに電圧ＶPGMHが供給される。ドレインＤＲに、電圧生成回路１７から電圧供給線ＣＧを介して書き込み電圧ＶPGMが供給される。これにより、ゲート分離トランジスタＳＥがオン状態となり、電圧生成回路１７からの書き込み電圧ＶPGMが、ドレインＤＲ及びソースＳＯを通りワード線ＷＬに供給される。
【0160】
ゲート分離トランジスタＳＥでは、隣接するゲート分離トランジスタＳＥ間に寄生トランジスタが形成されず、リーク電流が発生しないという利点があるが、以下で述べるように、導電層ＧＣが分離されているため、ゲート配線の引き回しが容易ではない場合がある。
【0161】
図２０は、図１８におけるＤ－Ｄ線に沿った断面図であり、２つのゲート分離トランジスタＳＥと素子分離領域ＥＩの断面構造を示している。図１８及び図２０に示すように、アクティブエリアＡＡ間の素子分離領域ＥＩ上にシールド層ＧＳが設けられる。シールド層ＧＳには、例えば、接地電圧ＶSSが供給される。これにより、素子分離領域ＥＩをゲート絶縁膜とする寄生トランジスタが形成されるのを防ぎ、リーク電流の発生を低減することができる。このように、寄生トランジスタの形成を防ぐことができるため、ゲート分離トランジスタＳＥでは、隣接するアクティブエリアＡＡ間の距離Ｄｅを短く設定できる。すなわち、隣接するゲート分離トランジスタＳＥにおけるアクティブエリアＡＡ間の距離Ｄｅは、隣接するゲート共有トランジスタＳＨにおけるアクティブエリアＡＡ間の距離Ｄｈより短く設定できる。
【0162】
次に、複数のゲート共有トランジスタＳＨが配列された平面レイアウトについて説明する。図２１は、複数のゲート共有トランジスタＳＨが配列された平面レイアウトを示す図である。図２１に示すように、複数のゲート共有トランジスタＳＨは、半導体基板上にＸ方向に配列されている。複数のゲート共有トランジスタＳＨのゲートは、導電層ＧＣにより共有されている。導電層ＧＣは、一体に連続して形成されている。導電層ＧＣは、コンタクトＣｈ等を介してブロックデコーダＢＤに接続される。
【0163】
ゲート共有トランジスタＳＨの各々のドレイン（あるいは、ソース）は、例えば、導電層Ｄ０に設けられた配線にそれぞれ接続される。
【0164】
次に、複数のゲート分離トランジスタＳＥが配列された平面レイアウトについて説明する。図２２は、複数のゲート分離トランジスタＳＥが配列された平面レイアウトを示す図である。図２２に示すように、複数のゲート分離トランジスタＳＥは、半導体基板上にＸ方向に配列されている。複数のゲート分離トランジスタＳＥの各々のゲートは、導電層ＧＣの各々により構成されている。導電層ＧＣの各々は、導電層Ｄ０、及び導電層Ｄ０に接続されたコンタクトＣｅにより電気的に接続される。導電層ＧＣに接続された導電層Ｄ０は、コンタクトＣｈ等を介してブロックデコーダＢＤに接続される。
【0165】
ゲート分離トランジスタＳＥの各々のドレイン（あるいは、ソース）は、例えば、導電層Ｄ０及びＤ１に設けられた配線にそれぞれ接続される。
【0166】
図２１及び図２２に示すように、隣接するゲート共有トランジスタＳＨのアクティブエリアＡＡ間の距離Ｄｈは、隣接するゲート分離トランジスタＳＥのアクティブエリアＡＡ間の距離Ｄｅより長い。すなわち、隣接するゲート共有トランジスタＳＨ間の素子分離領域ＥＩの長さは、隣接するゲート分離トランジスタＳＥ間の素子分離領域ＥＩの長さより長い。このため、複数（例えば、図２１に示す７つ）のゲート共有トランジスタＳＨの配置に要する領域Ｒｈは、複数（例えば、図２２に示す７つ）のゲート分離トランジスタＳＥの配置に要する領域Ｒｅよりも大きな領域が必要となる。
【0167】
また、複数のゲート共有トランジスタＳＨはゲート配線（導電層ＧＣ）を共有している。一方、複数のゲート分離トランジスタＳＥはゲート配線を共有せず、ゲート分離トランジスタＳＥの各々がゲート配線をそれぞれ備える。このため、ゲート分離トランジスタＳＥでは、ゲート配線を接続するための配線（導電層Ｄ０及びＤ１）が必要となる。したがって、ゲート共有トランジスタＳＨの配列では、ゲート分離トランジスタＳＥの配列で必要なゲート配線を接続するための配線を削減できる。
【0168】
１．２．４．２ 第２例
図２３を用いて、第１実施形態に係る第２例の半導体記憶装置１０の構造の概要について説明する。図２３は、第２例の半導体記憶装置１０の構造を示す模式図である。第１例と同様に、図２３は、側面（または、Ｙ方向）から見た場合のＸ方向におけるメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、センスアンプ領域ＳＲ、並びに転送領域ＸＲ１及びＸＲ２のレイアウトを示す。引出領域ＨＲ１及びＨＲ２では、ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳをイメージした形状を表している。
図２３を用いて、第１実施形態に係る第２例の半導体記憶装置１０の構造の概要について説明する。図２３は、第２例の半導体記憶装置１０の構造を示す模式図である。第１例と同様に、図２３は、側面（または、Ｙ方向）から見た場合のＸ方向におけるメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、センスアンプ領域ＳＲ、並びに転送領域ＸＲ１及びＸＲ２のレイアウトを示す。引出領域ＨＲ１及びＨＲ２では、ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳをイメージした形状を表している。
【0169】
Ｘ方向において、ＣＭＯＳチップＣＣの外形は、メモリチップＭＣの外形より大きい。言い換えると、Ｚ方向から見たとき、ＣＭＯＳチップＣＣにおける転送領域ＸＲ１の外側端部は、メモリチップＭＣにおける引出領域ＨＲ１の外側端部より外側にはみ出している。ＣＭＯＳチップＣＣにおける転送領域ＸＲ２の外側端部は、メモリチップＭＣにおける引出領域ＨＲ２の外側端部より外側にはみ出している。
【0170】
また、センスアンプ領域ＳＲ、並びに転送領域ＸＲ１及びＸＲ２の一部は、Ｚ方向においてメモリ領域ＭＲと重なって配置される。言い換えると、半導体記憶装置１０は、Ｚ方向から見たとき、メモリ領域ＭＲと、センスアンプ領域ＳＲ、転送領域ＸＲ１の一部及び転送領域ＸＲ２の一部とが重なるような構造を有する。
【0171】
転送領域ＸＲ１の一部は、Ｚ方向において引出領域ＨＲ１と重なって配置される。転送領域ＸＲ２の一部は、Ｚ方向において引出領域ＨＲ２と重なって配置される。言い換えると、半導体記憶装置１０は、Ｚ方向から見たとき、引出領域ＨＲ１と転送領域ＸＲ１の一部とが重なり、さらに引出領域ＨＲ２と転送領域ＸＲ２の一部とが重なるような構造を有する。
【0172】
また、メモリチップＭＣ内の一部のワード線ＷＬあるいはセレクトゲート線ＳＧＤ及びＳＧＳは、Ｙ方向に伸びたビット線ＢＬと直交する配線を用いて、ＣＭＯＳチップＣＣの転送領域ＸＲ１及びＸＲ２内のトランジスタＷＬＳＷに接続される。メモリチップＭＣ内の一部のビット線ＢＬは、ビット線ＢＬと直交する配線を用いて、ＣＭＯＳチップＣＣのセンスアンプ領域ＳＲ内のセンスアンプ部ＳＡ（または、センスアンプユニットＳＡＵ）に接続される。
【0173】
転送領域ＸＲ１及びＸＲ２の各々には、前述したように、複数のトランジスタＷＬＳＷが配置される。転送領域ＸＲ１の外側の端部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。一方、転送領域ＸＲ１の内側（即ち、センスアンプ領域ＳＲ側）の領域には、トランジスタＷＬＳＷとして複数のゲート共有トランジスタＳＨが配置される。
【0174】
同様に、転送領域ＸＲ２の外側の端部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。一方、転送領域ＸＲ２の内側（即ち、センスアンプ領域ＳＲ側）の領域には、トランジスタＷＬＳＷとして複数のゲート共有トランジスタＳＨが配置される。
【0175】
次に、図２４を用いて、半導体記憶装置１０における引出領域ＨＲ１及び転送領域ＸＲ１の詳細な構造を説明する。図２４は、第２例における引出領域ＨＲ１及び転送領域ＸＲ１のＸ方向に沿った断面図である。なお、引出領域ＨＲ２及び転送領域ＸＲ２の構造は、引出領域ＨＲ１及び転送領域ＸＲ１の構造とほぼ同様であるため、記載を省略する。
【0176】
図２４に示すように、転送領域ＸＲ１の外側（即ち、チップ端側）の端部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。
【0177】
例えば、トランジスタＷＬＳＷＳのソースは、コンタクトＣ０、導電層５１ｓ、コンタクトＣ１、導電層５２ｓ、コンタクトＣ２、導電層５３ｓ、コンタクトＣ３、導電層５４ｓ、コンタクトＣ４、導電層５５ｓ、及びコンタクトＣ５を介して、導電層５６ｓに接続される。
【0178】
導電層５６ｓは、導電層３６ｓと貼合され、導電層３６ｓと接合される。これにより、導電層５６ｓは、導電層３６ｓに電気的に接続される。導電層５６ｓ及び導電層３６ｓは、それぞれ貼合パッドＢＰ２及びＢＰ１である。
【0179】
導電層３６ｓは、コンタクトＶ２、導電層３５ｓ、コンタクトＶ１、導電層３４ｓ、及びコンタクトＣＴを介して、導電層３１（即ち、セレクトゲート線ＳＧＳ）に接続される。例えば、導電層３５ｓは、Ｘ方向において、セレクトゲート線ＳＧＳよりもチップ端側に伸びた導電層である。これにより、トランジスタＷＬＳＷＳのソースは、セレクトゲート線ＳＧＳに電気的に接続される。
【0180】
同様に、例えば、トランジスタＷＬＳＷ０のソースは、コンタクトＣ０、導電層５１ｓ、コンタクトＣ１、導電層５２ｓ、コンタクトＣ２、導電層５３ｓ、コンタクトＣ３、導電層５４ｓ、コンタクトＣ４、導電層５５ｓ、及びコンタクトＣ５を介して、導電層５６ｓに接続される。
【0181】
導電層５６ｓは、導電層３６ｓと貼合され、導電層３６ｓと接合される。これにより、導電層５６ｓは、導電層３６ｓに電気的に接続される。
【0182】
導電層３６ｓは、コンタクトＶ２、導電層３５ｓ、コンタクトＶ１、導電層３４ｓ、及びコンタクトＣＴを介して、導電層３２（即ち、ワード線ＷＬ０）に接続される。例えば、導電層３５ｗは、Ｘ方向において、ワード線ＷＬ０よりもチップ端側に伸びた導電層である。これにより、トランジスタＷＬＳＷ０のソースは、ワード線ＷＬ０に電気的に接続される。
【0183】
トランジスタＷＬＳＷＳ及びＷＬＳＷ０のゲートは、それぞれ分離された個々の導電層ＧＣにより構成されている。すなわち、ゲート分離トランジスタＳＥのゲートを構成するゲート配線は、個々の導電層ＧＣにて形成されている。
【0184】
図２４に示すように、転送領域ＸＲ１のセンスアンプ領域ＳＲ側の領域には、トランジスタＷＬＳＷとして複数のゲート共有トランジスタＳＨが配置される。
【0185】
例えば、トランジスタＷＬＳＷ３のソースは、コンタクトＣ０、導電層５１ｗ、コンタクトＣ１、導電層５２ｗ、コンタクトＣ２、導電層５３ｗ、コンタクトＣ３、導電層５４ｗ、コンタクトＣ４、導電層５５ｗ、及びコンタクトＣ５を介して、導電層５６ｗに接続される。
【0186】
導電層５６ｗは、導電層３６ｗと貼合され、導電層３６ｗと接合される。これにより、導電層５６ｗは、導電層３６ｗに電気的に接続される。導電層３６ｗは、コンタクトＶ２、導電層３５ｗ、コンタクトＶ１、導電層３４ｗ、及びコンタクトＣＴを介して、導電層３２（即ち、ワード線ＷＬ３）に接続される。例えば、導電層３５ｗは、Ｘ方向において、ワード線ＷＬ３の端部側からセンスアンプ領域ＳＲ側に伸びた導電層である。これにより、トランジスタＷＬＳＷ３のソースは、ワード線ＷＬ３に電気的に接続される。
【0187】
同様に、例えば、トランジスタＷＬＳＷ４のソースは、コンタクトＣ０、導電層５１ｗ、コンタクトＣ１、導電層５２ｗ、コンタクトＣ２、導電層５３ｗ、コンタクトＣ３、導電層５４ｗ、コンタクトＣ４、導電層５５ｗ、及びコンタクトＣ５を介して、導電層５６ｗに接続される。
【0188】
導電層５６ｗは、導電層３６ｗと貼合され、導電層３６ｗと接合される。これにより、導電層５６ｗは、導電層３６ｗに電気的に接続される。導電層３６ｗは、コンタクトＶ２、導電層３５ｗ、コンタクトＶ１、導電層３４ｗ、及びコンタクトＣＴを介して、導電層３２（即ち、ワード線ＷＬ４）に接続される。例えば、導電層３５ｗは、Ｘ方向において、ワード線ＷＬ４の端部側からセンスアンプ領域ＳＲ側に伸びた導電層である。これにより、トランジスタＷＬＳＷ４のソースは、ワード線ＷＬ４に電気的に接続される。
【0189】
トランジスタＷＬＳＷ３及びＷＬＳＷ４のゲートは、一体に連続して形成された導電層ＧＣにより構成されている。すなわち、ゲート共有トランジスタＳＨのゲートを構成するゲート配線は、一体で連続した導電層ＧＣにて形成されている。
【0190】
１．３ 第１実施形態の効果
第１実施形態によれば、外形サイズを縮小できる、またはセンスアンプを含む回路領域を確保できる半導体記憶装置を提供可能である。
第１実施形態によれば、外形サイズを縮小できる、またはセンスアンプを含む回路領域を確保できる半導体記憶装置を提供可能である。
【0191】
以下に、第１実施形態の効果について説明する。
【0192】
本実施形態の半導体記憶装置は、メモリチップＭＣとＣＭＯＳチップＣＣとが貼合された構造を有する。メモリチップＭＣには、複数のワード線ＷＬ及びセレクトゲート線ＳＧＤ及びＳＧＳが積層される。積層されたワード線ＷＬ及びセレクトゲート線ＳＧＤ及びＳＧＳは、引出領域ＨＲ及び転送領域ＸＲにおいてコンタクト及び引き出し配線を介してトランジスタＷＬＳＷに接続される。さらに、トランジスタＷＬＳＷは、電圧供給線を介して電圧生成回路１７に接続される。
【0193】
メモリチップＭＣの外形サイズは、例えば、主として半導体記憶装置に搭載するメモリセルアレイの記憶容量にて決定される。このため、半導体記憶装置の外形サイズ（即ち、チップサイズ）を縮小するためには、ＣＭＯＳチップＣＣの外形サイズをメモリチップＭＣの外形サイズの範囲内に収めることが望ましい。
【0194】
特に、ワード線ＷＬからの引き出し配線、及びビット線ＢＬからの引き出し配線にビット線ＢＬと直交する配線を用いた場合には、ＣＭＯＳチップＣＣの外形サイズの縮小分、すなわちロウデコーダ１８、トランジスタＷＬＳＷ、センスアンプ２１、及びカラム系制御回路の面積縮小分がそのまま半導体記憶装置の外形サイズの縮小分として寄与する。
【0195】
ここで、転送領域ＸＲ、すなわちトランジスタＷＬＳＷの配置領域に関しては、その面積を決定している要因が２つある。１つは、ワード線からの引き出し配線の本数とこれら引き出し配線を配置するための領域、２つ目は、トランジスタＷＬＳＷの占有領域である。
【0196】
本実施形態では、ＣＭＯＳチップＣＣにおいて、ワード線ＷＬからの引き出し配線の本数が多く、これら引き出し配線が稠密となる領域、例えば、メモリ領域ＭＲと引出領域ＨＲ１（あるいは、ＨＲ２）との境界領域に対応する転送領域には、ゲート配線の引き回しが容易なゲート共有トランジスタＳＨを用いる。すなわち、ワード線からの引き出し配線が稠密となる領域に対応する転送領域には、ゲート配線が共有され、ゲート配線同士を接続する配線が不要なゲート共有トランジスタＳＨを用いる。一方、ワード線ＷＬからの引き出し配線の本数が比較的少なく、これら引き出し配線が疎である領域、例えば、引出領域ＨＲ１（あるいは、ＨＲ２）の外側の端部領域に対応する転送領域には、トランジスタの占有面積が低減できるゲート分離トランジスタＳＥを用いる。これにより、転送領域を縮小でき、半導体記憶装置の外形サイズを縮小することができる。
【0197】
例えば、図２５に示すように、メモリチップＭＣの外形サイズよりＣＭＯＳチップＣＣの外形サイズが大きい構造を有する場合、図２６に示すように、転送領域ＸＲ１における端部領域のゲート共有トランジスタＳＨをゲート分離トランジスタＳＥに置き換える。転送領域ＸＲ２における端部領域のゲート共有トランジスタＳＨをゲート分離トランジスタＳＥに置き換える。これにより、転送領域ＸＲ１及びＸＲ２の領域を削減でき、半導体記憶装置１０の外形サイズを縮小することができる。
【0198】
また、図２７に示すように、メモリチップＭＣとＣＭＯＳチップＣＣの外形サイズがほぼ同じ構造を有する場合、図２８に示すように、同様に、転送領域ＸＲ１及びＸＲ２における端部領域のゲート共有トランジスタＳＨをゲート分離トランジスタＳＥに置き換える。これにより、転送領域ＸＲ１及びＸＲ２の領域を削減できる。この場合は、センスアンプ２１及びカラム系制御回路を配置するセンスアンプ領域ＳＲを十分に確保することができる。
【0199】
以上述べたように、第１実施形態の半導体記憶装置によれば、外形サイズを縮小することができる。さらに、センスアンプ２１及びカラム系制御回路を含むセンスアンプ領域ＳＲの配置領域を確保することができる。
【0200】
２．第２実施形態
第２実施形態の半導体記憶装置について説明する。第１実施形態では、トランジスタＷＬＳＷとしてのゲート分離トランジスタＳＥをＣＭＯＳチップの端部側のみに配置したが、第２実施形態では、ゲート分離トランジスタＳＥを、ＣＭＯＳチップの端部側とセンスアンプ２１が配置された側の両側に配置した例を述べる。
第２実施形態の半導体記憶装置について説明する。第１実施形態では、トランジスタＷＬＳＷとしてのゲート分離トランジスタＳＥをＣＭＯＳチップの端部側のみに配置したが、第２実施形態では、ゲート分離トランジスタＳＥを、ＣＭＯＳチップの端部側とセンスアンプ２１が配置された側の両側に配置した例を述べる。
【0201】
第２実施形態における半導体記憶装置の回路構成等、記載しない回路構成及び構造は第１実施形態と同様である。第２実施形態では、主に第１実施形態と異なる点について説明する。
【0202】
２．１ 転送領域ＸＲ（トランジスタＷＬＳＷ）の構造
第２実施形態に係るＣＭＯＳチップＣＣの転送領域ＸＲ１及びＸＲ２の構造について説明する。第２実施形態でも第１実施形態と同様に、ＣＭＯＳチップＣＣの外形がメモリチップＭＣの外形とほぼ一致する場合を第１例とし、ＣＭＯＳチップＣＣの外形がメモリチップＭＣの外形より大きい場合を第２例として、以下に説明する。
第２実施形態に係るＣＭＯＳチップＣＣの転送領域ＸＲ１及びＸＲ２の構造について説明する。第２実施形態でも第１実施形態と同様に、ＣＭＯＳチップＣＣの外形がメモリチップＭＣの外形とほぼ一致する場合を第１例とし、ＣＭＯＳチップＣＣの外形がメモリチップＭＣの外形より大きい場合を第２例として、以下に説明する。
【0203】
２．１．１ 第１例
図２９を用いて、第２実施形態に係る第１例の半導体記憶装置１０の構造の概要について説明する。図２９は、第１例の半導体記憶装置１０の構造を示す模式図である。図２９は、側面（または、Ｙ方向）から見た場合のＸ方向におけるメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、センスアンプ領域ＳＲ、並びに転送領域ＸＲ１及びＸＲ２のレイアウトを示す。引出領域ＨＲ１及びＨＲ２では、ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳをイメージした形状を表している。
図２９を用いて、第２実施形態に係る第１例の半導体記憶装置１０の構造の概要について説明する。図２９は、第１例の半導体記憶装置１０の構造を示す模式図である。図２９は、側面（または、Ｙ方向）から見た場合のＸ方向におけるメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、センスアンプ領域ＳＲ、並びに転送領域ＸＲ１及びＸＲ２のレイアウトを示す。引出領域ＨＲ１及びＨＲ２では、ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳをイメージした形状を表している。
【0204】
Ｘ方向において、ＣＭＯＳチップＣＣの外形は、メモリチップＭＣの外形とほぼ一致している。言い換えると、Ｚ方向から見たとき、ＣＭＯＳチップＣＣにおける転送領域ＸＲ１の外側端部は、メモリチップＭＣにおける引出領域ＨＲ１の外側端部とほぼ一致している。ＣＭＯＳチップＣＣにおける転送領域ＸＲ２の外側端部は、メモリチップＭＣにおける引出領域ＨＲ２の外側端部とほぼ一致している。
【0205】
また、センスアンプ領域ＳＲ、並びに転送領域ＸＲ１及びＸＲ２の一部は、Ｚ方向においてメモリ領域ＭＲと重なって配置される。言い換えると、半導体記憶装置１０は、Ｚ方向から見たとき、センスアンプ領域ＳＲ、転送領域ＸＲ１の一部、及び転送領域ＸＲ２の一部と、メモリ領域ＭＲとが重なるような構造を有する。
【0206】
また、メモリチップＭＣ内の一部のワード線ＷＬあるいはセレクトゲート線ＳＧＤ及びＳＧＳは、Ｙ方向に伸びたビット線ＢＬと直交する配線を用いて、ＣＭＯＳチップＣＣの転送領域ＸＲ１及びＸＲ２内のトランジスタＷＬＳＷに接続される。メモリチップＭＣ内の一部のビット線ＢＬは、ビット線ＢＬと直交する配線を用いて、ＣＭＯＳチップＣＣのセンスアンプ領域ＳＲ内のセンスアンプ部ＳＡ（または、センスアンプユニットＳＡＵ）に接続される。
【0207】
転送領域ＸＲ１の外側の端部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。転送領域ＸＲ１のセンスアンプ領域ＳＲ側の内部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。さらに、転送領域ＸＲ１の外側の端部領域とセンスアンプ領域ＳＲ側の内部領域との間の中央領域には、トランジスタＷＬＳＷとして複数のゲート共有トランジスタＳＨが配置される。
【0208】
同様に、転送領域ＸＲ２の外側の端部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。転送領域ＸＲ２のセンスアンプ領域ＳＲ側の内部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。さらに、転送領域ＸＲ２の外側の端部領域とセンスアンプ領域ＳＲ側の内部領域との間の中央領域には、トランジスタＷＬＳＷとして複数のゲート共有トランジスタＳＨが配置される。
【0209】
次に、図３０を用いて、半導体記憶装置１０における引出領域ＨＲ１及び転送領域ＸＲ１の詳細な構造を説明する。図３０は、第１例における引出領域ＨＲ１及び転送領域ＸＲ１のＸ方向に沿った断面図である。なお、引出領域ＨＲ２及び転送領域ＸＲ２の構造は、引出領域ＨＲ１及び転送領域ＸＲ１の構造とほぼ同様であるため、記載を省略する。
【0210】
図３０に示すように、転送領域ＸＲ１の外側（即ち、チップ端側）の端部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。
【0211】
例えば、トランジスタＷＬＳＷＳのソースは、コンタクトＣ０、導電層５１ｓ、コンタクトＣ１、導電層５２ｓ、コンタクトＣ２、導電層５３ｓ、コンタクトＣ３、導電層５４ｓ、コンタクトＣ４、導電層５５ｓ、及びコンタクトＣ５を介して、導電層５６ｓに接続される。
【0212】
導電層５６ｓは、導電層３６ｓと貼合され、導電層３６ｓと接合される。これにより、導電層５６ｓは、導電層３６ｓに電気的に接続される。なお、導電層５６ｓ及び導電層３６ｓは、それぞれ貼合パッドＢＰ２及びＢＰ１である。
【0213】
導電層３６ｓは、コンタクトＶ２、導電層３５ｓ、コンタクトＶ１、導電層３４ｓ、及びコンタクトＣＴを介して、導電層３１（即ち、セレクトゲート線ＳＧＳ）に接続される。これにより、トランジスタＷＬＳＷＳのソースは、セレクトゲート線ＳＧＳに電気的に接続される。
【0214】
同様に、例えば、トランジスタＷＬＳＷ０のソースは、コンタクトＣ０、導電層５１ｓ、コンタクトＣ１、導電層５２ｓ、コンタクトＣ２、導電層５３ｓ、コンタクトＣ３、導電層５４ｓ、コンタクトＣ４、導電層５５ｓ、及びコンタクトＣ５を介して、導電層５６ｓに接続される。
【0215】
導電層５６ｓは、導電層３６ｓと貼合され、導電層３６ｓと接合される。これにより、導電層５６ｓは、導電層３６ｓに電気的に接続される。導電層３６ｓは、コンタクトＶ２、導電層３５ｓ、コンタクトＶ１、導電層３４ｓ、及びコンタクトＣＴを介して、導電層３２（即ち、ワード線ＷＬ０）に接続される。これにより、トランジスタＷＬＳＷ０のソースは、ワード線ＷＬ０に電気的に接続される。
【0216】
トランジスタＷＬＳＷＳ及びＷＬＳＷ０のゲートは、それぞれ分離された個々の導電層ＧＣにより構成されている。すなわち、ゲート分離トランジスタＳＥのゲートを構成するゲート配線は、個々の導電層ＧＣにて形成されている。
【0217】
図３０に示すように、転送領域ＸＲ１のセンスアンプ領域ＳＲ側の内部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。
【0218】
例えば、トランジスタＷＬＳＷ７のソースは、コンタクトＣ０、導電層５１ｄ、コンタクトＣ１、導電層５２ｄ、コンタクトＣ２、導電層５３ｄ、コンタクトＣ３、導電層５４ｄ、コンタクトＣ４、導電層５５ｄ、及びコンタクトＣ５を介して、導電層５６ｄに接続される。
【0219】
導電層５６ｄは、導電層３６ｄと貼合され、導電層３６ｄと接合される。これにより、導電層５６ｄは、導電層３６ｄに電気的に接続される。なお、導電層５６ｄ及び導電層３６ｄは、それぞれ貼合パッドＢＰ２及びＢＰ１である。
【0220】
導電層３６ｄは、コンタクトＶ２、導電層３５ｄ、コンタクトＶ１、導電層３４ｄ、及びコンタクトＣＴを介して、導電層３２（即ち、ワード線ＷＬ７）に接続される。これにより、トランジスタＷＬＳＷ７のソースは、ワード線ＷＬ７に電気的に接続される。
【0221】
同様に、例えば、トランジスタＷＬＳＷＤ０のソースは、コンタクトＣ０、導電層５１ｄ、コンタクトＣ１、導電層５２ｄ、コンタクトＣ２、導電層５３ｄ、コンタクトＣ３、導電層５４ｄ、コンタクトＣ４、導電層５５ｄ、及びコンタクトＣ５を介して、導電層５６ｄに接続される。
【0222】
導電層５６ｄは、導電層３６ｄと貼合され、導電層３６ｄと接合される。これにより、導電層５６ｄは、導電層３６ｄに電気的に接続される。導電層３６ｄは、コンタクトＶ２、導電層３５ｄ、コンタクトＶ１、導電層３４ｄ、及びコンタクトＣＴを介して、導電層３３（即ち、セレクトゲート線ＳＧＤ０）に接続される。これにより、トランジスタＷＬＳＷＤ０のソースは、セレクトゲート線ＳＧＤ０に電気的に接続される。
【0223】
トランジスタＷＬＳＷ７及びＷＬＳＷＤ０のゲートは、それぞれ分離された個々の導電層ＧＣにより構成されている。すなわち、ゲート分離トランジスタＳＥのゲートを構成するゲート配線は、個々の導電層ＧＣにて形成されている。
【0224】
図３０に示すように、転送領域ＸＲ１の外側の端部領域とセンスアンプ領域ＳＲ側の内部領域との間の中央領域には、トランジスタＷＬＳＷとして複数のゲート共有トランジスタＳＨが配置される。
【0225】
例えば、トランジスタＷＬＳＷ３のソースは、コンタクトＣ０、導電層５１ｗ、コンタクトＣ１、導電層５２ｗ、コンタクトＣ２、導電層５３ｗ、コンタクトＣ３、導電層５４ｗ、コンタクトＣ４、導電層５５ｗ、及びコンタクトＣ５を介して、導電層５６ｗに接続される。
【0226】
導電層５６ｗは、導電層３６ｗと貼合され、導電層３６ｗと接合される。これにより、導電層５６ｗは、導電層３６ｗに電気的に接続される。なお、導電層５６ｗ及び導電層３６ｗは、それぞれ貼合パッドＢＰ２及びＢＰ１である。
【0227】
導電層３６ｗは、コンタクトＶ２、導電層３５ｗ、コンタクトＶ１、導電層３４ｗ、及びコンタクトＣＴを介して、導電層３２（即ち、ワード線ＷＬ３）に接続される。これにより、トランジスタＷＬＳＷ３のソースは、ワード線ＷＬ３に電気的に接続される。
【0228】
同様に、例えば、トランジスタＷＬＳＷ４のソースは、コンタクトＣ０、導電層５１ｗ、コンタクトＣ１、導電層５２ｗ、コンタクトＣ２、導電層５３ｗ、コンタクトＣ３、導電層５４ｗ、コンタクトＣ４、導電層５５ｗ、及びコンタクトＣ５を介して、導電層５６ｗに接続される。
【0229】
導電層５６ｗは、導電層３６ｗと貼合され、導電層３６ｗと接合される。これにより、導電層５６ｗは、導電層３６ｗに電気的に接続される。導電層３６ｗは、コンタクトＶ２、導電層３５ｗ、コンタクトＶ１、導電層３４ｗ、及びコンタクトＣＴを介して、導電層３２（即ち、ワード線ＷＬ４）に接続される。これにより、トランジスタＷＬＳＷ４のソースは、ワード線ＷＬ４に電気的に接続される。
【0230】
トランジスタＷＬＳＷ３及びＷＬＳＷ４のゲートは、一体に連続して形成された導電層ＧＣにより構成されている。すなわち、ゲート共有トランジスタＳＨのゲートを構成するゲート配線は、一体で連続した導電層ＧＣにて形成されている。
【0231】
２．１．２ 第２例
図３１を用いて、第２実施形態に係る第２例の半導体記憶装置１０の構造の概要について説明する。図３１は、第２例の半導体記憶装置１０の構造を示す模式図である。第１例と同様に、図３１は、側面（または、Ｙ方向）から見た場合のＸ方向におけるメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、センスアンプ領域ＳＲ、並びに転送領域ＸＲ１及びＸＲ２のレイアウトを示す。引出領域ＨＲ１及びＨＲ２では、ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳをイメージした形状を表している。
図３１を用いて、第２実施形態に係る第２例の半導体記憶装置１０の構造の概要について説明する。図３１は、第２例の半導体記憶装置１０の構造を示す模式図である。第１例と同様に、図３１は、側面（または、Ｙ方向）から見た場合のＸ方向におけるメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、センスアンプ領域ＳＲ、並びに転送領域ＸＲ１及びＸＲ２のレイアウトを示す。引出領域ＨＲ１及びＨＲ２では、ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳをイメージした形状を表している。
【0232】
Ｘ方向において、ＣＭＯＳチップＣＣの外形は、メモリチップＭＣの外形より大きい。言い換えると、Ｚ方向から見たとき、ＣＭＯＳチップＣＣにおける転送領域ＸＲ１の外側端部は、メモリチップＭＣにおける引出領域ＨＲ１の外側端部より外側にはみ出している。ＣＭＯＳチップＣＣにおける転送領域ＸＲ２の外側端部は、メモリチップＭＣにおける引出領域ＨＲ２の外側端部より外側にはみ出している。
【0233】
また、センスアンプ領域ＳＲ、並びに転送領域ＸＲ１及びＸＲ２の一部は、Ｚ方向においてメモリ領域ＭＲと重なって配置される。言い換えると、半導体記憶装置１０は、Ｚ方向から見たとき、メモリ領域ＭＲと、センスアンプ領域ＳＲ、転送領域ＸＲ１の一部及び転送領域ＸＲ２の一部とが重なるような構造を有する。
【0234】
転送領域ＸＲ１の一部は、Ｚ方向において引出領域ＨＲ１と重なって配置される。転送領域ＸＲ２の一部は、Ｚ方向において引出領域ＨＲ２と重なって配置される。言い換えると、半導体記憶装置１０は、Ｚ方向から見たとき、引出領域ＨＲ１と転送領域ＸＲ１の一部とが重なり、さらに引出領域ＨＲ２と転送領域ＸＲ２の一部とが重なるような構造を有する。
【0235】
また、メモリチップＭＣ内の一部のワード線ＷＬあるいはセレクトゲート線ＳＧＤ及びＳＧＳは、Ｙ方向に伸びたビット線ＢＬと直交する配線を用いて、ＣＭＯＳチップＣＣの転送領域ＸＲ１及びＸＲ２内のトランジスタＷＬＳＷに接続される。メモリチップＭＣ内の一部のビット線ＢＬは、ビット線ＢＬと直交する配線を用いて、ＣＭＯＳチップＣＣのセンスアンプ領域ＳＲ内のセンスアンプ部ＳＡ（または、センスアンプユニットＳＡＵ）に接続される。
【0236】
転送領域ＸＲ１の外側の端部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。転送領域ＸＲ１のセンスアンプ領域ＳＲ側の内部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。さらに、転送領域ＸＲ１の外側の端部領域とセンスアンプ領域ＳＲ側の内部領域との間の中央領域には、トランジスタＷＬＳＷとして複数のゲート共有トランジスタＳＨが配置される。
【0237】
同様に、転送領域ＸＲ２の外側の端部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。転送領域ＸＲ２のセンスアンプ領域ＳＲ側の内部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。さらに、転送領域ＸＲ２の外側の端部領域とセンスアンプ領域ＳＲ側の内部領域との間の中央領域には、トランジスタＷＬＳＷとして複数のゲート共有トランジスタＳＨが配置される。
【0238】
次に、図３２を用いて、半導体記憶装置１０における引出領域ＨＲ１及び転送領域ＸＲ１の詳細な構造を説明する。図３２は、第２例における引出領域ＨＲ１及び転送領域ＸＲ１のＸ方向に沿った断面図である。なお、引出領域ＨＲ２及び転送領域ＸＲ２の構造は、引出領域ＨＲ１及び転送領域ＸＲ１の構造とほぼ同様であるため、記載を省略する。
【0239】
図３２に示すように、転送領域ＸＲ１の外側（即ち、チップ端側）の端部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。
【0240】
例えば、トランジスタＷＬＳＷＳのソースは、コンタクトＣ０、導電層５１ｓ、コンタクトＣ１、導電層５２ｓ、コンタクトＣ２、導電層５３ｓ、コンタクトＣ３、導電層５４ｓ、コンタクトＣ４、導電層５５ｓ、及びコンタクトＣ５を介して、導電層５６ｓに接続される。
【0241】
導電層５６ｓは、導電層３６ｓと貼合され、導電層３６ｓと接合される。これにより、導電層５６ｓは、導電層３６ｓに電気的に接続される。導電層５６ｓ及び導電層３６ｓは、それぞれ貼合パッドＢＰ２及びＢＰ１である。
【0242】
導電層３６ｓは、コンタクトＶ２、導電層３５ｓ、コンタクトＶ１、導電層３４ｓ、及びコンタクトＣＴを介して、導電層３１（即ち、セレクトゲート線ＳＧＳ）に接続される。例えば、導電層３５ｓは、Ｘ方向において、セレクトゲート線ＳＧＳよりもチップ端側に伸びた導電層である。これにより、トランジスタＷＬＳＷＳのソースは、セレクトゲート線ＳＧＳに電気的に接続される。
【0243】
同様に、例えば、トランジスタＷＬＳＷ０のソースは、コンタクトＣ０、導電層５１ｓ、コンタクトＣ１、導電層５２ｓ、コンタクトＣ２、導電層５３ｓ、コンタクトＣ３、導電層５４ｓ、コンタクトＣ４、導電層５５ｓ、及びコンタクトＣ５を介して、導電層５６ｓに接続される。
【0244】
導電層５６ｓは、導電層３６ｓと貼合され、導電層３６ｓと接合される。これにより、導電層５６ｓは、導電層３６ｓに電気的に接続される。導電層３６ｓは、コンタクトＶ２、導電層３５ｓ、コンタクトＶ１、導電層３４ｓ、及びコンタクトＣＴを介して、導電層３２（即ち、ワード線ＷＬ０）に接続される。例えば、導電層３５ｓは、Ｘ方向において、ワード線ＷＬ０よりもチップ端側に伸びた導電層である。これにより、トランジスタＷＬＳＷ０のソースは、ワード線ＷＬ０に電気的に接続される。
【0245】
トランジスタＷＬＳＷＳ及びＷＬＳＷ０のゲートは、それぞれ分離された個々の導電層ＧＣにより構成されている。すなわち、ゲート分離トランジスタＳＥのゲートを構成する導電層ＧＣは、個々の導電層にて形成されている。
【0246】
図３２に示すように、転送領域ＸＲ１のセンスアンプ領域ＳＲ側の内部領域には、トランジスタＷＬＳＷとして複数のゲート分離トランジスタＳＥが配置される。
【0247】
例えば、トランジスタＷＬＳＷ７のソースは、コンタクトＣ０、導電層５１ｄ、コンタクトＣ１、導電層５２ｄ、コンタクトＣ２、導電層５３ｄ、コンタクトＣ３、導電層５４ｄ、コンタクトＣ４、導電層５５ｄ、及びコンタクトＣ５を介して、導電層５６ｄに接続される。
【0248】
導電層５６ｄは、導電層３６ｄと貼合され、導電層３６ｄと接合される。これにより、導電層５６ｄは、導電層３６ｄに電気的に接続される。導電層３６ｄは、コンタクトＶ２、導電層３５ｄ、コンタクトＶ１、導電層３４ｄ、及びコンタクトＣＴを介して、導電層３２（即ち、ワード線ＷＬ７）に接続される。例えば、例えば、導電層３５ｄは、Ｘ方向において、ワード線ＷＬ７の端部側からセンスアンプ領域ＳＲ側に伸びた導電層である。これにより、トランジスタＷＬＳＷ７のソースは、ワード線ＷＬ７に電気的に接続される。
【0249】
同様に、例えば、トランジスタＷＬＳＷＤ０のソースは、コンタクトＣ０、導電層５１ｄ、コンタクトＣ１、導電層５２ｄ、コンタクトＣ２、導電層５３ｄ、コンタクトＣ３、導電層５４ｄ、コンタクトＣ４、導電層５５ｄ、及びコンタクトＣ５を介して、導電層５６ｄに接続される。
【0250】
導電層５６ｄは、導電層３６ｄと貼合され、導電層３６ｄと接合される。これにより、導電層５６ｄは、導電層３６ｄに電気的に接続される。導電層３６ｄは、コンタクトＶ２、導電層３５ｄ、コンタクトＶ１、導電層３４ｄ、及びコンタクトＣＴを介して、導電層３３（即ち、セレクトゲート線ＳＧＤ０）に接続される。例えば、導電層３５ｄは、Ｘ方向において、セレクトゲート線ＳＧＤ０の端部側からセンスアンプ領域ＳＲ側に伸びた導電層である。これにより、トランジスタＷＬＳＷＤ０のソースは、セレクトゲート線ＳＧＤ０に電気的に接続される。
【0251】
トランジスタＷＬＳＷ７及びＷＬＳＷＤ０のゲートは、それぞれ分離された個々の導電層ＧＣにより構成されている。すなわち、ゲート分離トランジスタＳＥのゲートを構成する導電層ＧＣは、個々の導電層にて形成されている。
【0252】
図３２に示すように、転送領域ＸＲ１の外側の端部領域とセンスアンプ領域ＳＲ側の内部領域との間の中央領域には、トランジスタＷＬＳＷとして複数のゲート共有トランジスタＳＨが配置される。
【0253】
例えば、トランジスタＷＬＳＷ３のソースは、コンタクトＣ０、導電層５１ｗ、コンタクトＣ１、導電層５２ｗ、コンタクトＣ２、導電層５３ｗ、コンタクトＣ３、導電層５４ｗ、コンタクトＣ４、導電層５５ｗ、及びコンタクトＣ５を介して、導電層５６ｗに接続される。
【0254】
導電層５６ｗは、導電層３６ｗと貼合され、導電層３６ｗと接合される。これにより、導電層５６ｗは、導電層３６ｗに電気的に接続される。導電層３６ｗは、コンタクトＶ２、導電層３５ｗ、コンタクトＶ１、導電層３４ｗ、及びコンタクトＣＴを介して、導電層３２（即ち、ワード線ＷＬ３）に接続される。これにより、トランジスタＷＬＳＷ３のソースは、ワード線ＷＬ３に電気的に接続される。
【0255】
同様に、例えば、トランジスタＷＬＳＷ４のソースは、コンタクトＣ０、導電層５１ｗ、コンタクトＣ１、導電層５２ｗ、コンタクトＣ２、導電層５３ｗ、コンタクトＣ３、導電層５４ｗ、コンタクトＣ４、導電層５５ｗ、及びコンタクトＣ５を介して、導電層５６ｗに接続される。
【0256】
導電層５６ｗは、導電層３６ｗと貼合され、導電層３６ｗと接合される。これにより、導電層５６ｗは、導電層３６ｗに電気的に接続される。導電層３６ｗは、コンタクトＶ２、導電層３５ｗ、コンタクトＶ１、導電層３４ｗ、及びコンタクトＣＴを介して、導電層３２（即ち、ワード線ＷＬ４）に接続される。これにより、トランジスタＷＬＳＷ４のソースは、ワード線ＷＬ４に電気的に接続される。
【0257】
トランジスタＷＬＳＷ３及びＷＬＳＷ４のゲートは、一体に連続して形成された導電層ＧＣにより構成されている。すなわち、ゲート共有トランジスタＳＨのゲートを構成する導電層ＧＣは、一体で連続して形成されている。
【0258】
２．２ 第２実施形態の効果
第２実施形態によれば、第１実施形態と同様に、外形サイズを縮小できる、またはセンスアンプを含む回路領域を確保できる半導体記憶装置を提供可能である。
第２実施形態によれば、第１実施形態と同様に、外形サイズを縮小できる、またはセンスアンプを含む回路領域を確保できる半導体記憶装置を提供可能である。
【0259】
以下に、第２実施形態の効果について説明する。
【0260】
本実施形態では、ＣＭＯＳチップＣＣにおいて、ワード線ＷＬからの引き出し配線の本数が多く、これら引き出し配線が稠密となる領域、例えば、メモリ領域ＭＲと引出領域ＨＲ１（あるいは、ＨＲ２）との境界領域に対応する転送領域には、ゲート配線の引き回しが容易なゲート共有トランジスタＳＨを用いる。すなわち、ワード線からの引き出し配線が稠密となる領域に対応する転送領域には、ゲート配線が共有され、ゲート配線同士を接続する配線が不要なゲート共有トランジスタＳＨを用いる。一方、ワード線ＷＬからの引き出し配線の本数が比較的少なく、これら引き出し配線が疎である領域、例えば、引出領域ＨＲ１（あるいは、ＨＲ２）の外側の端部領域に対応する転送領域、及びメモリ領域ＭＲと引出領域ＨＲ１との境界領域よりさらにメモリ領域側の転送領域には、トランジスタの占有面積が低減できるゲート分離トランジスタＳＥを用いる。これにより、転送領域を縮小でき、半導体記憶装置の外形サイズを縮小することができる。
【0261】
例えば、図３３に示すように、メモリチップＭＣの外形サイズよりＣＭＯＳチップＣＣの外形サイズが大きい構造を有する場合、図３４に示すように、転送領域ＸＲ１における端部領域のゲート共有トランジスタＳＨと、転送領域ＸＲ１におけるセンスアンプ領域ＳＲ側の内部領域のゲート共有トランジスタＳＨをゲート分離トランジスタＳＥに置き換える。転送領域ＸＲ１における中央領域のゲート共有トランジスタＳＨは置き換えず、ゲート分離トランジスタＳＥのままとする。同様に、転送領域ＸＲ２の端部領域のゲート共有トランジスタＳＨと、転送領域ＸＲ２のセンスアンプ領域ＳＲ側の内部領域のゲート共有トランジスタＳＨをゲート分離トランジスタＳＥに置き換える。転送領域ＸＲ２の中央領域のゲート共有トランジスタＳＨは置き換えず、ゲート分離トランジスタＳＥのままとする。これにより、転送領域ＸＲ１及びＸＲ２の領域を削減でき、半導体記憶装置１０の外形サイズを縮小することができる。
【0262】
また、図３５に示すように、メモリチップＭＣとＣＭＯＳチップＣＣの外形サイズがほぼ同じ構造を有する場合、図３６に示すように、同様に、転送領域ＸＲ１の端部領域のゲート共有トランジスタＳＨと、転送領域ＸＲ１のセンスアンプ領域ＳＲ側の内部領域のゲート共有トランジスタＳＨをゲート分離トランジスタＳＥに置き換える。転送領域ＸＲ１の中央領域のゲート共有トランジスタＳＨは置き換えず、ゲート分離トランジスタＳＥのままとする。転送領域ＸＲ２の端部領域のゲート共有トランジスタＳＨと、転送領域ＸＲ２のセンスアンプ領域ＳＲ側の内部領域のゲート共有トランジスタＳＨをゲート分離トランジスタＳＥに置き換える。転送領域ＸＲ２の中央領域のゲート共有トランジスタＳＨは置き換えず、ゲート分離トランジスタＳＥのままとする。これにより、転送領域ＸＲ１及びＸＲ２の領域を削減できる。この場合は、センスアンプ２１及びカラム系制御回路を配置するセンスアンプ領域ＳＲを十分に確保することができる。
センスアンプ２１及びカラム系制御回路を配置するセンスアンプ領域ＳＲの配置領域を確保することができる。
センスアンプ２１及びカラム系制御回路を配置するセンスアンプ領域ＳＲの配置領域を確保することができる。
【0263】
以上述べたように、第２実施形態の半導体記憶装置によれば、外形サイズを縮小することができる。さらに、センスアンプ２１及びカラム系制御回路を含むセンスアンプ領域ＳＲの配置領域を確保することができる。
【0264】
３．その他変形例等
上述の実施形態は、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。
上述の実施形態は、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。
【0265】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0266】
１…メモリコントローラ、１０…半導体記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…ロジック制御回路、１４…レディ／ビジー回路、１５…レジスタ群、１５Ａ…ステータスレジスタ、１５Ｂ…アドレスレジスタ、１５Ｃ…コマンドレジスタ、１６…シーケンサ、１７…電圧生成回路、１８…ロウデコーダ、１９…カラムデコーダ、２０～２５…絶縁層、２０…データレジスタ、２１…センスアンプ、２２～２７…絶縁層、３０～３３…導電層、３４ｂ…導電層、３４ｄ…導電層、３４ｓ…導電層、３４ｗ…導電層、３５ｂ…導電層、３５ｄ…導電層、３５ｓ…導電層、３５ｗ…導電層、３６ｂ…導電層、３６ｄ…導電層、３６ｓ…導電層、３６ｗ…導電層、４０…半導体層、４１…トンネル絶縁層、４２…絶縁層、４３…ブロック絶縁層、５０…半導体基板、５１ｂ…導電層、５１ｄ…導電層、５１ｓ…導電層、５１ｗ…導電層、５２ｂ…導電層、５２ｄ…導電層、５２ｓ…導電層、５２ｗ…導電層、５３ｂ…導電層、５３ｄ…導電層、５３ｓ…導電層、５３ｗ…導電層、５４ｂ…導電層、５４ｄ…導電層、５４ｓ…導電層、５４ｗ…導電層、５５ｂ…導電層、５５ｄ…導電層、５５ｓ…導電層、５５ｗ…導電層、５６ｂ…導電層、５６ｄ…導電層、５６ｓ…導電層、５６ｗ…導電層、ＢＬ０～ＢＬｍ…ビット線、ＢＬＫ０～ＢＬＫｎ…ブロック、ＢＰ１…貼合パッド、ＢＰ２…貼合パッド、Ｃ０～Ｃ５…コンタクト、ＣＧ０～ＣＧ７…電圧供給線、Ｄ０～Ｄ４…配線層、ＧＣ…導電層、ＨＲ１…引出領域、ＨＲ２…引出領域、Ｍ０…配線層、Ｍ１…配線層、ＭＴ０～ＭＴ７…メモリセルトランジスタ、ＮＤ１…ノード、ＮＤ２…ノード、ＰＲ１…パッド領域、ＰＲ２…パッド領域、ＲＤ０～ＲＤｎ…ロウデコーダユニット、ＳＡＵ０～ＳＡＵｍ…センスアンプユニット、ＳＧＤ０～ＳＧＤ３…セレクトゲート線、ＳＧＤＤ０～ＳＧＤＤ３…電圧供給線、ＳＴ１…セレクトトランジスタ、ＳＴ２…セレクトトランジスタ、ＳＵ０～ＳＵ３…ストリングユニット、Ｔ０～Ｔ９…トランジスタ、Ｖ１…コンタクト、Ｖ２…コンタクト、ＷＬ０～ＷＬ７…ワード線、ＷＬＳＷ０～ＷＬＳＷ７…トランジスタ、ＷＬＳＷＤ０～ＷＬＳＷＤ３…トランジスタ、ＷＬＳＷＤ０ｕ～ＷＬＳＷＤ３ｕ…トランジスタ、ＷＬＳＷＳ…トランジスタ、ＸＲ１…転送領域、ＸＲ２…転送領域。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
