(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023184150
(43)【公開日】2023-12-28
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 23/12 20060101AFI20231221BHJP
H01L 25/00 20060101ALI20231221BHJP
【ＦＩ】
H01L23/12 B
H01L25/00 B
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022098129
(22)【出願日】2022-06-17
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】三浦 正幸
(57)【要約】 （修正有）
【課題】電源の安定化を図ることができる半導体装置を提供する。
【解決手段】半導体装置は、第１電源端子と第２電源端子とを有する半導体チップ６０と、半導体チップ上に設けられ、第１電極５０Ａと、第１電極上に設けられた誘電体と、誘電体上に設けられた第２電極５０Ｂとを有する受動素子５０と、第１電源端子と第１電極とを電気的に接続する第１配線８０Ａと、第２電源端子と前記２電極とを電気的に接続する第２配線８０Ｂと、を備える。
【選択図】図１
【解決手段】半導体装置は、第１電源端子と第２電源端子とを有する半導体チップ６０と、半導体チップ上に設けられ、第１電極５０Ａと、第１電極上に設けられた誘電体と、誘電体上に設けられた第２電極５０Ｂとを有する受動素子５０と、第１電源端子と第１電極とを電気的に接続する第１配線８０Ａと、第２電源端子と前記２電極とを電気的に接続する第２配線８０Ｂと、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１電源端子と第２電源端子とを有する半導体チップと、
前記半導体チップ上に設けられ、第１電極と、前記第１電極上に設けられた誘電体と、前記誘電体上に設けられた第２電極とを有する受動素子と、
前記第１電源端子と前記第１電極とを電気的に接続する第１配線と、
前記第２電源端子と前記第２電極とを電気的に接続する第２配線と
を備える半導体装置。
前記半導体チップ上に設けられ、第１電極と、前記第１電極上に設けられた誘電体と、前記誘電体上に設けられた第２電極とを有する受動素子と、
前記第１電源端子と前記第１電極とを電気的に接続する第１配線と、
前記第２電源端子と前記第２電極とを電気的に接続する第２配線と
を備える半導体装置。
【請求項2】
前記受動素子の厚さは、前記半導体チップの厚さ以下である請求項１に記載の半導体装置。
【請求項3】
前記受動素子の厚さは、前記半導体チップの厚さの半分以下である請求項１に記載の半導体装置。
【請求項4】
前記半導体チップは、複数の前記第１電源端子と、複数の前記第２電源端子とを有し、
複数の前記第１電源端子と前記第１電極とをそれぞれ電気的に接続する複数の前記第１配線と、
複数の前記第２電源端子と前記第２電極とをそれぞれ電気的に接続する複数の前記第２配線とをさらに備える
請求項１に記載の半導体装置。
複数の前記第１電源端子と前記第１電極とをそれぞれ電気的に接続する複数の前記第１配線と、
複数の前記第２電源端子と前記第２電極とをそれぞれ電気的に接続する複数の前記第２配線とをさらに備える
請求項１に記載の半導体装置。
【請求項5】
複数の前記第１電源端子及び複数の前記第２電源端子は、平面視において第１方向に配列され、
複数の前記第１配線は、平面視において前記第１方向に垂直な第２方向に延伸する部分を有して前記第１電源端子と前記第１電極とを電気的に接続し、
複数の前記第２配線は、平面視において前記第２方向に延伸する部分を有して前記第２電源端子と前記第２電極とを電気的に接続する
請求項４に記載の半導体装置。
複数の前記第１配線は、平面視において前記第１方向に垂直な第２方向に延伸する部分を有して前記第１電源端子と前記第１電極とを電気的に接続し、
複数の前記第２配線は、平面視において前記第２方向に延伸する部分を有して前記第２電源端子と前記第２電極とを電気的に接続する
請求項４に記載の半導体装置。
【請求項6】
前記半導体チップが搭載される配線基板と、
前記配線基板と前記第１電源端子とを電気的に接続する配線と、
前記配線基板と前記第２電源端子とを電気的に接続する配線とをさらに備える
請求項１に記載の半導体装置。
前記配線基板と前記第１電源端子とを電気的に接続する配線と、
前記配線基板と前記第２電源端子とを電気的に接続する配線とをさらに備える
請求項１に記載の半導体装置。
【請求項7】
前記第１配線はワイヤであり、かつ、
前記第２配線はワイヤである
請求項１乃至６の何れか一項に記載の半導体装置。
前記第２配線はワイヤである
請求項１乃至６の何れか一項に記載の半導体装置。
【請求項8】
前記半導体チップ上に設けられ、前記第１配線の少なくとも一部と、前記第２配線の少なくとも一部とが形成された再配線層とをさらに備える
請求項１乃至６の何れか一項に記載の半導体装置。
請求項１乃至６の何れか一項に記載の半導体装置。
【請求項9】
複数の配線と、
前記複数の配線の少なくとも１つの配線がそれぞれ接続された複数の端子をそれぞれ備えて積層された複数枚の半導体チップとを備え、
最上層の前記半導体チップにおける配線が接続された前記複数の端子の個数は、他のいずれの前記半導体チップにおける配線が接続された前記複数の端子の個数よりも小さい、
半導体装置。
前記複数の配線の少なくとも１つの配線がそれぞれ接続された複数の端子をそれぞれ備えて積層された複数枚の半導体チップとを備え、
最上層の前記半導体チップにおける配線が接続された前記複数の端子の個数は、他のいずれの前記半導体チップにおける配線が接続された前記複数の端子の個数よりも小さい、
半導体装置。
【請求項10】
前記最上層の前記半導体チップの厚さは、他の前記半導体チップの少なくとも一つの半導体チップの厚さと同一である請求項９に記載の半導体装置。
【請求項11】
前記最上層の前記半導体チップの少なくとも一辺の長さは、他の前記半導体チップの少なくとも一つの半導体チップの少なくとも一辺の長さと同一である請求項９に記載の半導体装置。
【請求項12】
前記複数の端子は、複数の第１電源端子と、複数の第２電源端子とを含み、
前記複数の配線は、前記最上層の前記半導体チップの前記複数の第１電源端子にそれぞれ接続される複数の配線と、前記最上層の前記半導体チップの前記複数の第２電源端子にそれぞれ接続される複数の配線とを含む、
請求項９に記載の半導体装置。
前記複数の配線は、前記最上層の前記半導体チップの前記複数の第１電源端子にそれぞれ接続される複数の配線と、前記最上層の前記半導体チップの前記複数の第２電源端子にそれぞれ接続される複数の配線とを含む、
請求項９に記載の半導体装置。
【請求項13】
前記複数の配線はワイヤである請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体装置に関する。
【背景技術】
【0002】
従来より、配線基板上に単一または複数の半導体チップを搭載してパッケージに収容した半導体装置が知られている。このような半導体装置において、電源の安定化を図るために配線基板上にキャパシタを搭載することがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００８－２８００４号公報
【特許文献2】特開２０１２－１３８５１３号公報
【特許文献3】米国特許出願公開第２０２０／０２０３３２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態によれば、電源の安定化を図ることができる半導体装置が提供される。
【課題を解決するための手段】
【0005】
本実施形態は、第１電源端子と第２電源端子とを有する半導体チップと、前記半導体チップ上に設けられ、第１電極と、前記第１電極上に設けられた誘電体と、前記誘電体上に設けられた第２電極とを有する受動素子と、前記第１電源端子と前記第１電極とを電気的に接続する第１配線と、前記第２電源端子と前記第２電極とを電気的に接続する第２配線とを備える半導体装置を開示する。
【0006】
さらに本実施形態は、複数の配線と、前記複数の配線の少なくとも１つの配線がそれぞれ接続された複数の端子をそれぞれ備えて積層された複数枚の半導体チップとを備え、最上層の前記半導体チップにおける配線が接続された前記複数の端子の個数は、他のいずれの前記半導体チップにおける配線が接続された前記複数の端子の個数よりも小さい、半導体装置を開示する。
【図面の簡単な説明】
【0007】
【図1】第１実施形態の半導体装置の断面模式図である。
【図2A】メモリチップ及びキャパシタの平面図である。
【図3】ＩＯスキューのシミュレーション結果を示す図である。
【図4】第２実施形態の半導体装置の断面模式図である。
【図5】第２実施形態の半導体装置の断面模式図である。
【図6】第３実施形態の半導体装置の断面模式図である。
【図7】第３実施形態の半導体装置の平面図である。
【発明を実施するための形態】
【0008】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【0009】
［第１実施形態］
以下、本実施形態に係る半導体装置１０の構成について説明する。各図面には、Ｘ軸、Ｙ軸及びＺ軸を示すことがある。Ｘ軸、Ｙ軸及びＺ軸は、右手系の３次元の直交座標を形成する。以下、Ｘ軸の矢印方向をＸ軸前方、矢印とは逆方向をＸ軸後方と呼ぶことがある。その他の軸についても同様である。なお、Ｚ軸前方及びＺ軸後方を、それぞれ「上側」乃至「上方」及び「下側」乃至「下方」と呼ぶこともある。また、Ｚ軸方向を「積層方向」と呼ぶこともある。また、Ｘ軸、Ｙ軸又はＺ軸にそれぞれ直交する面を、ＹＺ面、ＺＸ面又はＸＹ面と呼ぶことがある。ただしこれら方向等は相対的位置関係を説明するために便宜的に用いられているものである。従ってこれら方向等は絶対的位置関係を規定するものではない。
以下、本実施形態に係る半導体装置１０の構成について説明する。各図面には、Ｘ軸、Ｙ軸及びＺ軸を示すことがある。Ｘ軸、Ｙ軸及びＺ軸は、右手系の３次元の直交座標を形成する。以下、Ｘ軸の矢印方向をＸ軸前方、矢印とは逆方向をＸ軸後方と呼ぶことがある。その他の軸についても同様である。なお、Ｚ軸前方及びＺ軸後方を、それぞれ「上側」乃至「上方」及び「下側」乃至「下方」と呼ぶこともある。また、Ｚ軸方向を「積層方向」と呼ぶこともある。また、Ｘ軸、Ｙ軸又はＺ軸にそれぞれ直交する面を、ＹＺ面、ＺＸ面又はＸＹ面と呼ぶことがある。ただしこれら方向等は相対的位置関係を説明するために便宜的に用いられているものである。従ってこれら方向等は絶対的位置関係を規定するものではない。
【0010】
図１及び図２Ａに示すように、半導体装置１０は、インターポーザとして機能する配線基板２０と、配線基板２０上に積層される複数の半導体メモリチップ６０（半導体メモリチップ６０Ａ及び半導体メモリチップ６０Ｂ）と、半導体メモリチップ６０Ｂ上に設けられたキャパシタ５０（「受動素子」の一例）と、キャパシタ５０の第１電極５０Ａと半導体メモリチップ６０Ｂが備える複数のＶＣＣＱ端子６８Ａ（「第１電源端子」の一例）とをそれぞれ接続する複数の第１ボンディングワイヤ８０Ａ（「第１配線」の一例）と、キャパシタ５０の第２電極５０Ｂと半導体メモリチップ６０Ｂが備える複数のＶＳＳ端子６８Ｂ（「第２電源端子」の一例）とをそれぞれ接続する複数の第２ボンディングワイヤ８０Ｂ（「第２配線」の一例）を含む、ボンディングワイヤ８０（ワイヤ８０ともいう）とを備える。
【0011】
更に半導体装置１０は、半導体メモリチップ６０Ａ、半導体メモリチップ６０Ｂ、キャパシタ５０、ボンディングワイヤ８０と同様の構成を備える複数の半導体メモリチップ６２（半導体メモリチップ６２Ａ及び半導体メモリチップ６２Ｂ）、キャパシタ５２、ボンディングワイヤ８２を備え、さらにこれらを封止する封止樹脂９８（封止樹脂層９８）を備えている。後述するように、半導体メモリチップ６０Ａ上には、複数のＶＣＣＱ端子６８Ａおよび複数のＶＳＳ端子６８ＢがＹ軸方向に沿って配列されている。図１は、半導体メモリチップ６０Ａ、６０Ｂ、６２Ａ、および６２ＢのＶＣＣＱ端子６８Ａ（図１では図示を省略）が設けられている部分に対応する模式的な断面を示しており、ＶＣＣＱ端子６８Ａと第１電極５０Ａとを接続するボンディングワイヤ８０Ａを実線で示し、ＶＳＳ端子６８Ｂ（図１では図示を省略）と第２電極５０Ｂとを接続するボンディングワイヤ８０Ｂを点線で示す。半導体メモリチップ６２およびキャパシタ５２についても同様に、図１においては、半導体メモリチップ６２ＢのＶＣＣＱ端子６８Ａと第１電極５２Ａとを接続するボンディングワイヤ８２Ａを実線で示し、ＶＳＳ端子６８Ｂと第２電極５２Ｂとを接続するボンディングワイヤ８２Ｂを点線で示す。
【0012】
配線基板２０は、表面層、裏面層及び内部配線層を含む複数の配線層と、配線層間に設けられる複数の絶縁層と、裏面層に設けられた例えばボール電極とを備える。
【0013】
配線基板２０上には単一又は複数の半導体メモリチップが設けられ、本実施形態においては、２枚の半導体メモリチップ６０Ａ及び半導体メモリチップ６０Ｂが配線基板２０上に積層される。本実施形態における半導体チップは、ＮＡＮＤフラッシュメモリである。しかしながら、半導体チップは、ＭＲＡＭ等のその他の不揮発性半導体メモリチップ、ＤＲＡＭ等の揮発性半導体メモリチップ、又は、半導体メモリチップを制御するためのロジック／インターフェースチップ等のプロセッサを搭載する半導体チップであってもよい。また、半導体装置１０は、複数種類の半導体チップを混載してもよい。
【0014】
図２Ａに示されるように半導体メモリチップ６０Ｂは、複数の端子として、複数の制御信号用端子と、複数のデータ信号用端子と、電源端子とを備えている。電源端子は、例えば１．８Ｖの電圧を供給するための複数のＶＣＣＱ端子６８Ａと、例えばグランド（接地）電位を供給するための複数のＶＳＳ端子６８Ｂとを含んでいる。本実施形態において複数の端子は、半導体メモリチップ６０Ｂの上面端部（Ｘ軸方向端部）にＹ軸方向（「第１方向」の一例）に沿って配列されている。同図に示されるように複数のＶＳＳ端子６８Ｂ及び複数のＶＣＣＱ端子６８Ａは、それぞれ他の種類の端子を挟んでＹ軸方向に沿って互いに離間して設けられている。また、半導体メモリチップ６０Ｂの厚さは、例えば、３０．０μｍ～３００．０μｍである。
【0015】
半導体メモリチップ６０Ａは、半導体メモリチップ６０Ｂと同一の構成を備えているから説明を省略する。半導体メモリチップ６０Ａと半導体メモリチップ６０Ｂとの間には、両者を接着するためのＤＡＦ（Die Attach Film）が設けられている。
【0016】
キャパシタ５０は、半導体メモリチップ６０Ｂ上に設けられ、半導体メモリチップ６０Ｂの上面と平行なＸＹ面上に延在する第１電極５０Ａと、第１電極５０Ａ上に設けられ、第１電極５０Ａと平行なＸＹ面上に延在する絶縁膜から構成される誘電体５６と、誘電体５６上に設けられ、誘電体５６と平行なＸＹ面上に延在する第２電極５０Ｂとを備えている。また、第２電極５０Ｂの上面は絶縁性を有する保護膜９４で覆われている。
【0017】
ここでキャパシタ５０の第２電極５０Ｂは、複数の第２ボンディングワイヤ８０Ｂによって半導体メモリチップ６０Ｂの複数のＶＳＳ端子６８Ｂと電気的に接続されている。図２Ａに示されるように第２電極５０Ｂの上面を覆う保護膜９４は、上面視において、複数のＶＳＳ端子６８ＢとＸ軸方向に対向する複数の位置においてそれぞれＸ軸前方に窪んで櫛歯状に形成されている。このように保護膜９４を形成することにより、半導体メモリチップ６０Ｂの複数のＶＳＳ端子６８ＢとＸ軸方向に対向する複数の位置において第２電極５０Ｂの上面を露出させることが可能となる。露出された第２電極５０Ｂの上面の領域には、第２ボンディングワイヤ８０Ｂをボンディングするための領域（パッド）が設けられている。従って第２電極５０Ｂには、Ｙ軸方向に配列された複数のＶＳＳ端子６８Ｂに対応してＹ軸方向に配列された複数のパッドが設けられる。
【0018】
このような構成により、複数の第２ボンディングワイヤ８０Ｂによって半導体メモリチップ６０Ｂの複数のＶＳＳ端子６８Ｂと第２電極５０Ｂとを電気的に接続することが可能となる。さらに、各ＶＳＳ端子６８Ｂに対向した位置にパッドを設けることによって、第２ボンディングワイヤ８０Ｂの長さを短くすることが可能となる。
【0019】
またキャパシタ５０の第１電極５０Ａは、複数の第１ボンディングワイヤ８０Ａによって半導体メモリチップ６０Ｂの複数のＶＣＣＱ端子６８Ａと電気的に接続されている。同図に示されるように第２電極の上面を覆う保護膜及び誘電体を構成する絶縁膜は、上面視において、複数のＶＣＣＱ端子６８ＡとＸ軸方向に対向する複数の位置においてそれぞれＸ軸前方に窪んで櫛歯状に形成されている。このように保護膜及び絶縁膜を形成することにより、半導体メモリチップ６０Ｂの複数のＶＣＣＱ端子６８ＡとＸ軸方向に対向する複数の位置において第１電極５０Ａの上面を露出させることが可能となる。露出された第１電極５０Ａの上面の領域には、第１ボンディングワイヤ８０Ａをボンディングするための領域（パッド）が設けられている。従って第１電極５０Ａには、Ｙ軸方向に配列された複数のＶＣＣＱ端子６８Ａに対応してＹ軸方向に配列された複数のパッドが設けられる。
【0020】
このような構成により、複数の第１ボンディングワイヤ８０Ａによって半導体メモリチップ６０Ｂの複数のＶＣＣＱ端子６８Ａと第１電極５０Ａとを電気的に接続することが可能となる。さらに、第１ボンディングワイヤ８０Ａの長さを短くすることが可能となる。
【0021】
図２Ｂを参照して半導体メモリチップ６０Ｂの電源端子（ＶＣＣＱ端子およびＶＳＳ端子）と電極５０Ａおよび電極５０Ｂとの接続について詳細に説明する。なお、図２Ｂにおいては、保護膜９４の図示を省略する。図２Ｂに図２Ａの一部を拡大して示されるように、半導体メモリチップ６０Ｂには複数の端子に相当する複数のパッド部６８ｂ１－６８ｂ１１が設けられている。図２Ｂに図示する例においては、複数のパッド部のうち、パッド部６８ｂ１、６８ｂ５、および６８ｂ９がＶＣＣＱ端子に対応する。また、パッド部６８ｂ３、６８ｂ７、および６８ｂ１１がＶＳＳ端子に対応する。前述の通り、半導体メモリチップ６０Ｂ上には第１電極５０Ａが設けられ、第１電極５０Ａ上に第２電極５０Ｂが設けられ、第２電極５０Ｂの一部が窪んで櫛歯状に形成されており、第２電極５０Ｂの窪んだ部分は第１電極５０Ａの一部が図２ＢにおけるＺ軸方向上方に露出する。図２Ｂに示されるように、第１電極５０Ａの第２電極５０Ｂ側に露出した部分はパッド部５８ａ１、５８ａ５、および５８ａ９であり、それぞれ、半導体メモリチップ６０Ｂのパッド部６８ｂ１、６８ｂ５、および６８ｂ９とボンディングワイヤ８０Ａ１、８０Ａ５、および８０Ａ９により接続される。また、第２電極５０Ｂにおいて、半導体メモリチップ６０Ｂのパッド部６８ｂ３、６８ｂ７、および６８ｂ１１のＸ軸方向に対応する位置にパッド部５８ｂ３、５８ｂ７、および５８ｂ１１が設けられており、それぞれ、パッド部６８ｂ３、６８ｂ７、および６８ｂ１１とボンディングワイヤ８０Ｂ３、８０Ｂ７、および８０Ｂ１１により接続される。
【0022】
なお図２Ａおよび図２Ｂに示されるように、半導体メモリチップ６０Ｂの、複数の制御信号用端子及び複数のデータ信号用端子は、キャパシタ５０の第１電極５０Ａ及び第２電極５０Ｂと電気的に接続されていない。すなわち、図２Ｂにおいて、電源端子に相当するパッド部６８ｂ１、６８ｂ３、６８ｂ５、６８ｂ７、６８ｂ９、および６８ｂ１１以外のパッド部６８ｂ２、６８ｂ４、６８ｂ６、６８ｂ８、および６８ｂ１０は、例えば制御信号用端子やデータ信号用端子に相当し、第１電極５０Ａおよび第２電極５０Ｂのいずれとも電気的に接続されていない。
【0023】
本実施形態におけるキャパシタ５０のＺ軸方向の厚さは、半導体チップ（半導体メモリチップ６０Ａ及び半導体メモリチップ６０Ｂ）の厚さより小さく構成されており、好ましくは半導体チップの厚さの半分以下に構成されており、さらに好ましくは半導体チップの厚さの２５％以下に構成されている。本実施形態におけるキャパシタ５０の第１電極５０Ａの厚さ、絶縁膜の厚さ及び第２電極５０Ｂの厚さは、例えばそれぞれ、２．０μｍ、１．０μｍ及び２．０μｍであり、この場合、キャパシタ５０のＺ軸方向の厚みは、５．０μｍである。
【0024】
ここでキャパシタ５０の誘電体５６（絶縁膜）は、ＳＴＯ（ＳｒＴｉＯ３）の薄膜から構成することができる。ＳＴＯは、低損失で高周波特性に優れ、バイアス依存性及び温度依存性に優れている。誘電体５６としては、その他、例えばＢＴＯ（ＢａＴｉＯ３）等様々な高誘電率の材料を用いて形成されてもよい。
【0025】
このようなキャパシタ５０は、例えば、スパッタ等により２．０μｍ程度の金属薄膜を製膜し、反応性イオンエッチング（ＲＩＥ）により電極パターンを形成して第１電極５０Ａを形成した後、エアロゾルＣＶＤ法により誘電膜を製膜することにより製造することが可能である。具体的には、ＳＴＯの前駆体のゾルゲル溶液を霧化してキャリアガスにより搬送して第１電極５０Ａ上に吹き付けることにより１．０μｍ程度のＳＴＯ薄膜を大気圧下で製膜することが可能である。あるいは、誘電体５６は、例えばスパッタ等で製膜してもよく、ゾルゲル溶液を塗布した後加熱して製膜してもよい。次いでスパッタ等により２．０μｍ程度の金属薄膜を製膜し、反応性イオンエッチング（ＲＩＥ）により電極パターンを形成して第２電極５０Ｂを形成することによりキャパシタ５０を製造することが可能となる。このようなキャパシタ５０は、例えば、ＤＡＦ（Die Attach Film）によって半導体メモリチップ６０Ｂの上面に接着されている。また、半導体メモリチップ６０Ｂの上に直接第１電極５０Ａ、誘電膜５６、および第２電極５０Ｂを形成してもよい。
【0026】
ボンディングワイヤ８０は、半導体メモリチップ６０の端子と配線基板２０とを電気的に接続する。例えばボンディングワイヤ８０は、半導体メモリチップ６０Ａ及び半導体メモリチップ６０Ｂに設けられている複数の制御用端子、複数のデータ信号用端子、複数の電源端子をそれぞれ配線基板２０の表面層に形成される配線パターンと電気的に接続する。
【0027】
さらに本実施形態においてボンディングワイヤ８０は、上述したように、半導体メモリチップ６０Ｂの複数のＶＣＣＱ端子６８Ａとキャパシタ５０の第１電極５０Ａとをそれぞれ接続するための複数の第１ボンディングワイヤ８０Ａを有している。ここで図２Ａに示されるように第１ボンディングワイヤ８０Ａは、一端においてＶＣＣＱ端子６８Ａに接続し、他端においてＶＣＣＱ端子６８ＡからＸ軸方向に進行した位置において第１電極５０Ａに接続している。この結果、第１ボンディングワイヤ８０Ａは、上面視において、半導体メモリチップ６０Ｂの一辺の延伸方向であり、複数の端子の配列方向であるＹ軸方向と垂直なＸ軸方向（「第２方向」の一例）に延伸する。
【0028】
加えてボンディングワイヤ８０は、上述したように、半導体メモリチップ６０Ｂの複数のＶＳＳ端子６８Ｂとキャパシタ５０の第２電極５０Ｂとをそれぞれ接続するための複数の第２ボンディングワイヤ８０Ｂを有している。第２ボンディングワイヤ８０Ｂは、一端においてＶＳＳ端子６８Ｂに接続し、他端においてＶＳＳ端子６８ＢからＸ軸方向に進行した位置において第２電極５０Ｂに接続しているから、上面視においてＹ軸方向と垂直なＸ軸方向に延伸する。
【0029】
半導体メモリチップ６２Ａ、半導体メモリチップ６２Ｂ、キャパシタ５２、ボンディングワイヤ８２は、半導体メモリチップ６０Ａ、半導体メモリチップ６０Ｂ、キャパシタ５０、ボンディングワイヤ８０と同様の構成を備えるから説明を省略する。
【0030】
このような構成を備える半導体装置を、ホストインターフェース回路及びメモリコントローラ回路を備える他の半導体装置等が搭載されているプリント配線基板に搭載して、ボール電極及びプリント配線基板の配線パターンを介してメモリコントローラ回路等と電気的に接続することにより、ＳＳＤやＵＦＳ等のメモリデバイスを構成することが可能となる。
【0031】
以上のような構成の半導体装置によれば、キャパシタを備えていることから電源の安定化が可能である。
【0032】
また、配線基板上にＭＬＣＣ等のキャパシタを搭載した場合と比較して、ＭＬＣＣ等を搭載するための領域を確保する必要がないことから、配線基板を相対的に小さくすることが可能となる。
【0033】
加えてキャパシタと半導体チップとを接続するための配線の長さを相対的に小さくすることが可能となるから、インダクタンス成分を相対的に低減し、高速動作を実現することが可能となる。特に、図２Ａに例示されるように、第１ボンディングワイヤ８０Ａ（第２ボンディングワイヤ８０Ｂ）は、上面視においてＶＣＣＱ端子６８Ａ（ＶＳＳ端子６８Ｂ）と対向する位置において第１電極５０Ａ（第２電極５０Ｂ）に接続する構成を備えているから、第１ボンディングワイヤ８０Ａ（第２ボンディングワイヤ８０Ｂ）を短くすることが可能となる。
【0034】
加えて、複数のＶＣＣＱ端子６８Ａ（ＶＳＳ端子６８Ｂ）と第１電極５０Ａ（第２電極５０Ｂ）は、複数の第１ボンディングワイヤ８０Ａ（第２ボンディングワイヤ８０Ｂ）によって接続されているから、さらにインダクタンス成分を低減することが可能となる。
【0035】
また、キャパシタ５０として平行平板構造を採用し、キャパシタ５０の厚みを半導体メモリチップ６０の厚さよりも小さくしたから、キャパシタ５０のために半導体装置１０全体の厚みが極めて大きくなることを抑制することが可能となる。
【0036】
なお、第１ボンディングワイヤ８０ＡをＶＳＳ端子６８Ｂ、第２ボンディングワイヤ８０ＢをＶＣＣＱ端子６８Ａに接続してもよい。更に、第１ボンディングワイヤ８０Ａ、又は、第２ボンディングワイヤ８０Ｂを他の種類の電源端子に接続してもよい。
【0037】
また、キャパシタ５０は平行平板構造以外の構造でもよく、又は、一部に平行平板構造を備えた構造であってもよい。
【0038】
以下、比較例と本実施形態に係る半導体装置のスキュー（ジッタ）のシミュレーション結果について説明する。比較例１の半導体装置１００は、図１に示される構成において、キャパシタ５０が設けられていない構成を備えている。比較例２の半導体装置２００は、図１に示される構成において、キャパシタ５０の替わりに配線基板２０上にＭＬＣＣを搭載した構成を備えている。また本実施形態の他の実施形態として半導体装置３０は、図１に示される構成において、キャパシタ５０の替わりに半導体メモリチップ６０Ｂ上にＭＬＣＣを搭載した構成を備えている。
【0039】
このような半導体装置において、データ線のスキュー（ジッタ）をシミュレーションにより測定した。具体的には、ＶＣＣＱの電圧（Ｈｉ）とＶＳＳの電圧（Ｌｏｗ）を有する差動データ信号を送信するためのデータ線において、約１Ｇｂｐｓの速度でデータを送信したときのＩＯスキュー（一対の差動データ信号がクロスする位置のばらつき量）をシミュレーションにより測定した。
【0040】
図３に比較例と本実施形態に係る半導体装置のＩＯスキューのシミュレーション結果を示す。なお半導体装置４０のＩＯスキューのシミュレーション結果については後述する。
【0041】
同図に示されるように、比較例１に係る半導体装置１００におけるＩＯスキューを１としたとき、比較例２に係る半導体装置２００のＩＯスキューの比率は、約０．９６であった。従って、キャパシタを搭載することにより、ＩＯスキューを抑制可能である。
【0042】
また半導体装置３０におけるＩＯスキューの比率は、約０．９４であった。従って、同一のキャパシタ（ＭＬＣＣ）を採用した場合であっても、取り付け位置によってＩＯスキューが変動することが明らかとなった。より具体的には、半導体メモリチップ６０Ｂ上にＭＬＣＣを搭載することで、比較例２の半導体装置２００と比較してキャパシタ（ＭＬＣＣ）と半導体チップとを接続するための配線の長さを短くすることにより、ＩＯスキューを抑制可能である。
【0043】
さらに半導体装置１０におけるＩＯスキューの比率は、約０．８３であり半導体装置１００のＩＯスキューに対して約２０％ＩＯスキューを低減可能である。
【0044】
本実施形態に係る半導体装置１０は、半導体装置３０と比較して、電極と電源端子とを接続する配線の長さが短い。また、本実施形態に係る半導体装置１０は、一本の配線でＭＬＣＣの電極と電源端子とを接続する半導体装置３０と異なり、複数本のボンディングワイヤでキャパシタ５０の電極と電源端子とを接続している。このような構成の結果、本実施形態に係る半導体装置１０は、キャパシタ自身の電極及び配線に起因するインダクタンス成分を低減でき、高速動作時においても電源が安定する。
【0045】
［第２実施形態］
以下、第２実施形態に係る半導体装置４０について説明する。なお、第１実施形態に係る半導体装置１０と同一乃至同様の機能乃至構成を備える点については説明を省略乃至簡略化し、異なる点を中心に説明する。
以下、第２実施形態に係る半導体装置４０について説明する。なお、第１実施形態に係る半導体装置１０と同一乃至同様の機能乃至構成を備える点については説明を省略乃至簡略化し、異なる点を中心に説明する。
【0046】
図４に示すように、半導体装置４０は、キャパシタ５０の電極と半導体チップの電源端子を接続するための配線としてＲＤＬ７０（Re-Distribution Layer。以下、「ＲＤＬ」を「再配線層」と呼ぶ場合がある。）を備えている点において、ボンディングワイヤ８０を用いた半導体装置１０と異なる。
【0047】
図４は、半導体装置４０において、半導体メモリチップ６０のＶＣＣＱ端子がキャパシタ５０の第１電極５０Ａに接続される部分の断面を示す図である。一方、図５に示すように、半導体装置４０において、半導体メモリチップ６０のＶＳＳ端子は、キャパシタ５０の第２電極５０Ｂに接続される。なお、半導体装置４０は図４および図５に図示される構成に限定されるものではない。例えば半導体メモリチップ６０のＶＣＣＱ端子がキャパシタ５０の第２電極５０Ｂに接続され、半導体メモリチップ６０のＶＳＳ端子がキャパシタ５０の第１電極５０Ａに接続される構成であってもよい。また、図４および図５では、半導体メモリチップ６０が一つのみ設けられている場合の半導体装置４０を例に示されているが、第１実施形態に係る半導体装置１０のように、半導体装置４０も複数の半導体メモリチップ６０を備えていてもよい。複数の半導体メモリチップ６０を備える半導体装置４０においては、第１実施形態に係る半導体装置１０と同様に、複数の半導体メモリチップ６０がＺ方向に積層されてもよく、また複数の半導体メモリチップ６０がＸ方向に並列に設けられてもよい。また、複数の半導体メモリチップ６０がＸ方向および／またはＹ方向に並列に設けられており、Ｘ方向および／またはＹ方向に並列に設けられた半導体メモリチップ６０に１または２以上の半導体メモリチップ６０がさらにＺ方向に積層されてもよい。
【0048】
図４に示すように、半導体装置４０は、配線基板２０と、半導体メモリチップ６０と、キャパシタ５０と、再配線層７０と、を備える。半導体装置４０において、半導体メモリチップ６０は配線基板２０上に設けられ、キャパシタ５０は半導体メモリチップ６０上に設けられている。
【0049】
キャパシタ５０は、第１実施形態に係る半導体装置１０のキャパシタ５０と同様に、第１電極５０Ａと、第２電極５０Ｂと、第１電極５０Ａと第２電極５０Ｂとの間に設けられた誘電体５６と、を有する。キャパシタ５０は、第１電極５０Ａおよび第２電極５０Ｂの厚さが例えば２．０μｍとなり、誘電体５６は厚さが例えば１．０μｍとなるようにそれぞれ形成されてもよい。図４に示すように、キャパシタ５０は、例えば、接着層９６を介して半導体メモリチップ６０上に形成されてもよい。接着層９６は、例えばＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）などのフィルム状の接着シートを用いて形成されてもよい。接着層９６に用いられるＤＡＦの厚さは例えば５．０μｍである。接着層９６に用いられるＤＡＦは、例えば、熱硬化性または熱可塑性樹脂を用いて設けられてもよい。
【0050】
図４に示すように、再配線層７０は、半導体メモリチップ６０上に設けられている。再配線層７０は、絶縁層７２と、絶縁層７２の内部に設けられた再配線構造７８とを有する。図４に示すように、再配線構造７８は、再配線層７０において半導体メモリチップ６０の上面側（図４においてＺ軸方向の上側）に設けられた第１パッド部７８ａと、再配線層７０において半導体メモリチップ６０と反対側の面（再配線層７０の図４においてＺ軸方向の上側の面）に設けられた第２パッド部７８ｂとを有する。第１パッド部７８ａは、半導体メモリチップ６０の上面の端子に対応するように設けられている。図４に示す例において、第１パッド部７８ａは、半導体メモリチップ６０の上面のＶＣＣＱ端子に対応するように設けられている。第２パッド部７８ｂは、配線基板２０上に設けられた基板側パッド部２８ａと、例えばボンディングワイヤで形成された第１配線８０ａを介して接続されている。再配線構造７８は、第１パッド部７８ａと第２パッド部７８ｂとを接続するように設けられた第１再配線構造部７８ｃと、第２パッド部７８ｂがキャパシタ５０と接続するように設けられた第２再配線構造部７８ｄとをさらに有する。第２再配線構造部７８ｄは、キャパシタ５０の第１電極５０Ａに接続されるように設けられている。以上の構成により、再配線層７０の再配線構造７８は、第１実施形態に係る半導体装置１０におけるボンディングワイヤ８０と同様に、配線基板２０と、半導体メモリチップ６０と、キャパシタ５０との間を接続する機能を奏する。なお、再配線層７０は、例えば、フォトリソグラフィ技術等を用いることにより形成することができる。
【0051】
図５に示すように、半導体メモリチップ６０のＶＳＳ端子はキャパシタ５０の第２電極５０Ｂに接続される。再配線層７０の再配線構造７８において、第１パッド部７８ａは半導体メモリチップ６０の上面のＶＳＳ端子に対応するように設けられている。第２パッド部７８ｂは、配線基板２０上に設けられた基板側パッド部２８ｂと、第２配線８０ｂを介して接続されている。また、第２再配線構造部７８ｄは、キャパシタ５０の第２電極５０Ｂと接続されるように設けられている。
【0052】
半導体装置４０は、第１実施形態に係る半導体装置１０に比べ、ボンディングワイヤ８０に替えて再配線層７０により、半導体メモリチップ６０上の電源端子と、キャパシタ５０の電極５０Ａおよび５０Ｂとが接続されるので、半導体メモリチップ６０上の電源端子とキャパシタ５０とを接続する配線距離を短くすることができる。従って、半導体装置４０においては、半導体メモリチップとキャパシタとの間の配線および電極に起因するインダクタンス成分をより大きく抑制することができる。
【0053】
図３に示されるように、半導体装置４０においては、ＩＯスキューが比較例１の半導体装置１００に比べ、約０．７７である。半導体装置４０は、他の実施形態に係る半導体装置１０および半導体装置３０よりもさらにＩＯスキューを抑制することができる。
【0054】
［第３実施形態］
以下、第３実施形態に係る半導体装置９０について説明する。なお、第１実施形態に係る半導体装置１０または第２実施形態に係る半導体装置４０と同一乃至同様の機能乃至構成を備える点については説明を省略乃至簡略化し、異なる点を中心に説明する。
以下、第３実施形態に係る半導体装置９０について説明する。なお、第１実施形態に係る半導体装置１０または第２実施形態に係る半導体装置４０と同一乃至同様の機能乃至構成を備える点については説明を省略乃至簡略化し、異なる点を中心に説明する。
【0055】
図６に示すように、半導体装置９０は、配線基板２０上に、複数の半導体メモリチップ６０Ａ、６０Ｂ、６０Ｃ、６０Ｄ、および６０Ｎが積層されており、最上層（図６においてＺ軸方向の最上層）の半導体メモリチップ６０Ｎが第１実施形態に係る半導体装置１０におけるキャパシタ５０と同様の作用を奏する点において、第１実施形態に係る半導体装置１０と異なる。すなわち、半導体装置９０においては、最上層の半導体メモリチップ６０Ｎがキャパシタ５０として機能するように構成されている。半導体装置９０の最上層の半導体メモリチップ６０Ｎは、他の半導体メモリチップ６０（半導体メモリチップ６０Ａ、半導体メモリチップ６０Ｂ、半導体メモリチップ６０Ｃ、および半導体メモリチップ６０Ｄ）の複数の端子のうち、複数の電源端子のみに接続されるように構成されている。従って、例えば、半導体メモリチップ６０Ｄは、複数の端子として、複数の制御信号用端子と、複数のデータ信号用端子と、複数の電源端子とを備えており、半導体装置９０においては、このうち、例えば１．８Ｖの電圧を供給するための複数のＶＣＣＱ端子と、例えばグランド（接地）電位を供給するための複数のＶＳＳ端子とを含む複数の電源端子が最上層の半導体メモリチップ６０Ｎに例えばボンディングワイヤ８６ｄｎを介して接続される。図６に示すように、半導体メモリチップ６０Ａ、６０Ｂ、６０Ｃ、および６０Ｄについては、基板２０の電源端子を含む複数の端子と、それぞれ、例えばボンディングワイヤ８６ａａ、８６ａｂ、８６ａｃ、および８６ａｄを介して接続されている。
【0056】
図６に示すように、半導体装置９０は、複数の半導体メモリチップ６０にＸ方向に並列に他の複数の半導体メモリチップ６２が設けられている。複数の半導体メモリチップ６２は、複数の半導体メモリチップ６０と同様に、半導体メモリチップ６２Ａと、半導体メモリチップ６２Ｂと、半導体メモリチップ６２Ｃと、半導体メモリチップ６２Ｄと、半導体メモリチップ６２Ｎとを有し、半導体メモリチップ６２Ａと、半導体メモリチップ６２Ｂと、半導体メモリチップ６２Ｃと、半導体メモリチップ６２Ｄと、半導体メモリチップ６２Ｎとは、この順に積層されている。また、最上層の半導体メモリチップ６２Ｎは、半導体メモリチップ６２Ｄの電源端子とボンディングワイヤ８６ｄｎを介して接続されており、半導体メモリチップ６２Ａ、６２Ｂ、６２Ｃ、および６２Ｄについては、基板２０の電源端子を含む複数の端子と、それぞれ、例えばボンディングワイヤ８６ａａ、８６ａｂ、８６ａｃ、および８６ａｄを介して接続されている。
【0057】
このような構成の結果、最上層の半導体メモリチップ６０Ｎおよび６２Ｎについては、複数の端子のうち電源端子にのみボンディングワイヤが接続されている一方で、他の半導体メモリチップ６０Ａ－６０Ｄおよび６２Ａ―６２Ｄについては、複数の端子のうち電源端子に加えて制御信号用端子及びデータ信号用端子にもボンディングワイヤが接続されているから、最上層の半導体メモリチップ６０Ｎおよび６２Ｎのボンディングワイヤが接続された端子の個数は、他のいずれの半導体メモリチップ６０Ａ－６０Ｄおよび６２Ａ―６２Ｄのボンディングワイヤが接続された端子の個数よりも小さい。また、半導体メモリチップ６０Ｎおよび６２Ｎは、半導体メモリチップ６０Ａ－６０Ｄおよび６２Ａ―６２Ｄと同一の製造工程を経て製造された半導体メモリチップであってよく、その場合、半導体メモリチップ６０Ｎおよび６２Ｎは、半導体メモリチップ６０Ａ－６０Ｄおよび６２Ａ―６２Ｄと同一のサイズ（Ｘ軸方向、Ｙ軸方向及びＺ軸方向の寸法）を有してよい。ただし、半導体メモリチップ６０Ｎおよび６２Ｎは、半導体メモリチップ６０Ａ－６０Ｄおよび６２Ａ―６２Ｄよりも機能的に劣る半導体メモリチップであってもよい。すなわち、半導体メモリチップ６０Ｎおよび６２Ｎは半導体メモリチップ６０Ａ―６０Ｄおよび６２Ａ―６２Ｄと異なり、電源信号のみが入力されるので、少なくとも電源信号の入力が可能であれば、半導体メモリチップ６０Ａ―６０Ｄおよび６２Ａ―６２Ｄよりも特性が劣る半導体メモリチップを半導体メモリチップ６０Ｎおよび６２Ｎとして用いることも可能である。例えば、半導体メモリチップ６０Ｎおよび６２Ｎは、検査工程において所定の仕様を満足しない半導体メモリチップでよい。半導体メモリチップとしては不良となった半導体メモリチップであっても、電源信号の入力が可能でありキャパシタとして機能させることが可能であれば、半導体メモリチップ６０Ｎおよび６２Ｎとして用いることが可能である。
【0058】
図７に示すように、半導体装置９０は、配線基板２０上に設けられた半導体メモリチップ６０Ａと、半導体メモリチップ６０Ｂと、半導体メモリチップ６０Ｃと、半導体メモリチップ６０Ｄと、半導体メモリチップ６０Ｎとを備える。配線基板２０上には、複数のパッド部２８ａ１―２８ａ５、２８ａ１１－２８ａ１５が設けられている。複数のパッド部のうち、例えばパッド部２８ａ１、２８ａ５、および２８ａ１１はＶＣＣＱ用のパッドであり、パッド部２８ａ３はＶＳＳ用のパッドである。また、パッド部２８ａ２および２８ａ４は、例えば入出力信号用のパッドである。さらに、パッド部２８ａ１３は、例えばチップアドレス用のパッドである。他のパッド部２８ａ１２、２８ａ１４、および２８ａ１５も、詳細な説明は省略するが、パッド部２８ａ２、２８ａ４、２８ａ１３と同様に、電源端子以外の端子に対応するパッドに相当する。
【0059】
半導体メモリチップ６０Ａ上には、複数のパッド部６８ａ１－６８ａ５、６８ａ１１－６８ａ１５が設けられている。同様に、半導体メモリチップ６０Ｂ、６０Ｃ、および６０Ｄ上には、それぞれ、複数のパッド部６８ｂ１－６８ｂ５、６８ｂ１１－６８ｂ１５、６８ｃ１－６８ｃ５、６８ｃ１１－６８ｃ１５、および６８ｄ１－６８ｄ５、６８ｄ１１－６８ｄ１５が設けられており、半導体メモリチップ６０Ｎ上には、複数のパッド部６８ｎ１－６８ｎ５、６８ｎ１１－６８ｎ１５が設けられている。
【0060】
例えば配線基板２０と半導体メモリチップ６０Ａとに着目すると、図７に示すように、パッド部２８ａ１は、パッド部２８ａ１のＸ方向に設けられているパッド部６８ａ１とボンディングワイヤ８６ａａ１により接続されている。同様に、配線基板２０と、半導体メモリチップ６０Ｂ、６０Ｃ、および６０Ｄとの関係において、パッド部２８ａ１はパッド部６８ｂ１、パッド部６８ｃ１、およびパッド部６８ｄ１と、それぞれ、ボンディングワイヤ８６ａｂ１、ボンディングワイヤ８６ａｃ１、およびボンディングワイヤ８６ａｄ１により接続されている。また、半導体メモリチップ６０Ｄと半導体メモリチップ６０Ｎとの関係において、パッド部６８ｎ１は、パッド部６８ｄ１と、ボンディングワイヤ８６ｄｎ１により接続されている。以上により、配線基板２０上のパッド部２８ａ１より、半導体メモリチップ６０Ａ上のパッド部６８ａ１、半導体メモリチップ６０Ｂ上の６８ｂ１、半導体メモリチップ６０Ｃ上の６８ｃ１、半導体メモリチップ６０Ｄ上の６８ｄ１、および半導体メモリチップ６０Ｎ上の６８ｎ１に、電圧ＶＣＣＱ（例えば１．８Ｖ）が入力される。パッド部２８ａ３についても同様に、パッド部２８ａ３は、パッド部６８ａ３、６８ｂ３、６８ｃ３、および６８ｄ３と、それぞれ、ボンディングワイヤ８６ａａ３、８６ａｂ３、８６ａｃ３、およびボンディングワイヤ８６ａｄ３により接続されており、パッド部６８ｄ３とパッド部６８ｎ３とがボンディングワイヤ８６ｄｎ３により接続されている。以上により、配線基板２０上のパッド部２８ａ３より、半導体メモリチップ６０Ａ上のパッド部６８ａ３、半導体メモリチップ６０Ｂ上の６８ｂ３、半導体メモリチップ６０Ｃ上の６８ｃ３、半導体メモリチップ６０Ｄ上の６８ｄ３、および半導体メモリチップ６０Ｎ上の６８ｎ３に、電圧ＶＳＳ（例えばグランド（接地）電位）が供給される。
【0061】
一方、パッド部２８ａ２に対しては、パッド部６８ａ２、６８ｂ２、６８ｃ２、および６８ｄ２が、それぞれボンディングワイヤ８６ａａ２、８６ａｂ２、８６ａｃ２、および８６ａｄ２を介して接続され、パッド部６８ａ２、６８ｂ２、６８ｃ２、および６８ｄ２に対し入出力信号が供給される。しかしながら、パッド部６８ｎ２にはパッド部２８ａ２、６８ａ２、６８ｂ２、６８ｃ２、および６８ｄ２のいずれも接続されておらず、パッド部６８ｎ２には入出力信号が供給されない。図７に示すように、同様に、配線基板２０上のＶＣＣＱやＶＳＳの電源端子に対応するパッド部２８ａ３、２８ａ５、および２８ａ１１については、それぞれ、他の半導体メモリチップ６０Ｄのパッド部６８ｄ３、６８ｄ５、および６８ｄ１１から、ボンディングワイヤ８６ｄｎ３、８６ｄｎ５、および８６ｄｎ１１により、半導体メモリチップ６０Ｎのパッド部６８ｎ３、６８ｎ５、および６８ｎ１１が接続されている。しかしながら、これらの配線基板２０上の電源端子に相当するパッド部２８ａ３、２８ａ５、および２８ａ１１以外のパッド部２８ａ４、２８ａ１２、２８ａ１３、２８ａ１４、および２８ａ１５については半導体メモリチップ６０Ｎの対応するパッド部６８ｎ４、６８ｎ１２、６８ｎ１３、６８ｎ１４、および６８ｎ１５には接続されていない。従って、半導体装置９０においては、最上層の半導体メモリチップ６０Ｎに対しては電源信号のみを入力し、電源信号以外の信号については最上層の半導体メモリチップ６０Ｎ以外の半導体メモリチップ６０Ａ、６０Ｂ、６０Ｃ、および６０Ｄのいずれか１または複数にのみ供給される。この構成により、半導体装置９０においては、最上層の半導体メモリチップ６０Ｎが第１実施形態に係る半導体装置１０のキャパシタ５０と同様の機能を奏する。すなわち、半導体装置９０は、第１実施形態に係る半導体装置１０と同様に、インダクタンス成分のような電源ノイズを抑制することができ、高速動作が可能となる。
【0062】
なお、最上層の半導体メモリチップ６０Ｎは、半導体メモリチップ６０Ｎの直下の半導体メモリチップ６０Ｄの上面に対し、例えば接着層を介して設けることができる。従って、第１実施形態のようにキャパシタ５０を別途形成する必要がない。接着層としては先述のＤＡＦ（Die Attach Film）を用いることができる。
【0063】
また、上記の説明における半導体装置９０においては、半導体メモリチップ６０Ｎが複数のメモリチップ６０の最上層に設けられているが、キャパシタとして機能させることができるようであれば、他の位置に設けられてもよい。
【0064】
また、半導体装置９０についても、第２実施形態に係る半導体装置４０と同様に、再配線層が設けられていてもよい。例えば、半導体装置９０において、最上層の半導体メモリチップ６０Ｎの直下の半導体メモリチップ６０Ｄ上に再配線層７０が設けられてもよい。再配線層７０を設けることにより、第２実施形態に係る半導体装置４０と同様に、例えばボンディングワイヤ８０により配線する場合に比べ、配線距離を短くすることができるので、インダクタンス成分を抑制することができる。
【0065】
また、上述してきた実施形態の一部においては、１つまたは２つの半導体メモリチップを有する半導体装置を例に説明してきたが、本開示の実施形態に係る半導体装置は３つ以上の半導体メモリチップを備えていてもよい。また、例えば、４つまたは８つの積層された半導体メモリチップを用いて本開示の実施形態に係る半導体装置を構成することも可能である。
【0066】
また、上述してきた実施形態においては適宜省略していたが、上記実施形態の半導体装置においては、さらに、配線基板２０上に設けられた半導体メモリチップ６０および／またはキャパシタ５０を覆うように封止樹脂層９８が設けられていてもよい。
【0067】
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
【符号の説明】
【0068】
１０、３０、４０、９０ 半導体装置
２０ 配線基板
２８ａ、２８ｂ 基板側パッド部
２８ａ１、２８ａ２、２８ａ３、２８ａ４、２８ａ５、２８ａ１１、２８ａ１２、２８ａ１３、２８ａ１４、２８ａ１５ パッド部
５０ キャパシタ
５０Ａ 第１電極
５０Ｂ 第２電極
５２ キャパシタ
５６ 誘電体
５８ａ１、５８ａ５、５８ａ９ パッド部
５８ｂ３、５８ｂ７、５８ｂ１１ パッド部
６０、６０Ａ、６０Ｂ、６０Ｃ、６０Ｄ、６０Ｎ 半導体メモリチップ
６２、６２Ａ、６２Ｂ、６２Ｃ、６２Ｄ、６２Ｎ 半導体メモリチップ
６８Ａ ＶＣＣＱ端子
６８Ｂ ＶＳＳ端子
６８ａ１、６８ａ２、６８ａ３、６８ａ４、６８ａ５、６８ａ１１、６８ａ１２、６８ａ１３、６８ａ１４、６８ａ１５ パッド部
６８ｂ１、６８ｂ２、６８ｂ３、６８ｂ４、６８ｂ５、６８ｂ６、６８ｂ７、６８ｂ８、６８ｂ９、６８ｂ１０、６８ｂ１１、６８ｂ１２、６８ｂ１３、６８ｂ１４、６８ｂ１５ パッド部
６８ｃ１、６８ｃ２、６８ｃ３、６８ｃ４、６８ｃ５、６８ｃ１１、６８ｃ１２、６８ｃ１３、６８ｃ１４、６８ｃ１５ パッド部
６８ｄ１、６８ｄ２、６８ｄ３、６８ｄ４、６８ｄ５、６８ｄ１１、６８ｄ１２、６８ｄ１３、６８ｄ１４、６８ｄ１５ パッド部
６８ｎ１、６８ｎ２、６８ｎ３、６８ｎ４、６８ｎ５、６８ｎ１１、６８ｎ１２、６８ｎ１３、６８ｎ１４、６８ｎ１５ パッド部
７０ 再配線層
７２ 絶縁層
７８ 再配線構造
７８ａ 第１パッド部
７８ｂ 第２パッド部
７８ｃ 第１再配線構造部
７８ｄ 第２再配線構造部
８０、８２ ボンディングワイヤ
８０Ａ、８０Ａ１、８０Ａ５、８０Ａ９、８０ａ 第１配線（第１ボンディングワイヤ）
８０Ｂ、８０Ｂ３、８０Ｂ７、８０Ｂ１１、８０ｂ 第２配線（第２ボンディングワイヤ）
８６ａａ１、８６ａｂ１、８６ａｃ１、８６ａｄ１、８６ｄｎ１ ボンディングワイヤ
８６ａａ２、８６ａｂ２、８６ａｃ２、８６ａｄ２ ボンディングワイヤ
８６ａａ３、８６ａｂ３、８６ａｃ３、８６ａｄ３、８６ｄｎ３ ボンディングワイヤ
８６ａａ４、８６ａｂ４、８６ａｃ４、８６ａｄ４ ボンディングワイヤ
８６ａａ５、８６ａｂ５、８６ａｃ５、８６ａｄ５、８６ｄｎ５ ボンディングワイヤ
８６ａａ１１、８６ａｂ１１、８６ａｃ１１、８６ａｄ１１、８６ｄｎ１１ ボンディングワイヤ
８６ａｄ１２ ボンディングワイヤ
８６ａｃ１３ ボンディングワイヤ
８６ａａ１４ ボンディングワイヤ
８６ａｂ１５ ボンディングワイヤ
９４ 保護膜
９６ 接着層
９８ 封止樹脂層
１００、２００ 比較例の半導体装置
２０ 配線基板
２８ａ、２８ｂ 基板側パッド部
２８ａ１、２８ａ２、２８ａ３、２８ａ４、２８ａ５、２８ａ１１、２８ａ１２、２８ａ１３、２８ａ１４、２８ａ１５ パッド部
５０ キャパシタ
５０Ａ 第１電極
５０Ｂ 第２電極
５２ キャパシタ
５６ 誘電体
５８ａ１、５８ａ５、５８ａ９ パッド部
５８ｂ３、５８ｂ７、５８ｂ１１ パッド部
６０、６０Ａ、６０Ｂ、６０Ｃ、６０Ｄ、６０Ｎ 半導体メモリチップ
６２、６２Ａ、６２Ｂ、６２Ｃ、６２Ｄ、６２Ｎ 半導体メモリチップ
６８Ａ ＶＣＣＱ端子
６８Ｂ ＶＳＳ端子
６８ａ１、６８ａ２、６８ａ３、６８ａ４、６８ａ５、６８ａ１１、６８ａ１２、６８ａ１３、６８ａ１４、６８ａ１５ パッド部
６８ｂ１、６８ｂ２、６８ｂ３、６８ｂ４、６８ｂ５、６８ｂ６、６８ｂ７、６８ｂ８、６８ｂ９、６８ｂ１０、６８ｂ１１、６８ｂ１２、６８ｂ１３、６８ｂ１４、６８ｂ１５ パッド部
６８ｃ１、６８ｃ２、６８ｃ３、６８ｃ４、６８ｃ５、６８ｃ１１、６８ｃ１２、６８ｃ１３、６８ｃ１４、６８ｃ１５ パッド部
６８ｄ１、６８ｄ２、６８ｄ３、６８ｄ４、６８ｄ５、６８ｄ１１、６８ｄ１２、６８ｄ１３、６８ｄ１４、６８ｄ１５ パッド部
６８ｎ１、６８ｎ２、６８ｎ３、６８ｎ４、６８ｎ５、６８ｎ１１、６８ｎ１２、６８ｎ１３、６８ｎ１４、６８ｎ１５ パッド部
７０ 再配線層
７２ 絶縁層
７８ 再配線構造
７８ａ 第１パッド部
７８ｂ 第２パッド部
７８ｃ 第１再配線構造部
７８ｄ 第２再配線構造部
８０、８２ ボンディングワイヤ
８０Ａ、８０Ａ１、８０Ａ５、８０Ａ９、８０ａ 第１配線（第１ボンディングワイヤ）
８０Ｂ、８０Ｂ３、８０Ｂ７、８０Ｂ１１、８０ｂ 第２配線（第２ボンディングワイヤ）
８６ａａ１、８６ａｂ１、８６ａｃ１、８６ａｄ１、８６ｄｎ１ ボンディングワイヤ
８６ａａ２、８６ａｂ２、８６ａｃ２、８６ａｄ２ ボンディングワイヤ
８６ａａ３、８６ａｂ３、８６ａｃ３、８６ａｄ３、８６ｄｎ３ ボンディングワイヤ
８６ａａ４、８６ａｂ４、８６ａｃ４、８６ａｄ４ ボンディングワイヤ
８６ａａ５、８６ａｂ５、８６ａｃ５、８６ａｄ５、８６ｄｎ５ ボンディングワイヤ
８６ａａ１１、８６ａｂ１１、８６ａｃ１１、８６ａｄ１１、８６ｄｎ１１ ボンディングワイヤ
８６ａｄ１２ ボンディングワイヤ
８６ａｃ１３ ボンディングワイヤ
８６ａａ１４ ボンディングワイヤ
８６ａｂ１５ ボンディングワイヤ
９４ 保護膜
９６ 接着層
９８ 封止樹脂層
１００、２００ 比較例の半導体装置
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】