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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023184187
(43)【公開日】2023-12-28
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 23/12 20060101AFI20231221BHJP
H01L 25/07 20060101ALI20231221BHJP
【ＦＩ】
H01L23/12 Q
H01L25/04 C
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022098185
(22)【出願日】2022-06-17
(71)【出願人】
【識別番号】000190688
【氏名又は名称】新光電気工業株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】西原 洋一
(57)【要約】
【課題】電気的接続信頼性の低下を抑制できる半導体装置を提供する。
【解決手段】半導体装置１０は、下基板２０と、電流入力端子２２Ａを有する配線パターン２２と電気的に接続される電極とその電極とは反対側に設けられた電極３２とを有する半導体素子３０と、半導体素子３０の電極３２側に設けられた上基板４０とを有する。半導体装置１０は、上基板４０を厚さ方向に貫通して電極３２と接続された複数のビア配線８０と、上基板４０の上面に設けられるとともに、複数のビア配線８０を介して電極３２と電気的に接続される配線パターン６２と、電流を出力する電流出力端子２３Ａとを有する。複数のビア配線８０は、Ｘ軸方向において、電流出力端子２３Ａに最も近い位置に配置された１以上のビア配線８１と、ビア配線８１の隣に設けられた１以上のビア配線８２とを有する。ビア配線８１の平面形状は、ビア配線８２の平面形状よりも大きく形成されている。
【選択図】図１
【解決手段】半導体装置１０は、下基板２０と、電流入力端子２２Ａを有する配線パターン２２と電気的に接続される電極とその電極とは反対側に設けられた電極３２とを有する半導体素子３０と、半導体素子３０の電極３２側に設けられた上基板４０とを有する。半導体装置１０は、上基板４０を厚さ方向に貫通して電極３２と接続された複数のビア配線８０と、上基板４０の上面に設けられるとともに、複数のビア配線８０を介して電極３２と電気的に接続される配線パターン６２と、電流を出力する電流出力端子２３Ａとを有する。複数のビア配線８０は、Ｘ軸方向において、電流出力端子２３Ａに最も近い位置に配置された１以上のビア配線８１と、ビア配線８１の隣に設けられた１以上のビア配線８２とを有する。ビア配線８１の平面形状は、ビア配線８２の平面形状よりも大きく形成されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
下基板と、
電流が入力される電流入力端子を有し、前記下基板の上面に設けられた第１配線パターンと、
前記第１配線パターンと電気的に接続される第１電極と、前記第１電極とは反対側に設けられた第２電極とを有し、前記下基板の上面側に搭載された半導体素子と、
前記半導体素子の前記第２電極側に設けられた上基板と、
前記上基板を厚さ方向に貫通して前記第２電極と接続された複数のビア配線と、
前記上基板の上面に設けられるとともに、前記複数のビア配線を介して前記第２電極と電気的に接続される第２配線パターンと、
前記電流を出力する電流出力端子と、を有し、
前記第２配線パターンは、前記電流出力端子と電気的に接続されるとともに、平面方向の１つである第１方向において前記第２電極から前記電流出力端子に向かって延びており、
前記複数のビア配線は、前記第１方向において、前記電流出力端子に最も近い位置に配置された１以上の第１ビア配線と、前記第１ビア配線の隣に設けられた１以上の第２ビア配線とを有し、
前記第１ビア配線の平面形状は、前記第２ビア配線の平面形状よりも大きく形成されている半導体装置。
電流が入力される電流入力端子を有し、前記下基板の上面に設けられた第１配線パターンと、
前記第１配線パターンと電気的に接続される第１電極と、前記第１電極とは反対側に設けられた第２電極とを有し、前記下基板の上面側に搭載された半導体素子と、
前記半導体素子の前記第２電極側に設けられた上基板と、
前記上基板を厚さ方向に貫通して前記第２電極と接続された複数のビア配線と、
前記上基板の上面に設けられるとともに、前記複数のビア配線を介して前記第２電極と電気的に接続される第２配線パターンと、
前記電流を出力する電流出力端子と、を有し、
前記第２配線パターンは、前記電流出力端子と電気的に接続されるとともに、平面方向の１つである第１方向において前記第２電極から前記電流出力端子に向かって延びており、
前記複数のビア配線は、前記第１方向において、前記電流出力端子に最も近い位置に配置された１以上の第１ビア配線と、前記第１ビア配線の隣に設けられた１以上の第２ビア配線とを有し、
前記第１ビア配線の平面形状は、前記第２ビア配線の平面形状よりも大きく形成されている半導体装置。
【請求項2】
前記半導体素子の平面形状は、矩形状に形成されており、
前記ビア配線は、前記半導体素子の４つの辺の中で前記第１方向において前記電流出力端子に最も近い位置に配置された辺に沿って並んで設けられた複数の前記第１ビア配線を有する請求項１に記載の半導体装置。
前記ビア配線は、前記半導体素子の４つの辺の中で前記第１方向において前記電流出力端子に最も近い位置に配置された辺に沿って並んで設けられた複数の前記第１ビア配線を有する請求項１に記載の半導体装置。
【請求項3】
前記第１ビア配線の平面形状は、前記第１ビア配線以外の前記ビア配線の各々の平面形状よりも大きく形成されている請求項１に記載の半導体装置。
【請求項4】
前記ビア配線は、前記第１方向において、前記第２ビア配線の隣に設けられた１以上の第３ビア配線を有し、
前記第１ビア配線の平面形状は、前記第３ビア配線の平面形状よりも大きく形成されており、
前記第２ビア配線の平面形状は、前記第３ビア配線の平面形状よりも小さく形成されている請求項１に記載の半導体装置。
前記第１ビア配線の平面形状は、前記第３ビア配線の平面形状よりも大きく形成されており、
前記第２ビア配線の平面形状は、前記第３ビア配線の平面形状よりも小さく形成されている請求項１に記載の半導体装置。
【請求項5】
前記下基板と前記上基板との間に設けられるとともに、前記半導体素子を封止する封止樹脂を有し、
前記電流入力端子は、前記封止樹脂から露出した位置に設けられており、
前記電流出力端子は、前記封止樹脂から露出した位置に設けられている請求項１に記載の半導体装置。
前記電流入力端子は、前記封止樹脂から露出した位置に設けられており、
前記電流出力端子は、前記封止樹脂から露出した位置に設けられている請求項１に記載の半導体装置。
【請求項6】
前記半導体素子は、パワー半導体素子である請求項１に記載の半導体装置。
【請求項7】
前記半導体素子は、ドレイン電極である前記第１電極と、ソース電極である前記第２電極と、ゲート電極である第３電極とを有する金属酸化膜半導体電界効果トランジスタである請求項６に記載の半導体装置。
【請求項8】
前記半導体素子は、アノード電極である前記第１電極と、カソード電極である前記第２電極とを有するダイオードである請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関するものである。
【背景技術】
【0002】
従来、半導体装置として、電力の制御や電力の供給を行うパワー系の半導体装置（パワーモジュール）が知られている。この種の半導体装置は、下基板と上基板との間に搭載された半導体素子と、下基板と上基板との間に設けられるとともに半導体素子を封止する封止樹脂と、上基板の上面に形成された配線層とを有する。上基板の上面に形成された配線層は、上基板を厚さ方向に貫通する複数のビア配線を介して半導体素子の電極と電気的に接続されている。
【0003】
なお、上記従来技術に関連する先行技術として、特許文献１が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１８－１２０９０２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところが、従来の半導体装置では、半導体素子に電流を流した際に、一部のビア配線に電流密度が集中する場合がある。すると、電流密度が集中したビア配線に発熱が生じ、そのビア配線が局所破断するおそれがある。ビア配線が局所破断すると、配線層と半導体素子の電極との電気的接続信頼性が低下するという問題がある。
【課題を解決するための手段】
【0006】
本発明の一観点によれば、下基板と、電流が入力される電流入力端子を有し、前記下基板の上面に設けられた第１配線パターンと、前記第１配線パターンと電気的に接続される第１電極と、前記第１電極とは反対側に設けられた第２電極とを有し、前記下基板の上面側に搭載された半導体素子と、前記半導体素子の前記第２電極側に設けられた上基板と、前記上基板を厚さ方向に貫通して前記第２電極と接続された複数のビア配線と、前記上基板の上面に設けられるとともに、前記複数のビア配線を介して前記第２電極と電気的に接続される第２配線パターンと、前記電流を出力する電流出力端子と、を有し、前記第２配線パターンは、前記電流出力端子と電気的に接続されるとともに、平面方向の１つである第１方向において前記第２電極から前記電流出力端子に向かって延びており、前記複数のビア配線は、前記第１方向において、前記電流出力端子に最も近い位置に配置された１以上の第１ビア配線と、前記第１ビア配線の隣に設けられた１以上の第２ビア配線とを有し、前記第１ビア配線の平面形状は、前記第２ビア配線の平面形状よりも大きく形成されている。
【発明の効果】
【0007】
本発明の一観点によれば、電気的接続信頼性の低下を抑制できるという効果を奏する。
【図面の簡単な説明】
【0008】
【図1】一実施形態の半導体装置を示す概略平面図である。
【図2】一実施形態の半導体装置の一部を拡大した拡大平面図である。
【図5】一実施形態の半導体装置の電流経路を示す概略平面図である。
【図6】比較例の半導体装置を示す概略平面図である。
【図7】電流密度のシミュレーション結果を示すグラフである。
【図8】変更例の半導体装置の一部を拡大した拡大平面図である。
【図9】変更例の半導体装置を示す概略断面図である。
【発明を実施するための形態】
【0009】
以下、一実施形態について添付図面を参照して説明する。
なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率については各図面で異なる場合がある。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。各図面では、相互に直交するＸ軸、Ｙ軸、Ｚ軸を図示している。以下の説明では、便宜上、Ｘ軸に沿って延びる方向をＸ軸方向と称し、Ｙ軸に沿って延びる方向をＹ軸方向と称し、Ｚ軸に沿って延びる方向をＺ軸方向と称する。また、本明細書において、「平面視」とは、対象物をＺ軸方向から見ることを言い、「平面形状」とは、対象物をＺ軸方向から見た形状のことを言う。
なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率については各図面で異なる場合がある。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。各図面では、相互に直交するＸ軸、Ｙ軸、Ｚ軸を図示している。以下の説明では、便宜上、Ｘ軸に沿って延びる方向をＸ軸方向と称し、Ｙ軸に沿って延びる方向をＹ軸方向と称し、Ｚ軸に沿って延びる方向をＺ軸方向と称する。また、本明細書において、「平面視」とは、対象物をＺ軸方向から見ることを言い、「平面形状」とは、対象物をＺ軸方向から見た形状のことを言う。
【0010】
（半導体装置１０の全体構成）
まず、図１～図４に従って、半導体装置１０の全体構成について説明する。
図１～図４に示した半導体装置１０は、例えば、電力の制御や電力の供給を行うパワー系の半導体装置（パワーモジュール）である。半導体装置１０としては、例えば、ＤＣ－ＤＣコンバータなどを挙げることができる。
まず、図１～図４に従って、半導体装置１０の全体構成について説明する。
図１～図４に示した半導体装置１０は、例えば、電力の制御や電力の供給を行うパワー系の半導体装置（パワーモジュール）である。半導体装置１０としては、例えば、ＤＣ－ＤＣコンバータなどを挙げることができる。
【0011】
半導体装置１０は、下基板２０と、下基板２０の上面に搭載された１以上（本実施形態では、１個）の半導体素子３０と、半導体素子３０の上面に設けられた上基板４０とを有している。半導体装置１０は、下基板２０の上面に設けられた配線層２１を有している。
【0012】
図３及び図４に示すように、半導体装置１０は、下基板２０と上基板４０との間に設けられるとともに半導体素子３０を封止する封止樹脂５０と、半導体素子３０と電気的に接続されるとともに上基板４０の上面に設けられた配線層６０とを有している。半導体素子３０は、下基板２０の上面と上基板４０の下面との間に設けられている。半導体装置１０では、下基板２０と上基板４０との間に半導体素子３０が内蔵されている。
【0013】
（半導体素子３０の構成）
半導体素子３０は、例えば、シリコン（Ｓｉ）やシリコンカーバイド（ＳｉＣ）から形成されている。半導体素子３０は、例えば、パワー系の半導体素子、つまりパワー半導体素子である。例えば、半導体素子３０としては、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）やダイオード等を用いることができる。本実施形態の半導体素子３０は、ＭＯＳＦＥＴである。半導体素子３０の平面形状は、任意の形状及び任意の大きさとすることができる。半導体素子３０の平面形状は、例えば、矩形状に形成されている。半導体素子３０の平面形状の大きさは、例えば、５ｍｍ×５ｍｍ程度とすることができる。半導体素子３０の厚さは、例えば、５０μｍ以上６００μｍ以下の範囲とすることができる。
半導体素子３０は、例えば、シリコン（Ｓｉ）やシリコンカーバイド（ＳｉＣ）から形成されている。半導体素子３０は、例えば、パワー系の半導体素子、つまりパワー半導体素子である。例えば、半導体素子３０としては、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）やダイオード等を用いることができる。本実施形態の半導体素子３０は、ＭＯＳＦＥＴである。半導体素子３０の平面形状は、任意の形状及び任意の大きさとすることができる。半導体素子３０の平面形状は、例えば、矩形状に形成されている。半導体素子３０の平面形状の大きさは、例えば、５ｍｍ×５ｍｍ程度とすることができる。半導体素子３０の厚さは、例えば、５０μｍ以上６００μｍ以下の範囲とすることができる。
【0014】
図４に示すように、半導体素子３０は、例えば、下面側に設けられた電極３１と、上面側に設けられた電極３２及び電極３３とを有している。半導体素子３０は、例えば、本体部３４を有している。電極３２，３３は、電極３１とは反対側に設けられている。電極３１は、例えば、ＭＯＳＦＥＴのドレイン電極である。電極３２は、例えば、ＭＯＳＦＥＴのソース電極である。電極３３は、例えば、ＭＯＳＦＥＴのゲート電極である。
【0015】
電極３１，３２，３３の材料としては、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）などの金属、又はこれら金属から選択される少なくとも一種の金属を含む合金を用いることができる。なお、必要に応じて、電極３１，３２，３３の表面に表面処理層を形成するようにしてもよい。表面処理層の例としては、金（Ａｕ）層、ニッケル（Ｎｉ）層／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ層／パラジウム（Ｐｄ）層／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。これらＡｕ層、Ｎｉ層、Ｐｄ層としては、例えば、無電解めっき法により形成された金属層（無電解めっき金属層）を用いることができる。また、Ａｕ層はＡｕ又はＡｕ合金からなる金属層、Ｎｉ層はＮｉ又はＮｉ合金からなる金属層、Ｐｄ層はＰｄ又はＰｄ合金からなる金属層である。
【0016】
電極３１は、例えば、本体部３４の下面に形成されている。例えば、電極３１は、本体部３４の下面全面を被覆するように形成されている。
図２に示すように、電極３２，３３は、例えば、本体部３４の上面に形成されている。本実施形態の本体部３４の上面には、２個の電極３２と、１個の電極３３とが設けられている。２個の電極３２は、本体部３４の上面において互いに離れて設けられている。２個の電極３２は、例えば、Ｘ軸方向に沿って並んで設けられている。各電極３２は、例えば、図中下側の部分に凹部３２Ｘを有している。電極３３は、例えば、本体部３４の上面において電極３２と離れて設けられている。電極３３は、例えば、平面視において、２個の凹部３２Ｘの内部に入り込むように設けられている。
図２に示すように、電極３２，３３は、例えば、本体部３４の上面に形成されている。本実施形態の本体部３４の上面には、２個の電極３２と、１個の電極３３とが設けられている。２個の電極３２は、本体部３４の上面において互いに離れて設けられている。２個の電極３２は、例えば、Ｘ軸方向に沿って並んで設けられている。各電極３２は、例えば、図中下側の部分に凹部３２Ｘを有している。電極３３は、例えば、本体部３４の上面において電極３２と離れて設けられている。電極３３は、例えば、平面視において、２個の凹部３２Ｘの内部に入り込むように設けられている。
【0017】
（下基板２０の構成）
図１に示すように、下基板２０は、平板状に形成されている。下基板２０は、例えば、酸化物系セラミックスや非酸化物系セラミックス等のセラミックスからなるセラミックス基板である。酸化物系セラミックスとしては、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、ジルコニア（ＺｒＯ２）などを挙げることができる。非酸化物系セラミックスとしては、例えば、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（Ｓｉ３Ｎ４）などを挙げることができる。
図１に示すように、下基板２０は、平板状に形成されている。下基板２０は、例えば、酸化物系セラミックスや非酸化物系セラミックス等のセラミックスからなるセラミックス基板である。酸化物系セラミックスとしては、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、ジルコニア（ＺｒＯ２）などを挙げることができる。非酸化物系セラミックスとしては、例えば、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（Ｓｉ３Ｎ４）などを挙げることができる。
【0018】
下基板２０の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、下基板２０の平面形状は、矩形状に形成されている。下基板２０の厚さは、例えば、２００μｍ以上４００μｍ以下の範囲とすることができる。なお、図１は、図３及び図４に示した半導体装置１０を上方から見た平面図である。また、図２は、図１に示した半導体装置１０の一部を拡大した平面図である。図２では、上基板４０と封止樹脂５０と配線層６０とが透視的に描かれている。
【0019】
（配線層２１の構成）
図１に示すように、配線層２１は、例えば、多数の配線パターンを有している。本実施形態の配線層２１は、配線パターン２２と、配線パターン２３と、配線パターン２４と、配線パターン２５とを有している。
図１に示すように、配線層２１は、例えば、多数の配線パターンを有している。本実施形態の配線層２１は、配線パターン２２と、配線パターン２３と、配線パターン２４と、配線パターン２５とを有している。
【0020】
配線パターン２２，２３，２４，２５の材料としては、例えば、銅や銅合金を用いることができる。なお、必要に応じて、配線パターン２２，２３，２４，２５の表面（上面及び側面、又は上面のみ）に表面処理層を形成するようにしてもよい。表面処理層としては、Ａｕ層、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層などの金属層を挙げることができる。配線パターン２２，２３，２４，２５の厚さは、例えば、１００μｍ以上８００μｍ以下の範囲とすることができる。
【0021】
配線パターン２２，２３，２４，２５は、下基板２０の上面において互いに離れて設けられている。配線パターン２２，２３，２４，２５の平面形状は、任意の形状及び任意の大きさとすることができる。
【0022】
配線パターン２２の平面形状は、例えば、矩形状に形成されている。配線パターン２２は、例えば、平面方向の１つであるＹ軸方向に所定の幅を有し、平面方向の１つであるＸ軸方向に延びる帯状に形成されている。配線パターン２２は、例えば、配線パターン２２の一部が上基板４０と平面視で重なるように設けられるとともに、配線パターン２２の残りの部分が上基板４０から露出するように設けられている。図３に示すように、配線パターン２２は、例えば、半導体素子３０の電極３１と電気的に接続されている。すなわち、配線パターン２２は、ドレイン電極としての電極３１と電気的に接続されている。
【0023】
配線パターン２２は、例えば、電流入力端子２２Ａを有している。電流入力端子２２Ａは、例えば、上基板４０及び封止樹脂５０から露出された部分の配線パターン２２の上面に設けられている。電流入力端子２２Ａは、例えば、半導体装置１０の外部に設けられる外部電極などと電気的に接続される。電流入力端子２２Ａは、例えば、半導体装置１０の外部に設けられる回路や電源などから電流Ｉ１が入力される接続端子である。本実施形態の電流入力端子２２Ａは、ドレイン電極端子である。
【0024】
図１に示すように、配線パターン２３の平面形状は、例えば、矩形状に形成されている。配線パターン２３は、例えば、Ｙ軸方向に所定の幅を有し、Ｘ軸方向に延びる帯状に形成されている。配線パターン２３は、例えば、配線パターン２２の図中下側に設けられている。配線パターン２３は、例えば、配線パターン２２と平行に延びるように形成されている。配線パターン２３は、例えば、Ｘ軸方向において、配線パターン２２と等しい長さに形成されている。配線パターン２３は、例えば、配線パターン２３の一部が上基板４０と平面視で重なるように設けられるとともに、配線パターン２３の残りの部分が上基板４０から露出するように設けられている。配線パターン２３は、例えば、半導体素子３０の電極３２と電気的に接続されている。すなわち、配線パターン２２は、ソース電極としての電極３２と電気的に接続されている。
【0025】
配線パターン２３は、例えば、電流出力端子２３Ａを有している。電流出力端子２３Ａは、例えば、上基板４０及び封止樹脂５０から露出された部分の配線パターン２３の上面に設けられている。電流出力端子２３Ａは、例えば、半導体装置１０の外部に設けられる外部電極などと電気的に接続される。電流出力端子２３Ａは、例えば、半導体装置１０の外部に設けられる回路等に電流Ｉ１（図３参照）を出力する接続端子である。本実施形態の電流出力端子２３Ａは、ソース電極端子である。
【0026】
配線パターン２４の平面形状は、例えば、矩形状に形成されている。配線パターン２４は、例えば、Ｙ軸方向に所定の幅を有し、Ｘ軸方向に延びる帯状に形成されている。配線パターン２４は、例えば、配線パターン２３よりも図中下側に設けられている。配線パターン２４は、例えば、配線パターン２２，２３と平行に延びるように形成されている。配線パターン２４は、例えば、Ｘ軸方向において、配線パターン２３，２４よりも長く形成されている。配線パターン２４は、例えば、配線パターン２４の一部が上基板４０と平面視で重なるように設けられるとともに、配線パターン２４の残りの部分が上基板４０から露出するように設けられている。配線パターン２４は、例えば、半導体素子３０の電極３３と電気的に接続されている。すなわち、配線パターン２４は、ゲート電極としての電極３３と電気的に接続されている。
【0027】
配線パターン２４は、例えば、接続端子２４Ａを有している。接続端子２４Ａは、上基板４０及び封止樹脂５０から露出された部分の配線パターン２４の上面に設けられている。接続端子２４Ａは、例えば、半導体装置１０の外部に設けられる外部電極などと電気的に接続される。接続端子２４Ａは、例えば、ゲート電極端子である。
【0028】
配線パターン２５の平面形状は、例えば、矩形状に形成されている。配線パターン２５は、例えば、各配線パターン２３，２４，２５の平面形状よりも大きく形成されている。配線パターン２５は、例えば、ベタ状に形成されている。例えば、配線パターン２５は、下基板２０の上面において、図中右側半分の領域に全体的に広がるように形成されている。配線パターン２５は、例えば、その全体が上基板４０と平面視で重なるように設けられている。配線パターン２５は、例えば、半導体素子３０と平面視で重なるように設けられている。配線パターン２５は、例えば、半導体素子３０の電極３１（図３参照）と電気的に接続されている。
【0029】
（接合部７１の構成）
図３に示すように、配線パターン２５の上面には、導電性を有する接合部７１を介して半導体素子３０が接合されている。接合部７１は、配線パターン２５に接合されるとともに、電極３１に接合されている。接合部７１は、配線パターン２５と半導体素子３０の電極３１とを電気的に接続している。
図３に示すように、配線パターン２５の上面には、導電性を有する接合部７１を介して半導体素子３０が接合されている。接合部７１は、配線パターン２５に接合されるとともに、電極３１に接合されている。接合部７１は、配線パターン２５と半導体素子３０の電極３１とを電気的に接続している。
【0030】
図１に示すように、半導体素子３０は、例えば、その全体が配線パターン２５と平面視で重なるように設けられている。半導体素子３０は、例えば、その全体が上基板４０と平面視で重なるように設けられている。
【0031】
（接合部７２の構成）
図３に示すように、配線パターン２２の上面には、導電性を有する接合部７２が形成されている。図４に示すように、配線パターン２３の上面には、接合部７２が形成されている。詳細な図示は省略するが、図１に示した配線パターン２４の上面にも同様に、接合部７２が形成されている。各接合部７２の上面には、接続部材７５が形成されている。接合部７２は、配線パターン２２（図３参照）、配線パターン２３又は配線パターン２４（図１参照）に接合されるとともに、接続部材７５に接合されている。図３に示すように、接合部７２は、配線パターン２２と接続部材７５とを電気的に接続している。図４に示すように、接合部７２は、配線パターン２３と接続部材７５とを電気的に接続している。接合部７２は、配線パターン２４（図１参照）と接続部材７５とを電気的に接続している。
図３に示すように、配線パターン２２の上面には、導電性を有する接合部７２が形成されている。図４に示すように、配線パターン２３の上面には、接合部７２が形成されている。詳細な図示は省略するが、図１に示した配線パターン２４の上面にも同様に、接合部７２が形成されている。各接合部７２の上面には、接続部材７５が形成されている。接合部７２は、配線パターン２２（図３参照）、配線パターン２３又は配線パターン２４（図１参照）に接合されるとともに、接続部材７５に接合されている。図３に示すように、接合部７２は、配線パターン２２と接続部材７５とを電気的に接続している。図４に示すように、接合部７２は、配線パターン２３と接続部材７５とを電気的に接続している。接合部７２は、配線パターン２４（図１参照）と接続部材７５とを電気的に接続している。
【0032】
接合部７１，７２の材料としては、例えば、金属の焼結材料を用いることができる。焼結材料としては、例えば、銀（Ａｇ）粒子を主成分とする焼結材料（銀シンタリング材料）や銅粒子を主成分とする焼結材料（銅シンタリング材料）を用いることができる。また、接合部７１，７２の材料としては、例えば、はんだ、銀ペースト等の導電性ペーストや金属ろう材を用いることもできる。接合部７１，７２の厚さは、例えば、１０μｍ以上６０μｍ以下の範囲とすることができる。
【0033】
（接続部材７５の構成）
接続部材７５は、上基板４０の上面に形成された配線層６０と電気的に接続されている。これにより、配線パターン２２，２３，２４は、接合部７２及び接続部材７５を介して配線層６０と電気的に接続されている。接続部材７５は、例えば、半導体装置１０の積層方向（ここでは、Ｚ軸方向）に沿って延びる柱状に形成されている。接続部材７５は、例えば、金属ポストである。接続部材７５は、例えば、半導体素子３０と同じ厚さに形成されている。接続部材７５の厚さは、例えば、５０μｍ以上７７５μｍ以下の範囲とすることができる。なお、接続部材７５の材料としては、例えば、銅や銅合金を用いることができる。
接続部材７５は、上基板４０の上面に形成された配線層６０と電気的に接続されている。これにより、配線パターン２２，２３，２４は、接合部７２及び接続部材７５を介して配線層６０と電気的に接続されている。接続部材７５は、例えば、半導体装置１０の積層方向（ここでは、Ｚ軸方向）に沿って延びる柱状に形成されている。接続部材７５は、例えば、金属ポストである。接続部材７５は、例えば、半導体素子３０と同じ厚さに形成されている。接続部材７５の厚さは、例えば、５０μｍ以上７７５μｍ以下の範囲とすることができる。なお、接続部材７５の材料としては、例えば、銅や銅合金を用いることができる。
【0034】
（上基板４０の構成）
上基板４０は、半導体素子３０の電極３２，３３側に設けられている。上基板４０は、半導体素子３０の上面及び接続部材７５の上面に設けられている。上基板４０は、平板状に形成されている。上基板４０の平面形状は、任意の形状及び任意の大きさとすることができる。図１に示すように、上基板４０の平面形状は、例えば、矩形状に形成されている。上基板４０の平面形状は、例えば、下基板２０の平面形状よりも小さく形成されている。例えば、上基板４０のＸ軸方向の寸法は、下基板２０のＸ軸方向の寸法よりも小さく形成されている。例えば、上基板４０のＹ軸方向の寸法は、下基板２０のＹ軸方向の寸法よりも小さく形成されている。上基板４０は、例えば、その全体が下基板２０と平面視で重なるように設けられている。
上基板４０は、半導体素子３０の電極３２，３３側に設けられている。上基板４０は、半導体素子３０の上面及び接続部材７５の上面に設けられている。上基板４０は、平板状に形成されている。上基板４０の平面形状は、任意の形状及び任意の大きさとすることができる。図１に示すように、上基板４０の平面形状は、例えば、矩形状に形成されている。上基板４０の平面形状は、例えば、下基板２０の平面形状よりも小さく形成されている。例えば、上基板４０のＸ軸方向の寸法は、下基板２０のＸ軸方向の寸法よりも小さく形成されている。例えば、上基板４０のＹ軸方向の寸法は、下基板２０のＹ軸方向の寸法よりも小さく形成されている。上基板４０は、例えば、その全体が下基板２０と平面視で重なるように設けられている。
【0035】
図４に示すように、上基板４０は、例えば、基板本体４１と、基板本体４１の下面に形成された接着層４２とを有している。基板本体４１の材料としては、例えば、ポリイミド系樹脂やポリエステル系樹脂などの絶縁性樹脂を用いることができる。接着層４２としては、例えば、エポキシ系、ポリイミド系やシリコーン系の接着剤を用いることができる。基板本体４１の厚さは、例えば、３０μｍ以上５０μｍ以下の範囲とすることができる。接着層４２の厚さは、例えば、１５μｍ以上４５μｍ以下の範囲とすることができる。
【0036】
基板本体４１は、例えば、接着層４２により半導体素子３０及び接続部材７５に接着されている。接着層４２は、半導体素子３０の上面に接着されるとともに、基板本体４１の下面に接着されている。接着層４２は、接続部材７５の上面に接着されるとともに、基板本体４１の下面に接着されている。接着層４２は、例えば、半導体素子３０の一部を内蔵するように設けられている。換言すると、半導体素子３０の一部は、接着層４２に埋設されている。例えば、半導体素子３０の電極３２，３３の一部は、接着層４２に埋設されている。
【0037】
上基板４０には、上基板４０を厚さ方向（ここでは、Ｚ軸方向）に貫通する複数の開口部４３が形成されている。各開口部４３は、例えば、基板本体４１及び接着層４２を厚さ方向に貫通して形成されている。各開口部４３は、例えば、図４において上側（上基板４０の上面側）から下側（下基板２０側）に向かうに連れて開口幅（開口径）が小さくなるテーパ形状に形成されている。例えば、各開口部４３は、下側の開口端の開口径が上側の開口端の開口径よりも小さくなる逆円錐台形状に形成されている。一部の開口部４３は、例えば、電極３２，３３の上面の一部を露出するように形成されている。一部の開口部４３は、例えば、接続部材７５の上面の一部を露出するように形成されている。
【0038】
（配線層６０の構成）
配線層６０は、上基板４０の上面に形成されている。図１に示すように、配線層６０は、配線パターン６１と、配線パターン６２と、配線パターン６３とを有している。配線パターン６１，６２，６３の材料としては、例えば、銅や銅合金を用いることができる。なお、必要に応じて、配線パターン６１，６２，６３の表面（上面及び側面、又は上面のみ）に表面処理層を形成するようにしてもよい。表面処理層としては、Ａｕ層、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層などの金属層を挙げることができる。配線パターン６１，６２の厚さは、例えば、５０μｍ以上２００μｍ以下の範囲とすることができる。
配線層６０は、上基板４０の上面に形成されている。図１に示すように、配線層６０は、配線パターン６１と、配線パターン６２と、配線パターン６３とを有している。配線パターン６１，６２，６３の材料としては、例えば、銅や銅合金を用いることができる。なお、必要に応じて、配線パターン６１，６２，６３の表面（上面及び側面、又は上面のみ）に表面処理層を形成するようにしてもよい。表面処理層としては、Ａｕ層、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層などの金属層を挙げることができる。配線パターン６１，６２の厚さは、例えば、５０μｍ以上２００μｍ以下の範囲とすることができる。
【0039】
配線パターン６１，６２，６３は、上基板４０の上面において互いに離れて設けられている。配線パターン６１，６２，６３の平面形状は、任意の形状及び任意の大きさとすることができる。
【0040】
（配線パターン６１の構成）
配線パターン６１は、例えば、配線パターン２２と配線パターン２５とを電気的に接続するように形成されている。配線パターン６１は、例えば、平面視において、Ｘ軸方向に延びるように形成されている。配線パターン６１は、例えば、平面視において、配線パターン２２から配線パターン２５まで延びるように形成されている。
配線パターン６１は、例えば、配線パターン２２と配線パターン２５とを電気的に接続するように形成されている。配線パターン６１は、例えば、平面視において、Ｘ軸方向に延びるように形成されている。配線パターン６１は、例えば、平面視において、配線パターン２２から配線パターン２５まで延びるように形成されている。
【0041】
配線パターン６１は、例えば、平面視において、配線パターン２２と部分的に重なるように形成されている。配線パターン６１は、例えば、配線パターン２２の図中右側の端部と平面視で重なるように形成されている。図３に示すように、配線パターン６１は、例えば、上基板４０を厚さ方向に貫通する１以上（本実施形態では、２個）のビア配線Ｖ１を介して、配線パターン２２上に設けられた接続部材７５と電気的に接続されている。配線パターン６１は、例えば、ビア配線Ｖ１と接続部材７５と接合部７２とを介して、配線パターン２２と電気的に接続されている。配線パターン６１は、例えば、ビア配線Ｖ１と一体に形成されている。各ビア配線Ｖ１は、例えば、配線パターン２２上に設けられた接続部材７５の上面の一部を露出する開口部４３内に形成されている。各ビア配線Ｖ１は、例えば、開口部４３を充填するように形成されている。２個のビア配線Ｖ１は、例えば、１個の接続部材７５と接続されている。２個のビア配線Ｖ１は、例えば、Ｘ軸方向に沿って並んで設けられている。
【0042】
図１に示すように、配線パターン６１は、例えば、平面視において、配線パターン２５と部分的に重なるように形成されている。配線パターン６１は、例えば、配線パターン２５の図中上側の部分と平面視で重なるように形成されている。図３に示すように、配線パターン６１は、例えば、上基板４０を厚さ方向に貫通する１以上のビア配線Ｖ２を介して、配線パターン２５上に設けられた接続部材７５と電気的に接続されている。図１に示すように、本実施形態の配線パターン６１は、４個のビア配線Ｖ２を介して、配線パターン２５上に設けられた２個の接続部材７５と電気的に接続されている。４個のビア配線Ｖ２は、例えば、Ｘ軸方向に沿って並んで設けられている。４個のビア配線Ｖ２は、例えば、１個の接続部材７５に対して２個ずつのビア配線Ｖ２が接続されるように設けられている。図３に示すように、各ビア配線Ｖ２は、例えば、配線パターン２５上に設けられた接続部材７５の上面の一部を露出する開口部４３内に形成されている。各ビア配線Ｖ２は、例えば、開口部４３を充填するように形成されている。配線パターン６１は、例えば、ビア配線Ｖ２と一体に形成されている。配線パターン６１は、ビア配線Ｖ２と接続部材７５と接合部７２とを介して、配線パターン２５と電気的に接続されている。これにより、配線パターン２２は、接合部７２と接続部材７５とビア配線Ｖ１と配線パターン６１とビア配線Ｖ２と接続部材７５と接合部７２と配線パターン２５と接合部７１とを介して、半導体素子３０の電極３１と電気的に接続されている。すなわち、電流入力端子２２Ａを有する配線パターン２２は、配線パターン６１，２５等を介して、ドレイン電極である電極３１と電気的に接続されている。
【0043】
（配線パターン６２の構成）
図１に示すように、配線パターン６２は、例えば、配線パターン２３と半導体素子３０の電極３２とを電気的に接続するように形成されている。配線パターン６２は、例えば、配線パターン２３の有する電流出力端子２３Ａと半導体素子３０の電極３２とを電気的に接続するように形成されている。配線パターン６２は、例えば、平面視において、Ｘ軸方向に延びるように形成されている。配線パターン６２は、例えば、Ｘ軸方向において、電極３２から電流出力端子２３Ａに向かって延びるように形成されている。
図１に示すように、配線パターン６２は、例えば、配線パターン２３と半導体素子３０の電極３２とを電気的に接続するように形成されている。配線パターン６２は、例えば、配線パターン２３の有する電流出力端子２３Ａと半導体素子３０の電極３２とを電気的に接続するように形成されている。配線パターン６２は、例えば、平面視において、Ｘ軸方向に延びるように形成されている。配線パターン６２は、例えば、Ｘ軸方向において、電極３２から電流出力端子２３Ａに向かって延びるように形成されている。
【0044】
配線パターン６２は、例えば、平面視において、配線パターン２３と部分的に重なるように形成されている。配線パターン６２は、例えば、配線パターン２３の図中右側の端部と平面視で重なるように形成されている。図４に示すように、配線パターン６２は、例えば、上基板４０を厚さ方向に貫通する１以上（本実施形態では、２個）のビア配線Ｖ３を介して、配線パターン２３上に設けられた接続部材７５と電気的に接続されている。配線パターン６２は、例えば、ビア配線Ｖ３と接続部材７５と接合部７２とを介して、配線パターン２３と電気的に接続されている。配線パターン６２は、例えば、ビア配線Ｖ３と一体に形成されている。各ビア配線Ｖ３は、例えば、配線パターン２３上に設けられた接続部材７５の上面の一部を露出する開口部４３内に形成されている。各ビア配線Ｖ３は、例えば、開口部４３を充填するように形成されている。２個のビア配線Ｖ３は、例えば、１個の接続部材７５と接続されている。２個のビア配線Ｖ３は、例えば、Ｘ軸方向に沿って並んで設けられている。
【0045】
図１に示すように、配線パターン６２は、例えば、平面視において、半導体素子３０と部分的に重なるように形成されている。配線パターン６２は、例えば、半導体素子３０の電極３２と平面視で重なるように形成されている。配線パターン６２は、例えば、２個の電極３２と平面視で重なるように形成されている。図４に示すように、配線パターン６２は、例えば、上基板４０を厚さ方向に貫通する複数のビア配線８０を介して、電極３２と電気的に接続されている。これにより、配線パターン６２は、ビア配線８０を介して電極３２と電気的に接続されるとともに、ビア配線Ｖ３と接続部材７５と接合部７２とを介して配線パターン２３と電気的に接続されている。換言すると、電流出力端子２３Ａを有する配線パターン２３は、接合部７２と接続部材７５とビア配線Ｖ３と配線パターン６２とビア配線８０とを介して、ソース電極である電極３２と電気的に接続されている。配線パターン６２は、例えば、ビア配線８０と一体に形成されている。ここで、図２に示すように、本実施形態の配線パターン６２は、２０個のビア配線８０を介して、２個の電極３２と電気的に接続されている。
【0046】
（ビア配線８０の構成）
図３に示すように、各ビア配線８０は、上基板４０を厚さ方向に貫通して電極３２と接続されている。各ビア配線８０は、例えば、電極３２の上面の一部を露出する開口部４３内に形成されている。各ビア配線８０は、例えば、開口部４３を充填するように形成されている。図２に示すように、例えば、各電極３２に対して複数のビア配線８０が接続されている。本実施形態の２０個のビア配線８０は、１個の電極３２に対して１０個ずつのビア配線８０が接続されるように設けられている。２０個のビア配線８０は、例えば、Ｘ軸方向に沿って並んで設けられるとともに、Ｙ軸方向に沿って並んで設けられている。
図３に示すように、各ビア配線８０は、上基板４０を厚さ方向に貫通して電極３２と接続されている。各ビア配線８０は、例えば、電極３２の上面の一部を露出する開口部４３内に形成されている。各ビア配線８０は、例えば、開口部４３を充填するように形成されている。図２に示すように、例えば、各電極３２に対して複数のビア配線８０が接続されている。本実施形態の２０個のビア配線８０は、１個の電極３２に対して１０個ずつのビア配線８０が接続されるように設けられている。２０個のビア配線８０は、例えば、Ｘ軸方向に沿って並んで設けられるとともに、Ｙ軸方向に沿って並んで設けられている。
【0047】
図１に示すように、本実施形態のビア配線８０は、Ｘ軸方向において、６列に並んで設けられている。ビア配線８０は、Ｘ軸方向において、電流出力端子２３Ａに最も近い位置に設けられた１以上（本実施形態では、４個）のビア配線８１を有している。４個のビア配線８１は、例えば、矩形状の半導体素子３０の外形を構成する４つの辺の中でＸ軸方向において電流出力端子２３Ａに最も近い位置に配置された辺、ここでは図中左側に配置されたＹ軸方向に延びる辺に沿って並んで設けられている。４個のビア配線８１は、Ｙ軸方向において互いに離れて設けられている。以下の説明では、便宜上、４個のビア配線８１を、「１列目のビア配線８１」と称する場合がある。ビア配線８０は、Ｘ軸方向において、１列目のビア配線８１の隣に設けられた２列目の１以上のビア配線８２と、２列目のビア配線８２の隣に設けられた３列目の１以上のビア配線８３とを有している。ビア配線８０は、Ｘ軸方向において、３列目のビア配線８３の隣に設けられた４列目の１以上のビア配線８４と、４列目のビア配線８４の隣に設けられた５列目の１以上のビア配線８５とを有している。ビア配線８０は、Ｘ軸方向において、５列目のビア配線８５の隣に設けられた６列目の１以上のビア配線８６を有している。本実施形態のビア配線８０は、３個のビア配線８２と、３個のビア配線８３と、３個のビア配線８４と、３個のビア配線８５と、４個のビア配線８６とを有している。図２に示すように、１列目～３列目のビア配線８１，８２，８３が一方の電極３２に接続されるとともに、４列目～６列目のビア配線８４，８５，８６が他方の電極３２に接続されている。１列目～３列目のビア配線８１，８２，８３は、例えば、電極３２の上面に千鳥状に配列されている。例えば、１列目のビア配線８１と３列目のビア配線８３とは、Ｘ軸方向において互いに重なる位置に設けられている。例えば、２列目のビア配線８２は、Ｙ軸方向において１列目のビア配線８１及び３列目のビア配線８３とずれた位置に設けられている。４列目～６列目のビア配線８４，８５，８６は、例えば、電極３２の上面に千鳥状に配列されている。例えば、４列目のビア配線８４と６列目のビア配線８６とは、Ｘ軸方向において互いに重なる位置に設けられている。５列目のビア配線８５は、例えば、Ｙ軸方向において４列目のビア配線８４及び６列目のビア配線８６とずれた位置に設けられている。なお、３列目のビア配線８３と４列目のビア配線８４とは、Ｘ軸方向において互いに重なる位置に設けられている。
【0048】
各ビア配線８１～８６の平面形状は、任意の形状及び任意の大きさに形成することができる。複数のビア配線８１～８６の平面形状は、互いに同じ形状であってもよいし、互いに異なる形状であってもよい。本実施形態の複数のビア配線８１～８６の平面形状は、互いに同じ形状、具体的には円形状に形成されている。
【0049】
１列目のビア配線８１の平面形状は、２列目のビア配線８２の平面形状よりも大きく形成されている。各ビア配線８１の平面形状は、例えば、ビア配線８１以外のビア配線８０、具体的には２～６列目のビア配線８２～８６の各々の平面形状よりも大きく形成されている。１列目のビア配線８１のビア径（直径）は、例えば、２列目のビア配線８２のビア径よりも大きく形成されている。各ビア配線８１のビア径は、例えば、２～６列目のビア配線８２～８６の各々のビア径よりも大きく形成されている。４個のビア配線８１の平面形状の大きさは、例えば、互いに同じ大きさに形成されている。例えば、２～６列目のビア配線８２～８６の平面形状の大きさは、互いに同じ大きさに形成されている。本実施形態の複数のビア配線８０では、ビア配線８１～８６のうち１列目のビア配線８１の平面形状のみが大きく形成されている。ビア配線８１の平面形状の大きさは、例えば、他のビア配線８２～８６の平面形状の大きさの１．２倍以上２倍以下の範囲の大きさに設定することができる。例えば、ビア配線８２～８６のビア径は３００μｍ以上６００μｍ以下の範囲とすることができ、ビア配線８１の直径は３６０μｍ以上１２００μｍ以下の範囲とすることができる。
【0050】
（配線パターン６３の構成）
図１に示すように、配線パターン６３は、例えば、配線パターン２４と半導体素子３０の電極３３とを電気的に接続するように形成されている。配線パターン６３は、例えば、平面視において、Ｘ軸方向に延びるように形成されている。配線パターン６３は、例えば、平面視において、配線パターン２４から半導体素子３０まで延びるように形成されている。
図１に示すように、配線パターン６３は、例えば、配線パターン２４と半導体素子３０の電極３３とを電気的に接続するように形成されている。配線パターン６３は、例えば、平面視において、Ｘ軸方向に延びるように形成されている。配線パターン６３は、例えば、平面視において、配線パターン２４から半導体素子３０まで延びるように形成されている。
【0051】
配線パターン６３は、例えば、平面視において、配線パターン２４と部分的に重なるように形成されている。配線パターン６３は、例えば、配線パターン２４の図中右側の端部と平面視で重なるように形成されている。配線パターン６３は、例えば、上基板４０を厚さ方向に貫通する１以上のビア配線Ｖ４を介して、配線パターン２４上に設けられた接続部材７５と電気的に接続されている。本実施形態の配線パターン６３は、４個のビア配線Ｖ４を介して、配線パターン２４上に設けられた２個の接続部材７５と電気的に接続されている。詳細な図示は省略するが、配線パターン６３は、例えば、ビア配線Ｖ４及び接続部材７５を介して、配線パターン２４と電気的に接続されている。配線パターン６３は、例えば、ビア配線Ｖ４と一体に形成されている。４個のビア配線Ｖ４は、例えば、１個の接続部材７５に対して２個ずつのビア配線Ｖ４が接続されるように設けられている。４個のビア配線Ｖ４は、例えば、Ｘ軸方向に沿って並んで設けられている。
【0052】
配線パターン６３は、例えば、平面視において、半導体素子３０と部分的に重なるように形成されている。配線パターン６３は、例えば、半導体素子３０の電極３３と平面視で重なるように形成されている。図４に示すように、配線パターン６３は、例えば、上基板４０を厚さ方向に貫通する１以上（本実施形態では、１個）のビア配線Ｖ５を介して、電極３３と電気的に接続されている。配線パターン６３は、例えば、ビア配線Ｖ５と一体に形成されている。ビア配線Ｖ５は、例えば、電極３３の上面の一部を露出する開口部４３内に形成されている。ビア配線Ｖ５は、例えば、開口部４３を充填するように形成されている。
【0053】
図１に示すように、配線パターン６３は、ビア配線Ｖ５を介して電極３３と電気的に接続されるとともに、ビア配線Ｖ４及び接続部材７５を介して配線パターン２４と電気的に接続されている。換言すると、ゲート電極である電極３３は、ビア配線Ｖ５と配線パターン６３とビア配線Ｖ４と接続部材７５とを介して、配線パターン２４と電気的に接続されている。
【0054】
（封止樹脂５０の構成）
図３に示すように、封止樹脂５０は、例えば、下基板２０と上基板４０との間に設けられた半導体素子３０、接続部材７５及び接合部７１，７２を封止するように形成されている。封止樹脂５０は、例えば、半導体素子３０の側面と、接続部材７５の側面と、半導体素子３０から露出する接合部７１の上面と、接合部７１の側面と、接続部材７５から露出する接合部７２の上面と、接合部７２の側面とを被覆するように形成されている。封止樹脂５０は、例えば、上基板４０の下面全面を被覆するように形成されている。封止樹脂５０は、例えば、上基板４０と平面視で重なる部分において、接合部７１，７２から露出する配線層２１の上面と、配線層２１の側面と、配線層２１から露出する下基板２０の上面とを被覆するように形成されている。
図３に示すように、封止樹脂５０は、例えば、下基板２０と上基板４０との間に設けられた半導体素子３０、接続部材７５及び接合部７１，７２を封止するように形成されている。封止樹脂５０は、例えば、半導体素子３０の側面と、接続部材７５の側面と、半導体素子３０から露出する接合部７１の上面と、接合部７１の側面と、接続部材７５から露出する接合部７２の上面と、接合部７２の側面とを被覆するように形成されている。封止樹脂５０は、例えば、上基板４０の下面全面を被覆するように形成されている。封止樹脂５０は、例えば、上基板４０と平面視で重なる部分において、接合部７１，７２から露出する配線層２１の上面と、配線層２１の側面と、配線層２１から露出する下基板２０の上面とを被覆するように形成されている。
【0055】
封止樹脂５０の材料としては、例えば、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。封止樹脂５０の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂などの絶縁性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。封止樹脂５０としては、例えば、モールド樹脂を用いることができる。
【0056】
電極３１は、配線パターン２５，６１，２２を介して封止樹脂５０よりも外側に引き出されている。図１に示すように、電極３２は、配線パターン６２，２３を介して封止樹脂５０よりも外側に引き出されている。電極３３は、配線パターン６３，２４を介して封止樹脂５０よりも外側に引き出されている。
【0057】
【0058】
図３及び図５に示すように、電流入力端子２２Ａに電流Ｉ１が入力されると、電流Ｉ１は、配線パターン２２から接続部材７５及びビア配線Ｖ１を通じて配線パターン６１に流れる。続いて、電流Ｉ１は、配線パターン６１においてビア配線Ｖ１側からビア配線Ｖ２に向かって流れる。次いで、電流Ｉ１は、配線パターン６１からビア配線Ｖ２及び接続部材７５を通じて配線パターン２５に流れる。その後、図３に示すように、電流Ｉ１は、配線パターン２５から接合部７１を通じて電極３１に流れる。続いて、電流Ｉ１は、電極３２からビア配線８０を通じて配線パターン６２に流れる。次いで、図４及び図５に示すように、電流Ｉ１は、配線パターン６２においてビア配線８０側からビア配線Ｖ３に向かって流れる。その後、電流Ｉ１は、配線パターン６２からビア配線Ｖ３及び接続部材７５を通じて配線パターン２３に流れる。そして、配線パターン２３の電流出力端子２３Ａから電流Ｉ１が出力される。
【0059】
ここで、本発明者の鋭意研究により、ソース電極である電極３２に接続される複数のビア配線８０のうち電流Ｉ１の出口側に配置されたビア配線、具体的には１列目のビア配線８１に電流密度が集中しやすいことが分かってきた。すなわち、複数のビア配線８０の中で、Ｘ軸方向において電流出力端子２３Ａに最も近い位置に配置された１列目のビア配線８１に電流密度が集中しやすいことが分かってきた。
【0060】
そこで、本実施形態の半導体装置１０では、電流密度が集中しやすい位置に配置された１列目のビア配線８１の平面形状の大きさを、他のビア配線８２～８６の平面形状の大きさよりも大きく形成した。このため、各ビア配線８１と各ビア配線８２～８６との平面形状が互いに同じ大きさに形成される場合に比べて、各ビア配線８１の体積を増大させることができる。これにより、ビア配線８１における電流密度を分散させることができ、ビア配線８１に電流密度が集中することを好適に抑制できる。
【0061】
なお、本実施形態において、電極３１は第１電極の一例、電極３２は第２電極の一例、電極３３は第３電極の一例、配線パターン２２は第１配線パターンの一例、配線パターン６２は第２配線パターンの一例、Ｘ軸方向は第１方向の一例である。また、ビア配線８１は第１ビア配線の一例、ビア配線８２は第２ビア配線の一例、ビア配線８３は第３ビア配線の一例である。
【0062】
【0063】
（シミュレーション条件）
サンプル１の半導体装置１０では、２～６列目のビア配線８２～８６のビア径を５００μｍに設定した。そして、サンプル１の半導体装置１０において、１列目の各ビア配線８１のビア径を、３００μｍ、５００μｍ、６５０μｍ、７００μｍに変えた場合の電流密度分布のシミュレーションを実行した。ここで、４個のビア配線８１の各々のビア径を、ビア配線８２～８６のビア径よりも小さい３００μｍに設定したものは比較例１になる。４個のビア配線８１の各々のビア径を、ビア配線８２～８６のビア径と同じ５００μｍに設定したものは比較例２になる。４個のビア配線８１の各々のビア径を、ビア配線８２～８６のビア径よりも大きい６５０μｍに設定したものは実施例１になる。４個のビア配線８１の各々のビア径を、ビア配線８２～８６のビア径よりも大きい７００μｍに設定したものは実施例２になる。シミュレーションでは、比較例１，２及び実施例１，２における半導体装置１０の電流入力端子２２Ａに規格電流の最大電流、ここでは９５Ａの電流を入力し、複数のビア配線８０における最大電流密度を測定した。そして、各ビア配線８１のビア径を５００μｍに設定した比較例２における最大電流密度に対する、比較例１及び実施例１，２における最大電流密度の変化率を算出した。具体的には、比較例２における最大電流密度を０％とした場合の比較例１及び実施例１，２における最大電流密度を最大電流密度変化率として算出した。
サンプル１の半導体装置１０では、２～６列目のビア配線８２～８６のビア径を５００μｍに設定した。そして、サンプル１の半導体装置１０において、１列目の各ビア配線８１のビア径を、３００μｍ、５００μｍ、６５０μｍ、７００μｍに変えた場合の電流密度分布のシミュレーションを実行した。ここで、４個のビア配線８１の各々のビア径を、ビア配線８２～８６のビア径よりも小さい３００μｍに設定したものは比較例１になる。４個のビア配線８１の各々のビア径を、ビア配線８２～８６のビア径と同じ５００μｍに設定したものは比較例２になる。４個のビア配線８１の各々のビア径を、ビア配線８２～８６のビア径よりも大きい６５０μｍに設定したものは実施例１になる。４個のビア配線８１の各々のビア径を、ビア配線８２～８６のビア径よりも大きい７００μｍに設定したものは実施例２になる。シミュレーションでは、比較例１，２及び実施例１，２における半導体装置１０の電流入力端子２２Ａに規格電流の最大電流、ここでは９５Ａの電流を入力し、複数のビア配線８０における最大電流密度を測定した。そして、各ビア配線８１のビア径を５００μｍに設定した比較例２における最大電流密度に対する、比較例１及び実施例１，２における最大電流密度の変化率を算出した。具体的には、比較例２における最大電流密度を０％とした場合の比較例１及び実施例１，２における最大電流密度を最大電流密度変化率として算出した。
【0064】
サンプル２の半導体装置１００では、１～５列目のビア配線８１～８５のビア径を５００μｍに設定した。そして、サンプル２の半導体装置１００において、６列目の各ビア配線８６のビア径を、３００μｍ、５００μｍ、６５０μｍ、７００μｍに変えた場合の電流密度分布のシミュレーションを実行した。すなわち、サンプル２の半導体装置１００では、Ｘ軸方向において電流出力端子２３Ａから最も離れた位置に設けられたビア配線８６のビア径を可変させるようにした。ここで、４個のビア配線８６の各々のビア径を３００μｍに設定したものは比較例３になり、４個のビア配線８６の各々のビア径を５００μｍに設定したものは比較例４になる。４個のビア配線８６の各々のビア径を６５０μｍに設定したものは比較例５になり、４個のビア配線８６の各々のビア径を７００μｍに設定したものは比較例６になる。そして、比較例３～６の半導体装置１００に対して、サンプル１の半導体装置１０の場合と同一の条件でシミュレーションを実行した。なお、比較例３～６の半導体装置１００では、比較例４における最大電流密度を０％とした場合の比較例３，５，６における最大電流密度を最大電流密度変化率として算出した。
【0065】
（シミュレーション結果）
電流密度変化率のシミュレーション結果を図７に示した。図７の横軸は、サンプル１の場合にはビア配線８１のビア径を示し、サンプル２の場合にはビア配線８２のビア径を示している。また、図７の縦軸は最大電流密度変化率を示している。図７において、実線で示した最大電流密度変化率はサンプル１の最大電流密度変化率であり、一点鎖線で示した最大電流密度変化率はサンプル２の最大電流密度変化率である。なお、図示は省略するが、比較例１～６及び実施例１，２の全てにおいて、１列目のビア配線８１の一部の電流密度が最大電流密度になっていた。
電流密度変化率のシミュレーション結果を図７に示した。図７の横軸は、サンプル１の場合にはビア配線８１のビア径を示し、サンプル２の場合にはビア配線８２のビア径を示している。また、図７の縦軸は最大電流密度変化率を示している。図７において、実線で示した最大電流密度変化率はサンプル１の最大電流密度変化率であり、一点鎖線で示した最大電流密度変化率はサンプル２の最大電流密度変化率である。なお、図示は省略するが、比較例１～６及び実施例１，２の全てにおいて、１列目のビア配線８１の一部の電流密度が最大電流密度になっていた。
【0066】
図７に示すように、サンプル１の半導体装置１０では、ビア配線８１のビア径に反比例して最大電流密度が低下することが確認された。具体的には、ビア配線８１のビア径を他のビア配線８２～８６のビア径よりも大きく設定することにより（実施例１，２）、ビア配線８１のビア径とビア配線８２～８６のビア径とを同一径に設定した比較例２よりも、最大電流密度を低くできることが確認された。すなわち、ビア配線８１のビア径を他のビア配線８２～８６のビア径よりも大きく設定することにより、比較例２よりも、ビア配線８１における電流密度を分散させることができ、ビア配線８１に電流密度が集中することを抑制できることが確認された。さらに、実施例１と実施例２の結果から明らかなように、ビア配線８１のビア径を大きくするほど、最大電流密度を低くできることが確認された。
【0067】
一方、サンプル２の半導体装置１００では、ビア配線８６のビア径を可変させても最大電流密度がほとんど変化しないことが確認された。すなわち、ビア配線８６のビア径と最大電流密度、つまりビア配線８１における電流密度との間に相関性がないことが確認された。具体的には、ビア配線８６のビア径を他のビア配線８１～８５のビア径よりも大きく設定した場合であっても、複数のビア配線８０における最大電流密度を低くできないことが確認された。すなわち、ビア配線８６のビア径を大きくすることにより複数のビア配線８０全体の体積を増大させた場合であっても、複数のビア配線８０における最大電流密度を低くできないことが確認された。
【0068】
これらの結果から、複数のビア配線８０のうち電流密度の集中する電流Ｉ１の出口側に配置されたビア配線８１のビア径を大きくすることにより、ビア配線８１における電流密度を分散できることが分かる。これにより、ビア配線８１における電流密度の集中を抑制できるため、ビア配線８１が局所破断することを好適に抑制できる。
【0069】
次に、本実施形態の作用効果を説明する。
（１）半導体素子３０の電極３２と配線パターン６２とを接続する複数のビア配線８０は、Ｘ軸方向において、電流出力端子２３Ａに最も近い位置に配置された１以上のビア配線８１と、そのビア配線８１の隣に設けられたビア配線８２とを有する。そして、ビア配線８１の平面形状を、ビア配線８２の平面形状よりも大きく形成した。
（１）半導体素子３０の電極３２と配線パターン６２とを接続する複数のビア配線８０は、Ｘ軸方向において、電流出力端子２３Ａに最も近い位置に配置された１以上のビア配線８１と、そのビア配線８１の隣に設けられたビア配線８２とを有する。そして、ビア配線８１の平面形状を、ビア配線８２の平面形状よりも大きく形成した。
【0070】
この構成によれば、複数のビア配線８０のうち電流密度の集中しやすい電流Ｉ１の出口側に配置されたビア配線８１の平面形状を大きく形成できる。これにより、ビア配線８１の平面形状とビア配線８２の平面形状とが同じ大きさに形成される場合に比べて、ビア配線８１における電流密度を分散でき、ビア配線８１における電流密度の集中を抑制できる。このため、電流密度の集中に起因してビア配線８１が局部的に発熱することを好適に抑制でき、ビア配線８１が局所破断することを好適に抑制できる。この結果、半導体素子３０の電極３２と配線パターン６２との電気的接続信頼性が低下することを好適に抑制できる。
【0071】
（２）半導体素子３０の平面形状は、矩形状に形成されている。ビア配線８０は、半導体素子３０の４つの辺の中でＸ軸方向において電流出力端子２３Ａに最も近い位置に配置された辺に沿って並んで設けられた複数（本実施形態では、４個）のビア配線８１を有する。そして、４個のビア配線８１の各々の平面形状を、ビア配線８２の平面形状よりも大きく形成した。
【0072】
この構成によれば、電流密度の集中しやすい位置に設けられた全てのビア配線８１の平面形状を大きく形成できる。これにより、全てのビア配線８１における電流密度を分散でき、全てのビア配線８１において電流密度が集中することを抑制できる。
【0073】
（３）ところで、１列目のビア配線８１と一緒に２～６列目のビア配線８２～８６の平面形状も大きく形成した場合には、上基板４０の接着層４２と電極３２との密着面積が小さくなる。このため、複数のビア配線８０の平面形状を全体的に大きくした場合には、半導体素子３０から上基板４０が剥離しやすくなるという問題がある。これに対し、本実施形態の半導体装置１０では、１列目のビア配線８１の平面形状を、ビア配線８１以外のビア配線８０、つまり２～６列目のビア配線８１の各々の平面形状よりも大きく形成した。この構成によれば、複数のビア配線８０のうち１列目のビア配線８１の平面形状のみ大きく形成される。これにより、上基板４０の接着層４２と電極３２との密着面積が小さくなることを抑制でき、半導体素子３０から上基板４０が剥離することを好適に抑制できる。したがって、１列目のビア配線８１における電流密度の集中を抑制しつつも、上基板４０の剥離を好適に抑制できる。
【0074】
（他の実施形態）
上記実施形態は、以下のように変更して実施することができる。上記実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
上記実施形態は、以下のように変更して実施することができる。上記実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
【0075】
・図８に示すように、２列目のビア配線８２の平面形状を、３列目のビア配線８３の平面形状よりも小さく形成してもよい。本変更例の各ビア配線８２の平面形状は、３～６列目のビア配線８３～８６の各々の平面形状よりも小さく形成されている。
【0076】
この構成によれば、ビア配線８２～８６よりも平面形状を大きく形成したビア配線８１の隣に設けられるビア配線８２の平面形状が、ビア配線８３～８６の平面形状よりも小さく形成される。これにより、ビア配線８１の平面形状を拡大するための領域を広く確保することができる。さらに、ビア配線８１の平面形状を拡大しつつも、上基板４０の接着層４２と電極３２との密着面積が小さくなることを抑制できる。
【0077】
・上記実施形態におけるビア配線８０の個数及び配置は適宜変更することができる。例えば、Ｘ軸方向において電流出力端子２３Ａに最も近い配置されるビア配線８１の数は、１～３個であってもよいし、５個以上であってもよい。例えば上記実施形態では、複数のビア配線８０を、Ｘ軸方向において、６列に配列した。これに限らず、複数のビア配線８０を、Ｘ軸方向において、２～５列に配列してもよいし、７列以上に配列してもよい。
【0078】
・上記実施形態では、電流入力端子２２Ａを、下基板２０の上面に設けるようにしたが、電流入力端子２２Ａの形成位置はこれに限定されない。例えば、電流入力端子２２Ａを、上基板４０の上面に設けるようにしてもよい。例えば、上基板４０の上面に設けられた配線パターン６１が電流入力端子２２Ａを有するようにしてもよい。
【0079】
・上記実施形態では、電流出力端子２３Ａを、下基板２０の上面に設けるようにしたが、電流出力端子２３Ａの形成位置はこれに限定されない。例えば、電流出力端子２３Ａを、上基板４０の上面に設けるようにしてもよい。例えば、上基板４０の上面に設けられた配線パターン６２が電流出力端子２３Ａを有するようにしてもよい。
【0080】
・上記実施形態では、接続端子２４Ａを、下基板２０の上面に設けるようにしたが、接続端子２４Ａの形成位置はこれに限定されない。例えば、接続端子２４Ａを、上基板４０の上面に設けるようにしてもよい。例えば、上基板４０の上面に設けられた配線パターン６３が接続端子２４Ａを有するようにしてもよい。
【0081】
・上記実施形態における封止樹脂５０の形成範囲は適宜変更することができる。例えば、封止樹脂５０を、上基板４０の側面を被覆するように形成してもよい。例えば、封止樹脂５０を、上基板４０の上面を被覆するように形成してもよい。例えば、封止樹脂５０を、配線層６０の上面の一部を被覆するように形成してもよい。
【0082】
・上記実施形態の封止樹脂５０を省略してもよい。
・上記実施形態では、上基板４０を、下基板２０よりも平面形状が小さくなるように形成したが、これに限定されない。例えば、上基板４０の平面形状を、下基板２０の平面形状よりも大きく形成してもよい。例えば、上基板４０の平面形状を、下基板２０の平面形状と同じ大きさに形成してもよい。
・上記実施形態では、上基板４０を、下基板２０よりも平面形状が小さくなるように形成したが、これに限定されない。例えば、上基板４０の平面形状を、下基板２０の平面形状よりも大きく形成してもよい。例えば、上基板４０の平面形状を、下基板２０の平面形状と同じ大きさに形成してもよい。
【0083】
・上記実施形態の下基板２０の下面に、放熱板となる金属板を設けるようにしてもよい。
・上記実施形態では、上基板４０の基板本体４１を単層構造に具体化したが、これに限定されない。例えば、基板本体４１を、１層又は複数層の配線層と複数層の絶縁層とを積層した積層構造に具体化してもよい。
・上記実施形態では、上基板４０の基板本体４１を単層構造に具体化したが、これに限定されない。例えば、基板本体４１を、１層又は複数層の配線層と複数層の絶縁層とを積層した積層構造に具体化してもよい。
【0084】
・上記実施形態では、半導体素子３０をＭＯＳＦＥＴに具体化したが、これに限定されない。
例えば図９に示すように、半導体素子３０を、アノード電極である電極９１と、カソード電極である電極９２とを有するダイオードに具体化してもよい。半導体素子３０は、例えば、本体部９４を有している。電極９１は、例えば、本体部９４の下面に設けられている。電極９１は、例えば、本体部９４の下面全面を被覆するように形成されている。電極９２は、例えば、本体部９４の上面に設けられている。電極９２は、例えば、本体部９４の上面全面を被覆するように形成されている。この場合の配線パターン６２は、上基板４０を厚さ方向に貫通する複数のビア配線８０を介して電極９２と電気的に接続されている。この場合であっても、複数のビア配線８０のうち電流Ｉ１の出口側に配置されたビア配線８１の平面形状が、ビア配線８１以外のビア配線８０の平面形状よりも大きく形成されている。
例えば図９に示すように、半導体素子３０を、アノード電極である電極９１と、カソード電極である電極９２とを有するダイオードに具体化してもよい。半導体素子３０は、例えば、本体部９４を有している。電極９１は、例えば、本体部９４の下面に設けられている。電極９１は、例えば、本体部９４の下面全面を被覆するように形成されている。電極９２は、例えば、本体部９４の上面に設けられている。電極９２は、例えば、本体部９４の上面全面を被覆するように形成されている。この場合の配線パターン６２は、上基板４０を厚さ方向に貫通する複数のビア配線８０を介して電極９２と電気的に接続されている。この場合であっても、複数のビア配線８０のうち電流Ｉ１の出口側に配置されたビア配線８１の平面形状が、ビア配線８１以外のビア配線８０の平面形状よりも大きく形成されている。
【0085】
・上記実施形態では、半導体装置１０をパワー系の半導体装置に具体化したが、これに限定されない。例えば、半導体装置１０をパワー系以外の各種の半導体装置に具体化してもよい。
【0086】
・上記実施形態では、半導体素子３０をパワー系の半導体素子に具体化したが、これに限定されない。例えば、半導体素子３０をパワー系以外の各種の半導体素子に具体化してもよい。
【符号の説明】
【0087】
１０ 半導体装置
２０ 下基板
２２ 配線パターン
２２Ａ 電流入力端子
２３ 配線パターン
２３Ａ 電流出力端子
２４ 配線パターン
２４Ａ 接続端子
２５ 配線パターン
３０ 半導体素子
３１ 電極
３２ 電極
３３ 電極
３４ 本体部
４０ 上基板
５０ 封止樹脂
６１ 配線パターン
６２ 配線パターン
６３ 配線パターン
８０ ビア配線
８１ ビア配線
８２ ビア配線
８３ ビア配線
８４，８５，８６ ビア配線
９１ 電極
９２ 電極
９４ 本体部
Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５ ビア配線
Ｉ１ 電流
２０ 下基板
２２ 配線パターン
２２Ａ 電流入力端子
２３ 配線パターン
２３Ａ 電流出力端子
２４ 配線パターン
２４Ａ 接続端子
２５ 配線パターン
３０ 半導体素子
３１ 電極
３２ 電極
３３ 電極
３４ 本体部
４０ 上基板
５０ 封止樹脂
６１ 配線パターン
６２ 配線パターン
６３ 配線パターン
８０ ビア配線
８１ ビア配線
８２ ビア配線
８３ ビア配線
８４，８５，８６ ビア配線
９１ 電極
９２ 電極
９４ 本体部
Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５ ビア配線
Ｉ１ 電流
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】