特開 2023-184189 半導体チップ、半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023184189

(43)【公開日】2023-12-28

(54)【発明の名称】半導体チップ、半導体装置

(51)【国際特許分類】

   H02M 1/00 20070101AFI20231221BHJP

   H01L 21/822 20060101ALI20231221BHJP

   H01L 21/8234 20060101ALI20231221BHJP

   H01L 27/06 20060101ALI20231221BHJP

   H03K 17/00 20060101ALI20231221BHJP

   H02H 3/08 20060101ALI20231221BHJP

   G05F 1/56 20060101ALI20231221BHJP

【ＦＩ】

H02M1/00 H

H01L27/04 T

H01L27/06 102A

H01L27/04 H

H01L27/06 311A

H03K17/00 B

H02H3/08 A

G05F1/56 320C

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022098192

(22)【出願日】2022-06-17

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】内本 大介

【テーマコード（参考）】

5F038

5F048

5G004

5H430

5H740

5J055

【Ｆターム（参考）】

5F038BH02

5F038BH11

5F038DT08

5F038DT12

5F038DT18

5F048AC06

5F048AC10

5F048CC01

5F048CC09

5F048CC15

5F048CC16

5G004BA04

5H430BB01

5H430BB05

5H430BB09

5H430BB11

5H430EE04

5H430FF08

5H430FF12

5H430HH01

5H430LA07

5H740AA10

5H740BA12

5H740BB07

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740MM12

5H740PP03

5J055AX41

5J055BX16

5J055CX23

5J055DX13

5J055DX22

5J055DX61

5J055EY01

5J055EY21

5J055EZ09

5J055FX04

5J055FX08

5J055GX01

5J055GX08

(57)【要約】

【課題】電流検出専用のワイヤー及びパッドを要することなくパワートランジスタに流れる出力電流を検出する。
【解決手段】半導体チップ１０は、パワートランジスタＭ１１と、複数のパッドＰ１１及びＰ１２と、複数のパッドＰ１１及びＰ１２それぞれとパワートランジスタＭ１１の一端との間をそれぞれ導通する複数の配線ＭＴ１及びＭＴ２と、複数の配線ＭＴ１及びＭＴ２それぞれに流れる分流電流Ｉ１及びＩ２と複数の配線ＭＴ１及びＭＴ２それぞれが持つ配線抵抗成分に応じて複数の配線ＭＴ１及びＭＴ２それぞれに生じる電圧降下のうち少なくとも一つをセンス電圧Ｖｓとして検出する電流検出回路１２と、を備える。
【選択図】図４

【特許請求の範囲】

【請求項1】

パワートランジスタと、
複数のパッドと、
前記複数のパッドそれぞれと前記パワートランジスタの一端との間をそれぞれ導通するように構成された複数の配線と、
前記複数の配線それぞれに流れる分流電流と前記複数の配線それぞれが持つ配線抵抗成分に応じて前記複数の配線それぞれに生じる電圧降下のうち少なくとも一つをセンス電圧として検出するように構成された電流検出回路と、
を備える、半導体チップ。

【請求項2】

前記複数の配線のうち、前記センス電圧が引き出される配線は、前記パワートランジスタの素子形成領域上に敷設されている、請求項１に記載の半導体チップ。

【請求項3】

前記複数の配線のうち、前記センス電圧が引き出される配線は、その余の配線と比べて前記配線抵抗成分が大きい、請求項１又は２に記載の半導体チップ。

【請求項4】

前記パワートランジスタは、それぞれの制御端が共通に接続された複数の単位トランジスタに分割されている、請求項１又は２に記載の半導体チップ。

【請求項5】

前記複数の単位トランジスタは、それぞれの電流能力が互いに等しい、請求項４に記載の半導体チップ。

【請求項6】

前記電流検出回路は、前記パワートランジスタの入力側及び出力側の少なくとも一方に設けられている、請求項１又は２に記載の半導体チップ。

【請求項7】

前記電流検出回路は、前記センス電圧を検出して前記パワートランジスタに流れる出力電流を制限するように構成された過電流保護回路である、請求項１又は２に記載の半導体チップ。

【請求項8】

前記電流検出回路は、前記センス電圧又はこれに応じた電圧と所定の閾値電圧とを比較して過電流保護信号を生成するように構成されたコンパレータを含む、請求項７に記載の半導体チップ。

【請求項9】

前記パワートランジスタから出力される出力電圧又はこれに応じた帰還電圧が基準電圧と一致するように前記パワートランジスタの駆動制御を行うように構成されたドライバをさらに備える、請求項１又は２に記載の半導体チップ。

【請求項10】

請求項１又は２に記載の半導体チップと、
複数の外部電極と、
前記複数の外部電極と前記複数のパッドとの間をボンディングするように構成されたワイヤーと、
を備える、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体チップ及び半導体装置に関する。

【背景技術】

【0002】

パワートランジスタにボンディングされるワイヤーの抵抗成分を電流検出用のセンス抵抗として用いた電流検出方法が提案されている（例えば特許文献１、２及び３を参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００６－１０９６６５号公報

【特許文献2】特開２００８－２３６５２８号公報

【特許文献3】特開２００４－０８００８７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上記従来の電流検出方法では、センス抵抗として用いられるワイヤーの両端間電圧を検出するためだけに、電流検出専用のワイヤー及びパッドが必要であった。

【課題を解決するための手段】

【0005】

例えば、本明細書中に開示されている半導体チップは、パワートランジスタと、複数のパッドと、前記複数のパッドそれぞれと前記パワートランジスタの一端との間をそれぞれ導通するように構成された複数の配線と、前記複数の配線それぞれに流れる分流電流と前記複数の配線それぞれが持つ配線抵抗成分に応じて前記複数の配線それぞれに生じる電圧降下のうち少なくとも一つをセンス電圧として検出するように構成された電流検出回路とを備える。

【0006】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0007】

本開示によれば、電流検出専用のワイヤー及びパッドを要することなくパワートランジスタに流れる出力電流を検出することのできる半導体チップ及び半導体装置を提供することが可能となる。

【図面の簡単な説明】

【0008】

【図1】図１は、半導体装置の比較例を示す図である。

【図2】図２は、半導体装置の第１実施形態を示す図である。

【図3】図３は、第１実施形態の回路レイアウトを示す図である。

【図4】図４は、半導体装置の第２実施形態を示す図である。

【図5】図５は、第２実施形態の回路レイアウト（ＭＴ描写なし）を示す図である。

【図6】図６は、第２実施形態の回路レイアウト（ＭＴ描写あり）を示す図である。

【発明を実施するための形態】

【0009】

＜半導体装置（比較例）＞
図１は、半導体装置の比較例（＝後出の第１実施形態及び第２実施形態と対比される一般的な構成例）を示す図である。本比較例の半導体装置１は、入力電圧Ｖｉを降圧して出力電圧Ｖｏを生成するリニア電源ＩＣ［integrated circuit］である。本図に即して述べると、半導体装置１は、半導体チップ１０と、入力電極ＩＮ及び出力電極ＯＵＴと、ワイヤーＷ１～Ｗ３と、をパッケージに封止して成る。

【0010】

半導体チップ１０には、電源機能を実現するために種々の回路要素が集積化されている（詳細は後述）。また、半導体チップ１０は、入力電極ＩＮ及び出力電極ＯＵＴそれぞれとの電気的な導通を得るためにパッドＰ１～Ｐ３を備えている。

【0011】

入力電極ＩＮは、入力電圧Ｖｉが印加される外部電極である。なお、入力電極ＩＮの一端は、半導体装置１のパッケージから露出されている。

【0012】

出力電極ＯＵＴは、出力電圧Ｖｏが印加される外部電極である。なお、出力電極ＯＵＴの一端は、半導体装置１のパッケージから露出されている。

【0013】

ワイヤーＷ１は、入力電極ＩＮの他端と半導体チップ１０のパッドＰ１との間をボンディングするように敷設されている。

【0014】

ワイヤーＷ２は、出力電極ＯＵＴの他端と半導体チップ１０のパッドＰ２との間をボンディングするように敷設されている。

【0015】

ワイヤーＷ３は、入力電極ＩＮの他端と半導体チップ１０のパッドＰ３との間をボンディングするように敷設されている。

【0016】

＜半導体チップ＞
引き続き、図１を参照しながら、半導体チップ１０の内部構成について説明する。半導体チップ１０は、パワートランジスタＭ１（本図では、ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］）と、ドライバ１１と、電流検出回路１２と、を備える。

【0017】

パワートランジスタＭ１は、パッドＰ１とパッドＰ２の間に接続されている。本図に即して述べると、パワートランジスタＭ１のドレインは、パッドＰ１に接続されている。パワートランジスタＭ１のソースは、パッドＰ２に接続されている。パワートランジスタＭ１のゲートは、ゲート信号Ｇ１の印加端（＝ドライバ１１の出力端）に接続されている。

【0018】

パワートランジスタＭ１は、ゲート信号Ｇ１に応じてオン抵抗が変化する。パワートランジスタＭ１がＮＭＯＳＦＥＴである場合、パワートランジスタＭ１のオン抵抗は、ゲート信号Ｇ１が高いほど小さくなり、ゲート信号Ｇ１が低いほど大きくなる。従って、パワートランジスタＭ１に流れる出力電流Ｉｏは、ゲート信号Ｇ１が高いほど大きくなり、ゲート信号Ｇ１が低いほど小さくなる。

【0019】

ドライバ１１は、パワートランジスタＭ１のソースから出力される出力電圧Ｖｏ（より正確には、出力電圧Ｖｏに応じた帰還電圧Ｖｆｂ）が基準電圧Ｖｒｅｆと一致するようにパワートランジスタＭ１の駆動制御を行う。本図に即して述べると、ドライバ１１は、抵抗Ｒ１及びＲ２と、オペアンプＡ１と、を含む。

【0020】

抵抗Ｒ１及びＲ２は、パワートランジスタＭ１のソース（＝出力電圧Ｖｏの印加端）と接地端との間に直列接続されている。従って、抵抗Ｒ１及びＲ２相互間の接続ノードには出力電圧Ｖｏを分圧した帰還電圧Ｖｆｂ（＝Ｖｏ×Ｒ２／（Ｒ１＋Ｒ２））が現れる。なお、出力電圧ＶｏがオペアンプＡ１の入力ダイナックレンジに収まっている場合には、抵抗Ｒ１及びＲ２を省略して、出力電圧ＶｏをオペアンプＡ１に直接入力しても構わない。

【0021】

オペアンプＡ１は、非反転入力端（＋）に入力される基準電圧Ｖｒｅｆと、反転入力端（－）に入力される帰還電圧Ｖｆｂとが一致するように、パワートランジスタＭ１のゲート信号Ｇ１を制御する。ゲート信号Ｇ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに低下する。

【0022】

また、オペアンプＡ１は、過電流保護信号ＯＣＰに応じてゲート信号Ｇ１を強制的にローレベルに引き下げる機能も備えている。

【0023】

電流検出回路１２は、パッドＰ１とパッドＰ３との間に現れるセンス電圧Ｖｓを検出してパワートランジスタＭ１に流れる出力電流Ｉｏを制限するように過電流保護信号ＯＣＰを生成する過電流保護回路である。本図に即して述べると、電流検出回路１２は、トランジスタＭ２（本図ではＰＭＯＳＦＥＴ［P-channel type MOSFET］）と、オペアンプＡ２と、コンパレータＣＭＰと、抵抗Ｒ３～Ｒ５と、を含む。

【0024】

抵抗Ｒ３の第１端は、パッドＰ１に接続されている。抵抗Ｒ３の第２端は、トランジスタＭ２のソースとオペアンプＡ２の反転入力端（－）に接続されている。抵抗Ｒ４の第１端は、パッドＰ３に接続されている。抵抗Ｒ４の第２端は、オペアンプＡ２の非反転入力端（＋）に接続されている。オペアンプＡ２の出力端は、トランジスタＭ２のゲートに接続されている。トランジスタＭ２のドレインと抵抗Ｒ５の第１端との接続ノード（＝ノード電圧Ｖｘの印加端に相当）は、コンパレータＣＭＰの非反転入力端（＋）に接続されている。抵抗Ｒ５の第２端は、接地端に接続されている。コンパレータＣＭＰの反転入力端（－）は、閾値電圧Ｖｙの印加端に接続されている。コンパレータＣＭＰの出力端（＝過電流保護信号ＯＣＰの印加端に相当）は、オペアンプＡ１の制御端に接続されている。

【0025】

オペアンプＡ２は、非反転入力端（＋）と反転入力端（－）がイマジナリショートするようにトランジスタＭ２のゲート信号Ｇ２を制御する。このとき、パッドＰ１から抵抗Ｒ３、トランジスタＭ２及び抵抗Ｒ５を介して接地端に至る電流経路には、センス電圧Ｖｓに応じた電流Ｉｘ（＝Ｖｓ／Ｒ３）が流れる。その結果、トランジスタＭ２のドレインと抵抗Ｒ５の第１端との接続ノードには、センス電圧Ｖｓに応じたノード電圧Ｖｘ（＝Ｖｓ×Ｒ５／Ｒ３）が現れる。

【0026】

なお、センス電圧Ｖｓは、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。従って、ノード電圧Ｖｘも、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。

【0027】

コンパレータＣＭＰは、非反転入力端（＋）に入力されるノード電圧Ｖｘと、反転入力端（－）に入力される閾値電圧Ｖｙとを比較することにより、過電流保護信号ＯＣＰを生成する。過電流保護信号ＯＣＰは、ノード電圧Ｖｘが閾値電圧Ｖｙよりも高いときにハイレベル（＝過電流検出時の論理レベル）となり、ノード電圧Ｖｘが閾値電圧Ｖｙよりも低いときにローレベル（＝過電流未検出時の論理レベル）となる。

【0028】

本比較例の半導体装置１では、出力電流Ｉｏに応じたセンス電圧Ｖｓを生成するためのセンス抵抗ＲｓとしてワイヤーＷ１の抵抗成分が利用されている。従って、半導体チップ１０にセンス抵抗Ｒｓを集積化する必要がない。また、パワートランジスタＭ１のレイアウトが容易となる。ただし、ワイヤーＷ１の両端間電圧を検出するためだけに、電流検出専用のワイヤーＷ３及びパッドＰ３が必要となる。

【0029】

＜半導体装置（第１実施形態）＞
図２は、半導体装置の第１実施形態を示す図である。本実施形態の半導体装置１は、先出の比較例（図１）を基本としつつ、半導体チップ１０にセンス抵抗Ｒｓが集積化されている。センス抵抗Ｒｓの第１端は、パッドＰ１に接続されている。センス抵抗Ｒｓの第２端は、パワートランジスタＭ１のドレインに接続されている。

【0030】

なお、センス抵抗Ｒｓとしては、例えば、パッドＰ１とパワートランジスタＭ１のドレインとの間に敷設されるメタル配線の抵抗成分を利用すればよい。

【0031】

また、上記の変更に伴い、抵抗Ｒ３及びＲ４それぞれの接続についても、先出の比較例（図１）から少し変更されている。本図に即して述べると、抵抗Ｒ３の第１端は、パッドＰ１ではなくセンス抵抗Ｒｓの第２端に接続されている。また、抵抗Ｒ４の第１端は、パッドＰ３ではなくパッドＰ１に接続されている。

【0032】

本実施形態の半導体装置１であれば、先出の比較例（図１）におけるパッドＰ３及びワイヤーＷ３が不要となる。

【0033】

図３は、第１実施形態における半導体チップ１０の回路レイアウトを示す図である。なお、図中のハッチング矢印は、パッドＰ１からパワートランジスタＭ１に向かう出力電流Ｉｏを示す。パッドＰ１とパワートランジスタＭ１のドレインとの間に敷設されるメタル配線の抵抗成分をセンス抵抗Ｒｓとして利用する場合、センス抵抗Ｒｓとして機能するメタル配線は、本図で示したように、パワートランジスタＭ１の素子形成領域外に形成される。そのため、半導体チップ１０の面積効率が悪い。また、パワートランジスタＭ１のレイアウトが難しい。本図に即して述べると、半導体チップ１０の平面視におけるパワートランジスタＭ１対称性が崩れており、オン抵抗を十分に引き下げられないおそれがある。

【0034】

＜半導体装置（第２実施形態）＞
図４は、半導体装置の第２実施形態を示す図である。本実施形態の半導体装置１では、先出の第１実施形態（図２）を基本としつつ、出力電流Ｉｏの流れる電流経路が複数の系統に分岐されており、そのうちの一つがセンス抵抗Ｒｓとして利用されている。

【0035】

本図に即して述べると、先出のパワートランジスタＭ１は、それぞれのゲートが共通に接続された３つのパワートランジスタＭ１１～Ｍ１３（＝単位トランジスタに相当）に分割されている。

【0036】

なお、パワートランジスタＭ１１～Ｍ１３は、それぞれの素子サイズ（延いては電流能力）が互いに等しい。従って、パワートランジスタＭ１１～Ｍ１３には、パワートランジスタＭ１全体に流れる出力電流Ｉｏを３等分した単位出力電流Ｉｏ／３が流れる。

【0037】

また、先出の入力電極ＩＮ、出力電極ＯＵＴ、パッドＰ１及びＰ２は、それぞれ、入力電極ＩＮ１～ＩＮ３、出力電極ＯＵＴ１～ＯＵＴ３、パッドＰ１１～Ｐ１６及びＰ２１～Ｐ２６に置き換えられている。

【0038】

パワートランジスタＭ１１のドレインは、パッドＰ１１及びＰ１２に接続されている。パワートランジスタＭ１１のソースは、パッドＰ２１及びＰ２２に接続されている。パワートランジスタＭ１１のゲートは、ゲート信号Ｇ１の印加端（＝ドライバ１１の出力端）に接続されている。

【0039】

パワートランジスタＭ１２のドレインは、パッドＰ１３及びＰ１４に接続されている。パワートランジスタＭ１２のソースは、パッドＰ２３及びＰ２４に接続されている。パワートランジスタＭ１２のゲートは、ゲート信号Ｇ１の印加端（＝ドライバ１１の出力端）に接続されている。

【0040】

パワートランジスタＭ１３のドレインは、パッドＰ１５及びＰ１６に接続されている。パワートランジスタＭ１３のソースは、パッドＰ２５及びＰ２６に接続されている。パワートランジスタＭ１３のゲートは、ゲート信号Ｇ１の印加端（＝ドライバ１１の出力端）に接続されている。

【0041】

入力電極ＩＮ１～ＩＮ３は、いずれも、入力電圧Ｖｉが印加される外部電極である。なお、入力電極ＩＮ１～ＩＮ３それぞれの一端は、いずれも半導体装置１のパッケージから露出されている。

【0042】

出力電極ＯＵＴ１～ＯＵＴ３は、いずれも出力電圧Ｖｏが印加される外部電極である。なお、出力電極ＯＵＴ１～ＯＵＴ３それぞれの一端は、いずれも半導体装置１のパッケージから露出されている。

【0043】

ワイヤーＷ１１は、入力電極ＩＮ１の他端と半導体チップ１０のパッドＰ１１との間をボンディングするように敷設されている。ワイヤーＷ１２は、入力電極ＩＮ１の他端と半導体チップ１０のパッドＰ１２との間をボンディングするように敷設されている。ワイヤーＷ１３は、入力電極ＩＮ２の他端と半導体チップ１０のパッドＰ１３との間をボンディングするように敷設されている。ワイヤーＷ１４は、入力電極ＩＮ２の他端と半導体チップ１０のパッドＰ１４との間をボンディングするように敷設されている。ワイヤーＷ１５は、入力電極ＩＮ３の他端と半導体チップ１０のパッドＰ１５との間をボンディングするように敷設されている。ワイヤーＷ１６は、入力電極ＩＮ３の他端と半導体チップ１０のパッドＰ１６との間をボンディングするように敷設されている。

【0044】

ワイヤーＷ２１は、出力電極ＯＵＴ１の他端と半導体チップ１０のパッドＰ２１との間をボンディングするように敷設されている。ワイヤーＷ２２は、出力電極ＯＵＴ１の他端と半導体チップ１０のパッドＰ２２との間をボンディングするように敷設されている。ワイヤーＷ２３は、出力電極ＯＵＴ２の他端と半導体チップ１０のパッドＰ２３との間をボンディングするように敷設されている。ワイヤーＷ２４は、出力電極ＯＵＴ２の他端と半導体チップ１０のパッドＰ２４との間をボンディングするように敷設されている。ワイヤーＷ２５は、出力電極ＯＵＴ３の他端と半導体チップ１０のパッドＰ２５との間をボンディングするように敷設されている。ワイヤーＷ２６は、出力電極ＯＵＴ３の他端と半導体チップ１０のパッドＰ２６との間をボンディングするように敷設されている。

【0045】

なお、パッドＰ１１～Ｐ１６及びワイヤーＷ１１～Ｗ１６は、いずれも、出力電流Ｉｏ（より正確には出力電流Ｉｏを分岐した分流電流）が流れる電流経路であって電流検出専用ではない。パッドＰ２１～Ｐ２６及びワイヤーＷ２１～Ｗ２６についても同様である。

【0046】

電流検出回路１２は、パワートランジスタＭ１１の入力側に設けられている。本図に即して述べると、パワートランジスタＭ１１のドレインとパッドＰ１１との間には、両者を導通するためのメタル配線ＭＴ１が敷設されている。また、パワートランジスタＭ１１のドレインとパッドＰ１２との間には、両者を導通するためのメタル配線ＭＴ２が敷設されている。なお、メタル配線ＭＴ１及びＭＴ２には、それぞれ、分流電流Ｉ１及びＩ２（＝Ｉ１＝Ｉ２＝Ｉｏ／６）が流れる。

【0047】

そこで、電流検出回路１２は、メタル配線ＭＴ２に流れる分流電流Ｉ２とメタル配線ＭＴ２が持つ配線抵抗成分（＝センス抵抗Ｒｓ）に応じてメタル配線ＭＴ２に生じる電圧降下をセンス電圧Ｖｓ（＝Ｉ２×Ｒｓ）として検出する。

【0048】

つまり、本実施形態の半導体装置１では、パワートランジスタＭ１のドレインに繋がるメタル配線全体をセンス抵抗Ｒｓとして流用するのではなく、複数の系統に分岐されたメタル配線の一つ（本図ではメタル配線ＭＴ２）がセンス抵抗Ｒｓとして利用されている。

【0049】

従って、先出の比較例（図１）におけるパッドＰ３及びワイヤーＷ３が不要となる。

【0050】

また、先出の第１実施形態（図２及び図３）と異なり、センス抵抗Ｒｓとして機能するメタル配線ＭＴ２をパワートランジスタＭ１の素子形成領域上に形成しやすくなる。そのため、半導体チップ１０の面積効率を高めることができる。また、パワートランジスタＭ１のレイアウトを敢えて崩す必要がなくなる。

【0051】

なお、電流検出回路１２は、パワートランジスタＭ１１の出力側に設けてもよい。

【0052】

図５は、第２実施形態における半導体チップ１０の回路レイアウト（メタル配線の描写なし）を示す図である。なお、図中のハッチング矢印は、パッドＰ１２からパワートランジスタＭ１１に向かう分流電流Ｉ２を示す。

【0053】

パワートランジスタＭ１１～Ｍ１３は、半導体チップ１０の平面視において、それぞれ同一の素子サイズを持つ矩形状に形成されている。本図に即して述べると、パワートランジスタＭ１１～Ｍ１３は、それぞれ、紙面の上下方向に延びる右辺及び左辺を長辺とし、紙面の左右方向に延びる上辺及び下辺を短辺とする長矩形状に形成されている。また、パワートランジスタＭ１１～Ｍ１３は、それぞれ、紙面の左から右に向けて、Ｍ１１→Ｍ１２→Ｍ１３の順に配列されている。

【0054】

パッドＰ１１は、パワートランジスタＭ１１の素子形成領域上（本図では右下隅）に配置されている。パッドＰ１２は、パワートランジスタＭ１１の素子形成領域外（本図では下辺左端近傍）に配置されている。パッドＰ１３は、パワートランジスタＭ１２の素子形成領域上（本図では右下隅）に配置されている。パッドＰ１４は、パワートランジスタＭ１２の素子形成領域外（本図では下辺左端近傍）に配置されている。パッドＰ１５は、パワートランジスタＭ１３の素子形成領域上（本図では左下隅）に配置されている。パッドＰ１６は、パワートランジスタＭ１３の素子形成領域外（本図では下辺右端近傍）に配置されている。

【0055】

一方、パッドＰ２１は、パワートランジスタＭ１１の素子形成領域上（本図では上辺中央近傍）に配置されている。パッドＰ２２は、パワートランジスタＭ１１の素子形成領域上（本図では左辺上端近傍であってパッドＰ２１よりも下辺寄り）に配置されている。パッドＰ２３は、パワートランジスタＭ１２の素子形成領域上（本図では上辺中央近傍）に配置されている。パッドＰ２４は、パワートランジスタＭ１２の素子形成領域上（本図では左辺上端近傍であってパッドＰ２３よりも下辺寄り）に配置されている。パッドＰ２５は、パワートランジスタＭ１３の素子形成領域上（本図では上辺中央近傍）に配置されている。パッドＰ２６は、パワートランジスタＭ１３の素子形成領域上（本図では左辺上端近傍であってパッドＰ２５よりも下辺寄り）に配置されている。

【0056】

また、本図の破線枠で示したように、センス抵抗Ｒｓとして機能するメタル配線は、パワートランジスタＭ１１の素子形成領域上（本図では左下隅）に敷設されている。

【0057】

図６は、第２実施形態における半導体チップ１０の回路レイアウト（メタル配線の描写あり）を示す図である。本図では、図５のパワートランジスタＭ１１～Ｍ１３（本図では細い破線で描写）にメタル配線ＭＴａ及びＭＴｂを重ね合わせるように描写されている。

【0058】

本図で示すように、パワートランジスタＭ１（＝パワートランジスタＭ１１～Ｍ１３それぞれ）の素子形成領域上には、複数のメタル配線ＭＴａ及びＭＴｂが形成されている。

【0059】

メタル配線ＭＴａは、半導体チップ１０の平面視において、パワートランジスタＭ１１～Ｍ１３それぞれの下辺外側からパッドＰ１１～Ｐ１６それぞれを被覆しつつパワートランジスタＭ１１～Ｍ１３それぞれの素子形成領域上に向けて延びる複数の櫛歯状突起部を持つように形成されている。さらに、メタル配線ＭＴａは、パワートランジスタＭ１１の左辺外側から左上隅を経てパワートランジスタＭ１２及びＭ１３それぞれの上辺外側に回り込み、パワートランジスタＭ１２及びＭ１３それぞれの素子形成領域上に向かうように延出されている。このように、メタル配線ＭＴａは、パッドＰ１１～Ｐ１６それぞれとパワートランジスタＭ１１～Ｍ１３それぞれのドレインとの間を導通するように形成してもよい。なお、メタル配線ＭＴａの一部は、センス抵抗Ｒｓとして機能する先出のメタル配線ＭＴ２に相当するものとして理解され得る。

【0060】

メタル配線ＭＴｂは、半導体チップ１０の平面視において、パワートランジスタＭ１１～Ｍ１３それぞれの上辺近傍からパッドＰ２１～Ｐ２６それぞれを被覆しつつパワートランジスタＭ１１～Ｍ１３それぞれの素子形成領域上を紙面下側に向けて延びる複数の櫛歯状突起部を持つように形成されている。このように、メタル配線ＭＴｂは、パッドＰ２１～Ｐ２６それぞれとパワートランジスタＭ１１～Ｍ１３それぞれのソースとの間を導通するように形成してもよい。なお、メタル配線ＭＴａの櫛歯状突起部とメタル配線ＭＴｂの櫛歯状突起部は、互いに噛み合うようにレイアウトされている。従って、ドレイン及びソースの一部に電流が集中しにくくなる。

【0061】

なお、本図で示すように、センス抵抗Ｒｓとして機能するメタル配線ＭＴａの一部は、パワートランジスタＭ１１の素子形成領域上（本図では左下隅）に敷設されている。従って、センス抵抗ＲｓをパワートランジスタＭ１の素子形成領域外に設ける構成と比べて、半導体チップ１０の面積効率を高めることが可能となる。

【0062】

また、センス電圧Ｖｓが引き出されるメタル配線ＭＴａの一部分は、メタル配線ＭＴａのその余の部分と比べて配線抵抗成分が大きくなるように（例えば配線幅が狭くなるように）敷設されている。従って、先出のメタル配線ＭＴ２（図４を参照）に流れる分流電流Ｉ２がパワートランジスタＭ１の全体に流れる出力電流Ｉｏより小さくても、センス電圧Ｖｓの検出に支障を生じにくくなる。

【0063】

また、メタル配線ＭＴａについて、メタル配線ＭＴ２に相当する部分の配線抵抗成分が他の部分の配線抵抗成分より大きくても、メタル配線ＭＴａ全体の合成抵抗値にそれほど影響はない。

【0064】

また、メタル配線ＭＴ２に相当する部分は、パワートランジスタＭ１の外縁部に敷設されている。従って、センス電圧Ｖｓを引き出すためにパワートランジスタＭ１のレイアウトを敢えて崩さなくても済む。その結果、パワートランジスタＭ１のオン抵抗に悪影響を及ぼしにくい。

【0065】

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

【0066】

例えば、本明細書中に開示されている半導体チップは、パワートランジスタと、複数のパッドと、前記複数のパッドそれぞれと前記パワートランジスタの一端との間をそれぞれ導通するように構成された複数の配線と、前記複数の配線それぞれに流れる分流電流と前記複数の配線それぞれが持つ配線抵抗成分に応じて前記複数の配線それぞれに生じる電圧降下のうち少なくとも一つをセンス電圧として検出するように構成された電流検出回路とを備える構成（第１の構成）とされている。

【0067】

なお、上記第１の構成による半導体チップにおいて、前記複数の配線のうち、前記センス電圧が引き出される配線は、前記パワートランジスタの素子形成領域上に敷設されている構成（第２の構成）にしてもよい。

【0068】

また、上記第１又は第２の構成による半導体チップにおいて、前記複数の配線のうち、前記センス電圧が引き出される配線は、その余の配線と比べて前記配線抵抗成分が大きい構成（第３の構成）にしてもよい。

【0069】

また、上記第１～第３いずれかの構成による半導体チップにおいて、前記パワートランジスタは、それぞれの制御端が共通に接続された複数の単位トランジスタに分割されている構成（第４の構成）にしてもよい。

【0070】

また、上記第４の構成による半導体チップにおいて、前記複数の単位トランジスタは、それぞれの電流能力が互いに等しい構成（第５の構成）にしてもよい。

【0071】

また、上記第１～第５いずれかの構成による半導体チップにおいて、前記電流検出回路は、前記パワートランジスタの入力側及び出力側の少なくとも一方に設けられている構成（第６の構成）にしてもよい。

【0072】

また、上記第１～第６いずれかの構成による半導体チップにおいて、前記電流検出回路は、前記センス電圧を検出して前記パワートランジスタに流れる出力電流を制限するように構成された過電流保護回路である構成（第７の構成）にしてもよい。

【0073】

また、上記第７の構成による半導体チップにおいて、前記電流検出回路は、前記センス電圧又はこれに応じた電圧と所定の閾値電圧とを比較して過電流保護信号を生成するように構成されたコンパレータを含む構成（第８の構成）にしてもよい。

【0074】

また、上記第１～第８いずれかの構成による半導体チップは、前記パワートランジスタから出力される出力電圧又はこれに応じた帰還電圧が基準電圧と一致するように前記パワートランジスタの駆動制御を行うように構成されたドライバをさらに備える構成（第９の構成）にしてもよい。

【0075】

また、例えば、本明細書中に開示されている半導体装置は、上記第１～第９いずれかの構成による半導体チップと、複数の外部電極と、前記複数の外部電極と前記複数のパッドとの間をボンディングするように構成されたワイヤーと、を備える構成（第１０の構成）とされている。

【0076】

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

【0077】

また、本明細書中に開示されている種々の技術的特徴は、先出のリニア電源ＩＣ（ＬＤＯ［low drop out］レギュレータなど）に限らず、ＤＣ／ＤＣコンバータなどを含めて、電源全般（特に車載バッテリーのプライマリ電源など）に適用することができる。さらに言えば、本明細書中に開示されている種々の技術的特徴は、パワートランジスタを用いる全ての回路（スイッチ回路又はインバータ回路など）に適用され得る。

【0078】

すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0079】

１ 半導体装置
１０ 半導体チップ
１１ ドライバ
１２ 電流検出回路（過電流保護回路）
Ａ１、Ａ２ オペアンプ
ＣＭＰ コンパレータ
ＩＮ、ＩＮ１～ＩＮ３ 入力電極（外部電極）
Ｍ１ パワートランジスタ（ＮＭＯＳＦＥＴ）
Ｍ１１～Ｍ１３ パワートランジスタ（ＮＭＯＳＦＥＴ）
Ｍ２ トランジスタ（ＰＭＯＳＦＥＴ）
ＭＴ１、ＭＴ２、ＭＴａ、ＭＴｂ メタル配線
ＯＵＴ、ＯＵＴ１～ＯＵＴ３ 出力電極（外部電極）
Ｐ１～Ｐ３、Ｐ１１～Ｐ１６、Ｐ２１～Ｐ２６ パッド
Ｒ１～Ｒ５ 抵抗
Ｒｓ センス抵抗
Ｗ１～Ｗ３、Ｗ１１～Ｗ１６、Ｗ２１～Ｗ２６ ワイヤー

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】