特開 2023-184192 半導体チップ、半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023184192

(43)【公開日】2023-12-28

(54)【発明の名称】半導体チップ、半導体装置

(51)【国際特許分類】

   G01R 31/28 20060101AFI20231221BHJP

   H01L 21/822 20060101ALI20231221BHJP

   H01L 21/8234 20060101ALI20231221BHJP

   H01L 27/06 20060101ALI20231221BHJP

   H03K 17/00 20060101ALI20231221BHJP

   G01R 31/26 20200101ALI20231221BHJP

   H01L 21/60 20060101ALI20231221BHJP

【ＦＩ】

G01R31/28 W

H01L27/04 T

H01L27/06 102A

H01L27/06 311A

H03K17/00 B

G01R31/26 G

H01L21/60 321Y

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022098202

(22)【出願日】2022-06-17

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】内本 大介

【テーマコード（参考）】

2G003

2G132

5F038

5F048

5J055

【Ｆターム（参考）】

2G003AA07

2G003AB18

2G003AC09

2G003AE01

2G003AF01

2G003AH02

2G003AH10

2G132AA12

2G132AC03

2G132AD01

2G132AD15

2G132AK09

2G132AK15

2G132AL11

5F038DT02

5F038DT11

5F038DT12

5F038DT16

5F048AC06

5F048AC10

5J055AX36

5J055BX16

5J055CX23

5J055DX13

5J055DX22

5J055DX61

5J055EY01

5J055EZ25

5J055FX04

5J055FX08

5J055GX01

5J055GX02

5J055GX08

(57)【要約】

【課題】並列敷設される複数のワイヤーそれぞれのボンディング不良を検出する。
【解決手段】半導体チップ１０は、パワートランジスタＭ１と、複数のパッドＰ１１及びＰ１２と、複数のパッドＰ１１及びＰ１２それぞれとパワートランジスタＭ１の第１端との間をそれぞれ導通するように構成された複数の配線ＭＴ１１及びＭＴ１２と、複数の配線ＭＴ１１及びＭＴ１２それぞれに流れる分流電流Ｉ１１及びＩ１２と複数の配線ＭＴ１１及びＭＴ１２それぞれが持つ配線抵抗成分に応じて複数の配線ＭＴ１１及びＭＴ１２それぞれに生じる電圧降下のうち少なくとも一つをセンス電圧Ｖｓ１（＝Ｖｓ）として検出するように構成された電流検出回路１２と、電流検出回路１２の検出結果（例えば、期待値との一致／不一致）に応じて複数のパッドＰ１１及びＰ１２それぞれのワイヤーボンディング状態を判定するように構成されたロジック１３と、を備える。
【選択図】図３

【特許請求の範囲】

【請求項1】

パワートランジスタと、
複数のパッドと、
前記複数のパッドそれぞれと前記パワートランジスタの第１端又は第２端との間をそれぞれ導通するように構成された複数の配線と、
前記複数の配線それぞれに流れる分流電流と前記複数の配線それぞれが持つ配線抵抗成分に応じて前記複数の配線それぞれに生じる電圧降下のうち少なくとも一つをセンス電圧として検出するように構成された電流検出回路と、
前記電流検出回路の検出結果に応じて前記複数のパッドそれぞれのワイヤーボンディング状態を判定するように構成されたロジックと、
を備える、半導体チップ。

【請求項2】

前記ロジックは、前記センス電圧が期待値と一致していないときに前記ワイヤーボンディング状態を不良と判定する、請求項１に記載の半導体チップ。

【請求項3】

前記複数の配線のうち、前記センス電圧が引き出される配線は、前記パワートランジスタの素子形成領域上に敷設されている、請求項１又は２に記載の半導体チップ。

【請求項4】

前記複数のパッドは、複数の入力パッドと、複数の出力パッドと、を含み、
前記複数の配線は、前記複数の入力パッドそれぞれと前記パワートランジスタの前記第１端との間をそれぞれ導通するように構成された複数の入力配線と、前記複数の出力パッドそれぞれと前記パワートランジスタの前記第２端との間をそれぞれ導通するように構成された複数の出力配線と、を含み、
前記複数の入力配線のうち少なくとも一つに生じる第１センス電圧と前記複数の出力配線のうち少なくとも一つに生じる第２センス電圧のうちいずれを前記センス電圧として前記電流検出回路に出力するかを切り替えるように構成されたマルチプレクサをさらに備える、請求項１又は２に記載の半導体チップ。

【請求項5】

前記マルチプレクサは、テストモードにおいて、前記第１センス電圧及び前記第２センス電圧を順次出力する、請求項４に記載の半導体チップ。

【請求項6】

前記マルチプレクサは、非テストモードにおいて、前記第１センス電圧又は前記第２センス電圧の一方を常時出力する、請求項５に記載の半導体チップ。

【請求項7】

前記パワートランジスタは、それぞれの制御端が共通に接続された複数の単位トランジスタに分割されている、請求項１又は２に記載の半導体チップ。

【請求項8】

前記複数の単位トランジスタは、それぞれの電流能力が互いに等しい、請求項７に記載の半導体チップ。

【請求項9】

前記パワートランジスタから出力される出力電圧又はこれに応じた帰還電圧が基準電圧と一致するように前記パワートランジスタの駆動制御を行うように構成されたドライバをさらに備える、請求項１又は２に記載の半導体チップ。

【請求項10】

請求項１又は２に記載の半導体チップと、
複数の外部電極と、
前記複数の外部電極と前記複数のパッドとの間をボンディングするように構成されたワイヤーと、
を備える、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体チップ及び半導体装置に関する。

【背景技術】

【0002】

大電流を取り扱う半導体装置では、電流分散のためにパッドと外部電極との間を複数のワイヤーで並列にボンディングすることが多い（例えば特許文献１、２及び３を参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００６－１０９６６５号公報

【特許文献2】特開２００８－２３６５２８号公報

【特許文献3】特開２００４－０８００８７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上記従来の半導体装置では、並列敷設される複数のワイヤーそれぞれのボンディング不良を検出する手法について検討の余地があった。

【課題を解決するための手段】

【0005】

例えば、本明細書中に開示されている半導体チップは、パワートランジスタと、複数のパッドと、前記複数のパッドそれぞれと前記パワートランジスタの第１端又は第２端との間をそれぞれ導通するように構成された複数の配線と、前記複数の配線それぞれに流れる分流電流と前記複数の配線それぞれが持つ配線抵抗成分に応じて前記複数の配線それぞれに生じる電圧降下のうち少なくとも一つをセンス電圧として検出するように構成された電流検出回路と、前記電流検出回路の検出結果に応じて前記複数のパッドそれぞれのワイヤーボンディング状態を判定するように構成されたロジックと、を備える。

【0006】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0007】

本開示によれば、並列敷設される複数のワイヤーそれぞれのボンディング不良を検出することのできる半導体チップ及び半導体装置を提供することが可能となる。

【図面の簡単な説明】

【0008】

【図1】図１は、半導体装置の第１比較例を示す図である。

【図2】図２は、半導体装置の第２比較例を示す図である。

【図3】図３は、半導体装置の第１実施形態を示す図である。

【図4】図４は、半導体装置の第２実施形態を示す図である。

【図5】図５は、第２実施形態の回路レイアウト（ＭＴ描写なし）を示す図である。

【図6】図６は、第２実施形態の回路レイアウト（ＭＴ描写あり）を示す図である。

【発明を実施するための形態】

【0009】

＜半導体装置（第１比較例）＞
図１は、半導体装置の第１比較例（＝後出の第１実施形態及び第２実施形態と対比される一般的な構成例）を示す図である。本比較例の半導体装置１は、半導体チップ１０と、入力電極ＩＮ及び出力電極ＯＵＴと、ワイヤーＷ１１、Ｗ１２、Ｗ２１及びＷ２２と、をパッケージに封止して成る。

【0010】

半導体チップ１０には、パワートランジスタＭ１（例えばＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］）を含めて種々の回路要素（不図示）が集積化されている。また、半導体チップ１０は、入力電極ＩＮ及び出力電極ＯＵＴそれぞれとの電気的な導通を得るためにパッドＰ１１、Ｐ１２、Ｐ２１及びＰ２２を備えている。

【0011】

パワートランジスタＭ１は、パッドＰ１１及びＰ１２とパッドＰ２１及びＰ２２との間に接続されている。本図に即して述べると、パワートランジスタＭ１のドレインは、パッドＰ１１及びＰ１２に接続されている。パワートランジスタＭ１のソースは、パッドＰ２１及びＰ２２に接続されている。パワートランジスタＭ１のゲートは、ゲート信号Ｇ１の印加端に接続されている。

【0012】

パワートランジスタＭ１は、ゲート信号Ｇ１に応じてオン抵抗が変化する。パワートランジスタＭ１がＮＭＯＳＦＥＴである場合、パワートランジスタＭ１のオン抵抗は、ゲート信号Ｇ１が高いほど小さくなり、ゲート信号Ｇ１が低いほど大きくなる。従って、パワートランジスタＭ１に流れる出力電流Ｉｏは、ゲート信号Ｇ１が高いほど大きくなり、ゲート信号Ｇ１が低いほど小さくなる。

【0013】

入力電極ＩＮは、入力電圧Ｖｉが印加される外部電極である。なお、入力電極ＩＮの一端は、半導体装置１のパッケージから露出されている。

【0014】

出力電極ＯＵＴは、出力電圧Ｖｏが印加される外部電極である。なお、出力電極ＯＵＴの一端は、半導体装置１のパッケージから露出されている。

【0015】

ワイヤーＷ１１及びＷ１２は、それぞれ、入力電極ＩＮの他端と半導体チップ１０のパッドＰ１１及びＰ１２との間をボンディングするように敷設されている。

【0016】

ワイヤーＷ２１及びＷ２２は、それぞれ、出力電極ＯＵＴの他端と半導体チップ１０のパッドＰ２１及びＰ２２との間をボンディングするように敷設されている。

【0017】

このように、本比較例の半導体装置１では、入力電極ＩＮと半導体チップ１０との間がワイヤーＷ１１及びＷ１２で並列にボンディングされている。従って、入力電極ＩＮからパワートランジスタＭ１に向かう出力電流ＩｏをワイヤーＷ１１及びＷ１２に分散して流すことができる。同様に、本比較例の半導体装置１では、半導体チップ１０と出力電極ＯＵＴとの間がワイヤーＷ２１及びＷ２２で並列にボンディングされている。従って、パワートランジスタＭ１から出力電極ＯＵＴに向かう出力電流ＩｏをワイヤーＷ２１及びＷ２２に分散して流すことができる。

【0018】

ただし、本比較例の半導体装置１では、並列敷設されたワイヤーＷ１１及びＷ１２（又はワイヤーＷ２１及びＷ２２）の一方にボンディング不良が生じていても、見かけ上は半導体装置１が支障なく動作し得る。そのため、マルチワイヤーのボンディング不良が生じていても、これを動作上判別することは難しい。

【0019】

＜半導体装置（第２比較例）＞
図２は、半導体装置の第２比較例（＝後出の第１実施形態及び第２実施形態と対比される一般的な構成例）を示す図である。本比較例の半導体装置１は、先出の第１比較例（図１）を基本としつつ、パワートランジスタＭ１に代えて、複数のパワートランジスタＭ１ａ及びＭ１ｂを備える。

【0020】

パワートランジスタＭ１ａのドレインは、パッドＰ１１に接続されている。パワートランジスタＭ１ａのソースは、パッドＰ２１に接続されている。パワートランジスタＭ１ａのゲートは、ゲート信号Ｇ１ａの印加端に接続されている。

【0021】

パワートランジスタＭ１ｂのドレインは、パッドＰ１２に接続されている。パワートランジスタＭ１ｂのソースは、パッドＰ２２に接続されている。パワートランジスタＭ１ｂのゲートは、ゲート信号Ｇ１ｂの印加端に接続されている。

【0022】

なお、パワートランジスタＭ１ａ及び～Ｍ１ｂは、それぞれの素子サイズ（延いては電流能力）が互いに等しい。従って、パワートランジスタＭ１ａ及びＭ１ｂをいずれもオン状態としたときには、パワートランジスタＭ１ａ及びＭ１ｂそれぞれに出力電流Ｉｏが半分ずつ流れる。

【0023】

本比較例の半導体装置１であれば、パワートランジスタＭ１ａ及びＭ１ｂそれぞれを個別に制御することが可能である。従って、入力電極ＩＮからワイヤーＷ１１、パッドＰ１１、パワートランジスタＭ１ａ、パッドＰ２１及びワイヤーＷ２１を介して出力電極ＯＵＴに至る経路に電流が流れるか否かを検出することにより、ワイヤーＷ１１及びＷ２１の少なくとも一方にボンディング不良が生じているか否かを判別することができる。

【0024】

また、入力電極ＩＮからワイヤーＷ１２、パッドＰ１２、パワートランジスタＭ１ｂ、パッドＰ２２及びワイヤーＷ２２を介して出力電極ＯＵＴに至る経路に電流が流れるか否かを検出することにより、ワイヤーＷ１２及びＷ２２の少なくとも一方にボンディング不良が生じているか否かを判別することができる。

【0025】

ただし、本比較例の半導体装置１では、パワートランジスタＭ１ａ及びＭ１ｂそれぞれを個別に制御するために、それぞれのバックゲートを個別に分けておく必要がある。本図に即して述べると、パワートランジスタＭ１ａのバックゲートは、パワートランジスタＭ１ａのソース（パッドＰ２１）に接続されている。また、パワートランジスタＭ１ｂのバックゲートは、パワートランジスタＭ１ｂのソース（パッドＰ２２）に接続されている。そのため、パワートランジスタＭ１ａ及びＭ１ｂそれぞれの素子面積（延いては半導体チップ１０のサイズ）が大きくなる。

【0026】

＜半導体装置（第１実施形態）＞
図３は、半導体装置の第１実施形態を示す図である。本実施形態の半導体装置１は、入力電圧Ｖｉを降圧して出力電圧Ｖｏを生成するリニア電源ＩＣ［integrated circuit］である。本図に即して述べると、本実施形態の半導体装置１は、先出の第１比較例（図１）を基本としつつ、ドライバ１１と、電流検出回路１２と、ロジック１３と、マルチプレクサ１４と、をさらに備える。

【0027】

ドライバ１１は、パワートランジスタＭ１のソースから出力される出力電圧Ｖｏ（又は出力電圧Ｖｏに応じた帰還電圧Ｖｆｂ）が基準電圧Ｖｒｅｆと一致するようにパワートランジスタＭ１の駆動制御を行う。

【0028】

パワートランジスタＭ１のドレインとパッドＰ１１との間には、両者を導通するためのメタル配線ＭＴ１１が敷設されている。また、パワートランジスタＭ１のドレインとパッドＰ１２との間には、両者を導通するためのメタル配線ＭＴ１２が敷設されている。メタル配線ＭＴ１１及びＭＴ１２には、それぞれ、分流電流Ｉ１１及びＩ１２が流れる。

【0029】

一方、パワートランジスタＭ１のソースとパッドＰ２１との間には、両者を導通するためのメタル配線ＭＴ２１が敷設されている。また、パワートランジスタＭ１のソースとパッドＰ２２との間には、両者を導通するためのメタル配線ＭＴ２２が敷設されている。メタル配線ＭＴ２１及びＭＴ２２には、それぞれ、分流電流Ｉ２１及びＩ２２が流れる。

【0030】

なお、上記構成要素のうち、パッドＰ１１及びＰ１２は、いずれも複数の入力パッドに相当する。パッドＰ２１及びＰ２２は、いずれも複数の出力パッドに相当する。メタル配線ＭＴ１１及びＭＴ１２は、いずれも複数の入力配線に相当する。メタル配線ＭＴ２１及びＭＴ２２は、いずれも複数の出力配線に相当する。

【0031】

電流検出回路１２は、マルチプレクサ１４から出力されるセンス電圧Ｖｓ（＝ノードｎ１とノードｎ２との間に印加されるノード間電圧）を検出する。

【0032】

ロジック１３は、電流検出回路１２の検出結果に応じて複数のパッドＰ１１、Ｐ１２、Ｐ２１及びＰ２２それぞれのワイヤーボンディング状態を判定する。例えば、ロジック１３は、センス電圧Ｖｓが期待値と一致していないときにワイヤーボンディング状態を不良と判定するようにしてもよい（詳細は後述）。

【0033】

マルチプレクサ１４は、テスト制御信号ＴＥＳＴに応じてセンス電圧Ｖｓ１２及びＶｓ２２のうちいずれをセンス電圧Ｖｓとして電流検出回路１２に出力するかを切り替える。

【0034】

センス電圧Ｖｓ１２は、メタル配線ＭＴ１２に流れる分流電流Ｉ１２とメタル配線ＭＴ１２が持つ配線抵抗成分（＝センス抵抗Ｒｓ１２）に応じてメタル配線ＭＴ１２に生じる電圧降下（＝Ｉ１２×Ｒｓ１２）に相当する。つまり、本実施形態の半導体装置１では、パワートランジスタＭ１のドレインに繋がるメタル配線が２系統に分岐されており、その一つ（本図ではメタル配線ＭＴ１２）がセンス抵抗Ｒｓ１２として利用されている。

【0035】

センス電圧Ｖｓ２２は、メタル配線ＭＴ２２に流れる分流電流Ｉ２２とメタル配線ＭＴ２２が持つ配線抵抗成分（＝センス抵抗Ｒｓ２２）に応じてメタル配線ＭＴ２２に生じる電圧降下（＝Ｉ２２×Ｒｓ２２）に相当する。つまり、本実施形態の半導体装置１では、パワートランジスタＭ１のソースに繋がるメタル配線が２系統に分岐されており、その一つ（本図ではメタル配線ＭＴ２２）がセンス抵抗Ｒｓ２２として利用されている。

【0036】

本図に即して述べると、マルチプレクサ１４は、スイッチ１４１～１４４と、インバータ１４５と、を含む。

【0037】

スイッチ１４１は、センス抵抗Ｒｓ１２の第１端とノードｎ１の間に接続されており、テスト制御信号ＴＥＳＴに応じてオン／オフされる。例えば、スイッチ１４１は、テスト制御信号ＴＥＳＴがハイレベルであるときにオン状態となり、テスト制御信号ＴＥＳＴがローレベルであるときにオフ状態となる。

【0038】

スイッチ１４２は、センス抵抗Ｒｓ１２の第２端とノードｎ２の間に接続されており、テスト制御信号ＴＥＳＴに応じてオン／オフされる。例えば、スイッチ１４２は、テスト制御信号ＴＥＳＴがハイレベルであるときにオン状態となり、テスト制御信号ＴＥＳＴがローレベルであるときにオフ状態となる。

【0039】

スイッチ１４３は、センス抵抗Ｒｓ２２の第１端とノードｎ１の間に接続されており、反転テスト制御信号ＴＥＳＴＢ（＝テスト制御信号ＴＥＳＴの論理反転信号）に応じてオン／オフされる。例えば、スイッチ１４３は、反転テスト制御信号ＴＥＳＴＢがハイレベルであるときにオン状態となり、反転テスト制御信号ＴＥＳＴＢがローレベルであるときにオフ状態となる。

【0040】

スイッチ１４４は、センス抵抗Ｒｓ２２の第２端とノードｎ２の間に接続されており、反転テスト制御信号ＴＥＳＴＢに応じてオン／オフされる。例えば、スイッチ１４４は、反転テスト制御信号ＴＥＳＴＢがハイレベルであるときにオン状態となり、反転テスト制御信号ＴＥＳＴＢがローレベルであるときにオフ状態となる。

【0041】

インバータ１４５は、テスト制御信号ＴＥＳＴの論理レベルを反転させて反転テスト制御信号ＴＥＳＴＢを生成する。従って、反転テスト制御信号ＴＥＳＴＢは、テスト制御信号ＴＥＳＴがハイレベルであるときにローレベルとなり。テスト制御信号ＴＥＳＴがローレベルであるときにハイレベルとなる。

【0042】

テスト制御信号ＴＥＳＴがハイレベルであるときには、スイッチ１４１及び１４２がオン状態となり、スイッチ１４３及び１４４がオフ状態となる。従って、センス抵抗Ｒｓ１２の両端がそれぞれノードｎ１及びｎ２に導通される。つまり、マルチプレクサ１４は、センス電圧Ｖｓとしてセンス電圧Ｖｓ１２を出力する状態となる。

【0043】

ここで、パッドＰ１１及びＰ１２のいずれにもボンディング不良が生じていなければ、メタル配線ＭＴ１１及びＭＴ１２のそれぞれに均等な分流電流Ｉ１１及びＩ１２（＝Ｉ１１＝Ｉ１２＝Ｉｏ／２）が流れる。このとき、電流検出回路１２は、センス電圧Ｖｓ（＝Ｉ１２×Ｒｓ１２）が期待値（＝（Ｉｏ／２）×Ｒｓ１２）と一致していることを検出する。ロジック１３は、この検出結果に応じてパッドＰ１１及びＰ１２それぞれのワイヤーボンディング状態を良好と判定する。

【0044】

一方、パッドＰ１１及びＰ１２にボンディング不良が生じていれば、メタル配線ＭＴ１１及びＭＴ１２のそれぞれに不均等な分流電流Ｉ１１及びＩ１２が流れる。例えば、ワイヤーＷ１１が断線している場合、出力電流Ｉｏの全てが分流電流Ｉ１２として流れる。従って、センス電圧Ｖｓ（＝Ｉ１２×Ｒｓ１２）が期待値（＝（Ｉｏ／２）×Ｒｓ１２）よりも高くなる。なお、パッドＰ１１のワイヤーボンディング状態が不十分である場合にもＩ１１＜Ｉ１２となるので、センス電圧Ｖｓが期待値よりも高くなる。

【0045】

また、例えば、ワイヤーＷ１２が断線している場合には、分流電流Ｉ１２が一切流れない。従って、センス電圧Ｖｓ（＝Ｉ１２×Ｒｓ１２）が期待値（＝（Ｉｏ／２）×Ｒｓ１２）よりも低くなる。なお、パッドＰ１２のワイヤーボンディング状態が不十分である場合にもＩ１１＞Ｉ１２となるので、センス電圧Ｖｓが期待値よりも低くなる。

【0046】

上記のように、分流電流Ｉ１１及びＩ１２が不均等であるとき、電流検出回路１２は、センス電圧Ｖｓ（＝Ｉ１２×Ｒｓ１２）が期待値（＝（Ｉｏ／２）×Ｒｓ１２）と一致していないことを検出する。ロジック１３は、この検出結果に応じてパッドＰ１１及びＰ１２それぞれのワイヤーボンディング状態を不良と判定する。

【0047】

テスト制御信号ＴＥＳＴがローレベルであるときには、スイッチ１４１及び１４２がオフ状態となり、スイッチ１４３及び１４４がオン状態となる。従って、センス抵抗Ｒｓ２２の両端がそれぞれノードｎ１及びｎ２に導通される。つまり、マルチプレクサ１４は、センス電圧Ｖｓとしてセンス電圧Ｖｓ２２を出力する状態となる。

【0048】

ここで、パッドＰ２１及びＰ２２のいずれにもボンディング不良が生じていなければ、メタル配線ＭＴ２１及びＭＴ２２のそれぞれに均等な分流電流Ｉ２１及びＩ２２（＝Ｉ２１＝Ｉ２２＝Ｉｏ／２）が流れる。このとき、電流検出回路１２は、センス電圧Ｖｓ（＝Ｉ２２×Ｒｓ２２）が期待値（＝（Ｉｏ／２）×Ｒｓ２２）と一致していることを検出する。ロジック１３は、この検出結果に応じてパッドＰ２１及びＰ２２それぞれのワイヤーボンディング状態を良好と判定する。

【0049】

一方、パッドＰ２１及びＰ２２にボンディング不良が生じていれば、メタル配線ＭＴ２１及びＭＴ２２のそれぞれに不均等な分流電流Ｉ２１及びＩ２２が流れる。例えば、ワイヤーＷ２１が断線している場合、出力電流Ｉｏの全てが分流電流Ｉ２２として流れる。従って、センス電圧Ｖｓ（＝Ｉ２２×Ｒｓ２２）が期待値（＝（Ｉｏ／２）×Ｒｓ２２）よりも高くなる。なお、パッドＰ２１のワイヤーボンディング状態が不十分である場合にもＩ２１＜Ｉ２２となるので、センス電圧Ｖｓが期待値よりも高くなる。

【0050】

また、例えば、ワイヤーＷ２２が断線している場合には、分流電流Ｉ２２が一切流れない。従って、センス電圧Ｖｓ（＝Ｉ２２×Ｒｓ２２）が期待値（＝（Ｉｏ／２）×Ｒｓ２２）よりも低くなる。なお、パッドＰ２２のワイヤーボンディング状態が不十分である場合にもＩ２１＞Ｉ２２となるので、センス電圧Ｖｓが期待値よりも低くなる。

【0051】

上記のように、分流電流Ｉ２１及びＩ２２が不均等であるとき、電流検出回路１２は、センス電圧Ｖｓ（＝Ｉ２２×Ｒｓ２２）が期待値（＝（Ｉｏ／２）×Ｒｓ２２）と一致していないことを検出する。ロジック１３は、この検出結果に応じてパッドＰ２１及びＰ２２それぞれのワイヤーボンディング状態を不良と判定する。

【0052】

本実施形態の半導体装置１であれば、パッドＰ１１及びＰ１２それぞれに流れる分流電流Ｉ１１及びＩ１２のうち少なくとも一方を検出し、期待値との一致／不一致を判定することにより、半導体装置１のアセンブリ後におけるパッドＰ１１及びＰ１２それぞれのワイヤーボンディング状態を判別することが可能となる。

【0053】

同様に、本実施形態の半導体装置１であれば、パッドＰ２１及びＰ２２それぞれに流れる分流電流Ｉ２１及びＩ２２のうち少なくとも一方を検出し、期待値との一致／不一致を判定することにより、半導体装置１のアセンブリ後におけるパッドＰ２１及びＰ２２それぞれのワイヤーボンディング状態を判別することが可能となる。

【0054】

また、本実施形態の半導体装置１であれば、先出の第２比較例（図２）と異なり、パワートランジスタＭ１を複数に分割して個別に制御する必要がない。従って、パワートランジスタＭ１の素子面積（延いては半導体チップ１０のサイズ）を大型化せずに済む。

【0055】

さらに、マルチプレクサ１４を備える構成であれば、分流電流Ｉ１２及びＩ２２それぞれの検出手段として、単一の電流検出回路１２を共用することができる。従って、入出力双方に個別の電流検出回路を設ける構成と比べて回路規模を縮小することが可能となる。

【0056】

なお、マルチプレクサ１４は、テストモードにおいて、センス電圧Ｖｓ１２及びＶｓ２２を順次出力するとよい。このような順次出力を行うためには、テストモードにおいて、テスト制御信号ＴＥＳＴをハイレベルからローレベル（又はローレベルからハイレベル）に切り替えるとよい。

【0057】

また、マルチプレクサ１４は、非テストモードにおいて、センス電圧Ｖｓ１２又はＶｓ２２の一方を常時出力するとよい。このような常時出力を行うためには、非テストモードにおいて、テスト制御信号ＴＥＳＴをハイレベル（又はローレベル）に固定すればよい。

【0058】

なお、上記の非テストモードにおいて、電流検出回路１２は、センス電圧Ｖｓを検出してパワートランジスタＭ１に流れる出力電流Ｉｏを制限するようにドライバ１１を制御する過電流保護回路として機能するとよい。このような構成であれば、テストモードだけでなく非テストモードでも電流検出回路１２を活用することが可能となる。

【0059】

＜半導体装置（第２実施形態）＞
図４は、半導体装置の第２実施形態を示す図である。本実施形態の半導体装置１は、先出の第１実施形態（図３）を基本としつつ、先出の入力電極ＩＮ及び出力電極ＯＵＴがそれぞれ複数本ずつ設けられている。本図に即して述べると、半導体装置１は、半導体チップ１０と、入力電極ＩＮ１～ＩＮ３と、出力電極ＯＵＴ１～ＯＵＴ３と、ワイヤーＷ１１～Ｗ１６及びＷ２１～Ｗ２６と、をパッケージに封止して成る。

【0060】

また、先出のパワートランジスタＭ１は、それぞれのゲートが共通に接続された３つのパワートランジスタＭ１１～Ｍ１３（＝単位トランジスタに相当）に分割されている。

【0061】

なお、パワートランジスタＭ１１～Ｍ１３は、それぞれの素子サイズ（延いては電流能力）が互いに等しい。従って、パワートランジスタＭ１１～Ｍ１３には、パワートランジスタＭ１全体に流れる出力電流Ｉｏを３等分した単位出力電流Ｉｏ／３が流れる。

【0062】

さらに、半導体チップ１０は、入力電極ＩＮ１～ＩＮ３及び出力電極ＯＵＴ１～ＯＵＴ３それぞれとの電気的な導通を得るためにパッドＰ１１～Ｐ１６及びＰ２１～Ｐ２６を備えている。

【0063】

パワートランジスタＭ１１のドレインは、パッドＰ１１及びＰ１２に接続されている。パワートランジスタＭ１１のソースは、パッドＰ２１及びＰ２２に接続されている。パワートランジスタＭ１１のゲートは、ゲート信号Ｇ１の印加端（＝ドライバ１１の出力端）に接続されている。

【0064】

パワートランジスタＭ１２のドレインは、パッドＰ１３及びＰ１４に接続されている。パワートランジスタＭ１２のソースは、パッドＰ２３及びＰ２４に接続されている。パワートランジスタＭ１２のゲートは、ゲート信号Ｇ１の印加端（＝ドライバ１１の出力端）に接続されている。

【0065】

パワートランジスタＭ１３のドレインは、パッドＰ１５及びＰ１６に接続されている。パワートランジスタＭ１３のソースは、パッドＰ２５及びＰ２６に接続されている。パワートランジスタＭ１３のゲートは、ゲート信号Ｇ１の印加端（＝ドライバ１１の出力端）に接続されている。

【0066】

入力電極ＩＮ１～ＩＮ３は、いずれも、入力電圧Ｖｉが印加される外部電極である。なお、入力電極ＩＮ１～ＩＮ３それぞれの一端は、いずれも半導体装置１のパッケージから露出されている。

【0067】

出力電極ＯＵＴ１～ＯＵＴ３は、いずれも出力電圧Ｖｏが印加される外部電極である。なお、出力電極ＯＵＴ１～ＯＵＴ３それぞれの一端は、いずれも半導体装置１のパッケージから露出されている。

【0068】

ワイヤーＷ１１は、入力電極ＩＮ１の他端と半導体チップ１０のパッドＰ１１との間をボンディングするように敷設されている。ワイヤーＷ１２は、入力電極ＩＮ１の他端と半導体チップ１０のパッドＰ１２との間をボンディングするように敷設されている。ワイヤーＷ１３は、入力電極ＩＮ２の他端と半導体チップ１０のパッドＰ１３との間をボンディングするように敷設されている。ワイヤーＷ１４は、入力電極ＩＮ２の他端と半導体チップ１０のパッドＰ１４との間をボンディングするように敷設されている。ワイヤーＷ１５は、入力電極ＩＮ３の他端と半導体チップ１０のパッドＰ１５との間をボンディングするように敷設されている。ワイヤーＷ１６は、入力電極ＩＮ３の他端と半導体チップ１０のパッドＰ１６との間をボンディングするように敷設されている。

【0069】

ワイヤーＷ２１は、出力電極ＯＵＴ１の他端と半導体チップ１０のパッドＰ２１との間をボンディングするように敷設されている。ワイヤーＷ２２は、出力電極ＯＵＴ１の他端と半導体チップ１０のパッドＰ２２との間をボンディングするように敷設されている。ワイヤーＷ２３は、出力電極ＯＵＴ２の他端と半導体チップ１０のパッドＰ２３との間をボンディングするように敷設されている。ワイヤーＷ２４は、出力電極ＯＵＴ２の他端と半導体チップ１０のパッドＰ２４との間をボンディングするように敷設されている。ワイヤーＷ２５は、出力電極ＯＵＴ３の他端と半導体チップ１０のパッドＰ２５との間をボンディングするように敷設されている。ワイヤーＷ２６は、出力電極ＯＵＴ３の他端と半導体チップ１０のパッドＰ２６との間をボンディングするように敷設されている。

【0070】

なお、パッドＰ１１～Ｐ１６及びワイヤーＷ１１～Ｗ１６は、いずれも、出力電流Ｉｏ（より正確には出力電流Ｉｏを分岐した分流電流）が流れる電流経路であって電流検出専用ではない。パッドＰ２１～Ｐ２６及びワイヤーＷ２１～Ｗ２６についても同様である。

【0071】

パワートランジスタＭ１１のドレインとパッドＰ１１との間には、両者を導通するためのメタル配線ＭＴ１１が敷設されている。パワートランジスタＭ１１のドレインとパッドＰ１２との間には、両者を導通するためのメタル配線ＭＴ１２が敷設されている。メタル配線ＭＴ１１及びＭＴ１２には、それぞれ、分流電流Ｉ１１及びＩ１２が流れる。メタル配線ＭＴ１２に流れる分流電流Ｉ１２とメタル配線ＭＴ１２が持つ配線抵抗成分（＝センス抵抗Ｒｓ１２）に応じてメタル配線ＭＴ１２に生じる電圧降下は、センス電圧Ｖｓ１２（＝Ｉ１２×Ｒｓ１２）としてマルチプレクサ１４に出力される。

【0072】

パワートランジスタＭ１２のドレインとパッドＰ１３との間には、両者を導通するためのメタル配線ＭＴ１３が敷設されている。パワートランジスタＭ１２のドレインとパッドＰ１４との間には、両者を導通するためのメタル配線ＭＴ１４が敷設されている。メタル配線ＭＴ１３及びＭＴ１４には、それぞれ、分流電流Ｉ１３及びＩ１４が流れる。メタル配線ＭＴ１４に流れる分流電流Ｉ１４とメタル配線ＭＴ１４が持つ配線抵抗成分（＝センス抵抗Ｒｓ１４）に応じてメタル配線ＭＴ１４に生じる電圧降下は、センス電圧Ｖｓ１４（＝Ｉ１４×Ｒｓ１４）としてマルチプレクサ１４に出力される。

【0073】

パワートランジスタＭ１３のドレインとパッドＰ１５との間には、両者を導通するためのメタル配線ＭＴ１５が敷設されている。パワートランジスタＭ１３のドレインとパッドＰ１６との間には、両者を導通するためのメタル配線ＭＴ１６が敷設されている。メタル配線ＭＴ１５及びＭＴ１６には、それぞれ、分流電流Ｉ１５及びＩ１６が流れる。メタル配線ＭＴ１６に流れる分流電流Ｉ１６とメタル配線ＭＴ１６が持つ配線抵抗成分（＝センス抵抗Ｒｓ１６）に応じてメタル配線ＭＴ１６に生じる電圧降下は、センス電圧Ｖｓ１６（＝Ｉ１６×Ｒｓ１６）としてマルチプレクサ１４に出力される。

【0074】

パワートランジスタＭ１１のソースとパッドＰ２１との間には、両者を導通するためのメタル配線ＭＴ２１が敷設されている。パワートランジスタＭ１１のソースとパッドＰ２２との間には、両者を導通するためのメタル配線ＭＴ２２が敷設されている。メタル配線ＭＴ２１及びＭＴ２２には、それぞれ、分流電流Ｉ２１及びＩ２２が流れる。メタル配線ＭＴ２２に流れる分流電流Ｉ２２とメタル配線ＭＴ２２が持つ配線抵抗成分（＝センス抵抗Ｒｓ２２）に応じてメタル配線ＭＴ２２に生じる電圧降下は、センス電圧Ｖｓ２２（＝Ｉ２２×Ｒｓ２２）としてマルチプレクサ１４に出力される。

【0075】

パワートランジスタＭ１２のソースとパッドＰ２３との間には、両者を導通するためのメタル配線ＭＴ２３が敷設されている。パワートランジスタＭ１２のソースとパッドＰ２４との間には、両者を導通するためのメタル配線ＭＴ２４が敷設されている。メタル配線ＭＴ２３及びＭＴ２４には、それぞれ、分流電流Ｉ２３及びＩ２４が流れる。メタル配線ＭＴ２４に流れる分流電流Ｉ２４とメタル配線ＭＴ２４が持つ配線抵抗成分（＝センス抵抗Ｒｓ２４）に応じてメタル配線ＭＴ２４に生じる電圧降下は、センス電圧Ｖｓ２４（＝Ｉ２４×Ｒｓ２４）としてマルチプレクサ１４に出力される。

【0076】

パワートランジスタＭ１３のソースとパッドＰ２５との間には、両者を導通するためのメタル配線ＭＴ２５が敷設されている。パワートランジスタＭ１３のソースとパッドＰ２６との間には、両者を導通するためのメタル配線ＭＴ２６が敷設されている。メタル配線ＭＴ２５及びＭＴ２６には、それぞれ、分流電流Ｉ２５及びＩ２６が流れる。メタル配線ＭＴ２６に流れる分流電流Ｉ２６とメタル配線ＭＴ２６が持つ配線抵抗成分（＝センス抵抗Ｒｓ２６）に応じてメタル配線ＭＴ２６に生じる電圧降下は、センス電圧Ｖｓ２６（＝Ｉ２６×Ｒｓ２６）としてマルチプレクサ１４に出力される。

【0077】

マルチプレクサ１４は、センス電圧Ｖｓ１２、Ｖｓ１４、Ｖｓ１６、Ｖｓ２２、Ｖｓ２４及びＶｓ２６のうちいずれをセンス電圧Ｖｓとして電流検出回路１２に出力するかを切り替える。

【0078】

電流検出回路１２は、マルチプレクサ１４から出力されるセンス電圧Ｖｓを検出する。

【0079】

ロジック１３は、電流検出回路１２の検出結果に応じて複数のパッドＰ１１～Ｐ１６及びＰ２１～Ｐ２６それぞれのワイヤーボンディング状態を判定する。

【0080】

このように、先に説明したワイヤーボンディング状態の判別手法は、複数本ずつ入力電極ＩＮ１～ＩＮ３及び出力電極ＯＵＴ１～ＯＵＴ３を備える半導体装置１にも適用することが可能である。

【0081】

図５は、第２実施形態における半導体チップ１０の回路レイアウト（メタル配線の描写なし）を示す図である。なお、図中のハッチング矢印は、パッドＰ１２からパワートランジスタＭ１１に向かう分流電流Ｉ１２、及び、パワートランジスタＭ１１からパッドＰ２２に向かう分流電流Ｉ２２を示す。

【0082】

パワートランジスタＭ１１～Ｍ１３は、半導体チップ１０の平面視において、それぞれ同一の素子サイズを持つ矩形状に形成されている。本図に即して述べると、パワートランジスタＭ１１～Ｍ１３は、それぞれ、紙面の上下方向に延びる右辺及び左辺を長辺とし、紙面の左右方向に延びる上辺及び下辺を短辺とする長矩形状に形成されている。また、パワートランジスタＭ１１～Ｍ１３は、それぞれ、紙面の左から右に向けて、Ｍ１１→Ｍ１２→Ｍ１３の順に配列されている。

【0083】

パッドＰ１１は、パワートランジスタＭ１１の素子形成領域上（本図では右下隅）に配置されている。パッドＰ１２は、パワートランジスタＭ１１の素子形成領域外（本図では下辺左端近傍）に配置されている。パッドＰ１３は、パワートランジスタＭ１２の素子形成領域上（本図では右下隅）に配置されている。パッドＰ１４は、パワートランジスタＭ１２の素子形成領域外（本図では下辺左端近傍）に配置されている。パッドＰ１５は、パワートランジスタＭ１３の素子形成領域上（本図では左下隅）に配置されている。パッドＰ１６は、パワートランジスタＭ１３の素子形成領域外（本図では下辺右端近傍）に配置されている。

【0084】

一方、パッドＰ２１は、パワートランジスタＭ１１の素子形成領域上（本図では上辺中央近傍）に配置されている。パッドＰ２２は、パワートランジスタＭ１１の素子形成領域上（本図では左辺上端近傍であってパッドＰ２１よりも下辺寄り）に配置されている。パッドＰ２３は、パワートランジスタＭ１２の素子形成領域上（本図では上辺中央近傍）に配置されている。パッドＰ２４は、パワートランジスタＭ１２の素子形成領域上（本図では左辺上端近傍であってパッドＰ２３よりも下辺寄り）に配置されている。パッドＰ２５は、パワートランジスタＭ１３の素子形成領域上（本図では上辺中央近傍）に配置されている。パッドＰ２６は、パワートランジスタＭ１３の素子形成領域上（本図では左辺上端近傍であってパッドＰ２５よりも下辺寄り）に配置されている。

【0085】

また、本図の破線枠で示したように、センス抵抗Ｒｓ１２及びＲｓ２２としてそれぞれ機能するメタル配線は、パワートランジスタＭ１１の素子形成領域上（本図では左下隅及び中央やや左辺寄り）に敷設されている。従って、半導体チップ１０の面積効率を高めることができる。また、パワートランジスタＭ１のレイアウトを敢えて崩す必要もない。

【0086】

なお、本図では明示していないが、センス抵抗Ｒｓ１４、Ｒｓ１６、Ｒｓ２４及びＲｓ２６としてそれぞれ機能するメタル配線についても、上記と同様、パワートランジスタＭ１２及びＭ１３それぞれの素子形成領域上に敷設すればよい。

【0087】

図６は、第２実施形態における半導体チップ１０の回路レイアウト（メタル配線の描写あり）を示す図である。本図では、図５のパワートランジスタＭ１１～Ｍ１３（本図では細い破線で描写）にメタル配線ＭＴａ及びＭＴｂを重ね合わせるように描写されている。

【0088】

本図で示すように、パワートランジスタＭ１（＝パワートランジスタＭ１１～Ｍ１３それぞれ）の素子形成領域上には、複数のメタル配線ＭＴａ及びＭＴｂが形成されている。

【0089】

メタル配線ＭＴａは、半導体チップ１０の平面視において、パワートランジスタＭ１１～Ｍ１３それぞれの下辺外側からパッドＰ１１～Ｐ１６それぞれを被覆しつつパワートランジスタＭ１１～Ｍ１３それぞれの素子形成領域上に向けて延びる複数の櫛歯状突起部を持つように形成されている。さらに、メタル配線ＭＴａは、パワートランジスタＭ１１の左辺外側から左上隅を経てパワートランジスタＭ１２及びＭ１３それぞれの上辺外側に回り込み、パワートランジスタＭ１２及びＭ１３それぞれの素子形成領域上に向かうように延出されている。このように、メタル配線ＭＴａは、パッドＰ１１～Ｐ１６それぞれとパワートランジスタＭ１１～Ｍ１３それぞれのドレインとの間を導通するように形成してもよい。なお、メタル配線ＭＴａの一部は、センス抵抗Ｒｓ１２として機能する先出のメタル配線ＭＴ１２に相当するものとして理解され得る。

【0090】

メタル配線ＭＴｂは、半導体チップ１０の平面視において、パワートランジスタＭ１１～Ｍ１３それぞれの上辺近傍からパッドＰ２１～Ｐ２６それぞれを被覆しつつパワートランジスタＭ１１～Ｍ１３それぞれの素子形成領域上を紙面下側に向けて延びる複数の櫛歯状突起部を持つように形成されている。このように、メタル配線ＭＴｂは、パッドＰ２１～Ｐ２６それぞれとパワートランジスタＭ１１～Ｍ１３それぞれのソースとの間を導通するように形成してもよい。なお、メタル配線ＭＴｂの一部は、センス抵抗Ｒｓ２２として機能する先出のメタル配線ＭＴ２２に相当するものとして理解され得る。また、メタル配線ＭＴａの櫛歯状突起部とメタル配線ＭＴｂの櫛歯状突起部は、互いに噛み合うようにレイアウトされている。従って、ドレイン及びソースの一部に電流が集中しにくくなる。

【0091】

なお、本図で示すように、センス抵抗Ｒｓ１２及びＲｓ２２としてそれぞれ機能するメタル配線ＭＴａ及びＭＴｂは、パワートランジスタＭ１１の素子形成領域上（本図では左下隅及び中央やや左辺寄り）に敷設されている。従って、センス抵抗Ｒｓ１２及びＲｓ２２をパワートランジスタＭ１の素子形成領域外に設ける構成と比べて、半導体チップ１０の面積効率を高めることが可能となる。

【0092】

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

【0093】

例えば、本明細書中に開示されている半導体チップは、パワートランジスタと、複数のパッドと、前記複数のパッドそれぞれと前記パワートランジスタの第１端又は第２端との間をそれぞれ導通するように構成された複数の配線と、前記複数の配線それぞれに流れる分流電流と前記複数の配線それぞれが持つ配線抵抗成分に応じて前記複数の配線それぞれに生じる電圧降下のうち少なくとも一つをセンス電圧として検出するように構成された電流検出回路と、前記電流検出回路の検出結果に応じて前記複数のパッドそれぞれのワイヤーボンディング状態を判定するように構成されたロジックとを備える構成（第１の構成）とされている。

【0094】

上記第１の構成による半導体チップにおいて、前記ロジックは、前記センス電圧が期待値と一致していないときに前記ワイヤーボンディング状態を不良と判定する構成（第２の構成）にしてもよい。

【0095】

また、上記第１又は第２の構成による半導体チップにおいて、前記複数の配線のうち、前記センス電圧が引き出される配線は、前記パワートランジスタの素子形成領域上に敷設されている構成（第３の構成）にしてもよい。

【0096】

また、上記第１～第３いずれかの構成による半導体チップにおいて、前記複数のパッドは、複数の入力パッドと、複数の出力パッドと、を含み、前記複数の配線は、前記複数の入力パッドそれぞれと前記パワートランジスタの前記第１端との間をそれぞれ導通するように構成された複数の入力配線と、前記複数の出力パッドそれぞれと前記パワートランジスタの前記第２端との間をそれぞれ導通するように構成された複数の出力配線とを含み、前記複数の入力配線のうち少なくとも一つに生じる第１センス電圧と前記複数の出力配線のうち少なくとも一つに生じる第２センス電圧のうちいずれを前記センス電圧として前記電流検出回路に出力するかを切り替えるように構成されたマルチプレクサをさらに備える構成（第４の構成）にしてもよい。

【0097】

また、上記第４の構成による半導体チップにおいて、前記マルチプレクサは、テストモードにおいて、前記第１センス電圧及び前記第２センス電圧を順次出力する構成（第５の構成）にしてもよい。

【0098】

また、上記第４又は第５の構成による半導体チップにおいて、前記マルチプレクサは、非テストモードにおいて、前記第１センス電圧又は前記第２センス電圧の一方を常時出力する構成（第６の構成）にしてもよい。

【0099】

また、上記第１～第６いずれかの構成による半導体チップにおいて、前記パワートランジスタは、それぞれの制御端が共通に接続された複数の単位トランジスタに分割されている構成（第７の構成）にしてもよい。

【0100】

また、上記第７の構成による半導体チップにおいて、前記複数の単位トランジスタは、それぞれの電流能力が互いに等しい構成（第８の構成）にしてもよい。

【0101】

また、上記第１～第８いずれかの構成による半導体チップは、前記パワートランジスタから出力される出力電圧又はこれに応じた帰還電圧が基準電圧と一致するように前記パワートランジスタの駆動制御を行うように構成されたドライバをさらに備える構成（第９の構成）にしてもよい。

【0102】

また、例えば、本明細書中に開示されている半導体装置は、上記第１～第９いずれかの構成による半導体チップと、複数の外部電極と、前記複数の外部電極と前記複数のパッドとの間をボンディングするように構成されたワイヤーと、を備える構成（第１０の構成）とされている。

【0103】

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

【0104】

また、本明細書中に開示されている種々の技術的特徴は、先出のリニア電源ＩＣ（ＬＤＯ［low drop out］レギュレータなど）に限らず、ＤＣ／ＤＣコンバータなどを含めて、電源全般（特に車載バッテリーのプライマリ電源など）に適用することができる。さらに言えば、本明細書中に開示されている種々の技術的特徴は、パワートランジスタを用いる全ての回路（スイッチ回路又はインバータ回路など）に適用され得る。

【0105】

すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0106】

１ 半導体装置
１０ 半導体チップ
１１ ドライバ
１２ 電流検出回路
１３ ドライバ
１４ マルチプレクサ
１４１～１４４ スイッチ
１４５ インバータ
ＩＮ、ＩＮ１～ＩＮ３ 入力電極（外部電極）
Ｍ１、Ｍ１ａ、Ｍ１ｂ パワートランジスタ（ＮＭＯＳＦＥＴ）
Ｍ１１～Ｍ１３ パワートランジスタ（ＮＭＯＳＦＥＴ）
ＭＴａ、ＭＴｂ、ＭＴ１１～ＭＴ１６、ＭＴ２１～ＭＴ２６ メタル配線
ｎ１、ｎ２ ノード
ＯＵＴ、ＯＵＴ１～ＯＵＴ３ 出力電極（外部電極）
Ｐ１１～Ｐ１６、Ｐ２１～Ｐ２６ パッド
Ｒｓ１２、Ｒｓ１４、Ｒｓ１６、Ｒｓ２２、Ｒｓ２４、Ｒｓ２６ センス抵抗
Ｗ１１～Ｗ１６、Ｗ２１～Ｗ２６ ワイヤー

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】