特開 2023-184327 コンピュータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023184327

(43)【公開日】2023-12-28

(54)【発明の名称】コンピュータ

(51)【国際特許分類】

   G06F 9/445 20180101AFI20231221BHJP

【ＦＩ】

G06F9/445 130

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022098401

(22)【出願日】2022-06-17

(71)【出願人】

【識別番号】000136136

【氏名又は名称】株式会社ＰＦＵ

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】下東 誠

(72)【発明者】

【氏名】黒川 子門

【テーマコード（参考）】

5B376

【Ｆターム（参考）】

5B376AC12

5B376CA68

5B376EA06

(57)【要約】

【課題】コンピュータの電源断を発生させることなくＰＬＤの内部論理回路の構成を更新すること。
【解決手段】コンピュータ１０は、メモリ３２を有するＰＬＤ３０と、電源供給部４０とを有し、メモリ３２は、コンピュータ１０の電源を落とした後にコンピュータ１０の電源を再投入する第一シーケンスを記憶し、電源供給部４０は、第一シーケンスに基づいたＰＬＤ３０からの制御に従ってコンピュータ１０への電源供給を行い、ＰＬＤ３０は、ＰＬＤ３０の内部論理回路の構成が更新されるときに、コンピュータ１０の電源が投入されているか否かを判定し、コンピュータ１０の電源が投入されていないときは、電源供給部４０に第一シーケンスに従った処理を実行させる一方で、コンピュータ１０の電源が投入されているときは、電源供給部４０に第一シーケンスに従った処理を実行させない。
【選択図】図１

【特許請求の範囲】

【請求項1】

コンピュータの電源を落とした後に前記電源を再投入する第一シーケンスが記憶されたメモリを有するプログラマブルロジックデバイスと、
前記第一シーケンスに基づいた前記プログラマブルロジックデバイスからの制御に従って前記コンピュータへの電源供給を行う電源供給部と、
を具備し、
前記プログラマブルロジックデバイスは、
前記プログラマブルロジックデバイスの内部論理回路の構成が更新されるときに、前記電源が投入されているか否かを判定し、
前記電源が投入されていないときは、前記電源供給部に前記第一シーケンスに従った処理を実行させる一方で、
前記電源が投入されているときは、前記電源供給部に前記第一シーケンスに従った前記処理を実行させない、
コンピュータ。

【請求項2】

前記プログラマブルロジックデバイスは、前記電源が投入されているときは、前記プログラマブルロジックデバイスから前記電源供給部への出力が遮断された状態で前記プログラマブルロジックデバイス内で前記第一シーケンスの実行を完了することにより、前記電源供給部に前記第一シーケンスに従った前記処理を実行させない、
請求項１に記載のコンピュータ。

【請求項3】

前記プログラマブルロジックデバイスは、前記電源が投入されているときは、前記プログラマブルロジックデバイスから前記電源供給部への出力が遮断された状態で前記第一シーケンスの実行をスキップすることにより、前記電源供給部に前記第一シーケンスに従った前記処理を実行させない、
請求項１に記載のコンピュータ。

【請求項4】

リセット信号に基づいて再起動するデバイス、をさらに具備し、
前記メモリは、前記リセット信号を制御する第二シーケンスをさらに記憶し、
前記プログラマブルロジックデバイスは、
前記電源が投入されていないときは、前記デバイスを再起動させる一方で、
前記電源が投入されているときは、前記デバイスを再起動させない、
請求項１に記載のコンピュータ。

【請求項5】

前記プログラマブルロジックデバイスは、前記電源が投入されているときは、前記プログラマブルロジックデバイスから前記デバイスへの出力が遮断された状態で前記プログラマブルロジックデバイス内で前記第二シーケンスの実行を完了することにより、前記デバイスを再起動させない、
請求項４に記載のコンピュータ。

【請求項6】

前記プログラマブルロジックデバイスは、前記電源が投入されているときは、前記プログラマブルロジックデバイスから前記デバイスへの出力が遮断された状態で前記第二シーケンスの実行をスキップすることにより、前記デバイスを再起動させない、
請求項４に記載のコンピュータ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、コンピュータに関する。

【背景技術】

【0002】

プログラマブルロジックデバイス（Programmable Logic Device：ＰＬＤ）が搭載されたコンピュータの中には、ＰＬＤがコンピュータの電源制御を行うものがある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００１－２９０７５８号公報

【特許文献2】特開２０１５－１４２３６１号公報

【特許文献3】特開２０２０－１０９５５３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＰＬＤが電源制御を行うコンピュータでは、コンピュータの電源が投入された状態でＰＬＤの内部論理回路の構成が更新されるとコンピュータの電源断が発生してしまうため、ＰＬＤの内部論理回路の構成が更新されるときには、コンピュータの稼働が停止してしまう。

【0005】

そこで、本開示では、コンピュータの電源断を発生させることなくＰＬＤの内部論理回路の構成を更新できる技術を提案する。

【課題を解決するための手段】

【0006】

本開示のコンピュータは、メモリを有するプログラマブルロジックデバイスと、電源供給部とを有する。前記メモリは、前記コンピュータの電源を落とした後に前記電源を再投入する第一シーケンスを記憶する。前記電源供給部は、前記第一シーケンスに基づいた前記プログラマブルロジックデバイスからの制御に従って前記コンピュータへの電源供給を行う。前記プログラマブルロジックデバイスは、前記プログラマブルロジックデバイスの内部論理回路の構成が更新されるときに、前記コンピュータの電源が投入されているか否かを判定する。そして、前記プログラマブルロジックデバイスは、前記電源が投入されていないときは、前記電源供給部に前記第一シーケンスに従った処理を実行させる一方で、前記電源が投入されているときは、前記電源供給部に前記第一シーケンスに従った前記処理を実行させない。

【発明の効果】

【0007】

本開示によれば、コンピュータの電源断を発生させることなくＰＬＤの内部論理回路の構成を更新できる。

【図面の簡単な説明】

【0008】

【図1】図１は、本開示の実施例１のコンピュータの構成例を示す図である。

【図2】図２は、本開示の実施例１のコンピュータにおける処理手順の一例を示すフローチャートである。

【図3】図３は、本開示の実施例１のコンピュータにおけるタイミングチャートの一例である。

【図4】図４は、本開示の実施例２のコンピュータにおける処理手順の一例を示すフローチャートである。

【図5】図５は、本開示の実施例２のコンピュータにおけるタイミングチャートの一例である。

【発明を実施するための形態】

【0009】

以下、本開示の実施例を図面に基づいて説明する。以下の実施例において同一の構成、及び、同一の処理を行うステップには同一の符号を付す。

【0010】

［実施例１］
＜コンピュータの構成＞
図１は、本開示の実施例１のコンピュータの構成例を示す図である。図１において、コンピュータ１０は、ＣＰＵ（Central Processing Unit）２０と、ＰＬＤ３０と、電源供給部４０と、制御対象デバイス５０と、電圧Ｖ１，Ｖ２のプルアップ電源と、プルアップ抵抗Ｒ１，Ｒ２とを有する。ＰＬＤ３０は、制御部３１と、メモリ３２と、バッファ３３，３４とを有する。ＰＬＤの一例として、ＳＰＬＤ（Simple PLD）、ＣＰＬＤ（Complex PLD）、ＦＰＧＡ（Field Programmable Gate Array）等が挙げられる。

【0011】

メモリ３２には、制御シーケンスが予め記憶されている。制御シーケンスは、コンピュータ１０の電源を落とした後にコンピュータ１０の複数の電源を再投入するシーケンス（以下では「第一シーケンス」と呼ぶことがある）を含む。制御部３１は、第一シーケンスに基づいてＨｉｇｈレベルの電源制御信号ＰＣＳ（以下では「ＨｉｇｈレベルＰＣＳ」と呼ぶことがある）と、Ｌｏｗレベルの電源制御信号ＰＣＳ（以下では「ＬｏｗレベルＰＣＳ」と呼ぶことがある）とを出力することにより電源供給部４０を制御する。電源供給部４０は、制御部３１からの制御に従ってコンピュータ１０への電源供給を行う。電源供給部４０に入力される電源制御信号ＰＣＳがＨｉｇｈレベルＰＣＳであるときは、電源供給部４０はコンピュータ１０へ電源を供給するためコンピュータ１０の電源が投入される一方で、電源供給部４０に入力される電源制御信号ＰＣＳがＬｏｗレベルＰＣＳであるときは、電源供給部４０はコンピュータ１０へ電源を供給しないためコンピュータ１０の電源が落とされる。第一シーケンスには、制御部３１がＬｏｗレベルＰＣＳを出力した後にＨｉｇｈレベルＰＣＳを出力することが規定されており、制御部３１が第一シーケンスに従って電源制御信号ＰＣＳをＰＬＤ３０の外部へ出力することで、コンピュータ１０の電源が一旦落とされた後に再投入される。

【0012】

コンピュータ１０の電源とは別にＰＬＤ３０の電源が用意され、コンピュータ１０の電源が投入されていないときでも、ＰＬＤ３０は稼働することが可能である。

【0013】

制御対象デバイス５０は、リセット信号ＲＳに基づいて再起動する。メモリ３２に記憶されている制御シーケンスは、第一シーケンスに加えて、複数のリセット信号ＲＳを制御するシーケンス（以下では「第二シーケンス」と呼ぶことがある）をさらに含む。制御部３１は、第二シーケンスに基づいてＨｉｇｈレベルのリセット信号ＲＳ（以下では「ＨｉｇｈレベルＲＳ」と呼ぶことがある）と、Ｌｏｗレベルのリセット信号ＲＳ（以下では「ＬｏｗレベルＲＳ」と呼ぶことがある）とを出力することにより制御対象デバイス５０を制御する。制御対象デバイス５０に入力されるリセット信号ＲＳがＨｉｇｈレベルＲＳであるときは、制御対象デバイス５０は再起動せずに制御対象デバイス５０の起動が維持される一方で、制御対象デバイス５０に入力されるリセット信号ＲＳがＬｏｗレベルＲＳであるときは、制御対象デバイス５０は再起動する。第二シーケンスには、制御部３１がＬｏｗレベルＲＳを出力した後にＨｉｇｈレベルＲＳを出力することが規定されており、制御部３１が第二シーケンスに従ってリセット信号ＲＳをＰＬＤ３０の外部へ出力することで、制御対象デバイス５０が再起動される。

【0014】

また、制御部３１は、バッファ３３，３４を制御し、バッファ３３，３４をハイインピーダンス状態またはローインピーダンス状態の何れかに設定する。制御部３１からバッファ３３，３４へハイインピーダンス制御信号ＨＣＳが出力されているときはバッファ３３，３４のハイインピーダンスが有効になるためバッファ３３，３４がハイインピーダンス状態となる一方で、制御部３１からバッファ３３，３４へハイインピーダンス制御信号ＨＣＳが出力されていないときはバッファ３３，３４のハイインピーダンスが無効になるためバッファ３３，３４がローインピーダンス状態となる。

【0015】

バッファ３３がローインピーダンス状態にあるときは、制御部３１と電源供給部４０とが導通するため、制御部３１から出力される電源制御信号ＰＣＳが電源供給部４０に入力される。一方で、バッファ３３がハイインピーダンス状態にあるときは、制御部３１から出力される電源制御信号ＰＣＳがバッファ３３によって遮断されるため、ＰＬＤ３０の外部では、電源供給部４０に入力される電源制御信号ＰＣＳが存在しなくなる。

【0016】

そこで、プルアップ電源の電圧Ｖ１がプルアップ抵抗Ｒ１を介して電源供給部４０の入力に印加されることにより、バッファ３３がハイインピーダンス状態にあって電源供給部４０に入力される電源制御信号ＰＣＳが存在しなくなるときでも、電源供給部４０の入力レベルはＨｉｇｈレベルに維持される。このため、バッファ３３がハイインピーダンス状態にあるときは、電源供給部４０からコンピュータ１０への電源の供給が維持され、コンピュータ１０の電源は投入されたままになる。コンピュータ１０への電源供給が行われていないときは、プルアップ電源Ｖ１が投入されていないため、電源供給部４０の入力レベルはＬｏｗレベルとなる。

【0017】

また、バッファ３４がローインピーダンス状態にあるときは、制御部３１と制御対象デバイス５０とが導通するため、制御部３１から出力されるリセット信号ＲＳが制御対象デバイス５０に入力される。一方で、バッファ３４がハイインピーダンス状態にあるときは、制御部３１から出力されるリセット信号ＲＳがバッファ３４によって遮断されるため、ＰＬＤ３０の外部では、制御対象デバイス５０に入力されるリセット信号ＲＳが存在しなくなる。

【0018】

そこで、プルアップ電源の電圧Ｖ２がプルアップ抵抗Ｒ２を介して制御対象デバイス５０の入力に印加されることにより、バッファ３４がハイインピーダンス状態にあって制御対象デバイス５０に入力される制御信号ＲＳが存在しなくなるときでも、制御対象デバイス５０の入力レベルはＨｉｇｈレベルに維持される。このため、バッファ３４がハイインピーダンス状態にあるときは、制御対象デバイス５０は再起動せず、制御対象デバイス５０の起動が維持される。コンピュータ１０への電源供給が行われていないときは、プルアップ電源Ｖ２が投入されていないため、制御対象デバイス５０の入力レベルはＬｏｗレベルとなる。

【0019】

また、ＣＰＵ２０は、制御部３１の設定を更新することによりＰＬＤ３０の内部論理回路の構成を更新する。

【0020】

電源供給部４０は、電源供給部４０がコンピュータ１０に電源を供給している状態にあるか否か、つまり、コンピュータ１０の電源が投入されているか否かを示す信号（以下では「電源状態信号」と呼ぶことがある）ＰＳＳを制御部３１へ出力する。

【0021】

制御部３１は、ＣＰＵ２０によってＰＬＤ３０の内部論理回路の構成が更新されるときに、電源状態信号ＰＳＳに基づいて、コンピュータ１０の電源が投入されているか否かを判定する。

【0022】

そして、制御部３１は、コンピュータ１０の電源が投入されていないときは、電源供給部４０に第一シーケンスに従った処理を実行させる一方で、コンピュータ１０の電源が投入されているときは、電源供給部４０に第一シーケンスに従った処理を実行させない。また、制御部３１は、コンピュータ１０の電源が投入されていないときは、制御対象デバイス５０を再起動させない一方で、コンピュータ１０の電源が投入されているときは、制御対象デバイス５０を再起動させる。

【0023】

＜コンピュータにおける処理手順＞
図２は、本開示の実施例１のコンピュータにおける処理手順の一例を示すフローチャートである。図２に示すフローチャートは、ＣＰＵ２０によってＰＬＤ３０の内部論理回路の構成が更新されるときに開始される。

【0024】

ステップＳ１００では、制御部３１は、ハイインピーダンス制御信号ＨＣＳをバッファ３３，３４へ出力してバッファ３３，３４のハイインピーダンスを有効にする。これにより、ステップＳ１００では、バッファ３３，３４がハイインピーダンス状態となるため、制御部３１から出力される電源制御信号ＰＣＳがバッファ３３によって遮断されるとともに、制御部３１から出力されるリセット信号ＲＳがバッファ３４によって遮断される。

【0025】

次いで、ステップＳ１０５では、制御部３１は、電源状態信号ＰＳＳに基づいて、コンピュータ１０の電源が投入されているか否かを判定する。コンピュータ１０の電源が投入済みであるときは（ステップＳ１０５：Ｙｅｓ）、処理はステップＳ１１０へ進み、コンピュータ１０の電源が投入されていないときは（ステップＳ１０５：Ｎｏ）、処理はステップＳ１２０へ進む。

【0026】

ステップＳ１１０では、制御部３１は、メモリ３２に記憶されている制御シーケンスを実行する。ここで、ステップＳ１１０で制御シーケンスが実行されるときには、バッファ３３，３４がハイインピーダンス状態にあるため、制御部３１から電源供給部４０への出力が遮断された状態でＰＬＤ３０内で第一シーケンスの実行が完了するとともに、制御部３１から制御対象デバイス５０への出力が遮断された状態でＰＬＤ３０内で第二シーケンスの実行が完了する。このように、制御部３１は、コンピュータ１０の電源が投入されているときは（ステップＳ１０５：Ｙｅｓ）、制御部３１から電源供給部４０への出力が遮断された状態で（ステップＳ１００）ＰＬＤ３０内で第一シーケンスの実行を完了することにより、電源供給部４０に第一シーケンスに従った処理を実行させない。また、制御部３１は、コンピュータ１０の電源が投入されているときは（ステップＳ１０５：Ｙｅｓ）、制御部３１から制御対象デバイス５０への出力が遮断された状態で（ステップＳ１００）ＰＬＤ３０内で第二シーケンスの実行を完了することにより、制御対象デバイス５０を再起動させない。

【0027】

ステップＳ１１０の処理が完了した後、ステップＳ１１５では、制御部３１は、バッファ３３，３４へのハイインピーダンス制御信号ＨＣＳの出力を停止してバッファ３３，３４のハイインピーダンスを無効にする。これにより、ステップＳ１１５では、バッファ３３，３４がローインピーダンス状態となるため、制御部３１から出力される電源制御信号ＰＣＳが電源供給部４０に入力されるようになるとともに、制御部３１から出力されるリセット信号ＲＳが制御対象デバイス５０に入力されるようになる。ステップＳ１１５の処理後、図２に示すフローチャートは終了する。

【0028】

一方で、ステップＳ１２０では、制御部３１は、バッファ３３，３４へのハイインピーダンス制御信号ＨＣＳの出力を停止してバッファ３３，３４のハイインピーダンスを無効にする。

【0029】

ステップＳ１２０でバッファ３３，３４のハイインピーダンスが無効になった後、ステップＳ１２５では、制御部３１は、メモリ３２に記憶されている制御シーケンスを実行する。ステップＳ１２５の処理後、図２に示すフローチャートは終了する。

【0030】

＜コンピュータにおけるタイミングチャート＞
図３は、本開示の実施例１のコンピュータにおけるタイミングチャートの一例である。以下、コンピュータ１０の電源が投入されていないとき（電源未投入時）のタイミングチャートと、コンピュータ１０の電源が投入されているとき（電源投入済時）のタイミングチャートとに分けて説明する。

【0031】

＜電源未投入時＞
図３の電源未投入時において、ＰＬＤ３０の内部論理回路の構成の更新が開始されると（ＰＬＤ：設定更新開始）、制御部３１はバッファ３３，３４のハイインピーダンスを有効にする（ステップＳ１００）。

【0032】

次いで、時刻ｔ１１では、コンピュータ１０の電源が投入されていないため（ステップＳ１０５：Ｎｏ）、制御部３１はバッファ３３，３４のハイインピーダンスを無効にする（ステップＳ１２０）。バッファ３３，３４のハイインピーダンスが有効になっている間は、電源制御信号ＰＣＳ及びリセット信号ＲＳはＰＬＤ３０の外部に現れない。プルアップ電源Ｖ１，Ｖ２が投入されていないため、電源供給部４０の入力レベル及び制御対象デバイス５０の入力レベルはＬｏｗレベルとなる。

【0033】

次いで、時刻ｔ１２では、バッファ３３，３４のハイインピーダンスが無効になっている状態で、制御部３１は、制御シーケンスの実行を開始する（ステップＳ１２５）。バッファ３３，３４のハイインピーダンスが無効になっている間は、制御部３１から出力される電源制御信号ＰＣＳ及びリセット信号ＲＳがバッファ３３，３４によって遮断されずにＰＬＤ３０の外部に現れるため、電源制御信号ＰＣＳが電源供給部４０に入力されるとともに、リセット信号ＲＳが制御対象デバイス５０に入力される。

【0034】

ＰＬＤ３０の内部で制御シーケンスを実行中の制御部３１は、第一シーケンスに従って、時刻ｔ１２でＬｏｗレベルＰＣＳを出力し、時刻ｔ１３でＨｉｇｈレベルＰＣＳを出力する。また、ＰＬＤ３０の内部で制御シーケンスを実行中の制御部３１は、第二シーケンスに従って、時刻ｔ１２でＬｏｗレベルＲＳを出力し、時刻ｔ１４でＨｉｇｈレベルＲＳを出力する。

【0035】

そして、時刻ｔ１５では、バッファ３３，３４のハイインピーダンスが無効になっている状態で、制御部３１は、制御シーケンスの実行を完了する。

【0036】

＜電源投入済時＞
図３の電源投入済時において、ＰＬＤ３０の内部論理回路の構成の更新が開始されると（ＰＬＤ：設定更新開始）、制御部３１はバッファ３３，３４のハイインピーダンスを有効にする（ステップＳ１００）。

【0037】

次いで、時刻ｔ２１では、コンピュータ１０の電源が投入されているため（ステップＳ１０５：Ｙｅｓ）、バッファ３３，３４のハイインピーダンスが有効になっている状態で、制御部３１は、制御シーケンスの実行を開始する（ステップＳ１１０）。バッファ３３，３４のハイインピーダンスが有効になっている間は、制御部３１からの出力はバッファ３３，３４によって遮断されるため、制御部３１から出力される電源制御信号ＰＣＳ及びリセット信号ＲＳはＰＬＤ３０の外部に現れない。

【0038】

よって、ＰＬＤ３０の内部で制御シーケンスを実行中の制御部３１が第一シーケンスに従って時刻ｔ２１で出力したＬｏｗレベルＰＣＳ、及び、ＰＬＤ３０の内部で制御シーケンスを実行中の制御部３１が第一シーケンスに従って時刻ｔ２２で出力したＨｉｇｈレベルＰＣＳは、電源供給部４０に入力されない。

【0039】

また、ＰＬＤ３０の内部で制御シーケンスを実行中の制御部３１が第二シーケンスに従って時刻ｔ２１で出力したＬｏｗレベルＲＳ、及び、ＰＬＤ３０の内部で制御シーケンスを実行中の制御部３１が第二シーケンスに従って時刻ｔ２３で出力したＨｉｇｈレベルＲＳは、制御対象デバイス５０に入力されない。

【0040】

次いで、時刻ｔ２４では、バッファ３３，３４のハイインピーダンスが有効になっている状態で、制御部３１は、制御シーケンスの実行を完了する。

【0041】

バッファ３３，３４のハイインピーダンスが有効になっている期間では、プルアップ電源Ｖ１，Ｖ２が投入されているため、電源供給部４０の入力レベル及び制御対象デバイス５０の入力レベルはＨｉｇｈレベルに維持される。

【0042】

そして、時刻ｔ２５では、制御部３１はバッファ３３，３４のハイインピーダンスを無効にする（ステップＳ１１５）。

【0043】

以上、実施例１について説明した。

【0044】

［実施例２］
以下、実施例１と異なる点について説明する。

【0045】

＜コンピュータにおける処理手順＞
図４は、本開示の実施例２のコンピュータにおける処理手順の一例を示すフローチャートである。図４に示すフローチャートは、ＣＰＵ２０によってＰＬＤ３０の内部論理回路の構成が更新されるときに開始される。

【0046】

ステップＳ１００の処理後、処理はステップＳ１０５へ進む。

【0047】

ステップＳ１０５においてコンピュータ１０の電源が投入済みであるときは（ステップＳ１０５：Ｙｅｓ）、処理はステップＳ２００へ進み、ステップＳ１０５においてコンピュータ１０の電源が投入されていないときは（ステップＳ１０５：Ｎｏ）、処理はステップＳ１２０へ進む。

【0048】

ステップＳ２００では、制御部３１は、メモリ３２に記憶されている制御シーケンスの実行をスキップする。つまり、ステップＳ２００では、制御シーケンスが実行されない。このように、制御部３１は、コンピュータ１０の電源が投入されているときは（ステップＳ１０５：Ｙｅｓ）、制御部３１から電源供給部４０への出力が遮断された状態で（ステップＳ１００）第一シーケンスの実行をスキップすることにより、電源供給部４０に第一シーケンスに従った処理を実行させない。また、制御部３１は、コンピュータ１０の電源が投入されているときは（ステップＳ１０５：Ｙｅｓ）、制御部３１から制御対象デバイス５０への出力が遮断された状態で（ステップＳ１００）第二シーケンスの実行をスキップすることにより、制御対象デバイス５０を再起動させない。

【0049】

ステップＳ２００の処理後、処理はステップＳ１１５へ進む。

【0050】

＜コンピュータにおけるタイミングチャート＞
図５は、本開示の実施例２のコンピュータにおけるタイミングチャートの一例である。コンピュータ１０の電源が投入されていないとき（電源未投入時）のタイミングチャートについては実施例１と同一であるため説明を省略する。以下、コンピュータ１０の電源が投入されているとき（電源投入済時）のタイミングチャートについて説明する。

【0051】

＜電源投入済時＞
図５の電源投入済時において、ＰＬＤ３０の内部論理回路の構成の更新が開始されると（ＰＬＤ：設定更新開始）、制御部３１はバッファ３３，３４のハイインピーダンスを有効にする（ステップＳ１００）。

【0052】

次いで、時刻ｔ３１では、コンピュータ１０の電源が投入されているため（ステップＳ１０５：Ｙｅｓ）、バッファ３３，３４のハイインピーダンスが有効になっている状態で、制御部３１は、制御シーケンスの実行をスキップする（ステップＳ２００）。また、時刻ｔ３１では、制御部３１は、初期状態のＬｏｗレベルＰＣＳをＨｉｇｈレベルＰＣＳに変更し、初期状態のＬｏｗレベルＲＳをＨｉｇｈレベルＲＳに変更する。

【0053】

バッファ３３，３４のハイインピーダンスが有効になっている期間では、プルアップ電源Ｖ１，Ｖ２が投入されているため、電源供給部４０の入力レベル及び制御対象デバイス５０の入力レベルはＨｉｇｈレベルに維持される。

【0054】

そして、時刻ｔ３２では、制御部３１はバッファ３３，３４のハイインピーダンスを無効にする（ステップＳ１１５）。

【0055】

以上、実施例２について説明した。

【0056】

以上のように、本開示のコンピュータ（実施例のコンピュータ１０）は、メモリ（実施例のメモリ３２）を有するプログラマブルロジックデバイス（実施例のＰＬＤ３０）と、電源供給部（実施例の電源供給部４０）とを有する。メモリは、コンピュータの電源を落とした後にコンピュータの電源を再投入する第一シーケンスを記憶する。電源供給部は、第一シーケンスに基づいたプログラマブルロジックデバイスからの制御に従ってコンピュータへの電源供給を行う。プログラマブルロジックデバイスは、プログラマブルロジックデバイスの内部論理回路の構成が更新されるときに、コンピュータの電源が投入されているか否かを判定する。そして、プログラマブルロジックデバイスは、コンピュータの電源が投入されていないときは、電源供給部に第一シーケンスに従った処理を実行させる一方で、コンピュータの電源が投入されているときは、電源供給部に第一シーケンスに従った処理を実行させない。

【0057】

例えば、プログラマブルロジックデバイスは、コンピュータの電源が投入されているときは、プログラマブルロジックデバイスから電源供給部への出力が遮断された状態でプログラマブルロジックデバイス内で第一シーケンスの実行を完了することにより、電源供給部に第一シーケンスに従った処理を実行させない。

【0058】

また例えば、プログラマブルロジックデバイスは、コンピュータの電源が投入されているときは、プログラマブルロジックデバイスから電源供給部への出力が遮断された状態で第一シーケンスの実行をスキップすることにより、電源供給部に第一シーケンスに従った処理を実行させない。

【0059】

こうすることで、コンピュータの電源断を発生させることなくプログラマブルロジックデバイスの内部論理回路の構成を更新できる。

【0060】

また、本開示のコンピュータは、リセット信号に基づいて再起動するデバイス（実施例の制御対象デバイス５０）を有する。また、メモリは、リセット信号を制御する第二シーケンスを記憶する。そして、プログラマブルロジックデバイスは、コンピュータの電源が投入されていないときは、デバイスを再起動させる一方で、コンピュータの電源が投入されているときは、デバイスを再起動させない。

【0061】

例えば、プログラマブルロジックデバイスは、コンピュータの電源が投入されているときは、プログラマブルロジックデバイスからデバイスへの出力が遮断された状態でプログラマブルロジックデバイス内で第二シーケンスの実行を完了することにより、デバイスを再起動させない。

【0062】

また例えば、プログラマブルロジックデバイスは、コンピュータの電源が投入されているときは、プログラマブルロジックデバイスからデバイスへの出力が遮断された状態で第二シーケンスの実行をスキップすることにより、デバイスを再起動させない。

【0063】

こうすることで、コンピュータの電源断を発生させることなくデバイスを再起動させることができる。

【符号の説明】

【0064】

１０ コンピュータ
２０ ＣＰＵ
３０ ＰＬＤ
３１ 制御部
３２ メモリ
３３，３４ バッファ
４０ 電源供給部
５０ 制御対象デバイス
Ｖ１，Ｖ２ プルアップ電源
Ｒ１，Ｒ２ プルアップ抵抗

【図1】

【図2】

【図3】

【図4】

【図5】