(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023184334
(43)【公開日】2023-12-28
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20231221BHJP
H01L 21/3205 20060101ALI20231221BHJP
H01L 21/8234 20060101ALI20231221BHJP
H01L 27/00 20060101ALI20231221BHJP
【ＦＩ】
H01L27/04 P
H01L21/88 Z
H01L27/06 102A
H01L27/088 E
H01L27/088 H
H01L27/00 301B
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2022098418
(22)【出願日】2022-06-17
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(72)【発明者】
【氏名】位田 友哉
【テーマコード（参考）】
5F033
5F038
5F048
【Ｆターム（参考）】
5F033HH18
5F033HH19
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5F033HH34
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5F033KK18
5F033KK19
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5F033QQ25
5F033QQ48
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5F033VV16
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5F048CB03
5F048CB04
(57)【要約】 （修正有）
【課題】トランジスタの動作を高速にしつつ、抵抗素子を微細化する半導体装置を提供する。
【解決手段】半導体装置において、連続した蛇行形状を有している抵抗部材ＧＲの両端のコンタクト領域ＧＲｃ１、ＧＲｃ２は、夫々ゲート抵抗素子ＧＲＥＳの形成領域の対角位置に配置され、夫々コンタクトＣＳ１、ＣＳ２を介して配線層Ｄ０のコンタクト領域Ｄ０ｃ１、Ｄ０ｃ２に電気的に接続されている。抵抗部材ＧＲ及び配線層Ｄ０～Ｄ５において、形成領域の対角位置と中心付近とを交互に行き来して蛇行しながら配線されているゲート抵抗素子は、抵抗部材だけでなく、その上に積層された配線層も蛇行しているので、配線距離が長くなる。その結果、ゲート抵抗素子ＧＲＥＳは、シート抵抗の小さい材料で構成され、かつ、平面レイアウト面積が小さくても、所望の範囲の抵抗値に容易にし、配線層の数を減らし、トランジスタの動作を高速にしつつ、半導体装置を微細化する。
【選択図】図６
【解決手段】半導体装置において、連続した蛇行形状を有している抵抗部材ＧＲの両端のコンタクト領域ＧＲｃ１、ＧＲｃ２は、夫々ゲート抵抗素子ＧＲＥＳの形成領域の対角位置に配置され、夫々コンタクトＣＳ１、ＣＳ２を介して配線層Ｄ０のコンタクト領域Ｄ０ｃ１、Ｄ０ｃ２に電気的に接続されている。抵抗部材ＧＲ及び配線層Ｄ０～Ｄ５において、形成領域の対角位置と中心付近とを交互に行き来して蛇行しながら配線されているゲート抵抗素子は、抵抗部材だけでなく、その上に積層された配線層も蛇行しているので、配線距離が長くなる。その結果、ゲート抵抗素子ＧＲＥＳは、シート抵抗の小さい材料で構成され、かつ、平面レイアウト面積が小さくても、所望の範囲の抵抗値に容易にし、配線層の数を減らし、トランジスタの動作を高速にしつつ、半導体装置を微細化する。
【選択図】図６
【特許請求の範囲】
【請求項1】
基板と、
前記基板の表面上方に設けられた第1金属層をゲート電極として含むトランジスタと、
前記第１金属層と同一材料で構成され前記基板の表面と略平行な面内の第1方向に延伸する第１～第３細長部材、並びに、前記第１金属層と同一材料で構成され前記第１方向に交差する第２方向に延伸し前記第１～第３細長部材の端部間を接続する第１および第２接続部材を含む第１配線層と、
前記第１金属層の上方に設けられ、前記第1または第２方向の一方に延伸する第４～第６細長部材、並びに、前記第４～第６細長部材と同一材料で構成され前記第1または第２方向の他方に延伸し前記第４～第６細長部材の端部間を接続する第３および第４接続部材を含む第２配線層と、を備え、
前記第１および第２配線層の一端部は電気的に接続されている、半導体装置。
前記基板の表面上方に設けられた第1金属層をゲート電極として含むトランジスタと、
前記第１金属層と同一材料で構成され前記基板の表面と略平行な面内の第1方向に延伸する第１～第３細長部材、並びに、前記第１金属層と同一材料で構成され前記第１方向に交差する第２方向に延伸し前記第１～第３細長部材の端部間を接続する第１および第２接続部材を含む第１配線層と、
前記第１金属層の上方に設けられ、前記第1または第２方向の一方に延伸する第４～第６細長部材、並びに、前記第４～第６細長部材と同一材料で構成され前記第1または第２方向の他方に延伸し前記第４～第６細長部材の端部間を接続する第３および第４接続部材を含む第２配線層と、を備え、
前記第１および第２配線層の一端部は電気的に接続されている、半導体装置。
【請求項2】
前記第１接続部材は、前記第１および第２細長部材の一端同士を接続し、
前記第２接続部材は、前記第２細長部材の他端と前記第３細長部材の一端との間を接続し、
前記第３接続部材は、前記第４および第５細長部材の一端同士を接続し、
前記第４接続部材は、前記第５細長部材の他端と前記第６細長部材の一端との間を接続し、
前記第１細長部材の他端と前記第４細長部材の他端とが電気的に接続されている、請求項１に記載の半導体装置。
前記第２接続部材は、前記第２細長部材の他端と前記第３細長部材の一端との間を接続し、
前記第３接続部材は、前記第４および第５細長部材の一端同士を接続し、
前記第４接続部材は、前記第５細長部材の他端と前記第６細長部材の一端との間を接続し、
前記第１細長部材の他端と前記第４細長部材の他端とが電気的に接続されている、請求項１に記載の半導体装置。
【請求項3】
前記第１細長部材の他端と前記第４細長部材の他端との間を電気的に接続するコンタクトをさらに備えている、請求項２に記載の半導体装置。
【請求項4】
前記第１～第６細長部材および前記第１～第４接続部材は抵抗素子である、請求項１に記載の半導体装置。
【請求項5】
前記基板の表面の上方からの平面視において、前記第１～第３細長部材および前記第１および第２接続部材は蛇行状または渦巻き状の形状を有しており、
前記基板の表面の上方からの平面視において、前記第４～第６細長部材および前記第３および第４接続部材も蛇行状または渦巻き状の形状を有している、請求項１から請求項４のいずれか一項に記載の半導体装置。
前記基板の表面の上方からの平面視において、前記第４～第６細長部材および前記第３および第４接続部材も蛇行状または渦巻き状の形状を有している、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項6】
前記第２配線層は、互いに電気的に分離された複数の配線を含む、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項7】
前記第２配線層の上方に設けられ、前記第1または第２方向の一方に延伸する第７～第９細長部材、並びに、前記第７～第９細長部材と同一材料で構成され前記第1または第２方向の他方に延伸し前記第７～第９細長部材の端部間を接続する第５および第６接続部材を含む第３配線層をさらに備え、
前記第２および第３配線層の端部は電気的に接続されている、請求項１から請求項４のいずれか一項に記載の半導体装置。
前記第２および第３配線層の端部は電気的に接続されている、請求項１から請求項４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体装置に関する。
【背景技術】
【0002】
近年、トランジスタのゲート電極の材料として、金属シリサイドからさらに低抵抗な金属材料が用いられる場合がある。この場合、トランジスタの動作は高速化するものの、ゲート電極と同一材料で構成される抵抗素子のレイアウト面積は増大してしまう。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－１８７８６４号公報
【特許文献2】特開２０２１－０７２３６５号公報
【特許文献3】米国特許第１０９５８２５０号公報
【特許文献4】米国特許第９９６０１１６号公報
【特許文献5】米国特許第８０９３９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
トランジスタの動作を高速にしつつ、抵抗素子を微細化することができる半導体装置を提供する。
【課題を解決するための手段】
【0005】
本実施形態による半導体装置は、基板を備える。トランジスタは、基板の表面上方に設けられた第1金属層をゲート電極として含む。第１配線層は、第１金属層と同一材料で構成され基板の表面と略平行な面内の第1方向に延伸する第１～第３細長部材、並びに、第１金属層と同一材料で構成され第１方向に交差する第２方向に延伸し第１～第３細長部材の端部間を接続する第１および第２接続部材を含む。第２配線層は、第１金属層の上方に設けられ、第1または第２方向の一方に延伸する第４～第６細長部材、並びに、第４～第６細長部材と同一材料で構成され第1または第２方向の他方に延伸し第４～第６細長部材の端部間を接続する第３および第４接続部材を含む。第１および第２配線層の一端部は電気的に接続されている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態による半導体装置の構成例を示す断面図。
【図2】ゲート抵抗素子の構成をより詳細に示す断面図。
【図3】ゲート抵抗素子の抵抗部材の構成を示す平面図。
【図4】ゲート抵抗素子の配線層の構成を示す平面図。
【図5】ゲート抵抗素子の配線層の構成を示す平面図。
【図6】ゲート抵抗素子の全体の構成例を示す概略斜視図。
【図7】第２実施形態による配線層の構成を示す平面図。
【図8】ゲート抵抗素子の全体の構成例を示す概略斜視図。
【図9】第２実施形態の変形例によるゲート抵抗素子の全体の構成例を示す概略斜視図。
【図10】第３実施形態による半導体装置の構成例を示す断面図。
【図11】第３実施形態による半導体装置の構成例を示す断面図。
【図12】第１実施形態による半導体装置の製造方法の一例を示す断面図。
【図13】第１実施形態による半導体装置の製造方法の一例を示す断面図。
【図14】第２実施形態による半導体装置の製造方法の一例を示す断面図。
【図22】上記実施形態のいずれかを適用した半導体装置の構成例を示すブロック図。
【図23】メモリセルアレイの回路構成の一例を示す回路図。
【図24】半導体記憶装置の構成例を示す断面図。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
（第１実施形態）
図１は、第１実施形態による半導体装置の構成例を示す断面図である。本実施形態では、半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。半導体装置１は、貼合面Ｆ１において互いに貼合されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を有するＣＭＯＳチップＣＨ１とメモリセルアレイＭＣＡを有するセルアレイチップＣＨ２とを備える。
図１は、第１実施形態による半導体装置の構成例を示す断面図である。本実施形態では、半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。半導体装置１は、貼合面Ｆ１において互いに貼合されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を有するＣＭＯＳチップＣＨ１とメモリセルアレイＭＣＡを有するセルアレイチップＣＨ２とを備える。
【0009】
ＣＭＯＳチップＣＨ１は、基板１０と、超低電圧トランジスタＶＬＶＴと、低電圧トランジスタＬＶＴと、高電圧トランジスタＨＶＴと、拡散抵抗素子ＤＲＥＳと、ゲート抵抗素子ＧＲＥＳと、容量素子ＣＡＰと、メモリセルアレイＭＣＡと、多層配線層３０、１３０とを備える。
【0010】
超低電圧トランジスタＶＬＶＴ、低電圧トランジスタＬＶＴおよび高電圧トランジスタＨＶＴ（以下、まとめて、トランジスタＶＬＶＴ、ＬＶＴ、ＨＶＴともいう）は、基板１０上に設けられた半導体素子の一例である。基板１０は、例えば、シリコン基板である。基板１０の表面には、素子分離部２０（ＳＴＩ（Shallow Trench Isolation））が設けられており、アクティブエリアを区画している。トランジスタＶＬＶＴ、ＬＶＴ、ＨＶＴは、基板１０の表面のアクティブエリアに設けられている。トランジスタＶＬＶＴ、ＬＶＴ、ＨＶＴは、それぞれ、基板１０の表面上に設けられたゲート絶縁膜（図示せず）と、ゲート絶縁膜上に設けられたゲート電極Ｇと、ゲート電極Ｇの一方側の基板１０に設けられたソース拡散層と、ゲート電極Ｇの他方側の基板１０に設けられたドレイン拡散層とを有する。ゲート電極Ｇは、第１金属層としてのタングステン、チタン、窒化チタン等の低抵抗材料、あるいは、それらの積層膜で構成されている。ゲート電極Ｇにこのような低抵抗材料が用いられることによって、トランジスタＶＬＶＴ、ＬＶＴ、ＨＶＴの高速動作が可能になる。
【0011】
拡散抵抗素子ＤＲＥＳは、トランジスタＶＬＶＴ、ＬＶＴ、ＨＶＴのソース拡散層およびドレイン拡散層と同じ不純物拡散層で構成された抵抗素子でよい。拡散抵抗素子ＤＲＥＳは、基板１０の表面に導入された不純物によって所定範囲の抵抗値に設定されている。勿論、拡散抵抗素子ＤＲＥＳは、ソース拡散層およびドレイン拡散層とは異なる不純物拡散層で構成されもよい。
【0012】
ゲート抵抗素子ＧＲＥＳは、ゲート電極Ｇと同一材料層に形成され、同一材料で構成されている抵抗部材ＧＲを含む。この場合、抵抗部材ＧＲは、ゲート電極Ｇと同様に低抵抗であるため、所定範囲の抵抗値を得るためには細長く形成する必要があり、レイアウト面積の増大に繋がる。そこで、本実施形態では、ゲート抵抗素子ＧＲＥＳは、抵抗部材ＧＲだけでなく、多層配線層３０の配線層も抵抗部材として含める。ゲート抵抗素子ＧＲＥＳのより詳細な構成については、後述する。
【0013】
容量素子ＣＡＰは、多層配線層３０の配線層と同じ層に設けられた電極Ｅ１および電極Ｅ２を備える。電極Ｅ１、Ｅ２は、例えば、後述する配線層Ｄ０～Ｄ５と同一材料層に形成され、同一材料で構成されている。電極Ｅ１と電極Ｅ２との間には、絶縁層ＩＬＤ０が介在しており電極Ｅ１と電極Ｅ２との間を絶縁している。
【0014】
ゲート電極Ｇおよび抵抗部材ＧＲの周囲には、絶縁材料からなるスペーサまたはライナ層が設けられていてもよい。
【0015】
トランジスタＶＬＶＴ、ＬＶＴ、ＨＶＴ、拡散抵抗素子ＤＲＥＳ、ゲート抵抗素子ＧＲＥＳ上には、多層配線層３０が設けられている。多層配線層３０は、複数の配線層Ｄ０～Ｄ５と、複数の絶縁層ＩＬＤ０～ＩＬＤ２と、複数のコンタクトＣＳ、Ｖ０～Ｖ４とを備えている。
【0016】
配線層Ｄ０～Ｄ５は、基板１０の表面に対して略垂直方向（Ｚ方向）に積層されている。配線層Ｄ０～Ｄ５は、それぞれ所望のレイアウトにパターニングされており、任意の配線またはコンタクトに接続されている。配線層Ｄ０～Ｄ５には、例えば、タングステン、銅等の低抵抗金属材料が用いられている。
【0017】
配線層Ｄ０～Ｄ５間には、絶縁層ＩＬＤ０～ＩＬＤ２のいずれかが介在している。絶縁層ＩＬＤ０には、例えば、シリコン酸化膜（ＳｉＯ２）が用いられている。絶縁層ＩＬＤ１には、例えば、シリコン窒化膜（ＳｉＮ）が用いられている。絶縁層ＩＬＤ２には、例えば、シリコン炭窒化膜（ＳｉＣＮ）が用いられている。
【0018】
コンタクトＣＳ、Ｖ０～Ｖ４は、絶縁層ＩＬＤ０～ＩＬＤ２を貫通して、基板１０と配線層Ｄ０との間、あるいは、配線層Ｄ０～Ｄ５間を電気的に接続する。コンタクトＣＳ、Ｖ０～Ｖ４には、例えば、タングステン、銅等の低抵抗金属材料が用いられている。
【0019】
セルアレイチップＣＨ２は、基板１１０と、メモリセルアレイＭＣＡと、多層配線層１３０と、金属層１５０とを備える。基板１１０は、例えば、シリコン基板である。メモリセルアレイＭＣＡは、基板１１０上に設けられており、複数のメモリセルが立体的に配列された立体型メモリセルアレイでよい。
【0020】
多層配線層１３０は、多層配線層３０と同様に、複数の配線層と、複数の絶縁層と、複数のコンタクトとを備えている。多層配線層１３０は、セルアレイチップＣＨ２に形成されたメモリセルアレイＭＣＡ等の半導体素子とＣＭＯＳチップＣＨ１との間を電気的に接続する。多層配線層１３０の貼合面Ｆ１において露出された配線層またはパッドは、ＣＭＯＳチップＣＨ１側の多層配線層３０の配線層Ｄ５と接合されている。これにより、ＣＭＯＳチップＣＨ１のトランジスタＶＬＶＴ、ＬＶＴ、ＨＶＴ、拡散抵抗素子ＤＲＥＳ、ゲート抵抗素子ＧＲＥＳ等の半導体素子は、セルアレイチップＣＨ２のメモリセルアレイＭＣＡに電気的に接続される。
【0021】
図２は、ゲート抵抗素子ＧＲＥＳの構成をより詳細に示す断面図である。図３は、ゲート抵抗素子ＧＲＥＳの抵抗部材ＧＲの構成を示す平面図である。ゲート抵抗素子ＧＲＥＳの抵抗部材ＧＲは、素子分離部２０上に設けられており、図３に示すように、基板１０の表面Ｆ１の上方からの平面視において蛇行している。尚、図３において、複数のコンタクトＣＳを区別するために、コンタクトＣＳ１、ＣＳ２としている。
【0022】
図３に示すように、抵抗部材ＧＲは、複数の細長部材ＧＲｘ１～ＧＲｘ５と、複数の接続部材ＧＲｙ１～ＧＲｙ４と、コンタクト領域ＧＲｃ１、ＧＲｃ２とを含む。抵抗部材ＧＲは、ゲート電極Ｇと同一材料層において同一材料で構成されている。
【0023】
細長部材ＧＲｘ１～ＧＲｘ５は、基板１０の表面Ｆ１と略平行な面内のＸ方向に延伸する部材である。細長部材ＧＲｘ１～ＧＲｘ５は、Ｘ方向に長辺または長径を有する長方形または楕円形等でよい。
【0024】
接続部材ＧＲｙ１～ＧＲｙ４は、表面Ｆ１と略平行な面内においてＸ方向に交差するＹ方向に延伸し、細長部材ＧＲｘ１～ＧＲｘ５の端部間を接続する。例えば、接続部材ＧＲｙ１は、細長部材ＧＲｘ１、ＧＲｘ２の一端同士を接続する。接続部材ＧＲｙ２は、細長部材ＧＲｘ２の他端と細長部材ＧＲｘ３の一端との間を接続する。接続部材ＧＲｙ３は、細長部材ＧＲｘ３の他端と細長部材ＧＲｘ４の一端との間を接続する。接続部材ＧＲｙ４は、細長部材ＧＲｘ４の他端と細長部材ＧＲｘ５の一端との間を接続する。
【0025】
コンタクト領域ＧＲｃ１は、細長部材ＧＲｘ１の他端に接続されており、コンタクトＣＳ１と抵抗部材ＧＲとの間を電気的に接続する。コンタクト領域ＧＲｃ２は、細長部材ＧＲｘ５の他端に接続されており、他のコンタクトＣＳ２と抵抗部材ＧＲとの間を電気的に接続する。コンタクト領域ＧＲｃ１、ＧＲｃ２は、それぞれコンタクトＣＳ１、ＣＳ２を介して、抵抗部材ＧＲの上方にある配線層Ｄ０の端部に電気的に接続されている。
【0026】
このように、本実施形態では、Ｘ方向に長手方向を有する細長部材ＧＲｘ１～ＧＲｘ５がＹ方向に配列されており、Ｙ方向に延伸する接続部材ＧＲｙ１～ＧＲｙ４が細長部材ＧＲｘ１～ＧＲｘ５の端部を交互に接続する。これにより、抵抗部材ＧＲは、Ｚ方向から見た平面視において、蛇行しているように構成される。
【0027】
図４は、ゲート抵抗素子ＧＲＥＳの配線層Ｄ０の構成を示す平面図である。ゲート抵抗素子ＧＲＥＳの配線層Ｄ０は、図２に示すように、抵抗部材ＧＲの上方に設けられており、抵抗部材ＧＲの上方に重複している。図４に示すように、配線層Ｄ０は、基板１０の表面Ｆ１の上方からの平面視において蛇行しており、抵抗部材ＧＲ（例えば、Ｔｉ/ＴｉＮ/Ｗの積層膜）と同程度の低抵抗金属材料（例えば、タングステン）で構成されている。従って、配線層Ｄ０も、抵抗部材ＧＲと同様にゲート抵抗素子ＧＲＥＳの抵抗部材として機能する。
【0028】
図４に示すように、配線層Ｄ０は、複数の細長部材Ｄ０ｘ１～Ｄ０ｘ６と、複数の接続部材Ｄ０ｙ１～Ｄ０ｙ４と、コンタクト領域Ｄ０ｃ１～Ｄ０ｃ４とを含む。細長部材Ｄ０ｘ１～Ｄ０ｘ６は、Ｘ方向に延伸する部材である。細長部材Ｄ０ｘ１～Ｄ０ｘ６は、Ｘ方向に長辺または長径を有する長方形または楕円形等でよい。
【0029】
接続部材Ｄ０ｙ１～Ｄ０ｙ４は、Ｙ方向に延伸し、細長部材Ｄ０ｘ１～Ｄ０ｘ５の端部間を接続する。例えば、接続部材Ｄ０ｙ１は、細長部材Ｄ０ｘ１、Ｄ０ｘ２の一端同士を接続する。接続部材Ｄ０ｙ２は、細長部材Ｄ０ｘ２の他端と細長部材Ｄ０ｘ３の一端との間を接続する。接続部材Ｄ０ｙ３は、細長部材Ｄ０ｘ４、Ｄ０ｘ５の一端同士を接続する。接続部材Ｄ０ｙ４は、細長部材Ｄ０ｘ５の他端と細長部材Ｄ０ｘ６の一端との間を接続する。
【0030】
配線層Ｄ０は、細長部材Ｄ０ｘ１～Ｄ０ｘ３および接続部材Ｄ０ｙ１、Ｄ０ｙ２で構成される配線層Ｄ０＿１と、細長部材Ｄ０ｘ４～Ｄ０ｘ６および接続部材Ｄ０ｙ３、Ｄ０ｙ４で構成される配線層Ｄ０＿２とを有する。これらの２つの配線層Ｄ０＿１、Ｄ０＿２は互いに電気的に分離されている。配線層Ｄ０＿１は、コンタクト領域Ｄ０ｃ１を介して、抵抗部材ＧＲの一端のコンタクト領域ＧＲｃ１に電気的に接続される。配線層Ｄ０＿２は、コンタクト領域Ｄ０ｃ２を介して、抵抗部材ＧＲの他端のコンタクト領域ＧＲｃ２に電気的に接続される。
【0031】
コンタクト領域Ｄ０ｃ１は、細長部材Ｄ０ｘ１の他端に接続されており、コンタクトＣＳ１と配線層Ｄ０＿１との間を電気的に接続する。図２に示すように、コンタクトＣＳは、絶縁層ＩＬＤ０を貫通して抵抗部材ＧＲに接続されている。従って、コンタクト領域Ｄ０ｃ１は、コンタクトＣＳ１を介してコンタクト領域ＧＲｃ１に電気的に接続されている。即ち、配線層Ｄ０＿１の一端（Ｄ０ｃ１）は、図３の抵抗部材ＧＲの一端（ＧＲｃ１）に電気的に接続されている。
【0032】
コンタクト領域Ｄ０ｃ２は、細長部材Ｄ０ｘ６の他端に接続されており、コンタクトＣＳ２と配線層Ｄ０＿２との間を電気的に接続する。コンタクト領域Ｄ０ｃ２は、コンタクトＣＳ２を介してコンタクト領域ＧＲｃ２に電気的に接続されている。即ち、配線層Ｄ０＿２の他端（Ｄ０ｃ２）は、図３の抵抗部材ＧＲの他端（ＧＲｃ２）に電気的に接続されている。
【0033】
コンタクト領域Ｄ０ｃ３は、細長部材Ｄ０ｘ３の他端に接続されており、コンタクトＶ０＿１と配線層Ｄ０＿１との間を電気的に接続する。コンタクト領域Ｄ０ｃ４は、細長部材Ｄ０ｘ４の他端に接続されており、コンタクトＶ０＿２と配線層Ｄ０＿２との間を電気的に接続する。コンタクト領域Ｄ０ｃ３、Ｄ０ｃ４は、それぞれコンタクトＶ０＿１、Ｖ０＿２を介して、配線層Ｄ０の上方にある配線層Ｄ１に電気的に接続されている。
【0034】
このように、本実施形態では、Ｘ方向に長手方向を有する細長部材Ｄ０ｘ１～Ｄ０ｘ６がＹ方向に配列されており、Ｙ方向に延伸する接続部材Ｄ０ｙ１～Ｄ０ｙ４が細長部材Ｄ０ｘ１～Ｄ０ｘ６の端部を交互に連続的に接続する。これにより、配線層Ｄ０は、Ｚ方向から見た平面視において、蛇行しているように構成される。
【0035】
図５は、ゲート抵抗素子ＧＲＥＳの配線層Ｄ１の構成を示す平面図である。ゲート抵抗素子ＧＲＥＳの配線層Ｄ１は、図２に示すように、抵抗部材ＧＲおよび配線層Ｄ１の上方に設けられており、図５に示すように、基板１０の表面Ｆ１の上方からの平面視において蛇行しており、かつ、抵抗部材ＧＲおよび配線層Ｄ１の上方に重複している。配線層Ｄ１は、配線層Ｄ０と同様に低抵抗金属材料（例えば、タングステン）で構成されている。従って、配線層Ｄ１も、抵抗部材ＧＲおよび配線層Ｄ０と同様にゲート抵抗素子ＧＲＥＳの抵抗部材として機能する。
【0036】
図５に示すように、配線層Ｄ１は、複数の細長部材Ｄ１ｘ１～Ｄ１ｘ６と、複数の接続部材Ｄ１ｙ１～Ｄ１ｙ４と、コンタクト領域Ｄ１ｃ１～Ｄ１ｃ４とを含む。
【0037】
細長部材Ｄ１ｘ１～Ｄ１ｘ６は、Ｘ方向に延伸する部材である。細長部材Ｄ１ｘ１～Ｄ１ｘ６は、Ｘ方向に長辺または長径を有する長方形または楕円形等でよい。
【0038】
接続部材Ｄ１ｙ１～Ｄ１ｙ４は、Ｙ方向に延伸し、細長部材Ｄ１ｘ１～Ｄ１ｘ５の端部間を接続する。例えば、接続部材Ｄ１ｙ１は、細長部材Ｄ１ｘ１、Ｄ１ｘ２の一端同士を接続する。接続部材Ｄ１ｙ２は、細長部材Ｄ１ｘ２の他端と細長部材Ｄ１ｘ３の一端との間を接続する。接続部材Ｄ１ｙ３は、細長部材Ｄ１ｘ４、Ｄ１ｘ５の一端同士を接続する。接続部材Ｄ１ｙ４は、細長部材Ｄ１ｘ５の他端と細長部材Ｄ１ｘ６の一端との間を接続する。
【0039】
配線層Ｄ１は、細長部材Ｄ１ｘ１～Ｄ１ｘ３および接続部材Ｄ１ｙ１、Ｄ１ｙ２で構成される配線層Ｄ１＿１と、細長部材Ｄ１ｘ４～Ｄ１ｘ６および接続部材Ｄ１ｙ３、Ｄ１ｙ４で構成される配線層Ｄ１＿２とを有し、これらの２つの配線層Ｄ１＿１、Ｄ１＿２に電気的に分離されている。配線層Ｄ１＿１は、コンタクト領域Ｄ１ｃ３、コンタクトＶ１＿１および配線層Ｄ０＿１を介して、抵抗部材ＧＲの一端のコンタクト領域ＧＲｃ１に電気的に接続される。配線層Ｄ１＿２は、コンタクト領域Ｄ１ｃ４、コンタクトＶ１＿２および配線層Ｄ０＿２を介して、抵抗部材ＧＲの他端のコンタクト領域ＧＲｃ２に電気的に接続される。
【0040】
コンタクト領域Ｄ１ｃ３は、細長部材Ｄ１ｘ３の他端に接続されており、コンタクトＶ０＿１と配線層Ｄ１＿１との間を電気的に接続する。コンタクトＶ０＿１は、図４の配線層Ｄ０のコンタクト領域Ｄ０ｃ３に接続されている。従って、コンタクト領域Ｄ１ｃ３は、コンタクトＶ０＿１を介してコンタクト領域Ｄ０ｃ３に電気的に接続されている。即ち、配線層Ｄ１＿１の一端（Ｄ１ｃ３）は、図４の配線層Ｄ０＿１の一端（Ｄ０ｃ３）に電気的に接続されている。
【0041】
コンタクト領域Ｄ１ｃ４は、細長部材Ｄ１ｘ４の他端に接続されており、コンタクトＶ０と配線層Ｄ１＿２との間を電気的に接続する。このコンタクトＶ０＿２は、図４の配線層Ｄ０＿２のコンタクト領域Ｄ０ｃ４に接続されている。従って、コンタクト領域Ｄ１ｃ４は、コンタクトＶ０＿２を介してコンタクト領域Ｄ０ｃ４に電気的に接続されている。即ち、配線層Ｄ１＿２の他端（Ｄ１ｃ４）は、図４の配線層Ｄ０＿２の他端（Ｄ０ｃ４）に電気的に接続されている。
【0042】
コンタクト領域Ｄ１ｃ１は、細長部材Ｄ１ｘ１の他端に接続されており、コンタクトＶ１＿１と配線層Ｄ１＿１との間を電気的に接続する。コンタクト領域Ｄ１ｃ２は、細長部材Ｄ１ｘ６の他端に接続されており、コンタクトＶ１＿２と配線層Ｄ１＿２との間を電気的に接続する。コンタクト領域Ｄ１ｃ１、Ｄ１ｃ２は、それぞれコンタクトＶ１＿１、Ｖ１＿２を介して、配線層Ｄ１の上方にある配線層Ｄ２に電気的に接続されている。
【0043】
このように、本実施形態では、Ｘ方向に長手方向を有する細長部材Ｄ１ｘ１～Ｄ１ｘ６がＹ方向に配列されており、Ｙ方向に延伸する接続部材Ｄ１ｙ１～Ｄ１ｙ４が細長部材Ｄ１ｘ１～Ｄ１ｘ６の端部を交互に接続する。これにより、配線層Ｄ１は、Ｚ方向から見た平面視において、蛇行しているように構成される。
【0044】
図６に示すように、配線層Ｄ２～Ｄ５も配線層Ｄ０、Ｄ１と同様の構成を有する。配線層Ｄ２は、配線層Ｄ１の上方に設けられ、蛇行する２つの配線層Ｄ２＿１、Ｄ２＿２を有する。配線層Ｄ３は、配線層Ｄ２の上方に設けられ、蛇行する２つの配線層Ｄ３＿１、Ｄ３＿２を有する。配線層Ｄ４は、配線層Ｄ３の上方に設けられ、蛇行する２つの配線層Ｄ４＿１、Ｄ４＿２を有する。配線層Ｄ５は、配線層Ｄ４の上方に設けられ、蛇行する２つの配線層Ｄ５＿１、Ｄ５＿２を有する。
【0045】
配線層Ｄ２～Ｄ５のそれぞれの一方の配線層Ｄ２＿１、Ｄ３＿１、Ｄ４＿１、Ｄ５＿１は、配線層Ｄ１＿１、Ｄ０＿１を介して抵抗部材ＧＲの一端のコンタクト領域ＧＲｃ１に電気的に接続される。配線層Ｄ２～Ｄ５のそれぞれの他方の配線層Ｄ２＿２、Ｄ３＿２、Ｄ４＿２、Ｄ５＿２は、配線層Ｄ１＿２、Ｄ０＿２を介して抵抗部材ＧＲの他端のコンタクト領域ＧＲｃ２に電気的に接続される。
【0046】
これにより、図６に示すように、配線層Ｄ０～Ｄ５のそれぞれの一方の配線層Ｄ０＿１～Ｄ５＿１は、配線層Ｄ０～Ｄ５のそれぞれの他方の配線層Ｄ０＿２～Ｄ５＿２から電気的に分離されたまま、抵抗部材ＧＲの一端に電気的に接続される。配線層Ｄ０～Ｄ５のそれぞれの他方の配線層Ｄ０＿２～Ｄ５＿２は、抵抗部材ＧＲの他端に電気的に接続される。最上層の配線層Ｄ５の２つの配線の他端のコンタクト領域Ｄ５ｃ１、Ｄ５ｃは、図示しない配線を介してＣＭＯＳチップＣＨ１の半導体素子に電気的に接続される。
【0047】
図６は、ゲート抵抗素子ＧＲＥＳの全体の構成例を示す概略斜視図である。抵抗部材ＧＲは、連続した蛇行形状を有している。抵抗部材ＧＲの両端のコンタクト領域ＧＲｃ１、ＧＲｃ２は、それぞれ図３のゲート抵抗素子ＧＲＥＳの形成領域Ｒｇｒの対角位置に配置される。コンタクト領域ＧＲｃ１、ＧＲｃ２は、それぞれコンタクトＣＳ１、ＣＳ２を介して配線層Ｄ０のコンタクト領域Ｄ０ｃ１、Ｄ０ｃ２に電気的に接続されている。
【0048】
配線層Ｄ０の２つの配線層Ｄ０＿１、Ｄ０＿２は、ともに蛇行しており、互いに電気的に分離されている。配線層Ｄ０＿１、Ｄ０＿２の一端のコンタクト領域Ｄ０ｃ１、Ｄ０ｃ２は、形成領域Ｒｇｒの対角位置に配置され、他端のコンタクト領域Ｄ０ｃ３、Ｄ０ｃ４は、形成領域Ｒｇｒの中心付近に配置される。コンタクト領域Ｄ０ｃ３、Ｄ０ｃ４は、それぞれコンタクトＶ０＿１、Ｖ０＿２を介して配線層Ｄ１のコンタクト領域Ｄ１ｃ３、Ｄ１ｃ４に電気的に接続されている。
【0049】
配線層Ｄ１の２つの配線層Ｄ１＿１、Ｄ１＿２は、ともに蛇行しており、互いに電気的に分離されている。配線層Ｄ１＿１、Ｄ１＿２の一端のコンタクト領域Ｄ１ｃ３、Ｄ１ｃ４は、形成領域Ｒｇｒの中心付近に配置され、他端のコンタクト領域Ｄ１ｃ１、Ｄ１ｃ２は、形成領域Ｒｇｒの対角位置に配置される。コンタクト領域Ｄ１ｃ１、Ｄ１ｃ２は、それぞれコンタクトＶ１＿１、Ｖ１＿２を介して配線層Ｄ２のコンタクト領域Ｄ２ｃ１、Ｄ２ｃ２に電気的に接続されている。
【0050】
配線層Ｄ２の２つの配線層Ｄ２＿１、Ｄ２＿２は、ともに蛇行しており、互いに電気的に分離されている。配線層Ｄ２＿１、Ｄ２＿２の一端のコンタクト領域Ｄ２ｃ１、Ｄ２ｃ２は、形成領域Ｒｇｒの対角位置に配置され、他端のコンタクト領域Ｄ２ｃ３、Ｄ２ｃ４は、形成領域Ｒｇｒの中心付近に配置される。コンタクト領域Ｄ２ｃ３、Ｄ２ｃ４は、それぞれコンタクトＶ２＿１、Ｖ２＿２を介して配線層Ｄ３のコンタクト領域Ｄ３ｃ３、Ｄ３ｃ４に電気的に接続されている。
【0051】
配線層Ｄ３の２つの配線層Ｄ３＿１、Ｄ３＿２は、ともに蛇行しており、互いに電気的に分離されている。配線層Ｄ３＿１、Ｄ３＿２の一端のコンタクト領域Ｄ３ｃ３、Ｄ３ｃ４は、形成領域Ｒｇｒの中心付近に配置され、他端のコンタクト領域Ｄ３ｃ１、Ｄ３ｃ２は、形成領域Ｒｇｒの対角位置に配置される。コンタクト領域Ｄ３ｃ１、Ｄ３ｃ２は、それぞれコンタクトＶ３＿１、Ｖ３＿２を介して配線層Ｄ４のコンタクト領域Ｄ４ｃ１、Ｄ４ｃ２に電気的に接続されている。
【0052】
配線層Ｄ４の２つの配線層Ｄ４＿１、Ｄ４＿２は、ともに蛇行しており、互いに電気的に分離されている。配線層Ｄ４＿１、Ｄ４＿２の一端のコンタクト領域Ｄ４ｃ１、Ｄ４ｃ２は、形成領域Ｒｇｒの対角位置に配置され、他端のコンタクト領域Ｄ４ｃ３、Ｄ４ｃ４は、形成領域Ｒｇｒの中心付近に配置される。コンタクト領域Ｄ４ｃ３、Ｄ４ｃ４は、それぞれコンタクトＶ４＿１、Ｖ４＿２を介して配線層Ｄ５のコンタクト領域Ｄ５ｃ３、Ｄ５ｃ４に電気的に接続されている。
【0053】
配線層Ｄ５の２つの配線層Ｄ５＿１、Ｄ５＿２は、ともに蛇行しており、互いに電気的に分離されている。配線層Ｄ５＿１、Ｄ５＿２の一端のコンタクト領域Ｄ５ｃ３、Ｄ５ｃ４は、形成領域Ｒｇｒの中心付近に配置され、他端のコンタクト領域Ｄ５ｃ１、Ｄ５ｃ２は、形成領域Ｒｇｒの対角位置に配置される。コンタクト領域Ｄ５ｃ１、Ｄ５ｃ２は、それぞれ図示しないＣＭＯＳチップＣＨ１の任意の半導体素子に電気的に接続されている。
【0054】
このように、抵抗部材ＧＲおよび配線層Ｄ０～Ｄ５の接続位置は、層が上昇するごとに、ゲート抵抗素子ＧＲＥＳの形成領域Ｒｇｒの対角位置と中心位置とで交互に配置される。これにより、本実施形態によるゲート抵抗素子ＧＲＥＳは、抵抗部材ＧＲおよび配線層Ｄ０～Ｄ５において、形成領域Ｒｇｒの対角位置と中心付近とを交互に行き来して蛇行しながら配線されている。ゲート抵抗素子ＧＲＥＳは、抵抗部材ＧＲだけでなく、その上に積層された配線層Ｄ０～Ｄ５も蛇行しているので、配線距離が長くなる。その結果、ゲート抵抗素子ＧＲＥＳは、シート抵抗の小さい材料で構成され、かつ、平面レイアウト面積が小さくても、所望の範囲の抵抗値に容易にすることができる。また、配線層の数を減らすこともできる。これにより、トランジスタＶＬＶＴ、ＬＶＴ、ＨＶＴの動作を高速にしつつ、半導体装置１を微細化することができる。
【0055】
（第２実施形態）
図７は、第２実施形態による配線層Ｄ０の構成を示す平面図である。第２実施形態では、配線層Ｄ０は、Ｚ方向から見た平面視において、渦巻き状の形状を有しており、かつ、抵抗部材ＧＲに重複している。配線層Ｄ０は、抵抗部材ＧＲ（例えば、Ｔｉ/ＴｉＮ/Ｗの積層膜）と同程度の低抵抗金属材料（例えば、タングステン）で構成されている。従って、配線層Ｄ０も、抵抗部材ＧＲと同様にゲート抵抗素子ＧＲＥＳの抵抗部材として機能する。尚、抵抗部材ＧＲおよび他の配線層Ｄ１～Ｄ５も、配線層Ｄ０と同じ構成を有していてもよい。従って、ここでは、配線層Ｄ０の構成を説明し、抵抗部材ＧＲおよび他の配線層Ｄ１～Ｄ５の詳細な説明は省略する。
図７は、第２実施形態による配線層Ｄ０の構成を示す平面図である。第２実施形態では、配線層Ｄ０は、Ｚ方向から見た平面視において、渦巻き状の形状を有しており、かつ、抵抗部材ＧＲに重複している。配線層Ｄ０は、抵抗部材ＧＲ（例えば、Ｔｉ/ＴｉＮ/Ｗの積層膜）と同程度の低抵抗金属材料（例えば、タングステン）で構成されている。従って、配線層Ｄ０も、抵抗部材ＧＲと同様にゲート抵抗素子ＧＲＥＳの抵抗部材として機能する。尚、抵抗部材ＧＲおよび他の配線層Ｄ１～Ｄ５も、配線層Ｄ０と同じ構成を有していてもよい。従って、ここでは、配線層Ｄ０の構成を説明し、抵抗部材ＧＲおよび他の配線層Ｄ１～Ｄ５の詳細な説明は省略する。
【0056】
図７に示すように、配線層Ｄ０は、抵抗部材ＧＲの上方に設けられた配線層Ｄ０＿１、Ｄ０＿２を備える。配線層Ｄ０＿１は、細長部材Ｄ０ｘ１～Ｄ０ｘ６と、接続部材Ｄ０ｙ１～Ｄ０ｙ５と、コンタクト領域Ｄ０ｃ１、Ｄ０ｃ３とを含む。細長部材Ｄ０ｘ１～Ｄ０ｘ６は、Ｘ方向に延伸する部材である。細長部材Ｄ０ｘ１～Ｄ０ｘ６は、Ｘ方向に長辺または長径を有する長方形または楕円形等でよい。
【0057】
接続部材Ｄ０ｙ１～Ｄ０ｙ５は、Ｙ方向に延伸し、細長部材Ｄ０ｘ１～Ｄ０ｘ６の端部間を接続する。例えば、接続部材Ｄ０ｙ１は、細長部材Ｄ０ｘ１、Ｄ０ｘ２の一端同士を接続する。接続部材Ｄ０ｙ２は、細長部材Ｄ０ｘ２の他端と細長部材Ｄ０ｘ３の一端との間を接続する。接続部材Ｄ０ｙ３は、細長部材Ｄ０ｘ３の他端と細長部材Ｄ０ｘ４の一端との間を接続する。接続部材Ｄ０ｙ４は、細長部材Ｄ０ｘ４の他端と細長部材Ｄ０ｘ５の一端との間を接続する。接続部材Ｄ０ｙ５は、細長部材Ｄ０ｘ５の他端と細長部材Ｄ０ｘ６の一端との間を接続する。
【0058】
コンタクト領域Ｄ０ｃ１は、細長部材Ｄ０ｘ１の他端に接続されており、コンタクトＣＳ１と細長部材Ｄ０ｘ１との間を電気的に接続する。これにより、コンタクト領域Ｄ０ｃ１は、コンタクトＣＳ１を介してコンタクト領域ＧＲｃ１に電気的に接続される。即ち、配線層Ｄ０＿１の一端（Ｄ０ｃ１）は、抵抗部材ＧＲの一端に電気的に接続される。
【0059】
コンタクト領域Ｄ０ｃ３は、細長部材Ｄ０ｘ６の他端に接続されており、コンタクトＶ０＿１を介して、コンタクトＶ０＿１と細長部材Ｄ０ｘ６との間を電気的に接続する。これにより、コンタクト領域Ｄ０ｃ３は、コンタクトＶ０＿１を介して、配線層Ｄ０の上方にある配線層Ｄ１に電気的に接続される。即ち、配線層Ｄ０＿１の他端（Ｄ０ｃ３）は、配線層Ｄ１の一端に電気的に接続される。
【0060】
配線層Ｄ０＿２は、細長部材Ｄ０ｘ７～Ｄ０ｘ１２と、接続部材Ｄ０ｙ６～Ｄ０ｙ１０と、コンタクト領域Ｄ０ｃ２、Ｄ０ｃ４とを含む。細長部材Ｄ０ｘ７～Ｄ０ｘ１２は、Ｘ方向に延伸する部材である。細長部材Ｄ０ｘ７～Ｄ０ｘ１２は、Ｘ方向に長辺または長径を有する長方形または楕円形等でよい。
【0061】
接続部材Ｄ０ｙ６～Ｄ０ｙ１０は、Ｙ方向に延伸し、細長部材Ｄ０ｘ７～Ｄ０ｘ１２の端部間を接続する。例えば、接続部材Ｄ０ｙ６は、細長部材Ｄ０ｘ７、Ｄ０ｘ８の一端同士を接続する。接続部材Ｄ０ｙ７は、細長部材Ｄ０ｘ８の他端と細長部材Ｄ０ｘ９の一端との間を接続する。接続部材Ｄ０ｙ８は、細長部材Ｄ０ｘ９の他端と細長部材Ｄ０ｘ１０の一端との間を接続する。接続部材Ｄ０ｙ９は、細長部材Ｄ０ｘ１０の他端と細長部材Ｄ０ｘ１１の一端との間を接続する。接続部材Ｄ０ｙ１０は、細長部材Ｄ０ｘ１１の他端と細長部材Ｄ０ｘ１２の一端との間を接続する。
【0062】
コンタクト領域Ｄ０ｃ２は、細長部材Ｄ０ｘ７の他端に接続されており、コンタクトＣＳ２と細長部材Ｄ０ｘ７との間を電気的に接続する。これにより、コンタクト領域Ｄ０ｃ２は、コンタクトＣＳ２を介してコンタクト領域ＧＲｃ２に電気的に接続される。即ち、配線層Ｄ０＿２の一端（Ｄ０ｃ２）は、抵抗部材ＧＲの他端に電気的に接続される。
【0063】
コンタクト領域Ｄ０ｃ４は、細長部材Ｄ０ｘ１２の他端に接続されており、コンタクトＶ０＿２と細長部材Ｄ０ｘ１２との間を電気的に接続する。これにより、コンタクト領域Ｄ０ｃ４は、コンタクトＶ０＿２を介して、配線層Ｄ０の上方にある配線層Ｄ１に電気的に接続される。即ち、配線層Ｄ０＿２の他端（Ｄ０ｃ４）は、配線層Ｄ１の一端に電気的に接続される。
【0064】
このように、第２実施形態では、Ｘ方向に長手方向を有する細長部材Ｄ０ｘ１～Ｄ０ｘ６がＹ方向に配列されており、Ｙ方向に延伸する接続部材Ｄ０ｙ１～Ｄ０ｙ５が細長部材Ｄ０ｘ１～Ｄ０ｘ６の端部を交互に連続的に接続する。これにより、配線層Ｄ０＿１は、Ｚ方向から見た平面視において、渦巻き状の形成を有する。同様に、Ｘ方向に長手方向を有する細長部材Ｄ０ｘ７～Ｄ０ｘ１２がＹ方向に配列されており、Ｙ方向に延伸する接続部材Ｄ０ｙ６～Ｄ０ｙ１０が細長部材Ｄ０ｘ７～Ｄ０ｘ１２の端部を交互に連続するように接続する。これにより、配線層Ｄ０＿２は、Ｚ方向から見た平面視において、渦巻き状の形成を有する。
【0065】
２つの配線層Ｄ０＿１、Ｄ０＿２は、互いに電気的に分離されている。配線層Ｄ０＿１は、抵抗部材ＧＲの一端のコンタクト領域ＧＲｃ１と配線層Ｄ１の一端との間に電気的に接続される。配線層Ｄ０＿２は、抵抗部材ＧＲの他端のコンタクト領域ＧＲｃ２と配線層Ｄ１の他端との間に電気的に接続される。
【0066】
抵抗部材ＧＲおよび配線層Ｄ１～Ｄ５は、図７の配線層Ｄ０と同様に渦巻き状に構成されてもよく、あるいは、第１実施形態のそれらと同様に蛇行状であってもよい。例えば、配線層Ｄ１は、抵抗部材ＧＲおよび配線層Ｄ１の上方に設けられており、基板１０の表面Ｆ１の上方からの平面視において渦巻き状でよく、かつ、抵抗部材ＧＲおよび配線層Ｄ０に重複している。
【0067】
図８は、ゲート抵抗素子ＧＲＥＳの全体の構成例を示す概略斜視図である。抵抗部材ＧＲは、２つの渦巻き状の配線ＧＲ＿１、ＧＲ＿２を有する。配線ＧＲ＿１、ＧＲ＿２は互いに電気的に分離している。配線ＧＲ＿１、ＧＲ＿２の各一端のコンタクト領域ＧＲｃ１、ＧＲｃ２は、それぞれ図３のゲート抵抗素子ＧＲＥＳの形成領域Ｒｇｒの対角位置（渦巻きの端部）に配置される。配線ＧＲ＿１、ＧＲ＿２の各他端のコンタクト領域ＧＲｃ３、ＧＲｃ４は、それぞれ形成領域Ｒｇｒの内側（渦巻きの略中心）に配置され、互いに電気的に接続されている。コンタクト領域ＧＲｃ３、ＧＲｃ４は、図示しない他の配線または不純物拡散層等で接続してよい。コンタクト領域ＧＲｃ１、ＧＲｃ２は、それぞれコンタクトＣＳ１、ＣＳ２を介して配線層Ｄ０のコンタクト領域Ｄ０ｃ１、Ｄ０ｃ２に電気的に接続されている。
【0068】
配線層Ｄ０の２つの配線層Ｄ０＿１、Ｄ０＿２は、ともに渦巻き状であり、互いに電気的に分離されている。配線層Ｄ０＿１、Ｄ０＿２の一端のコンタクト領域Ｄ０ｃ１、Ｄ０ｃ２は、形成領域Ｒｇｒの対角位置（渦巻きの端部）に配置され、他端のコンタクト領域Ｄ０ｃ３、Ｄ０ｃ４は、形成領域Ｒｇｒの内側（渦巻きの略中心）に配置される。コンタクト領域Ｄ０ｃ３、Ｄ０ｃ４は、それぞれコンタクトＶ０＿１、Ｖ０＿２を介して配線層Ｄ１のコンタクト領域Ｄ１ｃ３、Ｄ１ｃ４に電気的に接続されている。
【0069】
配線層Ｄ１の２つの配線層Ｄ１＿１、Ｄ１＿２は、ともに渦巻き状であり、互いに電気的に分離されている。配線層Ｄ１＿１、Ｄ１＿２の一端のコンタクト領域Ｄ１ｃ３、Ｄ１ｃ４は、形成領域Ｒｇｒの内側（渦巻きの略中心）に配置され、他端のコンタクト領域Ｄ１ｃ１、Ｄ１ｃ２は、形成領域Ｒｇｒの対角位置（渦巻きの端部）に配置される。コンタクト領域Ｄ１ｃ１、Ｄ１ｃ２は、それぞれコンタクトＶ１＿１、Ｖ１＿２を介して配線層Ｄ２のコンタクト領域Ｄ２ｃ１、Ｄ２ｃ２に電気的に接続されている。
【0070】
配線層Ｄ２の２つの配線層Ｄ２＿１、Ｄ２＿２は、ともに渦巻き状であり、互いに電気的に分離されている。配線層Ｄ２＿１、Ｄ２＿２の一端のコンタクト領域Ｄ２ｃ１、Ｄ２ｃ２は、形成領域Ｒｇｒの対角位置（渦巻きの端部）に配置され、他端のコンタクト領域Ｄ２ｃ３、Ｄ２ｃ４は、形成領域Ｒｇｒの内側（渦巻きの略中心）に配置される。コンタクト領域Ｄ２ｃ３、Ｄ２ｃ４は、それぞれコンタクトＶ２＿１、Ｖ２＿２を介して配線層Ｄ３のコンタクト領域Ｄ３ｃ３、Ｄ３ｃ４に電気的に接続されている。
【0071】
配線層Ｄ３の２つの配線層Ｄ３＿１、Ｄ３＿２は、ともに渦巻き状であり、互いに電気的に分離されている。配線層Ｄ３＿１、Ｄ３＿２の一端のコンタクト領域Ｄ３ｃ３、Ｄ３ｃ４は、形成領域Ｒｇｒの内側（渦巻きの略中心）に配置され、他端のコンタクト領域Ｄ３ｃ１、Ｄ３ｃ２は、形成領域Ｒｇｒの対角位置（渦巻きの端部）に配置される。コンタクト領域Ｄ３ｃ１、Ｄ３ｃ２は、それぞれコンタクトＶ３＿１、Ｖ３＿２を介して配線層Ｄ４のコンタクト領域Ｄ４ｃ１、Ｄ４ｃ２に電気的に接続されている。
【0072】
配線層Ｄ４の２つの配線層Ｄ４＿１、Ｄ４＿２は、ともに渦巻き状であり、互いに電気的に分離されている。配線層Ｄ４＿１、Ｄ４＿２の一端のコンタクト領域Ｄ４ｃ１、Ｄ４ｃ２は、形成領域Ｒｇｒの対角位置（渦巻きの端部）に配置され、他端のコンタクト領域Ｄ４ｃ３、Ｄ４ｃ４は、形成領域Ｒｇｒの内側（渦巻きの略中心）に配置される。コンタクト領域Ｄ４ｃ３、Ｄ４ｃ４は、それぞれコンタクトＶ４＿１、Ｖ４＿２を介して配線層Ｄ５のコンタクト領域Ｄ５ｃ３、Ｄ５ｃ４に電気的に接続されている。
【0073】
配線層Ｄ５の２つの配線層Ｄ５＿１、Ｄ５＿２は、ともに渦巻き状であり、互いに電気的に分離されている。配線層Ｄ５＿１、Ｄ５＿２の一端のコンタクト領域Ｄ５ｃ３、Ｄ５ｃ４は、形成領域Ｒｇｒの内側（渦巻きの略中心）に配置され、他端のコンタクト領域Ｄ５ｃ１、Ｄ５ｃ２は、形成領域Ｒｇｒの対角位置（渦巻きの端部）に配置される。コンタクト領域Ｄ５ｃ１、Ｄ５ｃ２は、それぞれ図示しないＣＭＯＳチップＣＨ１の任意の半導体素子に電気的に接続されている。
【0074】
これにより、配線層Ｄ０～Ｄ５のそれぞれの一方の配線層Ｄ０＿１～Ｄ５＿１は、配線層Ｄ０～Ｄ５のそれぞれの他方の配線層Ｄ０＿２～Ｄ５＿２から電気的に分離されたまま、抵抗部材ＧＲの両端にそれぞれ電気的に接続される。配線層Ｄ０～Ｄ５のそれぞれの他方の配線層Ｄ０＿２～Ｄ５＿２は、抵抗部材ＧＲの他端に電気的に接続される。
【0075】
抵抗部材ＧＲおよび配線層Ｄ０～Ｄ５の接続位置は、層が上昇するごとに、ゲート抵抗素子ＧＲＥＳの形成領域Ｒｇｒの対角位置（渦巻きの端部）とその内側の位置（渦巻きの略中心）とで交互に配置される。これにより、本実施形態によるゲート抵抗素子ＧＲＥＳは、抵抗部材ＧＲおよび配線層Ｄ０～Ｄ５において、形成領域Ｒｇｒの対角位置と中心付近とを交互に行き来して渦巻き状に配線されている。ゲート抵抗素子ＧＲＥＳは、抵抗部材ＧＲだけでなく、その上に積層された配線層Ｄ０～Ｄ５も渦巻き状に形成されているので、配線距離が長くなる。その結果、ゲート抵抗素子ＧＲＥＳは、シート抵抗の小さい材料で構成され、かつ、平面レイアウト面積が小さくても、所望の範囲の抵抗値に容易にすることができる。
【0076】
第２実施形態のその他の構成は、第１実施形態の構成と同様でよい。従って、第２実施形態は、第１実施形態の効果も得ることができる。
【0077】
（変形例）
図９は、第２実施形態の変形例によるゲート抵抗素子ＧＲＥＳの全体の構成例を示す概略斜視図である。本変形例では、抵抗部材ＧＲは、第１実施形態のそれと同様に１つの蛇行した配線となっており、その他の配線層Ｄ０～Ｄ５は、第２実施形態のそれらと同様に渦巻き状の構成を有する。このような構成であっても、第１または第２実施形態と同様の効果を得ることができる。
図９は、第２実施形態の変形例によるゲート抵抗素子ＧＲＥＳの全体の構成例を示す概略斜視図である。本変形例では、抵抗部材ＧＲは、第１実施形態のそれと同様に１つの蛇行した配線となっており、その他の配線層Ｄ０～Ｄ５は、第２実施形態のそれらと同様に渦巻き状の構成を有する。このような構成であっても、第１または第２実施形態と同様の効果を得ることができる。
【0078】
尚、図示しないが、抵抗部材ＧＲ、配線層Ｄ０～Ｄ５は、それぞれ蛇行状と渦巻き状のいずれに構成してもよい。
【0079】
【0080】
第３実施形態では、ゲート抵抗素子ＧＲＥＳの配線層Ｄ０～Ｄ３の周囲および容量素子ＣＡＰの電極Ｅ１と電極Ｅ２との間に、シリコン窒化膜で構成された絶縁層ＩＬＤ１が設けられている。
【0081】
配線層Ｄ０～Ｄ３の周囲にシリコン窒化膜で被覆されていることによって、配線層Ｄ０～Ｄ３の表面が窒化され、金属材料（例えば、タングステン）が金属材料よりも抵抗の高い金属窒化膜（例えば、窒化タングステン）１６０になる。金属窒化膜１６０は、配線層Ｄ０～Ｄ３と絶縁層ＩＬＤ１との間に設けられ、配線層Ｄ０～Ｄ３の表面を被覆する。配線層Ｄ０～Ｄ３の表面が窒化されることによって、配線層Ｄ０～Ｄ３のシート抵抗が上昇する。これにより、ゲート抵抗素子ＧＲＥＳの抵抗値を維持しつつ、ゲート抵抗素子ＧＲＥＳの配線の長さを短くし、Ｚ方向から見た平面視におけるレイアウト面積をさらに縮小することができる。
【0082】
尚、絶縁層ＩＬＤ１は、配線層Ｄ０～Ｄ５の全ての表面に設けられてもよく、配線層Ｄ０～Ｄ５のうち一部の配線層の表面に設けられてもよい。即ち、金属窒化膜１６０は、配線層Ｄ０～Ｄ５の全ての表面に設けられてもよく、設けられていてもよい。
【0083】
また、図１０に示すように、容量素子ＣＡＰの電極Ｅ１と電極Ｅ２との間にも、シリコン窒化膜で構成された絶縁層ＩＬＤ１が設けられている。シリコン窒化膜は、シリコン酸化膜よりも比誘電率において高い。従って、容量素子ＣＡＰの容量を増大することができる。あるいは、容量素子ＣＡＰの容量を維持しつつ、電極Ｅ１、Ｅ２のＺ方向から見た平面視におけるレイアウト面積を縮小することができる。
【0084】
一方、トランジスタＶＬＶＴ、ＬＶＴ、ＨＶＴおよび拡散抵抗素子ＤＲＥＳ上の多層配線層３０の配線層Ｄ０～Ｄ５の間には、シリコン酸化膜で構成された絶縁層ＩＬＤ０または、シリコン炭窒化膜（ＳｉＣＮ）で構成された絶縁層ＩＬＤ２が設けられている。
【0085】
このように、ゲート抵抗素子ＧＲＥＳの配線層Ｄ０～Ｄ５および／または容量素子ＣＡＰの電極Ｅ１、Ｅ２の周囲にシリコン窒化膜を選択的に設けることによって、トランジスタＶＬＶＴ、ＬＶＴ、ＨＶＴの電気的特性を劣化させることなく、ゲート抵抗素子ＧＲＥＳおよび／または容量素子ＣＡＰのレイアウト面積を低減することができる。
【0086】
（半導体装置の製造方法）
図１２および図１３は、第１実施形態による半導体装置の製造方法の一例を示す断面図である。図１２に示すように、基板１０の表面Ｆ１０上に、トランジスタＶＬＶＴ、ＬＶＬ、ＨＶＴ、拡散抵抗素子ＤＲＥＳ、ゲート抵抗素子ＧＲＥＳ、容量素子ＣＡＰ等の半導体素子を形成する。半導体素子の上に多層配線層３０を形成する。貼合面Ｆ１において、配線層Ｄ５または貼合パッド（図示せず）が露出されている。尚、絶縁層ＩＬＤ１のシリコン窒化膜は、コンタクトＶ０～Ｖ４を形成する際のエッチングストッパとして機能する。
図１２および図１３は、第１実施形態による半導体装置の製造方法の一例を示す断面図である。図１２に示すように、基板１０の表面Ｆ１０上に、トランジスタＶＬＶＴ、ＬＶＬ、ＨＶＴ、拡散抵抗素子ＤＲＥＳ、ゲート抵抗素子ＧＲＥＳ、容量素子ＣＡＰ等の半導体素子を形成する。半導体素子の上に多層配線層３０を形成する。貼合面Ｆ１において、配線層Ｄ５または貼合パッド（図示せず）が露出されている。尚、絶縁層ＩＬＤ１のシリコン窒化膜は、コンタクトＶ０～Ｖ４を形成する際のエッチングストッパとして機能する。
【0087】
一方、図１３に示すように、基板１０とは別の基板１１０の表面Ｆ１０上に、メモリセルアレイＭＣＡを形成する。メモリセルアレイＭＣＡの上に多層配線層１３０を形成する。貼合面Ｆ１において、多層配線層１３０の一部または貼合パッドが露出されている。
【0088】
次に、基板１０と基板１１０とを貼合面Ｆ１において貼り合わせる。このとき、多層配線層３０の配線層Ｄ５または貼合パッドとそれぞれに対応する多層配線層１３０の配線層または貼合パッドとが電気的に接続される。これにより、図１に示す構造が得られる。
【0089】
その後、金属層１５０を基板１５０上に形成し、第１実施形態による半導体装置１が完成する。
【0090】
図１４～図２１は、第２実施形態による半導体装置の製造方法の一例を示す断面図である。図１４に示すように、基板１０上にトランジスタＶＬＶＴ、ＬＶＴ、ＨＶＴ、拡散抵抗素子ＤＲＥＳ、抵抗部材ＧＲの形成後、それらの上に絶縁層ＩＬＤ０およびコンタクトＣＳを形成する。絶縁層ＩＬＤ０は、例えば、シリコン酸化膜である。さらに、絶縁層ＩＬＤ０上にシリコン酸化膜を堆積して絶縁層ＩＬＤ０を厚くする。
【0091】
次に、図１５に示すように、リソグラフィ技術およびエッチング技術を用いて、ゲート抵抗素子ＧＲＥＳおよび容量素子ＣＡＰの形成領域にある絶縁層ＩＬＤ０を選択的にエッチングし、ゲート抵抗素子ＧＲＥＳのコンタクトＣＳを露出させる。
【0092】
次に、図１６に示すように、絶縁層ＩＬＤ０上に絶縁層ＩＬＤ１を堆積し、ＣＭＰ（Chemical Mechanical Polishing）法等を用いて平坦化する。これにより、ゲート抵抗素子ＧＲＥＳおよび容量素子ＣＡＰの形成領域に絶縁層ＩＬＤ１を選択的に残置させる。
【0093】
次に、図１７に示すように、リソグラフィ技術およびエッチング技術を用いて、コンタクトＣＳ上にある絶縁層ＩＬＤ０、ＩＬＤ１に溝を形成し、その溝にコンタクトＣＳ上に配線層Ｄ０を埋め込む。ゲート抵抗素子ＧＲＥＳの形成領域において、配線層Ｄ０を埋め込む溝は、リソグラフィ技術によって所定のパターン（例えば、蛇行状、渦巻き状）に形成される。これにより、配線層Ｄ０は、例えば、蛇行状、渦巻き状に形成され得る。このとき、配線層Ｄ０は、トランジスタＶＬＶＴ、ＬＶＴ、ＨＶＴおよび拡散抵抗素子ＤＲＥＳの上方では、絶縁層ＩＬＤ０内に形成され、ゲート抵抗素子ＧＲＥＳおよび容量素子ＣＡＰの形成領域では、絶縁層ＩＬＤ１内に形成される。
【0094】
次に、図１８に示すように、絶縁層ＩＬＤ０、ＩＬＤ１上にストッパ用の絶縁層ＩＬＤ１（例えば、シリコン窒化膜）を形成し、絶縁層ＩＬＤ１上に絶縁層ＩＬＤ０（例えば、シリコン酸化膜）を形成する。
【0095】
次に、図１５を参照して説明したように、リソグラフィ技術およびエッチング技術を用いて、ゲート抵抗素子ＧＲＥＳおよび容量素子ＣＡＰの形成領域にある絶縁層ＩＬＤ０を選択的にエッチングし、ゲート抵抗素子ＧＲＥＳおよび容量素子ＣＡＰの形成領域にある配線層Ｄ０を露出させる。
【0096】
次に、図１６を参照して説明したように、絶縁層ＩＬＤ０上に絶縁層ＩＬＤ１を堆積し、ＣＭＰ法等を用いて平坦化する。これにより、図１９に示すように、ゲート抵抗素子ＧＲＥＳおよび容量素子ＣＡＰの形成領域に絶縁層ＩＬＤ１を選択的に残置させる。
【0097】
次に、リソグラフィ技術およびエッチング技術を用いて、配線層Ｄ０上にある絶縁層ＩＬＤ０、ＩＬＤ１を除去してビアホールを形成し、その中にコンタクトＶ０を形成する。れにより、図２０に示す構造が得られる。ビアホールの形成の際に、絶縁層ＩＬＤ１は、エッチングストッパとして機能する。コンタクトＶ０は、配線層Ｄ０上に形成され、配線層Ｄ０に接続される。
【0098】
次に、配線層Ｄ０の形成工程と同様にして、配線層Ｄ１を形成する。これにより、図２１に示す構造が得られる。その後、同様の工程を繰り返し、コンタクトＶ１～Ｖ４および配線層Ｄ２～Ｄ５が形成される。これにより、図１０のＣＭＯＳチップＣＨ１の構造が得られる。
【0099】
一方、セルアレイチップＣＨ２の製造方法は、第１実施形態と同様でよい。このＣＭＯＳチップＣＨ１とセルアレイチップＣＨ２とを貼合することによって、第２実施形態による半導体装置が完成する。
【0100】
図２２は、上記実施形態のいずれかを適用した半導体装置の構成例を示すブロック図である。半導体装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリ等の半導体記憶装置１００ａであり、外部のメモリコントローラ１００２によって制御される。半導体記憶装置１００ａとメモリコントローラ１００２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
【0101】
図２２に示すように、半導体記憶装置１００ａは、例えばメモリセルアレイＭＣＡ、コマンドレジスタ１０１１、アドレスレジスタ１０１２、シーケンサ１０１３、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６を備えている。
【0102】
メモリセルアレイＭＣＡは、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイＭＣＡには、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイＭＣＡの詳細な構成については後述する。
【0103】
コマンドレジスタ１０１１は、半導体記憶装置１００ａがメモリコントローラ１００２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１０１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【0104】
アドレスレジスタ１０１２は、半導体記憶装置１００ａがメモリコントローラ１００２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0105】
シーケンサ１０１３は、半導体記憶装置１００ａ全体の動作を制御する。例えば、シーケンサ１０１３は、コマンドレジスタ１０１１に保持されたコマンドＣＭＤに基づいて、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【0106】
ドライバモジュール１０１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１０１４は、例えばアドレスレジスタ１０１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0107】
ロウデコーダモジュール１０１５は、複数のロウデコーダを備える。ロウデコーダは、アドレスレジスタ１０１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイＭＣＡ内の１つのブロックＢＬＫを選択する。そして、ロウデコーダは、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0108】
センスアンプモジュール１０１６は、書き込み動作において、メモリコントローラ１００２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１０１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ１００２に転送する。
【0109】
以上で説明した半導体記憶装置１００ａ及びメモリコントローラ１００２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【0110】
図２３は、メモリセルアレイＭＣＡの回路構成の一例を示す回路図である。メモリセルアレイＭＣＡに含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出されている。図２２に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（０）～ＳＵ（ｋ）（ｋは１以上の整数）を含んでいる。
【0111】
各ストリングユニットＳＵは、ビット線ＢＬ（０）～ＢＬ（ｍ）（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ（０）～ＭＴ（１５）、並びに選択トランジスタＳＴ（１）及びＳＴ（２）を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ（１）及びＳＴ（２）のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0112】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）は、直列接続される。選択トランジスタＳＴ（１）のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ（１）のソースは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の一端に接続される。選択トランジスタＳＴ（２）のドレインは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の他端に接続される。選択トランジスタＳＴ（２）のソースは、ソース線ＳＬに接続される。
【0113】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）の制御ゲートは、それぞれワード線ＷＬ（０）～ＷＬ（７）に共通接続される。ストリングユニットＳＵ（０）～ＳＵ（ｋ）内のそれぞれの選択トランジスタＳＴ（１）のゲートは、それぞれ選択ゲート線ＳＧＤ（０）～ＳＧＤ（ｋ）に共通接続される。選択トランジスタＳＴ（２）のゲートは、選択ゲート線ＳＧＳに共通接続される。
【0114】
以上で説明したメモリセルアレイＭＣＡの回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0115】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0116】
尚、本実施形態に係る半導体記憶装置１００ａが備えるメモリセルアレイＭＣＡは、以上で説明した回路構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ（１）及びＳＴ（２）の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【0117】
図２４は、半導体記憶装置１００ａの構成例を示す断面図である。半導体記憶装置１００ａは、メモリセルアレイを有するセルアレイチップＣＨ２と、ＣＭＯＳ回路を有するＣＭＯＳチップＣＨ１とを備えている。セルアレイチップＣＨ２とＣＭＯＳチップＣＨ１とは、貼合面Ｂ１において貼合されており、貼合面において接合された配線２４、３４を介して互いに電気的に接続されている。図２４では、ＣＭＯＳチップＣＨ１上にセルアレイチップＣＨ２が搭載された状態を示している。
【0118】
セルアレイチップＣＨ２のメモリセルアレイＭＣＡの構成およびＣＭＯＳ回路の構成は、上記実施形態のそれらの構成とそれぞれ同様でよい。
【0119】
本実施形態では、セルアレイチップＣＨ２とＣＭＯＳチップＣＨ１とは個別に形成され、貼合面Ｂ１で貼合されている。
【0120】
ＣＭＯＳチップＣＨ１において、トランジスタＴｒの上方には、ビア３２、配線３３、３４が設けられている。配線３３、３４は、層間絶縁膜３５内において多層配線構造を構成する。配線３４は、層間絶縁膜３５内に埋め込まれ、層間絶縁膜３５の表面にほぼ面一に露出されている。配線３３、３４は、トランジスタＴｒ等に電気的に接続される。ビア３２、配線３３、３４には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜３５は、トランジスタＴｒ、ビア３２、配線３３、３４を被覆し保護する。層間絶縁膜３５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。ＣＭＯＳチップＣＨ１は、メモリセルアレイＭＣＡに電気的に接続されており、メモリセルアレイＭＣＡを制御するコントローラとして機能する。
【0121】
セルアレイチップＣＨ２において、メモリセルアレイＭＣＡの下方には、ビア２８、配線２３、２４が設けられている。配線２３、２４は、層間絶縁膜２５内において多層配線構造を構成する。配線２４は、層間絶縁膜２５内に埋め込まれ、層間絶縁膜２５の表面にほぼ面一に露出されている。配線２３、２４は、柱状部ＣＬの半導体ボディ２１０等に電気的に接続される。ビア２８、配線２３、２４には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜２５は、積層体２１、ビア２８、配線２３、２４を被覆し保護する。層間絶縁膜２５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
【0122】
層間絶縁膜２５と層間絶縁膜３５とは貼合面Ｂ１において貼合しており、配線２４と配線３４も貼合面Ｂ１において略面一で接合している。これにより、セルアレイチップＣＨ２とＣＭＯＳチップＣＨ１とは、配線２４，３４を介して電気的に接続される。
【0123】
このように、本実施形態は、セルアレイチップＣＨ２とＣＭＯＳチップＣＨ１とを貼合した半導体装置に適用することもできる。
【0124】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0125】
１ 半導体装置、１０ 基板、ＶＬＶＴ，ＬＶＴ，ＨＶＴ トランジスタ、ＤＲＥＳ 拡散抵抗素子、ＧＲＥＳ ゲート抵抗素子、ＣＡＰ 容量素子、ＭＣＡ メモリセルアレイ、３０，１３０ 多層配線層、Ｄ０～Ｄ５ 配線層、ＩＬＤ０～ＩＬＤ２ 絶縁層、ＣＳ、Ｖ０～Ｖ４ コンタクト
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
